JPH04348070A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04348070A JPH04348070A JP3149755A JP14975591A JPH04348070A JP H04348070 A JPH04348070 A JP H04348070A JP 3149755 A JP3149755 A JP 3149755A JP 14975591 A JP14975591 A JP 14975591A JP H04348070 A JPH04348070 A JP H04348070A
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- insulating film
- sio2
- film
- polysilicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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- H10B12/05—Making the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、例えばダイ
ナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）及びその製造方法に関するものである。
ナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）及びその製造方法に関するものである。
【０００２】
【従来技術】従来、半導体集積回路装置、例えばダイナ
ミックＲＡＭでは、例えば図１９に示すように、Ｐ−
型半導体基板（実際にはＰ− 型ウエル）１に形成され
たＮ＋ 型不純物拡散領域２、３、４のうち、領域２は
ビット線に、領域３、４はキャパシタ（図示せず）に接
続される。図中５、６は各トランスファゲートを構成す
るポリシリコンゲート電極（ワード線）、７はゲート絶
縁膜、８は素子間分離用の層間絶縁膜である。
ミックＲＡＭでは、例えば図１９に示すように、Ｐ−
型半導体基板（実際にはＰ− 型ウエル）１に形成され
たＮ＋ 型不純物拡散領域２、３、４のうち、領域２は
ビット線に、領域３、４はキャパシタ（図示せず）に接
続される。図中５、６は各トランスファゲートを構成す
るポリシリコンゲート電極（ワード線）、７はゲート絶
縁膜、８は素子間分離用の層間絶縁膜である。
【０００３】こうしたメモリセルアレイ部において、ビ
ット線−Ｎ＋ 型領域２間の接続のためのコンタクトホ
ール９を形成するに際しては、ワード線５、６（厚みは
例えば０．６ μｍ）よりもかなり厚めに層間絶縁膜（
厚みは例えば１．０ μｍ）８を設け、これをフォトレ
ジスト１０をマスクに所定パターンにエッチッグして破
線部分を除去し、コンタクトホール９を形成している。
ット線−Ｎ＋ 型領域２間の接続のためのコンタクトホ
ール９を形成するに際しては、ワード線５、６（厚みは
例えば０．６ μｍ）よりもかなり厚めに層間絶縁膜（
厚みは例えば１．０ μｍ）８を設け、これをフォトレ
ジスト１０をマスクに所定パターンにエッチッグして破
線部分を除去し、コンタクトホール９を形成している。
【０００４】ところが、高集積化が進むにつれて、各素
子間の間隔（従ってワード線間の間隔）は更に縮小され
、例えば０．４ μｍと非常に小さく設計されることが
ある。
子間の間隔（従ってワード線間の間隔）は更に縮小され
、例えば０．４ μｍと非常に小さく設計されることが
ある。
【０００５】このようにワード線の間隔が非常に小さく
なるため、マスク１０を形成する際、露光法ではマスク
のパターンずれが不可避的に生じてしまう。即ち、図２
０にＡで示すように、マスク１０がずれて形成されてし
まう場合、コンタクトホール９内にワード線６が露呈し
、被着されたビット線（一点鎖線で示す１１）がワード
線６に接触し、両者が短絡を生じてしまう。
なるため、マスク１０を形成する際、露光法ではマスク
のパターンずれが不可避的に生じてしまう。即ち、図２
０にＡで示すように、マスク１０がずれて形成されてし
まう場合、コンタクトホール９内にワード線６が露呈し
、被着されたビット線（一点鎖線で示す１１）がワード
線６に接触し、両者が短絡を生じてしまう。
【０００６】他方、図２１〜図２２に示すように、Ｓｉ
３ Ｎ４ とＳｉＯ２ とのエッチングの選択比の違い
を用いる方法がある。即ち、図２１のように、層間絶縁
膜（ＳｉＯ２ ）８のエッチング前の状態において、ワ
ード線５、６の上面及び側面に夫々Ｓｉ３ Ｎ４ 層１
１、１２を形成する（層１２はサイドウォールと称され
る。）。そして次に、図２２のように、フォトレジスト
１０をマスクに層間絶縁膜８をエッチングし、コンタク
トホール９を形成する。
３ Ｎ４ とＳｉＯ２ とのエッチングの選択比の違い
を用いる方法がある。即ち、図２１のように、層間絶縁
膜（ＳｉＯ２ ）８のエッチング前の状態において、ワ
ード線５、６の上面及び側面に夫々Ｓｉ３ Ｎ４ 層１
１、１２を形成する（層１２はサイドウォールと称され
る。）。そして次に、図２２のように、フォトレジスト
１０をマスクに層間絶縁膜８をエッチングし、コンタク
トホール９を形成する。
【０００７】この方法では、層間絶縁膜（ＳｉＯ２ ）
８のエッチング速度とＳｉ３ Ｎ４ 層１１、１２のエ
ッチング速度とは約１：３であるので、層間絶縁膜８の
みが選択的にエッチングされるはずであるが、実際には
そのエッチングの選択比が十分にとれていないと、図２
２にＢで示すようにＳｉ３ Ｎ４ 層１１（更には１２
）もエッチングされてしまう。この結果、コンタクトホ
ール９内に被着されたビット線１１はワード線（例えば
５）と接触し、やはり短絡を起こしてしまう。
８のエッチング速度とＳｉ３ Ｎ４ 層１１、１２のエ
ッチング速度とは約１：３であるので、層間絶縁膜８の
みが選択的にエッチングされるはずであるが、実際には
そのエッチングの選択比が十分にとれていないと、図２
２にＢで示すようにＳｉ３ Ｎ４ 層１１（更には１２
）もエッチングされてしまう。この結果、コンタクトホ
ール９内に被着されたビット線１１はワード線（例えば
５）と接触し、やはり短絡を起こしてしまう。
【０００８】
【発明の目的】本発明の目的は、製造時のマスク合せず
れやエッチングの選択比を考慮しなくてよく、高集積化
しても短絡の生じない高信頼性の半導体装置及びその製
造方法を提供することにある。
れやエッチングの選択比を考慮しなくてよく、高集積化
しても短絡の生じない高信頼性の半導体装置及びその製
造方法を提供することにある。
【０００９】
【発明の構成】即ち本発明は、半導体基板上に第１の絶
縁膜、前記絶縁膜上に導電膜、前記導電膜上に第２の絶
縁膜が順に形成された第１、第２、第３の積層体と、前
記第１、第２の積層体の間の半導体表面に形成された拡
散領域と、前記第１と第２の積層体の間以外の積層体間
に埋め込まれている第３の絶縁物と、前記第１、第２、
第３の積層体の前記第２の絶縁膜上に形成され、前記拡
散領域と接続する第２の導電層とを有することを特徴と
する半導体装置に係るものである。
縁膜、前記絶縁膜上に導電膜、前記導電膜上に第２の絶
縁膜が順に形成された第１、第２、第３の積層体と、前
記第１、第２の積層体の間の半導体表面に形成された拡
散領域と、前記第１と第２の積層体の間以外の積層体間
に埋め込まれている第３の絶縁物と、前記第１、第２、
第３の積層体の前記第２の絶縁膜上に形成され、前記拡
散領域と接続する第２の導電層とを有することを特徴と
する半導体装置に係るものである。
【００１０】また、本発明は、半導体基板上に第１の絶
縁膜、前記絶縁膜上に導電膜、前記導電膜上に第２の絶
縁膜を順に形成し第１、第２、第３の積層体を形成する
工程と、前記第１、第２の積層体の間の半導体表面に拡
散領域を形成する工程と、前記積層体側面及び積層体間
に第４の絶縁膜を形成する工程と、前記第１の積層体と
前記第２の積層体との間に前記第４の絶縁膜よりもエッ
チング速度が大きい（特に１０〜２０倍、好ましくは無
限大倍に大きい）材料を埋め込む工程と、前記第１と第
２の積層体の間以外の積層体間に第３の絶縁物を埋め込
む工程と、前記第１の積層体と第２の積層体の間に埋め
込まれた前記材料をエッチングする第１のエッチング工
程と、前記第１の積層体と第２の積層体の間に形成され
た第４の絶縁膜を除去し、前記拡散領域を露出させる第
２のエッチング工程と、前記第１、第２、第３の積層体
の前記第２の絶縁膜上に前記拡散領域と接続する第２の
導電層を形成する工程とを有することを特徴とする半導
体装置の製造方法も提供するものである。
縁膜、前記絶縁膜上に導電膜、前記導電膜上に第２の絶
縁膜を順に形成し第１、第２、第３の積層体を形成する
工程と、前記第１、第２の積層体の間の半導体表面に拡
散領域を形成する工程と、前記積層体側面及び積層体間
に第４の絶縁膜を形成する工程と、前記第１の積層体と
前記第２の積層体との間に前記第４の絶縁膜よりもエッ
チング速度が大きい（特に１０〜２０倍、好ましくは無
限大倍に大きい）材料を埋め込む工程と、前記第１と第
２の積層体の間以外の積層体間に第３の絶縁物を埋め込
む工程と、前記第１の積層体と第２の積層体の間に埋め
込まれた前記材料をエッチングする第１のエッチング工
程と、前記第１の積層体と第２の積層体の間に形成され
た第４の絶縁膜を除去し、前記拡散領域を露出させる第
２のエッチング工程と、前記第１、第２、第３の積層体
の前記第２の絶縁膜上に前記拡散領域と接続する第２の
導電層を形成する工程とを有することを特徴とする半導
体装置の製造方法も提供するものである。
【００１１】
【実施例】以下、本発明の実施例を説明する。
【００１２】図１〜図４は、本発明の実施例によるダイ
ナミックＲＡＭ（例えば６４メガビット用）を示すもの
である。
ナミックＲＡＭ（例えば６４メガビット用）を示すもの
である。
【００１３】このダイナミックＲＡＭによれば、そのメ
モリセルは、Ｎチャネル絶縁ゲート電界効果トランジス
タからなるトランスファゲートＴｒ１ とＴｒ１ ′と
、このトランスファゲートのソース領域２３、３３に接
続されたキャパシタＣ１ 、Ｃ１ ′とによる１トラン
ジスタ−１キャパシタ構造から構成され、隣接するセル
間ではキャパシタＣ１ 、Ｃ１ ′が共通に接地されて
いる（図３参照）。
モリセルは、Ｎチャネル絶縁ゲート電界効果トランジス
タからなるトランスファゲートＴｒ１ とＴｒ１ ′と
、このトランスファゲートのソース領域２３、３３に接
続されたキャパシタＣ１ 、Ｃ１ ′とによる１トラン
ジスタ−１キャパシタ構造から構成され、隣接するセル
間ではキャパシタＣ１ 、Ｃ１ ′が共通に接地されて
いる（図３参照）。
【００１４】そして、Ｐ−−型シリコン基板４０（具体
的には、シリコン基板に形成されたＰ− 型ウエル１）
の一主面に所定深さのトレンチ状の溝２０が設けられ、
この溝２０には絶縁膜２５を介してＮ＋ 型ポリシリコ
ン（フィールドプレート）４３が充填されている。
的には、シリコン基板に形成されたＰ− 型ウエル１）
の一主面に所定深さのトレンチ状の溝２０が設けられ、
この溝２０には絶縁膜２５を介してＮ＋ 型ポリシリコ
ン（フィールドプレート）４３が充填されている。
【００１５】そして、溝２０の外側全面に拡散形成され
たＮ＋ 型拡散領域３４を電極として用いてキャパシタ
Ｃ１ 、Ｃ１ ′が形成されている。また、溝２０の側
方の表面には、Ｎ＋ 型拡散領域３４に連設されたＮ＋
型ソース領域２３、３３及びビット線４１に接続され
たＮ＋ 型ドレイン領域２２が所定のパターンに拡散形
成されていて、これらの間にはゲート酸化膜１７を介し
てワード線としてのゲート電極３５、３６が設けられ、
横型の伝達用のＮチャネル絶縁ゲート電界効果トランジ
スタ（トランスファゲート）Ｔｒ１ 、Ｔｒ１ ′が接
続されている。
たＮ＋ 型拡散領域３４を電極として用いてキャパシタ
Ｃ１ 、Ｃ１ ′が形成されている。また、溝２０の側
方の表面には、Ｎ＋ 型拡散領域３４に連設されたＮ＋
型ソース領域２３、３３及びビット線４１に接続され
たＮ＋ 型ドレイン領域２２が所定のパターンに拡散形
成されていて、これらの間にはゲート酸化膜１７を介し
てワード線としてのゲート電極３５、３６が設けられ、
横型の伝達用のＮチャネル絶縁ゲート電界効果トランジ
スタ（トランスファゲート）Ｔｒ１ 、Ｔｒ１ ′が接
続されている。
【００１６】トランスファゲートは、図３のようにメモ
リセルアレイ部Ａの１つのセル領域において２個設けら
れ、これらに共通にビット線４１を設けている。
リセルアレイ部Ａの１つのセル領域において２個設けら
れ、これらに共通にビット線４１を設けている。
【００１７】セル間のキャパシタＣ１ −Ｃ１ ′間は
フィールドプレート４３で接続されているが、このフィ
ールドプレート下はＳｉＯ２ 膜５０、Ｓｉ３ Ｎ４
膜５１によって絶縁分離され、またその上はＳｉＯ２
膜５２によって絶縁分離されている。
フィールドプレート４３で接続されているが、このフィ
ールドプレート下はＳｉＯ２ 膜５０、Ｓｉ３ Ｎ４
膜５１によって絶縁分離され、またその上はＳｉＯ２
膜５２によって絶縁分離されている。
【００１８】ＳｉＯ２ 膜５２上には、他のトランスフ
ァゲートのワード線３５、３６が設けられている。Ｓｉ
Ｏ２ 膜５２のセルアレイ部側はＳｉ３ Ｎ４ 膜５７
が被着されている。
ァゲートのワード線３５、３６が設けられている。Ｓｉ
Ｏ２ 膜５２のセルアレイ部側はＳｉ３ Ｎ４ 膜５７
が被着されている。
【００１９】また、各ワード線３５、３６の上部にはＳ
ｉＯ２ 層５３がほぼ同一パターンに積層されており、
側方にはＳｉＯ２ 膜５４、更にはＳｉＯ２ 膜５５が
被着され、各ワード線を電気的に分離している。
ｉＯ２ 層５３がほぼ同一パターンに積層されており、
側方にはＳｉＯ２ 膜５４、更にはＳｉＯ２ 膜５５が
被着され、各ワード線を電気的に分離している。
【００２０】そして、ビット線４１はコンタクトホール
４９を介してＮ＋ 型領域２２に接続されるが、このコ
ンタクトホール領域以外においては、各ワード線間には
ワード線と同程度の高さにＳｉ３ Ｎ４ 層５６が埋め
込まれている。 このＳｉ３ Ｎ４ 層５６及びＳｉＯ２ 層５３の上部
には、上記したビット線４１が延設されるが、それらの
間にはいわゆる層間絶縁膜（図２２のＳｉＯ２ 層８の
如きもの）は存在していない。
４９を介してＮ＋ 型領域２２に接続されるが、このコ
ンタクトホール領域以外においては、各ワード線間には
ワード線と同程度の高さにＳｉ３ Ｎ４ 層５６が埋め
込まれている。 このＳｉ３ Ｎ４ 層５６及びＳｉＯ２ 層５３の上部
には、上記したビット線４１が延設されるが、それらの
間にはいわゆる層間絶縁膜（図２２のＳｉＯ２ 層８の
如きもの）は存在していない。
【００２１】なお、各メモリセルは図４に示す如くに接
続され、１トランジスタＴｒ−１キャパシタＣで構成さ
れ、隣接するセル間ではキャパシタＣ１ 、Ｃ１ ′が
共通に接地されている。そして、ビットライン４１から
供給される電位情報はトランジスタＴｒをワード線３５
、３６によりオンさせることによってキャパシタに送る
。キャパシタに送られた電位はそこで保持される。
続され、１トランジスタＴｒ−１キャパシタＣで構成さ
れ、隣接するセル間ではキャパシタＣ１ 、Ｃ１ ′が
共通に接地されている。そして、ビットライン４１から
供給される電位情報はトランジスタＴｒをワード線３５
、３６によりオンさせることによってキャパシタに送る
。キャパシタに送られた電位はそこで保持される。
【００２２】また、周辺回路部Ｂ（図３参照）は公知の
ように、ＣＭＯＳ構造に形成されていてよく、各ウエル
６２、６３内にＮ＋ 型拡散領域６４、６５、ゲート酸
化膜１７及びポリシリコンゲート電極６７からなるＮチ
ャネル絶縁ゲート電界効果トランジスタと、Ｐ＋ 型拡
散領域６８、６９、ゲート酸化膜１７及びポリシリコン
ゲート電極７１からなるＰチャネル絶縁ゲート電界効果
トランジスタとが夫々設けられている。図中の５２、５
３、５４、５５は上記したＳｉＯ２ 層、７２は層間絶
縁膜、７３、７４、７５、７６は各電極である。 また、８６は上記の５６と同一工程で形成されるＳｉ３
Ｎ４ 層である。
ように、ＣＭＯＳ構造に形成されていてよく、各ウエル
６２、６３内にＮ＋ 型拡散領域６４、６５、ゲート酸
化膜１７及びポリシリコンゲート電極６７からなるＮチ
ャネル絶縁ゲート電界効果トランジスタと、Ｐ＋ 型拡
散領域６８、６９、ゲート酸化膜１７及びポリシリコン
ゲート電極７１からなるＰチャネル絶縁ゲート電界効果
トランジスタとが夫々設けられている。図中の５２、５
３、５４、５５は上記したＳｉＯ２ 層、７２は層間絶
縁膜、７３、７４、７５、７６は各電極である。 また、８６は上記の５６と同一工程で形成されるＳｉ３
Ｎ４ 層である。
【００２３】上記の如くに構成されたデバイスによれば
、特にメモリセルアレイ部Ａにおいて、ポリシリコンゲ
ート電極３５と３６との間のコンタクトホール４９に被
着されたビット線４１がゲート電極上の同一パターンの
ＳｉＯ２ 層５３と直接接して設けられているので、従
来設けていた如き層間絶縁膜がメモリセルアレイ部では
不要となり、従って層間絶縁膜にコンタクトホールを形
成しなくてすむ（ゲート電極間に後述のセルフアライン
法でコンタクトホールを形成すればよい。）。この結果
、ゲート間の間隔が小さく設計される場合では、マスク
合せのずれによる既述したビット線−ワード線間の短絡
が生じることがなく、高集積度であって信頼性の高いデ
バイスを提供できる。
、特にメモリセルアレイ部Ａにおいて、ポリシリコンゲ
ート電極３５と３６との間のコンタクトホール４９に被
着されたビット線４１がゲート電極上の同一パターンの
ＳｉＯ２ 層５３と直接接して設けられているので、従
来設けていた如き層間絶縁膜がメモリセルアレイ部では
不要となり、従って層間絶縁膜にコンタクトホールを形
成しなくてすむ（ゲート電極間に後述のセルフアライン
法でコンタクトホールを形成すればよい。）。この結果
、ゲート間の間隔が小さく設計される場合では、マスク
合せのずれによる既述したビット線−ワード線間の短絡
が生じることがなく、高集積度であって信頼性の高いデ
バイスを提供できる。
【００２４】しかも、後述のセルフアライン法によるエ
ッチングでコンタクトホール４９を形成できるので、従
来のようにＳｉ３ Ｎ４ とＳｉＯ２ のエッチング速
度の選択比の差を利用する必要はなく、従って容易にコ
ンタクトホールを形成できると共に、ゲート電極が露呈
することなく、短絡のないコンタクトを実現できる。
ッチングでコンタクトホール４９を形成できるので、従
来のようにＳｉ３ Ｎ４ とＳｉＯ２ のエッチング速
度の選択比の差を利用する必要はなく、従って容易にコ
ンタクトホールを形成できると共に、ゲート電極が露呈
することなく、短絡のないコンタクトを実現できる。
【００２５】また、コンタクト領域以外において、各ゲ
ート電極間にはＳｉＯ２ 層５３と同程度の高さにＳｉ
３ Ｎ４ 層５６が埋め込まれているため、ゲート上面
を含めて平坦化が可能であってしかも下部との絶縁分離
も十分となり、ＳｉＯ２ 層５３からＳｉ３Ｎ４ 層５
６上へとビット線４１を直接被着することができる。従
来のように膜厚の大きい層間絶縁膜上にビット線を被着
する場合、コンタクトホール上端部でのビット線のステ
ップカバレッジが不十分となりかつデバイス表面側の絶
縁層全体の厚みも増える傾向にあるが、本実施例の場合
は、ビット線４１を上記のように直接被着できるために
ビット線４１のステップカバレッジが良好となり、絶縁
層全体の厚みも小さくできる。
ート電極間にはＳｉＯ２ 層５３と同程度の高さにＳｉ
３ Ｎ４ 層５６が埋め込まれているため、ゲート上面
を含めて平坦化が可能であってしかも下部との絶縁分離
も十分となり、ＳｉＯ２ 層５３からＳｉ３Ｎ４ 層５
６上へとビット線４１を直接被着することができる。従
来のように膜厚の大きい層間絶縁膜上にビット線を被着
する場合、コンタクトホール上端部でのビット線のステ
ップカバレッジが不十分となりかつデバイス表面側の絶
縁層全体の厚みも増える傾向にあるが、本実施例の場合
は、ビット線４１を上記のように直接被着できるために
ビット線４１のステップカバレッジが良好となり、絶縁
層全体の厚みも小さくできる。
【００２６】このことは、フィールドプレート４３上に
設けるワード線との間においても同様であり、図３に示
すように、トランスファゲートとしてのゲート電極３５
とフィールドプレート４３上のワード線３６との間、又
はフィールドプレート４３上のワード線３５、３６との
間にも、ほぼ同じ高さＳｉ３ Ｎ４ 層５６が埋め込ま
れているため、上記したと同様に膜厚小にして絶縁分離
を十分に保持した状態でビット線４１を直接設けること
が可能となる。
設けるワード線との間においても同様であり、図３に示
すように、トランスファゲートとしてのゲート電極３５
とフィールドプレート４３上のワード線３６との間、又
はフィールドプレート４３上のワード線３５、３６との
間にも、ほぼ同じ高さＳｉ３ Ｎ４ 層５６が埋め込ま
れているため、上記したと同様に膜厚小にして絶縁分離
を十分に保持した状態でビット線４１を直接設けること
が可能となる。
【００２７】次に、本例のデバイスの製造方法を図５〜
図１８について説明する。
図１８について説明する。
【００２８】工程の初期段階では、図５のように、まず
周辺回路部ＢにおいてＮ型不純物（例えばＡｓ）とＰ型
不純物（例えばＢ）を交互にイオン打込みし、Ｎ型ウエ
ル６３とＰ− 型ウエル６２を形成し、またメモリセル
アレイ部ＡではＰ型不純物のイオン打込みにより比較的
深いＰ− 型ウエル１を形成する。
周辺回路部ＢにおいてＮ型不純物（例えばＡｓ）とＰ型
不純物（例えばＢ）を交互にイオン打込みし、Ｎ型ウエ
ル６３とＰ− 型ウエル６２を形成し、またメモリセル
アレイ部ＡではＰ型不純物のイオン打込みにより比較的
深いＰ− 型ウエル１を形成する。
【００２９】次いで、ＳｉＯ２ 膜５０とＳｉ３ Ｎ４
膜９１とを設け（但し、周辺回路部では選択的に設け
）、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏ
ｆ Ｓｉｌｉｃｏｎ）法により素子分離用のフィールド
酸化膜９２を形成する。
膜９１とを設け（但し、周辺回路部では選択的に設け
）、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏ
ｆ Ｓｉｌｉｃｏｎ）法により素子分離用のフィールド
酸化膜９２を形成する。
【００３０】次いで、図６のように、表面のナイトライ
ド膜９１を一旦除去し、再度ナイトライド膜５１を被着
し、これを所定パターンにエッチングした後、ナイトラ
イド膜５１をマスクにして基板１をエッチングする。こ
れによって、メモリセル部において基板１に深さ３〜５
μｍのトレンチ状の溝２０を形成する。
ド膜９１を一旦除去し、再度ナイトライド膜５１を被着
し、これを所定パターンにエッチングした後、ナイトラ
イド膜５１をマスクにして基板１をエッチングする。こ
れによって、メモリセル部において基板１に深さ３〜５
μｍのトレンチ状の溝２０を形成する。
【００３１】しかる後、公知の方法により、溝２０の壁
面にＮ型不純物（例えばＡｓ）を拡散し、キャパシタの
電荷蓄積用のＮ＋ 型拡散領域３４を形成する。更に熱
酸化法又はＣＶＤ（化学的気相成長法）によって溝２０
の壁面に厚さ１００ Å程度のＳｉＯ２ 膜２５を夫々
形成する。図６も含めて以下の図では単位の領域のみを
示すが、他の領域も同様に処理される。
面にＮ型不純物（例えばＡｓ）を拡散し、キャパシタの
電荷蓄積用のＮ＋ 型拡散領域３４を形成する。更に熱
酸化法又はＣＶＤ（化学的気相成長法）によって溝２０
の壁面に厚さ１００ Å程度のＳｉＯ２ 膜２５を夫々
形成する。図６も含めて以下の図では単位の領域のみを
示すが、他の領域も同様に処理される。
【００３２】次いで、図７のように、溝２０を含む全面
にＮ型ポリシリコン４３をＣＶＤ法で堆積させ、所定の
領域（キャパシタ間）上にのみフォトレジスト９３を所
定パターンに形成する。
にＮ型ポリシリコン４３をＣＶＤ法で堆積させ、所定の
領域（キャパシタ間）上にのみフォトレジスト９３を所
定パターンに形成する。
【００３３】次いで、図８のように、レジスト９３をマ
スクにしてまずポリシリコン４３をウエットエッチング
し、更にドライエッチング（ＲＩＥ）により、隣接する
溝２０−２０間にてフィールドプレートとしてのポリシ
リコン層４３を連設して残す。このフィールドプレート
の上部はウエットエッチングによるアンダーエッチング
でエッジ部を斜めに除去して段差を小さくしている。
スクにしてまずポリシリコン４３をウエットエッチング
し、更にドライエッチング（ＲＩＥ）により、隣接する
溝２０−２０間にてフィールドプレートとしてのポリシ
リコン層４３を連設して残す。このフィールドプレート
の上部はウエットエッチングによるアンダーエッチング
でエッジ部を斜めに除去して段差を小さくしている。
【００３４】次いで、図９のように、熱酸化技術によっ
てポリシリコン層４３の表面を酸化し、そこにＳｉＯ２
層５２を成長させる。この際、ＳｉＯ２ 層５２はそ
の成長後に周囲に幾分はみ出すように成長することがあ
るので、次の図１０の工程前（ポリシリコン９４の被着
前）にＳｉ３ Ｎ４ を全面に成長→エッチバック技術
でＳｉ３ Ｎ４ 膜５７をＳｉＯ２ 層５２の周辺にサ
イドウォールとして被着しておく。
てポリシリコン層４３の表面を酸化し、そこにＳｉＯ２
層５２を成長させる。この際、ＳｉＯ２ 層５２はそ
の成長後に周囲に幾分はみ出すように成長することがあ
るので、次の図１０の工程前（ポリシリコン９４の被着
前）にＳｉ３ Ｎ４ を全面に成長→エッチバック技術
でＳｉ３ Ｎ４ 膜５７をＳｉＯ２ 層５２の周辺にサ
イドウォールとして被着しておく。
【００３５】即ち、図９の工程後に、メモリセルアレイ
部に全面Ｓｉ３ Ｎ４ 膜を被覆し、全面エッチバック
によって図１０のようにＳｉＯ２ 層５２の周辺にＳｉ
３ Ｎ４ 膜５７を選択的に被着させる。これによって
、上記したＳｉＯ２ 層５２のはみ出しによるひさし構
造９５が図９の仮想線のように生じたときに図１０の工
程でゲート用のポリシリコン９４を被着した際、このポ
リシリコンが上記ひさし構造下にも入ってエッチングさ
れずに残ってしまうことにより隣接するワード線間が短
絡されてしまうことを防止できる。
部に全面Ｓｉ３ Ｎ４ 膜を被覆し、全面エッチバック
によって図１０のようにＳｉＯ２ 層５２の周辺にＳｉ
３ Ｎ４ 膜５７を選択的に被着させる。これによって
、上記したＳｉＯ２ 層５２のはみ出しによるひさし構
造９５が図９の仮想線のように生じたときに図１０の工
程でゲート用のポリシリコン９４を被着した際、このポ
リシリコンが上記ひさし構造下にも入ってエッチングさ
れずに残ってしまうことにより隣接するワード線間が短
絡されてしまうことを防止できる。
【００３６】図１０以降の工程では、メモリセルアレイ
部の特にトランスファゲートの領域を主として示し、ま
た周辺回路部も併せて示す。図１０においては、図９で
のＳｉ３ Ｎ４ 膜５１及びＳｉＯ２ 膜５０をエッチ
ングで除去した後、ゲート酸化膜１７を成長させ、この
上にＮ型ポリシリコン９４、ＳｉＯ２ 層５３をＣＶＤ
によって順次堆積させる。
部の特にトランスファゲートの領域を主として示し、ま
た周辺回路部も併せて示す。図１０においては、図９で
のＳｉ３ Ｎ４ 膜５１及びＳｉＯ２ 膜５０をエッチ
ングで除去した後、ゲート酸化膜１７を成長させ、この
上にＮ型ポリシリコン９４、ＳｉＯ２ 層５３をＣＶＤ
によって順次堆積させる。
【００３７】次いで、図１１のように、ＳｉＯ２ 層５
３とポリシリコン層９４を同一パターンに重ねてエッチ
ングし、ポリシリコンゲート電極（ワード線）３５、３
６とＳｉＯ２ 層５３との積層体を所定の間隔を置いて
夫々形成する。周辺回路部でも同様にしてポリシリコン
ゲート電極６７、７１とＳｉＯ２ 層５３との積層体を
夫々形成する。
３とポリシリコン層９４を同一パターンに重ねてエッチ
ングし、ポリシリコンゲート電極（ワード線）３５、３
６とＳｉＯ２ 層５３との積層体を所定の間隔を置いて
夫々形成する。周辺回路部でも同様にしてポリシリコン
ゲート電極６７、７１とＳｉＯ２ 層５３との積層体を
夫々形成する。
【００３８】次いで、上記積層体をマスクとしてＮ型不
純物イオン（例えばＡｓ）９６を打込み、基板１内にＮ
＋ 型拡散領域２２、２３、３３をセルフアライン（自
己整合的）に夫々形成する。周辺回路部でも不純物イオ
ン９６と９７を打ち分け、対応する拡散領域６４、６５
、６８、６９を夫々セルフアラインに形成する。
純物イオン（例えばＡｓ）９６を打込み、基板１内にＮ
＋ 型拡散領域２２、２３、３３をセルフアライン（自
己整合的）に夫々形成する。周辺回路部でも不純物イオ
ン９６と９７を打ち分け、対応する拡散領域６４、６５
、６８、６９を夫々セルフアラインに形成する。
【００３９】次いで、図１２のように乾燥酸素によって
ポリシリコン層３５、３６、６７、７１の側面にＳｉＯ
２ 膜５４を厚さ１０〜１００ Å、例えば３０Åに成
長させ、同側面を保護する。
ポリシリコン層３５、３６、６７、７１の側面にＳｉＯ
２ 膜５４を厚さ１０〜１００ Å、例えば３０Åに成
長させ、同側面を保護する。
【００４０】次いで、図１３のように、ＣＶＤによって
全面にＳｉＯ２膜５５を堆積させる。このＳｉＯ２ 膜
５５の膜厚は３００ 〜８００ Å、例えば５００ Å
とするのがよい。
全面にＳｉＯ２膜５５を堆積させる。このＳｉＯ２ 膜
５５の膜厚は３００ 〜８００ Å、例えば５００ Å
とするのがよい。
【００４１】次いで、図１４のように、破線で示すレベ
ルまでポリシリコン９８をＣＶＤによって堆積させる。 そして、ドライエッチングによるエッチバック技術によ
って、ポリシリコン９８をエッチングし、各ゲート間に
ポリシリコン９８をゲート（ゲート電極３５、３６とＳ
ｉＯ２ 層５３との合計高さ）と同程度の高さに残す。 このエッチバック時、ポリシリコン９８のステップカバ
レッジ性が良く、エッチングのコントロール性もよい（
ＳｉＯ２ 膜５５に対してエッチング速度は１０〜１５
倍）ために、ゲート間には常に目的とする厚み（高さ）
に残すことができる。周辺回路部ではエッチバック後の
ポリシリコン９８は各ゲート側面を被覆し、サイドウォ
ールとして残ってしまうので、周辺部のポリシリコンは
メモリセルアレイ部をレジストマスクで覆い、ウエット
エッチングで除去する。
ルまでポリシリコン９８をＣＶＤによって堆積させる。 そして、ドライエッチングによるエッチバック技術によ
って、ポリシリコン９８をエッチングし、各ゲート間に
ポリシリコン９８をゲート（ゲート電極３５、３６とＳ
ｉＯ２ 層５３との合計高さ）と同程度の高さに残す。 このエッチバック時、ポリシリコン９８のステップカバ
レッジ性が良く、エッチングのコントロール性もよい（
ＳｉＯ２ 膜５５に対してエッチング速度は１０〜１５
倍）ために、ゲート間には常に目的とする厚み（高さ）
に残すことができる。周辺回路部ではエッチバック後の
ポリシリコン９８は各ゲート側面を被覆し、サイドウォ
ールとして残ってしまうので、周辺部のポリシリコンは
メモリセルアレイ部をレジストマスクで覆い、ウエット
エッチングで除去する。
【００４２】こうしてポリシリコン９８のエッチングを
セルアレイ部では各ゲートと同程度の高さ（具体的には
ＳｉＯ２ 膜５５のレベル）で止めることにより、選択
的に残されたポリシリコン９８のうち、図１５のように
ビット線のコンタクト領域上のみフォトレジスト９９で
覆って他の領域のポリシリコンをドライ及びウエットエ
ッチングで除去する。これによって、同コンタクト領域
にのみポリシリコン９８を残す。
セルアレイ部では各ゲートと同程度の高さ（具体的には
ＳｉＯ２ 膜５５のレベル）で止めることにより、選択
的に残されたポリシリコン９８のうち、図１５のように
ビット線のコンタクト領域上のみフォトレジスト９９で
覆って他の領域のポリシリコンをドライ及びウエットエ
ッチングで除去する。これによって、同コンタクト領域
にのみポリシリコン９８を残す。
【００４３】次いで、図１６のように、ＣＶＤによって
全面にＳｉ３ Ｎ４ 層５６を破線のレベルまで被覆さ
せ、しかる後エッチバック技術によってＳｉ３ Ｎ４
層５６をエッチングして各ゲート間（但し、ポリシリコ
ン層９８以外）のみにＳｉ３ Ｎ４ を残す。周辺回路
部では各ゲート側面にサイドウォール８６として残され
る。
全面にＳｉ３ Ｎ４ 層５６を破線のレベルまで被覆さ
せ、しかる後エッチバック技術によってＳｉ３ Ｎ４
層５６をエッチングして各ゲート間（但し、ポリシリコ
ン層９８以外）のみにＳｉ３ Ｎ４ を残す。周辺回路
部では各ゲート側面にサイドウォール８６として残され
る。
【００４４】次いで図１７のように、ウエットエッチン
グによってポリシリコン層９８のみを除去する。この際
、ポリシリコン層９８はＳｉＯ２ 膜５５に比べて十分
に大きなエッチング速度比を有しているので、ＳｉＯ２
膜５５は何らエッチングされることはない。
グによってポリシリコン層９８のみを除去する。この際
、ポリシリコン層９８はＳｉＯ２ 膜５５に比べて十分
に大きなエッチング速度比を有しているので、ＳｉＯ２
膜５５は何らエッチングされることはない。
【００４５】ここでは図面に記載されていないが、全面
に再度ポリシリコンを被覆させ、メモリセルアレイ部の
みをレジストでカバーして、周辺部のポリシリコンを除
去する。そして、再びＳｉＯ２ を被覆させ、今度はメ
モリセルアレイ部のＳｉＯ２ を除去するため周辺部を
レジストでカバーし、メモリセルアレイ部のＳｉＯ２
を除去する。そして、メモリセルアレイ部に残っている
再度被覆したポリシリコンをウエットエッチングで除去
する。 図１８には、周辺部のＳｉＯ２ ７２が残された状態が
示されている。次いでメモリセルアレイ部に対してＳｉ
Ｏ２ のドライエッチングを行い、Ｎ＋ 型領域２２上
のＳｉＯ２ 膜５５を除去し、コンタクトホール４９を
形成する。この際、ドライエッチングによるために、各
ゲートのＳｉＯ２ 層５３上のＳｉＯ２ 膜５５も除去
されるが、下地のＳｉＯ２ 層５３には実質的に影響は
なく、また、ゲート側面（コンタクトホール４９の周囲
）のＳｉＯ２膜５５も影響を受けず、そのまま残される
。
に再度ポリシリコンを被覆させ、メモリセルアレイ部の
みをレジストでカバーして、周辺部のポリシリコンを除
去する。そして、再びＳｉＯ２ を被覆させ、今度はメ
モリセルアレイ部のＳｉＯ２ を除去するため周辺部を
レジストでカバーし、メモリセルアレイ部のＳｉＯ２
を除去する。そして、メモリセルアレイ部に残っている
再度被覆したポリシリコンをウエットエッチングで除去
する。 図１８には、周辺部のＳｉＯ２ ７２が残された状態が
示されている。次いでメモリセルアレイ部に対してＳｉ
Ｏ２ のドライエッチングを行い、Ｎ＋ 型領域２２上
のＳｉＯ２ 膜５５を除去し、コンタクトホール４９を
形成する。この際、ドライエッチングによるために、各
ゲートのＳｉＯ２ 層５３上のＳｉＯ２ 膜５５も除去
されるが、下地のＳｉＯ２ 層５３には実質的に影響は
なく、また、ゲート側面（コンタクトホール４９の周囲
）のＳｉＯ２膜５５も影響を受けず、そのまま残される
。
【００４６】次いで、図１に示したように、ビット線用
の配線材料（例えばポリシリコン）をＣＶＤ法で付着さ
せ、ビットラインのパターニングによって、コンタクト
ホール４９にてＮ＋ 型領域２２に接続されたビット線
４１をゲートのＳｉＯ２ 層５３、更にはゲート間のＳ
ｉ３ Ｎ４ 層５６上に直接延設することができる（従
来のような層間絶縁膜をメモリセルアレイ部には要しな
い）。周辺回路部では、ＳｉＯ２ 層７２及び５５の所
定箇所をエッチングして各コンタクトホールを形成し、
ここに各配線材料（７３〜７６用：図３参照）を被着す
る。
の配線材料（例えばポリシリコン）をＣＶＤ法で付着さ
せ、ビットラインのパターニングによって、コンタクト
ホール４９にてＮ＋ 型領域２２に接続されたビット線
４１をゲートのＳｉＯ２ 層５３、更にはゲート間のＳ
ｉ３ Ｎ４ 層５６上に直接延設することができる（従
来のような層間絶縁膜をメモリセルアレイ部には要しな
い）。周辺回路部では、ＳｉＯ２ 層７２及び５５の所
定箇所をエッチングして各コンタクトホールを形成し、
ここに各配線材料（７３〜７６用：図３参照）を被着す
る。
【００４７】上記に示した製造方法によれば、図１６〜
図１７の工程でポリシリコン層９８を選択的に除去し、
次の図１８のコンタクトホールの形成を行うようにして
いるが、ポリシリコン層９８はゲート間にのみエッチバ
ック技術で埋め込まれているためにその厚みは比較的小
さいものであり、かつゲート自体及びＳｉ３ Ｎ４ 層
５６によって規制された状態でエッチングされるので、
ポリシリコン層９８のエッチング除去はマスクなしでセ
ルフアラインに実現することができる。
図１７の工程でポリシリコン層９８を選択的に除去し、
次の図１８のコンタクトホールの形成を行うようにして
いるが、ポリシリコン層９８はゲート間にのみエッチバ
ック技術で埋め込まれているためにその厚みは比較的小
さいものであり、かつゲート自体及びＳｉ３ Ｎ４ 層
５６によって規制された状態でエッチングされるので、
ポリシリコン層９８のエッチング除去はマスクなしでセ
ルフアラインに実現することができる。
【００４８】しかも、ポリシリコンはＳｉＯ２ に対し
て十分大きなエッチングレートを示すので、ＳｉＯ２
膜５５はエッチングされることなく残すことができる。 そして、図１８の工程では、ドライエッチングによりＳ
ｉＯ２ 膜５５をエッチングしてコンタクトホール４９
を形成する場合も、セルフアラインにマスクなしで処理
可能であり、ゲート側面にはＳｉＯ２ 膜５５を十分に
残すことができる。
て十分大きなエッチングレートを示すので、ＳｉＯ２
膜５５はエッチングされることなく残すことができる。 そして、図１８の工程では、ドライエッチングによりＳ
ｉＯ２ 膜５５をエッチングしてコンタクトホール４９
を形成する場合も、セルフアラインにマスクなしで処理
可能であり、ゲート側面にはＳｉＯ２ 膜５５を十分に
残すことができる。
【００４９】従って、本例の方法では、ビット線４１の
コンタクトホール４９の形成をセルフアラインに行える
から、マスク合せのずれは問題とならない。このため、
高集積化が可能であって、ビット線−ワード線間が良好
に絶縁された信頼性の高い構造となる。
コンタクトホール４９の形成をセルフアラインに行える
から、マスク合せのずれは問題とならない。このため、
高集積化が可能であって、ビット線−ワード線間が良好
に絶縁された信頼性の高い構造となる。
【００５０】また、エッチング速度の差については、図
１７の工程で利用しているが、ポリシリコンがＳｉＯ２
より十分大きいエッチング速度を有している上にエッ
チングされる厚みが比較的小さい（図１６参照）ので、
ＳｉＯ２ 膜５５がエッチングされることはない。
１７の工程で利用しているが、ポリシリコンがＳｉＯ２
より十分大きいエッチング速度を有している上にエッ
チングされる厚みが比較的小さい（図１６参照）ので、
ＳｉＯ２ 膜５５がエッチングされることはない。
【００５１】更に、上記Ｓｉ３ Ｎ４ 層５６はポリシ
リコン層９８のエッチング時（図１７）及びＳｉＯ２
膜５５のエッチング時（図１８）において、ビット線の
コンタクト領域以外をマスクする作用があると同時に、
完成されたデバイスにおいても表面の平坦化とその絶縁
作用によってビット線４１を直接配設できることにもな
り、いわゆる層間絶縁膜を省略することができる。
リコン層９８のエッチング時（図１７）及びＳｉＯ２
膜５５のエッチング時（図１８）において、ビット線の
コンタクト領域以外をマスクする作用があると同時に、
完成されたデバイスにおいても表面の平坦化とその絶縁
作用によってビット線４１を直接配設できることにもな
り、いわゆる層間絶縁膜を省略することができる。
【００５２】以上、本発明を実施例について説明したが
、上述の実施例は本発明の技術的思想に基いて種々変形
可能である。
、上述の実施例は本発明の技術的思想に基いて種々変形
可能である。
【００５３】例えば、上述のＳｉ３ Ｎ４ 層５６とし
て、Ｓｉ３ Ｎ４ だけでなく、他にもＳｉＯ２ 、Ｔ
ａＯｘ等の絶縁物層を用いることができる。ゲート自体
も、例えばＳｉＯ２ 膜５５をＳｉ３ Ｎ４ 膜として
もよいが、Ｓｉ３ Ｎ４ 膜のときは、ポリシリコンゲ
ート電極側面のＳｉＯ２ 膜５４を一層厚めに形成して
おくと、図１８のコンタクトホール形成時のエッチング
をウエットエッチングで行うことができる。
て、Ｓｉ３ Ｎ４ だけでなく、他にもＳｉＯ２ 、Ｔ
ａＯｘ等の絶縁物層を用いることができる。ゲート自体
も、例えばＳｉＯ２ 膜５５をＳｉ３ Ｎ４ 膜として
もよいが、Ｓｉ３ Ｎ４ 膜のときは、ポリシリコンゲ
ート電極側面のＳｉＯ２ 膜５４を一層厚めに形成して
おくと、図１８のコンタクトホール形成時のエッチング
をウエットエッチングで行うことができる。
【００５４】また、ゲートを構成する材料として、上述
のポリシリコン−ＳｉＯ２ の組合せの他、ＳｉＯ２
層５３以外の絶縁層であってよいし、電極材料としてポ
リシリコン以外であってもよい。
のポリシリコン−ＳｉＯ２ の組合せの他、ＳｉＯ２
層５３以外の絶縁層であってよいし、電極材料としてポ
リシリコン以外であってもよい。
【００５５】上述のポリシリコン層９８は好適な材料で
あるが、ウエットエッチングで除去できるものであれば
ポリシリコン以外の例えばレジスト樹脂、更にはＡｌ等
の金属であってよい。ここで使用可能な材料は、エッチ
ング速度がＳｉＯ２ に対し１０倍以上であればよい。
あるが、ウエットエッチングで除去できるものであれば
ポリシリコン以外の例えばレジスト樹脂、更にはＡｌ等
の金属であってよい。ここで使用可能な材料は、エッチ
ング速度がＳｉＯ２ に対し１０倍以上であればよい。
【００５６】また、上述の製造方法において、例えば図
１７のポリシリコンのエッチング工程はウエットエッチ
ングで行う方がＳｉＯ２ に対して選択比を大きくでき
るので望ましいが、ドライエッチングを適用してもよい
。即ち、ドライエッチングでもポリシリコン：ＳｉＯ２
のエッチング速度比は（１０〜１５）：１と大きいた
めに、ポリシリコンの選択エッチングは可能である。し
かも、エッチング除去されるポリシリコン９８の厚みは
比較的小さいので、ドライエッチングを行ってもポリシ
リコンの除去時にＳｉＯ２ のエッチングを回避できる
ように条件設定を容易に行なえる。
１７のポリシリコンのエッチング工程はウエットエッチ
ングで行う方がＳｉＯ２ に対して選択比を大きくでき
るので望ましいが、ドライエッチングを適用してもよい
。即ち、ドライエッチングでもポリシリコン：ＳｉＯ２
のエッチング速度比は（１０〜１５）：１と大きいた
めに、ポリシリコンの選択エッチングは可能である。し
かも、エッチング除去されるポリシリコン９８の厚みは
比較的小さいので、ドライエッチングを行ってもポリシ
リコンの除去時にＳｉＯ２ のエッチングを回避できる
ように条件設定を容易に行なえる。
【００５７】更にまた、上述の各半導体領域の導電型は
上述したものとは逆の導電型に変換すること（例えばＰ
型ウエルをＮ型ウエルにすること）も可能である。周辺
回路部はＣＭＯＳ型には限定されない。
上述したものとは逆の導電型に変換すること（例えばＰ
型ウエルをＮ型ウエルにすること）も可能である。周辺
回路部はＣＭＯＳ型には限定されない。
【００５８】上述したデバイスにおいて、メモリセルア
レイ部にはフィールドプレート構造、周辺回路部にはＬ
ＯＣＯＳ構造を採用したが、その他の構成にしてもよく
、例えばメモリセルアレイ部もＬＯＣＯＳ構造としてよ
い。また、キャパシタ部も他の公知の構造、例えばトレ
ンチ溝の壁面を絶縁分離したＳＴＴ（Ｓｔａｃｋｅｄ
ｉｎ Ｔｒｅｎｃｈ ）としてもよい。
レイ部にはフィールドプレート構造、周辺回路部にはＬ
ＯＣＯＳ構造を採用したが、その他の構成にしてもよく
、例えばメモリセルアレイ部もＬＯＣＯＳ構造としてよ
い。また、キャパシタ部も他の公知の構造、例えばトレ
ンチ溝の壁面を絶縁分離したＳＴＴ（Ｓｔａｃｋｅｄ
ｉｎ Ｔｒｅｎｃｈ ）としてもよい。
【００５９】本発明は高集積度のダイナミックＲＡＭを
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。そしてまた、上述したビット
線のコンタクトホールの形成方法は、他のデバイスや他
の箇所でのコンタクトホールの形成に広く応用すること
ができる。
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。そしてまた、上述したビット
線のコンタクトホールの形成方法は、他のデバイスや他
の箇所でのコンタクトホールの形成に広く応用すること
ができる。
【００６０】
【発明の作用効果】本発明は上述したように、各積層体
間には同程度の高さに第３の絶縁物を埋め込めるので、
表面側が平坦化され、下部との絶縁分離も十分となり、
配線を直接被着することができる。このため、配線の形
成が容易となる。
間には同程度の高さに第３の絶縁物を埋め込めるので、
表面側が平坦化され、下部との絶縁分離も十分となり、
配線を直接被着することができる。このため、配線の形
成が容易となる。
【００６１】また、本発明では、各積層体間のうち、コ
ンタクト領域のみにエッチング速度の大きい材料を残し
、これをエッチングしているので、その材料層の厚みは
比較的薄くかつ積層体や積層体間の絶縁層によって規制
されてエッチングされ、マスクなしでセルフアラインに
エッチングが可能である。
ンタクト領域のみにエッチング速度の大きい材料を残し
、これをエッチングしているので、その材料層の厚みは
比較的薄くかつ積層体や積層体間の絶縁層によって規制
されてエッチングされ、マスクなしでセルフアラインに
エッチングが可能である。
【００６２】このエッチング後に積層体側面に残される
絶縁膜は、引続いてエッチングにより底部のみを除去す
るので、セルフアラインにコンタクトホールのエッチン
グが可能となる。従って、マスク合せずれがなく、短絡
のない高信頼性のコンタクトを実現できる。
絶縁膜は、引続いてエッチングにより底部のみを除去す
るので、セルフアラインにコンタクトホールのエッチン
グが可能となる。従って、マスク合せずれがなく、短絡
のない高信頼性のコンタクトを実現できる。
【図１】本発明の実施例によるダイナミックＲＡＭのメ
モリセルの断面図（図２のＩ−Ｉ線断面図）である。
モリセルの断面図（図２のＩ−Ｉ線断面図）である。
【図２】同メモリセルの平面図である。
【図３】同メモリセルを組み込んだＲＡＭ ＩＣの断
面図である。
面図である。
【図４】同メモリセルの等価回路図である。
【図５】同ＲＡＭ ＩＣの製造方法の一段階を示す断
面図である。
面図である。
【図６】同ＲＡＭ ＩＣの製造方法の一段階を示す断
面図である。
面図である。
【図７】同ＲＡＭ ＩＣの製造方法の一段階を示す断
面図である。
面図である。
【図８】同ＲＡＭ ＩＣの製造方法の一段階を示す断
面図である。
面図である。
【図９】同ＲＡＭ ＩＣの製造方法の一段階を示す断
面図である。
面図である。
【図１０】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１１】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１２】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１３】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１４】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１５】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１６】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１７】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１８】同ＲＡＭ ＩＣの製造方法の一段階を示す
要部断面図である。
要部断面図である。
【図１９】従来例によるＲＡＭ ＩＣのメモリセル部
の一製造工程での断面図である。
の一製造工程での断面図である。
【図２０】同メモリセル部においてマスク合せずれが生
じた状態を示す断面図である。
じた状態を示す断面図である。
【図２１】他の従来例によるＲＡＭ ＩＣのメモリセ
ル部の一製造工程での断面図である。
ル部の一製造工程での断面図である。
【図２２】同メモリセル部において短絡が生じる状況を
示す断面図である。
示す断面図である。
１ Ｐ− 型ウエル
２０ トレンチ溝
２２ ドレイン領域（Ｎ＋ 型拡散領域）２３、
３３ ソース領域（Ｎ＋ 型拡散領域）２５、５
２、５３、５４、５５ ＳｉＯ２ 膜又はＳｉＯ
２ 層３４ Ｎ＋ 型拡散領域 ３５、３６ ポリシリコンゲート電極（ワード線
）４１ ビット線 ４３ ポリシリコン層（フィールドプレート）５
１、５６、５７ Ｓｉ３ Ｎ４ 層Ｔｒ１ 、Ｔ
ｒ１ ′ トランスファゲートＣ１ 、Ｃ１ ′
キャパシタ Ａ メモリセルアレイ部 Ｂ 周辺回路部
３３ ソース領域（Ｎ＋ 型拡散領域）２５、５
２、５３、５４、５５ ＳｉＯ２ 膜又はＳｉＯ
２ 層３４ Ｎ＋ 型拡散領域 ３５、３６ ポリシリコンゲート電極（ワード線
）４１ ビット線 ４３ ポリシリコン層（フィールドプレート）５
１、５６、５７ Ｓｉ３ Ｎ４ 層Ｔｒ１ 、Ｔ
ｒ１ ′ トランスファゲートＣ１ 、Ｃ１ ′
キャパシタ Ａ メモリセルアレイ部 Ｂ 周辺回路部
Claims (2)
- 【請求項１】 半導体基板上に第１の絶縁膜、前記絶
縁膜上に導電膜、前記導電膜上に第２の絶縁膜が順に形
成された第１、第２、第３の積層体と、前記第１、第２
の積層体の間の半導体表面に形成された拡散領域と、前
記第１と第２の積層体の間以外の積層体間に埋め込まれ
ている第３の絶縁物と、前記第１、第２、第３の積層体
の前記第２の絶縁膜上に形成され、前記拡散領域と接続
する第２の導電層とを有することを特徴とする半導体装
置。 - 【請求項２】 半導体基板上に第１の絶縁膜、前記絶
縁膜上に導電膜、前記導電膜上に第２の絶縁膜を順に形
成し第１、第２、第３の積層体を形成する工程と、前記
第１、第２の積層体の間の半導体表面に拡散領域を形成
する工程と、前記積層体側面及び積層体間に第４の絶縁
膜を形成する工程と、前記第１の積層体と前記第２の積
層体との間に前記第４の絶縁膜よりもエッチング速度が
大きい材料を埋め込む工程と、前記第１と第２の積層体
の間以外の積層体間に第３の絶縁物を埋め込む工程と、
前記第１の積層体と第２の積層体の間に埋め込まれた前
記材料をエッチングする第１のエッチング工程と、前記
第１の積層体と第２の積層体の間に形成された第４の絶
縁膜を除去し、前記拡散領域を露出させる第２のエッチ
ング工程と、前記第１、第２、第３の積層体の前記第２
の絶縁膜上に前記拡散領域と接続する第２の導電層を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149755A JPH04348070A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
| US08/248,830 US5470777A (en) | 1991-05-24 | 1994-05-25 | Method of fabricating random access memory device having sidewall insulating layer on the laminate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149755A JPH04348070A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348070A true JPH04348070A (ja) | 1992-12-03 |
Family
ID=15482044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149755A Pending JPH04348070A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5470777A (ja) |
| JP (1) | JPH04348070A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716862A (en) * | 1993-05-26 | 1998-02-10 | Micron Technology, Inc. | High performance PMOSFET using split-polysilicon CMOS process incorporating advanced stacked capacitior cells for fabricating multi-megabit DRAMS |
| JP2974561B2 (ja) * | 1993-11-08 | 1999-11-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US6294449B1 (en) * | 1999-11-23 | 2001-09-25 | International Business Machines Corporation | Self-aligned contact for closely spaced transistors |
| KR100467023B1 (ko) * | 2002-10-31 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬 접촉 구조 및 그 형성 방법 |
| US8314024B2 (en) * | 2008-12-19 | 2012-11-20 | Unity Semiconductor Corporation | Device fabrication |
| JP4301227B2 (ja) * | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826781A (en) * | 1986-03-04 | 1989-05-02 | Seiko Epson Corporation | Semiconductor device and method of preparation |
| US5037777A (en) * | 1990-07-02 | 1991-08-06 | Motorola Inc. | Method for forming a multi-layer semiconductor device using selective planarization |
| US4997790A (en) * | 1990-08-13 | 1991-03-05 | Motorola, Inc. | Process for forming a self-aligned contact structure |
| US5158910A (en) * | 1990-08-13 | 1992-10-27 | Motorola Inc. | Process for forming a contact structure |
| US5162884A (en) * | 1991-03-27 | 1992-11-10 | Sgs-Thomson Microelectronics, Inc. | Insulated gate field-effect transistor with gate-drain overlap and method of making the same |
| US5200352A (en) * | 1991-11-25 | 1993-04-06 | Motorola Inc. | Transistor having a lightly doped region and method of formation |
| US5198386A (en) * | 1992-06-08 | 1993-03-30 | Micron Technology, Inc. | Method of making stacked capacitors for DRAM cell |
-
1991
- 1991-05-24 JP JP3149755A patent/JPH04348070A/ja active Pending
-
1994
- 1994-05-25 US US08/248,830 patent/US5470777A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5470777A (en) | 1995-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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