JPH0834303B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0834303B2 JPH0834303B2 JP2126794A JP12679490A JPH0834303B2 JP H0834303 B2 JPH0834303 B2 JP H0834303B2 JP 2126794 A JP2126794 A JP 2126794A JP 12679490 A JP12679490 A JP 12679490A JP H0834303 B2 JPH0834303 B2 JP H0834303B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- bit line
- film
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特にビット
線が半導体基板に埋め込まれている積層型キャパシタ・
セル構造を有する半導体記憶装置の製造方法に関する。
線が半導体基板に埋め込まれている積層型キャパシタ・
セル構造を有する半導体記憶装置の製造方法に関する。
（従来の技術） ダイナミック型ランダムアクセスメモリ（DRAM）は高
集積化の一途を辿り、それに伴ってキャパシタ面積が減
少して、メモリ内容の誤読み出しや、放射線によるデー
タ破壊等が大きな問題になっている。
集積化の一途を辿り、それに伴ってキャパシタ面積が減
少して、メモリ内容の誤読み出しや、放射線によるデー
タ破壊等が大きな問題になっている。
このような問題を解決するため、キャパシタに様々な
構造を持たせる提案がなされている。その一つが積層型
キャパシタ・セル構造である。
構造を持たせる提案がなされている。その一つが積層型
キャパシタ・セル構造である。
この積層型キャパシタ・セル構造は、素子分離された
半導体基板上に、MOSトラジスタを形成し、その上を絶
縁膜で覆い、これにコンタクト孔を開け、このコンタク
ト孔を通して上記MOSトランジスタのソースまたはドレ
イン拡散層の一方にコンタクトするストレージノード電
極を形成し、さらに、キャパシタゲート絶縁膜を介して
セルプレート電極を形成したメモリセル構造である。
半導体基板上に、MOSトラジスタを形成し、その上を絶
縁膜で覆い、これにコンタクト孔を開け、このコンタク
ト孔を通して上記MOSトランジスタのソースまたはドレ
イン拡散層の一方にコンタクトするストレージノード電
極を形成し、さらに、キャパシタゲート絶縁膜を介して
セルプレート電極を形成したメモリセル構造である。
このような積層型キャパシタ・セルでは、平面的には
メモリセルの占有面積を増大することなく、ストレージ
ノード電極の表面積を大きくしてキャパシタの実質的な
面積を補償することができる。
メモリセルの占有面積を増大することなく、ストレージ
ノード電極の表面積を大きくしてキャパシタの実質的な
面積を補償することができる。
しかし、メモリの高集積化をさらに進める場合、従来
の積層型キャパシタ・セルおよびその製造方法には、以
下に述べるような問題がある。
の積層型キャパシタ・セルおよびその製造方法には、以
下に述べるような問題がある。
即ち、ストレージノード電極の表面積を大きくし、十
分なキャパシタ容量を得るためには、ストレージノード
電極の実効的な段差を大きくしなければならない。この
ような大きな段差は、ビット線コンタクト孔のアスペク
ト比を増大せしめ、ビット線がコンタクト孔部で薄くな
ったり、段切れしたりして不良の原因となる。
分なキャパシタ容量を得るためには、ストレージノード
電極の実効的な段差を大きくしなければならない。この
ような大きな段差は、ビット線コンタクト孔のアスペク
ト比を増大せしめ、ビット線がコンタクト孔部で薄くな
ったり、段切れしたりして不良の原因となる。
この問題を解決すべく、半導体基板に溝（トレンチ）
を形成し、溝内にビット線を埋め込むようにした積層型
キャパシタ・セル構造が提案（本願出願人の出願に係る
特願平２−42431号）されている。
を形成し、溝内にビット線を埋め込むようにした積層型
キャパシタ・セル構造が提案（本願出願人の出願に係る
特願平２−42431号）されている。
このようにビット線が半導体基板に埋め込まれている
積層型キャパシタ・セルによれば、ビット線は半導体基
板中に形成されているので、ストレージノード電極の実
効的な段差が大きくなっても、前述したような問題は生
じない。
積層型キャパシタ・セルによれば、ビット線は半導体基
板中に形成されているので、ストレージノード電極の実
効的な段差が大きくなっても、前述したような問題は生
じない。
ここで、上記提案に係る積層型キャパシタ・セルの平
面パターンを第３図に示し、そのＡ−Ａ線、Ｂ−Ｂ線、
Ｃ−Ｃ線に沿う断面構造を第４図（ａ）、（ｂ）、
（ｃ）に示し、以下、その製造方法について説明する。
面パターンを第３図に示し、そのＡ−Ａ線、Ｂ−Ｂ線、
Ｃ−Ｃ線に沿う断面構造を第４図（ａ）、（ｂ）、
（ｃ）に示し、以下、その製造方法について説明する。
まず、例えばＰ型のシリコン基板101の表面に素子分
離用のフィールド酸化膜102を選択的に形成する。
離用のフィールド酸化膜102を選択的に形成する。
次に、基板表面に選択的に溝103を形成した後、熱酸
化を行い、溝の内面に例えば500Å程度の酸化膜104を形
成する。
化を行い、溝の内面に例えば500Å程度の酸化膜104を形
成する。
次に、フォトレジストをマスクとして溝内面の酸化膜
104をエッチングし、ビット線コンタクト用の窓105を形
成する。
104をエッチングし、ビット線コンタクト用の窓105を形
成する。
次に、基板上の全面に導電体膜（例えばリンドープト
・ポリシリコン膜）を堆積し、溝103が埋まるようにエ
ッチバックしてビット線106を形成する。
・ポリシリコン膜）を堆積し、溝103が埋まるようにエ
ッチバックしてビット線106を形成する。
次に、ビット線106と基板101との酸化レートの差を利
用して熱酸化を行うことにより、ビット線106の露出し
た上面に酸化膜107を形成してビット線106を分離する。
この時、溝103の側面にビット線コンタクト（側壁コン
タクト）が形成される。
用して熱酸化を行うことにより、ビット線106の露出し
た上面に酸化膜107を形成してビット線106を分離する。
この時、溝103の側面にビット線コンタクト（側壁コン
タクト）が形成される。
次に、フィールド酸化膜102と溝103とで囲まれた素子
領域上に熱酸化を行うことにより、例えば100Å程度の
ゲート酸化膜108を形成し、続いて、導電体膜（例えば
リンドープト・ポリシリコン膜）を2000Å程度堆積し、
これをパターニングしてトランスファゲート用トランジ
スタのゲート電極109を形成する。その後、基板101に例
えばヒ素イオンを例えば１×1015cm-2程度打ち込むこと
により、上記トランジスタのソース、ドレイン用のN+型
拡散層を形成する。
領域上に熱酸化を行うことにより、例えば100Å程度の
ゲート酸化膜108を形成し、続いて、導電体膜（例えば
リンドープト・ポリシリコン膜）を2000Å程度堆積し、
これをパターニングしてトランスファゲート用トランジ
スタのゲート電極109を形成する。その後、基板101に例
えばヒ素イオンを例えば１×1015cm-2程度打ち込むこと
により、上記トランジスタのソース、ドレイン用のN+型
拡散層を形成する。
次に、CVD（気相成長）法により絶縁膜（例えばSiO2
膜）110を堆積し、続いて、フォトレジストをマスクと
して例えばRIE（反応性イオンエッチング）法により所
定の場所に選択的にストレージノード・コンタクト用の
窓111を形成する。
膜）110を堆積し、続いて、フォトレジストをマスクと
して例えばRIE（反応性イオンエッチング）法により所
定の場所に選択的にストレージノード・コンタクト用の
窓111を形成する。
次に、導電体膜（例えばリンドープト・ポリシリコン
膜）を堆積し、これをパターニングしてストレージノー
ド112を形成する。この時、ストレージノード・コンタ
クトが形成される。
膜）を堆積し、これをパターニングしてストレージノー
ド112を形成する。この時、ストレージノード・コンタ
クトが形成される。
次に、キャパシタゲート絶縁膜として、例えばSiNx/S
iO2の複合膜113を例えばSiO2膜換算で50Å程度形成し、
続いて、セルプレート電極114として導電体膜（例えば
リンドープト・ポリシリコン膜）を堆積する。
iO2の複合膜113を例えばSiO2膜換算で50Å程度形成し、
続いて、セルプレート電極114として導電体膜（例えば
リンドープト・ポリシリコン膜）を堆積する。
しかし、上記したような製造方法は、以下に述べるよ
うな問題が生じる。
うな問題が生じる。
前記したように溝103に埋め込まれたビット線106の上
面に形成されるビット線分離用の酸化膜107は、例えば1
000Å程度以上の厚さを持たせる必要がある。この酸化
膜107を熱酸化によって形成する場合、ビット線の露出
部以外の領域も同時に酸化されてしまう。即ち、後にト
ランスファゲート用トランジスタのゲート絶縁膜となる
薄い酸化膜108の形成予定領域が同時に酸化されてしま
い、この薄い酸化膜108の形成予定領域に、第５図中に
示すように、厚い酸化膜115が形成されてしまい、しか
も、この厚い酸化膜115を選択的に除去するのは困難で
ある。そこで、ビット線分離用の酸化膜107を薄く形成
すると、後の酸化膜エッチング時のオーバーエッチング
により、ビット線分離用の酸化膜107がなくなってしま
う。換言すれば、ビット線106の分離が困難であり、ト
ランスファゲート用トランジスタの薄い（100Å程度）
ゲート酸化膜108の形成が極めて困難になり、メモリの
一層の高集積化が困難である。
面に形成されるビット線分離用の酸化膜107は、例えば1
000Å程度以上の厚さを持たせる必要がある。この酸化
膜107を熱酸化によって形成する場合、ビット線の露出
部以外の領域も同時に酸化されてしまう。即ち、後にト
ランスファゲート用トランジスタのゲート絶縁膜となる
薄い酸化膜108の形成予定領域が同時に酸化されてしま
い、この薄い酸化膜108の形成予定領域に、第５図中に
示すように、厚い酸化膜115が形成されてしまい、しか
も、この厚い酸化膜115を選択的に除去するのは困難で
ある。そこで、ビット線分離用の酸化膜107を薄く形成
すると、後の酸化膜エッチング時のオーバーエッチング
により、ビット線分離用の酸化膜107がなくなってしま
う。換言すれば、ビット線106の分離が困難であり、ト
ランスファゲート用トランジスタの薄い（100Å程度）
ゲート酸化膜108の形成が極めて困難になり、メモリの
一層の高集積化が困難である。
（発明が解決しようとする課題） 上記したように現在提案されているビット線が半導体
基板に埋め込まれている積層型キャパシタ・セルを有す
る半導体記憶装置の製造方法は、ビット線の分離が困難
であり、トランスファゲート用トランジスタのゲート酸
化膜の形成が極めて困難になり、メモリの一層の高集積
化が困難であるという問題がある。
基板に埋め込まれている積層型キャパシタ・セルを有す
る半導体記憶装置の製造方法は、ビット線の分離が困難
であり、トランスファゲート用トランジスタのゲート酸
化膜の形成が極めて困難になり、メモリの一層の高集積
化が困難であるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、ビット線が半導体基板に埋め込まれている
積層型キャパシタ・セルを有する半導体記憶装置を製造
する際、ビット線の分離が容易になり、トランスファゲ
ート用トランジスタのゲート酸化膜の形成が容易にな
り、メモリの一層の高集積化が容易になる半導体記憶装
置の製造方法を提供することにある。
その目的は、ビット線が半導体基板に埋め込まれている
積層型キャパシタ・セルを有する半導体記憶装置を製造
する際、ビット線の分離が容易になり、トランスファゲ
ート用トランジスタのゲート酸化膜の形成が容易にな
り、メモリの一層の高集積化が容易になる半導体記憶装
置の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体記憶装置の製造方法は、ビット線が半
導体基板に埋め込まれている積層型キャパシタ・セルを
有する半導体記憶装置の製造に際して、半導体基板表面
を選択的にエッチングして溝を形成する工程と、上記溝
の側面および底面に絶縁性の第１の層を形成する工程
と、上記第１の層上および前記半導体基板上に耐酸化性
の第２の層を形成する工程と、前記溝の側面に形成され
た第１の層および第２の層の一部を除去し、コンタクト
孔を開ける工程と、前記溝内に導電性の第３の層を形成
し、溝内にのみ残置させる工程と、上記第３の層上に絶
縁性の第４の層を形成する工程と、上記第４の層をマス
クとして前記第２の層を選択的に除去する工程と、前記
半導体基板の露出面に絶縁性の第５の層を形成する工程
とを具備することを特徴とする。
導体基板に埋め込まれている積層型キャパシタ・セルを
有する半導体記憶装置の製造に際して、半導体基板表面
を選択的にエッチングして溝を形成する工程と、上記溝
の側面および底面に絶縁性の第１の層を形成する工程
と、上記第１の層上および前記半導体基板上に耐酸化性
の第２の層を形成する工程と、前記溝の側面に形成され
た第１の層および第２の層の一部を除去し、コンタクト
孔を開ける工程と、前記溝内に導電性の第３の層を形成
し、溝内にのみ残置させる工程と、上記第３の層上に絶
縁性の第４の層を形成する工程と、上記第４の層をマス
クとして前記第２の層を選択的に除去する工程と、前記
半導体基板の露出面に絶縁性の第５の層を形成する工程
とを具備することを特徴とする。
（作用） このような製造方法によれば、ビット線が半導体基板
に埋め込まれている積層型キャパシタ・セルを有する半
導体記憶装置を製造する際、ビット線分離のための第４
の層を形成する時に、ビット線の露出部以外の全ての領
域（後にトランスファゲート用トランジスタのゲート酸
化膜の形成予定領域を含む）が耐酸化性の第２の層によ
り覆われているので、選択的にビット線を酸化して第４
の層を形成し、しかも、その膜厚を自由に設定すること
が可能になる。換言すれば、この時に、上記ゲート酸化
膜の形成予定領域が同時に酸化されて厚い膜が形成され
ることはないので、例えば100Å程度の薄いゲート絶縁
膜を制御性よく形成することが容易になり、メモリの一
層の高集積化が容易になる。また、上記第４の層をマス
クとして第２の層を選択的に除去することが可能であ
る。
に埋め込まれている積層型キャパシタ・セルを有する半
導体記憶装置を製造する際、ビット線分離のための第４
の層を形成する時に、ビット線の露出部以外の全ての領
域（後にトランスファゲート用トランジスタのゲート酸
化膜の形成予定領域を含む）が耐酸化性の第２の層によ
り覆われているので、選択的にビット線を酸化して第４
の層を形成し、しかも、その膜厚を自由に設定すること
が可能になる。換言すれば、この時に、上記ゲート酸化
膜の形成予定領域が同時に酸化されて厚い膜が形成され
ることはないので、例えば100Å程度の薄いゲート絶縁
膜を制御性よく形成することが容易になり、メモリの一
層の高集積化が容易になる。また、上記第４の層をマス
クとして第２の層を選択的に除去することが可能であ
る。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
本発明の一実施例に係るDRAMは、ビット線が半導体基
板に埋め込まれている積層型キャパシタ・セル構造のメ
モリセルを有しており、この積層型キャパシタ・セルの
平面パターンは、第３図を参照して前述した従来例のキ
ャパシタ・セルの平面パターンと同じである。
板に埋め込まれている積層型キャパシタ・セル構造のメ
モリセルを有しており、この積層型キャパシタ・セルの
平面パターンは、第３図を参照して前述した従来例のキ
ャパシタ・セルの平面パターンと同じである。
次に、上記第３図の積層型キャパシタ・セルの製造方
法の第１実施例について、第３図中のＤ−Ｄ線に沿う断
面構造を製造工程順に示す第１図（ａ）、（ｂ）、
（ｃ）を参照しながら説明する。
法の第１実施例について、第３図中のＤ−Ｄ線に沿う断
面構造を製造工程順に示す第１図（ａ）、（ｂ）、
（ｃ）を参照しながら説明する。
まず、例えばＰ型のシリコン基板１の表面に素子分離
用のフィールド酸化膜２を選択的に形成する。
用のフィールド酸化膜２を選択的に形成する。
次に、基板表面を選択的にエッチングして溝３を形成
した後、溝３の内面（側面および底面）に絶縁性の第１
の層を形成するために、熱酸化を行って例えば500〜200
0Å程度の酸化膜４を形成する。
した後、溝３の内面（側面および底面）に絶縁性の第１
の層を形成するために、熱酸化を行って例えば500〜200
0Å程度の酸化膜４を形成する。
次に、基板上の全面に、第２の層として耐酸化性膜
（例えばシリコン窒化膜）11を500Å程度形成する。
（例えばシリコン窒化膜）11を500Å程度形成する。
次に、フォトレジストをマスクとして溝内面のシリコ
ン窒化膜11および酸化膜４をエッチングし、ビット線コ
ンタクト用の窓５を形成する。
ン窒化膜11および酸化膜４をエッチングし、ビット線コ
ンタクト用の窓５を形成する。
このビット線コンタクト用の窓５を形成する際、シリ
コ窒化膜11および酸化膜４を同時にエッチングしてもよ
いし、まず、シリコン窒化膜11をエッチングし、前記フ
ォトレジストを除去した後に、シリコン窒化膜11をマス
クとして酸化膜４を選択的にエッチングしてもよい。
コ窒化膜11および酸化膜４を同時にエッチングしてもよ
いし、まず、シリコン窒化膜11をエッチングし、前記フ
ォトレジストを除去した後に、シリコン窒化膜11をマス
クとして酸化膜４を選択的にエッチングしてもよい。
次に、基板上の全面に第３の層として導電体膜（例え
ばリンドープト・ポリシリコン膜）を堆積し、溝内にの
み残置させる、つまり、溝３が埋まるように例えばRIE
法によりエッチバックしてビット線６を形成する。
ばリンドープト・ポリシリコン膜）を堆積し、溝内にの
み残置させる、つまり、溝３が埋まるように例えばRIE
法によりエッチバックしてビット線６を形成する。
次に、熱酸化を行うことにより、ビット線６の露出を
している上面に第４の層として酸化膜７を形成し、ビッ
ト線６を分離する。この時、ビット線６の露出部以外の
全ての領域（後にトランスファゲート用トランジスタの
ゲート絶縁膜となる酸化膜８の形成予定領域を含む）は
前記シリコン窒化膜11により覆われているので、上記ゲ
ート酸化膜８の形成予定領域が同時に酸化されることは
ない。
している上面に第４の層として酸化膜７を形成し、ビッ
ト線６を分離する。この時、ビット線６の露出部以外の
全ての領域（後にトランスファゲート用トランジスタの
ゲート絶縁膜となる酸化膜８の形成予定領域を含む）は
前記シリコン窒化膜11により覆われているので、上記ゲ
ート酸化膜８の形成予定領域が同時に酸化されることは
ない。
次に、ビット線上面に形成されている前記酸化膜７を
マスクとして前記シリコン窒化膜11を除去する。このシ
リコン窒化膜11の除去に際しては、リン酸を用いる、あ
るいは、半導体基板表面に予めパッド酸化膜を形成して
おき、前記酸化膜７とシリコン窒化膜11とに対する選択
比の高いガスを用いてドライエッチングし、このエッチ
ング時に半導体基板１がエッチングされるのを防ぐ方法
などがある。上記パッド酸化膜の膜厚は、第４の層であ
る酸化膜７の膜厚よりも十分に薄く設定できるので、パ
ッド酸化膜を除去する際に、例えばHF緩衝液などの液体
を用いて全面をエッチングしても、酸化膜７は、ビット
線を分離するに十分な膜厚を維持できる。
マスクとして前記シリコン窒化膜11を除去する。このシ
リコン窒化膜11の除去に際しては、リン酸を用いる、あ
るいは、半導体基板表面に予めパッド酸化膜を形成して
おき、前記酸化膜７とシリコン窒化膜11とに対する選択
比の高いガスを用いてドライエッチングし、このエッチ
ング時に半導体基板１がエッチングされるのを防ぐ方法
などがある。上記パッド酸化膜の膜厚は、第４の層であ
る酸化膜７の膜厚よりも十分に薄く設定できるので、パ
ッド酸化膜を除去する際に、例えばHF緩衝液などの液体
を用いて全面をエッチングしても、酸化膜７は、ビット
線を分離するに十分な膜厚を維持できる。
以下、ゲート酸化膜７を形成する工程より後の工程
は、第４図（ａ）、（ｂ）、（ｃ）を参照して前述した
従来例のキャパシタ・セル構造の製造工程と同様に行
う。即ち、半導体基板表面の露出面に絶縁性の第５の層
として例えば100Å程度の薄いゲート酸化膜８を形成す
る。続いて、導電体膜（例えばリンドープト・ポリシリ
コン膜）を2000Å程度堆積し、これをパターニングして
トランスファゲート用トランジスタのゲート電極を形成
する。その後、基板に例えばヒ素イオンを例えば１×10
15cm-2程度打ち込むことにより、上記トランジスタノソ
ース、ドレイン用のN+型拡散層を形成する。次に、CVD
法により絶縁膜を堆積し、続いて、フォトレジストをマ
スクとしてRIE法により所定の場所に選択的にストレー
ジノード・コンタクト用の窓を形成する。次に、導電体
膜（例えばリンドープト・ポリシリコン膜）を堆積し、
これをパターニングしてストレージノードを形成する。
次に、キャパシタゲート絶縁膜として、例えばSiNx/SiO
2の複合膜を例えばSiO2膜換算50Å程度形成し、続い
て、セルプレート電極として導電体膜（例えばリンドー
プト・ポリシリコン膜）を堆積する。
は、第４図（ａ）、（ｂ）、（ｃ）を参照して前述した
従来例のキャパシタ・セル構造の製造工程と同様に行
う。即ち、半導体基板表面の露出面に絶縁性の第５の層
として例えば100Å程度の薄いゲート酸化膜８を形成す
る。続いて、導電体膜（例えばリンドープト・ポリシリ
コン膜）を2000Å程度堆積し、これをパターニングして
トランスファゲート用トランジスタのゲート電極を形成
する。その後、基板に例えばヒ素イオンを例えば１×10
15cm-2程度打ち込むことにより、上記トランジスタノソ
ース、ドレイン用のN+型拡散層を形成する。次に、CVD
法により絶縁膜を堆積し、続いて、フォトレジストをマ
スクとしてRIE法により所定の場所に選択的にストレー
ジノード・コンタクト用の窓を形成する。次に、導電体
膜（例えばリンドープト・ポリシリコン膜）を堆積し、
これをパターニングしてストレージノードを形成する。
次に、キャパシタゲート絶縁膜として、例えばSiNx/SiO
2の複合膜を例えばSiO2膜換算50Å程度形成し、続い
て、セルプレート電極として導電体膜（例えばリンドー
プト・ポリシリコン膜）を堆積する。
上記第１実施例の製造方法によれば、積層型キャパシ
タ・セルを製造する際、ビット線分離のための第４の層
（酸化膜７）を形成する時に、ビット線６の露出部以外
の全ての領域（後にトランスファゲート用トランジスタ
のゲート酸化膜８の形成予定領域を含む）が第２の層
（シリコン窒化膜11）により覆われているので、選択的
にビット線６を酸化して第４の層（酸化膜７）を形成
し、しかも、その膜厚を自由に設定することが可能にな
る。換言すれば、この時に、上記ゲート酸化膜８の形成
予定領域が同時に酸化されて厚い膜が形成されることは
ないので、例えば100Å程度の薄いゲート酸化膜８を制
御性よく形成することが容易になり、メモリの一層の高
集積化が容易になる。また、上記第４の層（酸化膜７）
をマスクとして第２の層（シリコン窒化膜11）を選択的
に除去することが可能である。
タ・セルを製造する際、ビット線分離のための第４の層
（酸化膜７）を形成する時に、ビット線６の露出部以外
の全ての領域（後にトランスファゲート用トランジスタ
のゲート酸化膜８の形成予定領域を含む）が第２の層
（シリコン窒化膜11）により覆われているので、選択的
にビット線６を酸化して第４の層（酸化膜７）を形成
し、しかも、その膜厚を自由に設定することが可能にな
る。換言すれば、この時に、上記ゲート酸化膜８の形成
予定領域が同時に酸化されて厚い膜が形成されることは
ないので、例えば100Å程度の薄いゲート酸化膜８を制
御性よく形成することが容易になり、メモリの一層の高
集積化が容易になる。また、上記第４の層（酸化膜７）
をマスクとして第２の層（シリコン窒化膜11）を選択的
に除去することが可能である。
次に、前記第３図の積層型キャパシタ・セルの製造方
法の第２実施例について、第３図中のＤ−Ｄ線に沿う断
面構造を第２図を参照しながら説明する。
法の第２実施例について、第３図中のＤ−Ｄ線に沿う断
面構造を第２図を参照しながら説明する。
この第２実施例の製造方法では、基板上の全面にシリ
コン窒化膜11を形成するまでの工程は前記第１実施例の
製造方法と同じであるが、このシリコン窒化膜11の表面
を熱効果して酸化膜12を形成する、つまり、シリコン窒
化膜11および酸化膜12が重ねられた複合膜を形成し、次
いで、フォトレジストをマスクとして溝内面の酸化膜12
/シリコ窒化膜11/酸化膜４をエッチングし、ビット線コ
ンタクト用の窓５を形成する点が異なり、この後の工程
は前記第１実施例の製造方法と同じである。
コン窒化膜11を形成するまでの工程は前記第１実施例の
製造方法と同じであるが、このシリコン窒化膜11の表面
を熱効果して酸化膜12を形成する、つまり、シリコン窒
化膜11および酸化膜12が重ねられた複合膜を形成し、次
いで、フォトレジストをマスクとして溝内面の酸化膜12
/シリコ窒化膜11/酸化膜４をエッチングし、ビット線コ
ンタクト用の窓５を形成する点が異なり、この後の工程
は前記第１実施例の製造方法と同じである。
この第２実施例の製造方法によれば、ビット線６の材
料であるリンドープト・ポリシリコン膜をエッチングし
て溝内に残置させる時、エッチングのストッパーとして
前記酸化膜12を使用することが可能になる。
料であるリンドープト・ポリシリコン膜をエッチングし
て溝内に残置させる時、エッチングのストッパーとして
前記酸化膜12を使用することが可能になる。
［発明の効果］ 上述したように本発明の半導体記憶装置の製造方法に
よれば、ビット線が半導体基板に埋め込まれている積層
型キャパシタ・セルを有する半導体記憶装置を製造する
際、ビット線分離のための絶縁膜を形成する時に、後に
トランスファゲート用トランジスタのゲート絶縁膜の形
成予定領域が耐酸化性膜により覆われているので、選択
的にビット線を酸化してビット線分離用絶縁膜を形成
し、しかも、その膜厚を自由に設定することが可能にな
る。換言すれば、この時に、上記ゲート酸化膜の形成予
定領域が同時に酸化されて厚い膜が形成されることはな
いので、例えば100Å程度の薄いゲート酸化膜を制御性
よく形成することが容易になり、メモリの一層の高集積
化が容易になる。また、上記ビット線分離用絶縁膜をマ
スクとして耐酸化性膜を選択的に除去することが可能で
ある。
よれば、ビット線が半導体基板に埋め込まれている積層
型キャパシタ・セルを有する半導体記憶装置を製造する
際、ビット線分離のための絶縁膜を形成する時に、後に
トランスファゲート用トランジスタのゲート絶縁膜の形
成予定領域が耐酸化性膜により覆われているので、選択
的にビット線を酸化してビット線分離用絶縁膜を形成
し、しかも、その膜厚を自由に設定することが可能にな
る。換言すれば、この時に、上記ゲート酸化膜の形成予
定領域が同時に酸化されて厚い膜が形成されることはな
いので、例えば100Å程度の薄いゲート酸化膜を制御性
よく形成することが容易になり、メモリの一層の高集積
化が容易になる。また、上記ビット線分離用絶縁膜をマ
スクとして耐酸化性膜を選択的に除去することが可能で
ある。
第１図（ａ）乃至（ｃ）は本発明の第１実施例に係る積
層型キャパシタ・セルのキャパシタ部の断面構造を製造
工程順に示す断面図、第２図は本発明の第２実施例に係
る積層型キャパシタ・セルのキャパシタ部の断面構造を
示す断面図、第３図は現在提案されている積層型キャパ
シタ・セルのキャパシタ部の平面パターンの一例を示す
図、第４図（ａ）乃至（ｃ）は第３図中のＡ−Ａ線およ
びＢ−Ｂ線およびＣ−Ｃ線に沿う断面構造を示す断面
図、第５図は現在提案されている積層型キャパシタ・セ
ルを有する半導体記憶装置の製造方法に係る途中の工程
における断面構造を示す図である。 １……シリコン基板、２……フィールド酸化膜、３……
溝、４……第１の層（酸化膜）、５……ビット線コンタ
クト用の窓、６……ビット線、７……第４の層（酸化
膜）、８……ゲート酸化膜、11……第２の層（耐酸化性
膜、例えばシリコン窒化膜）、12……酸化膜。
層型キャパシタ・セルのキャパシタ部の断面構造を製造
工程順に示す断面図、第２図は本発明の第２実施例に係
る積層型キャパシタ・セルのキャパシタ部の断面構造を
示す断面図、第３図は現在提案されている積層型キャパ
シタ・セルのキャパシタ部の平面パターンの一例を示す
図、第４図（ａ）乃至（ｃ）は第３図中のＡ−Ａ線およ
びＢ−Ｂ線およびＣ−Ｃ線に沿う断面構造を示す断面
図、第５図は現在提案されている積層型キャパシタ・セ
ルを有する半導体記憶装置の製造方法に係る途中の工程
における断面構造を示す図である。 １……シリコン基板、２……フィールド酸化膜、３……
溝、４……第１の層（酸化膜）、５……ビット線コンタ
クト用の窓、６……ビット線、７……第４の層（酸化
膜）、８……ゲート酸化膜、11……第２の層（耐酸化性
膜、例えばシリコン窒化膜）、12……酸化膜。
Claims (4)
- 【請求項１】ビット線が半導体基板に埋め込まれている
積層型キャパシタ・セル構造を有する半導体記憶装置の
製造方法において、 上記半導体基板表面を選択的にエッチングして上記ビッ
ト線を埋め込むための溝を形成する工程と、 上記溝の側面および底面に絶縁性の第１の層を形成する
ための熱酸化を行う工程と、 上記第１の層上を含む前記半導体基板上の全面に、後の
ビット線分離用の第４の層の形成に際して、前記溝形成
領域に隣接する素子領域上の、ゲート絶縁膜の形成予定
領域が酸化されるのを防ぐための耐酸化性の第２の層を
形成する工程と、 前記溝の側面に形成された第１の層および第２の層を部
分的に除去し、前記素子領域とのビット線コンタクトの
ための窓を開ける工程と、 前記半導体基板上の全面に導電性の第３の層を形成し、
それを溝内にのみ残置させてビット線を形成する工程
と、 上記ビット線上にビット線分離用の第４の層を形成する
ための熱酸化を行う工程と、 上記第４の層をマスクとして前記第２の層を選択的に除
去し、前記溝形成領域以外の半導体基板表面を露出させ
る工程と、 前記第２の層が除去された前記半導体基板表面の素子領
域上にゲート絶縁膜となる絶縁性の第５の層を形成する
工程と を具備し、 この後、トランスファゲート用トランジスタのゲート電
極の形成、上記トランジスタのソース、ドレイン用の拡
散層の形成、ストレージノード・コンタクト用の窓の形
成、ストレージノードの形成、キャパシタゲート絶縁膜
の形成、およびセルプレート電極の形成の各工程を順に
行うようにしてなることを特徴とする半導体記憶装置の
製造方法。 - 【請求項２】前記第２の層は、シリコン窒化膜であるこ
とを特徴とする請求項１記載の半導体記憶装置の製造方
法。 - 【請求項３】前記第２の層は、シリコン窒化膜および酸
化膜が重ねられた複合膜であることを特徴とする請求項
１記載の半導体記憶装置の製造方法。 - 【請求項４】前記第４の層は、前記ビット線を熱酸化す
ることにより形成されることを特徴とする請求項１記載
の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126794A JPH0834303B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体記憶装置の製造方法 |
| EP91107197A EP0457131A1 (en) | 1990-05-18 | 1991-05-03 | Method of manufacturing semiconductor memory device having stacked capacitor cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126794A JPH0834303B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423467A JPH0423467A (ja) | 1992-01-27 |
| JPH0834303B2 true JPH0834303B2 (ja) | 1996-03-29 |
Family
ID=14944113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126794A Expired - Fee Related JPH0834303B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0457131A1 (ja) |
| JP (1) | JPH0834303B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4223878C2 (de) * | 1992-06-30 | 1995-06-08 | Siemens Ag | Herstellverfahren für eine Halbleiterspeicheranordnung |
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| JP2795156B2 (ja) * | 1993-12-28 | 1998-09-10 | 日本電気株式会社 | 半導体集積回路装置の製造方法及び半導体集積回路装置 |
| JPH09219500A (ja) * | 1996-02-07 | 1997-08-19 | Taiwan Moshii Denshi Kofun Yugenkoshi | 高密度メモリ構造及びその製造方法 |
| US7081398B2 (en) | 2001-10-12 | 2006-07-25 | Micron Technology, Inc. | Methods of forming a conductive line |
| US7118966B2 (en) | 2004-08-23 | 2006-10-10 | Micron Technology, Inc. | Methods of forming conductive lines |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US32090A (en) * | 1861-04-16 | Clothes-wbiitgee | ||
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| US4912535A (en) * | 1987-08-08 | 1990-03-27 | Mitsubishi Denki Kabushiki Kaisha | Trench type semiconductor memory device having side wall contact |
-
1990
- 1990-05-18 JP JP2126794A patent/JPH0834303B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-03 EP EP91107197A patent/EP0457131A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0457131A1 (en) | 1991-11-21 |
| JPH0423467A (ja) | 1992-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633650B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3703885B2 (ja) | 半導体記憶装置とその製造方法 | |
| US5432113A (en) | Method of making a semiconductor memory device | |
| JPH02312269A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| JPH08241966A (ja) | トレンチｄｒａｍセル | |
| US6246085B1 (en) | Semiconductor device having a through-hole of a two-level structure | |
| JPH05102420A (ja) | 半導体記憶装置の製造方法 | |
| US5521407A (en) | Semiconductor memory device having cell isolation structure | |
| JP2680376B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0834303B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3190659B2 (ja) | 半導体メモリ及びその製造方法 | |
| JPH04348070A (ja) | 半導体装置及びその製造方法 | |
| JP3241789B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JP3382005B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| US5160988A (en) | Semiconductor device with composite surface insulator | |
| JPH01119053A (ja) | 半導体メモリ装置 | |
| JP2509912B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0286165A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH022672A (ja) | 半導体メモリセルとその製造方法 | |
| JPS61134058A (ja) | 半導体装置の製造方法 | |
| KR960000720B1 (ko) | 다이나믹형 반도체기억장치 및 그 제조방법 | |
| JP2000049302A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |