JPH0682804B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0682804B2 JPH0682804B2 JP60294954A JP29495485A JPH0682804B2 JP H0682804 B2 JPH0682804 B2 JP H0682804B2 JP 60294954 A JP60294954 A JP 60294954A JP 29495485 A JP29495485 A JP 29495485A JP H0682804 B2 JPH0682804 B2 JP H0682804B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- electrode
- capacitive element
- mos transistor
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に半導体記憶装
置の高集積化に適するメモリセル構成に関する。
置の高集積化に適するメモリセル構成に関する。
［従来の技術］ 第3A図および第3B図は、たとえば、1985年の国際固体回
路会議（ISSCC85）の講演番号FAM17.4において提案され
た高集積ダイナミック型半導体記憶装置を示す図であ
る。なお、第3A図はその平面図を示し、第3B図は第3A図
における線Ｘ−Ｘ′に沿う断面図を示す。図において、
Ｐ型基板１の上には、N+型拡散層5,フィールド酸化膜2,
第１の多結晶シリコン層3,第２の多結晶シリコン層7,第
１のAl配線層6,第２のAl配線層8,層間絶縁膜９等が積層
されている。第１のAl配線層６は、ビット線となるもの
で、コンタクトホール10を介してN+型拡散層５と電気的
に接続されている。第２の多結晶シリコン層７は、ワー
ドラインとなるもので、一定間隔ごとに第２のAl配線層
８によって短絡され、その低抵抗化が図られている。
路会議（ISSCC85）の講演番号FAM17.4において提案され
た高集積ダイナミック型半導体記憶装置を示す図であ
る。なお、第3A図はその平面図を示し、第3B図は第3A図
における線Ｘ−Ｘ′に沿う断面図を示す。図において、
Ｐ型基板１の上には、N+型拡散層5,フィールド酸化膜2,
第１の多結晶シリコン層3,第２の多結晶シリコン層7,第
１のAl配線層6,第２のAl配線層8,層間絶縁膜９等が積層
されている。第１のAl配線層６は、ビット線となるもの
で、コンタクトホール10を介してN+型拡散層５と電気的
に接続されている。第２の多結晶シリコン層７は、ワー
ドラインとなるもので、一定間隔ごとに第２のAl配線層
８によって短絡され、その低抵抗化が図られている。
ここで、メモリセルMCの周囲には、溝掘り分離領域が形
成される。この溝掘り分離領域の側面を利用して、第１
の多結晶シリコン層３と、キャパシタ絶縁膜４（フィー
ルド酸化膜２の一部）と、N+型拡散層５とで情報電荷蓄
積容量CPが形成されている。また、メモリセルMCの平坦
部にも同様の構成で、情報電荷蓄積容量CFが形成され
る。このように、メモリセルMCの外周部の溝掘り分離部
を情報電荷蓄積容量として活用すれば、チップ面積を縮
小させて容量CFを形成する平坦部面積を減少させても、
十分に動作余裕が広く、かつ十分な情報電荷容量を確保
できるような半導体記憶装置を得ることができる。
成される。この溝掘り分離領域の側面を利用して、第１
の多結晶シリコン層３と、キャパシタ絶縁膜４（フィー
ルド酸化膜２の一部）と、N+型拡散層５とで情報電荷蓄
積容量CPが形成されている。また、メモリセルMCの平坦
部にも同様の構成で、情報電荷蓄積容量CFが形成され
る。このように、メモリセルMCの外周部の溝掘り分離部
を情報電荷蓄積容量として活用すれば、チップ面積を縮
小させて容量CFを形成する平坦部面積を減少させても、
十分に動作余裕が広く、かつ十分な情報電荷容量を確保
できるような半導体記憶装置を得ることができる。
［発明が解決しようとする問題点］ ところで、溝掘り分離領域に情報電荷蓄積領域を形成し
たような上記従来例の構造を、たとえば特開昭51-74535
号公報に示される折返し型ビット線構成に対して適用し
た場合、第3A図におけるＹ−Ｙ′に沿う断面構造は第４
図に示すようになる。この第４図に示す構造では、情報
電荷蓄積容量の一方の電極を構成するN+型拡散層５がＰ
型基板１の上に直接形成されているため、情報電荷蓄積
容量とＰ型基板１との接触面積が広くなり、その結果α
粒子等の放射線により注入される少数担体（電子正孔
対）が電荷蓄積容量に収集されやすい構造となってい
る。そのため、メモリセルの記憶情報がノイズエラーを
受けやすく、耐ソフトエラーについてはあまり有効な構
造にはなっていないという問題点があった。
たような上記従来例の構造を、たとえば特開昭51-74535
号公報に示される折返し型ビット線構成に対して適用し
た場合、第3A図におけるＹ−Ｙ′に沿う断面構造は第４
図に示すようになる。この第４図に示す構造では、情報
電荷蓄積容量の一方の電極を構成するN+型拡散層５がＰ
型基板１の上に直接形成されているため、情報電荷蓄積
容量とＰ型基板１との接触面積が広くなり、その結果α
粒子等の放射線により注入される少数担体（電子正孔
対）が電荷蓄積容量に収集されやすい構造となってい
る。そのため、メモリセルの記憶情報がノイズエラーを
受けやすく、耐ソフトエラーについてはあまり有効な構
造にはなっていないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高集積化されても、情報蓄積電荷量を確保で
き、かつα粒子等による少数キャリアの注入による影響
を最小限に抑えることのできる高集積ダイナミック型半
導体記憶装置を提供することを目的とする。
たもので、高集積化されても、情報蓄積電荷量を確保で
き、かつα粒子等による少数キャリアの注入による影響
を最小限に抑えることのできる高集積ダイナミック型半
導体記憶装置を提供することを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、複数行、複数列にマ
トリックス状に配置され、それぞれが第１および第２の
MOSトランジスタと、これらのMOSトランジスタの一方電
極間に接続された容量性素子とを有する複数のメモリセ
ルと、複数行に配設され、それぞれが対応した行に配設
された複数のメモリセルにおける第１および第２のMOS
トランジスタのゲート電極を接続する複数のワード線
と、複数列に配設され、それぞれが対応した列に配設さ
れた複数のメモリセルの第１のMOSトランジスタの他方
電極に接続される真のビット線と、対応した列に配設さ
れた複数のメモリセルの第２のMOSトランジスタの他方
電極が接続される補のビット線とを有する複数のビット
線対とを備えている。この半導体記憶装置の特徴は、各
メモリセルの容量性素子を構成する一対の電極が、その
容量性素子を含むメモリセルの第１および第２のMOSト
ランジスタの間に位置する半導体基板の表面に形成され
た素子分離用溝内に設けられた素子分離用溝内に形成さ
れていることである。
トリックス状に配置され、それぞれが第１および第２の
MOSトランジスタと、これらのMOSトランジスタの一方電
極間に接続された容量性素子とを有する複数のメモリセ
ルと、複数行に配設され、それぞれが対応した行に配設
された複数のメモリセルにおける第１および第２のMOS
トランジスタのゲート電極を接続する複数のワード線
と、複数列に配設され、それぞれが対応した列に配設さ
れた複数のメモリセルの第１のMOSトランジスタの他方
電極に接続される真のビット線と、対応した列に配設さ
れた複数のメモリセルの第２のMOSトランジスタの他方
電極が接続される補のビット線とを有する複数のビット
線対とを備えている。この半導体記憶装置の特徴は、各
メモリセルの容量性素子を構成する一対の電極が、その
容量性素子を含むメモリセルの第１および第２のMOSト
ランジスタの間に位置する半導体基板の表面に形成され
た素子分離用溝内に設けられた素子分離用溝内に形成さ
れていることである。
［作用］ 上記構成を有する本発明の半導体記憶装置によれば、次
のような作用が得られる。
のような作用が得られる。
各メモリセルの第１および第２のMOSトランジスタ間
を分離絶縁する素子分離用溝内に容量性素子の一対の電
極が形成されているため、容量性素子を半導体基板表面
に形成する場合に比べて、メモリセル１個当たりが占め
る平面積を縮小することができ、チップの高集積化を図
ることができる。
を分離絶縁する素子分離用溝内に容量性素子の一対の電
極が形成されているため、容量性素子を半導体基板表面
に形成する場合に比べて、メモリセル１個当たりが占め
る平面積を縮小することができ、チップの高集積化を図
ることができる。
容量性素子の一対の電極のいずれもが半導体基板表面
に直接形成されないため、α粒子などの放射線により注
入される少数担体が容量性素子に収集されにくい。した
がって、メモリセルの記憶情報がノイズエラーを受けに
くく、ソフトエラー防止対策としても有効に作用する。
に直接形成されないため、α粒子などの放射線により注
入される少数担体が容量性素子に収集されにくい。した
がって、メモリセルの記憶情報がノイズエラーを受けに
くく、ソフトエラー防止対策としても有効に作用する。
ビット線対をなす真のビット線および補のビット線の
一方に接続される第１のMOSトランジスタと他方に接続
される第２のMOSトランジスタとが１つの容量性素子を
共用し、これら２つのMOSトランジスタで１ビットを構
成するため、容量性素子を共用するMOSトランジスタの
片側だけにノイズなどが発生しても、常に容量性素子を
介して双方のMOSトランジスタに同一のノイズが加わっ
てコモンノイズとなるため、容量性素子に蓄積されるデ
ータ自体は全くノイズの影響を受けることがない。
一方に接続される第１のMOSトランジスタと他方に接続
される第２のMOSトランジスタとが１つの容量性素子を
共用し、これら２つのMOSトランジスタで１ビットを構
成するため、容量性素子を共用するMOSトランジスタの
片側だけにノイズなどが発生しても、常に容量性素子を
介して双方のMOSトランジスタに同一のノイズが加わっ
てコモンノイズとなるため、容量性素子に蓄積されるデ
ータ自体は全くノイズの影響を受けることがない。
［実施例］ 第1A図および第1B図はこの発明の一実施例の半導体記憶
装置を示す図であり、特に、第1A図はその平面図を示
し、第1B図は第1A図における線Ｘ−Ｘ′に沿う断面図を
示している。図において、Ｐ型シリコン基板１の上に
は、適宜の領域にN+型拡散層５が形成される。このN+型
拡散層５は各メモリセルのゲートトランジスタのソース
およびドレイン領域となるものである。ドレイン領域を
形成するN+型拡散層５とソース領域を形成するN+型拡散
層５との間のＰ型シリコン基板１は、トランジスタのチ
ャネル領域11を形成する。このチャネル領域11の上を通
過するように、ワード線となる多結晶シリコン層15が形
成される。このワード線15と直交するようにビット線と
なるアルミ配線６が形成される。ここで、第1A図で示さ
れる２本のビット線６はいわゆる折返し型ビット線BL,
▲▼を構成している。したがって、これらビット線
BL,▲▼は同じセンスアンプ（図示せず）に接続さ
れる。これらビット線BL,▲▼からなるビット線対
に沿って、それぞれ２つのゲートトランジスタが対をな
して形成された複数のメモリセルが配列される。一対の
ビット線BL,▲▼は、対をなす２つのゲートトラン
ジスタのうちの対応するゲートトランジスタのソースま
たはドレイン領域と、コンタクトホール10を介して電気
的に接続される。
装置を示す図であり、特に、第1A図はその平面図を示
し、第1B図は第1A図における線Ｘ−Ｘ′に沿う断面図を
示している。図において、Ｐ型シリコン基板１の上に
は、適宜の領域にN+型拡散層５が形成される。このN+型
拡散層５は各メモリセルのゲートトランジスタのソース
およびドレイン領域となるものである。ドレイン領域を
形成するN+型拡散層５とソース領域を形成するN+型拡散
層５との間のＰ型シリコン基板１は、トランジスタのチ
ャネル領域11を形成する。このチャネル領域11の上を通
過するように、ワード線となる多結晶シリコン層15が形
成される。このワード線15と直交するようにビット線と
なるアルミ配線６が形成される。ここで、第1A図で示さ
れる２本のビット線６はいわゆる折返し型ビット線BL,
▲▼を構成している。したがって、これらビット線
BL,▲▼は同じセンスアンプ（図示せず）に接続さ
れる。これらビット線BL,▲▼からなるビット線対
に沿って、それぞれ２つのゲートトランジスタが対をな
して形成された複数のメモリセルが配列される。一対の
ビット線BL,▲▼は、対をなす２つのゲートトラン
ジスタのうちの対応するゲートトランジスタのソースま
たはドレイン領域と、コンタクトホール10を介して電気
的に接続される。
なお、第1A図には一対のビット線BL,▲▼に沿って
形成された２組のメモリセルのみが示されており、その
他のメモリセルについては省略されているが、実際に
は、同様のメモリセルが行方向および列方向に多数マト
リックス状に配列されている。
形成された２組のメモリセルのみが示されており、その
他のメモリセルについては省略されているが、実際に
は、同様のメモリセルが行方向および列方向に多数マト
リックス状に配列されている。
ここで、N+型拡散層５およびチャネル領域11の周囲には
溝掘り分離領域17が形成される。この溝掘り分離領域17
の内部には、所定の間隔を隔てて対向する１対の対向電
極12および13が形成される。この対向電極12および13と
その間のキャパシタ絶縁膜14とでメモリセル容量すなわ
ち情報電荷蓄積容量を形成している。溝掘り分離領域17
は、それぞれのメモリセル間を分離絶縁するメモリセル
分離用溝17bと、各メモリセルを構成する２つのゲート
トランジスタ（MOSトランジスタ）間を分離する素子分
離用溝17aとを含み、一対の対向電極12および13は、２
つのゲートトランジスタ間において行方向（ビット線に
平行な方向）に延びる素子分離用溝17a内において主と
して情報電荷蓄積容量を形成する。また、各ゲートトラ
ンジスタのソースおよびドレイン領域は、メモリセル分
離用溝17bの列方向（ワード線に平行な方向）に延びる
部分の側壁の上部にその側端部を有し、その側端部のコ
ンタクトホールド16において、情報電荷蓄積容量の一対
の対向電極12および13のうちの１一方とソースもしくは
ドレイン領域が接続される。対向電極12はコンタクトホ
ール16を介してビット線BLに属するメモリセルのゲート
トランジスタのソースもしくはドレイン領域に接続され
る。対向電極13はコンタクトホール16を介してビット線
▲▼に属するメモリセルのゲートトランジスタのソ
ースもしくはドレイン領域に接続される。したがって、
ビット線BLに属する１個のメモリセルとビット線▲
▼に属する１個のメモリセルとで１つの情報電荷蓄積容
量を共用することになる。ここで注意すべきことは、１
つの情報電荷蓄積容量を共用する２つのメモリセルは、
ビット線BL,▲▼上で対をなしており、それぞれの
ゲートトランジスタは同一のワード線によって制御され
る。
溝掘り分離領域17が形成される。この溝掘り分離領域17
の内部には、所定の間隔を隔てて対向する１対の対向電
極12および13が形成される。この対向電極12および13と
その間のキャパシタ絶縁膜14とでメモリセル容量すなわ
ち情報電荷蓄積容量を形成している。溝掘り分離領域17
は、それぞれのメモリセル間を分離絶縁するメモリセル
分離用溝17bと、各メモリセルを構成する２つのゲート
トランジスタ（MOSトランジスタ）間を分離する素子分
離用溝17aとを含み、一対の対向電極12および13は、２
つのゲートトランジスタ間において行方向（ビット線に
平行な方向）に延びる素子分離用溝17a内において主と
して情報電荷蓄積容量を形成する。また、各ゲートトラ
ンジスタのソースおよびドレイン領域は、メモリセル分
離用溝17bの列方向（ワード線に平行な方向）に延びる
部分の側壁の上部にその側端部を有し、その側端部のコ
ンタクトホールド16において、情報電荷蓄積容量の一対
の対向電極12および13のうちの１一方とソースもしくは
ドレイン領域が接続される。対向電極12はコンタクトホ
ール16を介してビット線BLに属するメモリセルのゲート
トランジスタのソースもしくはドレイン領域に接続され
る。対向電極13はコンタクトホール16を介してビット線
▲▼に属するメモリセルのゲートトランジスタのソ
ースもしくはドレイン領域に接続される。したがって、
ビット線BLに属する１個のメモリセルとビット線▲
▼に属する１個のメモリセルとで１つの情報電荷蓄積容
量を共用することになる。ここで注意すべきことは、１
つの情報電荷蓄積容量を共用する２つのメモリセルは、
ビット線BL,▲▼上で対をなしており、それぞれの
ゲートトランジスタは同一のワード線によって制御され
る。
なお、第1A図ではメモリセルアレイの部分的な構成を示
したが、実際のメモリセルアレイではさらに多数のワー
ド線および折返し型ビット線対が形成され、それによっ
てメモリセルがマトリクス状に配置される。
したが、実際のメモリセルアレイではさらに多数のワー
ド線および折返し型ビット線対が形成され、それによっ
てメモリセルがマトリクス状に配置される。
上記のような構成の半導体記憶装置では、情報電荷蓄積
容量が溝掘り分離領域内に形成されるので、チップの平
坦面積を縮小しても十分な情報電荷蓄積容量を確保で
き、その結果チップの高集積化を図ることができる。ま
た、対向電極12および13は溝掘り分離領域17の側壁に接
しないように形成されているので、情報電荷蓄積容量と
Ｐ型基板１との接触面積を最小限に抑えることができ、
その結果α粒子等により基板内で生成される少数担体が
情報電荷蓄積容量に注入されるのを減少させることがで
きる。したがって、ソフトエラーの発生を低減すること
ができる。
容量が溝掘り分離領域内に形成されるので、チップの平
坦面積を縮小しても十分な情報電荷蓄積容量を確保で
き、その結果チップの高集積化を図ることができる。ま
た、対向電極12および13は溝掘り分離領域17の側壁に接
しないように形成されているので、情報電荷蓄積容量と
Ｐ型基板１との接触面積を最小限に抑えることができ、
その結果α粒子等により基板内で生成される少数担体が
情報電荷蓄積容量に注入されるのを減少させることがで
きる。したがって、ソフトエラーの発生を低減すること
ができる。
第２図は第1A図および第1B図に示す半導体記憶装置の等
価回路図である。図示のごとく、ビット線BLに属するメ
モリセルのゲートトランジスタＴは情報電荷蓄積容量Ｃ
の一端に接続される。また、ビット線▲▼に属する
メモリセルのゲートトランジスタＴ′は情報電荷蓄積容
量Ｃの他端に接続される。なお、ゲートトランジスタＴ
およびＴ′は対をなすものであり、同一のワード線WLに
よってそのオンオフが制御される。この第２図から明ら
かなように、ビット線BLに属するメモリセルとビット線
▲▼に属するメモリセルとで１つの情報電荷蓄積容
量Ｃを共用し、１ビットを構成している。すなわち、２
個のメモリセルで１ビットを構成することとなる。この
２セル/1ビット構成は、以下の利点を有する。
価回路図である。図示のごとく、ビット線BLに属するメ
モリセルのゲートトランジスタＴは情報電荷蓄積容量Ｃ
の一端に接続される。また、ビット線▲▼に属する
メモリセルのゲートトランジスタＴ′は情報電荷蓄積容
量Ｃの他端に接続される。なお、ゲートトランジスタＴ
およびＴ′は対をなすものであり、同一のワード線WLに
よってそのオンオフが制御される。この第２図から明ら
かなように、ビット線BLに属するメモリセルとビット線
▲▼に属するメモリセルとで１つの情報電荷蓄積容
量Ｃを共用し、１ビットを構成している。すなわち、２
個のメモリセルで１ビットを構成することとなる。この
２セル/1ビット構成は、以下の利点を有する。
常に相補の信号がビット線対に続出されるため、ダミ
ーセルが不要となる。したがって、ダイミーセルの基準
電圧の変動を考慮する必要がなくなる。
ーセルが不要となる。したがって、ダイミーセルの基準
電圧の変動を考慮する必要がなくなる。
ビット線への情報電荷読出時において、読出信号電圧
差がビット線のプリチャージ電圧と無関係に常に最大限
の幅で続出せるようになる。
差がビット線のプリチャージ電圧と無関係に常に最大限
の幅で続出せるようになる。
電源電圧変動や基板電圧変動などのノイズ電圧が常に
コモンモードとなってメモリセルにカップリングするの
で、ハイ／ローの情報のいずれに対しても動作マージン
が変わらない。
コモンモードとなってメモリセルにカップリングするの
で、ハイ／ローの情報のいずれに対しても動作マージン
が変わらない。
上記，，に述べた利点から、従来の半導体記憶
装置と同一の動作マージンを確保しようとする場合、対
を形成する情報電荷蓄積容量の値をそれぞれ、従来構成
のものの1/2以下とでき、メモリセルアレイ部を小さく
することが可能となる。
装置と同一の動作マージンを確保しようとする場合、対
を形成する情報電荷蓄積容量の値をそれぞれ、従来構成
のものの1/2以下とでき、メモリセルアレイ部を小さく
することが可能となる。
さらに、上記実施例の構成では、２つのメモリセルで１
個のメモリセル容量を共用しているため、α粒子による
ノイズ等によって片側だけのメモリセルにノイズが加わ
っても常にコモンノイズとなりもう一方のメモリセルに
カップリングするので動作マージンは全く変わらない。
個のメモリセル容量を共用しているため、α粒子による
ノイズ等によって片側だけのメモリセルにノイズが加わ
っても常にコモンノイズとなりもう一方のメモリセルに
カップリングするので動作マージンは全く変わらない。
以上述べたように、多結晶シリコン間容量を溝掘り分離
領域内に形成し、対向電極型２セル/1ビット構成を折返
し型ビット線構成と組合わせることにより、情報電荷蓄
積容量が大きく、動作余裕が広く、チップ面積の小さい
高集積ダイナミック型半導体記憶装置が得られる。
領域内に形成し、対向電極型２セル/1ビット構成を折返
し型ビット線構成と組合わせることにより、情報電荷蓄
積容量が大きく、動作余裕が広く、チップ面積の小さい
高集積ダイナミック型半導体記憶装置が得られる。
また、素子分離用溝17aがアルミ配線６（ビット線BL,▲
▼）と並行に設けられているため、各ゲートトラン
ジスタの長手方向に沿って素子分離用溝17bが形成され
ることになる。したがって素子分離用溝17b内に設けら
れる容量性素子の一対の電極12および13を各ゲートトラ
ンジスタの長手方向に沿って配置して対向させることが
でき、対向電極間面積の増大、ひいては容量の増大を図
ることができる。
▼）と並行に設けられているため、各ゲートトラン
ジスタの長手方向に沿って素子分離用溝17bが形成され
ることになる。したがって素子分離用溝17b内に設けら
れる容量性素子の一対の電極12および13を各ゲートトラ
ンジスタの長手方向に沿って配置して対向させることが
でき、対向電極間面積の増大、ひいては容量の増大を図
ることができる。
さらに、一対の対向電極12,13と各ゲートトランジスタ
の一方電極（ソースまたはドレイン領域）と、メモリセ
ル分離用溝17bに一部が露出する一方電極の側端部（コ
ンタクトホール16）において電気的に接続されるため、
素子分離用溝17aの全域に加えて、メモリセル分離用溝1
7bのゲートトランジスタの一方電極の側端部近傍におい
ても、対向電極12,13の対向部を形成することができ
る。したがって、単位平面積当たりの対向電極間面積を
さらに大きくすることができ、さらに容量の増大を図る
ことができる。
の一方電極（ソースまたはドレイン領域）と、メモリセ
ル分離用溝17bに一部が露出する一方電極の側端部（コ
ンタクトホール16）において電気的に接続されるため、
素子分離用溝17aの全域に加えて、メモリセル分離用溝1
7bのゲートトランジスタの一方電極の側端部近傍におい
ても、対向電極12,13の対向部を形成することができ
る。したがって、単位平面積当たりの対向電極間面積を
さらに大きくすることができ、さらに容量の増大を図る
ことができる。
さらにまた、素子分離用溝17aと連通するメモリセル分
離用溝17bが、マトリックス状に配列されたメモリセル
間を分離するために格子状に設けられているため、各メ
モリセルごとの対向電極12,13を、メモリセルと同様の
マトリックス状に、同一方向を向くように規則的に整列
させて、効率よく配列させることができ、単位平面積当
たりの容量の増大と高集積化を効率的に向上させること
ができる。
離用溝17bが、マトリックス状に配列されたメモリセル
間を分離するために格子状に設けられているため、各メ
モリセルごとの対向電極12,13を、メモリセルと同様の
マトリックス状に、同一方向を向くように規則的に整列
させて、効率よく配列させることができ、単位平面積当
たりの容量の増大と高集積化を効率的に向上させること
ができる。
［発明の効果］ 以上のように、この発明によれば、折返し型ビット線対
上で対をなすそれぞれのメモリセルの間に溝掘り分離領
域を形成し、この溝掘り分離領域内にメモリ容量を形成
し、このメモリ容量を一方のビット線のメモリセルと他
方のビット線のメモリセルとで共用して２セル/1ビット
構成のメモリセルアレイを実現したので、動作マージン
が広く、かつソフトエラー等に対する信頼性が高く、さ
らに高集積化された半導体記憶装置を得ることができ
る。
上で対をなすそれぞれのメモリセルの間に溝掘り分離領
域を形成し、この溝掘り分離領域内にメモリ容量を形成
し、このメモリ容量を一方のビット線のメモリセルと他
方のビット線のメモリセルとで共用して２セル/1ビット
構成のメモリセルアレイを実現したので、動作マージン
が広く、かつソフトエラー等に対する信頼性が高く、さ
らに高集積化された半導体記憶装置を得ることができ
る。
第1A図および第1B図はこの発明の一実施例の半導体記憶
装置を示す平面図および断面図である。第２図は第1A図
および第1B図に示す半導体記憶装置の等価回路図であ
る。第3A図，第3B図および第４図は従来の半導体記憶装
置を示す平面図および断面図である。 図において、１はＰ型シリコン基板、５はN+型拡散層、
６はビット線となるAl配線、10はコンタクトホール、11
はトランジスタのチャネル、12および13は対向電極、14
はキャパシタ絶縁膜、15はワード線となる多結晶シリコ
ン層、16はコンタクトホール、17は溝掘り分離領域を示
す。 なお。図中同一符号は同一または相当部分を示す。
装置を示す平面図および断面図である。第２図は第1A図
および第1B図に示す半導体記憶装置の等価回路図であ
る。第3A図，第3B図および第４図は従来の半導体記憶装
置を示す平面図および断面図である。 図において、１はＰ型シリコン基板、５はN+型拡散層、
６はビット線となるAl配線、10はコンタクトホール、11
はトランジスタのチャネル、12および13は対向電極、14
はキャパシタ絶縁膜、15はワード線となる多結晶シリコ
ン層、16はコンタクトホール、17は溝掘り分離領域を示
す。 なお。図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】複数行、複数列にマトリックス状に配置さ
れ、それぞれが第１および第２のMOSトランジスタと、
これら第１および第２のMOSトランジスタの一方電極間
に接続された容量性素子とを有する複数のメモリセル
と、 複数行に配設され、それぞれが対応した行に配設された
複数のメモリセルにおける前記第１および第２のMOSト
ランジスタのゲート電極を接続する複数のワード線と、 複数列に配設され、それぞれが対応した列に配設された
複数のメモリセルの前記第１のMOSトランジスタの他方
電極に接続される真のビット線と、対応した列に配設さ
れた複数のメモリセルの前記第２のMOSトランジスタの
他方電極が接続される補のビット線とを有する複数のビ
ット線対とを備え、 前記各メモリセルの前記容量性素子を構成する一対の電
極が、その容量性素子を含むメモリセルの前記第１およ
び第２のMOSトランジスタの間に位置する半導体基板の
表面に形成された素子分離用溝に設けられていることを
特徴とする半導体記憶装置。 - 【請求項２】前記素子分離用溝は前記ビット線と並行に
設けられていることを特徴とする、特許請求の範囲第１
項記載の半導体記憶装置。 - 【請求項３】前記半導体基板の表面に、前記素子分離用
溝と連通し、前記各メモリセルを分離するためのメモリ
セル分離用溝が設けられ、前記各メモリセルの第１およ
び第２のMOSトランジスタのそれぞれの一方電極は、前
記メモリセル分離用溝に一部が露出する側端部を有して
前記半導体基板の表面に形成され、前記各容量性素子の
一対の電極の一方の電極が、その容量性素子を含むメモ
リセルの第１のMOSトランジスタの前記一方電極の側端
部にて電気的に接続されるとともに、他方の電極がその
容量性素子を含むメモリセルの第２のMOSトランジスタ
の前記一方電極の側端部にて電気的に接続されているこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。 - 【請求項４】前記各素子分離用溝は前記ビット線と並行
に設けられ、半導体基板の表面に、素子分離用溝と連通
し、各メモリセルを分離するためのメモリセル分離用溝
が格子状に設けられていることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 - 【請求項５】前記各メモリセルの第１および第２のMOS
トランジスタのそれぞれの一方電極は、その一部が前記
素子分離用溝と直交する前記メモリセル分離用溝の一部
に露出する側端部を有して前記半導体基板の表面に形成
され、前記各容量性素子の一対の電極の一方の電極が、
その容量性素子を含むメモリセルの第１のMOSトランジ
スタの前記一方電極の側端部にて電気的に接続されると
ともに、他方の電極がその容量性素子を含むメモリセル
の第２のMOSトランジスタの前記一方電極の側端部にて
電気的に接続されていることを特徴とする特許請求の範
囲第４項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294954A JPH0682804B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294954A JPH0682804B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150765A JPS62150765A (ja) | 1987-07-04 |
| JPH0682804B2 true JPH0682804B2 (ja) | 1994-10-19 |
Family
ID=17814439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294954A Expired - Lifetime JPH0682804B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682804B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2562460B2 (ja) * | 1987-09-16 | 1996-12-11 | 富士通株式会社 | ダイナミック・ランダム・アクセス・メモリ装置およびその製造方法 |
| JP2517015B2 (ja) * | 1987-11-06 | 1996-07-24 | シャープ株式会社 | 半導体メモリの製造方法 |
| US5363327A (en) * | 1993-01-19 | 1994-11-08 | International Business Machines Corporation | Buried-sidewall-strap two transistor one capacitor trench cell |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS60258952A (ja) * | 1984-06-05 | 1985-12-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置 |
-
1985
- 1985-12-24 JP JP60294954A patent/JPH0682804B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62150765A (ja) | 1987-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0175433B1 (en) | Mos dynamic ram and manufacturing method thereof | |
| US7075820B2 (en) | Semiconductor memory device for dynamically storing data with channel body of transistor used as storage node | |
| US5107459A (en) | Stacked bit-line architecture for high density cross-point memory cell array | |
| US5363325A (en) | Dynamic semiconductor memory device having high integration density | |
| JP2508288B2 (ja) | 半導体記憶装置 | |
| EP0239187B1 (en) | Semiconductor memory device | |
| US5243209A (en) | Semiconductor memory device including junction field effect transistor and capacitor and method of manufacturing the same | |
| US5285092A (en) | Semiconductor memory device having a stacked type capacitor and manufacturing method therefor | |
| TW200414194A (en) | Semiconductor memory device | |
| KR100869555B1 (ko) | 반도체기억장치 | |
| US6048767A (en) | Method of forming a semiconductor memory device | |
| KR940010833B1 (ko) | 다이나믹형 반도체메모리 | |
| JPS61140170A (ja) | 半導体記憶装置 | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| JPS62229872A (ja) | 半導体記憶装置 | |
| US4833518A (en) | Semiconductor memory device having improved interconnection structure of memory cell array | |
| JPH0682804B2 (ja) | 半導体記憶装置 | |
| US4961095A (en) | Semiconductor memory device with word lines adjacent and non-intersecting with capacitor grooves | |
| JPS61140172A (ja) | 半導体記憶装置 | |
| US5219781A (en) | Method for manufacturing semiconductor memory device having a stacked type capacitor | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| JPH06105770B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPS63209158A (ja) | １トランジスタ型ダイナミツクメモリセル | |
| JPH06216337A (ja) | 半導体記憶装置 |