JPH0750745B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0750745B2 JPH0750745B2 JP60219178A JP21917885A JPH0750745B2 JP H0750745 B2 JPH0750745 B2 JP H0750745B2 JP 60219178 A JP60219178 A JP 60219178A JP 21917885 A JP21917885 A JP 21917885A JP H0750745 B2 JPH0750745 B2 JP H0750745B2
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- groove
- semiconductor
- semiconductor substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置内での静電容量形成部の構成に係
り、特に高集積度の半導体メモリ装置に好適な半導体装
置に関する。
り、特に高集積度の半導体メモリ装置に好適な半導体装
置に関する。
近年、高集積のダイナミツク・ランダム・アクセス・メ
モリ（DRAM）では、α線などの外来ノイズによるメモリ
セル情報の破壊（ソフトエラー）が問題となつてきてい
る。例えば、第２図に示すDRAMのメモリセルでは、信号
は電荷としてキヤパシタ24に貯えられている。なお、こ
こで、21はビット線、22はワード線、23はトランスフア
MOSである。
モリ（DRAM）では、α線などの外来ノイズによるメモリ
セル情報の破壊（ソフトエラー）が問題となつてきてい
る。例えば、第２図に示すDRAMのメモリセルでは、信号
は電荷としてキヤパシタ24に貯えられている。なお、こ
こで、21はビット線、22はワード線、23はトランスフア
MOSである。
しかし、高集積化によりメモリセル面積が減少してゆく
にしたがい、コンデンサ24の容量も減少する。このた
め、外来ノイズに対する、信号電荷とノイズ電荷の比
（S/N比）を確保するためには、小面積で、高容量値の
コンデンサを作る必要がある。
にしたがい、コンデンサ24の容量も減少する。このた
め、外来ノイズに対する、信号電荷とノイズ電荷の比
（S/N比）を確保するためには、小面積で、高容量値の
コンデンサを作る必要がある。
このため、従来、特公昭58−12739号公報に記載の様
に、第３図の如く、基板１に深く溝を設け、溝内を薄い
絶縁膜３を介して、多結晶シリコン層31で埋め、さらに
多結晶シリコン部31を高電位にして、溝内酸化膜３外側
にチヤネル32を形成し、電界効果トランジスタ部のド
レイン９と、溝内酸化膜３外側を電気的に接続して、溝
内多結晶シリコン31、溝内酸化膜３、溝内酸化膜外部の
チヤネル32でコンデンサを形成させ、それを利用して電
界効果トランジスタ部のドレイン９に付加される容量
値を増していた。
に、第３図の如く、基板１に深く溝を設け、溝内を薄い
絶縁膜３を介して、多結晶シリコン層31で埋め、さらに
多結晶シリコン部31を高電位にして、溝内酸化膜３外側
にチヤネル32を形成し、電界効果トランジスタ部のド
レイン９と、溝内酸化膜３外側を電気的に接続して、溝
内多結晶シリコン31、溝内酸化膜３、溝内酸化膜外部の
チヤネル32でコンデンサを形成させ、それを利用して電
界効果トランジスタ部のドレイン９に付加される容量
値を増していた。
しかし、この構造では、溝外周面にチヤネル32が形成さ
れているため、電界効果トランジスタ部のドレイン９
が溝にそつて深くのびていることと同等となり、α線な
どにより基板内に発生したキヤリアは、拡散の後容易に
コンデンサを形成している溝外部のチヤネル32に達し、
吸収されるため、溝自体がα線により発生するキヤリア
（電子又はホール）を集収するアンテナの働きをしてし
まい、容量値を増したほどソフトエラーに対する強度は
上がらない問題があつた。なお、この第３図で、２は素
子分離用酸化膜、10はソースを表わし、かつ、Ｐはコン
デンサ部、Ｑは素子分離領域を表わす。
れているため、電界効果トランジスタ部のドレイン９
が溝にそつて深くのびていることと同等となり、α線な
どにより基板内に発生したキヤリアは、拡散の後容易に
コンデンサを形成している溝外部のチヤネル32に達し、
吸収されるため、溝自体がα線により発生するキヤリア
（電子又はホール）を集収するアンテナの働きをしてし
まい、容量値を増したほどソフトエラーに対する強度は
上がらない問題があつた。なお、この第３図で、２は素
子分離用酸化膜、10はソースを表わし、かつ、Ｐはコン
デンサ部、Ｑは素子分離領域を表わす。
また、この構造においては、第４図の如く２つの溝型コ
ンデンサを近接し、ドレイン９′を高電位、９を低電位
にした場合、溝の基板側表面にチヤネル32,32′が形成
されているために、２つの溝型コンデンサ部P,P′は、
あたかも溝と同じ深さのソース（Ｐ）、ドレイン
（Ｐ′）を持ち、素子分離用酸化膜２をゲート酸化膜と
した絶縁ゲート電界効果トランジスタとして動作する。
このため、２つの溝型コンデンサ部P,P′を近接させる
とこれらの間にパンチスルー電流に相当するリーク電流
41が流れる。この電流は、溝型キヤパシタ部P,P′に貯
えた信号電荷の消失をもたらすため、溝型コンデンサを
高密度で形成する場合に問題があつた。
ンデンサを近接し、ドレイン９′を高電位、９を低電位
にした場合、溝の基板側表面にチヤネル32,32′が形成
されているために、２つの溝型コンデンサ部P,P′は、
あたかも溝と同じ深さのソース（Ｐ）、ドレイン
（Ｐ′）を持ち、素子分離用酸化膜２をゲート酸化膜と
した絶縁ゲート電界効果トランジスタとして動作する。
このため、２つの溝型コンデンサ部P,P′を近接させる
とこれらの間にパンチスルー電流に相当するリーク電流
41が流れる。この電流は、溝型キヤパシタ部P,P′に貯
えた信号電荷の消失をもたらすため、溝型コンデンサを
高密度で形成する場合に問題があつた。
さらに、アイ・イー・デイー・エム、テクニカル ダイ
ジエスト、240（1984）、シゲル ナカムラ等による
“アン アイソレーシヨンマージドバーチカル キヤパ
シタ セル”（IEDM,Techical Digest,240（1984）にお
けるShgeru Nakajima等による“An Isolation−Merged
Vertical Capacitor Cell"）と題した文献中で論じられ
ている薄型コンデンサでは、リーク電流の回避と、高集
積化を考え第８図の構造を採用している。なお、この第
８図で、90,92は多結晶シリコン、91は酸化膜であり、
さらに、56はゲート酸化膜を表わす。
ジエスト、240（1984）、シゲル ナカムラ等による
“アン アイソレーシヨンマージドバーチカル キヤパ
シタ セル”（IEDM,Techical Digest,240（1984）にお
けるShgeru Nakajima等による“An Isolation−Merged
Vertical Capacitor Cell"）と題した文献中で論じられ
ている薄型コンデンサでは、リーク電流の回避と、高集
積化を考え第８図の構造を採用している。なお、この第
８図で、90,92は多結晶シリコン、91は酸化膜であり、
さらに、56はゲート酸化膜を表わす。
しかしながら、この構造においても、メモリセルの記憶
ノード、つまり電界効果トランジスタのドレイン９、及
びこれと電気的に接続されている多結晶シリコン層90が
高電位になつた場合、溝酸化膜３の外側面にチヤネルが
形成され易いという問題点は解決されず、前記問題点の
根本的な解決とならなかつた。
ノード、つまり電界効果トランジスタのドレイン９、及
びこれと電気的に接続されている多結晶シリコン層90が
高電位になつた場合、溝酸化膜３の外側面にチヤネルが
形成され易いという問題点は解決されず、前記問題点の
根本的な解決とならなかつた。
本発明の目的は、上記した従来技術の問題点に対処し、
α線などによる外来雑音に対する耐量が大で、ソフトエ
ラーの発生が充分に抑えられ、しかも高密度の集積化が
可能な半導体メモリ用の半導体装置を提供するにある。
α線などによる外来雑音に対する耐量が大で、ソフトエ
ラーの発生が充分に抑えられ、しかも高密度の集積化が
可能な半導体メモリ用の半導体装置を提供するにある。
この目的を達成するため、本発明は、溝内コンデンサを
形成する外側の電極となる導電層を、半導体基板と同電
位に保てるようにし、これによりメモリセルの記憶ノー
ド部が接地電位から電源電位間のいかなる電位にあつて
も、溝酸化膜の外側にチヤンネルの形成が起こらないよ
うにした点を特徴とする。
形成する外側の電極となる導電層を、半導体基板と同電
位に保てるようにし、これによりメモリセルの記憶ノー
ド部が接地電位から電源電位間のいかなる電位にあつて
も、溝酸化膜の外側にチヤンネルの形成が起こらないよ
うにした点を特徴とする。
以下、本発明による半導体装置について、図示の実施例
により詳細に説明する。
により詳細に説明する。
第１図は本発明の一実施例で、半導体基板１の表面に形
成した溝の内面に第１の絶縁膜３、第１の多結晶半導体
層４、第２の絶縁膜５、第２の多結晶半導体層６をこの
順に積層することにより、第１の多結晶半導体層４と第
２の多結晶半導体層６の間にコンデンサを形成し、また
第１の絶縁膜３がコンデンサを取りかこむ構造とする。
さらに、第１の多結晶半導体層４を基板と同電位とする
ために、第１の絶縁膜３の溝底部を一部除去して第１の
多結晶半導体層４と基板１とを電気的に接続し、信号記
憶ノード部である電界効果トランジスタのドレイン９上
の絶縁層に窓７をあけて、第２多結晶半導体層６とドレ
イン９の電気的接続を取る構造とする。
成した溝の内面に第１の絶縁膜３、第１の多結晶半導体
層４、第２の絶縁膜５、第２の多結晶半導体層６をこの
順に積層することにより、第１の多結晶半導体層４と第
２の多結晶半導体層６の間にコンデンサを形成し、また
第１の絶縁膜３がコンデンサを取りかこむ構造とする。
さらに、第１の多結晶半導体層４を基板と同電位とする
ために、第１の絶縁膜３の溝底部を一部除去して第１の
多結晶半導体層４と基板１とを電気的に接続し、信号記
憶ノード部である電界効果トランジスタのドレイン９上
の絶縁層に窓７をあけて、第２多結晶半導体層６とドレ
イン９の電気的接続を取る構造とする。
従つて、この実施例によれば、コンデンサを構成する多
結晶半導体層４及び６の大部分の面積は基板との間に絶
縁膜３を有しており、また絶縁膜３をはさむ基板１と多
結晶半導体層４は、同電位であるため、この絶縁膜の外
側にチヤネルは形成されない。このため、α線などの外
来雑音によつて基板１内に発生したキヤリアは、基板内
を拡散して溝型コンデンサ部に近づくが、絶縁膜３によ
りしやへいされているため、コンデンサの電荷蓄積部で
ある多結晶半導体層４へ到達できず、コンデンサの信号
電荷に影響を与えない。このため、α線などによる外来
ノイズに強にコンデンサを形成できる。
結晶半導体層４及び６の大部分の面積は基板との間に絶
縁膜３を有しており、また絶縁膜３をはさむ基板１と多
結晶半導体層４は、同電位であるため、この絶縁膜の外
側にチヤネルは形成されない。このため、α線などの外
来雑音によつて基板１内に発生したキヤリアは、基板内
を拡散して溝型コンデンサ部に近づくが、絶縁膜３によ
りしやへいされているため、コンデンサの電荷蓄積部で
ある多結晶半導体層４へ到達できず、コンデンサの信号
電荷に影響を与えない。このため、α線などによる外来
ノイズに強にコンデンサを形成できる。
さらに、このように溝の外側にチヤネルの形成されない
溝型コンデンサの利点としては、近接された溝間のリー
ク電流経路が無いため、溝コンデンサ間の干渉が無い点
にある。
溝型コンデンサの利点としては、近接された溝間のリー
ク電流経路が無いため、溝コンデンサ間の干渉が無い点
にある。
従つて、この実施例によれば、溝型コンデンサを近接し
て、高密度で形成しても、第４図で説明した従来例のよ
うな、コンデンサの信号間での干渉は起きず、コンデン
サの高密度化に有利となる。
て、高密度で形成しても、第４図で説明した従来例のよ
うな、コンデンサの信号間での干渉は起きず、コンデン
サの高密度化に有利となる。
ところで、この第１図に示した実施例は次のようにして
製造した。
製造した。
まず、第5a図のように、Ｐ型半導体基板１上に熱酸化膜
51を200Åの厚さに形成し、次にシリコン窒化膜を用い
た選択酸化法で、所望の部所に素子分離を目的とした厚
さ4000Åの厚い酸化膜２を形成する。この後、新たに表
面上にシリコン窒化膜52を200Åの厚さに被着し、シリ
コン窒化膜の所望のコンデンサ形成部に穴53を加工す
る。次に、第５図ｂのように、前記シリコン窒化膜52を
マスクとして、表面酸化膜51、シリコン基板１を、異方
性シリコンドライエツチング、又はイオンミリングによ
つてエツチング加工し、深さ４μｍの溝54を形成する。
そして、熱酸化法を用いて厚さ200Åの溝内酸化膜３を
形成する。次に、第5c図のように、異方性酸化膜ドライ
エツチングにより溝底部の酸化膜３を除去する。このと
き、溝形成部以外の酸化膜３はシリコン窒化膜52で被わ
れているためエツチングされず、また、溝側面の酸化膜
３も、異方性ドライエツチングのため除去されない。こ
のあとシリコン窒化膜52をエツチングして除き、Ｐ型に
ドープした多結晶シリコン層４を2000Åの厚さに積層す
る。そして、さらに、第5d図のように、異方性シリコン
ドライエツチングでエツチング加工し、溝側面の多結晶
シリコンを残し他の部分の多結晶シリコンを除去する。
次に、第5e図のように、シリコン酸化膜50Å、シリコン
窒化膜200Å、シリコン酸化膜100Åの三層からなる高誘
電率三層絶縁膜５を積層し、後に熱酸化膜51と共に所望
の形状にエツチング加工する。次にＮ型にドープした多
結晶シリコン層６を3000Å積層し溝を埋め、後に所望の
形状にエツチング加工する。ただし、このとき多結晶シ
リコン層６の一部が直接シリコン基板１の主面と接続す
る部分55を形成する様に加工する。次に、第5f図のよう
に、熱酸化により厚さ200Åのゲート酸化膜56を形成
し、この上に多結晶シリコン層を2000Åの厚さに積層し
た後に、この多結晶シリコン層を層抵抗値が19ΩのＮ型
にドーピングし、エツチング加工してゲート電極８を形
成する。このとき、前記多結晶シリコン６がシリコン基
板１と接続する部分から、基板側へＮ型多結晶シリコン
層６より拡散された不純物によりＮ型拡散層57が形成さ
れる。次に、第5g図のように、シリコン基板１の表面側
より酸化膜を通して、イオン打込み法によりヒ素イオン
を５×1015cm-2の面密度、加速エネルギー80KeVで打込
み、その後、熱処理して電界効果トランジスタのドレイ
ン９とソース10となる拡散層を形成させるが、このとき
に前記Ｎ型拡散層57とドレイン９とが接続され、ここで
第１図の半導体装置が得られることになる。
51を200Åの厚さに形成し、次にシリコン窒化膜を用い
た選択酸化法で、所望の部所に素子分離を目的とした厚
さ4000Åの厚い酸化膜２を形成する。この後、新たに表
面上にシリコン窒化膜52を200Åの厚さに被着し、シリ
コン窒化膜の所望のコンデンサ形成部に穴53を加工す
る。次に、第５図ｂのように、前記シリコン窒化膜52を
マスクとして、表面酸化膜51、シリコン基板１を、異方
性シリコンドライエツチング、又はイオンミリングによ
つてエツチング加工し、深さ４μｍの溝54を形成する。
そして、熱酸化法を用いて厚さ200Åの溝内酸化膜３を
形成する。次に、第5c図のように、異方性酸化膜ドライ
エツチングにより溝底部の酸化膜３を除去する。このと
き、溝形成部以外の酸化膜３はシリコン窒化膜52で被わ
れているためエツチングされず、また、溝側面の酸化膜
３も、異方性ドライエツチングのため除去されない。こ
のあとシリコン窒化膜52をエツチングして除き、Ｐ型に
ドープした多結晶シリコン層４を2000Åの厚さに積層す
る。そして、さらに、第5d図のように、異方性シリコン
ドライエツチングでエツチング加工し、溝側面の多結晶
シリコンを残し他の部分の多結晶シリコンを除去する。
次に、第5e図のように、シリコン酸化膜50Å、シリコン
窒化膜200Å、シリコン酸化膜100Åの三層からなる高誘
電率三層絶縁膜５を積層し、後に熱酸化膜51と共に所望
の形状にエツチング加工する。次にＮ型にドープした多
結晶シリコン層６を3000Å積層し溝を埋め、後に所望の
形状にエツチング加工する。ただし、このとき多結晶シ
リコン層６の一部が直接シリコン基板１の主面と接続す
る部分55を形成する様に加工する。次に、第5f図のよう
に、熱酸化により厚さ200Åのゲート酸化膜56を形成
し、この上に多結晶シリコン層を2000Åの厚さに積層し
た後に、この多結晶シリコン層を層抵抗値が19ΩのＮ型
にドーピングし、エツチング加工してゲート電極８を形
成する。このとき、前記多結晶シリコン６がシリコン基
板１と接続する部分から、基板側へＮ型多結晶シリコン
層６より拡散された不純物によりＮ型拡散層57が形成さ
れる。次に、第5g図のように、シリコン基板１の表面側
より酸化膜を通して、イオン打込み法によりヒ素イオン
を５×1015cm-2の面密度、加速エネルギー80KeVで打込
み、その後、熱処理して電界効果トランジスタのドレイ
ン９とソース10となる拡散層を形成させるが、このとき
に前記Ｎ型拡散層57とドレイン９とが接続され、ここで
第１図の半導体装置が得られることになる。
次に第６図は本発明の他の一実施例で、この実施例が第
１図の実施例と異なる点は、溝の底部にＰ型高濃度層61
が形成されている点である。なお、この第６図の実施例
による半導体装置を得るためには、第5a図ないし第5g図
の工程のうちで、第5b図の工程において、イオン打込み
法を用い、ボロンイオンを１×1013cm-2の面密度で30Ke
Vの加速エネルギーのもとで打込み、Ｐ型高濃度層61を
形成させるようにし、そのあとは第１図の実施例と同じ
方法で製造すればよい。
１図の実施例と異なる点は、溝の底部にＰ型高濃度層61
が形成されている点である。なお、この第６図の実施例
による半導体装置を得るためには、第5a図ないし第5g図
の工程のうちで、第5b図の工程において、イオン打込み
法を用い、ボロンイオンを１×1013cm-2の面密度で30Ke
Vの加速エネルギーのもとで打込み、Ｐ型高濃度層61を
形成させるようにし、そのあとは第１図の実施例と同じ
方法で製造すればよい。
この実施例によれば、溝内多結晶シリコン６をＮ型導電
型、基板１をＰ型導電型とすると、第６図Ａ−Ａ′間の
バンド図は第９図の如くなり、基板内の電子に対し、高
濃度層61と基板１との濃度差によりポテンシヤル障壁ｇ
が形成される。しかして、外来雑音により基板内に発生
する電子は、このポテンシヤル障壁を越えられない。従
つて、この実施例のように、溝底部をＰ型高濃度層61で
被うことにより、さらに、外来雑音に対する格段の性能
向上を得ることができる。
型、基板１をＰ型導電型とすると、第６図Ａ−Ａ′間の
バンド図は第９図の如くなり、基板内の電子に対し、高
濃度層61と基板１との濃度差によりポテンシヤル障壁ｇ
が形成される。しかして、外来雑音により基板内に発生
する電子は、このポテンシヤル障壁を越えられない。従
つて、この実施例のように、溝底部をＰ型高濃度層61で
被うことにより、さらに、外来雑音に対する格段の性能
向上を得ることができる。
次に、第7a図ないし第7h図に本発明のさらに別の実施例
とその製造法を示す。本実施例では、まず第7a図のよう
に、Ｐ型半導体基板１表面に熱酸化膜83を200Å形成し
た後、ボロンイオンを面密度１×1014cm-2、加速エネル
ギー80KeVで打込み、続いて1000℃30分程度の窒素雰囲
気中でのアニールより、ボロンを活性化し、高濃度Ｐ型
半導体層82を形成する。この後、第7b図のように、高濃
度Ｐ型半導体層82上に低濃度のＰ型エピタキシヤル層81
を３μｍ形成する。次に、このエピタキシヤル層81上
に、熱酸化膜51を200Åの厚さで形成する。次に第7c図
のように、シリコン窒化膜を用いた選択酸化法で、所望
部所に素子分離を目的とした、厚さ4000Åの厚い酸化膜
２を形成し、この後、新たに表面上に1000Åの厚さのシ
リコン窒化膜52を形成し、このシリコン窒化膜52の所望
コンデンサ形成部に穴53を加工する。次に、第7d図のよ
うに、前記シリコン窒化膜52をマスクとして、表面酸化
膜51、エピタキシヤル領層81を異方性ドライエツチング
によつてエツチング加工し、深さ３μｍの溝54を溝底部
が高濃度Ｐ型半導体層82中に位置する様に加工する。そ
して、熱酸化法を用いて、厚さ180Åの酸化膜３を形成
する。次に、第7e図のように、シリコン窒化膜52をマス
クとして、異方性ドライエツチングにより、溝底部の酸
化膜のみ除去する。ついでマスクとして使つていたシリ
コン窒化膜をすべてエツチング除去後、Ｐ型にドープし
た多結晶シリコン層４を2000Å積層する。次に、異方性
ドライエツチングを用いて、ゲート電極８を加工する。
このとき、ゲート電極形成用耐ドライエツチ性レジスト
マスク84は溝内部に残るため、溝底部の多結晶シリコン
はエツチングされずに、レジスト除去後第7f図の如くな
る。次に第7g図のように、高誘電率絶縁膜85として酸化
タンタル膜を200Å積層する。ついで表面側よりイオン
打込み法により所望部所にヒ素イオンを面密度５×1515
cm-2、打込みエネルギー80KeVで打込み、後の熱処理
で、電界効果トランジスタのソース10とドレイン９を形
成する。次に、第7h図のように、絶縁膜85と51にコンタ
クト穴86をエツチング加工する。そしてＮ型にドープし
た、多結晶シリコン層６を3000Åの厚さに堆積させ、溝
を埋め、その後、この多結晶シリコン層６を所望の形状
にエツチング加工し、半導体装置を得る。
とその製造法を示す。本実施例では、まず第7a図のよう
に、Ｐ型半導体基板１表面に熱酸化膜83を200Å形成し
た後、ボロンイオンを面密度１×1014cm-2、加速エネル
ギー80KeVで打込み、続いて1000℃30分程度の窒素雰囲
気中でのアニールより、ボロンを活性化し、高濃度Ｐ型
半導体層82を形成する。この後、第7b図のように、高濃
度Ｐ型半導体層82上に低濃度のＰ型エピタキシヤル層81
を３μｍ形成する。次に、このエピタキシヤル層81上
に、熱酸化膜51を200Åの厚さで形成する。次に第7c図
のように、シリコン窒化膜を用いた選択酸化法で、所望
部所に素子分離を目的とした、厚さ4000Åの厚い酸化膜
２を形成し、この後、新たに表面上に1000Åの厚さのシ
リコン窒化膜52を形成し、このシリコン窒化膜52の所望
コンデンサ形成部に穴53を加工する。次に、第7d図のよ
うに、前記シリコン窒化膜52をマスクとして、表面酸化
膜51、エピタキシヤル領層81を異方性ドライエツチング
によつてエツチング加工し、深さ３μｍの溝54を溝底部
が高濃度Ｐ型半導体層82中に位置する様に加工する。そ
して、熱酸化法を用いて、厚さ180Åの酸化膜３を形成
する。次に、第7e図のように、シリコン窒化膜52をマス
クとして、異方性ドライエツチングにより、溝底部の酸
化膜のみ除去する。ついでマスクとして使つていたシリ
コン窒化膜をすべてエツチング除去後、Ｐ型にドープし
た多結晶シリコン層４を2000Å積層する。次に、異方性
ドライエツチングを用いて、ゲート電極８を加工する。
このとき、ゲート電極形成用耐ドライエツチ性レジスト
マスク84は溝内部に残るため、溝底部の多結晶シリコン
はエツチングされずに、レジスト除去後第7f図の如くな
る。次に第7g図のように、高誘電率絶縁膜85として酸化
タンタル膜を200Å積層する。ついで表面側よりイオン
打込み法により所望部所にヒ素イオンを面密度５×1515
cm-2、打込みエネルギー80KeVで打込み、後の熱処理
で、電界効果トランジスタのソース10とドレイン９を形
成する。次に、第7h図のように、絶縁膜85と51にコンタ
クト穴86をエツチング加工する。そしてＮ型にドープし
た、多結晶シリコン層６を3000Åの厚さに堆積させ、溝
を埋め、その後、この多結晶シリコン層６を所望の形状
にエツチング加工し、半導体装置を得る。
この第7h図の実施例によれば、溝内酸化膜３と電界効果
トランジスタのゲート酸化膜を同一工程で形成し、さ
らに、多結晶シリコン層４と電界効果トランジスタの
ゲート８を同一工程で形成することにより工程の簡略化
を得ることができる。
トランジスタのゲート酸化膜を同一工程で形成し、さ
らに、多結晶シリコン層４と電界効果トランジスタの
ゲート８を同一工程で形成することにより工程の簡略化
を得ることができる。
また、この実施例によれば、多結晶シリコン層６を電界
効果トランジスタのゲート電極上にまで拡張すること
により容量形成部面積を増加させることができる。
効果トランジスタのゲート電極上にまで拡張すること
により容量形成部面積を増加させることができる。
さらに、この実施例によれば、溝型コンデンサを基板と
同導電型の高濃度埋込み層82をもつエピタキシヤル層81
中に形成し、溝底部と高濃層82を接続することにより高
濃度層の電位を接地固定して、コンデンサの接地電位側
多結晶シリコン４の電位を安定化できる効果がある。
同導電型の高濃度埋込み層82をもつエピタキシヤル層81
中に形成し、溝底部と高濃層82を接続することにより高
濃度層の電位を接地固定して、コンデンサの接地電位側
多結晶シリコン４の電位を安定化できる効果がある。
以上説明したように、本発明によれば、多結晶半導体の
二層構造を使つた溝型コンデンサと、このコンデンサ部
を側面より絶縁膜で包み込み、絶縁膜内外の半導体層の
電位を同じにして、この絶縁膜外表面にチヤネルが形成
されないようにしたから、従来技術の問題点に対処で
き、α線などにより基板内に発生するキヤリアが、コン
デンサ部に拡散、侵入するのを防ぎ、コンデンサ部の信
号の信頼性を向上して、外来雑音の影響を小さくする効
果がある。また、このように溝外周面にチヤネルが形成
されないようにしたから、溝型コンデンサを高密度で形
成した場合のコンデンサ間リーク電流などの相互干渉を
なくすことができ、高密度に溝型コンデンサを形成でき
る効果がある。
二層構造を使つた溝型コンデンサと、このコンデンサ部
を側面より絶縁膜で包み込み、絶縁膜内外の半導体層の
電位を同じにして、この絶縁膜外表面にチヤネルが形成
されないようにしたから、従来技術の問題点に対処で
き、α線などにより基板内に発生するキヤリアが、コン
デンサ部に拡散、侵入するのを防ぎ、コンデンサ部の信
号の信頼性を向上して、外来雑音の影響を小さくする効
果がある。また、このように溝外周面にチヤネルが形成
されないようにしたから、溝型コンデンサを高密度で形
成した場合のコンデンサ間リーク電流などの相互干渉を
なくすことができ、高密度に溝型コンデンサを形成でき
る効果がある。
第１図は本発明による半導体装置の一実施例を示す断面
図、第２図は本発明が適用されるメモリセルの一例を示
す回路図、第３図は半導体装置の従来例を示す断面図、
第４図は従来例における問題点を説明するための断面
図、第5a図ないし第5g図は本発明の一実施例の製造工程
を示す断面図、第６図は本発明の他の一実施例を示す断
面図、第7a図ないし第7h図は本発明のさらに別の一実施
例の製造工程を示す断面図、第８図は半導体装置の他の
従来例を示す断面図、第９図は本発明の一実施例におけ
るバンド構造の説明図である。 １……半導体基板、２……素子分離用の酸化膜、３……
第１の絶縁膜、４……第１の多結晶半導体層、５……第
２の絶縁膜、６……第２の多結晶半導体層、７……窓、
８……ゲート、９……ドレイン、10……ソース、Ｏ……
電界効果トランジスタ部、Ｐ……溝型コンデンサ部、Ｑ
……素子分離領域部。
図、第２図は本発明が適用されるメモリセルの一例を示
す回路図、第３図は半導体装置の従来例を示す断面図、
第４図は従来例における問題点を説明するための断面
図、第5a図ないし第5g図は本発明の一実施例の製造工程
を示す断面図、第６図は本発明の他の一実施例を示す断
面図、第7a図ないし第7h図は本発明のさらに別の一実施
例の製造工程を示す断面図、第８図は半導体装置の他の
従来例を示す断面図、第９図は本発明の一実施例におけ
るバンド構造の説明図である。 １……半導体基板、２……素子分離用の酸化膜、３……
第１の絶縁膜、４……第１の多結晶半導体層、５……第
２の絶縁膜、６……第２の多結晶半導体層、７……窓、
８……ゲート、９……ドレイン、10……ソース、Ｏ……
電界効果トランジスタ部、Ｐ……溝型コンデンサ部、Ｑ
……素子分離領域部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長野 隆洋 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭58−213460（ＪＰ，Ａ) 特開 昭53−121480（ＪＰ，Ａ) 特開 昭59−141262（ＪＰ，Ａ) 特開 昭59−191373（ＪＰ，Ａ) 特開 昭59−191374（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板の主面に形成した溝の内壁面を
電極支持面とした静電容量を備え、該静電容量を信号記
憶用電荷蓄積容量とした半導体装置において、 上記溝の内壁面に、その底部の少なくとも一部を除いて
形成した第１の絶縁体層と、 上記第１の絶縁体層の表面に形成され、且つ上記溝の底
部で上記半導体基板を形成する半導体層に直接接触する
ようにして形成した第１の導電体層と、 上記溝の底面部から上記第１の導電体層の表面を覆いな
がら上記半導体基板の主面に達してまで形成した第２の
絶縁体層と、 この第２の絶縁体層の表面から上記半導体基板の主面に
形成されている信号蓄積ノードに達して形成した第２の
導電体層とを設け、 上記第１の導電体層の底部が上記半導体基板に接触した
ことにより、該第１の導電体層の電圧が上記第１の絶縁
体層と上記半導体基板との間にチヤネルを生じる最大し
きい値電圧以下の所定の一定電圧に保持されるように
し、この状態で上記第２の導電体層に電荷蓄積が行なわ
れるように構成したことを特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項において、上記溝の
底部で上記第１の導電体層と直接接触する半導体基板の
半導体層が、高濃度拡散層として形成されていることを
特徴とする半導体装置。 - 【請求項３】特許請求の範囲第１項において、上記半導
体基板がエピタキシヤル成長層を備え、このエピタキシ
ヤル成長層中に上記溝が形成されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219178A JPH0750745B2 (ja) | 1985-10-03 | 1985-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219178A JPH0750745B2 (ja) | 1985-10-03 | 1985-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6279659A JPS6279659A (ja) | 1987-04-13 |
| JPH0750745B2 true JPH0750745B2 (ja) | 1995-05-31 |
Family
ID=16731420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60219178A Expired - Lifetime JPH0750745B2 (ja) | 1985-10-03 | 1985-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750745B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797622B2 (ja) * | 1986-03-03 | 1995-10-18 | 富士通株式会社 | 半導体メモリ |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| JP2517015B2 (ja) * | 1987-11-06 | 1996-07-24 | シャープ株式会社 | 半導体メモリの製造方法 |
| JPH01179443A (ja) * | 1988-01-06 | 1989-07-17 | Fujitsu Ltd | 半導体装置 |
| US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856266B2 (ja) * | 1977-02-03 | 1983-12-14 | テキサス インスツルメンツ インコ−ポレイテツド | Ｍｏｓメモリ |
| JPH065713B2 (ja) * | 1982-06-07 | 1994-01-19 | 日本電気株式会社 | 半導体集積回路装置 |
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1985
- 1985-10-03 JP JP60219178A patent/JPH0750745B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6279659A (ja) | 1987-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |