DE2415736A1

DE2415736A1 - Metall-silizium-feldeffekttransistor

Info

Publication number: DE2415736A1
Application number: DE2415736A
Authority: DE
Inventors: Leon Benton Pearce; Richard Nathan Wilenken
Original assignee: Intersil Inc
Current assignee: Intersil Corp
Priority date: 1973-04-12
Filing date: 1974-04-01
Publication date: 1974-10-24
Also published as: CA997869A; NL7317176A; IT1008753B; JPS503585A; FR2225844B1; GB1443999A; FR2225844A1

Description

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Metall-Silizium-Peldeffekttransistor

In der Transistortechnik wurden die verschiedensten Arten von Feldeffekttransistoren oder -anordnungen entwickelt. Sehr weitläufig wird davon der Metall-auf-Silizium-Feldeffekttransistor angewendet, der allgemein auch als MOSFET bezeichnet wird. Ferner gibt es die komplementäre Kombination von N-Kanal- und P-Kanal-MOSFETS auf einem einzigen Schaltungsträger, die allgemein auch als CMOS bezeichnet wird. Diese Anwendungsbereiche solcher Anordnungen und deren verschiedene Vorteile sind dem Fachmann bekannt. Ein typischer N-Kanal-MOSFET kann eine (P-)-Zone aufweisen, die in die obere Fläche eines (N-)-Substrats eingebracht ist und zwei (N+)-Kanäle mit gegenseitigem Abstand enthält· Eine Gate-Elektrode ist auf die Oberseite einer Isolierschicht an der oberen Fläche des Substrats zwischen den beiden (N+)-Kanälen aufgebracht, und allgemein sind diese beiden Kanäle mit einer Isolation P+ umgeben. Die Funktion eines derartigen MOSFET kann durch Anlegen einer Signalspannung an einen der (N+)-Kanäle und durch Verbinden des anderen Kanals über einen Lastwiderstand mit Erdpotential hervorgerufen werden. Der erste Kanal wird dann als Source, der zweite als Drain bezeichnet. Die (P-)-Zone ist normalerweise mit der negativen Betriebsspannung (-V_„),

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das Substrat mit der positiven Betriebsspannung (+V._) ver-

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bund en·' Die Steuerung dieser Anordnung erfolgt durch Anlegen einer Steuerspannung an die Gate-Elektrode.

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Die bisher üblichen MOSFET- und CMOS-Anordnungen verursachen verschiedene Schwierigkeiten und sind Einschränkungen unterlegen. Sp muß beispielsweise bei ihrem Betrieb eine Vorwärtspolung zwischen Source und Körper oder zwischen Drain und Körper vermieden werden. Diese Vorwärtspolung könnte aus einer Überspannung infolge eines AusgleichsVorgangs an der Source oder Drain auftreten und sich auch durch Anlegen einer Signalspannung vor der Anschaltung der negativen Betriebsspannung -V_cc an die (P-)-Zone ausbilden. Ein solcher Zustand erzeugt eine Transistorwirkung« durch die ein Basisstrom durch die geerdete (P-)-Zone erzeugt wird und das (N-)-Substrat als ein Kollektor wirkt, so daß der Kollektorstrom nur durch den Widerstand des Substrats begrenzt wird. Dadurch ist eine Beschädigung des Transistors sehr wahrscheinlich.

Es sei ferner bemerkt, daß bei vielen üblichen Betriebsbedingungen von MOSFET-Anordnungen die erforderliche Gate-Source-Schwellenspannung zur Erzeugung des leitenden Zustands nach dem Enhancement-Prinzip so hoch ist, daß zusätzlich zu der normalerweise vorgesehenen Stromversorgung für die MOSFET- Anordnung eine weitere Stromversorgungseinrichtung erforderlich ist·

Die Aufgabe der Erfindung besteht nun darin, die MOSFET-Anordnungen so zu verbessern, daß ein Schutz gegen Überspannungen und gegen Einschaltvorgänge, eine niedrigere Schaltschwellenspannung und ein geringerer Drain-Source-Widerstand bei geringerem Flächenbedarf für den Schaltungsträger gewährleistet sind.

Die gemäß Patentanspruch 1 vorgesehene Lösung dieser Aufgabe ist in gleicher Weise für N-Kanal- und P-Kanal-MOSFET-Anordnungen anwendbar, und die folgende Beschreibung bezieht sioh auf N-Kanal-Anordnungen, deren Leitfähigkeitetypen und Polari-

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täten lediglich umgekehrt werden müssen, um die entsprechende Anwendung für P-Kanal-Anordnungen zu ermöglichen. Die Erfindung arbeitet nach dem Prinzip, daß die (P-)-Zone eines N-Kanal-MOSFET elektrisch schwebend gehalten wird. Es erfolgt also kein elektrischer Anschluß an die (P-)-Zone. Das (N-)-Subetrat ist mit der Betriebsspannung +V verbunden, während die Source-, die Drain- und die Gate-Elektrode wie bei einem MOSFET üblicher Art beschaltet sind, so daß eine innere Diodenstrecke in Sperrichtung innerhalb des Körpers der Gesamtanordnung vorliegt. Dadurch wird dann die Möglichkeit einer Transistorwirkung zwischen einem Kanal, der (P-)-Zone und dem Substrat verhindert, da keine mögliche Quelle für Basisstrom einer solchen Transistoranordnung zur Verfügung steht. Deshalb ist es nicht erforderlich, bei Verwendung eines einzigen MOSFET nach der Erfindung in anderen Schaltungen einen Schutz gegen die Vorwärtspolung beispielsweise zwischen Source und Körper vorzusehen. Ferner ist eine viel geringere Spannungsfunktion nach dem Enhancement-Prinzip erforderlich, so daß innere Maßnahmen zur Kompensation des Körpereffekts des MOSFET nicht erforderlich sind. Integrierte Schaltungen mit MOSFETS üblicher Art enthalten normalerweise eine Vielzahl solcher Vorrichtungen, die nur eine einzige Funktion erfüllen, da die Kompensation von Körpereffekten erforderlich ist. Die Erfindung erfordert lediglich einen einzigen MOSFET pro Funktion, der dann den Vorteil einer viel größeren Sihaltungsdichte in integrierten Schaltungen verwirklicht.

Die Erfindung vermeidet auch verkettete Sperrungserscheinungen in der CMOS-Technik, bei der N-Kanal- und P-Kanal-Anordnungen auf einem einzigen Schaltungsträger vorgesehen sind. Obwohl eine Anordnung nach der Erfindung mit dem beschriebenen Prinzip der elektrisch schwebenden Beschaltung die Anzahl möglicher Wege für derartige Verriegelungserscheinungen wesentlich

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verringert, indem der Basisstrom minimal gehalten wird, ist es doch möglich, daß kombinierte N- und P-Kanal-Anordnungen auf einem CMQS-Substrat eine NPNP- oder PNPN-Situation schaffen, die als Äquivalent einen gesteuerten Siliziumgleichrichter hat« Diese unerwünschte Wirkung kann Schaltfehler und mögliche Zerstörungen der Gesamtanordnung hervorrufen. Durch die Erfindung ist es möglich, bei Kombination von N-Kanal- und P-Kanal-Anordnungen auf einem CMOS-Substrat zusätzlich zur elektrisch schwebenden Funktion der (P-)-Zone zunächst eine N-Epitaxialschicht auf dem Substrat vorzusehen und darin in Kontakt mit und unter der (P-)-Zone eine sogenannte Buried Layer P+ vorzusehen, die gewissermaßen wannenförmig in beide Schichten hineinreicht. Diese Buried Layer P+, die im folgenden auch als Wannenschicht bezeichnet wird, hält die Lebensdauer von Minoritätsladungsträgern, die von der (P-)-Zone verfügbar sind, und damit eine mögliche unerwünschte Transistor-Wirkung oder SCR-Wirkung minimal.

Ausführungsbeispiele der Erfindung werden im folgenden an Hand der Figuren beschrieben. Es zeigen:

Fig. 1 das elektrische Schaltungsprinzip eines MOSFET bekannter Art,

Fig. 2 eine schematische Schnittdarstellung eines MOSFET nach der Erfindung,

Fig. 2 die elektrische Schaltung eines MOSFET nach Fig. 2 und

Fig· 4 eine schematische Schnittdarstellung eines N-Kanal- und eines P-Kanal-MOSFET in CMOS-Technik nach der Erfindung.

In Fig. 1 ist die elektrische Schaltung eines N-Kanal-MOSFET bekannter Art dargestellt, wobei der Körper B, der die (P-)-Zone repräsentiert, mit der Betriebsspannung -V verbunden

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ist. Die Source-, die Drain- und die Gate-Elektrode sind mit S, D, G bezeichnet, die Drain-Elektrode ist über einen Lastwiderstand R_T mit Massepotential verbunden. Ferner sind Be-

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trlebsspannungen angegeben, die Signalspannung hat einen Wert von +10 Volt, die Spannung -V einen Wert von -15 Volt und die Gate-Spannung einen Wert von +15 Volt· Unter diesen Bedingungen gilt

^VGS " ^15V " ^10V " ^+5V und

V_BS - -15V - 10V - -25V

Betrachtet man nun die Gate-Source-Schwellenspannung und legt man für sie den Wert X bei einer Basis-Source-Spannung von -25 Volt und einen Wert von Y bei einer Basis-Source-Spannung von 0 Volt fest, so kann näherungsweise X » Y + 2,5\/V_BS gelten. Setzt man den entsprechenden Wert für V₅₃ ein, so ergibt sich X ■» Y + 12,5* Es ist also zu erkennen, daß auch bei einer Gate-Source-Schwellenspannung Y von 1 Volt bis 3 Volt beispielsweise bei einer Basls-Source-Spannung von 0 Volt die Größe X, die die Gate-Source-Schwellenspannung bei einer Basis-Source-Spannung von 25 Volt ist, im Bereich von 13,5 Volt bis 15,5 Volt liegt. Unter diesen Umständen ist eine Gate-Spannung von mindestens 23,5 Volt bis 25,5 Volt erforderlich, um die Anordnung bei Punktion nach dem Enhancement-Prinzip einzuschalten. Eine solche hohe Gate-Spannung erfordert bei normalen Schaltungen eine zusätzliche Stromversorgung, da üblicherweise bei integrierten Schaltungen höchstens ca. I5 Volt zur Verfügung stehen. Die Erfindung vermeidet diese Schwierigkeiten neben anderen noch zu beschreibenden.

In Pig. 2 ist nun der physikalische Aufbau einer Anordnung nach der Erfindung dargestellt. Diese hat ein (N-)-Substrat 21, das in der Praxis ein Teil eines Slliziumschaltungsträgers ist, der mit einer leichten Dotierung aus Donator-Verunreinigungen versehen ist. In der oberen Fläche des Substrats ist eine (P-)-Zone 13 vorgesehen, die dadurch gebildet werden kann, daß eine Akzeptor-Verunreinigung in den Schaltungsträger diffundiert wird. Diese Zone hat eine solche seitliche Ausdehnung, daß in ihr mehrere zusätzliche Bereiche vorgesehen werden können. In der (P-)-Zone an der oberen Fläche des Schaltungsträgers sind mit Abstand zueinander zwei (N+)-Kanäle 23 und 24 vorgesehen. Diese bilden Bereiche mit relativ starker Dotierung mit Donator-Verunreinigungen. Die Kanäle

23 und 24 sind mit einem (P+)-Isolierbereich 26 umgeben.

Auf der oberen Fläche des Schaltungsträgers ist eine Isolierschicht 31 ausgebildet, die beispielsweise aus Siliziumoxid auf einem Siliziumträger besteht. Bei dieser Isolierschicht ist eine erste öffnung über dem (N+)-Kanal 23 vorgesehen, die mit Metall wie z.B* Aluminium gefüllt ist. Dieses bildet eine Souroe-Elektrode 32, die in ohm'scher Verbindung mit dem Kanal steht. Eine zweite öffnung ist über dem (N+)-Kanal 24 vorgesehen und bildet eine Drain-Elektrode 33· Über der Isolierschicht 31 ist zwischen den beiden Kanälen 23 und

24 eine Metallelektrode J>k angeordnet, die die Gate-Elektrode bildet. Elektrische Leiter sind an die Elektroden 32, 33 und 34 angeschlossen und dienen zur Beschaltung. Das Substrat 21 ist gemäß der Erfindung mit der positiven Betriebsspannung +V verbunden, die normalerweise einen Wert von +15 Volt hat. Hierzu dient eine Metallkontaktfläche 36. Die (P-)-Zone ist nicht beschaltet, da sie elektrisch schwebend gehalten wird.

Die elektrische Konfiguration der in Fig. 2 gezeigten Anordnung ist in Fig. 3 dargestellt, wobei die Source-, die Dräin- und die Gate-Elektrode den in Fig. 2 gezeigten entsprechen« Die Kontakte sind gleichartig wie in Fig. 2 bezeichnet* In Fig. 3 ist die positive Betriebsspannung +V_n. mit dem (N-)-

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Substrat verbunden, und innerhalb der Anordnung ist eine Diode 41 vorgesehen, die zum (N-)-Substrat hin leitet. Diese Diode 41 wird durch den PN-Übergang zwischen der (P-)-Zone und dem (N-)-Substrat gebildet. Die Folge dieses Unterschieds der Erfindung gegenüber bekannten Anordnungen ist sehr weitreichend. In diesem Zusammenhang wird auf die obige Beschreibung der Anordnung nach Flg. 1 verwiesen. Berücksichtigt man für Fig. 3* daß dieselben Potentialwerte verwendet werden, d.h. eine Eingangssignalspannung von +10 Volt an der Source-Elektrode, eine Gate-Spannung von+15 Volt und eine Betriebsspannung V__ von +15 Volt, so ist zu erkennen, daß eine Gate-

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Source-Schwellenspannung von 1 Volt bis 3 Volt bei einer Basis-Source-Spannung von 0 Volt eine starke Leitung hervor>ruft, da die anliegende Gate-Source-Spannung +5 Volt beträgt. Unter diesen Umständen muß die Gate-Spannung nur 11 Volt bis 13 Volt bei einer Basis-Source-Spannung von 10 Volt betragen, um die Anordnung einzuschalten. An Hand des zuvor beschriebenen Beispiels ist zu erkennen, daß diese Spannung ca. 12,5 Volt niedriger liegt als sie bei den normalen und üblichen Anordnungen unter denselben Umständen erforderlich ist. Durch die Erfindung ist es also möglich, übliche +15 Volt-Stromversorgungen, wie sie allgemein für Operationsverstärker vorgesehen sind, auch hier zu verwenden, so daß im Gegensatz zu den bisher bekannten Prinzipien keine zusätzliche Stromversorgung erforderlich ist.

Es sei Insbesondere darauf hingewiesen, daß durch die innere Diode 41 in einer MOSFET-Anordnung nach der Erfindung und durch den elektrischen Schwebezustand der (P-)-Zone in den

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als Beispiel beschriebenen N-Kanal-MOSFET die Möglichkeit der Transistorwirkung von einem N-Kanal durch die (P-)-Zone zu dem (N-)-Substrat ausgeschlossen ist. Mit dieser Konfiguration ist es nicht möglich, das Äquivalent eines Basisstroms für eine solche Transistorwirkung zu erzeugen, so daß entsprechend auch keine Leitfähigkeit auftritt, die die Anordnung zerstören kann. Außerdem sind Stromversorgungen mit hoher Spannung im Gegensatz zu den bekannten Anordnungen nicht erforderlich. Da ein eigener Schutz der Anordnung gegen Fehler durch Signalausgleichsvorgänge oder ungeeignete Betriebseinschaltung vorgesehen ist, sind keine zusätzlichen Schaltelemente für einen solchen Schutz erforderlich. Eine typische Ausgangsschaltung in CMOS-Technik kann vier MOSFET-Anordnungen zur Verarbeitung eines logischen Signals umfassen, während die Erfindung nur mit einem einzigen MOSFET eine entsprechende Schaltung ermöglicht. Deshalb wird eine Einsparung an Schaltungsträgerfläche mit dem Faktor 4 : 1 erzielt, ferner ergeben sich wesentliche Vorteile durch einfachere Herstellung integrierter Schaltungen. Außerdem sei bemerkt, daß der Drain-Source-Widerstand im leitenden bzw. eingeschalteten Zustand der Anordnung in vielen Fällen durch die Erfindung wesentlich verringert wird, er beträgt meist 1/10 des Widerstandes bisher üblicher MOSFET-Anordnungen.

Wie vorstehend ausgeführt, kann bei der Erfindung zusätzlich eine unerwünschte Wirkung entsprechend einem gesteuerten Siliziumgleiehrichter vermieden werden. In diesem Zusammenhang wird auf Fig. 4 verwiesen, die einen N-Kanal-MOSFET und einen P-Kanal-MOSFET auf einem einzigen Substrat 51 zeigt, das ein (N-)-Substrat ist. Auf diesem Substrat ist eine N-Epitaxialschicht 52 in bekannter Weise ausgebildet, wodurch mittels Masken und Diffusion eine Buried Layer 53 aus stark dotiertem Akzeptormaterial in der Epitaxialschicht 52 gebildet wird, und zwar innerhalb des Volumens, das als N-Kanal-MOSFET 54 vorgesehen ist» Die (P-)-Zone 56 ist oberhalb und in Kon-

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takt mit der (P+)-Buried Layer 53 angeordnet und enthält mehrere (N+)-Bereiche 57 bis 60, die Source- und Drain-Bereiche des MOSPET 54 sind. Die beiden (N+)-Bereiche 57 und 59 können elektrisch außerhalb des Schaltungsträgers miteinander an eine Source-Elektrode 6l angeschaltet sein, während die beiden anderen (N+)-Bereiche 58 und 60 gemeinsam an eine Drain-Elektrode 62 angeschaltet sind. Im Zusammenhang mit Fig. 4 ist ferner eine Gate-Elektrode 63 schematisch dargestellt, die mit den beiden Gate-Bereichen zwischen benachbarten (N+)-Kanälen 57 bis 60 verbunden ist. Es werden lediglich die Bereiche innerhalb des dargestellten Schaltelements beschrieben.

Der P-Kanal-MOSPET 64 enthält mehrere (P+)-Kanäle 66 bis 69, die von der oberen Fläche des Elements in die Epitaxialschicht 52 reichen und mit Verbindungen zu Source- und Drain-Elektroden 71 und 72 versehen sind. Eine Gate-Elektrode 73 führt zu metallenen Gate-Bereichen über und zwischen benachbarten (P+)-Kanälen 66 bis 69.

Die unerwünschte Wirkung des gesteuerten Siliziumgleichrichters, die durch die Erfindung minimal gehalten wird, könnte zwischen der N-Kanal-Anordnung und der P-Kanal-Anordnung auftreten und ist ein Ergebnis des Verstärkungsprodukte einer vertikalen NPN-Situation in der N-Kanal-Anordnung und einer horizontalen PNP-Situation in der P-Kanal-Anordnung, wenn dieses größer als 1 ist. Ein vertikaler NPN-Transistor wird gebildet mit dem (N+)-Kanal 60 als Emitter, der (P-)-Zone 56 und der (P+)-Buried Layer 53 als Basis sowie der N-Epitaxialschicht 52 als Kollektor. Der in seitlicher Richtung wirksame PNP-Transistor hat den (P+)-Kanal 66 als Emitter, die N-Epitaxialschicht 52 als Basis und die (P-)-Zone 56 sowie die (P+)-Buried Layer 53 als Kollektor. Es ist somit zu erkennen, daß es sich um eine vierschichtige Anordnung mit einer Struktur entsprechend einem gesteuerten Silizium-

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gleichrichter handelt. Eine Schaltungsanalyse zeigt, daß die entsprechende Schaltwirkung nur auftreten kann, wenn das Produkt der Verstärkungen (ß) der beiden Transistorstrecken grosser oder gleich 1 ist. Die Erfindung yermeidet jedoch diese Wirkung oder begrenzt sie zumindest auf einen derart niedrigen Wert, daß sie keine schädlichen Auswirkungen hat. Die Verstärkung des NPN-Transistors wird so verringert, daß die Gesamtverstärkung kleiner als 1 ist. Dies.wird durch die (P+)-Buried Layer 55 aus stark dotiertem Akzeptormaterial erreicht, welches die Lebensdauer überschüssiger Minoritätsladungsträger in der Basis des NPN-Transistors drastisch verringert. Dadurch wird wiederum die Verstärkung des NPN-Transistors verringert, die direkt proportional der Lebensdauer der Minoritätsladungsträger ist. Eine unerwünschte Schaltwirkung entsprechend einem gesteuerten Siliziumgleichrichter aus der Simulation einer Vierschichtanordnung in CMOS-Technik wird also praktisch vermieden, da die (P+)-Buried Layer in dem Schaltelement vorhanden ist, wobei die N-Epitaxialschicht das Anordnen eines solchen Bereiohs bei der Herstellung erleichtert.

Die gesamten vorstehenden Ausführungen beziehen sich in gleicher Weise auch auf P-Kanal-MOSFETS, wie eingangs erläutert wurde. Gleiches gilt für die verschiedenen möglichen Weiterbildungen der Erfindung.

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Claims

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lj Metall-Silizium-Feldeffekttransistoranordnung mit einem Substrat eines ersten Leitfähigkeitstyps, einer an der Oberfläche des Substrats vorgesehenen Zone eines zweiten Leitfähigkeitstyps« in der mit gegenseitigem Abstand Source- und Drain-Bereiche des ersten Leitfähigkeitstyps angeordnet sind« einer alle Flächen der Transistoranordnung bedeckenden Isolierschicht und einer auf dieser zwischen den Source-.'.und Drain-Bereichen angeordneten Gate-Elektrode, dadurch gekennzeichnet, daß der Source-Bereich (23), der Drain-Bereich (24), die Gate-Elektrode (34) und das Substrat (21) mit Kontaktelektroden beschaltet sind.
2. Transistoranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (21) leicht dotiert ist, daß die Zone (22) des zweiten Leitfähigkeitstyps leicht dotiert ist, daß die Source- und Drain-Bereiche (23, 24) stark dotiert sind und daß die Isolierschicht (31) aus Siliziumoxid besteht und alle Flächen des Substrats (21) bedeckt.
3. Transistoranordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Substrat (21) mit seiner Kontaktelektrode an der der Zone (22) des zweiten Leitfähigkeitstyps abgewandten Oberfläche versehen ist.
4. In CMOS-Technik aufgebaute Transistoranordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch ein (N-)-Substrat (51)> eine auf dem Substrat (51) angeordnete N-Epitaxialschicht (52), die eine (P+)-Buried Layer (53) aufweist, eine zwischen, der (P+)-Buried Layer (53) und einer oberen Fläche der N-Epltaxialsohicht (52) angeordnete (P-)-Zone,

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mindestens zwei (N+)-Kanäle (58, 59) in der oberen Fläche der (P-)-Zone (56), die Source- und Drain-Bereiche bilden, eine Metall-auf-Silizium-Gate-Elektrode (63) zwischen den Source- und Drain-Bereichen (58, 59) mindestens zwei (P+)-Kanäle (67, 68), die seitlich versetzt zu den (N+)-Kanälen (58, 59) in die N-Epitaxialschicht (52) eingelassen sind und P-Kanal-Source- und Drain-Bereiche bilden, zwischen .denen mindestens eine Metall-auf-Silizium-Gate-Elektrode (73) angeordnet ist, und einen mit dem Substrat (5I) verbundenen Körperkontakt als Anschlußelektrode (B).
5. Betriebsverfahren für eine Transistoranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß an die Source-Elektrode (32) ein positives Signal und an das N-Substrat (21) eine positive Betriebsspannung (-V„_) sowie an die Gate-Elektrode (34) eine positive Steuer-

spannung angeschaltet wird, wodurch ein Drain-Strom durch einen mit der Drain-Elektrode (33) verbundenen Lastwiderstand (R_L) fließt.

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