JPS60207368A - 相補型ｍｏｓ集積回路の製造方法 - Google Patents
相補型ｍｏｓ集積回路の製造方法Info
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- JPS60207368A JPS60207368A JP59064675A JP6467584A JPS60207368A JP S60207368 A JPS60207368 A JP S60207368A JP 59064675 A JP59064675 A JP 59064675A JP 6467584 A JP6467584 A JP 6467584A JP S60207368 A JPS60207368 A JP S60207368A
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は半導体集積回路の製法に係り、特に絶縁ゲー）
（ＭＯＢ）型の静電誘導トランジスタ（ＳＩＴ）によ
る０ＭＯ８−８ＩＴ型の集積回路に関するものである。
（ＭＯＢ）型の静電誘導トランジスタ（ＳＩＴ）によ
る０ＭＯ８−８ＩＴ型の集積回路に関するものである。
発明の背景
（６）
本発明者によるＢＩＴは、ゲートΦソース間の時定数が
小さくかつチャンネルの抵抗が小さいことにより、高速
のスイッチングが行なえるという従来のバイポーラトラ
ンジスタ及び電界効果トランジスタにはない非常に優れ
た特徴を有している。
小さくかつチャンネルの抵抗が小さいことにより、高速
のスイッチングが行なえるという従来のバイポーラトラ
ンジスタ及び電界効果トランジスタにはない非常に優れ
た特徴を有している。
ＳＩＴは、ひとつの素子を小さく作ることにより高密度
、高速、低消費電力の集積回路を製作することができる
。接合ゲート型のＢＩＴの集積回路の一形式としての、
Ｉ”Ｌ型のものは、従来のバイポーラトランジスタによ
るＰＬ型のものよりも、消費電力が約ひとけた小さく、
１ル秒以下の集積回路が実用化されている。
、高速、低消費電力の集積回路を製作することができる
。接合ゲート型のＢＩＴの集積回路の一形式としての、
Ｉ”Ｌ型のものは、従来のバイポーラトランジスタによ
るＰＬ型のものよりも、消費電力が約ひとけた小さく、
１ル秒以下の集積回路が実用化されている。
いうまでもないことであるが、ＳＩＴを絶縁ゲート型と
したＭＯＳ−ＢＩＴは、接合ゲート型ＳＩＴよりも、高
速、低消費電力となる。
したＭＯＳ−ＢＩＴは、接合ゲート型ＳＩＴよりも、高
速、低消費電力となる。
発明の目的
本発明の目的は従来型のＣＯＭＳ集積回路よりも高速・
低消費電力で動作する０ＭＯ８−ＢＩＴの集積回路の製
造方法を提供することにある。
低消費電力で動作する０ＭＯ８−ＢＩＴの集積回路の製
造方法を提供することにある。
ＭＯｆｉ−８ＩＴを用いたＣＭＯＳ集積回路は、高速・
（４） 低エネルギーの集積回路を提供できる。ＣＭＯＰ；イン
バータとは、電子がソースかｂドレインＣ二向って流れ
るｎＭＯＳ−８ＩＴと、これとは逆に正孔（正の電荷を
有したキャリア）がソースからドレインに向って流れ込
む９ＭＯ８４１Ｔ ７１−直列につないだもので、第１
図に示すように両省のゲートに同じ入力信号を入れ、ま
た両者のドレインから同時に出力を取り出すものである
。たとえば、ゲートに負の電圧をかけた時、ｎＭＯＳ−
８ＩＴは電流が流れにくくなり、ｐｒｏｓ−８ＩＴには
大きな電流が流れる。
（４） 低エネルギーの集積回路を提供できる。ＣＭＯＰ；イン
バータとは、電子がソースかｂドレインＣ二向って流れ
るｎＭＯＳ−８ＩＴと、これとは逆に正孔（正の電荷を
有したキャリア）がソースからドレインに向って流れ込
む９ＭＯ８４１Ｔ ７１−直列につないだもので、第１
図に示すように両省のゲートに同じ入力信号を入れ、ま
た両者のドレインから同時に出力を取り出すものである
。たとえば、ゲートに負の電圧をかけた時、ｎＭＯＳ−
８ＩＴは電流が流れにくくなり、ｐｒｏｓ−８ＩＴには
大きな電流が流れる。
ＳＩＴ−０ＭＯ８はＦＥＴ−０ＭＯ８に比べてチャンネ
ルが短いから、電流が流れる（ｐｒｏｓ）側の抵抗は低
く、流れない（ｎＭＯＳ ）側ではほとんど流れないた
め低電圧で動作し、また立ち上がりが指数関数型の電流
電圧特性な利用するので、動作電流が非常に小さいとこ
ろで回路構成可能であり、このため消費電力は極めて小
さくでき、しかもゲート充放電の時定数がＦＥＴ−０Ｍ
Ｏ８のそれより小さいから高速動作可能である。
ルが短いから、電流が流れる（ｐｒｏｓ）側の抵抗は低
く、流れない（ｎＭＯＳ ）側ではほとんど流れないた
め低電圧で動作し、また立ち上がりが指数関数型の電流
電圧特性な利用するので、動作電流が非常に小さいとこ
ろで回路構成可能であり、このため消費電力は極めて小
さくでき、しかもゲート充放電の時定数がＦＥＴ−０Ｍ
Ｏ８のそれより小さいから高速動作可能である。
以下、図面を参照して本発明の製造法を各工程（５）
に従って詳細に述べる。
第２図（ａ）乃至（１１工程は本発明の一実施例である
。
。
（α） １はＳｉのｓｂドープの約１×１０” ＤＷＬ
−５（１３基板で２は１上に気相エピタキシャル成長に
よって形成した数μｍの低不純物密度のル一層である。
−５（１３基板で２は１上に気相エピタキシャル成長に
よって形成した数μｍの低不純物密度のル一層である。
＜ｂ＞ 領域６は２に形成したＰ−フェル層である。
（Ｏ）４は例えばボロンの拡散法ないしはイオン注入法
により形成した、ｎＭＯＳ−８ＩＴｆヤ°ンネルストツ
パーテあす、１０は４を形成する際のマスクで例えばＳ
ｉｎ！膜である。
により形成した、ｎＭＯＳ−８ＩＴｆヤ°ンネルストツ
パーテあす、１０は４を形成する際のマスクで例えばＳ
ｉｎ！膜である。
（ｄ） ＣＤ＞の工程と同様にリンの拡散法ないしは、
イオン注入法により形成したｐｒｏｓ−ＢＩＴチャンネ
ルストッパーである。
イオン注入法により形成したｐｒｏｓ−ＢＩＴチャンネ
ルストッパーである。
（−）ゲート酸化膜１２に引き続き、ＬＯＣＯ８法によ
り、ゲート酸化膜よりも厚□い、Ｓｉｎ、膜１１を形成
する。
り、ゲート酸化膜よりも厚□い、Ｓｉｎ、膜１１を形成
する。
（７’） ｎＭＯＳ−８ＩＴ領域を、フォトレジスト膜
１５でマスクし、 ９ＭＯ８−８ＩＴのチャンネル領域
に例えばボロンによりイオン注入２ｏとし、チャンネル
の不純物密度の最適化を図る。
１５でマスクし、 ９ＭＯ８−８ＩＴのチャンネル領域
に例えばボロンによりイオン注入２ｏとし、チャンネル
の不純物密度の最適化を図る。
ｌＡ）
（ｙ） （ｆと同様に、ｐｒｏｓ−ＢＩＴ領域をフォト
レジスト膜１６でマスクし、ｎＭＯ８−ＢＩＴのチャン
ネル領域に例えばリン又は砒素によりイオン注入６０を
し、チャンネルの不純物密度の最適化を図る。
レジスト膜１６でマスクし、ｎＭＯ８−ＢＩＴのチャン
ネル領域に例えばリン又は砒素によりイオン注入６０を
し、チャンネルの不純物密度の最適化を図る。
ＩＡ） 全面に、ゲート電極となるべき、ドープトポリ
シリコン１ＢｋＣＶＤ法により形成し、マスクによりｐ
ｒｏｓ−８ＩＴ 、 ｎＭＯ８−８ＩＴのＭＯＳゲート
を形成する。
シリコン１ＢｋＣＶＤ法により形成し、マスクによりｐ
ｒｏｓ−８ＩＴ 、 ｎＭＯ８−８ＩＴのＭＯＳゲート
を形成する。
（ｉ） ｐｒｏｓ−８ＩＴ領域のドレイン、ソース領域
の為に、Ａｔマスク４０により、ｐｒｏｓ−８ＩＴ領域
へ、例えばボロンによるイオン注入を行ない、Ｐ＋領域
１４，１５を形成する。
の為に、Ａｔマスク４０により、ｐｒｏｓ−８ＩＴ領域
へ、例えばボロンによるイオン注入を行ない、Ｐ＋領域
１４，１５を形成する。
υ）（り工程と同様にして、ｎＭＯ８−８ＩＴ領域へ、
例えばす／又は砒素によるイオン注入を行ない、ル１領
域１（Ｓ 、 １７を形成する。
例えばす／又は砒素によるイオン注入を行ない、ル１領
域１（Ｓ 、 １７を形成する。
ｉ＆） イオン注入用のＡｔマスクを除去した後に、低
温でＰＥＧ膜をＣＶＤ法：二形成し、マスク法により、
ｎＭＯＰ；−８ＩＴ及びｐｒｏｓ−８ＩＴのドレイン、
ソース領域を開口する。
温でＰＥＧ膜をＣＶＤ法：二形成し、マスク法により、
ｎＭＯＰ；−８ＩＴ及びｐｒｏｓ−８ＩＴのドレイン、
ソース領域を開口する。
（１） 上記の開口領域及びル１基板へ、Ａｔ層２２ヲ
（７） 真空蒸着することにより、電極を形成する。
（７） 真空蒸着することにより、電極を形成する。
以上の工程により、０ＭＯ８−ＢＩＴ集積回路が形成さ
れる。ここで用いるル一層の不純物密度はおおよそ１０
ｊ Ｏ／＋＋ １０１８ ｃｍ−５、ｎＭＯ８−８ＩＴ
及びｐｒｏｓ−８ＩＴのソース及びドレイン領域の不純
物密度は１０′７〜１０１０ｆｆ１１とすれば良い。マ
スク形成及び、５ｉｎ２膜、５ｉｓｙ、膜等のエツチン
グは、化学エツチング性又はプラズマエッｆ／グ（二よ
り行なうことができる。ＣＶＤ膜のＰＥＧ等の膜は、低
温プロセスによることが望ましく、常圧化のＰＥＧ 、
ＣＶＤ法、又はプラズマＣＶＤ法により達成できる。
れる。ここで用いるル一層の不純物密度はおおよそ１０
ｊ Ｏ／＋＋ １０１８ ｃｍ−５、ｎＭＯ８−８ＩＴ
及びｐｒｏｓ−８ＩＴのソース及びドレイン領域の不純
物密度は１０′７〜１０１０ｆｆ１１とすれば良い。マ
スク形成及び、５ｉｎ２膜、５ｉｓｙ、膜等のエツチン
グは、化学エツチング性又はプラズマエッｆ／グ（二よ
り行なうことができる。ＣＶＤ膜のＰＥＧ等の膜は、低
温プロセスによることが望ましく、常圧化のＰＥＧ 、
ＣＶＤ法、又はプラズマＣＶＤ法により達成できる。
第２図に示した、ＣＭＯＳ −Ｓ Ｉ Ｔは、ｎＭＯ８
−８ＩＴ。
−８ＩＴ。
ｐｒｏｓ−８ＩＴ ｌ：おいて、寄生のｐｎ ｐｎ ｆ
イリスタによるラッチアンプが発生する可能性がある。
イリスタによるラッチアンプが発生する可能性がある。
第３図は、上記の寄生サイリスタによるラッチアップを
防止するための別の実施例の工程を示す。
防止するための別の実施例の工程を示す。
第２図（α）より（Ａ）までの工程は同様であり、第６
図では省略されている。第６図（α）は第２図（ｊ）工
程セおいて、ｐＭＯ’ｌ−’ｊｉｆｆ”のソース、ドレ
インの形成と同時に、Ｐ−クエルヘＰ１層６０を形成す
る。
図では省略されている。第６図（α）は第２図（ｊ）工
程セおいて、ｐＭＯ’ｌ−’ｊｉｆｆ”のソース、ドレ
インの形成と同時に、Ｐ−クエルヘＰ１層６０を形成す
る。
（８）
第３図（ｂ）は、第２図０）工程に１いてｎＭＯ８−Ｂ
ＩＴのソース、ドレインの形成と同時１’ニー 、ｐｒ
ｏｓ−８ＩＴ領域へｒＬ−）層７０を形成する。
ＩＴのソース、ドレインの形成と同時１’ニー 、ｐｒ
ｏｓ−８ＩＴ領域へｒＬ−）層７０を形成する。
第６図（Ｏ）は、Ａｌｌ二よる電極形成を示したもので
ある。
ある。
Ｐ−ウェル中に形成したｎＭＯ８−’３１Ｔのソース１
７と、Ｐ−ウェル６（：形成したＰ＋層６０とをＡ１２
２により、短絡し、Ｐ−ウェルと同電位にすることによ
り、ラッテアップを防止することができる。これはｐｒ
ｏｓ−８ＩＴ ｌ二おいても同様である。
７と、Ｐ−ウェル６（：形成したＰ＋層６０とをＡ１２
２により、短絡し、Ｐ−ウェルと同電位にすることによ
り、ラッテアップを防止することができる。これはｐｒ
ｏｓ−８ＩＴ ｌ二おいても同様である。
前述の実施例による本発明のＣＭＯ８型Ｏ８型ＢＩＴ路
のインバータを９段接続したリングオシレータを試作し
たところ、１ｆＪ以下のスイッチングが得られた。
のインバータを９段接続したリングオシレータを試作し
たところ、１ｆＪ以下のスイッチングが得られた。
動作電圧として１Ｖ以下、最小スイッチング速度として
、数百ＰＳが容易に得ることが可能となった。
、数百ＰＳが容易に得ることが可能となった。
第４図はその特性（スイッチング遅延時間−消費電力特
性）を示す。ゲート絶縁膜としての５ｉ（９） 長りは２μｍおよび１μｍゲート幅Ｗ１０μｍおよび２
０μｍのものを試作し、最高スイッチ速度０．２ナノ秒
という値を得ている。電源の不要な腕時計なども可能と
なる。前述したようにＳＩＴ−０ＭＯ８は低電圧で動作
し、電源電圧０．１ボルトまたは０．２ボルトでの動作
が確認出来、これはまたＢＩＴの低雑音性を示すもので
あり、動作範囲も非常に広い。
性）を示す。ゲート絶縁膜としての５ｉ（９） 長りは２μｍおよび１μｍゲート幅Ｗ１０μｍおよび２
０μｍのものを試作し、最高スイッチ速度０．２ナノ秒
という値を得ている。電源の不要な腕時計なども可能と
なる。前述したようにＳＩＴ−０ＭＯ８は低電圧で動作
し、電源電圧０．１ボルトまたは０．２ボルトでの動作
が確認出来、これはまたＢＩＴの低雑音性を示すもので
あり、動作範囲も非常に広い。
第４図における特性曲線１〜５は、下記の表のサンプル
番号に対応し、ゲート長、ゲート幅寸法を併記して示す
。
番号に対応し、ゲート長、ゲート幅寸法を併記して示す
。
以上述べたように、ｃｕｏｓ型ＳＩＴは、本発明により
容易に製造することが可能となり、従来のＣＭＯＳ型集
積回路よりも優れた低消費電力、高速（１０） 度の集積回路を提供することができるので工業的価値が
極めて高い。
容易に製造することが可能となり、従来のＣＭＯＳ型集
積回路よりも優れた低消費電力、高速（１０） 度の集積回路を提供することができるので工業的価値が
極めて高い。
第１図は、本発明によるｃｕｏｉ回路構成を示す。
第２図α〜ｌは、本発明の一実施例の製造工程を示す。
第３図α、ｂ、０は、本発明の他の実施例の製造法を説
明する工程図を示す。 第４図は、本発明の実施例の特性を示す。 特許出願人 新技術開発事業団 （外２名）
明する工程図を示す。 第４図は、本発明の実施例の特性を示す。 特許出願人 新技術開発事業団 （外２名）
Claims (1)
- 【特許請求の範囲】 １、ｚ＠１導電型の高不純物密度の基板上に高抵抗エピ
タキシャル層を設ける工程、 ｂ 該エピタキシャル層の一部に逆導電型の高抵抗層ワ
エルを設ける工程、 Ｃゲート領域に予定されている２つの部分にゲート酸化
膜を形成する工程、 ｄ 前記工程によりつくられたｎＭＯ８−ＳＩＴ鎮域と
ｐＭＯ８−Ｓ ＩＴ領領域交互にフォトレジスト膜によ
りマスクし、マスクしていない領域にイオン注入を行な
う工程、 −全面にゲート電極となるべきドープトポリシリコンな
ＣＶＤにより形成し、マスクによりｐｒｏｓ −ＳＩＴ
、 ｎＭＯ８−ＳＩＴのＭＯＳゲートを形成する工程
、 ／ ｐｒｏｓ−８ＩＴ ＠域及びｐｒｏｓ ＠域に、前
記（１） ＭＯＳゲートを中心として対称くニイオン注入により夫
々ドレイン、ソース領域を形成する工程 ！ 前記ドレイン、ソース領域を開口する工程、 を具える相補型ＭＯ８集積回路の製造方法。 ２、α 第１導電型の高不純物密度の基板上に高抵抗エ
ピタキシャル層を設ける工程、 ｂ 該エピタキシャル層の一部に逆導電型の高抵抗層ウ
ェルを設ける工程、 Ｑ ゲート領域に予定されている２つの部分にゲート酸
化膜を形成する工程、 ｄ 前記工程によりつくられたｆ＆１ｄＯ８−８ＩＴ領
域とｐｒｏｓ−８ＩＴ領域を交互にフォトンシスト膜に
よりマスクし、マスクしていない領域にイオン注入を行
なう工程、 −全面にゲート電極となるべきドープトポリシリコン−
ｆｃＶＤにより形成し、マスクによりｐＭＯ８−８ＩＴ
、ルＭＯ８−８ＩＴのＭＯＳゲートを形成する工程、 （２） ｆ ９ＭＯ８−８ＩＴ領域に、前記ＭＯＳゲート全中心
として対称にイオン注入により夫々ドレイン、ソース領
域を形成すると同時に前記高抵抗層ウェルにＰ＋層を形
成する工程、！ｌｎＭＯ８−８ＩＴｌｎ−、前記ＭＯＳ
ゲートを中心にして対称に、イオン注入により夫々、ド
レイン、ソース領域形成すると同時に、９ＭＯ８−ＢＩ
Ｔ領域ニｒＬ＋層を形成する工程、ｈ 前記ソース、ド
レイン領域を開口する工程、番 全面にＡｔ電極を形成
し、前記ルＭＯ８−８ＩＴ及びｐＭＯＦｌ−８ＩＴのソ
ースと前記Ｐ＋層、４１層を短絡する工程、 を具える相補型ＭＯ＆集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064675A JPS60207368A (ja) | 1984-03-31 | 1984-03-31 | 相補型ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064675A JPS60207368A (ja) | 1984-03-31 | 1984-03-31 | 相補型ｍｏｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207368A true JPS60207368A (ja) | 1985-10-18 |
| JPH0519312B2 JPH0519312B2 (ja) | 1993-03-16 |
Family
ID=13264981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59064675A Granted JPS60207368A (ja) | 1984-03-31 | 1984-03-31 | 相補型ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207368A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503585A (ja) * | 1973-04-12 | 1975-01-14 | ||
| JPS52117086A (en) * | 1976-03-29 | 1977-10-01 | Sharp Corp | Semiconductor device for touch type switch |
| JPS52149481A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Semiconductor integrated circuit device and its production |
| JPS5399778A (en) * | 1977-02-11 | 1978-08-31 | Handotai Kenkyu Shinkokai | Mos and mis electrostatic induction transistor |
| JPS53146577A (en) * | 1977-01-11 | 1978-12-20 | Handotai Kenkyu Shinkokai | Mos and mis electrostatic induction fet transistor |
| JPS54104290A (en) * | 1978-02-02 | 1979-08-16 | Nec Corp | Complementary mos integrated circuit device |
-
1984
- 1984-03-31 JP JP59064675A patent/JPS60207368A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503585A (ja) * | 1973-04-12 | 1975-01-14 | ||
| JPS52117086A (en) * | 1976-03-29 | 1977-10-01 | Sharp Corp | Semiconductor device for touch type switch |
| JPS52149481A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Semiconductor integrated circuit device and its production |
| JPS53146577A (en) * | 1977-01-11 | 1978-12-20 | Handotai Kenkyu Shinkokai | Mos and mis electrostatic induction fet transistor |
| JPS5399778A (en) * | 1977-02-11 | 1978-08-31 | Handotai Kenkyu Shinkokai | Mos and mis electrostatic induction transistor |
| JPS54104290A (en) * | 1978-02-02 | 1979-08-16 | Nec Corp | Complementary mos integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519312B2 (ja) | 1993-03-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |