NL8301554A - Geintegreerde schakeling-inrichting van het cmos-type. - Google Patents

Description

Geïntegreerde schakeling-inrichting van het CMQS-type.

De uitvinding heeft betrekking op een halfgelei-derinrichting in de vorm van een geïntegreerde schakeling en in het bijzonder op een verbetering in een geïntegreerde schakeling van het complementaire MOS-type (hierna aangeduid met "CMOS IC").

5 De CMOS IC heeft in de laatste jaren wijd ver breide toepassing gevonden aangezien een dergelijke inrichting slechts weinig elektrische energie verbruikt en werkzaam kan zijn over een ruim gebied van bedrijfsvoedingspanningen. Een CMOS IC bestaat uit een MOS-transistor met een p-kanaal (hierna aangeduid 10 met "p-MOST") en een MOS-transistor met een n-kanaal (hierna aangeduid met "n-MOST") die op een enkel substraat zijn tot stand gebracht. Een aan een CMOS IC eigen verschijnsel dat "latch-up" wordt genoemd wordt veroorzaakt door een parasitaire bipolaire transistor die tot stand komt tussen p-type en n-type diffusie-lagen die de p- en n~ 15 MOST-inrichtingen vormen. Dit verschijnsel is het ernstigste be zwaar van een CMOS IC omdat het leidt tot vernietiging van de inrichting. Een voorstel om dit bezwaar op te heffen is beschreven in de Japanse ter inzage gelegde octrooiaanvrage 52-11870.

Fig. 1 in de bijgaande tekening is een schakel-20 schema dat een minimum-eenheid van een CMOS-schakeling laat zien.

De CMOS-schakeling-eenheid omvat een p.-MOST A met een toevoer 101 en een af voer 102, en een n-MOST B met een toevoer 103 en een afvoer 104. De toevoer 101 van de p-MOST A is aangesloten aan een voedingsklem V , terwijl de toevoer 103 van de n-MOST B is aangesloten aan een 25 voedingsklem V . De MOST-inrichtingen A en B zijn voorzien van stuur- bb elektroden die gemeenschappelijk zijn verbonden met een ingangsklem IN. De afvoeren 102 en 104 van de p-, respectievelijk de n-MOST-inrichtingen A en B zijn gemeenschappelijk aangesloten aan een uit-gangsklem UIT.

30 Fig. 2 toont in doorsnede de opbouw van een bekende CMOS IC met het schakeling-arangement als getoond in fig. 1.

De CMOS IC bestaat uit een n -type halfgeleidersubstraat 105 met 14 15 een verontreinigingsdichtheid van 10 tot 10 atomen/cm3, een p - 8301554 ** * 16 2 type eiland 106 met een verontreinigingsdichtheid van 10 atomen/cm3 en een diffusie-diepte die reikt vanaf enkele micrometers tot meer dan 10 micrometer, elektrisch isolerende lagen 107, een metalen elektrode 108, een p+-contact-laag 109 voor aansluiting aan de voe- 19

5 dingsklem V met een verontreinigingsdichtheid van 10 atomen/cm3 SS

en een diffusie-diepte van vanaf enkele tientallen micrometers tot enkele micrometers, en een n+-contact-laag 110 voor aansluiting aan 19 de voedingsklem V met een verontreinigingsdichtheid van 10 atomen/cm3 en een diffusie-diepte van vanaf enkele tientallen micro-10 meters tot enkele micrometers. De p-MOST A bestaat uit een p+-gedo-teerde diffusielaag die is tot stand gebracht op een hoofdvlak van het halfgeleidersubstraat 105 en die dient als de toevoer 101, en 19 wel met een verontreinigingsdichtheid van 10 atomen/cm3 en een diffusie-diepte van vanaf enkele tientallen micrometers tot enkele 15 micrometers, een p+-gedoteerde diffusielaag die als afvoer 102 dient 19 met een verontreinigingsdichtheid van 10 atomen/cm3 en een diffusie- diepte van vanaf enkele tientallen micrometers tot enkele micrometers, en een stuurelektrode die is tot stand gebracht tussen de toevoer 101

en de afvoer 102 via de elektrisch isolerende laag 107. De n-MOST B

20 bestaat uit een n+-gedoteerde diffusielaag die is tot stand gebracht op het p -type eiland 106 en die dient als de toevoer 103, en wel 19 met een verontreinigingsdichtheid van 10 atomen/cm3 en met een diffusie-diepte van vanaf enkele tientallen micrometers tot enkele micrometers, een n+-gedoteerde diffusielaag die dient als de afvoer 19 25 104 met een verontreinigingsdichtheid van 10 atomen/cm3 en een dif fusie-diepte van vanaf enkele tientallen micrometers tot enkele micrometers, en een stuurelektrode die is tot stand gebracht tussen de toevoer 103 en de afvoer 104 via de elektrisch isolerende laag 107.

30 De aldus opgebouwde CMOS IC vertoont parasitaire bipolaire transistoren en weerstanden die verband houden met een latch-up of koppeling als aangegeven met de streeplijnen in fig. 2. Deze parasitaire elementen zijn de volgende: een PNP-transistor 1 die is tot stand gekomen tussen het toevoergebied 101, het substraat 35 105 en het eiland 106; een PNP-transistor 2 die is tot stand gekomen 8301554 * <* 3 tussen het afvoergebied 102, het substraat 105 en het eiland 106; een NPN-transistor 3 die is tot stand gekomen tussen het toevoerge- bied 103, het eiland 106 en het substraat 105; en een NPN-transistor 4 die is tot stand gekomen tussen het afvoergebied 104, het eiland 5 106 en het substraat 105. Tot de overige parasitaire elementen behoren een weerstand 5 in het halfgeleidersubstraat 105 naar de voedingsklem V^, een weerstand 6 in het toevoergebied 101, een weerstand 7 in het eiland 106 naar de voedingsklem V , en een weer-

SS

stand 8 in het toevoergebied 103. Fig. 3 is een schakelschema van de 10 parasitaire elementen die in fig. 2 met streeplijnen zijn aangegeven.

De werking van de CMOS IC bij het optreden van een latch-up of koppeling zal nu worden beschreven onder verwijzing naar de figuren 2 en 3. Wanneer aan de uitgangsklem UIT een negatieve stootspanning wordt aangelegd, stroomt tussen het p -type eiland 15 106 en de n+-gedoteerde af voer 104 een doorlaatstroom die de NPN- transistor 4 geleidend maakt. Een met de versterkingsfactor h van de NPN-transistor 4 versterkte stroom loopt van het substraat 105 naar de afvoer 104 waarbij de stroom wordt geleverd vanuit de voedingsklem VDD via de weerstand 5. De stroom geeft aan de basis-emit-20 ter-overgang van de PNP-transistor 1 een geleidende voorinstelling. Bijgevolg loopt er een stroom van de voedingsklem V via de weerstand 6, de PNP-transistor 1 en de weerstand 7 naar de voedingsklem

V . Deze stroom geeft aan de NPN-transistor 3 een geleidende voorin-SS

stelling om in de PNP-transistor 1 een basis-stroom te trekken.

' 25 Zelfs wanneer de negatieve stootspanning aan de uitgangsklem eindigt blijft een grote stroom lopen tussen de voedingsklemmen en Vgs als gevolg van het thyristor-arrangement van de PNP-transistor 1 en de NPN-transistor 3. De stroom zal blijven lopen totdat de inrichting is vernield.

30 Bij het aanleggen van een positieve stootspanning aan de uitgangsklem UIT loopt er een doorlaatstroom tussen de afvoer 102 en het substraat 105 die de PNP-transistor 2 geleidend maakt.

Een door de versterkingsfactor h _ van de PNP-transistor 2 versterkte stroom loopt tussen het p -type eiland 106' en de p -gedoteerde afvoer 35 102 en via de weerstand 7 naar de voedingsklem V_ . Deze stroom

SS

8301554 *, » 4 geeft een geleidende voorinstelling aan de basis-emitter-overgang van <fe NPN-transistor 3 om deze geleidend te maken en er loopt een stroom va mit de voedingsklem V via de weerstand 5, de NPN-transistor 3 en de weerstand 8 naar de voedingsklem V^. De PNP-transis-5 tor 1 wordt in dat geval door de laatstgenoemde stroom geleidend

om zo een basisstroom te leveren aan de NPN-transistor 3. Zelfs bij het eindigen van de positieve stootspanning aan de uitgangsklem blijft een grote stroom lopen tussen de voedingsklemmen V en V

DD gb vanwege het thyristor-arrangement van de PNP-transistor 1 en de 10 NPN-transistor 3. De stroom zou blijven lopen totdat de inrichting is vernield.

Zoals hiervoor beschreven kan de CMOS IC geen parasitaire bipolaire transistoren vermijden als gevolg van zijn kenmerkende opbouw en staat hij dus bloot aan latch-up of koppeling.

15 Een recent voorstel om latch-up te vermijden is, als aangegeven in fig. 4, het vormen van een n -type laag 105 met 14 15 een verontreinigingsdichtheid van vanaf 10 tot 10 atomen/cm3 op een hoge-dichtheid n+-halfgeleidersubstraat 111 door middel van epitaxiale groei. De andere onderdelen zijn dezelfde als in fig. 3.

20 Deze oplossing is gebaseerd op een poging de dichtheid van het half-geleidersubstraat te vergroten om daardoor de dichtheid van de basis-gebieden van de parasitaire PNP-bipolaire transistoren 1 en 2 te vergroten zodat zoveel mogelijk ladingdragers in de basisgebieden kunnen worden gerecombineerd. De versterkingsfactoren h van de

FE

25 PNP-transistoren 1 en 2 worden daardoor verkleind om zo de bestendigheid tegen de latch-up of koppeling te vergroten.

Met de in fig. 4 getoonde opbouw kan echter de met geringe dichtheid gevormde n -type diffusielaag 105 die is aangebracht op het met hoge dichtheid van het n+-type zijnde halfge-30 leidersubstraat 111 het laatste in contact brengen met het p -gediffundeerde eiland 106 waardoor dus de doorslagsterkte tussen het eiland 106 en het hoge dichtheids n+-type substraat 111 wordt verkleind. Ofschoon de versterkingsfactoren h van de PNP-transistoren FE · 1 en 2 kleiner zijn, worden de lengte-afmetingen van de basisgebie-35 den van de NPN-transistoren 3, 4 kleiner als gevolg van het toenemen 8301554 i -.

5 van de dichtheid van de n+-verontreiniging met het resultaat dat de versterkingsfactoren h van de laatstgenoemde transistoren groter

FE

worden.

Een oplossing is de epitaxiale laag 105 vol-5 doende dik te maken om te verhinderen dat hoge-dichtheid n+-materiaal met het eiland 106 in aanraking komt. Er lopen dan stromen via een weg vanuit de p+-type toevoer 101 naar de p+-type afvoer 102 en naar het p -type eiland 106 via de n -type laag 105, en via een weg 4* *4· vanuit de p -type toevoer 101 via het n -type substraat 111 naar de 10 p+-tvpe afvoer 102 en het p -type eiland 106. De stroom die loopt door de eerstgenoemde weg, wordt in verhouding groter hetgeen de versterkingsfactoren h van de PNP-transistoren groter maakt.

FE

De uitvinding beoogt de hiervoor genoemde bezwaren te elimineren. Het is een doel van de uitvinding een CMOS ιοί 5 inrichting te verschaffen die een vergrote bestendigheid heeft tegen latch-up of koppeling. De CMOS volgens de uitvinding bevat een begraven laag van dezelfde soort geleidbaarheid als die van het half-geleidersubstraat en met een grotere verontreinigingsdichtheid dein die van het substraat. De begraven laag is buiten aanraking met een 20 eiland met een geleidbaarheidstype dat tegengesteld is aan dat van de begraven laag, geplaatst zodat de versterkingsfactoren h van de parasitaire bipolaire transistoren kunnen worden verkleind zonder dat de doorslagsterkte tussen het substraat en het eiland wordt verkleind.

25 De uitvinding wordt hierna toegelicht met een beschrijving van een aantal uitvoeringsvoorbeelden, welke beschrijving verwijst naar een tekening waarin fig. 1 een schakelschema is van een minimurn-eenheid van een CMOS-schakeling; 30 fig. 2 een doorsnede is van een bekende CMOS IC- inrichting met het in fig. 1 getoonde schakeling-arrangement, waarbij de parasitaire elementen zijn aangegeven.

Fig. 3 is een schakelschema van een schakeling die is samengesteld uit de in fig. 2 weergegeven parasitaire ele-35 menten.

8301554 ♦ * 6

Fig. 4 is een aanzicht in doorsnede van een bekende inrichting die is geconstrueerd teneinde een latch-up r>f koppeling te voorkomen, welk aanzicht tevens parasitaire elementen vertoont; en 5 fig. 5 tot en met fig. 7 doorsneden zijn van CMOS IC-inrichtingen die respectievelijk uitvoeringsvoorbeelden zijn van de uitvinding, waarbij in de figuren parasitaire elementen zijn aangegeven.

Identieke of overeenkomstige onderdelen zijn met 10 dezelfde of overeenkomstige verwijzingscijfers in alle aanzichten aangegeven.

Onder verwijzing naar fig. 5 wordt nu een eerste uitvoeringsvoorbeeld van de uitvinding beschreven. Identieke of overeenkomstige onderdelen in fig. 5 zijn aangeduid met identieke of 15 overeenkomstige verwijzingscijfers als in de figuren 2 en 3. De in fig. 5 getekende opbouw verschilt van de bekende doordat een n+-gediffundeerde begraven laag 112 is tot stand gebracht buiten contact met het p -type eiland 106 op een plaats die niet rechtstreeks onder het eiland 106 ligt. De begraven laag 112 kan worden verkregen door 20 een n -gediffundeerde laag met een grote verontreinigingsdichtheid, 19 bijvoorbeeld 10 atomen/cm3 tot stand te brengen op een gewenste plaats op een hoofdoppervlak van het n -type halfgeleidersubstraat 105 en door middel van epitaxiale groei een n -laag 105a van praktisch de- 14 15 zelfde verontreinigingsdichtheid, 10 tot 10 atomen/cm3, als die 25 van het substraat 105 tot stand te brengen op een hoofdvlak 105b van het substraat waarbij de n+-gediffundeerde laag dient als de begraven laag 112. De begraven laag 112 die aldus is tot stand gebracht, heeft een bovenoppervlak 112a en een onderoppervlak 112b die over een afstand van enkele micrometers van elkaar zijn verwijderd. De overige 30 onderdelen worden tot stand gebracht op dezelfde wijze als hiervoor is beschreven met betrekking tot fig. 2.

De n+-gediffundeerde begraven laag 112 levert een aantal voordelen voor de CMOS IC op. Gewoonlijk neemt de stroom die loopt naar de collector van de PNP-transistor 2 toe (dat wil 35 zeggen dat de versterkingsfactor h van de PNP-transistor 2 groot is)

FE

8301554 * -♦ 7 wanneer een positieve stootspanning wordt aangelegd aan de uitgangs-klem UIT en neemt ook de basisstroom in de NPN-transistor 3 toe, hetgeen resulteert in latch-up. Met de n+-gediffundeerde begraven laag 112 op de aangegeven plaats nemen de dichtheden van de basis-5 gebieden van de PNP-transistoren 1 en 2 toe waardoor veel meer ladingdragers kunnen worden gerecombineerd en de stromen dus kleiner worden gemaakt. De versterkingsfactoren h worden dus kleiner en de besten-digheid tegen koppeling wordt vergroot.

Omdat de begraven laag 112 is aangebracht op 10 een plaats die niet rechtstreeks onder het eiland 106 ligt, wordt voorkomen dat het hoge-dichtheid n+-materiaal, zelfs wanneer dit opstijgt, met het p -eiland 108 in aanraking komt en wordt de door-slagsterkte tussen het eiland 106 en het substraat 105 niet verkleind.

De versterkingsfactoren h worden niet verkleind omdat de lengte-

FE

15 afmetingen van de basisgebieden van de NPN-transistoren 3 en 4 onveranderd blijven.

Fig. 6 toont een CMOS XC-inrichting volgens 'een ander uitvoeringsvoorbeeld van de uitvinding. De CMOS IC-inrichting bevat een p -type eiland 106 waarvan het onderoppervlak 106a in 20 het halfgeleidersubstraat 105 is geplaatst op enige afstand van een hóofdoppervlak van de n -laag 105a, waarbij het p -type eiland 106 16 een verontreinigingsdichtheid van 10 atomen/cm3 heeft en een diffusie-diepte van vanaf enkele micrometers tot meer dan 10 micrometers, en een n+-type begraven laag 112 is aangebracht over een 25 hoofdvlak 105b van de n -type laag 105a tussen het substraat 105 en de n -type laag 105a direkt onder de p-MOST A en buiten contact met het eiland 106, waarbij de n+-type begraven laag 112 een ver- 19 ontreinigingsdichtheid heeft van 10 atomen/cm3 of meer. Het bovenvlak 112a en het ondervlak 112b van de n+-type begraven laag 112 30 zijn over een afstand van enkele micrometers van elkaar verwijderd waarbij het onderoppervlak 112b althans nagenoeg op gelijke hoogte ligt met het onderoppervlak 106a van het eiland 106. Identieke onderdelen in fig. 6 zijn met dezelfde verwijzingscijfers aangegeven als in fig. 5. De IC halfgeleiderinrichting volgens fig. 6 heeft even 35 veel voordelen als de in fig. 5 getoonde inrichting. Om precies te 8301554 • ‘ 8 · zijn wordt bij het aanleggen van een positieve stootspanning aan de uitgangsklem UIT de stroom die naar de collector van de PNP-transistor 2 loopt, groter (dat wil zeggen dat de versterkingsfactor h__ van de PNP-transistor 2 groot is) en neemt de basisstroom in de NPN-5 transistor 3 toe, hetgeen resulteert in een latch-up. Bij aanwezigheid van de buiten contact met het p -type eiland 106 geplaatste n+-type gediffundeerde begraven laag 112 worden de dichtheden van de basisgebieden van de PNP-transistoren 1 en 2 vergroot waardoor veel meer ladingdragers kunnen worden gerecombineerd en de stromen 10 als gevolg daarvan kleiner worden gemaakt. De versterkingsfactoren

h worden dus kleiner en de bestendigheid tegen latch-up wordt ver-FE

groot.

Het hoge-dichtheid n+-materiaal kan zelfs wanneer het opstijgt niet met het p -eiland 106 in aanraking komen en 15 de doorslagsterkte tussen het eiland 106 en het substraat 105 wordt niet verkleind. De versterkingsfactoren h__ worden niet verkleind

FE

omdat de lengte-afmetingen van de basisgebieden van de NPN-transis-toren 3 en 4 onveranderd blijven. Omdat de hoge-dichtheid begraven laag in het basisgebied van een PNP-transistor dichter bij het 20 emitter-gebied ligt als het geval is met het bekende arrangement dat in fig. 4 is weergegeven, worden'in het basisgebied meer ladingdragers gerecombineerd hetgeen bijdraagt tot een verdere verkleining van de versterkingsfactoren h van de parasitaire PNP-transistoren.

De in fig. 6 getoonde constructie is goedkoper te vervaardigen dan 25 die volgens fig. 4 of fig. 5 omdat de epitaxiale laag dunner kan zijn dan het geval is bij hetzij fig. 4 of fig. 5.

Fig. 7 toont een CMOS IC-inrichting volgens nog een ander uitvoeringsvoorbeeld van de uitvinding. De inrichting volgens fig. 7 bevat een tweede p+-gediffundeerde begraven laag 113 30 die is tot stand gebracht onmiddellijk onder het eiland 106 met een bovenvlak 113a dat in het eiland 106 ligt, en met een ondervlak 113b dat zich bevindt in het halfgeleidersubstraat 105. De tweede begraven laag 113 heeft een dichtheid van 10 atomen/cm3 die groter is dan die van het eiland 106. De tweede begraven laag 113 heeft een boven-35 vlak 113a en een ondervlak 113b die over een afstand van enkele micro- 8301554 9 5 m meters uiteenliggen. Identieke onderdelen die zijn weergegeven in fig. 7, zijn aangegeven door middel van dezelfde verwijzingscijfers als in fig. 5.

De IC-halfgeleiderinrichting volgens fig. 7 5 heeft net zoveel voordelen als de in fig. 5 getoonde inrichting.

Om precies te zijn neemt bij het aanleggen van een positieve stoot- spanning aan de uitgangsklem UIT de stroom die naar de collector van de PNP-transistor 2 loopt, toe (dat wil zeggen dat de verster- kingsfactor h van de PNP-transistor 2 groot is) en neemt de basis- F £ 10 stroom in de NPN-transistor 3 toe, hetgeen resulteert in een latch-up. Met de n+-type gediffundeerde begraven laag 112 op zijn plaats buiten contact met het p -type eiland 106 nemen de dichtheden van de basisgebieden van de PNP-transistoren 1 en 2 toe waardoor veel meer ladingdragers kunnen worden gerecombineerd en daardoor de 15 stromen kleiner worden. De versterkingsfactoren h zijn dus kleiner

FE

en de bestendigheid tegen latch-up is vergroot.

Het hoge-dichtheid n+-mate iaal wordt zelfs wanneer het opstijgt, verhinderd met het p -eiland 106 in aanraking te komen en dus wordt de doorslagsterkte tussen het eiland 106 en het 20 substraat 105 niet verkleind. De versterkingsfactoren h worden niet verkleind omdat de lengte-afmetingen van de basisgebieden van de NPN-transistoren 3 en 4 onveranderd blijven.

De hoge-dichtheid p+-type begraven laag 113 die onder het eiland 106 is geplaatst, dient voor het vergroten van de 25 dichtheid van het basisgebied van de parasitaire PNP-transistor om daardoor de versterkingsfactor h daarvan te verkleinen. De mate van opstijging (of UIT-diffusie) vanuit de begraven lagen kan op gewenste wijze worden geregeld zodat de versterkingsfactoren h

FE

kunnen worden verkleind onder inachtneming van de evenwichtige be-30 trekking met de doorslagsterkte.

In de hiervoor besproken uitvoeringsvoorbeelden wordt de n+-type gediffundeerde begraven laag 112 tot stand gebracht in de CMOS IC-inrichting waarin het p -type eiland 106 wordt tot stand gebracht in het n -type halfgeleidersubstraat. Echter 35 kan een p+-type gediffundeerde begraven laag worden tot stand 8301554 10 gebracht in een CMOS IC-inrichting met een n -type eiland dat is tot stand gebracht in een p -type halfgeleidersubstraat met dezelfde voordelen als aangegeven voor de beschreven uitvoeringsvoorbeelden.

Volgens de uitvinding wordt, zoals hiervoor be-5 schreven, een gediffundeerde begraven laag van hetzelfde geleidings-type als dat van een halfheleidersubstraat en met een grotere verontreinigingsdichtheid dan die van het substraat tot stand gebracht in een CMOS IC-inrichting buiten contact met een eiland. Dit arrangement kan de versterkingsfactoren h__ van parasitaire bipolaire 10 transistoren die oorzaak zijn van een latch-up of koppeling, verkleinen zonder dat de doorslagsterkte tussen het Substraat en het eiland wordt verkleind, een en ander zodanig dat de bestendigheid tegen latch-up kan worden vergroot.

8301554

Claims (11)

1. Halfgeleiderinrichting van het type geïntegreerde schakeling, omvattende een halfgeleiderlaag van een eerste geleidbaarheidstype, een eiland van een tweede geleidbaarheidstype 5 dat in de halfgeleiderlaag is gevormd, een p-kanaal MOS-transistor en een n-kanaal MOS-transistor waarvan één is aangebracht op een hoofdvlak van de halfgeleiderlaag en de andere is aangebracht op het oppervlak van het eiland, waarbij de p-kanaal MOS-transistor en de n-kanaal MOS-transistor in serie met elkaar zijn verbonden om daar-10 door een geïntegreerde schakeling van het complementaire MOS-type te vormen, gekenmerkt door een begraven laag van het eerste geleidbaarheidstype met een verontreinigingsdichtheid die groter is dan die van de halfgeleiderlaag, welke begraven laag is geplaatst onder de MOS-transistor die niet in het eiland is aangebracht en buiten 15 contact met het eiland is.

2. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de begraven laag is aangebracht op een plaats die niet rechtstreeks onder het eiland ligt.

3. Halfgeleiderinrichting volgens conclusie 1, 20 met het kenmerk, dat de begraven laag een bovenoppervlak heeft dat is verwijderd van het hoofdoppervlak van de halfgeleiderlaag over een afstand die kleiner is dan een diffusie-diepte van het eiland en groter is dan de diffusie-diepten van de toevoer en de afvoer van de p-kanaal, respectievelijk de n-kanaal MOS-transistoren.

4. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de begraven laag rechtstreeks onder de MOS-transistor is aangebracht die is tot stand gebracht op het ene hoofdoppervlak van de halfgeleiderlaag.

5. Halfgeleiderinrichting volgens conclusie 1, 30 gekenmerkt door een tweede begraven laag van het tweede geleidbaarheidstype met een verontreinigingsdichtheid die groter is dan die van het eiland, waarbij het bovenoppervlak van de tweede begraven laag in aanraking is met het eiland.

6. Halfgeleiderinrichting van het geïntegreerde 35 schakeling-type, omvattende een halfgeleiderlaag met een half- 8301554 < , geleidersubstraat van een eerste geleidbaarheidstype en een epitaxiale laag van het eerste geleidbaarheidstype die is tot stand gebracht op een hoofdoppervlak van het halfgeleidersubstraat, een eiland van een tweede geleidbaarheidstype dat is aangebracht in de halfgelei- 5 derlaag door het hoofdoppervlak van de epitaxiale laag heen, een eerste MOS-transistor van het eerste geleidbaarheidstype die is aangebracht op het hoofdoppervlak van de epitaxiale laag, een tweede MOS-transistor van het tweede geleidbaarheidstype die is aangebracht op het hoofdoppervlak van de epitaxiale laag en in het eiland, 10 en een begraven laag die gedeeltelijk is aangebracht in het substraat en gedeeltelijk in de epitaxiale laag op een plaats onder defeerste MOS-transistor en buiten aanraking met het eiland, van welke begraven laag de verontreinigingsdichtheid groter is dan die van de epitaxiale laag.

7. Halfgeleiderinrichting volgens conclusie 6, met het kenmerk, dat de begraven laag is aangebracht over een tussenvlak tussen het halfgeleidersubstraat en de epitaxiale laag.

8. Halfgeleiderinrichting volgens conclusie 7, met het kenmerk, dat het bovenoppervlak van de begraven laag dichter 20 bij het hoofdoppervlak van de epitaxiale ligt dan het onderoppervlak van het eiland,

9. Halfgeleiderinrichting volgens conclusie 8, met het kenmerk, dat de begraven laag rechtstreeks onder de MOS-transistor van het eerste geleidbaarheidstype is aangebracht,

10. Halfgeleiderinrichting volgens conclusie 7, gekenmerkt door een tweede begraven laag van het tweede geleidbaarheidstype die is aangebracht rechtstreeks onder het eiland en die een verontreinigingsdichtheid heeft die groter is dan die van het eiland.

11. Halfgeleiderinrichting volgens conclusie 10, met het kenmerk, dat het bovenoppervlak van de tweede begraven laag dichter bij het hoofdoppervlak van de epitaxiale laag ligt dan een onderoppervlak van het eiland. 3 3 0 1 5 5 4