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CN107658291B - 用于保护集成电路免于静电放电的结构 - Google Patents

用于保护集成电路免于静电放电的结构 Download PDF

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CN107658291B CN201710179666.1A CN201710179666A CN107658291B CN 107658291 B CN107658291 B CN 107658291B CN 201710179666 A CN201710179666 A CN 201710179666A CN 107658291 B CN107658291 B CN 107658291B
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Abstract

本申请涉及用于保护集成电路免于静电放电的结构。一种集成电路包括至少一个输入输出焊盘以及旨在连接至参考电势源的端子，并且进一步包括保护结构，该保护结构包括前向连接在该焊盘与该端子之间的晶闸管。该晶闸管包括在其阴极栅极与该端子之间的第一电阻器。至少一个齐纳二极管被布置在该晶闸管与该焊盘之间。该齐纳二极管的阳极连接至该晶闸管的该阴极栅极，并且该齐纳二极管的阴极经由至少一个第二电阻器连接至该焊盘。该齐纳二极管的结不同于该晶闸管的PNPN结构的结。

Description

用于保护集成电路免于静电放电的结构
相关申请的交叉引用
本申请要求于2016年7月26日提交的法国专利申请号1657160的优先权权益，该专利申请的内容在法律允许的最大程度上通过引用以其全文结合在此。
技术领域
本发明涉及保护集成电路免于静电放电。
背景技术
集成电路包括旨在向外界提供连接的金属焊盘。这些焊盘中的一些焊盘能够接收电源电压。其他焊盘能够接收和/或供应输入输出信号。通常在电路的外围提供耦合至电源焊盘的电源轨以便对其不同部件进行供电。通常，绝缘层覆盖电路，仅留出对金属盘的接入。
这种电路通常以低电压电平(例如，从1到5V)并且以低电流强度(例如，从1μA到10mA)接收和/或提供信号，并且有可能在电路的焊盘之间发生过电压或过强度时被损坏。
因此，提供了这种电路以便将保护结构与每个焊盘相关联。该保护结构应当能够快速地排尽相当大电流，能够在电路的两个焊盘之间发生静电放电时发生。
美国专利号6,765,771描述了包括晶闸管的保护结构的示例。
发明内容
因此，实施例提供了被保护免于静电放电的集成电路。该集成电路包括至少一个输入输出焊盘以及旨在耦合至参考电势源的端子。该集成电路还包括保护结构，该保护结构包括：晶闸管，该晶闸管包括其阴极栅极与该端子之间的第一电阻器并且前向连接在该焊盘与该端子之间；以及在该晶闸管与该焊盘之间的至少一个齐纳二极管。该齐纳二极管的阳极连接至该晶闸管的该阴极栅极，并且该齐纳二极管的阴极经由至少一个第二电阻器而耦合至该焊盘。该齐纳二极管的结不同于该晶闸管的PNPN结构的结。
根据实施例，该保护结构至少进一步包括第三电阻器，该第三电阻器在该晶闸管的该阳极栅极与该焊盘之间。
根据实施例，该保护结构进一步包括二极管，该二极管的阳极连接至该端子并且该二极管的阴极连接至该焊盘。
根据实施例，该电路包括掺杂衬底，该掺杂衬底属于第一导电类型，具有表面，并且该保护结构进一步包括第一掺杂半导体区域，该第一掺杂半导体区域属于与该第一导电类型相反的第二导电类型并且在该衬底中从该表面延伸，该第一区域包括第一部分，该第一部分沿着第一方向延伸并且在每一端由第二部分接续，该第二部分沿着垂直于该第一方向的第二方向延伸，该晶闸管包括第一晶体管和第二晶体管，该第一区域的该第一部分形成该第一晶体管的基极。
根据实施例，该电路包括控制器，该控制器用于在接通该第二晶体管之前、之后或同时接通该第一晶体管。
根据实施例，该保护结构进一步包括第二掺杂半导体区域，该第二掺杂半导体区域属于该第一导电类型，比该衬底更重掺杂，在该第一区域的该第一部分中仅向下延伸至该第一区域的该第一部分的深度的一部分，该第二区域形成该第一晶体管的发射极。
根据实施例，该保护结构进一步包括：在该第一区域的每个第二部分中的第三掺杂半导体区域，该第三掺杂半导体区域属于该第一导电类型，比该衬底更重掺杂，在该第一区域的该第二部分中仅向下延伸至该第一区域的该第二部分的深度的一部分，该第三区域形成该齐纳二极管的该阳极。
根据实施例，该保护结构进一步包括：在该第一区域的每个第二部分中的至少一个第四掺杂半导体区域，该至少一个第四掺杂半导体区域属于该第二导电类型，从该表面处延伸，横跨该第三半导体区域并且与该第一区域的该第二部分接触，该第四区域形成该齐纳二极管的该阴极。
根据实施例，该保护结构进一步包括属于该第二导电类型的第五掺杂半导体区域，该第五区域位于该衬底深处，该第一区域部分地覆盖该第五区域并且与该第五区域接触。
根据实施例，该第五区域界定了该衬底的至少一个第一区域，该至少一个第一区域覆盖该第五区域并且形成该第二晶体管的基极。
根据实施例，该第五区域形成耦合至每个齐纳二极管的该阴极的电阻器。
根据实施例，该第五区域形成耦合至该第一晶体管的该基极的分流器。
根据实施例，该第五区域至少部分地形成该二极管的该阴极或该阳极。
根据实施例，该保护结构进一步包括两个第六掺杂半导体区域，这些第六掺杂半导体区域属于该第二导电类型，在该衬底中从该表面延伸并与该第五区域接触，这两个第六区域位于该第一区域的该第一部分的任一侧上，每个第六区域通过该衬底的第二区域与该第一区域的该第二部分分开，这些第六区域形成该二极管的该阴极。
根据实施例，该衬底的该第二区域形成耦合至该第二晶体管的该基极的分流器。
根据实施例，该保护结构进一步包括两个第七掺杂半导体区域，这些第七掺杂半导体区域属于该第二导电类型，在该衬底中从该表面延伸并且不与该第五区域接触也不与该第一区域的该第二部分接触，这两个第七区域位于该第一区域的该第一部分的任一侧上，每个第七区域插置在该第一区域的该第一部分与这些第六区域之一之间，这些第七区域形成该第二晶体管的发射极。
将结合附图在对特定实施例的以下非限制性描述中详细讨论前述和其他特征和优点。
附图说明
图1是保护集成电路免于静电放电的结构的实施例的电路图；
图2是图1的保护结构的半导体衬底的掺杂区域以及将这些掺杂区域耦合至第一金属化层级的金属轨道的触点的局部简化顶视图；
图3和图4是图2的分别沿着线III-III和IV-IV的局部简化横截面视图；
图5是图1的保护结构的第一金属化层级的金属轨道以及将这些轨道耦合至衬底的掺杂区域的触点的局部简化顶视图；
图6是图1的保护结构的第二金属化层级的金属轨道以及将第一金属化层级的金属轨道耦合至第二金属化层级的金属轨道的导电通孔的局部简化顶视图；
图7A、图8A、图9A、图10A、图11A和图12A中的每个图示出了图1的保护结构的电路图，指示电流在图1的保护结构的不同操作阶段下所遵循的路径；以及
图7B、图8B、图9B、图10B、图11B和图12B中的每个图示出了图1的保护结构的电流-电压特性，突显该特性的部分，保护结构的操作点在不同操作阶段位于该部分处。
具体实施方式
已经在不同附图中使用相同参考标号来标示相同的元件，并且进一步地，各种附图并未按比例绘制。为清楚起见，仅示出并详述对于理解所描述的实施例有用的那些元件。在以下描述中，当参考如术语“顶部的”、“上面的”等限定相对位置的术语，或者如“水平的”、“垂直的”等限定方向的术语时，参考了附图的取向或者参考了在正常使用位置中的集成电路。除非另外说明，表述“约”、“基本上”、“大约”意味着在10％之内，优选地，在5％之内。
进一步地，在本说明书中，术语“连接”用于表示没有中间电子部件(例如，借助于导电轨道)的直接电连接；并且术语“耦合”或术语“链接”将用于表示直接电连接(则意味着“连接”)或经由一个或多个中间部件(电阻器、电容器等)的连接。
根据实施例，集成电路的每个电源或输入/输出焊盘配备有将焊盘耦合至接地端子的保护免于静电放电的结构。此处以及在以下描述中，术语地面表示对集成电路的各种部件共用的参考电势，例如，低电源电势。集成电路的与地面的连接可以经由接地轨或低电源轨来形成，该轨耦合至焊盘，可以在电路之外接入并且能够被设置成所选参考电势。
根据实施例，保护结构包括用于在正向静电放电的情况下将相当大电流从焊盘排尽至接地端子的晶闸管。根据实施例，耦合至形成晶闸管的双极晶体管的基极的分流器彼此独立地形成，并且可以根据对保护结构的期望操作调整它们的值。晶闸管栅极控制电路包括至少一个齐纳二极管。优选地，形成晶闸管的双极晶体管的基极的分流器由半导体衬底的掺杂半导体区域形成。这有利地使得能够减小保护结构所占据的表面区域。因此可以获得紧凑型保护结构。根据实施例，保护结构进一步包括用于在负向静电放电的情况下在焊盘与接地端子之间排尽相当大电流的二极管。
图1示出了保护免于静电放电的结构10的实施例的同等电路图。图1示出了集成电路的输入输出焊盘PAD。输入输出焊盘PAD耦合至保护结构10，该保护结构连接在焊盘PAD与电路的接地端子GND之间。
保护结构10包括晶闸管Thy，该晶闸管前向连接在输入输出焊盘PAD与地面GND之间。在图1中，晶闸管Thy由PNP型双极晶体管T1和NPN型双极晶体管T2表示，双极晶体管T1的基极耦合至双极晶体管T2的集电极，并且双极晶体管T2的基极(其与晶闸管的阴极栅极相对应)耦合至双极晶体管T1的集电极。PNP双极晶体管T1的发射极连接至焊盘PAD，并且NPN双极晶体管T2的发射极连接至地面GND。
保护结构10进一步包括：
电阻器R1，该电阻器将焊盘PAD耦合(优选地连接)至节点N1；
电阻器R2，该电阻器将焊盘PAD耦合(优选地连接)至节点N2；
电阻器R3，该电阻器将节点N1耦合(优选地连接)至节点N2；
齐纳二极管DZ或并联组装的齐纳二极管DZ(在图1中示出了单个齐纳二极管)，每个齐纳二极管的阳极耦合(优选地连接)至NPN双极晶体管T2的基极，并且每个齐纳二极管的阴极耦合(优选地连接)至节点N1；
电阻器R4，该电阻器将PNP双极晶体管T1的基极耦合(优选地连接)至焊盘PAD；
电阻器R5，该电阻器将PNP双极晶体管T1的基极耦合(优选地连接)至节点N2；
二极管D，该二极管的阳极耦合(优选地连接)至地面GND并且其阴极耦合(优选地连接)至焊盘PAD；以及
电阻器R6，该电阻器将每个齐纳二极管DZ的阳极耦合(优选地连接)至地面GND。
图2至图6展示了图1中示出的保护结构10的集成实施例。
保护结构10包括掺杂区域，这些掺杂区域在掺杂半导体衬底12中形成(例如，由单晶硅制成)，属于第一导电类型(例如，P型掺杂)并且包括上表面14，该上表面支撑一堆绝缘层16，这些绝缘层具有在这些绝缘层之内和顶部形成的不同金属化层级的导电轨道、导电触点和导电通孔。
保护结构10包括在衬底12中形成的多个掺杂半导体区域。根据实施例，这些区域相对于具有对称性的两个垂直平面P1和P2而基本上对称地安排。在以下描述中，将D1称为垂直于平面P1的方向并且将D2称为垂直于平面P2的方向。
图2是衬底12的表面14的顶视图，并且图3和图4是图2的分别沿着线III-III和IV-IV的横截面视图。
如在附图中出现的，保护结构10包括：
P型掺杂区域20，该区域比衬底12(P-)更重掺杂(P+)，在衬底12中从表面14延伸并且形成在顶视图中界定了表面14的一部分的例如具有矩形形状的环；
轻掺杂N型区域22(N-)，该区域在衬底12中从表面14延伸到环形区域20中并且例如具有顶视图中的“H”形状；平面P1和P2中的每个平面是区域22的具有对称性的平面；区域22包括中央部分24，具有顶视图中的例如矩形的形状，其主轴平行于方向D1；平面P1和P2中的每个平面是中央部分24的具有对称性的平面；中央部分24在其端部处由两个外侧部分26接续；这两个外侧部分中的每个外侧部分具有顶视图中的例如矩形形状，其主轴平行于方向D2；外侧部分26相对于平面P1而彼此对称地安排；平面P2是每个外侧部分26的具有对称性的平面；
N型掺杂区域28，该区域的侧边缘在图2中以点线示出，该区域比区域22更重掺杂并且在衬底12深处形成，与区域22的底部接触并且具有顶视图中的例如矩形形状，其主轴平行于方向D1；平面P1和P2中的每个平面是区域28的具有对称性的平面；
P型掺杂区域30，该区域比衬底12更重掺杂(P+)，在衬底12中从表面14延伸到环形区域20中，并且具有顶视图中的例如矩形形状；平面P1和P2中的每个平面是区域30的具有对称性的平面；区域30的主轴基本上平行于方向D1；
两个重掺杂N型区域32(N+)，每个区域在区域22的外侧部分26之一中延伸，并且每个区域具有例如顶视图中的直线带的形状；两个区域32彼此平行地延伸并且相对于平面P1而彼此对称地安排；平面P2是每个区域32的具有对称性的平面；每个区域32的主轴基本上平行于方向D2；
两个重掺杂P型区域34(P+)，每个区域在区域22的外侧部分26之一中延伸，并且每个区域具有例如顶视图中的矩形的形状；两个区域34彼此平行地延伸并且相对于平面P1而彼此对称地安排；平面P2是每个区域34的具有对称性的平面；每个区域34的主轴基本上平行于方向D2；每个区域34插置在带32之一与区域30之间；
N型掺杂区域36，这些区域比区域22更重掺杂(N+)并且形成单独的岛，在衬底12中从表面14延伸到区域34中，向下延伸到比区域34的深度更大的深度，从而使得每个区域36的底部与区域22的外侧部分24之一电接触；每个区域36具有顶视图中的例如盘的形状或多边形的形状(具体地，八边形的形状)；区域36相对于平面P1和P2而对称地安排；八个区域36在图2中被示出为示例；四个区域36位于区域34之一中并且四个区域36位于另一个区域34中；
两个N型掺杂区域38，这些区域在衬底12中从表面14延伸到环形区域20中并且每个区域具有例如顶视图中的直线带的形状；两个区域38彼此平行地延伸并且相对于平面P2而彼此对称地安排；平面P1是每个区域38的具有对称性的平面；每个区域38的主轴基本上平行于方向的D1；区域38位于区域22的中央部分24的任一侧上；
两个N型掺杂区域40，这些区域在衬底12中从表面14延伸到环形区域20中并且每个区域具有例如顶视图中的直线带的形状；两个区域40彼此平行地延伸并且相对于平面P2而彼此对称地安排；平面P1是每个区域40的具有对称性的平面；每个区域40的主轴基本上平行于方向的D1；区域40位于区域22的中央部分24的任一侧上，每个区域38位于区域40之一与区域22的中心部分24之间，其中，这些N型掺杂区不与N型掺杂区22的外侧部分26接触；
两个P型掺杂区域42，这些区域比衬底12更重掺杂(P+)，在衬底12中从表面14处延伸到环形区域20中并且每个区域具有例如顶视图中的直线带的形状；两个区域42彼此平行地延伸并且相对于平面P2而彼此对称地安排；平面P1是每个区域42的具有对称性的平面；每个区域42的主轴基本上平行于方向的D1；区域42位于区域22的中央部分24的任一侧上；每个区域42位于区域40之一与区域38之一之间；以及
两个N型区域44，这些区域比区域40更重掺杂(N+)；每个区域44在区域40之一中延伸；两个区域44彼此平行地延伸并且相对于平面P2而彼此对称地安排；平面P1是每个区域44的具有对称性的平面；每个区域44的主轴基本上平行于方向D1。
保护结构10进一步包括由电绝缘材料组成的区域，这些区域未在图3和图4中示出，在衬底12的表面处形成并且侧向地将重掺杂N型和P型区域20、30、32、34、38、44、42分开。这些由电绝缘材料制成的区域(例如与STI(浅沟槽隔离，Shallow Trench Isolation)型电绝缘沟槽相对应)从表面14突出延伸并且在衬底12深处从表面14以及在N型掺杂区域22和40中在重掺杂N型和P型区域20、30、32、34、38、44、42之间延伸。
图5是顶视图，示出了保护结构10的第一金属化层级的导电轨道50。图2和图5使用黑色正方形来表示导电触点52，这些导电触点在保护结构10的在衬底12中形成的掺杂区域与第一金属化层级的导电轨道50之间形成电连接。在图3和图4中还示出了第一金属化层级的导电轨道50和触点52。
图6是顶视图，以实线示出了保护结构10的第二金属化层级的导电轨道60、62，并且以带状点线示出了第一金属化层级的导电轨道50。导电轨道60连接至焊盘PAD，并且导电轨道62连接至地面GND。导电轨道60具有带有三个齿的梳子的一般形状，并且导电轨道62具有带有四个齿的梳子的一般形状，导电轨道60的三个齿插置在导电轨道62的四个齿之间。图6进一步使用黑色正方形来表示导电通孔63，这些导电通孔在第一金属化层级的导电轨道50与第二金属化层级的导电轨道60、62之间形成电连接。
第一金属化层级的导电轨道50相对于具有对称性的平面P1和P2而基本上对称地安排。导电轨道50包括：
中央导电轨道64，该中央导电轨道耦合至区域30并耦合至导电轨道60；
两个导电轨道66，这些导电轨道耦合至区域38并且耦合至导电轨道62；
环形导电轨道68，该环形导电轨道包围导电轨道64和66并且耦合至区域42和34；
环形导电轨道70，该环形导电轨道包围导电轨道68，耦合至区域32和40，并且耦合至导电轨道60；以及
环形导电轨道72，该环形导电轨道包围导电轨道70，耦合至区域20，并且耦合至导电轨道62。
轻掺杂P型衬底12可以与通过外延而在支撑物上形成的并且具有从4μm到8μm的厚度的层相对应。具体地，该轻掺杂P型衬底参与对二极管D的操作，该二极管在负向静电放电期间被正向偏置。衬底12的P型掺杂物浓度通常在从1015个原子/cm3到1017个原子/cm3的范围内。
N型区域22和40可以是通过使用CMOS晶体管制造技术来形成的区域并且可以与在形成CMOS晶体管期间使用的N型掺杂阱相对应。区域22的部分24形成晶闸管Thy的PNP晶体管T1的基极。区域22和40部分地限定区域74(这些区域与衬底12部分地绝缘)并且形成具有在其中形成齐纳二极管的阱。区域22和40可以向下延伸到在从1μm到2μm的范围内的深度，例如，约1.5μm。区域22和40的N型掺杂物浓度通常在从1016个原子/cm3到1017个原子/cm3的范围内。区域22的沿着方向D1测量的最大长度可以在从10μm到100μm的范围内，例如，约15μm。区域22的外侧部分26的沿着方向D2测量的最大长度可以在从10μm到100μm的范围内，例如，约13μm。区域40的沿着方向D1测量的长度可以在从1μm到50μm的范围内，例如，约10μm。区域40的沿着方向D2测量的宽度可以在从1μm到5μm的范围内，例如，约2μm。有利地，通过注入相同剂量和相同能量的掺杂物来形成N型区域22和40。注入条件可以与针对在形成P沟道晶体管时所使用的N型阱制造而实施的条件相同。
N型掩埋区28使得能够使用区域22和40来界定与衬底12部分绝缘的区域74。该掩埋区与区域22接触。可以在大约1.5μm的平均深度处形成区域28，并且该区域可以具有大约0.5μm的厚度。掩埋区28的N型掺杂物浓度通常为大约1017个原子/cm3。区域28的沿着方向D1测量的长度可以在从10μm到100μm的范围内，例如，约15μm。区域28的沿着方向D2测量的长度可以在从10μm到50μm的范围内，例如，约13μm。
可以通过注入(通过使用N沟道MOS晶体管漏极和源极制造技术)来形成重掺杂N型区域32、38、44。区域38形成晶闸管Thy的NPN晶体管T2的发射极，并且区域32和44形成N型区域22和40的触点。区域32、38、44可以向下延伸到在从0.2μm到0.4μm的范围内的深度，例如，约0.3μm。区域32、38、44的N型掺杂物浓度通常在从1019个原子/cm3到1020个原子/cm3的范围内。
区域38的沿着方向D1测量的长度大约为区域22的部分24的沿着方向D1测量的长度并且可以在从10μm到100μm的范围内。区域38的沿着方向D2测量的长度可以在从0.5μm到5μm的范围内，例如，约1μm。区域44的沿着方向D1测量的长度略小于区域38的沿着方向D1测量的长度并且可以在从5μm到100μm的范围内，例如，约7.6μm。区域44的沿着方向D2测量的长度可以在从0.1μm到1μm的范围内，例如，约0.4μm。区域32的沿着方向D2测量的长度略小于区域22的部分26的沿着方向D2测量的长度并且可以在从10μm到100μm的范围内，例如，约13μm。区域32的沿着方向D1测量的长度可以在从0.1μm到1μm的范围内。
可以通过注入(通过使用P沟道MOS晶体管漏极和源极制造技术)来形成重掺杂P型区域20、30、34、42。区域30形成晶闸管Thy的PNP晶体管T1的发射极。区域42形成晶闸管Thy的PNP晶体管T2的基极的触点。区域34形成齐纳二极管DZ的阳极。区域20形成二极管D的阳极触点。区域20、30、34、42可以向下延伸到在从0.2μm到0.4μm的范围内的深度，例如，约0.3μm。区域20、30、34、42的P型掺杂物浓度通常在从1019个原子/cm3到1020个原子/cm3的范围内。
区域30的沿着方向D1测量的长度大约为区域38的沿着方向D1测量的长度并且可以在从10μm到100μm的范围内。区域30的沿着方向D2测量的长度可以在从0.1μm到1μm的范围内。区域34的沿着方向D2测量的长度大约为区域32的沿着方向D2测量的长度并且可以在从10μm到100μm的范围内。区域34的沿着方向D1测量的长度可以在从1μm到10μm的范围内，例如，约2.5μm。区域42的沿着方向D1测量的长度大约为区域38的沿着方向D1测量的长度并且可以在从10μm到50μm的范围内。区域42的沿着方向D2测量的长度可以在从0.1μm到1μm的范围内。有利地，通过注入相同剂量和相同能量的掺杂物来形成重掺杂P型区域20、30、34、42。注入条件可以与针对制造P沟道MOS晶体管的漏极和源极而实施的条件相同。
重掺杂N型和P型区域20、30、32、34、38、44、42进一步形成触点恢复区域并且通过触点52电耦合至第一金属化层级的金属轨道64、66、68、70、72。
N型掺杂区域36具有可能不同于重掺杂N型区域32、38、44的掺杂物浓度的掺杂物浓度。可以通过将掺杂物向下注入至比要与N型掺杂区域22电接触的P型掺杂区域34的深度更大的深度来形成这些N型掺杂区域。因此，区域36与N型掺杂区域26具有电连续性。N型掺杂区域36与P型掺杂区域34接触从而形成齐纳二极管的结。区域36的掺杂物浓度决定齐纳二极管的雪崩电压，例如，在5V与5.5V之间。区域36可以向下延伸到大约0.5μm的深度。区域36的N型掺杂物浓度通常为大约1018个原子/cm3。在顶视图中包含每个区域36的横截面的源泉的直径在从1μm到2μm的范围内，例如，约1.4μm。
由重掺杂P型区域30形成PNP晶体管T1的发射极。该发射极直接连接至焊盘PAD。N型掺杂区域22的中央部分24形成PNP晶体管T1的基极和NPN晶体管T2的集电极。该中央部分进一步形成晶闸管Thy的阳极栅极。衬底12的区域74形成PNP晶体管T1的集电极并且形成NPN晶体管T2的基极。这些区域进一步形成晶闸管Thy的阴极栅极。衬底12的区域74的电势由重掺杂P型区域42控制。由重掺杂N型区域38形成NPN晶体管T2的发射极。
由N型掺杂区域40和N型掺杂区域22的外侧部分26形成二极管D的阴极，重掺杂N型区域32和44形成电触点。掩埋区28还参与形成二极管D的阴极。由衬底12的靠近重掺杂P型区域20的部分形成二极管D的阳极，该部分进一步起到保护环的作用。
由P型掺杂区域34形成齐纳二极管的阳极。由每个N型掺杂区域36形成齐纳二极管的阴极。每个区域36深到足以在深度上横跨区域34以便获得与N型掺杂区域22下面的外侧部分26的电连续性。由重掺杂N型区域32形成阴极触点。外侧部分26的在图3中所示出的在区域36与相邻区域32之间延伸的部分76形成串联电阻器，该串联电阻器提供从焊盘PAD到齐纳二极管DZ的阴极的接入。部分76基本上与图1中的电阻器R1相对应。外侧部分26的在图3中所示出的在每个区域36与掩埋区28之间延伸的部分78形成每个齐纳二极管DZ对掩埋区28的接入的串联电阻器。部分78基本上与图1中的电阻器R3相对应。外侧部分26的在区域34之下延伸的部分80还形成提供对焊盘PAD的接入的串联电阻器。部分80基本上与图1中的电阻器R2相对应。部分76、78和80形成电阻桥，该电阻桥展示了区域22的外侧部分26中在每个齐纳二极管附近的接入电阻器。可以独立于晶闸管Thy的特性而有利地调整齐纳二极管的特性。
保护结构10包括分流器，该分流器在NPN晶体管T2的由衬底12的每个区域74与地面GND之间的电阻器R6形成的基极处。通过局部中断N型壁来实现这一点，这些N型壁侧向地围绕衬底12的区域74从而获得每个区域74与衬底12的剩余部分之间的电路径。根据实施例，提供了衬底12的在图2中所示出的将每个区域74耦合至衬底12的剩余部分的区域82。区域82在N型掺杂区域40与N型掺杂区域22的外侧部分26之间延伸。电阻器R6的值由区域82的形状决定，具体地，由区域82的沿着方向D2测量的长度(该长度与区域40的沿着方向D2测量的宽度基本相等)与区域82的沿着方向D1测量的长度(该长度与沿着将区域40和区域22的部分26分开的方向D1测量的距离基本上相等)的比率决定。
保护结构10包括分流器，该分流器在PNP晶体管T1的由与图1中的PNP晶体管T1的基极与焊盘PAD之间的电阻器R1、R2、R3、R4和R5相对应的多个电阻路径形成。第一路径基本上由掩埋区28的在图4中所示出的将N型掺杂半导体区域24与N型掺杂半导体区域40耦合的部分84形成。部分84基本上与电阻器R4相对应。
第二电阻路径在一方面由掩埋区28的在图3中所示出的将N型掺杂半导体区域22的中央部分24与半导体区域22的外侧部分26连接的部分86形成，并且在另一方面由N型掺杂区域22的外侧部分26的部分78和80形成。部分86基本上与电阻器R5相对应。部分84和86基本上沿着垂直方向延伸。在PNP晶体管T1的基极处的分流器因此由具有三维结构的电阻路径形成。电阻器R1、R2、R3、R4、R5和R6的值中的每个值为大约几百欧姆。
图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A和图12B展示了对保护结构10的操作。已经通过实际电测量来获得了图7B、图8B、图9B、图10B、图11B和图12B的电流对电压特性。横坐标轴线上的每个部分与2V相对应，并且纵坐标轴线上的每个部分与10mA相对应。
二极管D在负向静电放电期间提供到地面GND的低压路径。晶闸管Thy在负向静电放电期间提供到地面GND的低压路径。齐纳二极管的功能是控制对晶闸管Thy的接通。在NPN晶体管T2的基极处的分流器的功能是确定晶闸管Thy的阴极栅极接通电流以及确定晶闸管Thy的保持电压。在PNP晶体管T1的基极处的分流器的功能是确定晶闸管Thy的阳极栅极接通电流以及确定晶闸管Thy的保持电压。在NPN晶体管T2的基极处以及在PNP晶体管T1的基极处的分流器确定在晶闸管Thy的接通点处流过齐纳二极管DZ的电流的强度。在NPN晶体管T2的基极处以及在PNP晶体管T1的基极处的分流器的相对值决定了在稳态下首先接通两个晶体管T1和T2中的哪个晶体管。根据实施例，晶体管T1和T2的接通电平接近。这使得能够通过使晶体管T1和T2的基极-发射极结基本上同时导电来达到晶闸管Thy的最大接通速度。相比使用由单个栅极来接通的常规晶闸管，这提供了对晶闸管Thy的更快接通。确实，常规地，通过接通NPN晶体管T2并且然后接通PNP晶体管T1来实现对晶闸管的接通。
接通晶闸管Thy所需的时间段则等于接通NPN晶体管T2所需的时间段ΔT1和接通PNP晶体管T1所需的时间段ΔT2之和。当晶体管T1和T2的接通电平接近时，使晶闸管Thy导电的时间段则仅等于时间段ΔT1和ΔT2当中的最大时间段。接通晶闸管Thy所需的时间段的减小有利地使得能够改善保护结构10提供的保护，具体地，对于N沟道MOS晶体管的漏极的保护。当晶体管Thy接通时，自维持传导电流。保护结构10的接通状态串联电阻很低，例如，约1欧姆，并且保护结构10两端的电压降可以为约1V。
图7A和图7B展示了在焊盘PAD与地面GND之间施加比齐纳二极管的雪崩电压更低的正电压的情况。在焊盘PAD与地面GND之间没有电流流过保护结构10。保护结构10的操作点位于电流对电压特性的部分F1上。
图8A和图8B展示了使用低电流来在焊盘PAD与地面GND之间施加比齐纳二极管的雪崩电压更大的正电压的情况。电流从焊盘PAD连续流过电阻器R1(并且有可能还流过电阻器R2、R3、R4和R5)、齐纳二极管DZ和电阻器R6。齐纳二极管DZ之间的电压基本上恒定，例如，约5.5V。保护结构10的操作点位于电流对电压特性的部分F2上。
当电流从之前的情况增大时，电阻器R1两端的电压增大并且电阻器R6两端的电压增大。在第一电流电平In下，NPN晶体管T2的发射极-基极电势差达到接通的晶体管T2的阈值电压，例如，0.6V。在第一电流电平Ip下，PNP晶体管T1的发射极-基极电势差达到接通的晶体管T1的阈值电压，例如，0.6V。根据电阻器R1和R6的值，电流In可以小于电流Ip、大于电流Ip、或者基本上等于电流Ip。
图9A和图9B展示了在焊盘PAD与地面GND之间施加比齐纳二极管的雪崩电压更大的正电压的情况，在电流In小于Ip的情况下以及在焊盘PAD提供的电流变得大于In的情况下。NPN晶体管T2接通。保护结构10的操作点位于电流对电压特性的部分F3上。
图10A和图10B展示了在焊盘PAD与地面GND之间施加比齐纳二极管的雪崩电压更大的正电压的情况，在电流Ip小于In的情况下以及在焊盘PAD提供的电流变得大于Ip的情况下。NPN晶体管T1接通。保护结构10的操作点位于电流对电压特性的部分F3上。
图11A和图11B展示了在焊盘PAD与地面GND之间施加比齐纳二极管的雪崩电压更大的正电压的情况以及在焊盘PAD提供的电流变得大于In和Ip的情况下。然后，晶体管T1和T2接通。保护结构10的操作点位于电流对电压特性的部分F4上。
确定了(具体地，通过电流In和Ip)部分F3和部分F4加入电流对电压特性的上部分的电平。部分F3沿着纵坐标轴线延伸越多，接通晶闸管Thy所需的电流的强度越高。对于在对集成电路的正常操作期间避免对晶闸管Thy的不想要的接通，这可能是有利的。
图12A和图12B展示了在焊盘PAD与地面GND之间施加负电压的情况。二极管D被正向偏置并且在地面GND与焊盘PAD之间传导电流。保护结构10的操作点位于电流对电压特性的部分F5上。
已经描述了特定实施例。本领域技术人员将想到各种变更、修改和改进。具体地，尽管已经描述了在P型掺杂半导体衬底中形成的集成电路的实施例，但是应当清楚的是，可以使用N型掺杂衬底通过颠倒之前所描述的区域的掺杂类型来实施本发明。
这种变更、修改和改进旨在是本公开的一部分，并且旨在在本发明的精神和范围内。因此，前面的描述仅通过示例并且不旨在是限制性的。仅如以下权利要求书及其等效物中所界定的那样限定本发明。

Claims (20)

1.一种半导体设备，包括：
掺杂衬底，所述掺杂衬底属于第一导电类型并且具有表面；
输入输出焊盘；
端子，所述端子被适配成连接至参考电势源；
晶闸管，所述晶闸管前向连接在所述焊盘与所述端子之间，所述晶闸管包括PNPN结构、阳极栅极、阴极栅极、以及在所述阴极栅极与所述端子之间的第一电阻器，所述晶闸管包括第一晶体管和第二晶体管；
齐纳二极管，所述齐纳二极管耦合在所述晶闸管与所述焊盘之间，所述齐纳二极管具有耦合至所述晶闸管的所述阴极栅极的阳极以及经由第二电阻器耦合至所述焊盘的阴极，所述齐纳二极管具有与所述晶闸管的所述PNPN结构的结不同的结；以及
第一掺杂半导体区域，所述第一掺杂半导体区域属于与所述第一导电类型相反的第二导电类型并且在所述衬底中从所述表面延伸，所述第一掺杂半导体区域包括第一部分，所述第一部分沿着与所述表面平行的第一方向延伸并且在每一端由第二部分接续，所述第二部分沿着垂直于所述第一方向的第二方向延伸，所述第一掺杂半导体区域的所述第一部分形成所述第一晶体管的基极，并且所述齐纳二极管的所述阴极被形成在所述第一掺杂半导体区域的所述第二部分中。
2.如权利要求1所述的半导体设备，进一步包括第三电阻器，所述第三电阻器在所述晶闸管的所述阳极栅极与所述焊盘之间。
3.如权利要求1所述的半导体设备，进一步包括集成电路，所述集成电路耦合至所述输入输出焊盘，所述晶闸管与所述齐纳二极管耦合以便保护所述集成电路免于静电放电。
4.如权利要求1所述的半导体设备，进一步包括二极管，所述二极管具有耦合至所述端子的阳极以及耦合至所述焊盘的阴极。
5.如权利要求1所述的半导体设备，进一步包括第二掺杂半导体区域，所述第二掺杂半导体区域属于所述第一导电类型，比所述衬底更重掺杂，在所述第一掺杂半导体区域的所述第一部分中仅向下延伸至所述第一掺杂半导体区域的所述第一部分的深度的一部分，所述第二掺杂半导体区域形成所述第一晶体管的发射极。
6.如权利要求1所述的半导体设备，还包括控制器，所述控制器被耦合以便在所述第二晶体管之前、之后或同时接通所述第一晶体管。
7.如权利要求5所述的半导体设备，其中，在所述第一掺杂半导体区域的每个第二部分中，所述半导体设备包括第三掺杂半导体区域，所述第三掺杂半导体区域属于所述第一导电类型，比所述衬底更重掺杂，在所述第一掺杂半导体区域的所述第二部分中仅向下延伸至所述第一掺杂半导体区域的所述第二部分的深度的一部分，所述第三掺杂半导体区域形成所述齐纳二极管的所述阳极。
8.如权利要求7所述的半导体设备，其中，在所述第一掺杂半导体区域的每个第二部分中，属于所述第二导电类型的第四掺杂半导体区域从所述表面向下延伸，跨过所述第三掺杂半导体区域并与所述第一掺杂半导体区域的所述第二部分接触，所述第四掺杂半导体区域形成所述齐纳二极管的所述阴极。
9.如权利要求1所述的半导体设备，进一步包括属于所述第二导电类型的第五掺杂半导体区域，所述第五掺杂半导体区域位于所述衬底深处，所述第一掺杂半导体区域部分地覆盖所述第五掺杂半导体区域并且与所述第五掺杂半导体区域接触。
10.如权利要求9所述的半导体设备，其中，所述第五掺杂半导体区域界定了所述衬底的第一区域，所述第一区域覆盖所述第五掺杂半导体区域并且形成所述第二晶体管的基极。
11.如权利要求9所述的半导体设备，其中，所述第五掺杂半导体区域形成连接至所述齐纳二极管的所述阴极的电阻器。
12.如权利要求9所述的半导体设备，其中，所述第五掺杂半导体区域形成连接至所述第一晶体管的基极的分流器。
13.如权利要求9所述的半导体设备，其中所述第五掺杂半导体区域至少部分地形成所述二极管的所述阴极或所述阳极。
14.如权利要求9所述的半导体设备，进一步包括两个第六掺杂半导体区域，所述第六掺杂半导体区域属于所述第二导电类型，在所述衬底中从所述表面延伸并且与所述第五掺杂半导体区域接触，所述两个第六掺杂半导体区域位于所述第一掺杂半导体区域的所述第一部分的任一侧上，每个第六掺杂半导体区域通过所述衬底的第二区域与所述第一掺杂半导体区域的所述第二部分分开，所述第六掺杂半导体区域形成所述二极管的所述阴极，所述第二区域是所述掺杂衬底的除了所述第一掺杂半导体区域和所述第六掺杂半导体区域之外的部分。
15.如权利要求14所述的半导体设备，其中，所述衬底的所述第二区域形成被连接至所述第二晶体管的基极的分流器。
16.如权利要求14所述的半导体设备，其中，所述半导体设备包括两个第七掺杂半导体区域，所述第七掺杂半导体区域属于所述第二导电类型，在所述衬底中从所述表面延伸并且不与所述第五掺杂半导体区域接触也不与所述第一掺杂半导体区域的所述第二部分接触，所述两个第七掺杂半导体区域位于所述第一掺杂半导体区域的所述第一部分的任一侧上，每个第七掺杂半导体区域插置在所述第一掺杂半导体区域的所述第一部分与所述第六掺杂半导体区域之一之间，所述第七掺杂半导体区域形成所述第二晶体管的发射极。
17.一种半导体设备，包括：
半导体衬底，所述半导体衬底轻掺杂有第一导电类型掺杂物并且具有表面；
第一掺杂区域，所述第一掺杂区域属于第一导电类型，比所述衬底更重掺杂，在所述衬底中从所述表面延伸并且在顶视图中形成界定了所述表面的一部分的环；
第二掺杂区域，所述第二掺杂区域属于与所述第一导电类型相反的第二导电类型，所述第二掺杂区域在所述衬底中从所述表面延伸并且被所述第一掺杂区域包围，所述第二掺杂区域包括具有平行于第一方向的主轴的中央部分以及位于所述中央部分的第一端和第二端处的第一外侧部分和第二外侧部分，每个外侧部分具有平行于第二方向的主轴，所述第二方向垂直于所述第一方向；
第三掺杂区域，所述第三掺杂区域属于所述第二导电类型，与所述衬底的所述表面间隔开并且与所述第二掺杂区域的底部部分接触，所述第三掺杂区域具有平行于所述第一方向的主轴；
第四掺杂区域，所述第四掺杂区域属于所述第一导电类型，比所述衬底更重掺杂，在所述衬底中从所述表面延伸并且被所述第一掺杂区域包围，所述第四掺杂区域具有基本上平行于所述第一方向的主轴，所述第四掺杂区域被形成在所述第二掺杂区域的所述中央部分中；
第五掺杂区域和第六掺杂区域，所述第五掺杂区域和所述第六掺杂区域中的每一者都属于所述第二导电类型并且比所述第二掺杂区域更重掺杂，所述第五掺杂区域和所述第六掺杂区域位于所述第二掺杂区域内并且每一者都具有基本上平行于所述第二方向的主轴，所述第五掺杂区域靠近所述第一掺杂区域的第一部分并且所述第六掺杂区域靠近所述第一掺杂区域的第二部分，所述第一部分通过所述第二掺杂区域与所述第二部分间隔开；
第七掺杂区域和第八掺杂区域，所述第七掺杂区域和所述第八掺杂区域中的每一者都属于所述第一导电类型并且具有基本上平行于所述第二方向的主轴，所述第七掺杂区域通过所述第五掺杂区域与所述第一掺杂区域的所述第一部分间隔开并且所述第八掺杂区域通过所述第六掺杂区域与所述第一掺杂区域的所述第二部分间隔开；
多个第九掺杂区域，所述多个第九掺杂区域属于所述第二导电类型，每个第九掺杂区域从所述衬底的所述表面延伸穿过在所述第二掺杂区域的所述第一外侧部分内的所述第七掺杂区域；以及
多个第十掺杂区域，所述多个第十掺杂区域属于所述第二导电类型，每个第十掺杂区域从所述衬底的所述表面延伸穿过在所述第二掺杂区域的所述第二外侧部分内的所述第八掺杂区域，
其中所述第二掺杂区域和所述第四掺杂区域形成晶闸管，所述第七掺杂区域、所述第八掺杂区域和所述第九掺杂区域形成齐纳二极管，并且所述晶闸管与所述齐纳二极管耦合以提供静电放电保护。
18.如权利要求17所述的半导体设备，进一步包括：
第十一掺杂区域，所述第十一掺杂区域属于所述第二导电类型，与所述第四掺杂区域间隔开并且具有基本上平行于所述第一方向的主轴；
第十二掺杂区域，所述第十二掺杂区域属于所述第二导电类型，与所述第四掺杂区域间隔开并且具有基本上平行于所述第一方向的主轴，所述第十二掺杂区域通过所述第四掺杂区域与所述第十一掺杂区域间隔开；
第十三掺杂区域，所述第十三掺杂区域属于所述第二导电类型、在所述第一掺杂区域与所述第十一掺杂区域之间平行于所述第十一掺杂区域延伸，所述第十三掺杂区域从所述衬底的所述表面延伸至所述第三掺杂区域；以及
第十四掺杂区域，所述第十四掺杂区域属于所述第二导电类型，在所述第一掺杂区域与所述第十二掺杂区域之间平行于所述第十二掺杂区域延伸，所述第十四掺杂区域从所述衬底的所述表面延伸至所述第三掺杂区域。
19.如权利要求18所述的半导体设备，其中：
所述衬底的从所述表面向下在所述第十一掺杂区域与所述第三掺杂区域之间延伸的部分掺杂有所述第一导电类型；
所述衬底的从所述表面向下在所述第四掺杂区域与所述第三掺杂区域之间延伸的部分掺杂有所述第二导电类型；以及
所述衬底的从所述表面向下在所述第十二掺杂区域与所述第三掺杂区域之间延伸的部分掺杂有所述第一导电类型。
20.如权利要求19所述的半导体设备，进一步包括：
第十五掺杂区域，所述第十五掺杂区域属于所述第一导电类型，在所述第一掺杂区域与所述第十二掺杂区域之间平行于所述第十二掺杂区域延伸；
第十六掺杂区域，所述第十六掺杂区域属于所述第一导电类型，在所述第一掺杂区域与所述第十一掺杂区域之间平行于所述第十一掺杂区域延伸；
第十七掺杂区域，所述第十七掺杂区域属于所述第二导电类型，在所述第十三掺杂区域内形成并且比所述第十三掺杂区域更重掺杂；以及
第十八掺杂区域，所述第十八掺杂区域属于所述第二导电类型，在所述第十四掺杂区域内形成并且比所述第十四掺杂区域更重掺杂。
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