JPS58192363A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58192363A JPS58192363A JP57077098A JP7709882A JPS58192363A JP S58192363 A JPS58192363 A JP S58192363A JP 57077098 A JP57077098 A JP 57077098A JP 7709882 A JP7709882 A JP 7709882A JP S58192363 A JPS58192363 A JP S58192363A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置、特に、相補形ＭＯＢ集
積回路装（ｉｌ （０ＭＯ８工０ ）（Ｄ改良に関する
ものである。
積回路装（ｉｌ （０ＭＯ８工０ ）（Ｄ改良に関する
ものである。
０ＭＯ８ＩＣは消賀毫力が少な（、動作４１１ｉ１電圧
−囲１）Ｉ広いなどの利点をもってｌ、Ｎるノテ、近年
急−に広く利用されるようｋｃなった。しかし、このＣ
ＭＯＢＩＣは同一基板ＫＰチャネルＭＯ１３トランジス
タ・（ｐ −ＭＯ８Ｔ ）とｎチャネルＭＯ８トランジ
スタ（ｎ−ＭＯ８Ｔ ）とが形成されるので、これらを
構成するｐ形拡散層とｎ形拡敏層との閾で寄生バイポー
ラトランジスタが形成され、ラッチアップと呼ばれ、
る０Ｍ０８ ＩＯ独特の現象が生じ、この現象のため
に本子の破壊が発生し、これが０ＭＯ８工Ｃの最大の欠
点といわれている。
−囲１）Ｉ広いなどの利点をもってｌ、Ｎるノテ、近年
急−に広く利用されるようｋｃなった。しかし、このＣ
ＭＯＢＩＣは同一基板ＫＰチャネルＭＯ１３トランジス
タ・（ｐ −ＭＯ８Ｔ ）とｎチャネルＭＯ８トランジ
スタ（ｎ−ＭＯ８Ｔ ）とが形成されるので、これらを
構成するｐ形拡散層とｎ形拡敏層との閾で寄生バイポー
ラトランジスタが形成され、ラッチアップと呼ばれ、
る０Ｍ０８ ＩＯ独特の現象が生じ、この現象のため
に本子の破壊が発生し、これが０ＭＯ８工Ｃの最大の欠
点といわれている。
第１図は０ＭＯ８ｔ！！ｌ ＩＩＩ！ｒの最小単位を示
す回路図で。
す回路図で。
ムはｐ −Ｍ０８Ｔで、（１０１）はそのソース、（１
０２）はそのドレイン、Ｂはｎ −ＭＯ８Ｔで、（ユ０
３）はそのソース、（１０４）はそのドレインで、ｐ
−ＭＯＢＴムのソース（１０１）が１１１１１４子ＶＤ
Ｉ） ｉｃ、 ｎ −ＭＯ８７Ｂのソース（１０３）
は電源端子Ｖ８８ｔｉｃ接続ａｎ、両ＭＯ８Ｔ Ａ、Ｂ
のゲートは共通に入力肩子工ＮＫ接続され、ｐ−ＭＯ８
Ｔムのドレイ７ （ｌｏ２）とｎ −ＭＯｓＴ Ｂのド
レイン（１０４）とは共通に出力端子ＯＵＴ ［接続さ
れる。
０２）はそのドレイン、Ｂはｎ −ＭＯ８Ｔで、（ユ０
３）はそのソース、（１０４）はそのドレインで、ｐ
−ＭＯＢＴムのソース（１０１）が１１１１１４子ＶＤ
Ｉ） ｉｃ、 ｎ −ＭＯ８７Ｂのソース（１０３）
は電源端子Ｖ８８ｔｉｃ接続ａｎ、両ＭＯ８Ｔ Ａ、Ｂ
のゲートは共通に入力肩子工ＮＫ接続され、ｐ−ＭＯ８
Ｔムのドレイ７ （ｌｏ２）とｎ −ＭＯｓＴ Ｂのド
レイン（１０４）とは共通に出力端子ＯＵＴ ［接続さ
れる。
第２図は第１図の回１１ｒを実−際に構成した従来の０
ＭＯ８ＩＣの構造を示す断面図で、（１０５）はｎ−形
半導体基板、（１０６）はｎ −ＭＯＢＴ Ｂを形成す
るｐ−形アイランド、（１０））は絶縁層、（１０Ｂ）
は金属電極、（１０９）は゛４ｍ４子Ｖｓａの７ｔ６の
ｐ”形コン１クト層、（ユ１０）は４源端子ＶＤＤの友
めのｎ＋十形ンタクト層である。
ＭＯ８ＩＣの構造を示す断面図で、（１０５）はｎ−形
半導体基板、（１０６）はｎ −ＭＯＢＴ Ｂを形成す
るｐ−形アイランド、（１０））は絶縁層、（１０Ｂ）
は金属電極、（１０９）は゛４ｍ４子Ｖｓａの７ｔ６の
ｐ”形コン１クト層、（ユ１０）は４源端子ＶＤＤの友
めのｎ＋十形ンタクト層である。
さて、この０ＭＯ８ＩＣではラッチアップに関係するバ
イボーラド２ンジスタ及び抵抗が４２図に破線で示すよ
うに寄生する。（１１はｐ −ＭＯＢＴ Ａのｐ＋形ン
ソー領域（１０１）とｎ−形基板（１０５）とｐ−形ア
イランド（１０６）との間に形成されるｐｎｌ） ）ラ
ンリスク、（２）はｐ −ＭＯＢＴ Ａのｐ十形ドレイ
ン領域（１０２゜とｎ−″形基板（１０５）とｐ−形ア
イランド（ｌＱ６）との閾に形成されるＰｎｐ）ランリ
スク、（３月ｉ ｎ −ＭＯ８ＴＢのｎ十形ソース頭載
（１０３）とｐ−形アイランド（１０６）とｎ−形基板
（１０５）との間に形成されるｎｐｎトランジスタ、（
４）はｎ −ＭＯＢＴ Ｂのｎ＋形ドレイン唄域（１０
４）とｐ−形アイランド（１０６）とｎ−形基板（ＸＯ
５）との間に形成されるｎｐｎ ）ランリスク、（５）
はｎ−形基板（１０５）内の＠源趨子ｖＤＤへ至るまで
の億抗、（６７はｐ −ＭＯＢＴ Ａのｐ十形ソース鎖
酸（１０１）内の抵抗、（７］はｐ−形アイランド（１
０６）内の電源４子ｖｇｓｓへ至るまテノ抵抗、（８）
はｎ −ＭＯＢＴ Ｂ （Ｄ ｎ”形ソースー城（１０
３）内の抵抗である。第３図は第２図に破線で示した寄
生系子による寄生回路の構成を示す回路図である。
イボーラド２ンジスタ及び抵抗が４２図に破線で示すよ
うに寄生する。（１１はｐ −ＭＯＢＴ Ａのｐ＋形ン
ソー領域（１０１）とｎ−形基板（１０５）とｐ−形ア
イランド（１０６）との間に形成されるｐｎｌ） ）ラ
ンリスク、（２）はｐ −ＭＯＢＴ Ａのｐ十形ドレイ
ン領域（１０２゜とｎ−″形基板（１０５）とｐ−形ア
イランド（ｌＱ６）との閾に形成されるＰｎｐ）ランリ
スク、（３月ｉ ｎ −ＭＯ８ＴＢのｎ十形ソース頭載
（１０３）とｐ−形アイランド（１０６）とｎ−形基板
（１０５）との間に形成されるｎｐｎトランジスタ、（
４）はｎ −ＭＯＢＴ Ｂのｎ＋形ドレイン唄域（１０
４）とｐ−形アイランド（１０６）とｎ−形基板（ＸＯ
５）との間に形成されるｎｐｎ ）ランリスク、（５）
はｎ−形基板（１０５）内の＠源趨子ｖＤＤへ至るまで
の億抗、（６７はｐ −ＭＯＢＴ Ａのｐ十形ソース鎖
酸（１０１）内の抵抗、（７］はｐ−形アイランド（１
０６）内の電源４子ｖｇｓｓへ至るまテノ抵抗、（８）
はｎ −ＭＯＢＴ Ｂ （Ｄ ｎ”形ソースー城（１０
３）内の抵抗である。第３図は第２図に破線で示した寄
生系子による寄生回路の構成を示す回路図である。
次に、＃Ｉ２図及び第３図を用いてラッチアップ視象時
の動作を説明する。いま、出方端子ＯＵＴ Ｋ負のサー
ジ電圧が印加されると、ｐ−形アイ２ンド（１０６）と
ｎ −ＭＯＢＴ Ｂのｎ十形ドレイン（１０４）との閾
に順方向１ｌＩＥＩ５！が流れ、これによってｎｐｎ
トランジスタ（４）が導通状１１１なり、ｎ−形基板（
１０５）からｎ −ＭＯＢＴ Ｂのｎ十形ドレイン（１
０４） ＶＣ向けてｎｐｎトランジスタ（４）の増幅率
ｈＷＩＡ＋で増幅され友ｉｔｉが訛れ、この１＠流は′
４源端子ｖＤＤから抵抗（５）を介して供給される。そ
こで、この４流によってｐｎｐ トランジスタ＋１１の
ベース・エミッタ間が順バイアスされ、ｐｕｐ トラン
ジスタ（１１は導通し、′ｗ１流が′４源端子ｖＤＤか
ら抵抗（旬＋ ｐ”Ｐ Ｆう／ジヅタ（１１及び抵
（抗（７Ｊを通して電源端子ＶＳＳへ流れる。これによ
って、 ５１ＥｉＣｎｐｎ トランジスタ（３）が順バ
イアスサレ、ｐｎｐ トランジスタ（１）のベース１＠
ＥｔｌＬを引（ので、上述の出力端子ＯＵＴへのサージ
入力がなくなってもｐｎｐ トランジスタ（１１とｎｐ
ｎ ）ランリスク（３）とによるサイリスク４成の九め
に電源端子ＶＤＤ −ＶＢ２間に大きな電流が流れつづ
け、素子を破ＪＩＩＩＣ至らしめる。
の動作を説明する。いま、出方端子ＯＵＴ Ｋ負のサー
ジ電圧が印加されると、ｐ−形アイ２ンド（１０６）と
ｎ −ＭＯＢＴ Ｂのｎ十形ドレイン（１０４）との閾
に順方向１ｌＩＥＩ５！が流れ、これによってｎｐｎ
トランジスタ（４）が導通状１１１なり、ｎ−形基板（
１０５）からｎ −ＭＯＢＴ Ｂのｎ十形ドレイン（１
０４） ＶＣ向けてｎｐｎトランジスタ（４）の増幅率
ｈＷＩＡ＋で増幅され友ｉｔｉが訛れ、この１＠流は′
４源端子ｖＤＤから抵抗（５）を介して供給される。そ
こで、この４流によってｐｎｐ トランジスタ＋１１の
ベース・エミッタ間が順バイアスされ、ｐｕｐ トラン
ジスタ（１１は導通し、′ｗ１流が′４源端子ｖＤＤか
ら抵抗（旬＋ ｐ”Ｐ Ｆう／ジヅタ（１１及び抵
（抗（７Ｊを通して電源端子ＶＳＳへ流れる。これによ
って、 ５１ＥｉＣｎｐｎ トランジスタ（３）が順バ
イアスサレ、ｐｎｐ トランジスタ（１）のベース１＠
ＥｔｌＬを引（ので、上述の出力端子ＯＵＴへのサージ
入力がなくなってもｐｎｐ トランジスタ（１１とｎｐ
ｎ ）ランリスク（３）とによるサイリスク４成の九め
に電源端子ＶＤＤ −ＶＢ２間に大きな電流が流れつづ
け、素子を破ＪＩＩＩＣ至らしめる。
同様に、出力端子ＯＵＴに正のサージ電圧が＃Ｊ２１１
Ｊされると、ｐ −ＭＯＢＴムのｐ十形ドレイン（１０
２）とｎ−形基板（１０５）との間に順方向４流が流れ
、これによってｐｎｐ ｌ−ランリスク（２）が導通状
Ｉ！ｉＶｃなり、ｐ−形アイ２ンド（１０６）からｐ
−ＭＯＢＴ Ａのｐ十形ドレイン（１０２） ［向けて
Ｉ）ｎｌ） ）ランリスク（２）の１ｊ／１１１１ｇ率
ｈｒｇａで増ｌ１１ｉｉ＆された電流が抵抗＋７１を通
し電源端子ＶＳＳへ流れる。そこで、このｉ４流によっ
てｎｐｎ ）ランリスク（３）のベース・エミッタ間が
瑣バイアスされ、ｎｐｎ ）ランジスク（３）は尋通し
、電流が電源端子ｖｎｎから抵抗（５Ｊ 、 ｎｐｎ
トランジスタ（３）及び抵抗（８）を通して１ｌＩＥ源
端子ＶＳａへ流れる。これによって、更にｐｎａ トラ
ンジスタ（１）が順バイアスされ、ｎｐｎ トランジス
タ（３）のベース電流を供給す金ので。
Ｊされると、ｐ −ＭＯＢＴムのｐ十形ドレイン（１０
２）とｎ−形基板（１０５）との間に順方向４流が流れ
、これによってｐｎｐ ｌ−ランリスク（２）が導通状
Ｉ！ｉＶｃなり、ｐ−形アイ２ンド（１０６）からｐ
−ＭＯＢＴ Ａのｐ十形ドレイン（１０２） ［向けて
Ｉ）ｎｌ） ）ランリスク（２）の１ｊ／１１１１ｇ率
ｈｒｇａで増ｌ１１ｉｉ＆された電流が抵抗＋７１を通
し電源端子ＶＳＳへ流れる。そこで、このｉ４流によっ
てｎｐｎ ）ランリスク（３）のベース・エミッタ間が
瑣バイアスされ、ｎｐｎ ）ランジスク（３）は尋通し
、電流が電源端子ｖｎｎから抵抗（５Ｊ 、 ｎｐｎ
トランジスタ（３）及び抵抗（８）を通して１ｌＩＥ源
端子ＶＳａへ流れる。これによって、更にｐｎａ トラ
ンジスタ（１）が順バイアスされ、ｎｐｎ トランジス
タ（３）のベース電流を供給す金ので。
上述の出力端子ＯＵＴへのサージ入力がな（なってもｐ
ｎｐ ＋’ランジスク（１１とｎｐｎ ）ランリスク（
３）とにＪ１４テイリｘｐ構ａ（ＤＬメＶＣ’ｔｌｌｌ
１ｍｆ ＶＤＤ −Ｖｓｓ閾に大きな電流が流れつづけ
、素子を破ＪｉｌＶｃ至らしめる。
ｎｐ ＋’ランジスク（１１とｎｐｎ ）ランリスク（
３）とにＪ１４テイリｘｐ構ａ（ＤＬメＶＣ’ｔｌｌｌ
１ｍｆ ＶＤＤ −Ｖｓｓ閾に大きな電流が流れつづけ
、素子を破ＪｉｌＶｃ至らしめる。
以上のようＫ ０Ｍ０ＢＩＣでは寄生バイボー２トラン
ジスタをその構造上避けることができず、ラッチアップ
現象が大きな問題であった。
ジスタをその構造上避けることができず、ラッチアップ
現象が大きな問題であった。
最近では、第４図のように＾濃〆ｎ十形半導体基［（１
１１） 上［１，−形層（１０５）をエピタキシャル成
長させ、このｎ−形層（１０５） Ｋ ｐ−形アイラン
ト（１０６）を作る構造にすることによってラッチアッ
グ梳象ｆ防ぐ方法をとっている。
１１） 上［１，−形層（１０５）をエピタキシャル成
長させ、このｎ−形層（１０５） Ｋ ｐ−形アイラン
ト（１０６）を作る構造にすることによってラッチアッ
グ梳象ｆ防ぐ方法をとっている。
これは半４体基板の１ａＩＲを大きくすることによって
、寄生のバイポーラのｐｎｐ トランジスタのベースｌ
ｌｌ＆を上げ、ベース中でキャリアをできるだけ多く再
結合させることにょ４１）、ｐｐｐ）ランリスクｉｌ＋
、 （２）の増幅率ｈ！Ｅを低くしラッチアップ耐量
が大きくなる効果をねらったものである。
、寄生のバイポーラのｐｎｐ トランジスタのベースｌ
ｌｌ＆を上げ、ベース中でキャリアをできるだけ多く再
結合させることにょ４１）、ｐｐｐ）ランリスクｉｌ＋
、 （２）の増幅率ｈ！Ｅを低くしラッチアップ耐量
が大きくなる効果をねらったものである。
しかし、第４図に示す構造にすると、ｐｎｐ Ｆ−）ン
リスタ１１＋ 、 （２）の増幅率ｂ１ｍを低くしラッ
チアップ１董を大きくすることはできるが、高Ｉｌｌ［
ｎ４形半導体基板（１１１）上に、一度の薄いｎ−形拡
散ノー（１０５）を形成しているために、高ｌ１１１＃
：のｎ＋が浮き上がる。寄生のｐｎｐ ？ランジスタｆ
ｉｌ 、 （２）の増１１！！皐ｈｒＥは低下するかわ
り、ｎｐｎ ？ランジスクは高濃度のｎ＋が浮き上がる
ためベース長が短くなり４幅率は逆に増加してしまうと
いう問題も生じている。
リスタ１１＋ 、 （２）の増幅率ｂ１ｍを低くしラッ
チアップ１董を大きくすることはできるが、高Ｉｌｌ［
ｎ４形半導体基板（１１１）上に、一度の薄いｎ−形拡
散ノー（１０５）を形成しているために、高ｌ１１１＃
：のｎ＋が浮き上がる。寄生のｐｎｐ ？ランジスタｆ
ｉｌ 、 （２）の増１１！！皐ｈｒＥは低下するかわ
り、ｎｐｎ ？ランジスクは高濃度のｎ＋が浮き上がる
ためベース長が短くなり４幅率は逆に増加してしまうと
いう問題も生じている。
また、高濃度のｎ＋が浮き上かってもアイランドにぶつ
からないくらいの厚さＶｃｎ−形層（１０５）をエピタ
キシャル成長させると今度はｐｎｐ ）ランジス） ｔ
ｌ＋ 、 １２） ［おいて４流がｎ＋（ｌｏｇ）、（
１０２） −ｈ ｎ−（１０５）→ｐ−（１０６）を通
る経路とｎ＋ （１０１）、（１０２）−＋ ｎ＋ （
１１１） ４ ｐ−（１０６）を通る経路のうちｎ＋
（ｌｏ［。
からないくらいの厚さＶｃｎ−形層（１０５）をエピタ
キシャル成長させると今度はｐｎｐ ）ランジス） ｔ
ｌ＋ 、 １２） ［おいて４流がｎ＋（ｌｏｇ）、（
１０２） −ｈ ｎ−（１０５）→ｐ−（１０６）を通
る経路とｎ＋ （１０１）、（１０２）−＋ ｎ＋ （
１１１） ４ ｐ−（１０６）を通る経路のうちｎ＋
（ｌｏ［。
（１０２） −＋ ｎ−（１０５） −ｓ−ｐ−（１０
６）を通る割合が多（なり、その分ｐｎｐ ）う／リス
タの増嘱″＊ ｂｌｇが増加してしまう。又、アイラン
ド（１０６）一度が低い為ベース領域中の再結＆Ｊｔが
少す＜、寄生ｎｐｎのｈｒ＋ｃを１Ｓ２ｉ下に抑えるの
は非常に困嫡である。
６）を通る割合が多（なり、その分ｐｎｐ ）う／リス
タの増嘱″＊ ｂｌｇが増加してしまう。又、アイラン
ド（１０６）一度が低い為ベース領域中の再結＆Ｊｔが
少す＜、寄生ｎｐｎのｈｒ＋ｃを１Ｓ２ｉ下に抑えるの
は非常に困嫡である。
この発明は上記のような従来のものの欠点を除去する几
めＫなされ友もので、寄生ｐｎｐ ／（イボーラトラン
ジスタの増幅率ｈｙΣを低（なるようにすると共ＫＷ生
ｎｐｎ （２） ｈＢも下げることによってラツチアッ
グ耐−の大きいＣ！ＭＯ８ｒｅを提供すΦことを目的と
している。
めＫなされ友もので、寄生ｐｎｐ ／（イボーラトラン
ジスタの増幅率ｈｙΣを低（なるようにすると共ＫＷ生
ｎｐｎ （２） ｈＢも下げることによってラツチアッ
グ耐−の大きいＣ！ＭＯ８ｒｅを提供すΦことを目的と
している。
第５図はこの発明の一実施例の構造を示すＴ＃面図で、
！２図及び第３図の従来例と同等部分は向−符号で示し
、その説明は省略する。すｆｉ Ｏち、ｐ−形アイラン
ド以外■直下ＩＣｎ＋形拡敏ｗ４ｖ、の埋込み層を形成
したことと、ｐ−形アイランド直下にｐ十形拡ｅ領域の
堀込み層を形成した以外は第２図の従来例と同一である
。
！２図及び第３図の従来例と同等部分は向−符号で示し
、その説明は省略する。すｆｉ Ｏち、ｐ−形アイラン
ド以外■直下ＩＣｎ＋形拡敏ｗ４ｖ、の埋込み層を形成
したことと、ｐ−形アイランド直下にｐ十形拡ｅ領域の
堀込み層を形成した以外は第２図の従来例と同一である
。
次に、５１１５図について、従来の回Ｗ！に比して改良
され几ｎ＋形拡ａ頭域の魂込みノｔｌ （１１２）の効
果について説明する。先ＶＣ説明したように、出力端子
ＯＵＴ ［正のサージ電圧が印加されたときに％ ｐｎ
ｌ）トランジスタ（２）のコレクタに流れる電流が大き
い ・（すなわちｐｎｐ トランジスタ（４）の増
幅率ｈＦ罵が大 ｒ＠ イ） トｎｐｎ トラン
ジスタ（３）のベース電流が太き（ｆｌリラツチアッグ
状ｙＪ Ｋ突入するのであるが、この実施例のようｉｃ
ｎ＋形拡散碩域の瑞込み層（１１２）をｐ−形アイラン
ドに接しないよう［設けると、ｐｎｐ ｌ’ランジスク
［１１、（２ｊのベース濃度が崖（なるため、ベース中
でキャリアが再結片する数が増加し、その分流れる電流
が少なくなりｍ−率ｈＦＥが低下し、ラッチアップ１麓
が大きくなる。
され几ｎ＋形拡ａ頭域の魂込みノｔｌ （１１２）の効
果について説明する。先ＶＣ説明したように、出力端子
ＯＵＴ ［正のサージ電圧が印加されたときに％ ｐｎ
ｌ）トランジスタ（２）のコレクタに流れる電流が大き
い ・（すなわちｐｎｐ トランジスタ（４）の増
幅率ｈＦ罵が大 ｒ＠ イ） トｎｐｎ トラン
ジスタ（３）のベース電流が太き（ｆｌリラツチアッグ
状ｙＪ Ｋ突入するのであるが、この実施例のようｉｃ
ｎ＋形拡散碩域の瑞込み層（１１２）をｐ−形アイラン
ドに接しないよう［設けると、ｐｎｐ ｌ’ランジスク
［１１、（２ｊのベース濃度が崖（なるため、ベース中
でキャリアが再結片する数が増加し、その分流れる電流
が少なくなりｍ−率ｈＦＥが低下し、ラッチアップ１麓
が大きくなる。
ま之、Ｉｌ＆の績いｎ＋が浮きｂがっても、ｐ−形アイ
ランドにぶつからないため、ｎｐｎ ） ７ンジスタ（
３）、（４）のベース長も変化しないため、奇生ｎｐｎ
の増幅率ｈｊ’Ｋが増加することはない。
ランドにぶつからないため、ｎｐｎ ） ７ンジスタ（
３）、（４）のベース長も変化しないため、奇生ｎｐｎ
の増幅率ｈｊ’Ｋが増加することはない。
さらに、アイランド直下に績式の員いｐ十形埋込み層を
設けた為、寄生ｎｐｎのベース−裏が上がりベース領域
での電子の再結分数が増加し、ｈ［を低下させることが
できる。又、埋込み層の浮き上がり皺は任意に制御でき
るので、耐圧とのバランスを考えながら寄生トランジス
タのｈＦＥを下げることができる。
設けた為、寄生ｎｐｎのベース−裏が上がりベース領域
での電子の再結分数が増加し、ｈ［を低下させることが
できる。又、埋込み層の浮き上がり皺は任意に制御でき
るので、耐圧とのバランスを考えながら寄生トランジス
タのｈＦＥを下げることができる。
また、上記実施例では、ｎ−形半尋体雇板ＶＣｐ−形ア
イランドを形成した０Ｍ０８ＩＯＫｎ＋形拡赦１ｉ１に
城の堀込み層を作った場合について説明し友が、逆の場
合、つま９ｐ−形半導体基板Ｋｎ−形アイランドを形成
し之０Ｍ０Ｂ ｘＯの場合も上記実施例と同様の効果を
奏する。
イランドを形成した０Ｍ０８ＩＯＫｎ＋形拡赦１ｉ１に
城の堀込み層を作った場合について説明し友が、逆の場
合、つま９ｐ−形半導体基板Ｋｎ−形アイランドを形成
し之０Ｍ０Ｂ ｘＯの場合も上記実施例と同様の効果を
奏する。
以上詳述したように、この＠明になるＣＭＯ８工Ｃでは
半導体基板と同じ纒゛罐形で一度の濃い拡散領域の糠込
み層を設け、さらにアイランド直下にアイランドと同じ
導電形で濃度の濃い領域を設けることによりラッチアッ
プ現象の原因となる奇生バイポーラトランジスタの増幅
率ｈＢを下げ２ツチアツプ耐瀘を向上させることができ
る。
半導体基板と同じ纒゛罐形で一度の濃い拡散領域の糠込
み層を設け、さらにアイランド直下にアイランドと同じ
導電形で濃度の濃い領域を設けることによりラッチアッ
プ現象の原因となる奇生バイポーラトランジスタの増幅
率ｈＢを下げ２ツチアツプ耐瀘を向上させることができ
る。
第１図は０Ｍ０８回路の最小単位を小す回路図、第２図
は第１図の回路を実際ＶＣ構成し之従米の０ＭＯ８ＩＣ
の構造を寄生素子とともに示す断面図、第３図は第２図
の従来例における寄生素子による寄生回路を示す回路図
、第４図はラツチアップ防止のための改良を行なった従
来例を寄生素子とともＶＣ不す断ｒｆｉ図、８５図はこ
の発明の一実施例の構造を寄生素子とともに示す断面図
である。 図において、Ａはｐ −ＭＯ８Ｔ 、 （ｌｏｇ）は
ｐ十形ソ−ス拡散頭載、（１０２）はｐ十形ドレイン拡
赦唄域、Ｂはｎ −ＭＯ８Ｔ 、 （１０３）はｎ十
形ソース拡＊０４域。 （１０４）はｎ十形ドレイン拡ｆＩ！Ｌ１！Ｊ域、（１
０５）はｎ−形半導体基板、（１０６）はｐ−形アイラ
ンド、（ｉｌｌ）はｎ十形半導体基板、（１１２）はｎ
十形鉱敏唄域の堀込み層、（１１３）はｐ十形場込みノ
ーである。 なお、図中、同一符号は同一または相当部分を示す。 代理人 Ｊ！＃１ぎ − 第３肉 第２図 第４図 手続補正書（自発） ４．１．、、＋＋ｔ″庁長官殿 １ 、 ’ＪＣ（’ｊ−＋７）表示待願昭５７−７７
０９８号ヱ、ヅこ明の名称 半導体集積１ｇｌ路装置 、（、ン山市を一１°る者 ＩＩＧ件との関係 特許出願人 性 所 東京都丁・代■１区丸の内１１”Ｉ−
［−１２番３跨名 称（６０１） 五菱電機株式会
社代表者片１１１仁八部 １代理人 注 所 東京都り代１１１区丸の内−Ｊ−［４
２番３シン６、補正の対象 明細書の発明の詳細な説明の欄並びに図面６、補正の内
容 （１）図中、Ｎ４図を別紙のとおりｉ！Ｊ圧する。 （２）明細書をつぎのとおり訂正する。
は第１図の回路を実際ＶＣ構成し之従米の０ＭＯ８ＩＣ
の構造を寄生素子とともに示す断面図、第３図は第２図
の従来例における寄生素子による寄生回路を示す回路図
、第４図はラツチアップ防止のための改良を行なった従
来例を寄生素子とともＶＣ不す断ｒｆｉ図、８５図はこ
の発明の一実施例の構造を寄生素子とともに示す断面図
である。 図において、Ａはｐ −ＭＯ８Ｔ 、 （ｌｏｇ）は
ｐ十形ソ−ス拡散頭載、（１０２）はｐ十形ドレイン拡
赦唄域、Ｂはｎ −ＭＯ８Ｔ 、 （１０３）はｎ十
形ソース拡＊０４域。 （１０４）はｎ十形ドレイン拡ｆＩ！Ｌ１！Ｊ域、（１
０５）はｎ−形半導体基板、（１０６）はｐ−形アイラ
ンド、（ｉｌｌ）はｎ十形半導体基板、（１１２）はｎ
十形鉱敏唄域の堀込み層、（１１３）はｐ十形場込みノ
ーである。 なお、図中、同一符号は同一または相当部分を示す。 代理人 Ｊ！＃１ぎ − 第３肉 第２図 第４図 手続補正書（自発） ４．１．、、＋＋ｔ″庁長官殿 １ 、 ’ＪＣ（’ｊ−＋７）表示待願昭５７−７７
０９８号ヱ、ヅこ明の名称 半導体集積１ｇｌ路装置 、（、ン山市を一１°る者 ＩＩＧ件との関係 特許出願人 性 所 東京都丁・代■１区丸の内１１”Ｉ−
［−１２番３跨名 称（６０１） 五菱電機株式会
社代表者片１１１仁八部 １代理人 注 所 東京都り代１１１区丸の内−Ｊ−［４
２番３シン６、補正の対象 明細書の発明の詳細な説明の欄並びに図面６、補正の内
容 （１）図中、Ｎ４図を別紙のとおりｉ！Ｊ圧する。 （２）明細書をつぎのとおり訂正する。
Claims (1)
- 【特許請求の範囲】 （１１−導鴫形の半導体基板内にこれと逆の４鴫形のア
イランドを形成してｐチャネルＭＯ５１トランジスタと
ｎチャネルＭＯ８トランジスタとを形成し。 これらを直列に接続して相補形ＭＯ８集積回帖を構成す
６ものにおいて、上記半導体基板と＋ａＪ（：、尋噸形
で半導体基板より濃度の濃（１埋込みノーを上記アイラ
ンドに接しないように設けると共に、上≦己アイランド
直下に、アイランドと同一導電形でアイランドより濃度
の濃い埋込み層を設けたことを特徴とする半導体集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077098A JPS58192363A (ja) | 1982-05-06 | 1982-05-06 | 半導体集積回路装置 |
| NL8301554A NL8301554A (nl) | 1982-05-06 | 1983-05-03 | Geintegreerde schakeling-inrichting van het cmos-type. |
| DE19833316680 DE3316680A1 (de) | 1982-05-06 | 1983-05-06 | Integrierte cmos-schaltung mit erhoehter widerstandsfaehigkeit gegen latch-up-effekt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077098A JPS58192363A (ja) | 1982-05-06 | 1982-05-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58192363A true JPS58192363A (ja) | 1983-11-09 |
Family
ID=13624305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57077098A Pending JPS58192363A (ja) | 1982-05-06 | 1982-05-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272157A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体集積回路 |
-
1982
- 1982-05-06 JP JP57077098A patent/JPS58192363A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272157A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体集積回路 |
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