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JPS60152055A - 相補型ｍｏｓ半導体装置 - Google Patents

相補型ｍｏｓ半導体装置

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JPS60152055A
JPS60152055A JP59008721A JP872184A JPS60152055A JP S60152055 A JPS60152055 A JP S60152055A JP 59008721 A JP59008721 A JP 59008721A JP 872184 A JP872184 A JP 872184A JP S60152055 A JPS60152055 A JP S60152055A
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JP
Japan
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semiconductor
impurity layer
well
semiconductor substrate
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JP59008721A
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Kazuhiko Tsuji
和彦 辻
Seiji Yamaguchi
山口　聖司
Eisuke Ichinohe
一戸　英輔
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Matsushita Electric Industrial Co Ltd
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路、特に高密度の相補型ＭＯ８Ｌ
ＳＩ（以下ＣＭＯ８という）の構造に関するものである
。
従来例の構成とその問題点 半導体装置は最近捷ず寸す高密度化・高性能化される傾
向にあり、そのために各素子および素子間領域が微細化
されつつある。
従来一般に０ＭＯ８は第１図に示すように、−導電型た
とえばｎ型半導体基板１上に反対導電型たとえばｐ型不
純物層（以下ｐウェルという）２を形成し、前記半導体
基板１上にソース、ドレイン６．７を有するｐチャネル
ＭＯ３）ランジスタ３、前記ｐウェル２上にソース、ド
レイン８，１゜を有するｎチャネルＭＯ８）ランジスタ
４を形成している。かかる構造では、第２図に示す等何
回路のように、寄生的にｐｎｐおよびｎｐｎバイポーラ
トランジスタＴｒ１およびＴ　ｒ　２が発生する。前記
トランジスタＴｒ１およびＴｒ２は外部ノイズがトリガ
となって導通状態になり、電極５．９間すなわち電源回
路Ｖａｔ）　Ｖ、、間に数ｍＡ〜数十ｍＡ位の異常電流
が流れ、素子を破壊する場合がある（以下ラッチアップ
効果という）。Ｉｎは表面絶縁膜である。
かかるラソチアノグ効果を防止するために、通常ガート
バンドと呼ばれる不純物拡散層５′およヒ９′をｐチャ
ネルトランジスタ３とｎチャネルトランジスタ４間に形
成したり、寸だトランジスタＴｒ　およびＴ　ｒ　２の
電流増幅率βを下げるため、それぞれのトランジスタの
ベースｉ］ｘ　ｒおよびＷＬを太きくしたりしていた。
しかし、ガートバンドの形成およびベースｉ］Ｘ　］お
よびＷを大きくすることは、面積増加につながり、高密
度・高集積化てきないという欠点かあった。
発明の目的 本発明は、高密度・高集積化が可能でかつう・ノチアノ
プ効果が発生しない半導体装置を提供するものである。
発明の構成 本発明は、−導電型半導体基板および前記半導体基板上
の反対導電型不純物層にそ゛れぞれ半導体素子を形成し
た半導体装置において、それぞれの半導体素子への電位
の供給に際し、電位供給源と前記半導体素子との間に前
記半導体素子を形成しでいる前記半導体基板および前記
反対導電型不純物層を抵抗として介在させることにより
アンチアップを起こりにくくさせるものである。
実施例の説明 本発明の一実施例を第３図に示すｎ型基板上にｐウェル
構造で形成した０ＭＯ３を例にして説明する。
一導電型半導体基板たとえばｎ型基板１１上に反対導電
型不純物すなわちｐ型不純物層（ｐウェル）１２を形成
し、ｎ型基板１１上にソース、ドレイン１７．１８を有
するｐチャネルＭＯ３）ランジメタ１３．ｐウエルにソ
ース、トレイン２１゜２２を有するｎチャネルＭＯ８）
ランジスタ１４を形成して０ＭＯ８を構成する。ｐチャ
ネルＭＯＳトランジスタ１３のソース１７への電位の供
給を、電源の外部配線１５から、前記半導体基板１１と
同一導電型不純物層１６′および前記半導体基板１１お
よび前記基板と同一導電型不純物層１６を通したのち、
ｐチャネルトランジスタ１３０ソース１７へ外部配線１
６′を通じて行なう。
またｎチャネルＭＯ３）ランジスタ１４のソース２１へ
の電位の供給を、外部配線１９からｐウェルと同一導電
型不純物層１９’、ｐウェル１２およびｐウェルと同一
導電型不純物層２０を通したのちｎチャネルトランジス
タ１４のソース２１へ外部配線２０’を通じて行なう。
なお」二記説明はｐウェル構造で形成した０ＭＯ８を例
に説明したが、ｐ型基板上にｎウェル構造で形成した０
ＭＯ３でも同様に適用できることはいう寸でもない。
第４図に示したザ面図をｔとに本発明をＬＳＩに適用し
た一実施例を説明する。ｐチャネルＭＯＳトランジスタ
１３と、ｎチャネルＭＯ８）ランジスタ１４を上下に接
して複数個配列し、前記配列の左端で外部配線１６およ
び１９と基板１５の不純物層１５′およびｐウェルの不
純物層１９′との接続を行ない、前記配列の右端で外部
配線１６′および２０’により、基板の不純物層１６と
ｐチャネルＭＯＳトランジスタ１３の共通ソース１７と
の接続およびｐウェル１２とｎチャネルトランジスタの
共通ソース２１との接続をする。
本発明による０ＭＯ８の等価回路を第６図に示す。ｒ１
〜ｒ４は従来例と同様にトランジスタＴｒ１とトランジ
スタＴｒ　のベース抵抗ｒ　１．　ｒｓとエミツタ抵抗
１１　であるが、本発明の方法では新２＋　２ だにＴｒｌのエミッタ抵抗Ｒ２すなわち電位供給源から
の外部配線１５と半導体素子１３への電位供給配線１６
′間の基板の抵抗と、Ｔ　ｒ　２のエミッタ抵抗Ｒ４す
なわち電位供給源からの外部配線１９と半導体素子１４
への電位供給配線２０′との間のｐウェルの抵抗が加わ
っている。
本発明による半導体装置では、第６図の等価回路に示す
ように、寄生バイポーラトランジスタＴ　ｒ　、／およ
びＴ　ｒ　２のエミッタに基板およびｐウェルを利用し
た抵抗Ｒ２およびＲ４を接続した構成でＲ１およびＲ２
を任意に設定できるだめ、常に１４（ｒ４＋Ｒ４）〉１
３０Ｒ３および１２０（ｒ２＋Ｒ２）〉１１・ｒｌを満
たし、したがって前記バイポーラトランジスタＴｒ１お
よびＴ　ｒ　２を非導通状態に維持でき、従来例と異な
リラッチアソプ効果を防ぐことができる。寸だ、第４図
に示すように、ｐチャネルトランジスタ１３とｎチャネ
ルトランジスタ１４の境界にガートバンドを形成する必
要はなく、異なるタイプのＭＯ３Ｉ−ランジスタを高密
度に配置形成することができる。
発明の効果 本発明によれば、高密度・高集積化が可能でかつラッチ
アップが発生しにくい半導体装置を実現することが可能
となる。
【図面の簡単な説明】
第１図および第２図は従来例を説明するための０ＭＯ３
ＩＣの構造断面図、および等価回路図、第３図、第４図
および第６図はそれぞれ本発明の一実施例の０ＭＯ３Ｉ
Ｃの要部構造断面図、平面図および竹価回路図である。 １１　・・・ｎ型半導体基板、１２・・・・・ｐウェル
、ｔ　３　、１４・・・・・・ｎ、ｐチャネルＭＯ３）
ランジスタ、１５．１９・・・・・外部配線、Ｒ２，Ｒ
４・・・・・・抵抗。 代理人の氏名　弁理士　中　尾　敏　男　ほか１老化　
１　面 ８５２図 ＤＤ ３図 第４図 第　５　図 Ｖｓｓ　ｌｑ

Claims (2)

    【特許請求の範囲】
  1. （１）−導電型半導体基板および前記半導体基板−１−
    ４の反対導電型不純物層に形成した半導体素子への電位
    供給に除し、電位供給源と前記半導体素子の間に前記半
    導体基板あるいは反対導電型不純物層を抵抗として介在
    さぜたことを特徴とする半導体装置。
  2. （２）−導電型半導体基板上の素子と反対導電型不純物
    層上の素子とで相補型電界効果素子を形成したことを特
    徴とする特許請求の範囲第１項記載の半導体装置。
JP59008721A 1984-01-20 1984-01-20 相補型ｍｏｓ半導体装置 Granted JPS60152055A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60231356A (ja) * 1984-04-28 1985-11-16 Mitsubishi Electric Corp 相補形金属酸化膜半導体集積回路装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908688A (en) * 1986-03-14 1990-03-13 Motorola, Inc. Means and method for providing contact separation in silicided devices
JPS63278248A (ja) * 1987-03-13 1988-11-15 Fujitsu Ltd ゲ−トアレイの基本セル
JP2722453B2 (ja) * 1987-06-08 1998-03-04 三菱電機株式会社 半導体装置
JPH0713871B2 (ja) * 1987-06-11 1995-02-15 三菱電機株式会社 ダイナミツクｒａｍ
JPS648659A (en) * 1987-06-30 1989-01-12 Mitsubishi Electric Corp Supplementary semiconductor integrated circuit device
US5117274A (en) * 1987-10-06 1992-05-26 Motorola, Inc. Merged complementary bipolar and MOS means and method
US4947228A (en) * 1988-09-20 1990-08-07 At&T Bell Laboratories Integrated circuit power supply contact
US5072273A (en) * 1990-05-04 1991-12-10 David Sarnoff Research Center, Inc. Low trigger voltage SCR protection device and structure
US5274262A (en) * 1989-05-17 1993-12-28 David Sarnoff Research Center, Inc. SCR protection structure and circuit with reduced trigger voltage
US5003362A (en) * 1989-07-28 1991-03-26 Dallas Semiconductor Corporation Integrated circuit with high-impedance well tie
US5021858A (en) * 1990-05-25 1991-06-04 Hall John H Compound modulated integrated transistor structure
US5317183A (en) * 1991-09-03 1994-05-31 International Business Machines Corporation Substrate noise coupling reduction for VLSI applications with mixed analog and digital circuitry
JP3184298B2 (ja) * 1992-05-28 2001-07-09 沖電気工業株式会社 Ｃｍｏｓ出力回路
JPH09199607A (ja) * 1996-01-18 1997-07-31 Nec Corp Ｃｍｏｓ半導体装置
US5883566A (en) * 1997-02-24 1999-03-16 International Business Machines Corporation Noise-isolated buried resistor
GB2394833B (en) * 2000-08-11 2005-03-16 Samsung Electronics Co Ltd Protection device with a silicon controlled rectifier
US7132696B2 (en) 2002-08-28 2006-11-07 Micron Technology, Inc. Intermeshed guard bands for multiple voltage supply structures on an integrated circuit, and methods of making same
US9842629B2 (en) 2004-06-25 2017-12-12 Cypress Semiconductor Corporation Memory cell array latchup prevention
US7773442B2 (en) 2004-06-25 2010-08-10 Cypress Semiconductor Corporation Memory cell array latchup prevention
FR2872630B1 (fr) * 2004-07-01 2006-12-01 St Microelectronics Sa Circuit integre tolerant au phenomene de verrouillage
JP5135815B2 (ja) * 2006-02-14 2013-02-06 ミツミ電機株式会社 半導体集積回路装置
US7834428B2 (en) * 2007-02-28 2010-11-16 Freescale Semiconductor, Inc. Apparatus and method for reducing noise in mixed-signal circuits and digital circuits
KR102248282B1 (ko) * 2014-01-21 2021-05-06 삼성전자주식회사 Cmos 반도체 장치
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
US10861848B2 (en) * 2018-08-23 2020-12-08 Xilinx, Inc. Single event latch-up (SEL) mitigation techniques
EP3944316A1 (en) * 2020-07-21 2022-01-26 Nexperia B.V. An electrostatic discharge protection semiconductor structure and a method of manufacture

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5910587B2 (ja) * 1977-08-10 1984-03-09 株式会社日立製作所 半導体装置の保護装置
JPS5939904B2 (ja) * 1978-09-28 1984-09-27 株式会社東芝 半導体装置
JPS6046545B2 (ja) * 1980-05-16 1985-10-16 日本電気株式会社 相補型ｍｏｓ記憶回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60231356A (ja) * 1984-04-28 1985-11-16 Mitsubishi Electric Corp 相補形金属酸化膜半導体集積回路装置

Also Published As

Publication number Publication date
US4672584A (en) 1987-06-09
JPH0315348B2 (ja) 1991-02-28
KR890004472B1 (ko) 1989-11-04
KR850005736A (ko) 1985-08-28

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