JP2722453B2 - 半導体装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ゲート型バイポーラトランジスタ（In
sulated Gate Bipolar Transistor;以下IGBTと称す）に
関し、特にそのラッチアップの防止に関する。 〔従来の技術〕 第10図は従来のIGBT装置の概略構造を示す断面図であ
る。一般にIGBT装置１は多数のIGBT素子２が並列接続さ
れた構造を有しており、単一のIGBT素子２の等価回路を
第11図、IGBT装置１全体の等価回路を第12図に示す。 第10図において、P+半導体基板３の一方主面上にはN-
層４がエピタキシャル成長されている。このN-層４の表
面から選択的に不純物を拡散して、複数のＰ領域５が形
成され、さらにこのＰ領域５の表面から選択的に不純物
を拡散して、各２個のN+領域６が形成されている。N-層
４の表面とN+領域６の表面とで挟まれたＰ領域５の表面
上には絶縁膜７が形成され、この絶縁膜７は隣接するIG
BT素子２間で一体となるようN-層４の表面上にも形成さ
れている。絶縁膜７上には例えばポリシリコンから成る
ゲート電極８が形成され、またＰ領域５およびN+領域６
の両方に電気的に接続されるように例えばアルミなどの
金属のエミッタ電極９が形成されている。このエミッタ
電極９は、同一Ｐ領域５内において隣接するIGBT素子２
間で共通に形成される。なおゲート電極８およびエミッ
タ電極９は、図示しない絶縁膜を介した多層構造とする
ことにより、多数のIGBT素子２に対しそれぞれ共通に電
気的につながった構造となっている。P+半導体基板３の
裏面には金属のコレクタ電極10が全IGBT素子２に対し一
体に形成されている。そしてゲート電極８はこのIGBT装
置１のゲート端子Ｇに、エミッタ電極９はエミッタ端子
Ｅに、またコレクタ電極10はコレクタ端子10にそれぞれ
ワイヤボンディングおよびダイボンディングにより接続
されている。 このように、各IGBT素子２は、P+基板３上にＮチャネ
ルの２重拡散縦型MOSFETを形成した構造を有しており、
また第11図の等価回路から明らかなように、pnpnサイリ
スタとＮチャネルMOSFETの複合素子であるといえる。コ
レクタ端子Ｃに正電圧が印加され、エミッタ端子Ｅが接
続され、ゲート端子Ｇに適当な制御電圧が印加される通
常動作時において、N-層４から成るドレインに正孔が注
入されるため、低いON抵抗が達成される。またゲート電
極８はトランジスタの能動領域から絶縁されているため
電流は流れない。つまりIGBT装置１はバイポーラトラン
ジスタの低いON抵抗とMOSFETの高い入力インピーダンス
の両特性を兼備しており、例えばIGBT素子２を数千個並
列接続したIGBT装置１を形成することにより、50A程度
の電流を流すことの可能な高性能なパワートランジスタ
が実現できる。 IGBT素子２に流れる電流が小さい範囲では、Ｐ領域５
の拡散抵抗RSの両端の電位差が小さく、npnトランジス
タ11のベース・エミッタ間が短絡状態に保たれる。この
状態ではnpnトランジスタ11は動作せず、IGBT素子２は
ＮチャネルMOSFET12とpnpトランジスタ13の複合素子と
して動作する。この場合にはpnpトランジスタ13のベー
ス電流がＮチャネルMOSFET12によって制御されることに
なるので、ゲート端子Ｇに加える制御信号によってIGBT
素子２の主電流iCを制御することが可能となる。 第11図の等価回路より明らかなように、IGBT素子２の
主電流iCは、MOSFET12を流れる電子電流ieとpnpトラン
ジスタ13のコレクタ電流（これは正孔電流）ihとの和に
なる。すなわちエミッタ端子Ｅに流れる電流をiEとすれ
ば、 iC＝iE＝ie＋ih …（１） の関数が成り立つ。これを第10図を用いて説明すれば、
ゲート電極８に印加された制御信号によりその下のＰ領
域５にチャネルが形成されてドレインすなわちN-領域４
に電子が注入され、一方pnpトランジスタ13のベースす
なわちN-領域４にコレクタすなわちP+領域３から正孔が
注入され、この注入された正孔の一部は上記電子と再結
合して消滅し、残りはコレクタ電流ihとなってＰ領域５
を流れる。 〔発明が解決しようとする問題点〕 従来の半導体装置であるIGBT装置１は以上のように構
成されており、IGBT素子２の主電流iCが例えばゲート端
子Ｇに印加されるノイズ等の何らかの外的原因により増
加すると、電子電流ieおよび正孔電流ihが増加する。こ
のとき正孔電流ihがある値を越えると、抵抗RSでの電圧
降下がnpnトランジスタ11の導通する閾値を越えてしま
い、言い換えればnpnトランジスタ11のベース・エミッ
タ間がその拡散電位以上に順バイアスされてしまい、そ
の結果、npnトランジスタ11とpnpトランジスタ13とから
成るpnpnサイリスタ部が導通状態となる。この状態では
ゲート端子Ｇに印加する制御信号によってIGBT素子２の
主電流iCを制御することはできなくなる。この現象はラ
ッチアップと呼ばれている。ラッチアップを防止するた
めには抵抗RSができるだけ小さくなるようにＰ領域５を
形成すればよいが、それにも限度がある。このため一旦
ラッチアップが発生すると、過大な主電流iCが無制御に
流れることになり、IGBT装置１を破壊するのみならずこ
れに接続されている周辺の機器に損傷を与えてしまうと
いう問題があった。 この発明は上記のような問題点を解消するためになさ
れたもので、ラッチアップの発生を有効に防止すること
ができる半導体装置を提供することを目的とする。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、半導体基板と、前記半
導体基板上に形成された絶縁ゲート型バイポーラトラン
ジスタと、前記絶縁ゲート型バイポーラトランジスタの
動作電流をモニタするモニタ端子とを備えている。 〔作用〕 この発明におけるモニタ端子を介してIGBT素子の動作
電流がモニタできるため、該動作電流が危険領域に達し
たときには適当な保護動作をとることによりラッチアッ
プに突入するのを回避することができる。 〔実施例〕 第１図はこの発明による半導体装置の一実施例である
IGBT装置の概略構造を示す断面図であり、第２図はその
等価回路を示す回路図である。この実施例に係るIGBT装
置１は、第10図および第12図に示す従来のIGBT装置１と
比べて次の点が異なっている。すなわち、並列接続され
た多数のIGBT素子２のうちの一部のIGBT素子２′のエミ
ッタ電極９は新たに設けられたモニタ端子Ｍにワイヤボ
ンディングにより接続されており、また残りのエミッタ
電極９をエミッタ端子Ｅにワイヤボンディングにより接
続する際、そのボンディングワイヤをエミッタ端子Ｅか
らさらに、新たら設けられたエミッタモニタ端子EMにま
で延長して、前記残りのエミッタ電極９がエミッタ端子
Ｅおよびエミッタモニタ端子EMの両方に接続されるよう
構成してある。他の構成は第10図および第12図に示す従
来のIGBT装置１と同様である。 この実施例に係るIGBT装置１では、第２図に示すよう
に端子ＭおよびEM間に外部抵抗Ｒを接続することによ
り、該外部抵抗Ｒの両端に現われる電位差によってIGBT
装置１の主電流ICをモニタすることができる。すなわち
外部抵抗Ｒを流れる電流iEはIGBT装置１のエミッタ電流
IEを分流したものであり、 IC＝IE …（２） の関係が成り立つことから、iEをモニタすることにより
主電流ICの値を知ることができる。IEに対するiEの割合
は、何個のIGBT素子２をモニタ端子Ｍに接続するかによ
り決定される。そしてiEのモニタリングによってICがラ
ッチアップ危険域に達したことが検知されれば、例えば
モニタ信号によって保護回路を動作させてゲート端子Ｇ
への制御信号を遮断することにより、ラッチアップの発
生を未然に防止できる。 ここで、第２図のIGBT素子２′に注目して、第11図の
場合と同様に、その主電流iC、pnpトランジスタ13のコ
レクタを流れる正孔電流をih、ＮチャネルMOSFET12を流
れる電子電流をieとする。第３図を参照して、時刻t0か
らt1の間の正常動作状態において、IGBT素子２′に定常
の主電流iC（これを第３図（Ａ）に示すようにiC0とす
る）が流れているものとする。この状態ではIGBT素子
２′はラッチアップしていないので、ゲート端子Ｇに与
える制御信号により主電流iCを制御することが可能であ
まる。この場合、抵抗RSを流れる正孔電流ih（これを第
３図（Ｃ）に示すようにih0とする）は近似的に次式で
与えられる。 ih0＝αN・iC0 …（３） ここでαNはpnpトランジスタ13のベース接地電流利得で
ある。この状態におけるエミッタ電流iEを第３図（Ｂ）
に示すようにiE0とすると、電流連続の条件から iE0＝iC0 …（４） が成り立つ。したがって、（３），（４）式より正孔電
流ih0とエミッタ電流iE0は比例関係にあるので、定常状
態であればエミッタ電流iEをモニタすることにより正孔
電流ihを正確にモニタすることができ、ラッチアップの
発生を正確に予見できる。なぜなら、ラッチアップの発
生は正孔電流ihの増大による抵抗RSでの電圧降下の増加
に起因するものだからである。 ところが、IGBT装置１の動作が過渡状態である場合に
は様子が異なり、上記した第１実施例では正孔電流ihを
正確にモニタするのが難しくなる。いま、IGBT装置１の
主電流ICが何らかの外的原因によってステップ状に増加
し、これに伴ってIGBT素子２′の主電流iCがiC0からiC1
（iC1＞iC0）へとステップ状に増加した後、再びiC0に
ステップ状に減少する場合を想定する。この場合のIGBT
素子２′の主電流iC、エミッタ電流iEおよび正孔電流ih
の時間的変化をそれぞれ第３図（Ａ），（Ｂ）および
（Ｃ）の時刻t1からt2の間に示す。 主電流iCがステップ状に増加すると、エミッタ電流iE
もステップ状に増加するが、正孔電流ihの増加はゆるや
かである。これは主電流iCの増加に起因する正孔が、pn
pトランジスタ13のベース領域であるN-層４に注入さ
れ、拡散したのち正孔電流ihとなって抵抗RSを流れるた
めである。第３図（Ｃ）の増加曲線は近似的に次式で与
えられる。 また第３図（Ｃ）の減少曲線は近似的に次式で与えられ
る。 ここで、ωNはpnpトランジスタ13のアルファ遮断角周波
数である。 第３図において、パルス幅（t2−t1）が大きくてωN
（t2−t1）＞＞１の関係が成立する場合には、第３図
（Ｃ）の増加曲線の最大値ihpは（５）式より求めら
れ、次のようになる。 ihp＝αNiC0＋αN（iC1−iC0）＝αNiC1 …（７） すなわちパルス幅が広い場合には、正孔電流ihは主電流
iCおよびエミッタ電流iEに比例するから、エミッタ電流
iEを測定することによって、正孔電流ihをモニタするこ
とができる。 一方、パルス幅（t2−t1）が短い場合には、（５）式
より、正孔電流ihの最大値ihpは次式で与えられる。 すなわち、パルス幅（t2−t1）が短い場合には、正孔電
流の最大値ihpはパルス幅の関数となり、必ずしも主電
流iCに比例しなくなる。そのため、上記した第１実施例
のIGBT装置１においては、正孔電流ihを必ずしも正確に
モニタすることができなくなり、例えば保護回路を連動
させた場合などには誤動作の可能性が出てくる。すなわ
ち、ラッチアップの原因であるihが危険域に達していな
いにもかかわらず、iEが危険域に達したことにより誤っ
て保護動作をとってしまう場合がある。 第４図はこのような問題点を改良した、この発明によ
る半導体装置の第２の実施例であるIGBT装置の構造を概
略的に示す断面図であり、第５図はその等価回路を示す
回路図である。この第２の実施例に係るIGBT装置１で
は、N-層４の表面内に形成された複数のＰ領域５の一部
５′に、N+領域６を設けていない。そしてこのＰ領域
５′に電気的に接続されるように例えばアルミから成る
検出電極14を形成し、この検出電極14をモニタ端子Ｍに
接続することにより、コレクタ端子Ｃとモニタ端子Ｍ間
にpnpトランジスタ15を作り出している。 pnpトランジスタ15のベース電流はMOSトランジスタ12
を介して供給されるので、pnpトランジスタ15は各IGBT
素子２のpnpトランジスタ13と同様に動作し、そのコレ
クタには各IGBT素子２のpnpトランジスタ13のコレクタ
に流れる正孔電流ihに応じた正孔電流ih′が流れる。し
たがって第５図に示すように、端子ＭおよびEM間に外部
抵抗Ｒを接続することにより、該外部抵抗Ｒの両端に表
われる電位差によってIGBT素子２の正孔電流ih自体を正
確にモニタすることができる。 前述したように、パルス幅の短い過電流が流れた場合
には、第１図および第２図に示す第１の実施例に係るIG
BT装置１では、ラッチアップの原因となる正孔電流ihを
正確にモニタすることができなくなる。これに対し本第
２の実施例においては、正孔電流ih自体をモニタするも
のであるため、過電流のパルス幅にかかわらず正孔電流
ihを正確にモニタすることが可能であり、このモニタ信
号によって保護回路を正確に動作させることが可能にな
る。 第６図は第４図および第５図に示した第２の実施例の
変形例に係るIGBT装置の構造を概略的に示す断面図であ
る。この変形例では同一のＰ領域５″内にエミッタ電極
９と検出電極14とを設けており、その他の構成は上記第
２の実施例と同様である。この変形例においても上記第
２の実施例と同様の効果を奏する。なお、第４図および
第６図において、検出電極14が設けられるＰ領域５′,
5″は１つであるように示してあるが、複数でもよいこ
とは勿論である。また第４図において、絶縁膜７および
ゲート電極８は検出電極14が設けられるＰ領域５′上に
も配置されているが、これは他の絶縁膜７およびゲート
電極８と同一形状にして製造を容易にするのが目的であ
って、動作上は必ずしもＰ領域５′上には存在する必要
はない。 第７図は上記第２の実施例の他の変形例に係るIGBT装
置の構造を示す斜視図であり、第８図および第９図はそ
れぞれ第７図の構造のＡ−Ａ′断面およびＢ−Ｂ′断面
を示す断面図である。この変形例は第６図の変形例と同
様、同一のＰ領域５″内にエミッタ電極９と検出電極14
とが併存する構造であるが、絶縁膜７およびゲート電極
８の一部を切り欠いて、N-層４の表面とN+領域６の表面
とで挟まれたＰ領域５″の表面上、すなわちMOSトラン
ジスタ12のチャネルが形成される領域上の一部に検出電
極14を設けている点が異なっている。この構造によれ
ば、端子ＭおよびEM間に外部抵抗を接続することにより
正孔電極ihをモニタすることが可能であるとともに、端
子ＭおよびEM間に入力インピーダンスの大きな電圧計を
接続することによって、npnトランジスタ11のベース・
エミッタ接合に印加される順バイアス電圧そのものをモ
ニタすることが可能になり、この電圧値がnpnトランジ
スタ11が導通する閾値に接近するか否かによりラッチア
ップの発生を最も直接的に予見できる。 なお上記実施例ではエミッタモニタ端子EMを設けてい
るが、これはエミッタ端子Ｅと併用することもできる。
また多数のIGBT素子が並列接続されたIGBT装置について
説明したが、第２の実施例およびその変形例は単一のIG
BT素子の場合にも適用できる。 〔発明の効果〕 以上説明したように、この発明によれば、IGBT素子の
動作電流をモニタするモニタ端子を設けたので、該動作
電流が危険域に達したときには適当な保護動作をとるこ
とによりラッチアップの発生を未然に防止でき、IGBT装
置自体やそれに接続される周辺の機器に過電流による損
傷を与えることがないなどの効果が得られる。
sulated Gate Bipolar Transistor;以下IGBTと称す）に
関し、特にそのラッチアップの防止に関する。 〔従来の技術〕 第10図は従来のIGBT装置の概略構造を示す断面図であ
る。一般にIGBT装置１は多数のIGBT素子２が並列接続さ
れた構造を有しており、単一のIGBT素子２の等価回路を
第11図、IGBT装置１全体の等価回路を第12図に示す。 第10図において、P+半導体基板３の一方主面上にはN-
層４がエピタキシャル成長されている。このN-層４の表
面から選択的に不純物を拡散して、複数のＰ領域５が形
成され、さらにこのＰ領域５の表面から選択的に不純物
を拡散して、各２個のN+領域６が形成されている。N-層
４の表面とN+領域６の表面とで挟まれたＰ領域５の表面
上には絶縁膜７が形成され、この絶縁膜７は隣接するIG
BT素子２間で一体となるようN-層４の表面上にも形成さ
れている。絶縁膜７上には例えばポリシリコンから成る
ゲート電極８が形成され、またＰ領域５およびN+領域６
の両方に電気的に接続されるように例えばアルミなどの
金属のエミッタ電極９が形成されている。このエミッタ
電極９は、同一Ｐ領域５内において隣接するIGBT素子２
間で共通に形成される。なおゲート電極８およびエミッ
タ電極９は、図示しない絶縁膜を介した多層構造とする
ことにより、多数のIGBT素子２に対しそれぞれ共通に電
気的につながった構造となっている。P+半導体基板３の
裏面には金属のコレクタ電極10が全IGBT素子２に対し一
体に形成されている。そしてゲート電極８はこのIGBT装
置１のゲート端子Ｇに、エミッタ電極９はエミッタ端子
Ｅに、またコレクタ電極10はコレクタ端子10にそれぞれ
ワイヤボンディングおよびダイボンディングにより接続
されている。 このように、各IGBT素子２は、P+基板３上にＮチャネ
ルの２重拡散縦型MOSFETを形成した構造を有しており、
また第11図の等価回路から明らかなように、pnpnサイリ
スタとＮチャネルMOSFETの複合素子であるといえる。コ
レクタ端子Ｃに正電圧が印加され、エミッタ端子Ｅが接
続され、ゲート端子Ｇに適当な制御電圧が印加される通
常動作時において、N-層４から成るドレインに正孔が注
入されるため、低いON抵抗が達成される。またゲート電
極８はトランジスタの能動領域から絶縁されているため
電流は流れない。つまりIGBT装置１はバイポーラトラン
ジスタの低いON抵抗とMOSFETの高い入力インピーダンス
の両特性を兼備しており、例えばIGBT素子２を数千個並
列接続したIGBT装置１を形成することにより、50A程度
の電流を流すことの可能な高性能なパワートランジスタ
が実現できる。 IGBT素子２に流れる電流が小さい範囲では、Ｐ領域５
の拡散抵抗RSの両端の電位差が小さく、npnトランジス
タ11のベース・エミッタ間が短絡状態に保たれる。この
状態ではnpnトランジスタ11は動作せず、IGBT素子２は
ＮチャネルMOSFET12とpnpトランジスタ13の複合素子と
して動作する。この場合にはpnpトランジスタ13のベー
ス電流がＮチャネルMOSFET12によって制御されることに
なるので、ゲート端子Ｇに加える制御信号によってIGBT
素子２の主電流iCを制御することが可能となる。 第11図の等価回路より明らかなように、IGBT素子２の
主電流iCは、MOSFET12を流れる電子電流ieとpnpトラン
ジスタ13のコレクタ電流（これは正孔電流）ihとの和に
なる。すなわちエミッタ端子Ｅに流れる電流をiEとすれ
ば、 iC＝iE＝ie＋ih …（１） の関数が成り立つ。これを第10図を用いて説明すれば、
ゲート電極８に印加された制御信号によりその下のＰ領
域５にチャネルが形成されてドレインすなわちN-領域４
に電子が注入され、一方pnpトランジスタ13のベースす
なわちN-領域４にコレクタすなわちP+領域３から正孔が
注入され、この注入された正孔の一部は上記電子と再結
合して消滅し、残りはコレクタ電流ihとなってＰ領域５
を流れる。 〔発明が解決しようとする問題点〕 従来の半導体装置であるIGBT装置１は以上のように構
成されており、IGBT素子２の主電流iCが例えばゲート端
子Ｇに印加されるノイズ等の何らかの外的原因により増
加すると、電子電流ieおよび正孔電流ihが増加する。こ
のとき正孔電流ihがある値を越えると、抵抗RSでの電圧
降下がnpnトランジスタ11の導通する閾値を越えてしま
い、言い換えればnpnトランジスタ11のベース・エミッ
タ間がその拡散電位以上に順バイアスされてしまい、そ
の結果、npnトランジスタ11とpnpトランジスタ13とから
成るpnpnサイリスタ部が導通状態となる。この状態では
ゲート端子Ｇに印加する制御信号によってIGBT素子２の
主電流iCを制御することはできなくなる。この現象はラ
ッチアップと呼ばれている。ラッチアップを防止するた
めには抵抗RSができるだけ小さくなるようにＰ領域５を
形成すればよいが、それにも限度がある。このため一旦
ラッチアップが発生すると、過大な主電流iCが無制御に
流れることになり、IGBT装置１を破壊するのみならずこ
れに接続されている周辺の機器に損傷を与えてしまうと
いう問題があった。 この発明は上記のような問題点を解消するためになさ
れたもので、ラッチアップの発生を有効に防止すること
ができる半導体装置を提供することを目的とする。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、半導体基板と、前記半
導体基板上に形成された絶縁ゲート型バイポーラトラン
ジスタと、前記絶縁ゲート型バイポーラトランジスタの
動作電流をモニタするモニタ端子とを備えている。 〔作用〕 この発明におけるモニタ端子を介してIGBT素子の動作
電流がモニタできるため、該動作電流が危険領域に達し
たときには適当な保護動作をとることによりラッチアッ
プに突入するのを回避することができる。 〔実施例〕 第１図はこの発明による半導体装置の一実施例である
IGBT装置の概略構造を示す断面図であり、第２図はその
等価回路を示す回路図である。この実施例に係るIGBT装
置１は、第10図および第12図に示す従来のIGBT装置１と
比べて次の点が異なっている。すなわち、並列接続され
た多数のIGBT素子２のうちの一部のIGBT素子２′のエミ
ッタ電極９は新たに設けられたモニタ端子Ｍにワイヤボ
ンディングにより接続されており、また残りのエミッタ
電極９をエミッタ端子Ｅにワイヤボンディングにより接
続する際、そのボンディングワイヤをエミッタ端子Ｅか
らさらに、新たら設けられたエミッタモニタ端子EMにま
で延長して、前記残りのエミッタ電極９がエミッタ端子
Ｅおよびエミッタモニタ端子EMの両方に接続されるよう
構成してある。他の構成は第10図および第12図に示す従
来のIGBT装置１と同様である。 この実施例に係るIGBT装置１では、第２図に示すよう
に端子ＭおよびEM間に外部抵抗Ｒを接続することによ
り、該外部抵抗Ｒの両端に現われる電位差によってIGBT
装置１の主電流ICをモニタすることができる。すなわち
外部抵抗Ｒを流れる電流iEはIGBT装置１のエミッタ電流
IEを分流したものであり、 IC＝IE …（２） の関係が成り立つことから、iEをモニタすることにより
主電流ICの値を知ることができる。IEに対するiEの割合
は、何個のIGBT素子２をモニタ端子Ｍに接続するかによ
り決定される。そしてiEのモニタリングによってICがラ
ッチアップ危険域に達したことが検知されれば、例えば
モニタ信号によって保護回路を動作させてゲート端子Ｇ
への制御信号を遮断することにより、ラッチアップの発
生を未然に防止できる。 ここで、第２図のIGBT素子２′に注目して、第11図の
場合と同様に、その主電流iC、pnpトランジスタ13のコ
レクタを流れる正孔電流をih、ＮチャネルMOSFET12を流
れる電子電流をieとする。第３図を参照して、時刻t0か
らt1の間の正常動作状態において、IGBT素子２′に定常
の主電流iC（これを第３図（Ａ）に示すようにiC0とす
る）が流れているものとする。この状態ではIGBT素子
２′はラッチアップしていないので、ゲート端子Ｇに与
える制御信号により主電流iCを制御することが可能であ
まる。この場合、抵抗RSを流れる正孔電流ih（これを第
３図（Ｃ）に示すようにih0とする）は近似的に次式で
与えられる。 ih0＝αN・iC0 …（３） ここでαNはpnpトランジスタ13のベース接地電流利得で
ある。この状態におけるエミッタ電流iEを第３図（Ｂ）
に示すようにiE0とすると、電流連続の条件から iE0＝iC0 …（４） が成り立つ。したがって、（３），（４）式より正孔電
流ih0とエミッタ電流iE0は比例関係にあるので、定常状
態であればエミッタ電流iEをモニタすることにより正孔
電流ihを正確にモニタすることができ、ラッチアップの
発生を正確に予見できる。なぜなら、ラッチアップの発
生は正孔電流ihの増大による抵抗RSでの電圧降下の増加
に起因するものだからである。 ところが、IGBT装置１の動作が過渡状態である場合に
は様子が異なり、上記した第１実施例では正孔電流ihを
正確にモニタするのが難しくなる。いま、IGBT装置１の
主電流ICが何らかの外的原因によってステップ状に増加
し、これに伴ってIGBT素子２′の主電流iCがiC0からiC1
（iC1＞iC0）へとステップ状に増加した後、再びiC0に
ステップ状に減少する場合を想定する。この場合のIGBT
素子２′の主電流iC、エミッタ電流iEおよび正孔電流ih
の時間的変化をそれぞれ第３図（Ａ），（Ｂ）および
（Ｃ）の時刻t1からt2の間に示す。 主電流iCがステップ状に増加すると、エミッタ電流iE
もステップ状に増加するが、正孔電流ihの増加はゆるや
かである。これは主電流iCの増加に起因する正孔が、pn
pトランジスタ13のベース領域であるN-層４に注入さ
れ、拡散したのち正孔電流ihとなって抵抗RSを流れるた
めである。第３図（Ｃ）の増加曲線は近似的に次式で与
えられる。 また第３図（Ｃ）の減少曲線は近似的に次式で与えられ
る。 ここで、ωNはpnpトランジスタ13のアルファ遮断角周波
数である。 第３図において、パルス幅（t2−t1）が大きくてωN
（t2−t1）＞＞１の関係が成立する場合には、第３図
（Ｃ）の増加曲線の最大値ihpは（５）式より求めら
れ、次のようになる。 ihp＝αNiC0＋αN（iC1−iC0）＝αNiC1 …（７） すなわちパルス幅が広い場合には、正孔電流ihは主電流
iCおよびエミッタ電流iEに比例するから、エミッタ電流
iEを測定することによって、正孔電流ihをモニタするこ
とができる。 一方、パルス幅（t2−t1）が短い場合には、（５）式
より、正孔電流ihの最大値ihpは次式で与えられる。 すなわち、パルス幅（t2−t1）が短い場合には、正孔電
流の最大値ihpはパルス幅の関数となり、必ずしも主電
流iCに比例しなくなる。そのため、上記した第１実施例
のIGBT装置１においては、正孔電流ihを必ずしも正確に
モニタすることができなくなり、例えば保護回路を連動
させた場合などには誤動作の可能性が出てくる。すなわ
ち、ラッチアップの原因であるihが危険域に達していな
いにもかかわらず、iEが危険域に達したことにより誤っ
て保護動作をとってしまう場合がある。 第４図はこのような問題点を改良した、この発明によ
る半導体装置の第２の実施例であるIGBT装置の構造を概
略的に示す断面図であり、第５図はその等価回路を示す
回路図である。この第２の実施例に係るIGBT装置１で
は、N-層４の表面内に形成された複数のＰ領域５の一部
５′に、N+領域６を設けていない。そしてこのＰ領域
５′に電気的に接続されるように例えばアルミから成る
検出電極14を形成し、この検出電極14をモニタ端子Ｍに
接続することにより、コレクタ端子Ｃとモニタ端子Ｍ間
にpnpトランジスタ15を作り出している。 pnpトランジスタ15のベース電流はMOSトランジスタ12
を介して供給されるので、pnpトランジスタ15は各IGBT
素子２のpnpトランジスタ13と同様に動作し、そのコレ
クタには各IGBT素子２のpnpトランジスタ13のコレクタ
に流れる正孔電流ihに応じた正孔電流ih′が流れる。し
たがって第５図に示すように、端子ＭおよびEM間に外部
抵抗Ｒを接続することにより、該外部抵抗Ｒの両端に表
われる電位差によってIGBT素子２の正孔電流ih自体を正
確にモニタすることができる。 前述したように、パルス幅の短い過電流が流れた場合
には、第１図および第２図に示す第１の実施例に係るIG
BT装置１では、ラッチアップの原因となる正孔電流ihを
正確にモニタすることができなくなる。これに対し本第
２の実施例においては、正孔電流ih自体をモニタするも
のであるため、過電流のパルス幅にかかわらず正孔電流
ihを正確にモニタすることが可能であり、このモニタ信
号によって保護回路を正確に動作させることが可能にな
る。 第６図は第４図および第５図に示した第２の実施例の
変形例に係るIGBT装置の構造を概略的に示す断面図であ
る。この変形例では同一のＰ領域５″内にエミッタ電極
９と検出電極14とを設けており、その他の構成は上記第
２の実施例と同様である。この変形例においても上記第
２の実施例と同様の効果を奏する。なお、第４図および
第６図において、検出電極14が設けられるＰ領域５′,
5″は１つであるように示してあるが、複数でもよいこ
とは勿論である。また第４図において、絶縁膜７および
ゲート電極８は検出電極14が設けられるＰ領域５′上に
も配置されているが、これは他の絶縁膜７およびゲート
電極８と同一形状にして製造を容易にするのが目的であ
って、動作上は必ずしもＰ領域５′上には存在する必要
はない。 第７図は上記第２の実施例の他の変形例に係るIGBT装
置の構造を示す斜視図であり、第８図および第９図はそ
れぞれ第７図の構造のＡ−Ａ′断面およびＢ−Ｂ′断面
を示す断面図である。この変形例は第６図の変形例と同
様、同一のＰ領域５″内にエミッタ電極９と検出電極14
とが併存する構造であるが、絶縁膜７およびゲート電極
８の一部を切り欠いて、N-層４の表面とN+領域６の表面
とで挟まれたＰ領域５″の表面上、すなわちMOSトラン
ジスタ12のチャネルが形成される領域上の一部に検出電
極14を設けている点が異なっている。この構造によれ
ば、端子ＭおよびEM間に外部抵抗を接続することにより
正孔電極ihをモニタすることが可能であるとともに、端
子ＭおよびEM間に入力インピーダンスの大きな電圧計を
接続することによって、npnトランジスタ11のベース・
エミッタ接合に印加される順バイアス電圧そのものをモ
ニタすることが可能になり、この電圧値がnpnトランジ
スタ11が導通する閾値に接近するか否かによりラッチア
ップの発生を最も直接的に予見できる。 なお上記実施例ではエミッタモニタ端子EMを設けてい
るが、これはエミッタ端子Ｅと併用することもできる。
また多数のIGBT素子が並列接続されたIGBT装置について
説明したが、第２の実施例およびその変形例は単一のIG
BT素子の場合にも適用できる。 〔発明の効果〕 以上説明したように、この発明によれば、IGBT素子の
動作電流をモニタするモニタ端子を設けたので、該動作
電流が危険域に達したときには適当な保護動作をとるこ
とによりラッチアップの発生を未然に防止でき、IGBT装
置自体やそれに接続される周辺の機器に過電流による損
傷を与えることがないなどの効果が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す断面構造図、第２図
はその等価回路を示す回路図、第３図はその動作時の各
部電流の時間的変化を示す図、第４図はこの発明の第２
の実施例を示す断面構造図、第５図はその等価回路を示
す回路図、第６図は第２の実施例の一変形例を示す断面
構造図、第７図は第２実施例の他の変形例を示す断面構
造図、第８図および第９図はそれぞれ第７図の構造のＡ
−Ａ′およびＢ−Ｂ′断面図、第10図は従来のIGBT装置
の断面構造図、第11図はIGBT素子の等価回路を示す回路
図、第12図は従来のIGBT装置の等価回路を示す回路図で
ある。 図において、１はIGBT装置、２はIGBT素子、３は半導体
基板、Ｍはモニタ端子である。 なお、各図中同一符号は同一または相当部分を示す。
はその等価回路を示す回路図、第３図はその動作時の各
部電流の時間的変化を示す図、第４図はこの発明の第２
の実施例を示す断面構造図、第５図はその等価回路を示
す回路図、第６図は第２の実施例の一変形例を示す断面
構造図、第７図は第２実施例の他の変形例を示す断面構
造図、第８図および第９図はそれぞれ第７図の構造のＡ
−Ａ′およびＢ−Ｂ′断面図、第10図は従来のIGBT装置
の断面構造図、第11図はIGBT素子の等価回路を示す回路
図、第12図は従来のIGBT装置の等価回路を示す回路図で
ある。 図において、１はIGBT装置、２はIGBT素子、３は半導体
基板、Ｍはモニタ端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板と、 前記半導体基板上に形成された絶縁ゲート型バイポーラ
トランジスタと、 前記絶縁ゲート型バイポーラトランジスタの動作電流を
モニタするモニタ端子とを備えた半導体装置であって、 前記半導体基板は第１の導電型を有し、 前記絶縁ゲート型バイポーラトランジスタは、 前記半導体基板の一方主面上に形成された第２の導電型
の層と、 前記層の表面内に形成された第１の導電型の第１の領域
と、 前記第１の領域の表面内に形成された第２の導電型の第
２の領域と、 前記層の表面と前記第２の領域の表面とで挟まれた前記
第１の領域の表面上に形成された絶縁膜と、 前記絶縁膜上に形成された制御電極と、 前記半導体基板の他方主面上に形成された第１電極と、 前記第１および第２の領域に電気的に接続されるよう形
成された第２電極とを備え、 複数個の前記絶縁ゲート型バイポーラトランジスタが前
記層を共有して設けられ、 該複数個の絶縁ゲート型バイポーラトランジスタの前記
第２電極の一部は前記モニタ端子に接続され、 前記複数個の絶縁ゲート型バイポーラトランジスタの前
記第２電極の残りならびに前記制御電極および第１電極
はそれぞれ共通接続されることを特徴とする半導体装
置。 ２．半導体基板と、 前記半導体基板上に形成された絶縁ゲート型バイポーラ
トランジスタと、 前記絶縁ゲート型バイポーラトランジスタの動作電流を
モニタするモニタ端子とを備えた半導体装置であって、 前記半導体基板は第１の導電型を有し、 前記絶縁ゲート型バイポーラトランジスタは、 前記半導体基板の一方主面上に形成された第２の導電型
の層と、 前記層の表面内に形成された第１の導電型の第１の領域
と、 前記第１の領域の表面内に形成された第２の導電型の第
２の領域と、 前記層の表面と前記第２の領域の表面とで挟まれた前記
第１の領域の表面上に形成された絶縁膜と、 前記絶縁膜上に形成された制御電極と、 前記半導体基板の他方主面上に形成された第１電極と、 前記第１および第２の領域に電気的に接続されるよう形
成された第２電極とを備え、 前記層の表面内に形成されるとともに、自身の表面内に
は前記第２の領域のような別領域が形成されない第１の
導電型の第３の領域と、 前記第３の領域に電気的に接続されるよう形成された検
出電極とをさらに備え、 前記検出電極は前記モニタ端子に接続されることを特徴
とする半導体装置。 ３．半導体基板と、 前記半導体基板上に形成された少なくとも１つの絶縁ゲ
ート型バイポーラトランジスタと、 前記絶縁ゲート型バイポーラトランジスタの動作電流を
モニタするモニタ端子とを備えた半導体装置であって、 前記半導体基板は第１の導電型を有し、 前記絶縁ゲート型バイポーラトランジスタは、 前記半導体基板の一方主面上に形成された第２の導電型
の層と、 前記層の表面内に形成された第１の導電型の第１の領域
と、 前記第１の領域の表面内に形成された第２の導電型の第
２の領域と、 前記層の表面と前記第２の領域の表面とで挟まれた前記
第１の領域の表面上に形成された絶縁膜と、 前記絶縁膜上に形成された制御電極と、 前記半導体基板の他方主面上に形成された第１電極と、 前記第１および第２の領域に電気的に接続されるよう形
成された第２電極とを備え、 少なくとも１つの前記絶縁ゲート型バイポーラトランジ
スタの前記第１の領域のみに電気的に接続されるよう形
成された検出電極をさらに備え、 前記検出電極は前記モニタ端子に接続されることを特徴
とする半導体装置。 ４．前記検出電極は前記層の表面と前記第２の領域の表
面とで挟まれた前記第１の領域の表面に電気的に接続さ
れる、特許請求の範囲第３項記載の半導体装置。 ５．前記絶縁膜およびその上に形成された前記制御電極
は切欠き部を有し、前記検出電極は前記切欠き部におい
て前記第１の領域の表面に電気的に接続される、特許請
求の範囲第４項記載の半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP62142713A JP2722453B2 (ja) | 1987-06-08 | 1987-06-08 | 半導体装置 |
| US07/296,861 US4990978A (en) | 1987-06-08 | 1989-01-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142713A JP2722453B2 (ja) | 1987-06-08 | 1987-06-08 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPS63306669A JPS63306669A (ja) | 1988-12-14 |
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ID=15321842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US5240865A (en) * | 1990-07-30 | 1993-08-31 | Texas Instruments Incorporated | Method of forming a thyristor on an SOI substrate |
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| JP2833610B2 (ja) * | 1991-10-01 | 1998-12-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| GB9222455D0 (en) * | 1992-10-26 | 1992-12-09 | Philips Electronics Uk Ltd | A current sensing circuit |
| DE19823768A1 (de) * | 1998-05-28 | 1999-12-02 | Bosch Gmbh Robert | Smartpower-Bauelement |
| JP5579013B2 (ja) * | 2010-10-08 | 2014-08-27 | 本田技研工業株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0620141B2 (ja) * | 1985-03-28 | 1994-03-16 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| DE3689680T2 (de) * | 1985-09-30 | 1994-06-23 | Toshiba Kawasaki Kk | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
| US4860080A (en) * | 1987-03-31 | 1989-08-22 | General Electric Company | Isolation for transistor devices having a pilot structure |
-
1987
- 1987-06-08 JP JP62142713A patent/JP2722453B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-13 US US07/296,861 patent/US4990978A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4990978A (en) | 1991-02-05 |
| JPS63306669A (ja) | 1988-12-14 |
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