JPS58192362A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58192362A JPS58192362A JP57077097A JP7709782A JPS58192362A JP S58192362 A JPS58192362 A JP S58192362A JP 57077097 A JP57077097 A JP 57077097A JP 7709782 A JP7709782 A JP 7709782A JP S58192362 A JPS58192362 A JP S58192362A
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- JP
- Japan
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- layer
- transistor
- resistance
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置、待に相Ｗａ形ＭＯＳ集
積回ｗ／！ｒ装置ｔ（ＣＭＯＢＩＣ）の改良に関するも
のである。
積回ｗ／！ｒ装置ｔ（ＣＭＯＢＩＣ）の改良に関するも
のである。
０ＭＯ８ＩＣはｌ丙ｉｔ旭力が少なく励作電諒電出範白
が広いなどの利点をもっているので、近年急激に広く利
用されるようになつ友。しかし、この０ＭＯ８ＩＣは同
一基板にｐチャネルＭＯ８）ランジスタ（ｐ−ＭＯＩ３
Ｔ）とｎチャネルＭＯ８トラ／ジスタ（ｎ−ＭＯＥＴ）
とが形成されるので、これを構成するｐ形拡敏層とｎ形
拡散層との閣で寄生バイポーラトラ／ジスクが形成され
、ラッチアップと呼ばれる０ＭＯ８ＩＣ独特の現象が生
じ、この現象の几めに素子の破壊が発生し、これがＣＭ
ＯＢＩＣの最大の欠点といわれている。
が広いなどの利点をもっているので、近年急激に広く利
用されるようになつ友。しかし、この０ＭＯ８ＩＣは同
一基板にｐチャネルＭＯ８）ランジスタ（ｐ−ＭＯＩ３
Ｔ）とｎチャネルＭＯ８トラ／ジスタ（ｎ−ＭＯＥＴ）
とが形成されるので、これを構成するｐ形拡敏層とｎ形
拡散層との閣で寄生バイポーラトラ／ジスクが形成され
、ラッチアップと呼ばれる０ＭＯ８ＩＣ独特の現象が生
じ、この現象の几めに素子の破壊が発生し、これがＣＭ
ＯＢＩＣの最大の欠点といわれている。
第１図は０ＭＯ８回路の最小単位を示す回路図で、Ａは
ｐ −ＭＯａＴで、（１０１）はそのソース、（１０２
）はそのドレイン、Ｂはｎ −ＭＯＥＴで、 （１０
３）はそのソース、（１０４）はそのドレインで、ｐ
−ＭＯＥＴ Ａのソー ス（１０１）は電源端子ＶＤＤ
ｉｃ％ｎ −ＭＯＥＴ Ｂ （Ｄ７−ス（１０３）は
鴫源端子ＶｓｓＫ接続され、両ＭＯ８Ｔ Ａ、Ｂのゲー
トは共通にへ力喝子工ＮｉＣ接続され、ｐ−ＭＯＥＴ
Ａのドレイン（１０２）とｎ −ＭＯＥＴ Ｂのドレイ
ン（１０４）とは共通に出力端子ＯＵＴに接続される。
ｐ −ＭＯａＴで、（１０１）はそのソース、（１０２
）はそのドレイン、Ｂはｎ −ＭＯＥＴで、 （１０
３）はそのソース、（１０４）はそのドレインで、ｐ
−ＭＯＥＴ Ａのソー ス（１０１）は電源端子ＶＤＤ
ｉｃ％ｎ −ＭＯＥＴ Ｂ （Ｄ７−ス（１０３）は
鴫源端子ＶｓｓＫ接続され、両ＭＯ８Ｔ Ａ、Ｂのゲー
トは共通にへ力喝子工ＮｉＣ接続され、ｐ−ＭＯＥＴ
Ａのドレイン（１０２）とｎ −ＭＯＥＴ Ｂのドレイ
ン（１０４）とは共通に出力端子ＯＵＴに接続される。
４２図は第１図の回路を実際に構成し友従来の０ＭＯ８
ＩＣの構造を示す断面図で、（１０５）はｎ−形半導体
基板、（１０６）はｎ −ＭＯＢＴ Ｂ Ｋ形成するｐ
−形アイランド、（１０））は絶縁層、（１０８）は金
属電極、（１０９）は−源端子Ｖ８８のためのｐ十形コ
ンタクト層、（１１０）は電源端子ＶＤＤのためのｎ十
形コンタクト層である。
ＩＣの構造を示す断面図で、（１０５）はｎ−形半導体
基板、（１０６）はｎ −ＭＯＢＴ Ｂ Ｋ形成するｐ
−形アイランド、（１０））は絶縁層、（１０８）は金
属電極、（１０９）は−源端子Ｖ８８のためのｐ十形コ
ンタクト層、（１１０）は電源端子ＶＤＤのためのｎ十
形コンタクト層である。
さて、このＭＯ８工ＣではラッチアップＩＣ関するバイ
ポーラトランジスタ及び抵抗が第２図に破線で示すよう
に寄生する。（１１はＩ） −ＭＯｆ３Ｔ Ａのｐ十形
ソース領域（１ｏｌ）とｎ−形＆４１ （１０５）とｐ
−形アイランＦ （１０６）との間に形成されるｐｎｐ
トランジスタ、（２）はｐ −ＭＯＢＴムのｐ十形ド
レイン領域（１０２）とｎ−形Ａ板（１０５）とｐ−形
アイランド（１０６）との間に形成されるｐｎｐ トラ
ンジスタ、（３）はｎ −ＭＯ８ＴＢのｎ十形ソース領
域（１０３）とｐ−形アイランド（１０６）とｎ−形基
板（１０５）との間に形成されるｎｐｎトランジスタ、
（４）はｎ −ＭＯＢＴ Ｂのｎ十形ドレイン領域（１
０４）とｐ−形アイ２ンド（１０６）とｎ−形基板（１
０５）との間に形成されるｎｐｎ ）ランジスタ、（５
Ｊはｎ−形基板（１０５）内の電源端子ＶＤＤへ至るま
での抵抗、【６）はｐ −ＭＯＢＴムのｐ十形ソース領
域（ｍｏｌ）内の抵抗、（７）はｐ−形アイランド（１
０６）内の＃ｉ源噛子ｖ８８へ至るまでの抵抗、（８１
はｎ −ＭＯＢＴ Ｂのｎ十形ソース顕職（１０３）内
の抵抗である。
ポーラトランジスタ及び抵抗が第２図に破線で示すよう
に寄生する。（１１はＩ） −ＭＯｆ３Ｔ Ａのｐ十形
ソース領域（１ｏｌ）とｎ−形＆４１ （１０５）とｐ
−形アイランＦ （１０６）との間に形成されるｐｎｐ
トランジスタ、（２）はｐ −ＭＯＢＴムのｐ十形ド
レイン領域（１０２）とｎ−形Ａ板（１０５）とｐ−形
アイランド（１０６）との間に形成されるｐｎｐ トラ
ンジスタ、（３）はｎ −ＭＯ８ＴＢのｎ十形ソース領
域（１０３）とｐ−形アイランド（１０６）とｎ−形基
板（１０５）との間に形成されるｎｐｎトランジスタ、
（４）はｎ −ＭＯＢＴ Ｂのｎ十形ドレイン領域（１
０４）とｐ−形アイ２ンド（１０６）とｎ−形基板（１
０５）との間に形成されるｎｐｎ ）ランジスタ、（５
Ｊはｎ−形基板（１０５）内の電源端子ＶＤＤへ至るま
での抵抗、【６）はｐ −ＭＯＢＴムのｐ十形ソース領
域（ｍｏｌ）内の抵抗、（７）はｐ−形アイランド（１
０６）内の＃ｉ源噛子ｖ８８へ至るまでの抵抗、（８１
はｎ −ＭＯＢＴ Ｂのｎ十形ソース顕職（１０３）内
の抵抗である。
第３図は第２図に破線で示し九寄生素子による寄生回路
の構成を示す回路図である。
の構成を示す回路図である。
次に、縞２図及び４３図を用いてラッチアップ現象時の
動作を説明する。いま、出力端子ＯＵＴ ＶＣ負のサー
ジ電圧が印加されると、ｐ−形アイランド（ｉｏａ）と
ｎ −ＭＯＢＴ Ｂのｎ十形ドレイン（１０４）との関
に順方向ｉｌ流が流れ、これによってｎｐｎ ）ランジ
スク（４）が導通状態になり、ｎ−形基板（１（１５）
からｎ −ＭＯＢＴ Ｂ （Ｏｎ十形ドレイン（１０４
） ＶＣ向けてｎｐｎ ）ランジスタ（４）の増幅率ｈ
ｙｚ４で増幅された電流が流れ、この電流は４ｆＪ！ｊ
Ａ端子ＶＤＤから抵抗（５）を介して供給される。そこ
で、この電ｔｌＬＶｃよってｐｎｐ ）ランジスタ（１
１のベース・エミッタ間が順バイアスされｓ Ｉ”Ｐ
ＦランジスタＦｉｌは導通し、電流 −が電源端
子ｖＤＤから抵抗量＋ ＰｎＰ ｌ’ツンジスタ【１１
及び抵抗（７）を通して砿源端子ＶＳＳへ流れる。これ
によって、更Ｋ ｎｐｎ ）ランジスタ（３）が順バイ
アスされ、ｐｎｐトランジスタＦｉ＋のベース１１鬼を
引くので、上述の出力端子ＯＵＴへのサージ入力が／Ｊ
（ｑつでもｐｎｐ トランジスタ（１）とｎｐｎ ト
ランジスタ（３）とによるサイリスク構成のために電源
端子ＶＤＤ −ＶＳＳ間に大きな電流が流れつづけ、素
子を破談に至らしめる。
動作を説明する。いま、出力端子ＯＵＴ ＶＣ負のサー
ジ電圧が印加されると、ｐ−形アイランド（ｉｏａ）と
ｎ −ＭＯＢＴ Ｂのｎ十形ドレイン（１０４）との関
に順方向ｉｌ流が流れ、これによってｎｐｎ ）ランジ
スク（４）が導通状態になり、ｎ−形基板（１（１５）
からｎ −ＭＯＢＴ Ｂ （Ｏｎ十形ドレイン（１０４
） ＶＣ向けてｎｐｎ ）ランジスタ（４）の増幅率ｈ
ｙｚ４で増幅された電流が流れ、この電流は４ｆＪ！ｊ
Ａ端子ＶＤＤから抵抗（５）を介して供給される。そこ
で、この電ｔｌＬＶｃよってｐｎｐ ）ランジスタ（１
１のベース・エミッタ間が順バイアスされｓ Ｉ”Ｐ
ＦランジスタＦｉｌは導通し、電流 −が電源端
子ｖＤＤから抵抗量＋ ＰｎＰ ｌ’ツンジスタ【１１
及び抵抗（７）を通して砿源端子ＶＳＳへ流れる。これ
によって、更Ｋ ｎｐｎ ）ランジスタ（３）が順バイ
アスされ、ｐｎｐトランジスタＦｉ＋のベース１１鬼を
引くので、上述の出力端子ＯＵＴへのサージ入力が／Ｊ
（ｑつでもｐｎｐ トランジスタ（１）とｎｐｎ ト
ランジスタ（３）とによるサイリスク構成のために電源
端子ＶＤＤ −ＶＳＳ間に大きな電流が流れつづけ、素
子を破談に至らしめる。
同様に、出力端子ＯＵＴに正のサージ電圧が印加される
と、ｐ −ＭＯＢＴムのｐ十形ドレイン（１０２）とｎ
−形基板（１（１５）との閾に順方向４訛が流れ、これ
によってｐｎｐ トランジスタ（２）が導通状態１てな
り、ｐ−形アイ２ンド（１０６）からｐ −ＭＯＢＴ
Ａ（Ｄｐ十形ドレイン（１０２）に向けてｐｎｐ トラ
ンジスタ（２）の４幅率ｈＦｇ＊で増＠された電流が抵
抗１７３を通し４ｇ！端子Ｖ８８へ流れる。そこで、こ
の電流によってｎｐｎ トランジスタ（３）のベース・
エミッタ間が職バイアスされ、ｎｐｎ トランジスタ（
３）は導通し、電流が電源端子ＶＤＤから抵抗（５）、
ｎｐｎ トランジスタ（３）及び抵抗（８」を通して
電源４子ＶＳＳへ流れる。これによって、更Ｋ ｐｎｐ
トランジスタ（１）が蝋バイアスされ、ｎｐｎ ）ラ
ンジスク（３）のベース電流を供給するので、上述の出
力端子ＯＵＴへのサージ入力がなくなってもｐｎｐ ）
ランジス声（１）とｎｐｎ ？ ９ンジスク（３）とに
よるサイリスク構成のためＫ１１ｌＥ源端子ＶＤｉｌ−
ＶＳＳ間に大きな電流が流れつづけ、素子を破壊に至ら
しめる。
と、ｐ −ＭＯＢＴムのｐ十形ドレイン（１０２）とｎ
−形基板（１（１５）との閾に順方向４訛が流れ、これ
によってｐｎｐ トランジスタ（２）が導通状態１てな
り、ｐ−形アイ２ンド（１０６）からｐ −ＭＯＢＴ
Ａ（Ｄｐ十形ドレイン（１０２）に向けてｐｎｐ トラ
ンジスタ（２）の４幅率ｈＦｇ＊で増＠された電流が抵
抗１７３を通し４ｇ！端子Ｖ８８へ流れる。そこで、こ
の電流によってｎｐｎ トランジスタ（３）のベース・
エミッタ間が職バイアスされ、ｎｐｎ トランジスタ（
３）は導通し、電流が電源端子ＶＤＤから抵抗（５）、
ｎｐｎ トランジスタ（３）及び抵抗（８」を通して
電源４子ＶＳＳへ流れる。これによって、更Ｋ ｐｎｐ
トランジスタ（１）が蝋バイアスされ、ｎｐｎ ）ラ
ンジスク（３）のベース電流を供給するので、上述の出
力端子ＯＵＴへのサージ入力がなくなってもｐｎｐ ）
ランジス声（１）とｎｐｎ ？ ９ンジスク（３）とに
よるサイリスク構成のためＫ１１ｌＥ源端子ＶＤｉｌ−
ＶＳＳ間に大きな電流が流れつづけ、素子を破壊に至ら
しめる。
以上のようにＣＭＯＢＩＣでは寄生バイポーラトランジ
スタをその＃Ｉ造上避けることができず、ラッチアップ
現象が大きな問題であった。
スタをその＃Ｉ造上避けることができず、ラッチアップ
現象が大きな問題であった。
最近では、第４図のように妬濃度ｎ十形半導体基板（Ｉ
ｌｌ）上に、ｎ″″形層（１０５）をエピタキシャル成
長させ、このｎ−形層（１０５） ［Ｉ）−形アイラン
ド（１０６）を作る構造にすることによってラッチアッ
プ現Ｊｉ！を防ぐ方法をとってい９゜ これは半４体基板の一度を大きくすることによって、寄
生のバイポーラのｐｎｐ ｌ’ランジスタのベース濃度
を上げ、ベース中でギヤリアをできるた′け多く再結合
させることによシ、ｐｎｐ ）ランジスタ（１１，（２
）の増幅率ｈｒｌを低くしラッチアップ財産が大きくな
る効果をねらったものである。
ｌｌ）上に、ｎ″″形層（１０５）をエピタキシャル成
長させ、このｎ−形層（１０５） ［Ｉ）−形アイラン
ド（１０６）を作る構造にすることによってラッチアッ
プ現Ｊｉ！を防ぐ方法をとってい９゜ これは半４体基板の一度を大きくすることによって、寄
生のバイポーラのｐｎｐ ｌ’ランジスタのベース濃度
を上げ、ベース中でギヤリアをできるた′け多く再結合
させることによシ、ｐｎｐ ）ランジスタ（１１，（２
）の増幅率ｈｒｌを低くしラッチアップ財産が大きくな
る効果をねらったものである。
しかし、第４図に示す構造にすると、ｐｎｐ ）ランジ
スクＩｌｌ 、 ＋２）の増幅率ｈＢを低くしラッチア
ップ耐量を太き（することはできるが、１１！１ｄＩｋ
ｆ：ｎ＋形半導体基板（Ｉｌｌ）上に、濃度の薄いｎ−
形＆散層（ユ０５）を形成していΦ友めに、１１＋１ｉ
ｉ−変のｎ＋が浮き上がりｐ−形拡散層のアイランド（
１０６）にぶつかってしまい、アイランドと基板間の耐
圧が低ドしてしまうという問題ρｆ生じる。ま几静生の
ｐｎｐ トランジスタｆｌｌ 、 （２７の増−率ｈｙ
、は低下するかわり、ｎｐｎ トランジスタは樋譲匿Ｏ
ｎ＋が浮き上がるためペース長が短くなり増幅率は＊ｖ
ｃ、＊加してしまうという問題も生じている。
スクＩｌｌ 、 ＋２）の増幅率ｈＢを低くしラッチア
ップ耐量を太き（することはできるが、１１！１ｄＩｋ
ｆ：ｎ＋形半導体基板（Ｉｌｌ）上に、濃度の薄いｎ−
形＆散層（ユ０５）を形成していΦ友めに、１１＋１ｉ
ｉ−変のｎ＋が浮き上がりｐ−形拡散層のアイランド（
１０６）にぶつかってしまい、アイランドと基板間の耐
圧が低ドしてしまうという問題ρｆ生じる。ま几静生の
ｐｎｐ トランジスタｆｌｌ 、 （２７の増−率ｈｙ
、は低下するかわり、ｎｐｎ トランジスタは樋譲匿Ｏ
ｎ＋が浮き上がるためペース長が短くなり増幅率は＊ｖ
ｃ、＊加してしまうという問題も生じている。
また、高媛厩のｎ＋が浮き上がってもアイランドにぶつ
からない（らいのｇさＩＣｎ−形層（１０５）をエビタ
千シャル成長させると、今麓はｐｎｐ トランジスタｆ
ｉ＋ 、 ＋２） において１訛がｐ＋ （ｌｏｇ）
、（１０２） −＋ ｎ−（１０５）→ｐ−（１０６）
を通る経路とｐ＋ （１０１）、（１０２）４ ｎ＋
（１１１） →Ｐ −（１０６）を通る経路のうちｐ＋
（１０１）＋（１０２） →ｎ−（１０５） ４ ｐ−
（１０６）をＪ ６ ｉａ’ｌＪ合が多くなり、その分
ｐｎｐ トランジスタのＩＩＩ幅率ｈ［が増加してしま
う。また、エピタキシャル層の厚さを増加させるにつれ
て、価格が上昇してしまう。
からない（らいのｇさＩＣｎ−形層（１０５）をエビタ
千シャル成長させると、今麓はｐｎｐ トランジスタｆ
ｉ＋ 、 ＋２） において１訛がｐ＋ （ｌｏｇ）
、（１０２） −＋ ｎ−（１０５）→ｐ−（１０６）
を通る経路とｐ＋ （１０１）、（１０２）４ ｎ＋
（１１１） →Ｐ −（１０６）を通る経路のうちｐ＋
（１０１）＋（１０２） →ｎ−（１０５） ４ ｐ−
（１０６）をＪ ６ ｉａ’ｌＪ合が多くなり、その分
ｐｎｐ トランジスタのＩＩＩ幅率ｈ［が増加してしま
う。また、エピタキシャル層の厚さを増加させるにつれ
て、価格が上昇してしまう。
この発明は上記のような従来のものの欠点を除去するた
めＶｃｔされ之もので、基板とアイランド閾の耐圧が低
下することなしに、寄生バイポーラトランジスタの増幅
率ｈＮ’Ｚを低くなるようにすることによって、ラッチ
アップ耐量の大きいＣＭＯ８工Ｃを提供することを目的
としている。
めＶｃｔされ之もので、基板とアイランド閾の耐圧が低
下することなしに、寄生バイポーラトランジスタの増幅
率ｈＮ’Ｚを低くなるようにすることによって、ラッチ
アップ耐量の大きいＣＭＯ８工Ｃを提供することを目的
としている。
第５図はこの発明の一実施例の構造を示す断面図で、第
２図及び第３図の従来例と同等部分は向′−符号で示し
、その説明は省略する。すなわち、ｐ−形アイランド以
外の直下にｎ十形拡散領域の禰込み層を形成した以外は
第２図の従来例と同一である。
２図及び第３図の従来例と同等部分は向′−符号で示し
、その説明は省略する。すなわち、ｐ−形アイランド以
外の直下にｎ十形拡散領域の禰込み層を形成した以外は
第２図の従来例と同一である。
次Ｖこ、第５図について、従来の回ｗｌｒＶｃ比して改
良され九ｎ十形拡散領域の堀込み層（１１２）の効果に
ついて説明する。先に説明したように、出力端子ＯＵＴ
に正のサージ電圧が印／ＪＯされたときにｓ ｐ”ｐｒ
トランジスタ（２）のコレクタＶｃｆＬれ口電流が大き
い（すなわち、ｐｎｐ ）ランジスタ（４）の増幅率ｈ
ｒＥが大きい）とｎｐｎ トランジスタ（３）のペース
電流が大きくなりラッチアップ状態に突入するのである
が、この実施例のようＶＣｎ十形拡敏顧填の城込み層（
１１２）をｐ−形アイランドに接しないように設けると
、ｐｎｐ ） ９ンジスクｉｌ＋ 、 ［２）のペース
ａｒｔが績くなるため、ペース中でキャリアが再結合す
る数が増加し、その分流れる電流が少な（なり、増幅率
ｈ１１が低下し、ラッチアップ耐量が大きくなる。
良され九ｎ十形拡散領域の堀込み層（１１２）の効果に
ついて説明する。先に説明したように、出力端子ＯＵＴ
に正のサージ電圧が印／ＪＯされたときにｓ ｐ”ｐｒ
トランジスタ（２）のコレクタＶｃｆＬれ口電流が大き
い（すなわち、ｐｎｐ ）ランジスタ（４）の増幅率ｈ
ｒＥが大きい）とｎｐｎ トランジスタ（３）のペース
電流が大きくなりラッチアップ状態に突入するのである
が、この実施例のようＶＣｎ十形拡敏顧填の城込み層（
１１２）をｐ−形アイランドに接しないように設けると
、ｐｎｐ ） ９ンジスクｉｌ＋ 、 ［２）のペース
ａｒｔが績くなるため、ペース中でキャリアが再結合す
る数が増加し、その分流れる電流が少な（なり、増幅率
ｈ１１が低下し、ラッチアップ耐量が大きくなる。
ま几、ｓ度の濃いｎ＋が浮き上がってもｐ−形アイラン
ドにぶつからないため、アイランドと基板間の耐圧は低
下することなく、ま７ｔｎｐｎトランジスタ（３） 、
（４１のペース長も変化しｔい几め、増幅率ｈＦｌが
増加することはない。さらに、第４図に比べ寄生Ｐｎｌ
Ｐ ）ランジスタのペース領域中の高−縦部分の塩込み
層とエミッタ領域との距離が近づく為にペース領域中で
再結合するキャリアが多くなり寄生ｐｎｐのｈｒ翼をざ
らに下げることができる。
ドにぶつからないため、アイランドと基板間の耐圧は低
下することなく、ま７ｔｎｐｎトランジスタ（３） 、
（４１のペース長も変化しｔい几め、増幅率ｈＦｌが
増加することはない。さらに、第４図に比べ寄生Ｐｎｌ
Ｐ ）ランジスタのペース領域中の高−縦部分の塩込み
層とエミッタ領域との距離が近づく為にペース領域中で
再結合するキャリアが多くなり寄生ｐｎｐのｈｒ翼をざ
らに下げることができる。
ま之、１Ｉｉ４図に比ベエビタキシャル層の厚さを薄く
できる為、価格を下げることが可能となる。
できる為、価格を下げることが可能となる。
ま之、上記実施例では、ｎ−形半導体基板にｐ−形アイ
ランドを形成した０Ｍ０８ＩＯｉＣｎ十形拡散領域の堀
込み層を作った場合について説明したが、逆の場合、つ
まりｐ−形半導１４４板Ｋｎ−形アイランドを形成し′
ｆｃＣＭＯＥＩ ＸＯにｐ十形拡＃！１頭域の埋込み層
を作った場合も、上記実施＋ｆｌＪと同様の効果を奏す
る。
ランドを形成した０Ｍ０８ＩＯｉＣｎ十形拡散領域の堀
込み層を作った場合について説明したが、逆の場合、つ
まりｐ−形半導１４４板Ｋｎ−形アイランドを形成し′
ｆｃＣＭＯＥＩ ＸＯにｐ十形拡＃！１頭域の埋込み層
を作った場合も、上記実施＋ｆｌＪと同様の効果を奏す
る。
以上詳述したように、この発明ｖｃなる０ＭＯ８ＩＣで
は、半導体基板と同じ尋゛喝形でａ反の痛い拡散−城Ｄ
ＪＪ込す層を設けたので、基板とアイランド関の耐圧を
下げることなく、ラッチアップ現象の原因となる寄生バ
イポーラトランジスタの増幅率ｈｒｌｅを下げラッチア
ップ耐Ｊｉｌを同上させることができる。
は、半導体基板と同じ尋゛喝形でａ反の痛い拡散−城Ｄ
ＪＪ込す層を設けたので、基板とアイランド関の耐圧を
下げることなく、ラッチアップ現象の原因となる寄生バ
イポーラトランジスタの増幅率ｈｒｌｅを下げラッチア
ップ耐Ｊｉｌを同上させることができる。
第１図は０Ｍ０８回路の最小皐位を示す回路図、第２図
は第１図の回路を実際に構成し之従来のＣＭＯ８工ＣＯ
構造を寄生索子とともにボす断面図、第３図は第２図の
従来例における野生素子による寄生回路を示す回路図１
，１４図はラッチアップ防止の７ヒめの改良を行なった
従来例を寄生本子とともに示す断面図、ｉｇｓ図はこの
発明の一実施例の構造を寄生素子とともにボすｆｉ面図
である。 図において、ムはｐ −ＭＯ８Ｔ 、 （１０１）はｐ
十形ソース拡散鎖酸、（よ０２）はｐ十形ドレイン拡散
領域、Ｂはｎ −ＭＯ８Ｔ 、 （１０３）はｎ十形ソ
ース拡敏咳域、（１０４）はｎ十形ドレイン拡散鎖酸、
（１０５）はｎ−形半導体基板、（１０６）はｐ−形ア
イランド、（ｉｌｌ）はｎ十形半導体基板、（１１２）
はｎ十形拡敏額城の填込み層である。 なお、図中、同一符号は同一ま几は相当部分を示す。 代理人 Ｘｌｌ 慣 − 第４図 第５図 ／６ｆ 手続補正書（自発） 特許庁長官殿 １゛１（件の表示 特願昭６７−７τ０９７号２
づ（明の名称 半導体集積１ｇ１ｗ６装置 （、ｈｌｉ＋Ｉ：、をする古 ６、補正の対象 明細書の発明の詳細な説明の欄並びに図面６、補正の内
容 （１）図中、第８図および第４図を別紙のとおり訂正す
る。 第３図 第４図
は第１図の回路を実際に構成し之従来のＣＭＯ８工ＣＯ
構造を寄生索子とともにボす断面図、第３図は第２図の
従来例における野生素子による寄生回路を示す回路図１
，１４図はラッチアップ防止の７ヒめの改良を行なった
従来例を寄生本子とともに示す断面図、ｉｇｓ図はこの
発明の一実施例の構造を寄生素子とともにボすｆｉ面図
である。 図において、ムはｐ −ＭＯ８Ｔ 、 （１０１）はｐ
十形ソース拡散鎖酸、（よ０２）はｐ十形ドレイン拡散
領域、Ｂはｎ −ＭＯ８Ｔ 、 （１０３）はｎ十形ソ
ース拡敏咳域、（１０４）はｎ十形ドレイン拡散鎖酸、
（１０５）はｎ−形半導体基板、（１０６）はｐ−形ア
イランド、（ｉｌｌ）はｎ十形半導体基板、（１１２）
はｎ十形拡敏額城の填込み層である。 なお、図中、同一符号は同一ま几は相当部分を示す。 代理人 Ｘｌｌ 慣 − 第４図 第５図 ／６ｆ 手続補正書（自発） 特許庁長官殿 １゛１（件の表示 特願昭６７−７τ０９７号２
づ（明の名称 半導体集積１ｇ１ｗ６装置 （、ｈｌｉ＋Ｉ：、をする古 ６、補正の対象 明細書の発明の詳細な説明の欄並びに図面６、補正の内
容 （１）図中、第８図および第４図を別紙のとおり訂正す
る。 第３図 第４図
Claims (1)
- （１１−専一形の半凛体基板同Ｖζこれと逆の尋−形の
アイランドを形成して、ｐチャ洋ルＭＯ８トランジスタ
とｎチャネルＭＯ８ｌ−ランジスメとを形成し、これら
を直列に接続し℃相補形ＭＯ８！積回路を構成するもの
Ｖζおいて、上記半導体承板と同じ導電形で半纏体基板
より繊度の績い埋込み／！を、その上面が上記アイラン
ドの拡故深さよりも浅く、上記ｐチャネル、ｎチャネル
ＭＯ８ｌ−ランジスラのソース・ドレインの拡ｆＬ凍さ
よりも關い位置ｌζ、かつ上記アイ２ンドＶｃ［しない
ように設けたことを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077097A JPS58192362A (ja) | 1982-05-06 | 1982-05-06 | 半導体集積回路装置 |
| NL8301554A NL8301554A (nl) | 1982-05-06 | 1983-05-03 | Geintegreerde schakeling-inrichting van het cmos-type. |
| DE19833316680 DE3316680A1 (de) | 1982-05-06 | 1983-05-06 | Integrierte cmos-schaltung mit erhoehter widerstandsfaehigkeit gegen latch-up-effekt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077097A JPS58192362A (ja) | 1982-05-06 | 1982-05-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58192362A true JPS58192362A (ja) | 1983-11-09 |
Family
ID=13624276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57077097A Pending JPS58192362A (ja) | 1982-05-06 | 1982-05-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192362A (ja) |
-
1982
- 1982-05-06 JP JP57077097A patent/JPS58192362A/ja active Pending
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