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CN1638111A - 半导体元件的制造方法 - Google Patents

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CN1638111A
CN1638111A CNA2004101048856A CN200410104885A CN1638111A CN 1638111 A CN1638111 A CN 1638111A CN A2004101048856 A CNA2004101048856 A CN A2004101048856A CN 200410104885 A CN200410104885 A CN 200410104885A CN 1638111 A CN1638111 A CN 1638111A
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CN
China
Prior art keywords
lead
wire
sealing body
resin sealing
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004101048856A
Other languages
English (en)
Inventor
深谷修大
新谷俊幸
长谷部一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
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Abstract

本发明公开了一种封装可靠性提高的半导体元件。该半导体元件所用的每个引线均有一个第一表面、一个第二表面、一个第一端面、一个第二端面和一个凹陷部分；所述第一表面位于树脂密封体的主表面和与树脂密封体的主表面相对的后表面之间，所述第二表面位于与第一表面相对的一侧并且从树脂密封体的后表面暴露出来，所述第一端面位于半导体芯片侧，所述第二端面位于与第一端面相对的一侧并且从树脂密封体的侧面暴露出来，所述凹陷部分从第二表面向第一表面侧凹下并且与第二端面相连，第二表面和凹陷部分的内壁表面被镀层覆盖，所述镀层比每个引线的第二端面具有更高的焊料浸润性。

Description

半导体元件的制造方法
相关申请
该申请要求2003年12月25日提出的第2003-430092号日本专利申请的优先权，所述在先申请的内容被结合到本申请中。
背景技术
本发明涉及一种半导体元件和该半导体元件的制造方法。特别是，本发明涉及一种可有效地应用于无铅半导体元件的技术。
由于含有将集成电路安装其上的半导体芯片的半导体元件是用树脂密封的，有人提出不同封装结构的半导体元件并且在商业上可以获得。在它们中间，例如，一种被称为QFN型(四边形的扁平无铅封装)的半导体元件是已知的。QFN型的半导体元件具有封装结构，在该结构中，与半导体芯片上形成的电极电连接的引线从树脂密封体的后表面暴露出来作为外部连接终端。因此，与封装结构的半导体元件相比，其平面尺寸缩小；在所述封装结构中，与半导体芯片上的电极电连接的引线从树脂密封体的侧面突出，并且弯曲成预定的形状，例如QFP(四边形的扁平封装)型的半导体元件。
制造QFP型的半导体元件使用引线框架。通过用精确的压力冲压金属片或者将金属片蚀刻成预定的模型来制作引线框架。框架主体将引线框架划分为多个产品成型区域，所述框架主体包括外部框架部分和内部框架部分。在每个产品成型区域内都布置有一个芯片支撑件(接头、冲模垫、芯片安装部分)和多个引线，所述芯片支撑件用于安装半导体芯片，所述引线的一个末端部分面对芯片底座的周围。芯片支撑件由从引线框架的框架主体延伸出来的悬置的引线支撑。与引线的一个末端相对的另一个末端由引线框架的框架主体支撑。
在采用这样的引线框架制作QFN型的半导体元件过程中，半导体芯片固定在引线框架的芯片支撑件上，然后半导体芯片上的电极和引线通过导线相互电连接，之后半导体芯片、导线、芯片支撑件和悬置的引线用树脂密封以形成树脂密封体，接着引线框架上不需要的部分被切掉。
QFN型的半导体元件的树脂密封体通过传递模压法形成，传递模压法适应于批量生产。根据传递模压法，通过在模具的上下模之间定位引线框架来形成树脂密封体，其方式为，半导体芯片、引线、芯片支撑件、悬置引线和连接线被放置在模具的模腔(树脂填充部分)内部，然后将热固性树脂注入到腔内。
至于QFN型的半导体元件，在日本待审专利公报第2000-299400号中作为一个例子予以公开。
[专利文献1]
日本待审专利公报第2000-299400号
发明内容
随着电子元件的厚度和尺寸缩小的趋势，便携装置内安装的QFN型的半导体元件也存在缩小厚度和尺寸的需求，所述便携装置如手持电话和数码相机。
QFN型的半导体元件的尺寸(平面尺寸)缩小可以通过缩短半导体芯片侧面和树脂密封体侧面之间的距离来实现。然而，为了缩短距离，就必需缩短每个引线的长度，导致用于外部连接的每个引线的末端部分(焊接部分)的长度缩短。从而，在将半导体元件焊接到布线基片上时，每个引线和焊接材料之间的接合面积缩小，并且布线基片上的电极垫(连接盘、支脚)和半导体元件的引线之间的接合强度降低，因此封装缺陷发生的可能性升高，所述封装缺陷如半导体元件从布线基片上脱落。
另一方面，在QFN型的半导体元件中，为了在将半导体元件焊接到布线基底上时确保焊料的浸润性，在用于外部连接的每个引线的末端部分上形成镀层，所述镀层比每个引线的第二端面有更高的焊料浸润性。然而，通常在制作QFN型的半导体元件时，在树脂密封体形成以后进行镀覆并且在镀覆以后剪切引线。因此，在从树脂密封体的侧面突出的每个引线的端面(与芯片侧的端面相对一侧的端面)上不形成镀层。
请注意每个引线上的镀层，本发明的发明者已经就布线基片上的电极垫和用于外部连接的引线的末端部分之间的接合强度进行了研究。从而，我们完成了本发明。
本发明的目的是提供一种能够提高半导体元件封装可靠性的技术。
本发明的另一目的是提供一种能够实现半导体元件尺寸缩小的技术。
通过下面的描述和附图，本发明的上述目的及其他目的和新的特征将会显而易见。
下面将概括在此公开的本发明的典型模式。
本发明的半导体元件包括：
一块半导体芯片，该半导体芯片具有位于相对侧的一个主表面和一个后表面，并且进一步具有多个设置在主表面上的电极；
多个引线，它们分别与形成在半导体芯片上的多个电极电连接；和
一个密封半导体芯片和多个引线的树脂密封体，
其中，每个引线具有一个第一表面、一个第二表面、一个第一端面、一个第二端面和一个凹陷部分；所述第一表面位于树脂密封体主表面和与主表面相对的树脂密封体后表面之间，所述第二表面位于与第一表面相对的一侧并且从树脂密封体的后表面暴露出来，所述第一端面位于半导体芯片侧，所述第二端面位于与第一端面相对的一侧并且从树脂密封体的侧面突出，所述凹陷部分从第二表面向第一表面侧凹下并且与第二端面相连，并且
其中，第二表面和凹陷部分的壁表面被镀层覆盖，该镀层比引线的第二端面具有更高的焊料浸润性。
根据上述方法，当将半导体元件焊接到布线基片上时，焊料浸润并且到达每个引线的第二端面上，所以引线和焊接材料之间的接合面积增加，因此布线基片上的电极垫和半导体元件的引线之间的接合强度提高。结果，半导体元件的封装可靠性提高。
另外，由于每个引线和焊接材料之间的接合面积增加到与凹陷部分的深度相当的程度，并且布线基片的电极垫和半导体元件的引线之间的接合强度提高，就可以进一步提高半导体元件的封装可靠性。
进一步，由于焊接材料浸润并且到达每个引线的第二端面上，引线和焊接材料之间的接合面积增加，并且引线和焊接材料之间的接合面积增加到与凹陷部分的深度相当的程度。因此，即使每个引线的第二表面的长度随着半导体元件尺寸的缩小而缩短，也可以抑制封装缺陷的发生，所述封装缺陷例如为半导体元件从布线基片上脱落。也就是，能够在实现半导体元件尺寸的缩小的同时确保封装可靠性。
下面是在此公开的本发明的典型模式实现的效果的简单描述。
根据本发明，可以提高半导体元件的封装可靠性。
根据本发明，可以实现半导体元件尺寸的缩小。
附图说明
附图1是一幅平面视图(俯视图)，显示根据本发明第一实施例的半导体元件的外观结构。
附图2是一幅根据本发明第一实施例的半导体元件的仰视图(下面视图)。
附图3是附图2中的局部放大仰视图。
附图4(a)和4(b)显示第一实施例的半导体元件的内部结构，其中附图4(a)是除去树脂密封体上部的平面视图，附图4(b)是沿着附图4(a)中的直线a-a剖开的横截面视图。
附图5是附图4(b)中的横截面视图的局部放大视图。
附图6是一幅侧视图，显示第一实施例的半导体元件的外观结构的一部分。
附图7是一幅显示附图5中的引线后表面的透视图。
附图8是一幅平面视图，显示制造第一实施例的半导体元件所用的引线框架的一部分。
附图9是附图8中的局部放大平面视图。
附图10是沿着附图9中的直线b-b剖开的横截面视图。
附图11是一幅仰视图，显示与附图9所示的侧面相对的后表面。
附图12(a)和12(b)显示第一实施例的半导体元件的制造过程，其中附图12(a)是显示芯片安装步骤的横截面视图，附图12(b)是显示导线接合步骤的横截面视图。
附图13(a)和13(b)显示在半导体元件制造过程中附图12之后的树脂密封步骤，其中附图13(a)是显示在模具中引线框架定位状态的横截面视图，附图13(b)是显示树脂密封状态的横截面视图。
附图14是附图13(a)中的横截面视图的局部放大视图。
附图15是一幅横截面视图，显示半导体元件制造过程中附图13之后的镀覆步骤。
附图16是一幅横截面视图，显示半导体元件制造过程中附图15之后的剪切步骤。
附图17是一幅显示第一实施例的半导体元件的封装状态的横截面视图。
附图18是附图17中的横截面视图的局部放大视图。
附图19是一幅横截面视图，显示根据本发明第二实施例的半导体元件的内部结构的一部分。
附图20是附图19中所示引线的仰视图(下面视图)。
附图21是一幅横截面视图，显示根据本发明第三实施例的半导体元件的内部结构的一部分。
附图22是附图21中所示引线的仰视图(下面视图)。
附图23是一幅横截面视图，显示根据本发明第四实施例的半导体元件的内部结构的一部分。
附图24是附图23中所示引线的仰视图(下面视图)。
附图25是一幅横截面视图，显示根据本发明第五实施例的半导体元件的内部结构的一部分。
附图26是附图25中所示引线的仰视图(下面视图)。
附图27是一幅仰视图(下面视图)，显示根据本发明第六实施例的半导体元件的外观结构。
附图28是沿着附图27中的直线c-c剖开的横截面视图。
附图29是一幅横截面视图，显示根据本发明第七实施例的半导体元件的内部结构。
附图30(a)和30(b)显示根据本发明第八实施例的半导体元件的内部结构，其中附图30(a)是除去树脂密封体上部的平面视图，附图30(b)是沿着附图30(a)的直线d-d剖开的横截面视图。
附图31是附图30(b)中的横截面视图的局部放大视图。
附图32是制造第八实施例的半导体元件所用的引线框架的平面视图。
附图33是附图32中的局部放大的仰试图，显示作为相对表面的后表面。
附图34(a)和34(b)显示第八实施例的半导体元件的制造过程，其中附图34(a)是显示导线接合步骤的横截面视图，附图34(b)是显示树脂密封步骤的横截面视图。
附图35(a)和35(b)显示附图34之后的半导体元件制造步骤，其中附图35(a)是显示电镀步骤的横截面视图，附图35(b)是显示剪切步骤的横截面视图。
附图36是显示附图35(b)所示的树脂密封步骤中形成的树脂密封体的平面视图。和
附图37是一幅横截面视图，显示根据本发明第九实施例的半导体元件的内部结构。
具体实施方式
以下将参照附图，详细描述本发明的实施例。在用于说明实施例的所有附图中，具有相似功能的部分使用相似的附图标记，并且省略重复说明。
(第一实施例)
在第一实施例中，将QFN型的半导体元件作为无铅半导体元件，并将其作为本发明应用的一个例子，在该无铅半导体元件中，引线部分地暴露出来作为用于与树脂密封体的后表面外部连接的末端部分。
附图1到18与根据本发明第一实施例的半导体元件有关，其中附图1是显示半导体元件的外观结构的平面视图(俯视图)，附图2是半导体元件的仰视图(下面视图)，附图3是附图2中的仰视图(下面视图)的局部放大视图，附图4(a)和4(b)显示半导体元件的内部结构，其中附图4(a)是除去树脂密封体上部的平面视图，附图4(b)是沿着附图4(a)中的直线a-a剖开的横截面视图，附图5是附图4(b)中的横截面视图的局部放大视图，附图6是显示半导体元件外观结构的一部分的侧视图，附图7是显示附图5中的引线的后表面的透视图，附图8是显示制造半导体元件所用的引线框架的一部分的平面视图(俯视图)，附图9是附图8中的平面视图的局部放大视图，附图10是沿着附图9中的直线b-b剖开的横截面视图，附图11是显示与附图9所示的侧面相对的后表面的仰视图(下面视图)，附图12(a)和12(b)显示半导体元件的制造过程，其中附图12(a)是显示芯片安装步骤的横截面视图，附图12(b)是显示导线接合步骤的横截面视图，附图13(a)和13(b)显示附图12之后的树脂密封步骤，其中附图13(a)是显示在模具中引线框架定位状态的横截面视图，附图13(b)是显示树脂密封状态的横截面视图，附图14是附图13(a)中的横截面视图的局部放大视图，附图15是显示附图13之后的镀覆步骤的横截面视图，附图16是显示附图15之后的剪切步骤的横截面视图，附图17是显示半导体元件的封装状态的横截面视图，附图18是附图17中的横截面视图的局部放大视图。
为了使附图更加容易看清，在后面的描述中，有些附图中省略对镀层的描述。
如附图4(a)和4(b)所示，该实施例的半导体元件用1a表示，它具有封装结构，该封装结构具有一个半导体芯片2、多个引线5、一个芯片支撑件(冲模垫、接头)7、四个悬置引线7a、多根接合线8和一个树脂密封体9。半导体芯片2、多个引线5、芯片支撑件7、四个悬置引线7a和多根连接线8被树脂密封体9密封。
与厚度方向相交的半导体芯片2的平面形状是四边形，例如，在该实施例中是正方形。例如，半导体芯片2包括一个半导体基片、形成在半导体基片主表面上的多个晶体管元件、半导体基片主表面上的多个绝缘层和线路层构成的多重线路层、和一层表面保护膜(最终保护膜)以覆盖多重线路层，然而对该构造没有限制。
半导体芯片2有位于相对侧的一个主表面(线路形成面)2x和一个后表面2y，并且一个集成电路形成在半导体芯片2的主表面2x上。集成电路主要由形成在半导体基片主表面上的晶体管元件和形成在多重线路层内的线路组成。
在半导体芯片2的主表面2x上形成多个接合点(电极)3。这些接合点3沿着半导体芯片2的侧面布置。这些接合点3形成在半导体芯片2的多重线路层的顶部线路层内并且通过焊接孔暴露出来，该接合孔位于半导体芯片2的表面保护膜内并且与接合点3对应。
如附图1和2所示，与厚度方向相交的树脂密封体9的平面形状是四边形，例如，在该实施例中是正方形。树脂密封体9有位于相对侧的一个主表面(上表面)9x和一个后表面(下表面、封装表面)9y。树脂密封体9的平面尺寸(轮廓尺寸)比半导体芯片2的尺寸大。
为了减小压力，例如，树脂密封体9由联苯基的热固性树脂以及酚类固化剂和硅橡胶形成，并且在其中加入填料。
采用适应于批量生产的传递模压法作为一种形成树脂密封体9的方法。根据传递模压法，使用带有外壶、滑槽、树脂注入口和模腔的模具，热固性树脂通过滑槽和树脂注入口从外壳注入腔内以形成树脂密封体。
在制造树脂密封型半导体元件过程中，采用逐个型传递模压法或者模块型传递模压法，该逐个型传递模压法使用带有多个产品形成区域(元件形成区域)的引线框架，并且分别安装在产品形成区域的半导体芯片被树脂逐个密封；在模块型传递模压法中，安装在产品形成区域的半导体芯片被树脂共同密封在一起。例如，逐个型传递模压法适应于制造该第一实施例的半导体元件1a。
如附图4(a)和4(b)所示，多个引线5沿着树脂密封体9的四侧边排列，并且从树脂密封体9的侧面9z向半导体芯片2延伸。
半导体芯片2的多个接合点3分别电连接到多个引线5上。在第一实施例中，半导体芯片2的接合点3和引线5之间的通电连接通过连接线8实现。连接线8的一个末端与半导体芯片2的焊接点3连接，而其相对的另一个末端在半导体芯片2外侧(周围)的位置与引线5连接。例如，用金(Au)线作为连接线8。采用热压接合和超声振动的钉头式焊接(球焊接)法被用来作为连接线8连接方法的一个例子。
如附图4(a)、4(b)和附图5所示，每一个引线5包括一个位于树脂密封体9的主表面9x和后表面(与主表面相对)9y之间的第一表面5x、一个位于与第一表面5x相对一侧并且从树脂密封体9的后表面9y暴露出来而不被树脂密封体9的树脂覆盖的第二表面5y、一个位于半导体芯片2侧的第一端面5m1、一个位于与第一端面5m1相对一侧的第二端面5m2、和一个从第二表面5y向第一表面5x侧凹下的凹陷部分6。
在第一实施例中，第一表面5x用作与连接线8连接的接合面。第一表面5x向树脂密封体9的内部和外部延伸，并且从树脂密封体9的侧面9z突出。第二表面5y用作外部连接的末端部分。第二表面5y从树脂密封体9的后表面9y暴露出来并且从树脂密封体9的侧面9z伸出。第一端面5m1与第一和第二表面5x、5y相连。第二端面5m2从树脂密封体9的侧面9z突出并且与第一和第二表面5x、5y相连。
在第一实施例中，如附图5到附图7所示，凹陷部分6在引线5的第二端面5m2处终止并且从第二端面5m2暴露出来。凹陷部分从引线5的两个侧面分离开，这两个侧面沿着引线的宽度方向位于相对的两侧。凹陷部分从第二端面5m2向第一端面5m1延伸。进一步，如附图3到5所示，凹陷部分6形成在树脂密封体9的侧面外侧。凹陷部分6的内壁表面与第二表面5y和第二端面5m2相连。
在制造引线框架过程中，带有凹陷部分6的引线5可以在形成预定的引线图形的同时考虑通过刻蚀步骤形成。
如附图5和6所示，包括第二表面5y和凹陷部分6的内壁表面的引线5的表面被镀层10覆盖，在将半导体元件1a焊接到布线基片上时该镀层的焊接材料浸润性比引线5的浸润性高。如此形成镀层10以便覆盖引线的整个第二表面5y、凹陷部分6的整个内壁表面和引线5的第一表面5x的整个未密封部分(位于树脂密封体9侧面外侧的部分)。
如后面将要描述的那样，引线5的第二端面5m2通过在剪切步骤中从引线框架的框架主体上切断引线5而形成，所述剪切步骤包括在半导体元件1a的制造过程中。另一方面，在引线5的剪切步骤之前，在镀覆步骤中形成镀层10。因此，引线5的第二端面5m2基本上不被镀层10覆盖。在该第一实施例中，然而，除覆盖引线5的第二表面5y的镀层10以外，一个覆盖凹陷部分6的内壁表面的镀层10在第二端面5m2处终止并且从第二端面暴露出来。
由于形成镀层10的目的是为了在将半导体元件1a焊接到布线基片上时确保焊料的浸润性，因此根据封装所用的焊接材料选择镀层的合适材料。最好使用与封装所用的焊接材料相同成分的材料作为镀层10的材料。例如，在第一实施例中，为了匹配具有Sn(锡)-Bi(铋)组成的无铅焊料，它用于封装，使用相同组成的镀层，例如，Sn-Bi。例如该Sn-Bi电镀层可以容易地通过电解电镀方法形成，电解电镀方法适宜于批量生产。
如附图4(b)和5所示，芯片基片7比半导体芯片2的轮廓尺寸小，并且其厚度比引线5的第一和第二表面5x和5y之间的厚度薄。芯片支撑件7具有相对设置的一个主表面和一个后表面。半导体芯片2的后表面2y通过粘合剂4与芯片支撑件7的主表面接触。芯片支撑件7的后表面被树脂密封体9的树脂覆盖。
如附图2和3所示，四个悬置引线7a从树脂密封体9的四个角向芯片支撑件7延伸。每个悬置引线7a包括第一部分(芯片支撑件7侧)和第二部分(树脂密封体9的拐角侧)，第一部分与芯片支撑件7形成一体并且从芯片支撑件7向树脂密封体9的拐角延伸，第二部分与第一部分形成一体并且从第一部分向树脂密封体9的拐角延伸。第一部分实质上与芯片支撑件7具有相同的厚度并且位于树脂密封体9的内部。第二部分实质上与引线5的第一和第二表面之间的部分具有相同的厚度，并且其与第二表面5y位于相同侧的表面从树脂密封体9的后表面9y暴露出来。
在第一实施例的半导体元件1a中，树脂部分(突出的树脂部分)9a与树脂密封体9形成一体，并且在相邻引线5之间的位置处从树脂密封体的每个侧面9z突出。在根据传递模压法形成树脂密封体9时，树脂从模具的模腔流入位于模具配合面处的相邻的引线之间的空间，从而形成树脂部分9a。在第一实施例中，树脂部分9a可以被保留，在制造过程中也可以将其除去。
下面参照附图8到11，将描述制造半导体元件1a所用的引线框架。
如附图8所示，用LF表示引线框架，它具有一个多重框架结构，在该多重框架结构内部由框架主体(支架)15划分而成的多个产品形成区域(元件形成区域)16排列成矩阵形状，所述框架主体15包括一个外框架部分和一个内框架部分。多个引线5、芯片支撑件7和四个悬置引线7a排列在每个产品形成区域16内部，如附图9到11所示。多个引线5分开排列成四个引线组。每个引线组内的引线5与框架主体15形成一体。芯片支撑件7通过四个悬置引线7a与框架主体15形成一体。
引线5中每一个均具有第一表面5x、第二表面5y、第一端面5m1和凹陷部分6。在附图9到11中，数字18表示从框架主体15上剪切引线5的剪切线。数字19表示用于树脂密封的模压线(密封线)。剪切线18位于框架主体15和模压线19之间。在附图11中，凹陷部分6用阴影线表示。
在剪切之后，在从引线5的剪切面暴露出来的位置处形成凹陷部分6，即剪切线18的位置。在第一实施例中，形成凹陷部分6，使其横跨(横过)剪切线18。在附图5所示的引线5中，第二端面5m2是通过沿着附图5所示的剪切线18剪切引线获得的剪切面。因此，凹陷部分6从第二端面5m2暴露出来的每个引线5，可以如第一实施例那样，通过形成凹陷部分6以便使其横跨剪切线18而形成，也可以通过形成凹陷部分6以便使其部分地与剪切线18重叠而形成。
芯片支撑件7和每个悬置引线7a的第一部分(没有示出)比每个引线5的第一表面5x和第二表面5y之间的部分的厚度薄。芯片支撑件7、悬置引线7a的第一部分和凹陷部分6可以在制作引线框架LF中形成预定引线图形时考虑通过蚀刻步骤形成。
如此构造而成的引线框架LF是通过蚀刻或压制、或者蚀刻和压制金属片形成预定的引线图形制作而成的，例如，金属片由Cu(铜)、Cu合金或者Fe(铁)-Ni(镍)合金形成。
接下来，参照附图12到16描述半导体元件1a的制造过程。
首先，不仅提供附图8到11所示的引线框架LF，并且提供附图4所示的半导体芯片2。
然后，如附图12(a)所示，将半导体芯片2安装在引线框架LF的每个产品形成区域16内。半导体芯片2的安装是通过粘合剂4将半导体芯片2的后表面2y接合并固定在芯片支撑件7的主表面上来完成的。
然后，在引线框架LF的每个产品形成区域16内，半导体芯片2上的多个焊接点3和多个引线5通过多根连接线8互相电连接，如附图12(b)所示。连接线8的连接是通过阳极焊接型的钉头式焊接法来进行的，在该焊接中，半导体芯片2上的焊接点3是主连接侧，引线5的第一表面5x是次连接侧。
然后，如附图13(a)所示，引线框架LF位于模具20的上模20a和下模20b之间。引线框架LF的定位是在片材22插入后表面(与引线5的第二表面5y同侧)和下模20b的配合面之间的状态下完成的。例如，使用片材22时，树脂片能够承受模压加热温度并且能够被模具的合模压力(压缩力)碾压。
引线框架LF的定位在如下状态下完成，即半导体芯片2、引线5、芯片支撑件7、悬置引线7a和连接线8位于引线框架LF的各产品形成区域16内的每个腔21内部的状态。
引线框架LF的定位在如下状态下完成，即向腔21和上模20a的配合面延伸，并且引线5的未密封部分位于上模和下模20a、20b的配合面之间时定位引线5的状态。
通过上模和下模20a、20b的配合面夹紧(压按)引线5的未密封部分和片材22与引线未密封部分对应的部分，来定位引线框架LF。
引线框架LF的定位在压紧状态下完成，在该状态下片材22承受上模和下模20a、20b之间的合模压力(压缩力)以便引线5咬入片材22。
进一步，引线框架LF的定位在如下状态下完成，在该状态下引线5的凹陷部分6位于腔21的外侧(模压线19的外侧)，即上模和下模20a、20b的配合面之间。
然后，这样定位引线框架LF后，模压树脂，例如热固性环氧树脂，通过相关的挑选部、滑槽、树脂注入口从模具20的外壳注入腔21以形成树脂密封体9，如附图13(b)所示。半导体芯片2、引线5、芯片支撑件7、悬置引线7a和连接线8被树脂密封体9密封，并且引线5的第二表面5y从树脂密封体9的后表面9y暴露出来。
在该步骤，凹陷部分6与沿着相关引线5的宽度方向相对的两个侧面分离开。另外，由于引线5的第二表面5y再次被薄板22压迫，所以可以排除树脂进入凹陷部分6的不利。
然后，贴在引线框架LF后表面的片材22被剥掉并且将引线框架LF从模具20中取出，接着是提高树脂密封体9的硬度的固化步骤。然后，如附图15所示，在包括引线5的第二表面5y和凹陷部分6的内壁表面的引线框架LF的表面上形成镀层10。例如，通过适应于批量生产的电解电镀法形成镀层10。
接着，引线框架LF进入一个剪切装置，引线5以下述方式沿着剪切线18(见附图11)剪切。如附图16所示，引线的未密封部分(从树脂密封体9的侧面突出的部分)和框架主体15被冲裁模25的凸模导向装置26和接收基底27垂直保持，然后剪切冲头28从凸模导向装置26一侧向接收基底27提升，引线5被剪切冲头28和接收基底27的剪切运动剪切。
在该剪切步骤中，因为是在从引线5的剪切面暴露出来的位置(剪切线18)形成，所以凹陷部分6在剪切以后从剪切面(第二端面5m2)暴露出来。此外，由于凹陷部分6的内壁表面被镀层10覆盖，除了在引线5的第二表面5y上形成的镀层10以外，在凹陷部分6的内壁表面上形成的镀层10从剪切面(第二端面5m2)暴露出来。现在，附图1到6所示的半导体元件1a已经基本完成。
剪切引线5的方法不限于剪切冲头28从凸模导向装置26一侧向接收基底27提升的方法。可以采用剪切冲头28从接收基底27一侧向凸模导向装置26降低的方法。进一步，也可以采用使用切割刀刃的剪切方法。
下面参照附图17和18描述半导体元件1a的封装。
如附图17和18所示，将半导体元件1a焊接到布线基片30上。例如，通过回流焊接法完成焊接。更具体地说，例如，首先采用丝网印刷术将浆糊似的焊料32放在布线基片30的封装表面上的电极垫(接线片、支脚)31上。然后，半导体元件1a以这样的方式定位，即，用于半导体元件外部连接的末端部分(引线5的第二表面5y)位于布线基片30的电极垫31上。然后，将半导体元件1a安装到布线基片30的封装表面上，接着布线基片30被置于例如红外线回流炉，在此之后，焊料熔化在凝固。结果，半导体元件1a的引线5被固定，并且通过焊料32机械地电连接到布线基片30的电极垫31上。
在传统引线的情况下，在引线的第二端面(从树脂密封体侧面突出的端面)上不形成镀层，所以在将半导体元件焊接到布线基片上时，焊料不会在引线的第二端面上熔化。另一方面，如附图5所示，在第一实施例中使用的各引线5具有凹陷部分6，该凹陷部分从第二表面5y向第一表面5x凹下并且与第二端面5m2相连，形成在凹陷部分6的内壁表面上的镀层10从第二端面5m2暴露出来。因此，如附图17和18所示，焊料32在引线5的第二端面5m2上浸润并且在第二端面5m2上形成焊脚。由于焊料32在引线5的第二端面5m2上浸润，引线5和焊料32之间的焊接面积增加，从而布线基片30的电极垫31和半导体元件1a的引线5之间的焊接强度提高。这样，就可以提高半导体元件1a的封装可靠性。
另外，引线5和焊料32之间的接合面积增加到与凹陷部分6的深度相当的程度，布线基片30的电极垫31和半导体元件1a的引线5之间的焊接强度增加，所以半导体元件1a的封装可靠性可以进一步提高。
QFN型半导体元件尺寸(平面尺寸)的缩小可以通过缩短半导体芯片的每个侧面和树脂密封体9的每个侧面9z之间的距离来实现。然而，为了缩短距离，有必要缩短每个引线5，从而引线5的第二表面(用于外部连接的末端部分)5y的长度变短。由于引线5的第二表面5y的长度变短，焊接半导体元件时布线基片30的电极垫31和引线5之间的接合面积变小，所以诸如半导体元件1a从布线基片30上脱落的封装缺陷更加容易出现。
在第一实施例中，如前面所述，由于焊料32在引线5的第二端面5m2上浸润，引线5和焊料32之间的焊接面积增加。另外，引线5和焊料32之间的接合面积增加到与引线的凹陷部分6的深度相当的程度。因此，即使半导体元件1a的尺寸缩小导致引线5的第二表面5y的长度缩短，也可以遏制诸如半导体元件1a从布线基片30上脱落的封装缺陷的发生。也就是，半导体元件1a尺寸缩小的同时能够确保封装可靠性。
根据本发明的发明者的研究，即使在引线的剪切部分(剪切线18)形成凹陷部分，也可以增加引线5和焊料32之间的接合面积；所述凹陷部分从引线5的第二表面5y向第一表面5x凹下并且与沿着引线的宽度方向相对的两个侧面相连。然而，在有该凹陷部分的情况下，在模压步骤中进入相邻引线之间的树脂进入凹陷部分，并且凹陷部分被树脂覆盖，所以在形成镀层10以前有必要清除树脂。这导致制造成本增加。另一方面，由于第一实施例中所使用的凹陷部分6与每个引线5的两个侧面分离开，所以进入相邻引线之间的树脂不会进入凹陷部分6。
进一步，即使在引线5的剪切部分形成延伸通过引线5的第一和第二表面5x、5y的通孔，引线5和焊料32之间的接合面积也会增加。在具有这种通孔的情况下，进入相邻引线之间的树脂不会进入通孔，但由于模具20的上模20a的配合面和每个引线的第一表面5x在粘接中较低，非常少量的树脂会进入两者之间并进入通孔。这并不是限制通孔的形成，但在引线5的第一表面5x中形成凹陷部分的情况也是真实存在的。如果树脂从引线5的第一表面5x进入，则凹陷部分被树脂覆盖，在形成镀层10以前就有必要清除树脂，这导致制造成本增加。如果模具20的合模压力增大到引起各引线5弹性变形的程度，就可以阻止树脂进入上模20a的配合面和引线5的第一表面5x之间，但会导致产量降低。此外，由于该通孔，引线5的体积缩小从而引线的强度降低，所以更容易出现封装缺陷。另一方面，第一实施例中所用的凹陷部分不与引线5的第一表面5x相连，因此没有必要将模具20的合模压力增大到引起引线5弹性变形的程度。进一步，在每个引线5的第二表面5y和下模20b的配合面之间设有片材22，引线5的第二表面5y和片材22之间的粘合力比下模20b的配合面和引线5的第二表面5y之间的粘合力大，因此树脂不会进入薄板22和引线5的第二表面5y之间。
这样，根据第一实施例，可以提高半导体元件1a的封装可靠性。另外，可以缩小半导体元件1a的尺寸同时确保封装可靠性。此外，封装可靠性很高的半导体元件1a可以大量生产。进一步，可以低成本地生产封装可靠性很高的半导体元件1a。
(第二实施例)
在第二实施例中，将描述应用本发明的带有防脱落装置的引线的半导体元件的例子。
附图19是一幅横截面视图，显示根据本发明第二实施例的半导体元件的内部结构的一部分，附图20是附图19中所示引线的仰视图(下面视图)。
如附图19所示，第二实施例的半导体元件用1b表示，它基本上与前述第一实施例具有相同的构造，不同之处在于每个引线5的构造。
如附图19和20所示，除了上面的构造以外，每个引线5有一个位于与第一表面5x相对一侧的第三表面5y1，并且该第三表面比第二表面5y更加靠近第一表面5x。第三表面5y1与第一端面5m1相连，位于树脂密封体9内部，并且被树脂密封体9的树脂密封。设置第三表面5y1是为了阻止引线5从树脂密封体9上脱落。
当每个引线5内有第三表面5y1以阻止引线脱落时，引线5的第二表面的长度缩短，在将半导体元件1b焊接到布线基片30上时，引线5和焊料32之间的接合面积缩小，从而布线基片30的电极垫31和半导体元件1的引线5之间的焊接强度降低。然而，由于每个引线5带有凹陷部分6，第三表面5y1的存在引起的接合面积的缩小得以限制。这样，本发明有效地应用于包括具有防脱落装置的引线5的半导体元件。
通过在制造引线框架时考虑采用蚀刻步骤可以很容易地形成第三表面5y1。在引线形成以后，通过弯曲引线也可以很容易地形成第三表面。在这种情况下，第一表面5x包括不同高度的部分，特别是，导线连接其上的第一部分和比第一部分低的第二部分。
(第三实施例)
在第三实施例中，将描述第一变型，在该变型中改变每个引线内的凹陷部分的形状。
附图21是一幅横截面视图，显示根据本发明第三实施例的半导体元件的内部结构的一部分，附图22是附图21中所示引线的仰视图(下面视图)。
在第一实施例中凹陷部分6形成于树脂密封体9的侧面9z的外侧。如附图21所示，在第三实施例中凹陷部分6形成于树脂密封体9的侧面9z的外侧和内侧。如附图22所示，凹陷部分6从每个引线5的第二端面5m2暴露出来，并且与沿着引线5的宽度方向相对的两个侧面分离开并且与第一端面5m1也分离开。根据该构造，与第一实施例相比，该实施例的半导体元件用1c表示，通过焊接进行安装，每个引线5和焊料32之间的焊接面积增加，布线基片30的电极垫31和半导体元件1c的引线5之间的焊接强度也增加，因此能够提高半导体元件1c的封装可靠性。
(第四实施例)
在第四实施例中，将描述一个变型，在该变型中改变每个引线内的凹陷部分的形状。
附图23是一幅横截面视图，显示根据本发明第四实施例的半导体元件的内部结构的一部分。附图24是附图23中所示引线的仰视图(下面视图)。
尽管第一和第二实施例中描述的凹陷部分6与每个引线5的第二端面5m2靠近，第四实施例中所用的凹陷部分6与沿着引线的宽度方向相对的两个侧面分离开，并且也与第一和第二端面5m1、5m2分离开。第四实施例中所用的凹陷部分6设有多个，以便散布于树脂密封体9的侧面9z的外侧和内侧。根据该构造，该实施例的半导体元件用1d表示，当被焊接到布线基片30上时，引线5和焊料32之间的焊接面积增加，从而布线基片30的电极垫31和半导体元件1d的引线5之间的焊接强度增加，所以在该实施例中也能提高半导体元件1d的封装可靠性。此外，能够缩小半导体元件1d的尺寸并同时确保封装可靠性。
(第五实施例)
在第五实施例中，将描述一个变型，在该变型中改变每个引线内的凹陷部分的形状。
附图25是一幅横截面视图，显示根据本发明第五实施例的半导体元件的内部结构的主要部分。附图26是附图25中所示引线的仰视图(下面视图)。
第五实施例中所用的每个引线5均包括一个第一表面5x、一个第二表面5y、一个第一端面5m1、一个第二端面5m2和多个凹陷部分6；所述第一表面位于树脂密封体9的主表面9x和后表面9y之间，所述第二表面位于与第一表面5x相对的一侧，并且从树脂密封体9的后表面9y暴露出来，所述第一端面位于半导体芯片2一侧，所述第二端面5m2位于与第一端面5m1相对的一侧，并且从树脂密封体9的侧面9z暴露出来，所述凹陷部分从第二表面5y向第一表面5x凹下。多个凹陷部分6中至少有一个与引线5的第二端面5m2相连，第二表面5y和多个凹陷部分6的内壁表面被镀层10覆盖，该镀层比引线5的第二端面5m2具有更高的焊料浸润性。多个凹陷部分6散布在树脂密封体9的侧面9z的外侧和内侧。
在第五实施例中，具有这种构造的引线5的半导体元件用1e表示，能够取得与第一实施例相同的效果。
(第六实施例)
在第六实施例中，描述一个例子，在该例子中本发明应用于具有从树脂密封体后表面暴露出来的芯片支撑件的半导体元件。
附图27是一幅仰视图(下面视图)，显示根据本发明第六实施例的半导体元件的外观结构，附图28是沿着附图27中的直线c-c剖开的主要部分的横截面视图。
第六实施例的半导体元件用1f表示，如附图27和28所示，它具有封装结构，在该封装结构中，半导体芯片2的后表面2y通过粘合剂4接合到芯片支撑件7的主表面(芯片安装面)7x上，并且与主表面7x相对的芯片支撑件7的后表面7y从树脂密封体9的后表面9y暴露出来。芯片支撑件7有一个从后表面7y向主表面7x凹下的凹陷部分35。凹陷部分35与芯片底座7的外围边缘分离开，并且不与芯片支撑件7的侧面接近。尽管没有显示，凹陷部分35的内壁表面像前面描述的凹陷部分6一样被镀层10覆盖。
半导体芯片2在集成电路的工作过程中产生热量。在产生热量大的情况下，采用第六实施例中的构造以提高散热性能，在该构造中芯片支撑件7从树脂密封体9的后表面9y暴露出来，并且被焊接到布线基片上的连接垫上。在将如集成电路的高频电路安装在半导体芯片上的情况下，固定芯片支撑件7的电压，以便稳定电路操作。芯片支撑件7电压的固定是通过使芯片支撑件7从树脂密封体9的后表面9y暴露出来和将芯片支撑件7焊接到用于供电的电极垫上来实现的。也就是，芯片支撑件7的暴露是为了提高散热性能和稳定电路操作。
通过在芯片支撑件7内形成这样的凹陷部分35，在将半导体元件1f焊接到布线基片上时芯片支撑件和焊接材料之间的接合面积增加，从而将芯片支撑件7焊接到半导体元件1f上的封装可靠性提高。
(第七实施例)
在第七实施例中，将描述一个例子，在该例子中本发明应用于面向下结构的QFN半导体元件。
附图29是一幅横截面视图，显示根据本发明第七实施例的半导体元件的内部结构的主要部分。
如附图29所示，第七实施例的半导体元件用1g表示，它采用突起电极36作为将半导体芯片2的焊接点3和引线5相互电连接的装置。每个突起电极36位于半导体芯片2的焊接点3和引线5的第一表面5x之间，以便将它们机械连接且电连接起来。在该面向下结构的半导体元件1g中，能够取得与第一实施例相同的效果。
(第八实施例)
在第一实施例中已经给出依据逐个型传递模压法制造半导体元件的例子，而在第八实施例中将给出依据模块型传递模压法制造半导体元件的例子。
附图30(a)和30(b)显示根据本发明第八实施例的半导体元件的内部结构，其中附图30(a)是除去树脂密封体上部的平面视图，附图30(b)是沿着附图30(a)的直线d-d剖开的横截面视图；附图31是附图30(b)中的横截面视图的局部放大视图；附图32是制造第八实施例的半导体元件所用的引线框架的平面视图；附图33是局部放大的附图32的仰视图，显示作为相对表面的后表面；附图34(a)和34(b)显示第八实施例的半导体元件的制造过程，其中附图34(a)是显示导线连接步骤的横截面视图，附图34(b)是显示树脂密封步骤的横截面视图；附图35(a)和35(b)显示附图34之后的半导体元件的制造过程，其中附图35(a)是显示镀覆步骤的横截面视图，附图35(b)是显示剪切步骤的横截面视图；附图36是显示附图35(b)所示的树脂密封步骤中形成的树脂密封体的平面视图。
如附图30和31所示，第八实施例的半导体元件1h基本上与第一实施例具有相同的构造，不同之处在于下面的构造。
在第八实施例所用的树脂密封体9内，主表面9x和后表面9y几乎具有相同的外形尺寸，并且侧面9z实质上与主表面9x和后表面9y垂直。进一步，引线5的第二端面5m2实质上与树脂密封体9的侧面9z平齐。
为了制造第八实施例的半导体元件1h，采用模块型传递模压法，该模块型传递模压法使用具有多个产品形成区域的引线框架LF1(见附图32和33)，并且在该模压法中分别安装在产品形成区域16的半导体芯片被树脂整体密封。根据模块型传递模压法，树脂密封体形成以后，引线框架和树脂密封体被划分成单个的产品形成区域(划分成单个小块)。
下面将参照附图33到35描述半导体元件1h的制造。
首先，提供附图32和33所示的引线框架LF1，然后在引线框架LF1的每个产品形成区域16内，将半导体芯片2接合和固定在芯片支撑件7上，如附图34(a)所示。之后，在每个产品形成区域16内，通过多根连接线8将半导体芯片2的多个焊接点3和多个引线5电连接，如附图34(a)所示。
然后，分别布置在引线框架LF1的产品形成区域16内的半导体芯片2被树脂整体密封，如附图34(b)和35所示，多个产品形成区域16被单一的树脂密封体9密封。在每个产品形成区域16内，引线5的第二表面5y从树脂密封体9的后表面9y暴露出来。
然后，如附图35(a)所示，在每个产品形成区域，引线5的第二表面5y和凹陷部分6被镀层10覆盖。例如，通过电解电镀法形成镀层10。
然后，如附图35(b)所示，沿着剪切线18将引线框架LF和树脂密封体9剪切成单个的树脂密封体9，例如采用剪切刀刃37剪切。这样附图30和31所示的第八实施例的半导体芯片1h就制造完成。
这样，在第八实施例中也能取得与第一实施例相同的效果。
(第九实施例)
在第九实施例中，将描述本发明应用于QON(外形为四边形的无铅封装)的例子，在QON中芯片支撑件7暴露于树脂密封体9的主表面9x。
附图37是一幅横截面视图，显示根据本发明第九实施例的半导体元件的内部结构。
在第九实施例中半导体元件用1j表示，如附图37所示，半导体芯片2以芯片的主表面2x暴露于树脂密封体9的后表面9y的方式安装在芯片支撑件7上。芯片支撑件7暴露于树脂密封体9的主表面9x。芯片支撑件7比半导体芯片2的主表面2x的面积大，因此能够提高散热性能。半导体芯片2的焊接点3和引线5之间通过连接线8通电连接。连接线8的一个末端连接半导体芯片2的焊接点3，而连接线相反的末端在半导体芯片的外侧(周围)位置连接固定引线5的后表面(第三表面5y2)。在QON型的半导体元件1j中，能够取得与第一实施例相同的效果。
尽管在第九实施例中芯片支撑件7比半导体芯片2的主表面2x的面积大，该构造不是限制性的。芯片支撑件7也可以比半导体芯片2的主表面2x的面积小。
尽管在上面的实施例的基础上对本发明进行了具体描述，当然本发明并不限于上面的实施例，在不脱离本发明本质的情况下可以有多种变化。
例如，将本发明应用于一种无铅半导体元件SON(小型无铅封装)。

Claims (26)

1.一种半导体元件，包括：
一块半导体芯片，该半导体芯片具有位于相对侧的主表面和后表面，并且进一步具有排列在主表面上的多个电极；
多个引线，它们分别与形成于半导体芯片上的多个电极电连接；和
一个树脂密封体，用于密封半导体芯片和多个引线；
其中，每个引线均有一个第一表面、一个第二表面、一个第一端面、一个第二端面和一个凹陷部分；所述第一表面位于树脂密封体的主表面和与主表面相对的树脂密封体的后表面之间，所述第二表面位于与第一表面相对的一侧并且从树脂密封体的后表面暴露出来，所述第一端面位于半导体芯片侧，所述第二端面位于与第一端面相对的一侧并且从树脂密封体的侧面暴露出来，所述凹陷部分从第二表面向第一表面侧凹下并且与第二端面相连，并且
其中，第二表面和凹陷部分的内壁表面被镀层覆盖，所述镀层比每个引线的第二端面具有更高的焊料浸润性。
2.如权利要求1所述的半导体元件，其特征在于
凹陷部分在每个引线的第二端面处终止并且从第二端面暴露出来。
3.如权利要求1所述的半导体元件，其特征在于
镀层在每个引线的第二端面处终止并且从第二端面暴露出来。
4.如权利要求1所述的半导体元件，其特征在于
凹陷部分与每个引线的两个侧面分离开，所述侧面沿着引线的宽度方向位于相对侧。
5.如权利要求1所述的半导体元件，其特征在于
每个引线的各第二端面是剪切面。
6.如权利要求1所述的半导体元件，其特征在于
每个引线的第一和第二表面与第二端面相连，并且
其中，第二端面从树脂密封体的侧面突出。
7.如权利要求6所述的半导体元件，其特征在于
每个铅块的凹陷部分形成于树脂密封体的外侧。
8.如权利要求1所述的半导体元件，其特征在于
每个引线的凹陷部分形成于树脂密封体一个侧面的外侧和内侧。
9.如权利要求1所述的半导体元件，进一步包括多根连接线，用于将半导体芯片的多个电极与多个引线的第一表面电连接。
10.如权利要求9所述的半导体元件，进一步包括一个厚度比引线薄的芯片支撑件，
其中，半导体芯片的后表面与芯片支撑件的第一表面相接合，
位于与第一表面相对一侧的芯片支撑件的第二表面被树脂密封体的树脂覆盖。
11.如权利要求1所述的半导体元件，进一步包括一个芯片支撑件，
该芯片支撑件有一个第一表面、一个第二表面和一个凹陷部分，所述第一表面与半导体芯片相接合，所述第二表面位于与第一表面相对的一侧并且从树脂密封体的后表面暴露出来，所述凹陷部分从第二表面向第一表面侧凹下并且从树脂密封体的后表面暴露出来。
12.如权利要求1所述的半导体元件，其特征在于
半导体芯片的多个电极通过突起电极分别与多个引线的第一表面电连接。
13.一种半导体元件，它包括：
一块半导体芯片，该半导体芯片具有位于相对侧的主表面和后表面，并且进一步具有排列在主表面上的多个电极；
多个引线，它们分别与形成于半导体芯片上的多个电极电连接；和
一个树脂密封体，用于密封半导体芯片和多个引线；
其中，每个引线均具有一个第一表面，该第一表面位于树脂密封体的主表面和与主表面相对的树脂密封体的后表面之间，
一个第二表面，该第二表面位于与第一表面相对的一侧并且从树脂密封体的后表面暴露出来，和
一个凹陷部分，该凹陷部分从第二表面向第一表面侧凹下，并且
其中，第二表面和凹陷部分的内壁表面被镀层覆盖，所述镀层比每个引线的第二端面具有更高的焊料浸润性。
14.如权利要求13所述的半导体元件，其特征在于
每个引线具有多个凹陷部分。
15.一种半导体元件，包括：
一块半导体芯片，该半导体芯片具有位于相对侧的主表面和后表面，并且进一步具有排列在主表面上的多个电极；
多个引线，它们分别与形成于半导体芯片上的多个电极电连接；和
一个树脂密封体，用于密封半导体芯片和多个引线；
其中，每个引线均具有一个第一表面，该第一表面位于树脂密封体的主表面和与主表面相对的树脂密封体的后表面之间，
一个第二表面，该第二表面位于与第一表面相对的一侧并且从树脂密封体的后表面暴露出来，
一个位于半导体芯片侧的第一端面，
一个位于与第一端面相对的一侧并且从树脂密封体的侧面暴露出来的第二端面，和
多个从第二表面向第一表面侧凹下的凹陷部分，
其中，多个凹陷部分的至少一个与每个引线的第二端面相连，并且
第二表面和每个凹陷部分的内壁表面被镀层覆盖，所述镀层比每个引线的第二端面具有更高的焊料浸润性。
16.如权利要求15所述的半导体元件，其特征在于
第一和第二表面与第二端面相连，
第二端面从树脂密封体的侧面突出，并且
多个凹陷部分散布于树脂密封体侧面的外侧和内侧。
17.一种半导体元件的制造方法，包括如下步骤：
提供包括半导体芯片和引线的引线框架，该半导体芯片和引线被树脂密封体密封，每个引线具有一个第一表面、一个第二表面和一个凹陷部分，所述第一表面延伸于树脂密封体内侧和外侧并且从树脂密封体的侧面突出，所述第二表面位于与第一表面相对的一侧并且从树脂密封体的后表面暴露出来，且延伸于树脂密封体侧面的外侧，所述凹陷部分从第二表面向第一表面侧凹下；
在每个引线的第二表面和凹陷部分的内壁表面上形成镀层，所述镀层比每个引线的第二端面具有更高的焊料浸润性；并且
切断引线，使凹陷部分在切断以后从每个剪切面暴露出来。
18.如权利要求17所述的方法，其特征在于
凹陷部分与每个引线的两个侧面分离开，所述侧面沿着每个引线的宽度方向位于相对的两侧。
19.一种半导体元件的制造方法，包括下述步骤：
提供包括引线的引线框架，所述每个引线均有位于相对侧的第一和第二表面、以及从第二表面向第一表面侧凹下的一个凹陷部分；
形成部分地密封引线的树脂密封体，引线的第二表面从该树脂密封体的后表面暴露出来；
在每个引线的第二表面和凹陷部分的内壁表面上形成镀层，所述镀层比每个引线的第二端面具有更高的焊料浸润性；并且
切断引线，使凹陷部分在切断以后从每个剪切面暴露出来。
20.如权利要求19所述的方法，其特征在于
凹陷部分与每个引线的两个侧面分离开，所述侧面沿着每个引线的宽度方向位于相对侧。
21.如权利要求19所述的方法，其特征在于
引线框架进一步有一个芯片支撑件，并且进一步包括如下步骤：
在树脂密封体形成步骤之前将半导体芯片与芯片支撑件接合；并且
通过连接线将半导体芯片的电极与引线电连接。
22.一种半导体元件的制造方法，包括如下步骤：
提供包括引线的引线框架，所述每个引线均有位于相对侧的第一和第二表面、以及从第二表面向第一表面侧凹下的一个凹陷部分；
形成部分地密封引线的树脂密封体，引线的第二表面从该树脂密封体的后表面暴露出来；
在包含凹陷部分的内壁表面的每个引线的第二表面上形成镀层，所述镀层比每个引线的第二端面具有更高的焊料浸润性；并且
切断引线。
23.如权利要求22所述的方法，其特征在于
每个引线有多个凹陷部分。
24.如权利要求22所述的方法，其特征在于
凹陷部分与每个引线的两个侧面分离开，所述侧面沿着每个引线的宽度方向位于相对侧。
25.一种半导体元件的制造方法，包括下述步骤：
提供包括引线的引线框架，所述每个引线均有位于相对两侧的第一和第二表面、以及从第二表面向第一表面侧凹下的多个凹陷部分；
形成部分地密封引线的树脂密封体，引线的第二表面从该树脂密封体的后表面暴露出来；
在每个引线的第二表面和凹陷部分的内壁表面上形成镀层，所述镀层比每个引线的第二端面具有更高的焊料浸润性；并且
切断引线，使每个引线中的至少一个凹陷部分在切断以后从每个剪切面暴露出来。
26.如权利要求25所述的方法，其特征在于
凹陷部分与每个引线的两个侧面分离开，所述侧面沿着每个引线的宽度方向位于相对侧。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939938B2 (en) 2007-03-06 2011-05-10 Hitachi Metals, Inc. Functional device package with metallization arrangement for improved bondability of two substrates
CN102097409A (zh) * 2009-11-05 2011-06-15 瑞萨电子株式会社 半导体器件及其制造方法
CN105470231A (zh) * 2015-12-25 2016-04-06 华天科技（西安）有限公司 一种采用半蚀刻工艺形成阶梯式框架引脚及其制造方法
CN109243988A (zh) * 2018-09-14 2019-01-18 上海凯虹科技电子有限公司 封装体及其封装方法
CN109494200A (zh) * 2017-09-09 2019-03-19 艾马克科技公司 形成具有增进可湿侧翼的经封装半导体装置的方法及结构
CN109599344A (zh) * 2012-06-29 2019-04-09 恩智浦美国有限公司 半导体器件封装及其制作方法
CN111279471A (zh) * 2017-11-10 2020-06-12 新电元工业株式会社 电子模块
CN111668184A (zh) * 2020-07-14 2020-09-15 甬矽电子(宁波)股份有限公司 引线框制作方法和引线框结构
CN111952204A (zh) * 2019-05-16 2020-11-17 东和株式会社 半导体装置的制造方法

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330270B1 (en) * 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
JP4635471B2 (ja) * 2004-04-22 2011-02-23 ソニー株式会社 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム
JP5054923B2 (ja) * 2006-01-23 2012-10-24 Ｔｏｗａ株式会社 電子部品の樹脂封止成形方法
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8461694B1 (en) * 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
JP2008016469A (ja) * 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置
JP4367476B2 (ja) * 2006-10-25 2009-11-18 株式会社デンソー モールドパッケージの製造方法
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
JP4872683B2 (ja) * 2007-01-29 2012-02-08 株式会社デンソー モールドパッケージの製造方法
JP2008187045A (ja) * 2007-01-30 2008-08-14 Matsushita Electric Ind Co Ltd 半導体装置用リードフレームとその製造方法、半導体装置
US8115285B2 (en) * 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
US20100044850A1 (en) 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
JP5549066B2 (ja) * 2008-09-30 2014-07-16 凸版印刷株式会社 リードフレーム型基板とその製造方法、及び半導体装置
US10163766B2 (en) 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US9899349B2 (en) 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
US10199311B2 (en) * 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
JP2010238693A (ja) 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
CN102117753A (zh) * 2010-01-05 2011-07-06 飞思卡尔半导体公司 封装半导体器件的方法
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
ITMI20120710A1 (it) * 2012-04-27 2013-10-28 St Microelectronics Srl Metodo per fabbricare dispositivi elettronici
US8716066B2 (en) 2012-07-31 2014-05-06 Freescale Semiconductor, Inc. Method for plating a semiconductor package lead
US8890301B2 (en) 2012-08-01 2014-11-18 Analog Devices, Inc. Packaging and methods for packaging
JP5959386B2 (ja) * 2012-09-24 2016-08-02 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
US9070669B2 (en) 2012-11-09 2015-06-30 Freescale Semiconductor, Inc. Wettable lead ends on a flat-pack no-lead microelectronic package
US8535982B1 (en) 2012-11-29 2013-09-17 Freescale Semiconductor, Inc. Providing an automatic optical inspection feature for solder joints on semiconductor packages
KR101504897B1 (ko) * 2013-02-22 2015-03-23 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9589929B2 (en) * 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US10345343B2 (en) 2013-03-15 2019-07-09 Allegro Microsystems, Llc Current sensor isolation
US9190606B2 (en) * 2013-03-15 2015-11-17 Allegro Micosystems, LLC Packaging for an electronic device
US20140299978A1 (en) * 2013-04-03 2014-10-09 Lingsen Precision Industries, Ltd. Quad flat non-lead package
US20140357022A1 (en) * 2013-06-04 2014-12-04 Cambridge Silicon Radio Limited A qfn with wettable flank
US9947636B2 (en) * 2014-06-02 2018-04-17 Stmicroelectronics, Inc. Method for making semiconductor device with lead frame made from top and bottom components and related devices
US20160148877A1 (en) * 2014-11-20 2016-05-26 Microchip Technology Incorporated Qfn package with improved contact pins
CN105895611B (zh) * 2014-12-17 2019-07-12 恩智浦美国有限公司 具有可湿性侧面的无引线方形扁平半导体封装
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US10008472B2 (en) * 2015-06-29 2018-06-26 Stmicroelectronics, Inc. Method for making semiconductor device with sidewall recess and related devices
JP6577857B2 (ja) * 2015-12-21 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
US9806043B2 (en) * 2016-03-03 2017-10-31 Infineon Technologies Ag Method of manufacturing molded semiconductor packages having an optical inspection feature
JP6752639B2 (ja) 2016-05-02 2020-09-09 ローム株式会社 半導体装置の製造方法
US10388616B2 (en) 2016-05-02 2019-08-20 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP2018074067A (ja) * 2016-11-01 2018-05-10 旭化成エレクトロニクス株式会社 半導体装置
US9847283B1 (en) 2016-11-06 2017-12-19 Nexperia B.V. Semiconductor device with wettable corner leads
JP6841550B2 (ja) * 2017-05-29 2021-03-10 大口マテリアル株式会社 リードフレーム及びその製造方法
JP6917010B2 (ja) * 2017-09-06 2021-08-11 大日本印刷株式会社 半導体装置およびその製造方法
JP7037368B2 (ja) * 2018-01-09 2022-03-16 ローム株式会社 半導体装置および半導体装置の製造方法
JP7144157B2 (ja) * 2018-03-08 2022-09-29 エイブリック株式会社 半導体装置およびその製造方法
US11600557B2 (en) * 2018-08-21 2023-03-07 Texas Instruments Incorporated Packaged device having selective lead pullback for dimple depth control
JP7210868B2 (ja) * 2018-09-05 2023-01-24 ローム株式会社 半導体装置
KR102363175B1 (ko) * 2020-04-06 2022-02-15 (주)포시스 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법
JPWO2022209819A1 (zh) * 2021-04-01 2022-10-06
US11768230B1 (en) 2022-03-30 2023-09-26 Allegro Microsystems, Llc Current sensor integrated circuit with a dual gauge lead frame
TWI847658B (zh) * 2023-04-24 2024-07-01 強茂股份有限公司 具表面散熱結構的側面可濕潤半導體封裝元件及製法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3153197B2 (ja) * 1998-12-24 2001-04-03 日本電気株式会社 半導体装置
JP2000294719A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2000299400A (ja) 1999-04-14 2000-10-24 Sony Corp ノンリード・フラットパッケージ型半導体装置
JP3878781B2 (ja) * 1999-12-27 2007-02-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939938B2 (en) 2007-03-06 2011-05-10 Hitachi Metals, Inc. Functional device package with metallization arrangement for improved bondability of two substrates
CN102097409A (zh) * 2009-11-05 2011-06-15 瑞萨电子株式会社 半导体器件及其制造方法
CN102097409B (zh) * 2009-11-05 2015-03-25 瑞萨电子株式会社 半导体器件及其制造方法
US9040358B2 (en) 2009-11-05 2015-05-26 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
CN105047571A (zh) * 2009-11-05 2015-11-11 瑞萨电子株式会社 半导体器件及其制造方法
CN109599344A (zh) * 2012-06-29 2019-04-09 恩智浦美国有限公司 半导体器件封装及其制作方法
CN105470231A (zh) * 2015-12-25 2016-04-06 华天科技（西安）有限公司 一种采用半蚀刻工艺形成阶梯式框架引脚及其制造方法
CN109494200A (zh) * 2017-09-09 2019-03-19 艾马克科技公司 形成具有增进可湿侧翼的经封装半导体装置的方法及结构
CN111279471A (zh) * 2017-11-10 2020-06-12 新电元工业株式会社 电子模块
CN111279471B (zh) * 2017-11-10 2023-09-15 新电元工业株式会社 电子模块
CN109243988A (zh) * 2018-09-14 2019-01-18 上海凯虹科技电子有限公司 封装体及其封装方法
CN111952204A (zh) * 2019-05-16 2020-11-17 东和株式会社 半导体装置的制造方法
CN111668184A (zh) * 2020-07-14 2020-09-15 甬矽电子(宁波)股份有限公司 引线框制作方法和引线框结构

Also Published As

Publication number Publication date
JP2005191240A (ja) 2005-07-14
US7410834B2 (en) 2008-08-12
TW200522328A (en) 2005-07-01
US20080268576A1 (en) 2008-10-30
US20050139982A1 (en) 2005-06-30
KR20050065340A (ko) 2005-06-29

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