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CN1315188C - 半导体集成电路装置 - Google Patents

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CN1315188C
CN1315188C CNB031225330A CN03122533A CN1315188C CN 1315188 C CN1315188 C CN 1315188C CN B031225330 A CNB031225330 A CN B031225330A CN 03122533 A CN03122533 A CN 03122533A CN 1315188 C CN1315188 C CN 1315188C
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circuit device
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Sharp Corp
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Abstract

本发明提供一种半导体集成电路装置，通过使层间绝缘膜的第1布线层的布线间隔密集，使层间绝缘膜中的第1布线层总量增加，而减少成为挠曲原因的硬度低的层间绝缘膜总量。结果，例如在设置在层间绝缘膜上的保护膜中不作用该层间绝缘膜的挠曲引起的应力(负荷等)，所以在该保护膜中不产生裂纹。因此，能防止所述保护膜的裂纹等引起的在第2布线层上的断线等的问题，由此实现高可靠性的半导体集成电路装置。

Description

半导体集成电路装置
技术领域
本发明涉及半导体集成电路装置，特别是涉及具有形成在半导体基板表面的活性区域(工作区域)上部的突起电极(凸台电极)的半导体集成电路装置。
背景技术
从以往开始，大量生产了双金属结构的半导体集成电路装置。这种半导体集成电路装置的结构为包含：成为电路元件部分的内部工作区域(有源区域)和形成在半导体集成电路装置表面的焊盘区域。
工作区域是形成晶体管、二极管等电路元件的区域和形成连接电路元件的金属布线层(例如铝等金属布线层)的区域。
焊盘区域是形成用于连接半导体集成电路装置和外部连接端子的电极(突起电极)的区域，是能进行信号的输入输出的区域。另外，突起电极随着形成的间距(间隔)的不同而不同，例如当在液晶驱动器中使用时，是40×90μm的长方形，50～80μm的间隔，形成在半导体集成电路装置周围部。
另外，突起电极不行成在工作区域中，而是被设置在该工作区域的周围部。这是为了当接合突起电极和外部连接端子时，不会由于机械压力或基于热应力等的应力，通过突起电极把所述压力、应力作用到工作区域上。
可是，现在伴随着移动电话、便携式信息终端等电子仪器的小型轻量化(短小轻薄化)，搭载在这些仪器上的电子元件的高密度化(集成度的增加)不断进展。因此，连接半导体集成电路装置的电路元件间的金属布线层的图案复杂化、并且重叠多层金属布线层的多层布线结构成为主流。
伴随着此，在半导体集成电路装置中，用于与外部连接端子连接的端子数达到500～600。因此，焊盘区域的面积增大，半导体集成电路装置的尺寸增大，成为与移动电话和PDA(Personal Digital Assistants)等的小型轻量化的潮流相反的状况。
因此，作为半导体集成电路装置的小型化的方法，提出了在半导体集成电路装置的工作区域形成突起电极的称作“区焊盘”的方法。而且，作为使用这样的区焊盘的半导体集成电路装置的一例，日本国公开专利公报“特开平11-8247号公报(公开日：1999年1月12日)”进行了描述。在该公报中记载的半导体集成电路装置中，在有源元件上依次设置了第1布线层、层间膜，在突起电极下按顺序设置了第2布线层、阻挡金属，再把所述层间膜和阻挡金属通过紧贴膜(绝缘膜)接合在一起。而且，该紧贴膜因为与阻挡金属的紧贴性高，所以该阻挡金属和层间膜的紧贴力提高，例如即使由于接合时的应力等作用了外力，阻挡金属也很难从下层剥离。另外，为了能实现与突起电极的电连接，在突起电极和第2布线层间也设置了阻挡金属。
而且，近年，使用该“区焊盘”制作的例如用于驱动液晶显示用面板的半导体集成电路装置安装(接合)在带载体(例如，在绝缘性薄膜基板上形成了金属布线的带)上。该安装方法被称作COF(Chip OnFPC(Flexible Printed Circuit))法。
下面，使用图3(a)、图3(b)，说明基于COF的安装步骤和安装中使用的部件。另外，图3(a)是通过后面描述的ILB方式连接突起电极和金属布线图案前的半导体集成电路装置的概略剖视图，图3(b)是通过ILB方式连接突起电极和金属布线图案后的半导体集成电路装置的概略剖视图。
如图3(a)所示，半导体集成电路装置121在其表面设置有输入输出用端子电极的金属布线层(铝焊盘)103。而且，在金属布线层103的底面设置了突起电极107。另外，对于金属布线层103，通过镀金(Au)而形成该突起电极107，其厚度为10～18μm左右。
而安装了半导体集成电路装置的绝缘性薄膜基板122在表面设置有金属布线图案(引线框)123。
绝缘性薄膜基板122是以聚酰亚胺树脂和聚酯等为主材料的带状部件，在其两侧缘以给定间隔设置了送进孔，可在长度方向移动。
金属布线图案123由铜(Cu)等导电性物质构成，在其表面进行了镀锡(Sn)、镀金等。另外，在金属布线图案123中，存在内部引线、外部引线、中间引线等。
而且，使用焊头124(参照图3(a))，把所述半导体集成电路装置12接合(连接)到绝缘性薄膜基板122上。具体而言，如图3(b)所示，通过使用焊头124的热压接，使突起电极107和金属布线图案123接合。另外，这样的连接方法一般称作ILB(Inner Lead Bonding)。
在ILB后，虽未图示，但是用环氧树脂和硅树脂等材料密封了半导体集成电路装置。树脂密封是通过喷嘴涂敷在半导体集成电路装置的周围，通过回流方式等加热、硬化。然后，通过带载体冲切半导体集成电路装置的安装部，作为个别的半导体集成电路装置(半导体封装)安装到液晶显示用面板上。
可是，在所述公报的半导体集成电路装置121中，有可能发生以下的问题。
图4(a)、图4(b)是图示半导体集成电路装置121的主要部件的概略剖视图、概略俯视图。如图4(a)所示，在半导体集成电路装置121中，在第1布线层101的上部，设置了用于把由于该第1布线层101而产生的阶梯(由于第1布线层101的间隔Q而产生的阶梯)平坦化的(负责阶梯补偿)层间绝缘膜102。而且，为了使所述平坦化成为可能，该层间绝缘膜102以SOG(Spin On Glass)等具有低硬度特性的材料为主材料。
另外，在所述层间绝缘膜102上设置了金属布线层(第2布线层)103，并且设置了保护膜104，覆盖除了该第2布线层103的一部分(窗部106)以外。而且，第2布线层103通过设置在所述保护膜104、窗部106上的阻挡金属105与突起电极107电连接。
这里，当在突起电极107上连接金属布线图案(外部连接端子)时，即把突起电极107接合到外部连接端子上时，在突起电极107上作用了应力，在第2布线层103上的保护膜104中有可能产生裂纹C。该裂纹C扩展，水分浸透，有可能引起腐蚀，最后有可能断线等问题。
该裂纹C的原因是当在突起电极107上作用了应力时，即在第2布线层103上作用了应力时，硬度低的SOG制层间绝缘膜102挠曲。特别是该挠曲在完全不设置第1布线层101时，表现得十分显著。
发明内容
本发明的目的在于：提供通过减轻层间绝缘膜的挠曲，即使在安装时(接合时)在突起电极上作用了应力时，在保护膜中也不会产生裂纹，防止了断线等问题的可靠性高的半导体集成电路装置。
本发明的半导体集成电路装置为了解决所述问题，包括：并列配置有多条与工作区域电连接的布线的第1布线层；形成在覆盖第1布线层的层间绝缘膜上的第2布线层；形成在第2布线层上，并且至少一部分与工作区域重叠的用于与外部电连接的突起电极；其特征在于：把所述突起电极正下方区域的所述布线间隔设定为能够防止在突起电极上连接外部连接端子时发生的负荷所引起的所述层间绝缘膜的挠曲的间隔，所述第1布线层沿着所述层间绝缘膜连续地延伸，使得在所述第2布线层的下面不切断或者不中断。
在基于所述结构的半导体集成电路装置中，存在具有有源元件(晶体管等)的工作区域，而且，在该工作区域中设置了由电导通的布线构成的第1布线层。而且，隔着层间绝缘膜设置了用于电连接该第1布线层的第2布线层。而且，通过把这样的半导体集成电路装置作为半导体芯片安装在例如具有引线框的带载体等上(通过接合)，成为半导体封装。
在所述的安装中，如果把半导体集成电路装置按在例如带载体上，则外力(负荷)作用于层间绝缘膜上。这样，通过该外力，例如用硬度低的材料构成的层间绝缘膜会形成挠曲。
可是，在本发明的半导体集成电路装置中，在突起电极上连接外部连接端子时的承受负荷特别大的突起电极正下方区域中，通过刻意地设定布线间隔，成为防止层间绝缘膜的挠曲的结构。例如，通过使第1布线层的布线间隔(布线间隔)比以往的布线间隔还密，使存在于层间绝缘膜中的第1布线层周围的该第1布线层的体积(总量)增加，使所述第1布线层周围的层间绝缘膜的体积比率比以往的层间绝缘膜的体积比率还低。即通过使第1布线层的布线间隔变密，在层间绝缘膜的第1布线层周围，减少层间绝缘膜的量(总量)。
例如，因为把第1布线层的布线设置得很密的区域能减少低硬度材料的体积比例，所以本发明的半导体集成电路装置的层间绝缘膜变得比以往的层间绝缘膜的挠曲小。结果，在设置在层间绝缘膜上的保护膜等中不会作用该层间绝缘膜的挠曲引起的应力等，所以在该保护膜中不会产生裂纹。因此，能防止所述保护膜的裂纹等引起的第2布线层的断线等问题，本发明的半导体集成电路装置成为可靠性高的半导体集成电路装置。
另外，本发明的半导体集成电路装置为了解决所述问题，包括：形成与工作区域电连接的布线的第1布线层；形成在覆盖第1布线层的层间绝缘膜上的第2布线层；形成在第2布线层上，并且至少一部分与工作区域重叠的用于与外部电连接的突起电极；其特征在于：至少在所述突起电极的正下方的区域中设置加强所述层间绝缘膜的强度的空布线，所述空布线的材料硬度高，所述空布线沿着所述层间绝缘膜连续地延伸，使得在所述第2布线层的下面不切断或者不中断。
根据所述的结构，在特别承受负荷的正下方的区域，即在突起电极上连接外部连接端子时的承受负荷特别大的突起电极正下方区域中，设置不电连接工作区域的空布线作为加强层间绝缘膜的强度的结构。结果，与以往相比，层间绝缘膜的挠曲减小，例如在设置在层间绝缘膜上的保护膜等上，不作用该层间绝缘膜的挠曲引起的应力(应力等)。因此，不会产生挠曲的层间绝缘膜引起的所述保护膜的裂纹，从而能防止第2布线层的断线等问题。
下面，将对本发明的其他目的、特征、优异点进行明确的说明。另外，在参照附图的以下说明中，将对本发明的优点做进一步的阐明。
附图说明
图1(a)是表示本发明一实施例的半导体集成电路装置的主要部分的概略剖视图(后面描述的图2A-A线向视剖视图)，图1(b)是图1(a)的概略俯视图。
图2是图1(a)的半导体集成电路装置的详细剖视图。
图3(a)是通过ILB方式连接突起电极和金属布线图案前的半导体集成电路装置的概略剖视图，图3(b)是通过ILB方式连接突起电极和金属布线图案后的半导体集成电路装置的概略剖视图。
图4(a)是表示以往的半导体集成电路装置的主要部分的概略剖视图，图4(b)是图4(a)的概略俯视图。
具体实施方式
下面，参照图1(a)、图1(b)、图2说明本发明的一实施例。另外，本发明并不局限于此。
在本实施例的半导体集成电路装置21中，如图2所示，在包含扩散层14(14a、14b)的硅基板11(半导体基板)上形成了氧化硅膜12(半导体基板)，在该氧化硅膜12上形成了作为成为栅极的导电层的多晶硅膜13(半导体基板)。
在氧化硅膜12、多晶硅膜13上依次层叠有例如通过CVD法形成的CVD-氧化硅膜15、BPSG(硼硅酸盐玻璃)膜16。然后，在CVD-氧化硅膜15、BPSG膜16上形成了接触孔，在那里形成了例如由钛钨等构成的阻挡金属17(17a、17b)、由铝硅或铝铜等铝合金膜和铝构成的作为金属布线的第1布线层1(1a、1b)，构成了有源元件30。
另外，在BPSG膜16、第1布线层(金属布线)1上形成了层间绝缘膜2。层间绝缘膜2由例如SOG(Spin On Glass)等构成，具有作为补偿在第1布线层1中产生的阶梯的阶梯补偿膜的功能。
然后，在层间绝缘膜2上，隔着绝缘膜18设置了由钛钨等构成的阻挡金属(阻挡金属层)19，再在阻挡金属19上形成了由铝或铝合金等组成的布线构成第2布线层(焊盘金属)3。另外，希望设置绝缘膜18，但是也可以不设置。
另外，在第2布线层3上的给定部位形成了由PSG(硅酸盐玻璃)和氮化硅膜等构成的保护膜4(4a、4b)。在本实施例中，如图2所示，从第2布线层3的边缘部向内侧凹陷例如2.5～10μm左右形成了保护膜(炖化膜)4a、4b的窗部(SR窗部)6。
而且，在第2布线层3、保护膜4a、4b上形成了由钛或钛钨等高熔点金属构成的阻挡金属5，在该阻挡金属5上形成了与引线框(未图示)电连接的突起电极7。
另外，如果说明所述的半导体集成电路装置21的制造方法，则首先在硅基板11上形成了氧化硅膜12后，在所述氧化硅膜12上形成多晶硅膜13，制作栅极。然后，在硅基板11上形成扩散层14(14a、14b)后，通过低压CVD法，形成CVD-氧化硅膜15。然后，在CVD-氧化硅膜15上以常压形成BPSG膜16后，对所述CVD-氧化硅膜15和BPSG膜16进行光刻，形成接触孔。
然后，通过溅射法，形成阻挡金属17(17a、17b)、第1布线层1后，通过干蚀刻，把所述阻挡金属17a、17b和第1布线层1加工为必要的布线形状。
接着，在BPSG膜16和第1布线层1上形成层间绝缘膜2。即在BPSG膜16和第1布线层1上，通过例如化学气相沉积法(CVD：Chemical VaporDeposition)，形成氧化硅膜，在其上通过旋转涂敷法(涂敷法)全面形成SOG膜后，通过称作反蚀刻(Etch Back)的技术，对SOG膜全面蚀刻，只在氧化硅膜的凹部留下SOG膜，使表面平坦化。通过在其上再度用化学气相沉积法形成氧化硅膜，形成层间绝缘膜2。然后，在层间绝缘膜2上通过等离子体CVD法形成与阻挡金属19的紧贴性高的例如由氮化硅膜构成的绝缘膜18。
然后，在层间绝缘膜2、绝缘膜18上形成了通孔H后，布线形成阻挡金属19和第2布线层3。
然后，当使用基于ILB法的接合方式时，用溅射法在第2布线层3和保护膜4a、4b上形成阻挡金属5，然后在阻挡金属5上通过电镀法形成突起电极7。
这里，使用简化半导体集成电路装置21而图示的图1(a)、图1(b)(图2的A-A线向视剖视图)，说明本实施例的半导体集成电路装置。
在半导体集成电路装置21中，如图1(a)、图1(b)所示，在第1布线层1上隔着层间绝缘膜2形成了第2布线层3，在该第2布线层3的上部形成了保护膜4。然后，在保护膜4上设置窗部6，在突起电极7和保护膜4之间形成了阻挡金属5。然后，电连接突起电极7、阻挡金属5、第2布线层3。
在本实施例的半导体集成电路装置21，层间绝缘膜2中的第1布线层1的布线间隔(布线间隔P1)变密。即通过增加层间绝缘膜2中的第1布线层1的总量，降低(削减)第1布线层1周围的层间绝缘膜2(例如，硬度低，成为挠曲的原因的层间绝缘膜的总量。
而且，所述布线间隔P1希望在1.5μm以下。该数值是实际上通过COF方式安装半导体集成电路装置21，通过确认第2布线层3上的保护膜4中是否产生裂纹C的评价方法，计算出的数值。根据评价结果，当布线间隔P1为3.6μm，以90％以上的概率产生裂纹C，当为2.1μm时，也以20％左右的概率发生。可是，布线间隔P1为1.5μm时，发生率为0％，所以采用了该数值。
如上所述，在本实施例的半导体集成电路装置21中，位于突起电极7的下方(正下方区域)的第1布线层1的布线间隔P1配置为密集，希望以1.5μm以下配置。
如上所述，如果以布线间隔P1形成半导体集成电路装置21，就能削减由于通过COF方式连接金属布线图案(引线框，参照图3(a)、(b))和突起电极7时的应力(负荷)而挠曲的层间绝缘膜2的总量。即如图1(a)所示，如果把密集配置的第1布线层1看作在例如层间绝缘膜2的底面上扩展的一面硬度高的金属布线层，则与以往的层间绝缘膜102(参照图4(a))的厚度相比，本实施例的层间绝缘膜2的厚度虚拟地变薄。厚度变薄是层间绝缘膜2的总量减少。这样，一般与层间绝缘膜2的总量的降低成比例，与以往相比，层间绝缘膜2的挠曲量也减小。结果，能防止由于层间绝缘膜2的挠曲而产生的保护膜4的裂纹C(参照图4(a))。
因此，例如对于第2布线层3能防止保护膜4的裂纹C扩展而引起的水分等的渗透、电流流过水分渗透的地方引起的腐蚀，结果，能抑制断线等的发生(能减轻断线不良)。
本发明的半导体集成电路装置通过密集设置存在于层间绝缘膜2中的第1布线层1的布线、空布线9，与以往相比，能减少层间绝缘膜2的总量。
另外，在本实施例的半导体集成电路装置中，当不形成位于第2布线层3的下方(正下方区域)的第1布线层1时，可以设置未电连接的第1布线层1的空布线(虚拟布线)9。另外，也可以是在第2布线层3的下方完全不设置所述第1布线层的结构。
即通过设置空布线9，使第1布线层1的布线间隔P2(第1布线层1的布线和空布线9的间隔)变密。另外，空布线9和所述第1布线层1的布线间隔P2与所述P1同样，最好在1.5μm以下。
形成空布线9是指在负荷特别作用的正下方区域，即在突起电极7上外部连接端子时承载了特别大的负荷的该突起电极7的正下方的层间绝缘膜2区域设置空布线9，作为加强层间绝缘膜2的强度的结构物。结果，与以往相比，层间绝缘膜的挠曲量也减小，能防止设置在层间绝缘膜2上的保护膜4中产生裂纹，减少保护膜4的裂纹C的发生率，能减少断线等问题。
另外，密集配置所述第1布线层1彼此的布线间隔P1和第1布线层1与空布线9的布线间隔P2，希望为1.5μm以下的间隔。在本实施例的半导体集成电路装置中，通过设置辅助层间绝缘膜2的强度的部件，与以往相比，能降低层间绝缘膜2的挠曲。
而且，第1布线层1彼此的布线间隔P1、第1布线层1与空布线9的布线间隔P2或空布线9彼此的布线间隔(未图示)希望为1.5μm以下，更希望所述三种布线间隔都是1.5μm以下。
另外，层间绝缘膜2的膜厚为1350nm左右，第1布线层1的布线的膜厚为900nm左右，布线间隔为1.5μm以下。
特别是突起电极7的正下方区域，即在层间绝缘膜2中的下层形成了第1布线层1的区域中的层间绝缘膜2的膜厚为450nm左右，该层间绝缘膜2的正下方的第1布线层1的布线的膜厚为900nm左右。即突起电极7正下方的层间绝缘膜2的体积和第1布线层1的体积与所述膜厚的比相同。
另外，作为空布线9的材料，只要硬度高，便没有其他的特别限定。
另外，在本实施例的半导体集成电路装置21中，在第2布线层3上隔着阻挡金属5设置了与外部连接端子连接的突起电极7，但是突起电极7的面积比第2布线层3的面积大。
另外，在半导体集成电路装置21中，例如即使是由SOG那样柔软的材料构成的层间绝缘膜2，在本实施例的半导体集成电路装置中，也能抑制层间绝缘膜2的挠曲。
另外，半导体集成电路装置也能表现如下。
半导体集成电路装置包括：形成了半导体元件(电路元件)的区域即工作区域；半导体基板；形成在所述半导体基板上并连接所述工作区域的第1布线层；与第1布线层隔着绝缘膜即层间膜而形成的第2布线层；至少一部分与工作区域重叠而形成的用于与外部电连接的突起电极；其特征在于：在所述突起电极的正下方密集形成了第1布线层1。
另外，半导体集成电路装置的特征在于：所述第2布线层(第2布线层的电极焊盘，焊盘金属)正下方的第1布线层的布线间隔为1.5μm以下。
另外，半导体集成电路装置的特征在于：当是在所述第2布线层正下方不形成第1布线层的结构时，形成空布线层。
另外，半导体集成电路装置的特征在于：所述空布线间的间隔为1.5μm以下。
另外，其特征在于：所述突起电极的面积比第2布线层(电极焊盘)的面积大。
如上所述，本发明的半导体集成电路装置，包括：并列了多条与工作区域电连接的布线的第1布线层；形成在覆盖第1布线层的层间绝缘膜上的第2布线层；形成在第2布线层上，并且至少一部分形成为与工作区域重叠的用于与外部电连接的突起电极；其中：把所述突起电极正下方区域的所述布线间隔设定为能防止在突起电极上连接外部连接端子时的负荷引起的所述层间绝缘膜的挠曲的间隔。
据此，以为密集设置了第1布线层的布线的区域能减少硬度低的材料的体积比率，所以本发明的半导体集成电路装置的层间绝缘膜比以往的层间绝缘膜的挠曲量小。结果，在设置在层间绝缘膜上的保护膜等上不会作用该层间绝缘膜的挠曲引起的应力等，所以该保护膜上不会产生裂纹。因此，能防止所述保护膜的裂纹引起的第2布线层的断线等问题，取得了本发明的半导体集成电路装置变为可靠性高的半导体集成电路装置的效果。
另外，在本发明的半导体集成电路装置中，在所述结构的基础上，所述布线间隔希望为1.5μm以下。
据此，成为密集配置的第1布线层，增加了以往的层间绝缘膜中的金属布线的总量，所以该层间绝缘膜的总量减少。
另外，本发明的半导体集成电路装置包括：形成与工作区域电连接的布线的第1布线层；形成在覆盖第1布线层的层间绝缘膜上的第2布线层；形成在第2布线层上，并且至少一部分形成为与工作区域重叠的用于与外部电连接的突起电极；其中：至少在所述突起电极的正下方的区域中设置加强所述层间绝缘膜的强度的空布线。
据此，在突起电极上连接外部连接端子时的承受负荷特别大的突起电极正下方区域中，设置不电连接工作区域的空布线作为加强层间绝缘膜的强度的结构物。结果，与以往相比，层间绝缘膜的挠曲减小，例如在设置在层间绝缘膜上的保护膜等上，不作用该层间绝缘膜的挠曲引起的应力(应力等)。因此，不会产生挠曲的层间绝缘膜引起的所述保护膜的裂纹，从而实现能防止第2布线层的断线等问题的效果。
另外，在本发明的半导体集成电路装置中，在所述结构的基础上，所述空布线和所述布线的布线间隔、所述布线彼此的布线间隔、或所述空布线彼此的布线间隔希望在1.5μm以下。
据此，密集配置的第1布线层和空布线存在于层间绝缘膜中，所以与以往相比，取得了层间绝缘膜的总量减少的效果。
在发明的详细说明项中的具体实施形态或实施例不过是为了明确本发明的技术内容，并不局限于这样的具体例而狭义地解释，在不超出本发明的精神和技术构思的范围内，能做各种变更而实施。

Claims (5)

1.一种半导体集成电路装置(21)，包括：并列配置有多条与工作区域电连接的布线的第1布线层(1)；形成在覆盖第1布线层(1)的层间绝缘膜(2)上的第2布线层(3)；形成在第2布线层(3)上、并且至少一部分与工作区域重叠的用于与外部电连接的突起电极(7)，其特征在于：
把所述突起电极(7)正下方区域的所述布线间隔设定为能够防止在突起电极(7)上连接外部连接端子(123)时发生的负荷所引起的所述层间绝缘膜(2)的挠曲的间隔，
所述第1布线层(1)沿着所述层间绝缘膜(2)连续地延伸，使得在所述第2布线层(3)的下面不切断或者不中断。
2.根据权利要求1所述的半导体集成电路装置(21)，其特征在于：
所述布线(1)的间隔为1.5μm以下。
3.一种半导体集成电路装置(21)，包括：形成与工作区域电连接的布线的第1布线层(1)；形成在覆盖第1布线层(1)的层间绝缘膜(2)上的第2布线层(3)；形成在第2布线层(3)上、并且至少一部分形成为与工作区域重叠的用于与外部电连接的突起电极(7)，其特征在于：
至少在所述突起电极(7)的正下方的区域中设置加强所述层间绝缘膜(2)的强度的空布线(9)，
所述空布线(9)的材料的硬度高，
所述空布线(9)沿着所述层间绝缘膜(2)连续地延伸，使得在所述第2布线层的下面不切断或者不中断。
4.根据权利要求3所述的半导体集成电路装置(21)，其特征在于：
所述空布线(9)与所述布线(1)的布线间隔、相邻的所述布线(1)的布线间隔、或相邻的所述空布线(9)的布线间隔在1.5μm以下。
5.根据权利要求4所述的半导体集成电路装置(21)，其特征在于：
所述空布线(9)与所述布线(1)的布线间隔、相邻的所述布线(1)的布线间隔、以及相邻的所述空布线(9)的布线间隔的所有间隔在1.5μm以下。
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