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CN1604334A - 半导体器件及其制作方法 - Google Patents

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CN1604334A CNA2004100833971A CN200410083397A CN1604334A CN 1604334 A CN1604334 A CN 1604334A CN A2004100833971 A CNA2004100833971 A CN A2004100833971A CN 200410083397 A CN200410083397 A CN 200410083397A CN 1604334 A CN1604334 A CN 1604334A
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Abstract

提出一种能够有效利用支撑衬底作为互连的半导体器件。本发明的半导体器件，即芯片(4)，具有作为支撑衬底的第一Si衬底(1)和层叠在第一绝缘膜上的第二Si衬底(3)，第一绝缘膜层叠在第一Si衬底(1)的一个主面上。作为支撑衬底互连的的扩散层(2)形成在所述第一半导体衬底的至少一部分表面部分中、与第一SiO2膜(9)接触的一侧上。

Description

半导体器件及其制作方法
本申请基于日本专利申请号2003-345809，其内容在此作为参考引进。
技术领域
本发明涉及一种半导体器件，特别涉及一种具有称作SOI(绝缘体上硅)结构的半导体器件。
背景技术
已知的常规半导体器件，其具有基于称作SOI结构的芯片衬底结构。SOI结构能够通过例如SIMOX(通过注入的氧分离“separation byimplanted oxygen”)工艺的技术形成，此工艺包括硅衬底的氧离子注入和键合(bond)工艺，其典型构造由图8A和8B所示的芯片110示意性表示，其中绝缘膜303和作为单晶半导体衬底的第二Si衬底302被依次分层布置在作为支撑衬底的第一Si衬底301上。
采用SOI结构的半导体器件(此后称作SOI半导体器件)优选地应用到高耐压应用中。与一般半导体器件相似，SOI半导体器件典型地构造为使用导电粘合剂等将其芯片贴装在封装的岛上，并且芯片上的外部连接电极通过线结合分别结合到预定的外部引脚。而且岛与外部引脚(多数情况下是接地引脚)中的任何一个连接，从而在这种情况下支撑衬底能够通过岛而接地。
为满足对贴装中高集成度的要求，有采用如基于倒装芯片技术的板上芯片(chip-on-board)(此后称作COB)和也用于上述SOI半导体器件的薄膜封装(tape carrier package)(此后称作TCP)的贴装方法或组合方法的趋势，其中，如图8A典型地所示，布置在芯片110的第二Si衬底302上的外部连接电极(未示出)通过凸点201连接到芯片110贴装于其上的布线衬底70上的导电互连71，或者，如图8B典型地所示，布置在芯片110的第二Si衬底302上的外部连接电极(未示出)通过凸点201连接到TCP的内部引线80上。但是，这不希望地使电压难于施加到第一Si衬底301上。
设置在浮置电位的支撑衬底引起的问题典型地在于支撑衬底的电位变化不利地影响器件的工作，特别是阈值电压，由此减小了器件的工作范围。而且应该注意，器件的耐压随支撑衬底的电位而变化，从而在半导体器件工作期间支撑衬底电位的任何变化都可以由于其耐压值降低而引起器件的不正常工作。
作为避免支撑衬底浮置电位的一项技术，专利公开2002-110950典型地公开了示意性SOI半导体器件，其能够从器件一侧的表面将电压施加到支撑衬底。
图9是说明在专利公开2002-110950中公开的常规半导体器件的图，并且是更具体地表示此半导体器件具有的芯片实质部分的示意性剖面图。图10A和图10B分别是图9中的部分“X”和部分“Y”的放大图。图11是示意性地表示芯片的透视平面图。图9是图11中沿线A-A′的剖面。
现在参考图9等，常规半导体器件具有的芯片包含P型第一硅(Si)衬底401，其作为支撑衬底且具有例如10Ω·cm的特定阻抗和650μm的厚度，在其上作为第一绝缘膜的约1μm厚的二氧化硅膜(此后称作“SiO2膜”)409和具有10Ω·cm的特定阻抗和5μm的厚度的P型第二Si衬底403以此顺序层叠。在芯片中，形成于其中的第二Si衬底403具有被隔离沟槽417电气隔离的多个器件形成区域430。芯片还具有布置于去除第二Si衬底403之后芯片上的适当空余区域的面积为100μm2(10μm×10μm)的衬底接触形成区域405以及多个外部连接电极440。
在每个衬底接触形成区域405中，如图10A中以放大方式所示，具有用四乙氧基硅烷(Si(OC2H5)4，此后称作“TEOS”)气体形成的绝缘材料的TEOS氧化膜412和穿透SiO2膜409并到达在第一Si衬底401中的接触区域418的衬底接触孔419。衬底接触孔419填充典型地为钨(W)406的作为导电材料的金属，并由此构成接触，然后外部连接电极440和第一Si衬底401通过作为支撑衬底连接布线的典型为铝(Al)互连408的金属膜互连而连接。这使从外部通过外部连接电极440向第一Si衬底401施加电压成为可能。
并且应当注意的是在图9所示的实例中的衬底接触孔419遵循多接触结构，其中布置有用在此芯片中的多个最小尺寸接触孔(其一般是用在器件形成区域430中的最小尺寸接触孔)。在SiO2膜409和TEOS氧化膜412之间，具有场绝缘膜410和SiO2膜411。
通过去除覆盖在Al布线408上的保护氧化膜413和保护氮化膜414以形成其中暴露有Al互连408的开口，通过在其上形成如钛(Ti)膜的黏附性金属415，并进而通过形成典型地由金(Au)构成的凸点407，来形成外部连接电极440。保护氧化膜413的预定区域具有涂敷于其上的SOG(spin on glass旋涂式玻璃)416。
实现半导体器件功能的必要元件形成在单个的器件形成区域430的上表面一侧(在与SiO2膜409相连接的表面相反的表面一侧上)。作为此元件的一个实例，图9和图10B表示具有源扩散层420、漏扩散层424、栅电极423、栅氧化膜421以及侧壁氧化膜422的场效应晶体管(MOSFET，此后称作“MOS”)。
在如上所述能应用电压到支撑衬底(第一Si衬底)的构造中，支撑衬底本身能被理解为一个互连层。因此希望作为必须能通过极大电流的电源布线的互连层之一的支撑衬底的使用使在单晶半导体衬底(第二Si衬底)的表面上形成电源布线所必需的面积能够相应地缩小，并且非常有希望减小芯片尺寸。
然而，一个问题在于尽管具有导电性，但支撑衬底(第一Si衬底)本身的电阻比形成在单晶硅半导体衬底(第二Si衬底)的表面上的铝互连的电阻大。因此，接触衬底以其原封不动的形式作为互连层的使用导致了电流的大部分流过其电阻率小于支撑衬底(第一Si衬底)电阻率的单晶半导体衬底(第二Si衬底)上的铝互连，而不是流经支撑衬底(第一Si衬底)，这使支撑衬底作为互连层的效果较小。
另一个问题在于由于支撑衬底的整个部分被设置为单一电位，因此在常规构造中支撑衬底(第一Si衬底)仅作为单一类型的互连层。
发明内容
因此，本发明的一个目的是提供一种半导体器件和制作此器件的方法，有效地利用支撑衬底作为互连层。
为了实现上述目的的本发明的半导体器件包含作为支撑衬底的第一半导体衬底以及层叠在第一绝缘膜上的第二半导体衬底，第一绝缘膜层叠在第一半导体衬底的一个主面上，其中在第一半导体衬底的至少一部分表面部分中与第一绝缘膜接触的侧面上，形成扩散层。
在本发明的半导体器件中，形成在第一半导体衬底的表面部分中的扩散层具有比第一半导体衬底低的电阻率，因此能够被用作支撑衬底互连。如上所述通过使用扩散层作为支撑衬底互连，能够有效利用是支撑衬底的第一半导体衬底作为互连层。
本发明的半导体器件也可以构造为还包含从其去除一部分第二半导体衬底的衬底接触区域；开在第一半导体衬底上的接触孔，从而穿透暴露在衬底接触形成区域中的第一绝缘膜；以及支撑衬底互连，其布置在第二半导体衬底上从而通过用导电材料填充接触孔而构造的接触来连接第一半导体衬底。通过在第一半导体衬底的表面部分中形成的扩散层构成的互连的期望总数，此构造允许在第一半导体衬底中形成的扩散层构成的互连和在第二半导体衬底上的支撑衬底互连之间的连接，并能够减小互连面积，否则其必须确保在第二半导体衬底的上表面的侧面上。因此能够降低半导体器件的尺寸。
接触孔可以构造为包括第一接触孔，其开在第一半导体衬底的具有形成于其中的扩散层的区域中，第二接触孔，其开在第一半导体衬底的不具有形成于其中的扩散层的区域中。支撑衬底互连可以构造为包括第一支撑衬底连接布线，其连接到构造在第一接触孔中的接触，以及第二支撑衬底互连，其连接到构造在第二接触孔中的接触。
此构造由于互连层相互不同，能既利用在第一半导体衬底中的扩散层使第一支撑衬底互连通过在第一接触孔中的接触与其连接，又利用第一半导体衬底的没有在其中形成扩散层的区域而使第二支撑衬底互连通过在第二接触中的接触与其连接。结果，这能够利用在第一半导体衬底中的扩散层典型地作为电源布线或信号布线，又能利用第一半导体器件的在其中没有形成扩散层的区域典型地作为第一半导体衬底的电位固定。
这也允许采用这样的构造，其中第一支撑衬底互连和第二支撑衬底互连中的至少任何一个连接到外部连接电极。
制作本发明的半导体器件的方法是制作此半导体器件的方法，即此器件包含作为支撑衬底的第一半导体衬底；层叠在第一绝缘膜上的第二半导体衬底，第一绝缘膜层叠在第一半导体衬底的一个主面上，以及扩散层，其形成在第一半导体衬底的至少一部分表面部分中与第一绝缘膜接触的侧面上；其中该方法包含在第一半导体衬底的至少一部分表面部分中形成扩散层的步骤；在第一半导体衬底的暴露部分上和扩散层上形成第一绝缘膜；以及在第一绝缘膜上层叠第二半导体衬底。
在形成扩散层的步骤中，扩散层可以形成为条形。
此构造能够获得有效利用支撑衬底作为互连层的半导体器件。
特别地，通过形成条形扩散层，能够避免为层叠第二半导体衬底进行退火而在第一半导体衬底中形成的多个单个的扩散层相互耦合。
制作本发明的半导体器件的方法可以还包含通过去除一部分第二半导体衬底而形成的衬底接触形成区域的步骤；形成开在第一半导体衬底上的接触孔，从而穿透在衬底接触形成区域中暴露的第一绝缘膜；以及通过用导电材料填充接触孔构造接触；以及在第二半导体衬底上形成支撑衬底互连，从而通过接触与第一半导体衬底连接。
接触孔可以构造为包括第一接触孔，其开在第一半导体衬底的具有形成于其中的扩散层的区域中，第二接触孔，其开在第一半导体衬底的不具有形成于其中的扩散层的区域中。这也允许构造支撑衬底互连从而包括连接到构造在第一接触孔中的接触的第一支撑衬底互连，以及连接到构造在第二接触孔中的接触的第二支撑衬底连接布线。
这也允许采用一种构造，其还包含形成连接到第一支撑衬底互连和第二支撑衬底连接布线中的至少任何一个的外部连接电极的步骤。
制作本发明的半导体器件的方法是制作此半导体器件的方法，即此器件包含作为支撑衬底的第一半导体衬底；层叠在第一绝缘膜上的第二半导体衬底，第一绝缘膜层叠在第一半导体衬底的一个主面上，其中该方法包含在第一半导体衬底的至少一部分表面部分中与第一绝缘膜接触的侧面上，形成扩散层的步骤。
本发明的包括绝缘体上硅(SOI)结构的半导体器件，包含：支撑衬底；形成在所述支撑衬底上的布线层；形成在所述支撑衬底和所述布线层上的绝缘层，所述绝缘层作为所述SOI的一部分；在所述绝缘层上形成为所述SOI的一部分的半导体衬底，所述半导体衬底具有在其上的第一元件和第一外部引脚，所述元件和所述外部引脚被耦合到所述布线层。
如上所述，因为扩散层形成在第一半导体衬底的至少一部分表面部分中与第一绝缘膜接触的侧面上，扩散层能被用作支撑衬底互连，并且这有效利用了第一半导体衬底作为互连层。
附图说明
图1是说明本发明的半导体器件的一个实施例的图，更具体地是表示半导体器件的实质部分的示意性剖面图；
图2A和图2B是分别表示图1所示的部分“A”和部分“B”的放大图；
图3是示意性地表示图1所示的半导体器件的透视平面图；
图4A至图4C是表示制作图1等所示半导体器件的一部分工艺步骤的平面图；
图5A至5D是在图4A至4C中所示的单个衬底等的沿C-C′线的剖面图；
图6是沿图3所示的B-B′线的剖面图；
图7表示在晶片形成(wafer-formed)的第一Si衬底的表面部分中形成N+型扩散层和P+型扩散层的状态；
图8A至图8B是表示SOI半导体器件的贴装和组合状态的示意图，其中图8A表示COB贴装，图8B表示TCP组合；
图9是说明常规半导体器件的图，更具体地是半导体器件的实质部分的示意性剖面图；
图10A至10B分别表示图9所示的部分“X”和部分“Y”的放大图；以及
图11是示意性表示图9所示的半导体器件的透视平面图。
具体实施方式
接下来将参考附图说明本发明的实施例。
图1是说明本发明的半导体器件的一个实施例的图，更具体的是表示半导体器件的实质部分的示意性剖面图。图2A是表示图1所示的部分“A”的放大图，图2B是表示图1所示的部分“B”的放大图。图3是示意性地表示图1所示的半导体器件的透视平面图。图1表示沿图3所示的A-A′线的剖面图。
如图1和图2A及图2B所示，本实施例的半导体器件(芯片4)具有在作为支撑衬底的第一Si衬底1的表面部分中的扩散层2，其一侧与第一绝缘膜SiO2膜9接触。扩散层2由重掺杂杂质半导体构成，并且当第一Si衬底1具有P型电导率时被制成N+型，当第一Si衬底1具有N型电导率时被制成P+型。
在本实施例中的衬底接触形成区域5中，如图2A以放大方式具体地表示，具有使用TEOS气体形成的是绝缘材料层的TEOS氧化膜12，穿透SiO2膜9并到达在扩散层2中的接触区域18的衬底接触孔19。衬底接触孔19用例如是钨(W)6的作为导电材料的金属来填充，由此构成接触，其中外部连接电极40和形成在第一Si衬底1的表面部分中的扩散层2连接到作为支撑衬底互连的金属膜互连，例如是铝(Al)互连8上。这使采用扩散层作2为重掺杂、低电阻率支撑衬底互连成为可能。
图1至图3所示的半导体器件的其它构造与图9等所示的常规半导体器件的构造相同，因此此后将不详细说明此构造。
接下来，将说明制作如图1等所示的半导体器件的方法。图4A至图4C是表示制作图1等所示半导体器件的一部分工艺步骤的平面图，图5A至5D是如图4A至4C分别所示的单个衬底等的沿C-C′线的剖面图。
首先，在形成为如图4A和图5A所示的晶片形成的第一Si衬底1的表面部分中，在如图4B和图5B所示的条形中形成扩散层2。具有P型电导率的第一Si衬底1将具有在其中形成的N+型扩散层2，具有N型电导率的第一Si衬底1将具有在其中形成的P+型扩散层2。在扩散层2的形成中，优选地预先考虑第一Si衬底1的表面取向，以基于芯片布局和光刻板图形(wafer shot map)确定在第一Si衬底1上面形成扩散层2的位置。
形成在第一Si衬底1中的扩散层2在为了结合第一Si衬底1和第二Si衬底3而随后进行的退火中将不可避免地有一定程度扩展。因此必需通过模拟预先估计扩散层2扩展的可能程度，以考虑扩展边缘充分地将每个相邻扩散层2互相分开，从而避免由于在条形中的相邻扩散层2的扩展引起的耦合。
接下来，在如此形成的第一Si衬底1上，形成作为绝缘膜的SiO2膜9(图5C)，并且进一步在SiO2膜9上，层叠第二Si衬底3(图4C，图5D)。
现在返回来参考图1和图2A，2B，在如此形成的第二Si衬底3上，由公知方法形成场绝缘膜10和必要元件。作为此元件的一个实例，本实施例表示场效应晶体管(MOSFET，此后称作“MOS”)，其具有源扩散层20、漏扩散层24、栅电极23和栅氧化膜21(具体见图2B)。
这样，此元件通过铝互连8连接到外部连接电极40并且还通过铝互连8和作为栓的钨6连接到扩散层2。
然后，在场绝缘膜10和元件上，通过化学气相淀积(此后称作CVD)工艺形成作为第二绝缘膜的SiO2膜11。
在其上涂敷光刻胶(未示出)，涂敷膜通过预定分划板(未示出)进行曝光和显影，以由此形成用以形成隔离器件形成区域30的预定宽度隔离沟槽的开口，和用以形成衬底接触形成区域的开口。然后，在这些开口中被曝光的SiO2膜11和场氧化膜10通过公知的腐蚀技术去除，以由此暴露出第二Si衬底3。
接下来，去除光刻胶，并且然后通过各向异性腐蚀技术以SiO2膜11作为腐蚀掩模去除第二Si衬底3的暴露部分，以由此形成隔离沟槽17和衬底接触形成区域5，从而使SiO2膜9暴露于其中。在此的隔离沟槽17和衬底接触形成区域5形成为具有略微倾斜的侧壁，从而开口的上端将比暴露SiO2膜9的单个下端大。
然后，作为填充隔离沟槽17的绝缘材料的TEOS氧化膜12使用TEOS气体通过低压CVD(LPCVD)工艺被淀积在整个表面，以由此完成填充隔离沟槽17。
淀积在整个表面上的全部TEOS氧化膜12被回刻蚀以便减少在器件形成区域30上产生的台阶，以由此使区域平坦。
然后，先在整个表面上涂敷光刻胶(未示出)，涂敷膜通过其上形成有衬底接触孔19图形的分划板(未示出)进行曝光，并且衬底接触孔19的图形被显影以由此在衬底接触形成区域5中的预定位置形成连接到第一Si衬底1的衬底接触孔19的图形。然后，通过腐蚀去除TEOS氧化膜12、SiO2膜11和SiO2膜9，以由此开到达第一Si衬底1的衬底接触孔19，并且此后去除光刻胶。
接下来，在整个表面上涂敷光刻胶(未示出)，涂敷膜通过分划板(未示出)进行曝光，分划板具有连接到形成在器件形成区域30中的单个元件的接触孔图形，并且接触孔图形被显影以由此形成接触孔形成图形。然后，通过腐蚀去除TEOS氧化膜12和SiO2膜11以由此开接触孔，并且此后去除光刻胶。
然后，单个接触区域18根据需要掺杂预定量的杂质。
通过CVD工艺在整个表面淀积钨，以由此填充衬底接触孔19和在器件形成区域30中的接触孔，然后钨的整个表面被回刻蚀以由此去除在TEOS氧化膜12的平坦部分上的钨部分。这使钨6作为填充的金属保留在单个接触孔中并由此使接触孔部分平坦。在此注意在衬底接触形成区域5的侧壁部分也保留了钨6。
通过溅射工艺将作为互连的导电材料的铝以预定厚度淀积在整个表面。
接下来，光刻胶(未示出)被涂敷在整个表面，涂敷膜通过具有预定互连图形的分划板(未示出)进行曝光并显影，通过公知的干法刻蚀技术将互连之外的铝层去除，以由此形成铝互连8，此铝互连8作为连接第一Si衬底1和预定外部连接电极40的支撑衬底互连，并作为预定的内互连。
最后，保护铝互连的8的SiO2膜被淀积在整个表面以由此形成保护氧化膜13。进而在保护氧化膜13上，覆盖SOG(旋涂式玻璃)16，通过加热固化，并将整个表面回刻蚀直到保护氧化膜13的平坦部分暴露出来，以由此减缓表面的不规则。进而淀积氮化硅膜(Si3N4膜)以由此形成保护氮化硅膜14。保护氮化硅膜14能用氮氧化硅(silicon oxinitride film)(SiON膜)代替。然后用公知的光刻技术和腐蚀技术开外部连接电极形成开口，形成粘附金属膜15使其覆盖开口，并且在其上形成凸点7，由此结束了晶片工艺。
在完成上述晶片工艺之后，进行划片从而获得分离的芯片4。
图6是沿图3所示的B-B′线的剖面图。
至于衬底接触孔19，如图6所示，区分耦合其中形成有扩散层2的第一Si衬底的区域的第一衬底接触孔19k和耦合其中没有扩散层2的区域的第二衬底接触孔19n是有好处的，因为这使采用第一Si衬底1和扩散层2作为不同类型的互连成为可能，例如用由扩散层2构成的互连作为电源互连或信号互连，其通过填充在第一衬底接触孔19k中的钨6(接触)连接到第一铝互连8k，此接触孔耦合第一Si衬底中形成有扩散层2的区域，又例如用第一Si衬底1作为第一Si衬底1的电位固定，其通过填充在第二衬底接触孔19n中的钨6(接触)连接到第二铝互连8n，此接触孔耦合第一Si衬底中未形成扩散层2的区域。对于希望用扩散层2作为电源互连或信号互连而不是作为接地的情况，对于具有P型电导率的第一Si衬底1有必要使其固定于不高于扩散层2的电位，而对于具有N型电导率的第一Si衬底1有必要使其固定于不低于扩散层2的电位。电位固定的这种方式能通过从外部通过外部接触电极向第一Si衬底1或扩散层2施加电压来获得。
如上所述，本实施例的半导体器件能够通过在P型第一Si衬底1中形成N+型扩散层2或通过在N型第一Si衬底1中形成P+型扩散层2，用扩散层2作为重掺杂、低电阻率支撑衬底互连，并将其耦合到用钨6填充的衬底接触孔19，以由此通过铝互连8建立在扩散层2和外部连接电极40之间的连接。使用扩散层2作为互连层能够减小互连区域，否则其必须在第二Si衬底3的表面一侧上，从而其结果获得了芯片尺寸减小了大的效果。
使用扩散层2作为电源互连还能够增加电源容量，并获得芯片4的EMI抗干扰方面的大的效果。
在上述半导体芯片的制作工艺中，值得注意的是在第一Si衬底1中预先形成的扩散层2上开衬底接触孔19的工艺中，存在精确度的必要问题。优选地预先确定基于芯片布局和光刻板图形的扩散层2的布置，并形成与第一Si衬底1的晶向对齐的扩散层2。
在扩散层2和第二Si衬底3之间的对齐中还有另一个问题。Si衬底(晶片)的晶向通常偏离参考面(orientation flat)(此后称作OF)在+0.04度范围内，淀积第二Si衬底3从而以OF为参考与第一Si衬底1的晶向平行。通过形成与第一Si衬底1的晶向对齐的扩散层2，因此使方向间的平行度的准确性在±0.04度范围内可以调节。从另一方面，必需预先考虑平行度可能的偏离，在第二Si衬底3上形成衬底接触孔1 9，从而即使扩散层2延伸的方向和第二Si衬底3的晶向之间的平行度偏移±0.04度那么大，第二Si衬底3上的铝互连8和扩散层2也能被连接。
还有另一个问题存在于，当在第一Si衬底1上层叠了绝缘膜9和第二Si衬底3时，由进行退火而对扩散层2造成的影响。退火不可避免地引起了形成在第一Si衬底1中的扩散层2的扩散扩展。扩散层2由于扩散可能扩展的程度随退火温度和退火时间变化。因此，如上所述，必需通过模拟预先估计扩散层2的扩散扩展的可能程度，使每个相邻扩散层2之间充分隔开，从而避免由于扩散扩展而使相邻扩散区耦合。
避免由于扩散扩展的相邻扩散层2的耦合的一个可能技术是例如在晶片形成的第一Si衬底1中的条形中形成N+型扩散层2n，在每个相邻N+型扩散层2n之间形成P+型扩散层2p，如图7所示。P+型扩散层2p在此作为N+型扩散层2n的扩散扩展的停止，并能阻止N+型扩散层2n由于扩散扩展而相互耦合。
发明的另一个方面在于包括绝缘体上硅(SOI)结构的半导体器件。
此器件包含支撑衬底；形成在所述支撑衬底上的布线层；形成在所述支撑衬底和所述布线层上的绝缘层，所述绝缘层作为所述SOI的一部分；在所述绝缘层上形成为所述SOI的一部分的半导体衬底，所述半导体衬底具有在其上的第一元件和第一外部引脚，所述元件和所述外部引脚被耦合到所述布线层。
在图1中，显示了发明的器件的实施例，其中支撑衬底对应于第一Si衬底，布线层对应于扩散层2，绝缘层对应于SiO2膜9。半导体衬底对应于第二Si衬底3，其形成于SiO2膜9上。
器件可以包含多个如MOSFET的元件。
在图2B中，显示了形成在作为半导体衬底的第二Si衬底上的第一(或第二)元件。元件通过作为导电层的铝互连8耦合到作为布线层的扩散层2。此外，作为外部引脚的外部连接电极40也通过铝互连8耦合到扩散层2。外部连接电极40可以作为电源引脚。
如图2A所示，衬底接触形成区域5作为第一孔形成在第二Si衬底3上。这样在第一孔中形成了铝互连8。然后，铝互连8通过栓连接到扩散层2，其中栓是通过在作为第二孔而形成于SiO2膜9中的衬底接触形成孔19中填充例如钨的导电材料(从而形成钨6)而构成。
如图3所示，器件包含多个元件，每个元件形成在相应的器件形成区域30中。每个元件旁边，构造了外部连接电极40和形成在衬底接触形成区域5中的作为栓的钨。这些栓耦合在扩散层2和相应的元件之间。此外，在平面布局中，从图3的左侧，第一栓(钨6)和第一元件以及第二元件和第二栓(另一个钨6)可以被设计在同一线上。
如图7所示和上面所述，扩散层可以包括两种类型区域，第一个是作为第一导电性的N+型，第二是作为作为第二导电性的P+型，在晶片形成的第一Si衬底1中形成条形。

Claims (19)

1.一种半导体器件，包含：
作为支撑衬底的第一半导体衬底；
层叠在第一绝缘膜上的第二半导体衬底，第一绝缘膜层叠在所述第一半导体衬底的一个主面上；以及
扩散层，形成在所述第一半导体衬底的至少一部分表面部分中与所述第一绝缘膜接触的侧面上。
2.根据权利要求1的半导体器件，还包含：
衬底接触形成区域，一部分所述第二半导体衬底被从中去除；
接触孔，开在所述第一半导体衬底上从而穿透暴露在所述衬底接触形成区域中的所述第一绝缘膜；以及
支撑衬底互连，其布置在所述第二半导体衬底上从而通过用导电材料填充所述接触孔而构造的接触来连接所述第一半导体衬底；
3.根据权利要求2的半导体器件，其中所述接触孔包括：第一接触孔，其开在所述第一半导体衬底的具有形成于其中的所述扩散层的区域中；以及第二接触孔，开在所述第一半导体衬底的不具有形成于其中的所述扩散层的区域中。
4.根据权利要求3的半导体器件，其中所述支撑衬底连接布线包括连接到构造在所述第一接触孔中的所述接触的第一支撑衬底互连，以及连接到构造在所述第二接触孔中的所述接触的第二支撑衬底互连。
5.一种制作半导体器件的方法，此器件包含作为支撑衬底的第一半导体衬底；层叠在第一绝缘膜上的第二半导体衬底，第一绝缘膜层叠在所述第一半导体衬底的一个主面上；以及形成在所述第一半导体衬底的至少一部分表面部分中与所述第一绝缘膜接触的侧面上的扩散层；所述方法包含：
在所述第一半导体衬底的至少一部分表面部分中形成所述扩散层；
在所述第一半导体衬底的暴露部分上和所述扩散层上形成所述第一绝缘膜；以及
在所述第一绝缘膜上层叠所述第二半导体衬底。
6.根据权利要求5的制作半导体器件的方法，其中，形成所述扩散层的步骤中，在条形中形成所述扩散层。
7.根据权利要求6或7的制作半导体器件的方法，还包含：
通过去除一部分所述第二半导体衬底形成衬底接触形成区域；
形成开在所述第一半导体衬底上的接触孔，从而穿透在所述衬底接触形成区域中暴露的所述第一绝缘膜；
通过用导电材料填充所述接触孔构造接触；以及
在所述第二半导体衬底上形成支撑衬底互连，从而通过所述接触与所述第一半导体衬底连接。
8.根据权利要求7的制作半导体器件的方法，其中所述接触孔包括：第一接触孔，其开在所述第一半导体衬底的具有形成于其中的所述扩散层的区域中；以及第二接触孔，其开在所述第一半导体衬底的不具有形成于其中的所述扩散层的区域中。
9.根据权利要求8的制作半导体器件的方法，其中所述支撑衬底互连包括：连接到构造在所述第一接触孔中的所述接触的第一支撑衬底互连，以及连接到构造在所述第二接触孔中的所述接触的第二支撑衬底互连。
10.一种制造半导体器件的方法，此器件包含作为支撑衬底的第一半导体衬底以及层叠在第一绝缘膜上的第二半导体衬底，第一绝缘膜层叠在所述第一半导体衬底的一个主面上；所述方法包含：
在所述第一半导体衬底的至少一部分表面部分中与所述第一绝缘膜接触的侧面上，形成扩散层。
11.一种包括绝缘体上硅(SOI)结构的半导体器件，包含：
支撑衬底；
形成在所述支撑衬底上的布线层；
形成在所述支撑衬底和所述布线层上的绝缘层，所述绝缘层作为所述SOI的一部分；
在所述绝缘层上形成为所述SOI的一部分的半导体衬底，所述半导体衬底具有在其上的第一元件和第一外部引脚，所述元件和所述外部引脚被耦合到所述布线层。
12.如权利要求11所述的器件，其中所述半导体衬底包括第二元件和第二外部引脚，所述第二元件和外部引脚被耦合到所述布线层。
13.如权利要求12所述的器件，其中所述布线层是扩散层。
14.如权利要求13所述的器件，其中所述第一外部引脚是电源引脚。
15.如权利要求14所述的器件，所述器件还包含连接到所述第一元件并耦合到所述布线层的导电层。
16.根据权利要求15的半导体器件，
其中所述半导体衬底具有第一孔，以及
其中所述导电层形成在所述第一孔中。
17.根据权利要求16的半导体器件，还包含构造在形成于所述绝缘层中第二孔中的栓，由此通过所述栓将所述导电层连接到所述布线层。
18.根据权利要求12的半导体器件，还包含耦合在所述布线层和所述第一元件之间的第一栓以及耦合在所述布线层和所述第二元件之间的第二栓，
其中所述第一和第二元件以及第一和第二栓被设计在平面布局中的同一线上。
19.如权利要求13所述的器件，其中所述扩散层具有第一导电型的第一扩散区域和第二导电型的第二扩散区域。
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