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CN102047412B - 三维半导体器件结构及方法 - Google Patents

三维半导体器件结构及方法 Download PDF

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Abstract

根据本发明一实施例，三维半导体器件结构包括使用图案化导电层接合在一起的第一半导体器件和第二半导体器件。第一半导体器件包括其正面上的第一多个端子，且第二半导体器件包括其正面上的第二多个端子。图案化导电层包括多个导电区。每个导电区接合到耦合到第一多个端子之一的导体并且接合到耦合到第二多个端子之一的另一导体，从而在第一半导体器件和第二半导体器件之间提供电耦合。在具体实施例中，第一半导体器件的每个端子接合到第二半导体器件的对应端子，从而提供第一和第二半导体器件的并联组合。在另一实施例中，使用该第一半导体器件的背面上的一个或多个端子和该第二半导体器件的正面上的一个或多个端子来提供第一和第二半导体器件的并联组合。

Description

三维半导体器件结构及方法
发明背景
本发明一般涉及半导体技术，更具体地涉及用于三维(3D)叠层半导体器件的方法和结构。仅作为示例，本发明已应用于形成包括两个或更多个沟槽场效应晶体管(FET)的3D叠层半导体器件。但是应当认识到本发明具有范围宽泛得多的应用性。
高压和/或高功率器件在现代电子器件中找到越来越广泛的应用。例如，这些器件用于诸如便携式消费电子产品、电源管理电路、汽车电子设备、磁盘驱动装置、显示装置、RF通信电路、以及无线基站电路等应用中。一些功率器件包括屏蔽栅沟槽FET和沟槽栅FET。下文中简单讨论示例。
图1是屏蔽栅沟槽MOSFET的简化截面视图。N型外延层102在n+衬底101上延伸。N+源区108和p+重体区106在p型体区104中形成，p型体区又在外延层102中形成。沟槽110穿过体区104延伸且在漂移区终止，漂移区是在体区104和衬底101之间延伸的外延层102的一部分。沟槽110包括在栅电极122之下的屏蔽电极114。栅电极122通过栅极电介质120与其相邻硅区绝缘，且屏蔽电极114通过屏蔽电介质112与相邻硅区绝缘，其中屏蔽电介质比栅极电介质120厚。栅电极和屏蔽电极由亦称作电极间电介质或IED的介电层116相互绝缘。
可多次重复图1的结构以形成晶体管的阵列。图2是示出沟槽MOSFET200的一部分的简化截面视图，该沟槽MOSFET包括衬底201、外延层202以及体区204。器件200还包括并联地连接在一起的沟槽单元206的阵列。每个沟槽单元206类似于图1的屏蔽栅FET。导电区214是MOSFET 200的栅电极，且连接到各个沟槽单元中的栅电极。至漏区的触点可制作在器件的背面上。至源极金属的触点可制作在器件的顶面上，而至栅电极的触点可制作在顶面的边缘部分中。
在功率电子应用中，对于更高性能和更低成本的需求持续增加。另一方面，随着功率器件技术的发展，改善性能变得越来越难。例如，按比例缩小单元尺寸需要复杂的工艺。此外，随着器件面积的减小，功率处理容量可能受到影响。这些以及其他限制给功率器件的进一步改善造成巨大挑战。
因此，需要改善的结构和方法来形成高性能、低成本的功率器件。
发明概要
根据本发明一实施例，三维半导体器件包括接合在一起的两个半导体器件。两个半导体器件各自具有在半导体区正面上的至少两个器件端子以及在半导体区背面上的金属衬底。正面端子之一电连接到金属衬底。第一半导体器件的金属衬底机械地接合到第二半导体器件的金属衬底。相应地，在第一半导体器件的一个正面端子和第二半导体器件的一个正面端子之间提供电连接。
在特定实施例中，半导体器件各自还包括填充半导体区中的空隙以及将正面端子连接到金属衬底的导电区。
在另一实施例中，第一和第二半导体器件两者都是MOS晶体管，且MOS晶体管的漏极端子电耦合。作为示例，每个半导体器件都是沟槽栅MOSFET。在另一示例中，每个半导体器件都是屏蔽栅沟槽MOSFET。
根据本发明的另一实施例，形成三维半导体器件的方法包括：设置包括第一金属衬底上的半导体区的第一半导体器件，该第一半导体器件至少具有在半导体区的与所述第一金属衬底相反的正面上的第一端子和第二端子，该第一端子电耦合到第一金属衬底。该方法还包括：设置包括第二金属衬底上的半导体区的第二半导体器件，该第二半导体器件至少具有在半导体区的与所述第二金属衬底相反的正面上的第一端子和第二端子，该第一端子电耦合到第二金属衬底。此外，该方法包括将第一金属衬底与第二金属衬底接合，从而提供第一半导体器件的第一端子和第二半导体器件的第一端子之间的电接触。
在一具体实施例中，设置第一和第二半导体器件的每一个的工艺包括在半导体衬底中形成器件结构。该器件结构至少具有在半导体衬底的正面上的第一器件区和第二器件区。该方法包括在半导体衬底的正面部分中形成第一凹槽且该第一凹槽延伸进入半导体区达预定深度。第一金属层形成为覆盖器件结构且填充第一凹槽，然后该第一金属层形成图案以形成第一和第二端子，第一端子基本上与第一凹槽对齐。该方法还包括将载体衬底附连到器件结构的正面且在半导体衬底的背面部分中形成第二凹槽。第二凹槽基本上与第一凹槽对齐。接下来形成覆盖衬底的背面的第二金属层。第二金属层填充第二凹槽且形成金属衬底。
根据本发明的另一实施例，三维半导体器件包括使用图案化导电层接合在一起的第一半导体器件和第二半导体器件。第一半导体器件包括在其正面上的第一多个端子，且第二半导体器件包括在其正面上的第二多个端子。形成图案的导电层包括多个导电区。为了在第一半导体器件和第二半导体器件之间提供电耦合，每个导电区接合到耦合至第一多个端子之一的导体和耦合到第二多个端子之一的另一导体。
在一具体实施例中，第一半导体器件的每个端子接合到第二半导体器件的对应端子，由此三维半导体器件包括第一和第二半导体器件的并联组合。
取决于实施例，第一半导体器件的一个或两个可以是诸如沟槽功率MOS晶体管、或者屏蔽栅沟槽功率MOS晶体管的晶体管，或者可以是其他半导体器件。
根据本发明的另一实施例，形成三维半导体器件的方法包括设置第一和第二半导体器件。第一半导体器件具有在其正面上的第一多个端子，而第二半导体器件具有在其正面上的第二多个端子。第一多个导体在第一半导体器件上形成，第一多个导体的每个导体耦合到第一多个端子之一。第二多个导体在第二半导体器件上形成，第二多个导体的每个导体耦合到第二多个端子之一。该方法还包括设置图案化导电层，其包括多个互连的导电区。然后，图案化导电层与第一和第二半导体器件接合。多个导电区各自接合到第一多个导体的至少一个导体和第二多个导体的至少一个导体。然后图案化导电层的多个被有选择地去除以分离多个导电区，以及向三维半导体器件提供一个或更多个外部触点。
取决于实施例，第一半导体器件的一个或两个可以是诸如沟槽功率MOS晶体管、或者屏蔽栅沟槽功率MOS晶体管的晶体管，或者可以是其他半导体器件。
在一个实施例中，第一和第二半导体器件各自包括晶体管，第一半导体器件的每个端子接合到第二半导体器件的对应端子。相应地，三维半导体器件包括第一和第二半导体器件的并联组合。在另一实施例中，第一和第二半导体器件的至少一个包括MOS晶体管。在又一实施例中，第一和第二半导体器件的至少一个包括沟槽栅MOS晶体管或者屏蔽栅沟槽MOS晶体管。
根据另一实施例，本发明所提供的方法可组合和/或重复以形成不同三维器件结构并提供各种功能。例如在具体实施例中，层叠的半导体器件结构包括四个半导体器件。第一半导体器件包括第一衬底和第一多个端子，且第二半导体器件包括第二衬底和第二多个端子。第一和第二半导体器件使用置于第一和第二半导体器件之间的第一图案化导电层来接合在一起。第一图案化导电层包括多个导电区。每个导电区接合到耦合至第一多个端子之一的导体，且接合到耦合至第二多个端子之一的另一导体。类似地，第三和第四半导体使用图案化导电层接合在一起。此外，第二半导体器件的衬底接合到第三半导体器件以形成四个半导体器件的三维层叠。
根据本发明的另一实施例，层叠半导体器件结构包括第一接合器件对和第二接合器件对。第一接合器件对包括第一半导体器件和第二半导体器件。第一和第二半导体器件被定位成使第一半导体器件的正面面对第二半导体器件的正面。此外，第一半导体器件的至少一个端子接合到第二半导体器件的端子之一。类似地，第二接合器件对包括第三半导体器件和第四半导体器件，其中第三半导体器件的正面面对第四半导体器件的正面，且第三半导体器件的至少一个端子接合到第四半导体器件的端子之一。此外，第一接合器件对接合到第二接合器件对，其中第二半导体器件的背面接合到第三半导体器件的背面。
根据本发明的一替代实施例，三维半导体器件包括使用导电结构和图案化金属层接合在一起的两个第一半导体器件。第一半导体器件具有在其背面上的第一金属衬底，该第一金属衬底还用作第一半导体器件的第一端子。第一导电结构在第一金属衬底的背面上形成。第二半导体器件具有在其正面上的第一和第二端子。第二导电结构在第二半导体器件的正面上形成。为了在第一半导体器件和第二半导体器件之间提供电接触，第二导电结构接合到第一导电结构。第三导电结构在第二半导体器件的正面上形成。形成图案的金属层位于第一和第二半导体器件之间。形成图案的金属层包括至少一个第一区，该第一区接合到第三导电结构以便于提供外部触点。
取决于实施例，各种半导体器件可用于形成三维半导体器件结构。例如，第一和第二半导体器件的至少一个可为MOS晶体管。在另一实施例中，第一和第二半导体器件的至少一个是沟槽功率MOS晶体管。在又一实施例中，第一和第二半导体器件的至少一个是沟槽功率MOS晶体管。在其他示例中，第一和第二半导体器件各自为MOS晶体管。
在一具体实施例中，第一导体耦合到第一半导体器件的第一端子，第二导体耦合到第二半导体器件的第一端子，由此三维半导体器件包括第一和第二半导体器件的串联组合。
根据另一实施例，本发明所提供的方法可组合和/或重复以形成不同三维器件结构并提供各种功能。
与传统技术相比，从本发明的方式可得到诸多好处。例如，在一些实施例中，本发明提供在不增加管芯尺寸或覆盖面积的情况下，形成具有增加器件密度的三维器件的方法。在不减小单元级别的间距的情况下，可达到这一密度的增加。在常规器件中，由重体触点占据的面积可使单元间距的减小受到挑战。在另一实施例中，三维器件的接合构造亦包括内部器件的互连以提供不同的器件功能性。
在替代实施例中，本发明提供可将具有不同特性的器件层叠在一起的方法。在一些实施例中，本发明所提供的方法可组合以及重复以便于使用定制接合构造集成不同器件。例如在一个实施例中，该方法可用于集成两个功率开关和诸如驱动器和控制器的其他功能器件以制成功能功率器件。作为另一示例，在一些实施例中，器件构造块可缩放；即，为了更多个叠层和进一步的三维管芯集成可重复使用这些器件构件块。此外，本发明提供与常规工艺技术兼容的工艺，其不需要对现有工艺或者装置作出实质性修改。依赖于实施例，可实现一个或多个这些好处。本发明的说明书在通篇中将更具体地描述这些以及其他好处。
参考具体描述和随后的所附附图可更充分地理解本发明的各种附加目的、特征以及优点。
附图简述
图1是常规高压沟槽MOS场效应管(FET)的截面图；
图2是示出沟槽MOSFET 200的简化截面视图；
图3是示出根据本发明一实施例的三维半导体器件300的简化截面视图；
图4是根据本发明一实施例的图3的三维半导体器件300的简化电路示意图；
图5是示出根据本发明一具体实施例的图3的三维半导体器件300的金属图案的简化俯视图；
图6是根据本发明一实施例的图5器件的沿着水平(ox)方向的简化截面视图；
图7是根据本发明一实施例的图5器件的沿着垂直(oy)方向的简化截面视图；
图8A-8I是示出用于制造根据本发明一实施例的图3的三维半导体器件300的方法的简化截面视图；
图9是示出根据本发明一实施例的三维半导体器件900的简化截面视图；
图10是示出根据本发明一实施例的图9的三维半导体器件900的简化示意图；
图11是示出根据本发明一具体实施例的图9的器件900中的沟槽MOSFET的金属图案的简化布局图；
图12是根据本发明一实施例的图10器件的沿着水平(ox)方向的简化截面视图；
图13是根据本发明一实施例的图10器件的沿着垂直(oy)方向的简化截面视图；
图14A-14L是示出用于制造根据本发明一实施例的图9的三维半导体器件900的方法的简化截面图；
图15是示出根据本发明的另一实施例的三维半导体器件1500的简化截面视图；
图16是示出根据本发明的又一实施例的三维半导体器件的简化截面视图；
图17是示出根据本发明一实施例的图16的三维半导体器件1600的简化示意图；
图18是示出根据本发明一具体实施例的图16的三维半导体器件1600中的金属图案的简化布局图；
图19是根据本发明一实施例的图18器件的沿着水平(ox)方向的简化截面视图；
图20是根据本发明一实施例的图18器件的沿着垂直(oy)方向的简化截面视图；以及
图21A-21P是示出用于制造根据本发明实施例的图16的三维半导体器件1600的方法的简化截面视图。
发明的详细描述
本发明一般涉及半导体技术，更具体地涉及三维(3D)层叠半导体器件的方法和结构。根据本发明诸实施例，各种技术和结构可用于接合两个半导体器件以形成三维器件结构。举例而言，背面金属衬底可用于接合和制作电连接。在另一示例中，形成诸如金属柱的导电结构以便于接合。在又一示例中，接合工艺使用包括互连导电区的图案化金属层。这些导电区可用于将第一器件的端子接合到第二器件的端子。根据某些实施例，该接合提供两个器件之间的机械附连以及电连接。相应地，三维器件结构不仅增加器件封装密度，而且还可通过使用定制接合装置来提供各种器件功能。在一些实施例中，接合结构和方法可组合而使用，或者甚至重复使用以创建各种三维结构。
图3是示出根据本发明一实施例的三维半导体器件300的简化截面视图。该图仅仅是示例，其应当不过度地限制本文中权利要求的范围。本领域普通技术人员将可认识到其他变化、修改和选择。如图所示，三维半导体器件300包括器件330和器件340。器件330包括第一金属衬底315上的第一沟槽MOS晶体管310，而器件340包括第二金属衬底325上的第二沟槽MOS晶体管320。
在图3中，MOS晶体管310包括金属衬底315上的半导体区303中的沟槽单元306。每个沟槽单元306可以是类似于图1中的器件100的器件结构。取决于实施例，可存在其他变化、修改和选择。例如在具体实施例中，每个单元是沟槽栅沟槽MOSFET，其进一步包括延伸进入到半导体区的沟槽、作为沟槽侧壁和底部的衬垫的栅介电层、沟槽中栅介电层之上的栅电极、与沟槽中栅电极的每一侧相接的源极区、漂移区、以及在漂移区之上延伸的体区。此外，漏电极连接到在漂移区之下的漏极区。
如图所示，沟槽MOS晶体管310包括在半导体区303的与金属衬底315相反的正面上的漏极端子313、源极端子311、以及栅极端子312。源极端子311被连接到这些单元的源极区。栅极端子312被连接到这些单元中的栅电极。沟槽MOS晶体管310还包括在半导体区的空隙317中形成的导电区，该导电区将漏极端子313连接到金属衬底315。
在图3中，器件300还包括第二沟槽MOS晶体管320，其具有与上述MOS晶体管310类似的器件特征。具体地，MOS晶体管320包括金属衬底325。如图3所示，金属衬底315被接合到金属衬底325。相应地，包括金属衬底315上的晶体管310的器件330被接合到包括金属衬底325上的晶体管320的器件340。在一实施例中，可使用已知管芯接合或晶片接合技术来实现接合工艺，例如使用物理或化学接合力。举例而言，为了在接合中允许电连接，在一些应用中可使用导电胶或环氧树脂。
根据本发明的一些实施例，三维器件不仅包括机械地接合在一起的两个半导体器件，其还可在器件之间提供电连接。例如，在沟槽MOS晶体管310的漏极端子313和沟槽MOS晶体管320的漏极端子323之间提供电连接。这在图4中进一步说明。
图4是根据本发明一实施例的图3的三维半导体器件300的简化电路示意图。如图所示，图4的器件400是图3的MOS器件300的电路示意图。例如，器件401是图3中的器件330的示意性表示，类似地器件402是图3中的器件340的示意性表示。如图所示，器件401具有分别对应于图3中的漏极端子313、源极端子311和栅极端子312的漏极端子D1、源极端子S1和栅极端子G1。类似地，器件402具有漏极端子D2、源极端子S2和栅极端子G2。此外，漏极端子D1和D2连接在一起，其反映图3中的金属衬底315和325的接合。根据本发明的具体实施例，器件400可用作具有在G1和G2处的两个输入的NAND栅。
图5是示出根据本发明一具体实施例的图3的三维半导体器件300的金属图案的简化俯视图。如图所示，源极金属511、栅极金属512和漏极金属513被电介质526隔离。还示出用于外部连接的一些漏极通孔569的位置。从以下讨论的图6和图7中可看出更多细节。
图6和图7分别是根据本发明一实施例的图5器件的沿水平(ox)方向和沿垂直(oy)方向的简化截面视图。图6中的(ox)截面跨沟槽单元506获取，而图7中的(oy)截面沿沟槽单元获取。如图所示，源极金属511、栅极金属512和漏极金属513被电介质526分隔。还示出将背面上的金属衬底515连接到正面上的漏极金属513的导电区D。在图7中，栅极金属512被耦合到栅极导体514，该栅极导体又连接到沟槽单元中的沟槽栅电极。
虽然以上示出了将所选组组件用作如图3-7所示的器件300，但还存在诸多选择、修改和变化。例如，一些组件可扩展和/或组合。其他组件可插入到那些以上所述的组件中。取决于实施例，组件的排列可与其他替代互换。例如，图3中的器件300被描绘为包括两个接合的沟槽MOS晶体管。在一些实施例中，沟槽晶体管可包括沟槽栅MOSFET或屏蔽栅MOSFET。在其他实施例中，器件300可包括诸如MOS或者双极型晶体管的其他半导体器件。此外，虽然以上讨论集中在功率器件上，但是亦可包括诸如低压或逻辑器件的其他器件。还要注意，在所有附图中，组件仅以说明目的绘出，且未必以比例绘出。贯穿本说明和尤其以下更具体的说明可发现这些组件的其它细节。
图8A-8I是示出用于制造根据本发明一实施例的图3的三维半导体器件300的方法的简化截面视图。这些图仅仅是示例，其应当不过度地限制本文中权利要求的范围。本领域普通技术人员将认识到其他变化、修改和选择。通过在包括半导体区801和802的半导体衬底303之内和之上提供沟槽MOSFET器件结构809，该方法在图8A开始。类似于图2的器件200，图8A中的沟槽MOSFET器件结构包括一个或多个沟槽单元806。每个沟槽单元包括延伸进入半导体衬底的沟槽、沟槽中的栅电极、邻近沟槽顶部的源极区、以及邻近沟槽底部的漏极区。图8A还示出栅电极814和电介质826。
在图8B中，凹槽817在衬底803的正面部分中形成，且延伸至预定深度。该凹槽可使用包括湿法蚀刻或者干法蚀刻的已知材料移除技术来形成以移除衬底的一部分和可能覆盖在衬底之上的其他材料，例如介电层。在图8C中，金属层818可形成在第一沟槽MOSFET器件结构上且填充凹槽817。在一个实施例中，金属层818可包括导电金属849的诸如粘合层、接触金属层和阻挡层等的附加层。在图8D中，该金属层被图案化以形成漏极端子813、源极端子811和栅极端子812。可使用已知金属蚀刻技术实现图案化。注意，漏极端子813覆盖凹槽区817，且漏极端子813的一部分被连接到填充凹槽817的金属。
在图8D中，沟槽MOS晶体管器件结构被标示为810，且包括漏极端子813、源极端子811和栅极端子812。在图8E中，载体衬底819被附连到沟槽MOSFET器件结构810的正面。在一个实施例中，介电层841被形成为覆盖器件810的正面且被平坦化。在一具体实施例中，在载体衬底819被附连之前，使用诸如化学机械抛光、研磨、蚀刻或者这些技术的组合的已知减薄技术将器件810从背面减薄成适当厚度。
在图8F中，第二凹槽827在衬底背面上形成。如图所示，第二凹槽827基本上与第一凹槽817对齐。此外，第二凹槽827暴露第一凹槽817中的漏极金属。如图8G所示，然后第二金属层815被形成为覆盖衬底的背面。可任选地，金属层815可包括诸如859(类似于图8C的849)的附加金属层。第二金属层填充第二凹槽827且为器件结构830形成第一金属衬底。
在图8G中，器件结构830被示为包括第一金属衬底815上的沟槽MOS晶体管，其附连到载体衬底819。该沟槽MOS晶体管包括与第一金属衬底相反的正面上的漏极端子、源极端子和栅极端子，其中漏极端子被电耦合到第一金属衬底815。可使用上述方法形成第二器件结构。然后第二器件可被接合以形成三维器件。
图8H示出根据本发明一实施例的接合在一起的两个器件。器件830和器件840使用上述方法形成。器件结构830包括金属衬底815上的沟槽MOS晶体管，且载体衬底819被附连到器件830。类似地，器件结构840包括第二金属衬底825上的沟槽MOS晶体管，且该器件附连到第二载体衬底829。在图8H中，第一金属衬底815与第二金属衬底825相接合。可使用例如物理或化学接合力的已知技术实现接合工艺。举例而言，在一些实施例中可使用导电胶或环氧树脂。因为接合中涉及导电材料，所以可在第一沟槽MOS晶体管的漏极端子813和第二沟槽MOS晶体管的漏极端子823之间形成电接触。在图8I中，移除载体衬底819和829，从而留下叠层的三维沟槽MOS器件800。注意，器件800实质上等同于图3中所示的器件300。
上述工艺顺序提供根据本发明的实施例用于形成接合器件的方法。如图所示，该方法使用工艺的结合，这些工艺包括将背面金属连接到正面电极、且接合两个器件的背面金属以形成具有特定电连接的叠层器件的方式。还可提供其他选择，其中增加步骤、移除一个或多个步骤、或者以不同顺序提供一个或多个步骤而不背离本文中权利要求的范围。此外，虽然在讨论中使用了沟槽MOS器件，但可以理解本文中提供的技术也可应用于其他半导体器件。贯穿本说明书可发现本方法的其它细节。
图9是示出根据本发明一实施例的三维半导体器件900的简化截面视图。该图仅仅是示例，其应当不过度地限制本文中权利要求的范围。本领域普通技术人员将认识到其他变化、修改和选择。此外，图9中的截面视图旨在说明各种器件特征，且所有特征可能未必出现在器件的任何单个横截切面中。如图所示，三维半导体器件900包括使用图案化导电层980接合在一起的两个器件901和902。从图9中可看出，器件901安置成上下颠倒。器件901包括类似于上述图8中的器件830的沟槽MOS晶体管930，且包括第一金属衬底915上的半导体区。沟槽MOS晶体管930包括在半导体区的与金属衬底915相反的正面上的漏极端子913、源极端子911、以及栅极端子912。沟槽MOS晶体管930还包括填充半导体区中的空隙的导电区。导电区将漏极端子连接到金属衬底915。
在一具体实施例中，器件901还包括覆盖沟槽MOS晶体管930的介电层964。此外，多个导体填充介电层中的与其对应的多个开口。多个导体包括耦合到漏极端子913的至少一个第一导体963、耦合到源极端子911的至少一个第二导体961、以及耦合到栅极端子912的至少一个第三导体962。
在图9中，器件902与器件901类似，且包括与上述图8中的器件830类似的沟槽MOS晶体管940。器件902包括金属衬底925上的半导体区。沟槽MOS晶体管940具有与上述沟槽MOS晶体管930类似的器件特征。在具体实施例中，器件902还包括耦合到其漏极端子的至少一个第一导体967、耦合到其源极端子的至少一个第二导体965、以及耦合到其栅极端子的至少一个第三导体966。
如图9中所示，三维半导体器件900还包括接合到器件901和902的图案化金属层980。该图案化金属层包括至少一个第一区983、第二区981、以及第三区982。如以下结合图14A-14L所讨论的一样，当在接合工艺中使用金属薄膜980时，导电区981、982和983互连。在接合之后，图案化金属层980的多个部分被移除以分隔导电区981、982和983。在一个实施例中，第一区983与第一和第二沟槽MOS晶体管的漏极端子电接触。第二区981与第一和第二沟槽MOS晶体管的源极端子电接触。第三区982与第一和第二沟槽MOS晶体管的源极端子电接触。
在图9所示的实施例中，图案化金属层980的第一区983接合到器件901的导体963和沟槽MOS晶体管902的导体967。图案化金属层980的第二区981接合到器件901的导体961和沟槽MOS晶体管902的导体965。在一个实施例中，图案化金属层980的第三区982接合到器件901的导体962和沟槽MOS晶体管902的导体966以连接栅极端子。在本截面中未示出至区982的连接。在图9中，图案化导电层980通过电介质972和976分别与导体962、966隔离。在这种构造中，晶体管930和940的漏极端子连接在一起。类似地，晶体管930和940的源极端子连接在一起，且晶体管930和940的漏极端子连接在一起。相应地，在此特定示例中，器件900起到两个晶体管的并联组合的作用。在下文中讨论的图10中将进一步对此进行说明。
图10是根据本发明一实施例的图9的三维半导体器件900的简化电路示意图。如图所示，图10的器件1000是图9的MOS器件900的电路示意图。例如，器件1001是图9中器件901的示意性表示，类似地，器件1002是图9中器件902的示意性表示。如图所示，器件1001具有分别对应于图9中的漏极端子913、源极端子911和栅极端子912的漏极端子D1、源极端子S1和栅极端子G1。类似地，器件1002具有漏极端子D2、源极端子S2和栅极端子G2。源极端子S1和S2被示成连接在一起。在本发明的特定实施例中，在栅极端子G1和G2连接在一起且漏极端子连接在一起的情况下，器件1000可起到两个器件的并联组合的作用。
虽然已讨论了两个器件的并联组合，这仅仅是示例。在其他实施例中，可实现不同构造。在其他实施例中，取决于金属层980的图案以及图9中的导体961-963和965-967的构造，两个器件的端子可按照各种方式连接。例如，器件901的任何端子可连接到器件902的任何端子。此外，可向器件901或902的特定端子提供外部触点。当然，可存在其他变化、修改和选择。
图11是示出根据本发明一具体实施例的图9器件900中的沟槽MOSFET的金属图案的简化俯视图。如图所示，源极金属1111、栅极金属1112和漏极金属1113被电介质1126分隔。从以下所讨论的图12和图13中可看出更多细节。
图12和图13分别是根据本发明一实施例的图11器件的沿着水平(ox)方向和沿着垂直(oy)方向的简化截面视图。图12中的(ox)截面跨沟槽单元1106获取，而图13中的(oy)截面沿着沟槽单元获取。如图所示，源极金属1111、栅极金属1112和漏极金属1113被电介质1126分隔。还示出用于将背面上的金属衬底1115连接到正面上的漏极金属1113所形成的导电区D。在图12中，栅极金属1112耦合到栅极导体1114，该栅极导体又连接到沟槽单元中的沟槽栅电极。
虽然以上示出将所选组组件用作如图9-13所示的器件900，但还存在诸多选择、修改和变化。例如，一些组件可扩展和/或结合。其他组件可插入到那些如上所述的组件中。取决于实施例，组件的排列可与其他替代互换。例如，图9中的器件900被描绘成包括两个接合的沟槽MOS晶体管。在一些实施例中，沟槽晶体管可包括沟槽栅MOSFET或屏蔽栅MOSFET。在其他实施例中，器件900可包括诸如MOS或者双极型晶体管的其他半导体器件。此外，虽然以上讨论集中在功率器件上，但是在一些实施例中亦可包括诸如低压或逻辑器件的其他器件。还要注意，仅出于说明目的绘出组件，且未必以比例绘出。贯穿本说明和尤其以下更具体的说明可发现这些组件的其它细节。
图14A-14L是示出用于制造根据本发明一实施例的图9的三维半导体器件900的方法的简化截面视图。这些图仅仅是示例，其应当不过度地限制本文中权利要求的范围。本领域普通技术人员将可认识到其他变化、修改和选择。如图14A所示，该方法包括设置类似于上述图8G中的器件830的沟槽MOS晶体管1430。器件1430包括第一金属衬底1415上的半导体区。沟槽MOS晶体管1430包括在半导体区的与金属衬底1415相反的正面上的漏极端子1413、源极端子1411、以及栅极端子1412。沟槽MOS晶体管1430还包括填充半导体区中的空隙1417且将漏极端子1413连接到金属衬底1415的导电区。
图14B-14G示出用于形成耦合到沟槽MOS晶体管1430的多个导体的工艺。在一个实施例中，至少一个第一导体耦合到漏极端子1413、至少一个第二导体耦合到源极端子1411、以及至少一个第三导体耦合到栅极端子1412。
在图14B中，介电层1464被形成为覆盖沟槽MOS晶体管1430。在图14C中，介电层1451被图案化以形成诸如漏极通孔1453、源极通孔1455以及栅极通孔1454的开口，从而分别暴露漏极端子的一部分、源极端子的一部分、以及栅极端子的一部分。图14D示出根据本发明一具体实施例的在介电层1464中形成的开口或通孔的图案。在图14E中，导电层1460被形成为覆盖图案化介电层。在图14F中，导电层1460被图案化以在介电层中的开口中形成多个导体。例如，导体1463耦合到漏极端子1413、导体1461耦合到源极端子1411、以及导体1462耦合到栅极端子1412。图14F中的标示为1401的器件现准备好用作根据本发明一实施例的接合工艺中的组件。图14G是器件1401的俯视图，其示出根据本发明一具体实施例形成的导体1461、1462和1463的图案。如上所述，每个导体耦合到一器件端子。在图14G中，介电区1472覆盖多个部分的栅极总线且将栅极总线与图14L中所示的外部源极触点隔离。
图14H包括示出要用于接合工艺中以形成根据本发明一实施例的叠层的三维半导体器件的三个组件的简化俯视图。图14H中的器件1401和1402与图14F中的器件1401类似。即，每个器件1401和1402包括金属衬底上的沟槽MOS晶体管，并且还包括与第二金属衬底相反的正面上的漏极端子、源极端子、和栅极端子。此外，漏极端子电耦合到金属衬底。
图14H还示出具有诸如1481、1482和1483的互连区的图案化金属层1480。在一具体实施例中，金属层1480被示为比器件1401和1402的管芯尺寸大，管芯尺寸由虚线边界1485标示。管芯尺寸线之外的金属层1480部分提供各区域的互连。金属层1480可以是适合接合应用且使用已知方法制造的图案化金属薄膜。例如在具体实施例中，可用引线框技术制造金属层1480。如在图14H中可见，区域1481、1482和1483的图案被设计成与器件1401和1402中的导体的图案相匹配。
在图14I中，图案化金属层1480被接合到器件1401和器件1402以形成叠层的三维半导体器件。图14J示出根据本发明的具体实施例的接合的细节。如图所示，金属层1480的区域1483被接合到导体1463和导体1467，并且还提供器件1401和1402的漏极端子之间的电接触。类似地，区域1481被接合到导体1461和导体1465，且还提供器件1401和1402的源极端子之间的电接触。在一个实施例中，区域1482被接合到导体1462和导体1466，且还提供器件1401和1402的栅极端子之间的电接触。在本截面中未示出至区域1482的连接。图14J中，图案化导电层1480分别通过电介质1472和1476与导体1462、1466隔离。
图14K是图14J中的接合三维器件1400的简化俯视轮廓图。在图14K中，金属层1480比管芯尺寸边界1485大。如以上结合图14H的讨论，在管芯尺寸线之外的金属层1480的部分在接合工艺期间提供各区域的互连。如图14L所示，在接合工艺之后，图案化金属层1480的一部分可任选地被移除以分隔导电区，且为三维半导体器件提供外部触点。如图所示，区域D提供至器件的漏极端子的触点，区域S提供至器件的源极端子的触点，以及区域G提供至器件的栅极端子的触点。
上述工艺顺序提供用于形成根据本发明实施例的接合器件的方法。如图所示，该方法使用工艺的组合，其包括设置用于接合两个器件的图案化导电层以形成具有特定电连接的叠层器件。亦可提供其他替代，其中增加步骤、移除一个或多个步骤、或者以不同顺序提供一个或多个步骤而不背离本文中权利要求的范围。举例而言，取决于实施例，两个器件的端子可按照各种方式连接，其取决于例如图14H的1480的金属层中的图案和接合工艺中所使用导体的构造。此外，虽然在讨论中使用了沟槽MOS器件，但可以理解本文中提供的技术亦可应用于其他半导体器件。贯穿本说明书可发现本方法的其它细节。
图15是示出根据本发明的另一实施例的三维半导体器件1500的简化截面视图。例如图8A-8I和图14A-14L的上文中所讨论的方法和器件结构可结合以形成各种三维半导体器件。如图15所示，器件1500包括第一衬底上的具有第一多个端子的第一半导体器件1501，以及包括第二衬底上的具有第二多个端子的第二半导体器件1502。器件1501和器件1502接合在一起以形成与图9的器件900类似的器件。第一图案化导电层1580置于第一和第二半导体器件之间。第一图案化导电层1580包括多个导电区，且每个导电区接合到耦合到第一多个端子之一的导体，且接合到耦合至第二多个端子之一的另一导体。
器件1500还包括第三衬底上的且包括第三多个端子的第三半导体器件1503，以及第四衬底上的且包括第四多个端子的第四半导体器件1504。器件1503和1504被接合在一起，类似于图9的器件900。第二图案化导电层1581置于第三和第四半导体器件之间。第二图案化导电层1581包括多个导电区，且每个导电区被接合到耦合至第三多个端子之一的导体，且接合到耦合至第四多个端子之一的另一导体。
此外，器件1502的衬底被接合到器件1503的衬底。该接合在图15中被示为1590。如图所示，器件1500包括接合在一起的器件1501、1502、1503以及1504。三维半导体器件1500的功能性可取决于导电层1580和1581中的导电区的图案而变化。此外，可重复使用图8A-8I和图14A-14L中所描述的技术以形成具有比图15所示的四个器件更多器件的三维器件结构。
图16是示出根据本发明的又一实施例的三维半导体器件的简化截面视图。该图仅仅是示例，其应当不过度地限制本文中权利要求的范围。本领域普通技术人员将认识到其他变化、修改和选择。此外，图16中的截面视图旨在说明各种器件特征，且所有特征可能未必出现在器件的任何单个横截切面中。如图所示，三维半导体器件1600包括使用图案化导电层1680、导体1661和1665接合在一起的两个器件1601和1602。器件1601包括类似于上述图8G中的器件830的沟槽MOS晶体管1630，且包括第一金属衬底1615上的半导体区。沟槽MOS晶体管1630包括在半导体区的与金属衬底1615相反的正面上的源极端子1611以及栅极端子1612。金属衬底1615还用作沟槽MOS晶体管1630的漏极端子。在具体实施例中，器件1601还包括在金属衬底1615的背面上形成的介电层1668、以及耦合到金属衬底1615的背面的导体1661。
如图16所示，器件1602类似于器件1601且包括沟槽MOS晶体管1640，其类似于上述图8G中的器件830包括第一金属衬底1625上的半导体区。沟槽MOS晶体管1640具有与上述沟槽MOS晶体管1630类似的器件特征。在具体实施例中，器件1602还包括耦合到其源极端子1621的至少一个导体1665和耦合到其栅极端子1622的至少一个导体1666。金属衬底1625还用作沟槽MOS晶体管1630的漏极端子。
如图16中所示，三维半导体器件1600还包括接合到器件1601和1602的图案化金属层1680。该图案化金属层还包括用于接合和用于提供外部触点的至少一个区域1682。如图所示，区域1682与沟槽MOS晶体管1640的栅极端子1622电接触。
在图16所示实施例中，图案化金属层1680的区域1682被接合到器件1602的导体1666。此外，导体1661被接合到导体1665。在这个构造中，晶体管1630的漏极端子1615被耦合到晶体管1640的源极端子1621。相应地，器件1600起到两个晶体管的串联组合的作用。在下面讨论的图17中对此进行进一步说明。
图17是根据本发明一实施例的图16的三维半导体器件1600的简化电路示意图。如图所示，图17的器件1700是图16的MOS器件1600的电路示意图。例如，器件1701是图16中的器件1601的示意性表示，类似地器件1702是图16中的器件1602的示意性表示。如图所示，器件1701具有分别与图16中的漏极端子1615、源极端子1611和栅极端子1612相对应的漏极端子D1、源极端子S1和栅极端子G1。类似地，器件1702具有分别与图16中的漏极端子1625、源极端子1621和栅极端子1622相对应的漏极端子D2、源极端子S2和栅极端子G2。如图所示，源极端子S1和漏极端子D2被连接在一起。在本发明一具体实施例中，器件1700可起到器件1701和1702的串联组合的作用。
虽然已讨论了两个器件的串联组合，但这仅仅是示例。在一些实施例中，可实现不同构造。在其他实施例中，取决于图16中的金属层1680的图案以及接合工艺中所使用导体的构造，两个器件的端子可按照各种方式连接。例如，器件1602的栅极端子被耦合到器件1601的漏极端子。此外，可向器件1601或1602的特定端子提供外部触点。当然，可存在其他变化、修改和选择。
图18是示出根据本发明一具体实施例的图16的三维半导体器件1600的金属图案的简化俯视图。如图所示，源极金属1811和栅极金属1812可由电介质1826分隔。从以下讨论的图19和图20中可看出其它细节。
图19和图20分别是根据本发明一实施例的图18器件的沿着水平(ox)方向和沿着垂直(oy)方向的简化截面视图。图19中的(ox)截面跨沟槽单元1806获取，而图20中的(oy)截面沿着沟槽单元获取。如图所示，源极金属1811和栅极金属1812可由电介质1826分隔。还示出金属衬底1815，其还用作漏电极。如图20所示，栅极金属1812被耦合到栅极导体1814，该栅极导体1814又连接到沟槽单元中的沟槽栅电极。
虽然以上示出了将所选组组件用作如图16-20所示的器件1600，但还存在诸多选择、修改和变化。例如，一些组件可扩展和/或组合。其他组件可插入到那些以上所述的组件中。取决于实施例，组件的排列可与其他替代互换。例如，图16中的器件被描绘成包括两个接合的沟槽MOS晶体管。在一些实施例中，沟槽晶体管可包括沟槽栅MOSFET或屏蔽栅MOSFET。在其他实施例中，器件1600可包括诸如MOS或者双极型晶体管的其他半导体器件。此外，虽然以上讨论集中在功率器件上，但是在替代实施例中亦可包括诸如低压或逻辑器件的其他器件。还要注意，在上文的附图中，组件仅以出于说明目的而绘出，且未必按比例绘出。贯穿本说明和尤其以下更具体的说明可发现这些组件的其它细节。
图21A-21P是示出用于制造根据本发明一实施例的图16的三维半导体器件1600的方法的简化截面视图。这些图仅仅是示例，其应当不过度地限制本文中权利要求的范围。本领域普通技术人员将认识到其他变化、修改和选择。图21A-21F示出在三维器件的底部处形成例如器件1602的器件的工艺。如图21A所示，形成底部器件的工艺包括设置沟槽MOS晶体管2130。沟槽MOS晶体管2130与上述图8中的器件830类似，且包括第一金属衬底2115上的半导体区。沟槽MOS晶体管2130包括在半导体区的与金属衬底2115相反的正面上的源极端子2112以及栅极端子2112。金属衬底2115还用作器件2130的漏极端子。
在图21B中，介电层2151被形成为覆盖沟槽MOS晶体管2130。介电层2151被图案化以形成通孔2154和2155，从而暴露沟槽MOS晶体管的源极端子的一部分和栅极端子的一部分。图21C示出栅极通孔2154和源极通孔2155的图案。在图21D中，导电层2160被形成为覆盖图案化介电层。在一实施例中，导电层2160也被平坦化。在图21E中，导电层2160被图案化以形成导体结构2165和2166。在这个示例中，导体结构2165被耦合到源极端子，而导体结构2166被耦合到栅极端子。图21E中的标示为2102的器件现可用作用于形成三维器件的接合工艺中的底部器件。图21F是器件2102的俯视图，其示出分别在源极通孔和栅极通孔中的导体2165和2166的图案。
图21G-21J示出用于在三维器件中形成顶部器件从而形成器件的工艺。在图21G中，载体衬底2119被附连到诸如上述图21A的2130的沟槽MOS晶体管的正面。在图21H中，介电层2168被形成为覆盖金属衬底2115。然后介电层2168被图案化以形成至少一个通孔2169，从而暴露一部分金属衬底2115。在图21H中，导电层被形成(未示出)为覆盖第一介电层，且然后被图案化以形成如图21I所示的至少一个导电结构2161。如图所示，导电结构2161与所暴露的部分金属衬底2115相接触。在一实施例中，导电结构2161在介电层上方延伸以便于后续的接合，如图21I所示。图21I中的标示为2101的器件现可用作用于形成三维器件的接合工艺中的顶部器件。图21J是器件2101的俯视图，其示出导体2161和介电层2168的图案。此外，漏极金属2115在介电层2168之下。
图21K包括示出要用于接合工艺中以形成根据本发明一实施例的叠层的三维半导体器件的三个组件的简化俯视图。器件2101与图21I中的器件2101类似，其为顶部器件的候选。器件2102与图21E中的器件2102类似，其为底部器件的候选。图21K还示出具有诸如2182的互连区的图案化金属层2180。在具体实施例中，金属层2180被示为比器件2101和2102的管芯尺寸大，管芯尺寸由虚线边界2185所标示。在管芯尺寸线之外的金属层2180的部分在接合工艺期间提供各区域之间的互连。金属层2180可以是适合接合应用的且可使用已知方法制造的图案化金属薄膜。例如在具体实施例中，可用引线框技术制造金属层2180。
在图21L中，用器件2101和2102之间的层2180将图21K中的三个组件接合在一起。图21M是图21L中器件的沿线A的截面图，而图21N是沿线B的截面图。在图21N中可看出，器件2102的源极导体被接合到器件2101的漏极导体，而来自金属层2180的区域被接合到器件2102的栅极端子并且还提供示为G2的外部触点。图21O是接合器件的俯视图，其中金属层2180的外面部分被移除。在图21Q中，G1指示用于制出至顶部器件2101(图21P中示为2112)的栅极端子的触点的栅极通孔，且S1指示用于制出至顶部器件2101(图21P中示为2111)的源极端子的触点的源极通孔。G2是至底部器件2102(图21P中示为2180)的栅极端子的触点。底部器件的漏极端子(未示出)提供接合器件的漏极端子。
图21P是接合器件2100的截面视图。器件2100基本上等同于图16中的器件1600。上文中对器件1600的讨论也适用于图21P中的器件2100。具体地，器件2102的源极导体2165被接合到器件2101的漏极导体2115，而来自金属层2180的区域被接合到器件2102的栅极导体2122。
上述工艺顺序提供用于形成根据本发明实施例的接合器件的方法。如图所示，这些方法使用工艺的组合，其包括设置图案化导电层和附加导电结构以供接合两个器件从而形成具有特定电连接的叠层器件。也可提供其他替代，其中增加步骤、移除一个或多个步骤、或者以不同顺序提供一个或多个步骤而不背离本文中权利要求的范围。举例而言，取决于实施例，取决于金属层中的图案和导体结构的构造，两个器件的端子可按照各种方式连接。
根据另一实施例，本发明提供三维半导体器件，其包括：包括第一金属衬底上的半导体区的第一沟槽MOS晶体管，该第一沟槽MOS晶体管包括在半导体区的与第一金属衬底相反的正面上的漏极端子、源极端子以及栅极端子，该第一沟槽MOS晶体管还包括填充半导体区中的空隙的导电区，该导电区将漏极端子连接到第一金属衬底；包括第二金属衬底上的半导体区的第二沟槽MOS晶体管，第二沟槽MOS晶体管包括在半导体区的与第二金属衬底相反的正面上的漏极端子、源极端子以及栅极端子，该第二沟槽MOS晶体管还包括填充第二沟槽MOS晶体管的半导体区中的空隙的导电区，该第二MOS晶体管的导电区将第二MOS晶体管的漏极端子连接到第二金属衬底，其中第一金属衬底接合到第二金属衬底，且第一沟槽MOS晶体管的漏极端子电耦合到第二沟槽MOS晶体管的漏极端子。在一实施例中，第一和第二沟槽MOS晶体管各自包括沟槽栅MOSFET。在另一实施例中，第一和第二功率MOS晶体管各自包括屏蔽栅MOSFET。
根据另一实施例，用于形成三维半导体器件的方法包括：在第一金属衬底上形成第一沟槽MOS晶体管，第一沟槽MOS晶体管包括在与第一金属衬底相反的正面上的漏极端子、源极端子、以及栅极端子，该漏极端子电耦合到第一金属衬底，第一载体衬底附连到第一沟槽MOS晶体管的正面；在第二金属衬底上形成第二沟槽MOS晶体管，该第二沟槽MOS晶体管包括在与第二金属衬底相反的正面上的漏极端子、源极端子、以及栅极端子，该漏极端子电耦合到第二金属衬底，第二载体衬底附连到第二沟槽MOS晶体管的正面；将第一金属衬底与第二金属衬底接合，由此在第一沟槽MOS晶体管的漏极端子和第二沟槽MOS晶体管的漏极端子之间提供电耦合；以及移除第一载体衬底和第二载体衬底。
在上述方法的一个实施例中，用于形成第一沟槽MOS晶体管的工艺包括：在半导体衬底之中和之上设置第一沟槽MOSFET器件结构，该第一沟槽MOSFET器件结构包括延伸到半导体衬底中的沟槽、该沟槽中的栅电极、邻近沟槽的顶部的源极区，以及邻近沟槽的底部的漏极区；在半导体衬底的正面部分形成第一凹槽；形成覆盖第一沟槽MOSFET器件结构且填充第一凹槽的第一金属层；将该第一金属层图案化以形成漏极端子、源极端子和栅极端子，漏极端子覆盖第一凹槽；将第一载体衬底附连到第一沟槽MOSFET器件结构的正面；在衬底的背面中形成第二凹槽，该第二凹槽基本上与第一凹槽对齐；形成覆盖衬底背面的第二金属层，该第二金属层填充第二凹槽且形成第一金属衬底。在一个实施例中，该方法还包括在接合之后移除第一载体衬底。在另一实施例中，该方法还包括在形成第二凹槽之前从背面减薄半导体衬底。在另一修改中，该第一沟槽MOSFET器件还包括沟槽中的屏蔽电极，该屏蔽电极通过屏蔽电介质与栅电极绝缘。
根据本发明的另一实施例，三维半导体器件包括：包括第一金属衬底上的半导体区的第一半导体器件，该半导体器件具有在半导体区的与第一金属衬底相反的正面上的至少一个第一端子和第二端子，该第一端子电耦合到第二金属衬底；包括第二金属衬底上的半导体区的第二半导体器件，该第二半导体器件具有在半导体区的与第二金属衬底相反的正面上的至少一个第一端子和第二端子，该第一端子电耦合到第二金属衬底，其中第一金属衬底被接合到第二金属衬底，从而在第一半导体器件的第一端子和第二半导体器件的第一端子之间提供电连接。在一个实施例中，第一和第二半导体器件的每一个还包括填充半导体区中的空隙且将各自的第一端子连接到相应金属衬底的导电区。在另一实施例中，第一和第二半导体器件各自包括MOS晶体管。在又一实施例中，第一和第二半导体器件各自包括沟槽栅MOS。在再一实施例中，第一和第二半导体器件各自包括屏蔽栅沟槽MOS。
在又一实施例中，本发明提供用于形成三维半导体器件的方法，其包括：设置第一半导体器件，其包括第一金属衬底上的半导体区，该第一半导体器件具有在半导体区的与第一金属衬底相反的正面上的至少一个第一端子和第二端子，该第一端子电耦合到第一金属衬底；设置第二半导体器件，其包括第二金属衬底上的半导体区，该第二半导体器件具有在半导体区的与第二金属衬底相反的正面上的至少一个第一端子和第二端子，该第一端子电耦合到第二金属衬底；将第一金属衬底与第二金属衬底接合，从而提供在第一半导体器件的第一端子和第二半导体器件的第一端子之间的电接触。
在上述方法的一个实施例中，提供第一半导体器件的工艺包括：在半导体衬底中形成器件结构，该器件结构具有在半导体衬底的正面上的至少一个第一器件区和第二器件区；形成在半导体衬底的正面部分中且延伸到半导体衬底预定深度的第一凹槽；形成覆盖器件结构且填充第一凹槽的第一金属层；将第一金属层图案化以形成第一端子和第二端子，该第一端子基本上与第一凹槽对齐；将载体衬底附连到器件结构的正面；在半导体衬底的背面中形成第二凹槽，该第二凹槽基本上与第一凹槽对齐；形成覆盖衬底的背面的第二金属层，该第二金属层填充第二凹槽且形成金属衬底。在一个实施例中，该方法还包括在接合之后移除载体衬底。在另一实施例中，该方法还包括在形成第二凹槽之前从背面减薄半导体衬底。在又一实施例中，减薄半导体衬底的工艺包括抛光工艺、蚀刻工艺、或者抛光与蚀刻工艺的组合。
根据本发明的另一实施例，三维半导体器件包括：第一半导体器件，该第一半导体器件具有在第一半导体器件的正面上的第一多个端子；第二半导体器件，该第二半导体器件具有在第二半导体器件的正面上的第二多个端子；置于第一和第二半导体器件之间的图案化导电层，该图案化导电层包括多个导电区，每个导电区接合到耦合至第一多个端子之一的导体，以及耦合到第二多个端子之一的另一导体。
在上述器件的一个实施例中，第一半导体器件还包括其背面上的第一金属衬底。在另一实施例中，第一半导体器件中的第一多个端子之一电耦合到第一金属衬底。在又一实施例中，第二半导体器件还包括其背面上的第二金属衬底。在再一实施例中，第二半导体器件中的第一多个端子之一电耦合到第二金属衬底。在另一实施例中，第一和第二半导体器件各自包括晶体管。在又一实施例中，第一半导体器件的每个端子接合到第二半导体器件的对应端子，由此三维半导体器件包括第一和第二半导体器件的并联组合。在再一实施例中，其中第一和第二半导体器件之一包括MOS晶体管。在另一实施例中，第一和第二半导体器件各自为MOS晶体管。在又一实施例中，第一和第二半导体器件之一是沟槽功率MOS晶体管。在再一实施例中，第一和第二半导体器件各自为屏蔽栅沟槽功率MOS晶体管。在另一实施例中，第一和第二半导体器件之一是屏蔽栅沟槽功率MOS晶体管。在又一实施例中，第一和第二半导体器件各自为沟槽功率MOS晶体管。
根据本发明的另一实施例，用于形成三维半导体器件的方法包括：设置第一半导体器件，该第一半导体器件具有在第一半导体器件的正面上的第一多个端子；在第一半导体器件上形成第一多个导体，第一多个导体各自耦合到第一多个端子之一；设置第二半导体器件，该半导体器件具有在第二半导体器件的正面上的第二多个端子；在第二半导体器件上形成第二多个导体，第二多个导体各自耦合到第二多个端子之一；设置图案化导电层，该图案化导电层包括多个互连导电区；将图案化导电层与第一和第二半导体器件相接合，多个导电区各自接合到第一多个导体的至少一个和第二多个导体的至少一个；可选择地移除图案化导电层的一部分以分隔多个导电区，以及向三维半导体器件提供一个或多个外部触点。
在上述方法的一个实施例中，第一半导体器件还包括在其背面上的第一金属衬底。在另一实施例中，第一半导体器件中的第一多个端子之一被电耦合到第一金属衬底。在又一实施例中，第一半导体器件包括在其背面上的第一金属衬底，且第一多个端子之一电耦合到第一金属衬底，并且设置第一沟槽MOS晶体管的工艺包括：
在半导体衬底之中和之上设置第一半导体器件结构，该第一半导体器件结构包括在半导体衬底的正面上的第一多个端子；
在半导体衬底的正面形成第一凹槽；
形成覆盖半导体器件结构和第一凹槽的第一金属层；
将第一金属层图案化以形成至少一个第一电极和第二电极，第一电极的一部分覆盖第一凹槽；
将第一载体衬底附连到第一半导体器件结构的正面；
在半导体衬底的背面中形成第二凹槽，该第二凹槽基本上与第一凹槽对齐；以及
形成覆盖半导体衬底的背面的第二金属层，该第二金属层填充第二凹槽且形成第一金属衬底。
在另一实施例中，该方法还包括在接合之后移除载体衬底。在又一实施例中，该方法还包括在形成第二凹槽之前从背面减薄半导体衬底。在再一实施例中，减薄半导体衬底的工艺包括抛光工艺、蚀刻工艺、或者抛光与蚀刻工艺的组合。在另一实施例中，第二半导体器件包括其背面上的第二金属衬底。在又一实施例中，第二半导体器件中的第一多个端子之一电耦合到第二金属衬底。在再一实施例中，第一和第二半导体器件各自包括晶体管。在另一实施例中，该方法还包括将第一半导体器件的每个端子接合到第二半导体器件的对应端子，由此三维半导体器件包括第一和第二半导体器件的并联组合。在又一实施例中，第一和第二半导体器件的至少一个包括MOS晶体管。在再一实施例中，第一和第二半导体器件的至少一个包括沟槽MOS晶体管。在另一实施例中，第一和第二半导体器件的至少一个包括屏蔽栅沟槽MOS晶体管。
根据另一实施例，本发明提供三维半导体器件结构，其包括：包括第一衬底和第一多个端子的第一半导体器件；包括第二衬底和第二多个端子的第二半导体器件；置于第一和第二半导体器件之间的图案化导电层，该图案化导电层包括多个导电区，每个导电区接合到耦合至第一多个端子之一的导体，以及接合到耦合至第二多个端子之一的另一导体；包括第三衬底和第三多个端子的第三半导体器件；包括第四衬底和第四多个端子的第四半导体器件；置于第三和第四半导体器件之间的第二图案化导电层，该第二图案化导电层包括多个导电区，每个导电区接合到耦合至第三多个端子之一的导体，以及耦合至第四多个端子之一的另一导体，其中第二衬底接合到第三衬底。
根据本发明的另一实施例，三维半导体器件结构包括：第一接合器件对，其包括第一半导体器件和第二半导体器件，第一半导体器件的正面面对第二半导体器件的正面，且第一半导体器件的至少一个端子接合到第二半导体器件的端子之一；第二接合器件对，其包括第三半导体器件和第四半导体器件，第三半导体器件的正面面对第四半导体器件的正面，第三半导体器件的至少一个端子接合到第四半导体器件的端子之一，其中第一接合器件对接合到第二接合器件对，其中第二半导体器件的背面接合到第三半导体器件的背面。在一个实施例中，第一和第二半导体器件的至少一个包括MOS晶体管。在另一实施例中，第一和第二半导体器件的至少一个包括沟槽功率MOS晶体管。在又一实施例中，第一和第二半导体器件的至少一个包括屏蔽栅沟槽功率MOS晶体管。在再一实施例中，第三和第四半导体器件各自是不同于MOS晶体管的其他器件。
根据本发明的另一实施例，用于形成三维半导体器件结构的方法包括：形成第一接合器件对，该第一接合器件对包括第一半导体器件和第二半导体器件，第一半导体器件的正面面对第二半导体器件的正面，且第一半导体器件的至少一个端子接合到第二半导体器件的端子之一；形成第二接合器件对，该第二器件对包括第三半导体器件和第四半导体器件，第三半导体器件的正面面对第四半导体器件的正面，且第三半导体器件的至少一个端子接合到第四半导体器件的端子之一；以及第一接合器件对接合到第二接合器件对，其中第二半导体器件的背面接合到第三半导体器件的背面。
在上述方法的一个实施例中，形成第一接合器件对包括：
在第一金属衬底上设置第一半导体器件，该第一半导体器件具有在第一半导体器件的与第一金属衬底相反的正面上的第一多个端子；
在第一半导体器件上形成第一多个导体，第一多个导体的每个耦合至第一多个端子之一；
在第二金属衬底上设置第二半导体器件，该第二半导体器件具有在第二半导体器件的与第二金属衬底相反的正面上的第二多个端子；
在第二半导体器件上形成第二多个导体，第二多个导体的每个耦合至第二多个端子之一；
设置具有多个互连导电区的图案化导电层；
将图案化导电层与第一和第二半导体器件相接合，多个导电区各自接合到第一个导体之一和第二多个导体之一；以及
可选择地移除图案化导电层的一部分以分隔多个导电区，以及向三维半导体器件提供一个或多个外部触点。
在该方法的另一实施例中，第一和第二半导体器件的至少一个包括MOS晶体管。在又一实施例中，第一和第二半导体器件的至少一个包括沟槽功率MOS晶体管。在再一实施例中，第一和第二半导体器件的至少一个包括屏蔽栅沟槽功率MOS晶体管。在另一实施例中，第一、第二、第三和第四半导体器件各自为沟槽功率MOS晶体管。
此外，虽然以上讨论涉及本发明具体实施例中的沟槽MOS器件，但是可以理解本文中提供的技术也可应用于其他半导体器件。例如，该技术可应用于n-沟道或p-沟道MOSFET、沟槽栅或屏蔽栅沟槽FET、平面栅FET、npn或pnp双极型晶体管、二极管等。此外，屏蔽栅沟槽FET的上下文中所描述的技术可通过仅仅使衬底的导电性反向而应用于屏蔽栅IGBT。在共同受让的题为“功率半导体器件及其制造方法(Power SemiconductorDevices and Methods of Manufacture)”的美国专利申请No.11/026,276(现为美国专利No.7,345,342)中揭示可有利地应用本发明的各个实施例的诸多这些以及其他功率器件，其全部内容通过引用结合于此。
此外，虽然上述讨论涉及各种用于接合多个单个器件的方法，但可以理解该方法可应用于接合晶片，每个晶片可包含多个器件。在这些实施例中，首先将晶片接合在一起。然后可使用切割工艺来将接合晶片分离成单个接合器件。
虽然已示出并描述了本发明的优选实施例，但是本发明不仅限于这些实施例是清楚的。对于本领域普通技术人员而言，众多修改、改变、变化、替代、以及等效方案不背离如权利要求中所描述的本发明的精神和范围是显而易见的。

Claims (8)

1.一种三维半导体器件，包括：
第一半导体器件，所述第一半导体器件具有在其背面上的第一金属衬底，所述第一金属衬底还用作所述第一半导体器件的第一端子；
第一导电结构，其耦合到第一金属衬底的背面；
第二半导体器件，所述第二半导体器件具有在其正面上的第一和第二端子；
第二导电结构，其耦合到所述第二半导体器件的所述第一端子，所述第二导电结构被接合到所述第一导电结构且在所述第一半导体器件的所述背面和所述第二半导体器件的所述正面之间提供电接触；
第三导电结构，其耦合到所述第二半导体器件的所述第二端子；以及
图案化金属层，其位于所述第一和所述第二半导体器件之间，所述图案化金属层包括至少一个第一区，所述第一区被接合到所述第三导电结构以提供外部触点，
其中，所述第一和所述第二半导体器件各自包括沟槽功率MOS晶体管，
其中，所述第一导电结构耦合到所述第一半导体器件的漏极端子，且所述第二导电结构耦合到所述第二半导体器件的源极端子，由此所述三维半导体器件包括所述第一和所述第二半导体器件的串联组合。
2.如权利要求1所述的器件，其特征在于，所述图案化金属层的所述第一区提供至所述第二半导体器件的栅极端子的触点。
3.如权利要求1所述的器件，其特征在于，所述第一和所述第二半导体器件的至少一个包括屏蔽栅沟槽功率MOS晶体管。
4.一种三维半导体器件，包括：
第一器件，其包括具有第一金属衬底上的半导体区的第一沟槽MOS晶体管，所述第一沟槽MOS晶体管包括在所述半导体区的与所述第一金属衬底相反的正面上的漏极端子、源极端子、以及栅极端子，所述第一沟槽MOS晶体管还包括填充所述半导体区中的空隙的导电区，所述导电区将漏极端子连接到所述第一金属衬底；
第二器件，其包括具有第二金属衬底上的半导体区的第二沟槽MOS晶体管，所述第二沟槽MOS晶体管包括在所述半导体区的与所述第二金属衬底相反的正面上的漏极端子、源极端子、以及栅极端子，所述第二沟槽MOS晶体管还包括填充所述半导体区中的空隙的导电区，所述导电区将漏极端子连接到所述第二金属衬底；以及
图案化金属层，其置于所述第一和所述第二器件之间且接合到所述第一和所述第二器件，所述图案化金属层包括至少一个第一区、第二区、以及第三区以向所述三维半导体器件提供外部触点，所述第一区与所述第一和第二沟槽MOS晶体管的所述漏极端子电接触，所述第二区与所述第一和所述第二沟槽MOS晶体管的所述源极端子电接触，而所述第三区与所述第一和所述第二沟槽MOS晶体管的所述栅极端子电接触。
5.如权利要求4所述的器件，其特征在于，所述第一器件还包括：
第一介电层，其覆盖所述第一沟槽MOS晶体管；以及
第一多个导体，其填充所述第一介电层中的相应多个开口，所述第一多个导体包括耦合到所述第一沟槽MOS晶体管的所述漏极端子的至少一个第一导体、耦合到所述第一沟槽MOS晶体管的所述源极端子的至少一个第二导体、以及耦合到所述第一沟槽MOS晶体管的所述栅极端子的第三导体；
且其中所述第二器件还包括：
第二介电层，其覆盖所述第二沟槽MOS晶体管；以及
第二多个导体，其填充所述第二介电层中的相应多个开口，所述第二多个导体包括耦合到所述第二沟槽MOS晶体管的所述漏极端子的至少一个第一导体、耦合到所述第二沟槽MOS晶体管的所述源极端子的至少一个第二导体、以及耦合到所述第二沟槽MOS晶体管的所述栅极端子的至少一个第三导体。
6.如权利要求5所述的器件，其特征在于：
所述图案化金属层的所述第一区接合到所述第一器件的所述第一导体和所述第二器件的所述第一导体；
所述图案化金属层的所述第二区接合到所述第一器件的所述第二导体和所述第二器件的所述第二导体；以及
所述图案化金属层的所述第三区接合到所述第一器件的所述第三导体和所述第二器件的所述第三导体。
7.如权利要求5所述的器件，其特征在于，所述第一和所述第二沟槽MOS晶体管各自包括沟槽栅MOSFET。
8.如权利要求5所述的器件，其特征在于，所述第一和所述第二沟槽MOS晶体管各自包括屏蔽栅MOSFET。
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