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KR102404490B1 - 후면 커패시터 기법 - Google Patents

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KR102404490B1
KR102404490B1 KR1020200077773A KR20200077773A KR102404490B1 KR 102404490 B1 KR102404490 B1 KR 102404490B1 KR 1020200077773 A KR1020200077773 A KR 1020200077773A KR 20200077773 A KR20200077773 A KR 20200077773A KR 102404490 B1 KR102404490 B1 KR 102404490B1
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KR
South Korea
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semiconductor substrate
capacitor electrode
trench
semiconductor
front surface
Prior art date
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KR1020200077773A
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English (en)
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민-펭 카오
둔-니안 야웅
젠-청 리우
싱-치 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일부 실시예는 전면 표면 및 후면 표면을 갖는 반도체 기판을 포함하는 반도체 구조물에 관한 것이다. 상호 연결 구조물은 전면 위에 배치된다. 상호 연결 구조물은 반도체 기판의 전면 표면에 또는 그 상에 배치된 반도체 트랜지스터 디바이스를 서로 동작 가능하게 커플링시키는 복수의 금속 라인 및 비아를 포함한다. 트렌치는 반도체 기판의 후면에 배치된다. 트렌치는, 내측 커패시터 전극, 내측 커패시터 전극 위에 놓인 커패시터 유전체층 및 커패시터 유전체층 위에 놓인 외측 커패시터 전극으로 충전된다.

Description

후면 커패시터 기법{BACKSIDE CAPACITOR TECHNIQUES}
[관련 출원에 대한 참조]
본 출원은, 2019년 6월 28일에 출원된 미국 가특허 출원 제62/868,289호의 이익을 청구하며, 이 미국 가특허 출원의 내용은 그 전체가 본 명세서에 참조로서 통합된다.
휴대폰 및 기타 모바일 디바이스는, 종종, 모바일 디바이스의 인쇄 회로 기판(Printed Circuit Board, PCB)에 개별적으로 실장되어 PCB에 의해 모바일 디바이스의 집적 회로(integrated circuit, IC)에 전기적으로 커플링된 세라믹 커패시터 및 기타 수동 디바이스에 의존한다. 그러나, 이것은 PCB 상의 많은 표면적을 사용하므로 모바일 디바이스 크기 및/또는 모바일 디바이스 기능성을 제한한다. 또한, 수동 디바이스를 개별적으로 실장하고 전기적으로 커플링하면 제조 비용이 증가한다. 따라서, 크기를 줄이고 비용을 감소시키며 기능성을 향상시키기 위해, 모바일 디바이스는 집적 수동 디바이스(Integrated Passive Device, IPD)에 점점 더 의지하고 있다. IPD는 단일 모놀리식(monolithic) 디바이스에 매립되어 집적 회로(IC)로 패키징된 하나 이상의 수동 디바이스의 집합체이다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 높은 커패시턴스 밀도를 갖는 후면 트렌치 커패시터를 포함하는 반도체 구조물의 일부 실시예의 단면도를 도시한다.
도 2는 높은 커패시턴스 밀도를 갖는 후면 트렌치 커패시터를 포함하는 반도체 구조물의 일부 실시예의 단면도를 도시한다.
도 3은 후면 트렌치 커패시터를 포함하는 3차원 IC의 일부 실시예의 단면도를 도시한다.
도 4 내지 도 11은 본 개시의 일부 실시예에 따라 반도체 구조물을 제조하는 일부 실시예를 총괄적으로 도시하는 일련의 단면도를 도시한다.
도 12는 본 개시에 따른 방법의 일부 실시예를 도시한 흐름도를 도시한다.
아래의 개시는 본 개시의 상이한 피처부를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처부 위의 또는 제2 피처부 상의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부들 사이에 형성되어 제1 및 제2 피처부가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에", "아래에", "하부의", "위에", "상부의" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처부와 다른 요소 또는 피처부 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 배향 외에도, 사용 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 (90도 회전되거나 다른 배향으로) 다르게 배향될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
금속-절연체-금속(Metal-Insulator-Metal, MIM) 또는 금속-산화물-금속(Metal-Oxide-Metal, MOM) 커패시터는 일반적으로 집적 회로(IC)에 매립되며, 세라믹 커패시터 대신 사용되어 모바일 디바이스의 크기를 줄이거나, 모바일 디바이스의 비용을 감소시키거나, 모바일 디바이스의 기능성을 증가시키거나, 전술한 것의 임의의 조합의 역할을 한다. 일부 예에서, MIM 또는 MOM 커패시터는 반도체 기판의 전면 위에 놓이는 상호 연결 구조물에 배열된다. 예를 들어, 상호 연결 구조물은, 서로의 위에 적층되고 수직 비아들에 의해 상호 연결된 다수의 수평 금속 라인들(예를 들어, 와이어들)로 구성될 수 있으며, 상호 연결 구조물은 반도체 기판의 전면 상의 반도체 디바이스들(예를 들어, 트랜지스터들)을 동작 가능하게 서로 커플링시켜서 미리 규정된 회로 구성물을 구현한다. MIM/MOM 커패시터는 기판의 전면 위의 상호 연결 구조물에 형성된 전극들을 가져서, MIM/MOM 커패시터가 IC의 나머지 부분과 쉽게 집적되도록 한다. 그러나, 커패시턴스 값이 큰 경우, 이러한 MIM/MOM 커패시터를 위해서는 IC 상에 넓은 영역이 일반적으로 필요하다. 이로 인해 IC에 비용이 추가되므로, 일부 측면에서 최적의 솔루션보다 못하다.
본 출원의 다양한 실시예는 반도체 기판의 후면 상에 형성된 커패시터에 관한 것이다. 따라서, 트랜지스터와 같은 반도체 디바이스들이 반도체 기판의 전면 상에 형성되고, 상호 연결 구조물이 기판의 전면 위에 형성되어 반도체 디바이스들을 서로 동작 가능하게 커플링시킨다. 트렌치가 기판의 후면에 형성되고, 서로의 위에 적층된 도전층 및 유전체층으로 교호하여 라이닝되어, 기판의 후면에서 트렌치에 커패시터를 설립한다. 기판의 후면에서 트렌치에 커패시터를 형성함으로써, IC의 전체 영역에 대한 커패시터의 영향은 종래의 MIM/MOM 커패시터에 비해 제한된다. 또한, 각각 하나 이상의 후면 커패시터를 포함하는 다수의 이들 기판은 일부 경우에 서로의 위에 적층되어 비교적 작은 풋프린트에서 비교적 높은 커패시턴스 값을 제공하는 3차원 IC를 형성할 수 있다.
도 1을 참조하면, 후면 트렌치 커패시터를 포함하는 반도체 구조물(100)의 일부 실시예의 단면도가 제공된다.
반도체 구조물(100)은, 전면 표면(102f) 및 후면 표면(102b)을 갖는 반도체 기판(102)을 포함한다. 트랜지스터와 같은 반도체 디바이스들(110)이 전면 표면(102f) 상에 배치된다. 도시된 반도체 디바이스(110)는 제1 도핑 도전성(예를 들어, n-형)으로 도핑된 제1 및 제2 소스/드레인 영역들(126, 128)을 포함하는 트랜지스터로서 나타난다. 도 1의 웰 영역(130)에 대응하는 것으로 도시된 바디 영역은 제2 도핑 도전성(예를 들어, p-형)으로 도핑되고, 제1 및 제2 소스/드레인 영역(126, 128)을 서로로부터 분리시킨다. 제2 도핑 유형은 제1 도핑 유형과 반대이다. 게이트 전극(132)은 바디 영역 위에 배치되고, 게이트 유전체(134)에 의해 바디 영역으로부터 분리된다. 예를 들어, 예컨대 바이폴라 접합 트랜지스터(Bipolar Junction Transistor, BJT) 또는 finFET과 같은 능동 디바이스들 및/또는 예컨대 저항기 또는 다이오드와 같은 수동 디바이스들을 포함하는 다른 반도체 디바이스들이 전면 표면(102f) 상에 존재할 수 있다.
전면 상호 연결 구조물(104)은 전면 표면(102f) 위에 배치된다. 전면 상호 연결 구조물(104)은 반도체 디바이스들(110)을 서로 동작 가능하게 커플링시키는 복수의 전면 금속 라인들 및 전면 비아를 포함한다.
전면 상호 연결 구조물(104)은 유전체 물질층들에 매립된 복수의 도전층을 포함한다. 유전체 물질층들은, 적절한 유전체 물질을 각각 포함할 수 있는 복수의 층간 유전체(Interlayer Dielectric, ILD)층(106a, 106b, 106c)을 포함한다. 예를 들어, 본 실시예에서, 복수의 ILD층(106a, 106b, 106c)은 저 유전상수(low-k) 물질을 포함할 수 있으며, 이 물질은 열 실리콘 산화물보다 낮은 상수를 갖는다. 다른 실시예에서, ILD층들(106a, 106b, 106c)은 실리콘 이산화물 또는 다른 유전체 물질을 포함한다. 유전체 물질은 CVD, HDPCVD, PECVD, 이들의 조합, 또는 다른 적절한 공정에 의해 형성될 수 있다. 예시의 목적으로, 3개의 전면 ILD층만이 도 1에 도시되어 있으나, 임의의 개수의 전면 ILD층이 구현될 수 있고 도시된 바와 같은 전면 ILD층은 단지 예시적인 것으로 이해될 것이다.
전면 상호 연결 구조물(104)의 복수의 도전층은 다양한 반도체 디바이스들(110) 사이의 상호 연결을 제공한다. 복수의 도전층은, 금속 1 라인들(108a), 금속 2 라인들(108b) 등에서 최상단 금속 라인(108c)까지를 포함하는 금속 라인들을 포함한다. 복수의 도전층은 금속 1 라인들(108a)을 반도체 디바이스들(110)에 커플링시키기 위한 콘택트들(110a) 및 인접한 금속 라인들(예를 들어, 108b 및 108c)을 커플링시키기 위한 비아들(110b, 110c)을 더 포함한다. 전면 상호 연결 구조물(104)의 도전층들은, PVD, CVD, 이의 조합들, 또는 기타 적절한 공정들을 포함하는 공정에 의해 형성된 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 규화물 또는 이들의 조합들과 같은 도전성 물질을 포함할 수 있다. 전면 상호 연결 구조물(104)을 형성하기 위한 다른 제조 기법은, 수직 연결(예를 들어, 비아들/콘택트들) 및 수평 연결(예를 들어, 금속층들)을 위한 도전성 물질들을 패터닝하기 위한 포토리소그래피 처리 및 에칭을 포함할 수 있다. 대안적으로, 구리 다층 상호 연결체가 금속 패턴들을 형성하는 데 사용될 수 있다. 구리 상호 연결 구조물은 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 폴리실리콘, 금속 규화물 또는 이들의 조합들을 포함할 수 있다. 구리 상호 연결체는 유전체 퇴적, 에칭, 퇴적 및 평탄화를 포함하는 다마신 기법에 의해 형성될 수 있다. 퇴적은 스퍼터링, 전기 도금, CVD 또는 다른 적절한 공정을 포함할 수 있다.
트렌치(112)는 반도체 기판(102)의 후면 표면(102b)에 배치된다. 트렌치(112)는, 하단 커패시터 전극(114), 하단 커패시터 전극(114) 위에 놓인 커패시터 유전체층(116), 및 커패시터 유전체층(116) 위에 놓인 상부 커패시터 전극(118)으로 충전된다. 커패시터 유전체층(116)은 하단 커패시터 전극(114)과 상부 커패시터 전극(118)을 서로로부터 분리함으로써, 후면 표면(102b)에 가장 가까운 반도체 기판의 영역에 하나 이상의 커패시터 엘리먼트를 설립한다.
도 1의 실시예에서, 트렌치(112)의 최내측 표면(112i)은, 반도체 기판에서, 반도체 디바이스(110)의 웰 영역(130)의 하단 한계(bottom extent)로부터 이격되어, 그 바로 아래에 위치한다. 일부 실시예에서, 도핑된 영역(136)은 트렌치(112)의 최내측 표면, 트렌치 측벽들, 및 선택적으로 반도체 기판의 후면을 라이닝하고, 또 하나의 커패시터 전극으로서 작용할 수 있다. 따라서, 도 1에서, 제1 커패시터 엘리먼트(101)는, 커패시터 유전체층(116)의 내측 부분에 의해 이격된 도핑된 영역(136) 및 하단 커패시터 전극(114)을 포함할 수 있고, 제2 커패시터 엘리먼트(103)는, 커패시터 유전체층(116)의 외측 부분에 의해 이격된 하단 커패시터 전극(114) 및 상부 커패시터 전극(118)을 포함할 수 있다. 일부 실시예에서, 제1 커패시터 엘리먼트(101)는 제2 커패시터 엘리먼트(103)와 병렬로 배열되어, 단위 면적당 커패시턴스의 추가적인 증가를 실현할 수 있다.
후면 상호 연결 구조물(120)은 하단 커패시터 전극(114) 및 상부 커패시터 전극(118)을 반도체 디바이스들(110) 및/또는 다른 후면 트렌치 커패시터들에 동작 가능하게 커플링시키는 복수의 후면 금속 라인 및 후면 콘택트/비아를 포함한다. 일부 실시예에서, 후면 금속 라인들은 전면 금속 라인들보다 더 두껍지만, 다른 실시예에서 후면 금속 라인들은 전면 금속 라인들과 동일한 두께이다. 이러한 구성은 IC의 비교적 작은 영역에서 비교적 높은 밀도의 커패시턴스를 제공한다.
후면 상호 연결 구조물(120)은 후면 유전체 물질층들에 매립된 복수의 후면 도전층을 포함한다. 유전체 물질층들은, 적절한 유전체 물질을 각각 포함할 수 있는 복수의 후면 ILD층(142a, 142b)을 포함한다. 예를 들어, 본 실시예에서, 복수의 후면 ILD층(142a, 142b)은 저 유전상수(low-k) 물질을 포함할 수 있으며, 이 물질은 열 실리콘 산화물보다 낮은 상수를 갖는다. 다른 실시예에서, 후면 ILD층(142a, 142b)은 실리콘 이산화물 또는 다른 유전체 물질을 포함한다. 유전체 물질은 CVD, HDPCVD, PECVD, 이들의 조합, 또는 다른 적절한 공정에 의해 형성될 수 있다. 예시의 목적으로, 도 1의 후면 상호 연결 구조물(120)에는 단지 2개의 후면 ILD층만이 도시되어 있지만, 임의의 개수의 후면 ILD층이 구현될 수 있고, 도시된 바와 같은 후면 ILD층은 단지 예시적인 것으로 이해될 것이다.
후면 상호 연결 구조물(120)의 복수의 도전층은 다양한 커패시터 전극 사이에 상호 연결을 제공한다. 복수의 도전층은 금속 1 라인들(132a) 및 최상단 금속 라인(122b)을 포함하는 금속 라인들을 포함한다. 복수의 도전층은, 금속 라인들을 커패시터 전극들에 커플링시키기 위한 콘택트들(124)을 더 포함한다. 후면 상호 연결 구조물(120)의 도전층들은, PVD, CVD, 이들의 조합, 또는 다른 적절한 공정을 포함하는 공정에 의해 형성된 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 규화물 또는 이들의 조합과 같은 도전성 물질들을 포함할 수 있다. 후면 상호 연결 구조물(120)을 형성하기 위한 다른 제조 기법은, 수직 연결(예를 들어, 비아들/콘택트들) 및 수평 연결(예를 들어, 금속층들)을 위한 도전성 물질들을 패터닝하기 위한 포토리소그래피 처리 및 에칭을 포함할 수 있다. 대안적으로, 구리 다층 상호 연결체가 금속 패턴들을 형성하는 데 사용될 수 있다. 구리 상호 연결 구조물은 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 폴리실리콘, 금속 규화물 또는 이들의 조합을 포함할 수 있다. 구리 상호 연결체는 유전체 퇴적, 에칭, 퇴적 및 평탄화를 포함하는 다마신 기법에 의해 형성될 수 있다. 퇴적은 스퍼터링, 전기 도금, CVD 또는 다른 적절한 공정을 포함할 수 있다.
도 2는, 반도체 기판에서, 트렌치(112)의 최내측 표면(112i)이 반도체 디바이스(110)의 웰 영역(130)으로부터 측방향으로 오프셋되고 웰 영역(130)과 수직 오버랩(overlap)을 갖는 다른 실시예를 도시한다. 또한, 도 2는, 후면 트렌치 커패시터가, 커패시터 유전체(116a)의 하부에 의해 서로 분리된 하단 커패시터 전극(114) 및 중간 커패시터 전극(117); 및 커패시터 유전체층(116b)의 상부에 의해 중간 커패시터 전극(117)으로부터 분리된 상부 커패시터 전극(118)을 포함하는 예를 도시한다. 일부 실시예에서, 도핑된 영역(136)은 트렌치(112)의 최내측 표면, 트렌치 측벽들, 및 선택적으로 반도체 기판의 후면을 라이닝하고, 또 하나의 커패시터 전극으로서 작용할 수 있다. 따라서, 도 2에서, 제1 커패시터 엘리먼트(101)는, 커패시터 유전체층(116c)의 하단 부분에 의해 이격된 도핑된 영역(136) 및 하단 커패시터 전극(114)을 포함할 수 있다. 제2 커패시터 엘리먼트(103)는, 커패시터 유전체층(116a)의 하부에 의해 이격된 하단 커패시터 전극(114) 및 중간 커패시터 전극(117)을 포함할 수 있다. 제3 커패시터 엘리먼트(105)는, 커패시터 유전체층(116b)의 상부에 의해 이격된 중간 커패시터 전극(117) 및 상부 커패시터 전극(118)을 포함할 수 있다. 일부 실시예에서, 제1 커패시터 엘리먼트(101)는 제2 커패시터 엘리먼트(103) 및/또는 제3 커패시터 엘리먼트(105)와 병렬로 배열되어, 단위 면적당 커패시턴스의 추가 증가를 실현할 수 있다. 도 1의 상부 커패시터 전극(118)은 솔리드 바디(solid body)인 반면, 도 2의 상부 커패시터 전극(118)은 단면이 U자형이다. 도 2의 예에서, 하단 커패시터 전극(114) 및/또는 중간 커패시터 전극(117)은 금속 1 라인(122a)의 상부 표면 아래에 있는 상부 표면들을 갖고, 일부 실시예에서, 상부 커패시터 전극(118)의 상부 표면은 금속 1 라인(122a)의 상부 표면과 한 평면 내에 있거나 수평하다.
도 1 및 도 2가 예로서 도시되었지만, 이들 도시된 실시예는 비제한적이라는 것을 이해할 것이다. 예를 들어, 도 1은 트렌치의 최내측 표면 위에 배치된 2개의 도전층을 도시하고, 도 2는 트렌치의 최내측 표면 위에 배치된 3개의 도전층을 도시하지만, 임의의 개수의 도전층이 존재할 수 있다. 일반적으로, 추가의 도전층들을 추가하는 것은, 대응하는 커패시터 전극들이 병렬로 커플링될 때 커패시턴스를 추가로 증가시키는 경향이 있을 것이다. 그러나, 이러한 추가의 층들은, 또한, 처리 시간 및 복잡성을 증가시키므로, 도 1에서와 같이 더 적은 도전층을 갖는 것은 간소화된(stream-lined) 접근법을 제공한다.
도 3을 참조하면, 반도체 구조물(300)의 일부 실시예의 단면도가 제공된다. 반도체 구조물(300)은 서로의 위에 적층된 다수의 기판을 포함하고, 기판 중 하나 이상은 적어도 하나의 후면 트렌치 커패시터를 포함한다.
반도체 구조물(300)은 제1 전면 표면(302f) 및 제1 후면 표면(302b)을 갖는 제1 반도체 기판(302)을 포함한다. 제2 반도체 기판(304)은 제2 전면 표면(304f) 및 제2 후면 표면(304b)을 갖는다. 제2 반도체 기판(304)은 제1 반도체 기판(302) 위에 배치된다. 제1 상호 연결 구조물(306)은 제1 반도체 기판(302)의 제1 전면 표면(302f)과 제2 반도체 기판(304)의 제2 전면 표면(304f) 사이에 배치된다. 제1 상호 연결 구조물(306)은, 제1 반도체 기판(302)의 제1 전면 표면(302f)에 또는 그 상에 배치된 제1 반도체 디바이스들을 서로 동작 가능하게 커플링시키는 제1 복수의 금속 라인 및 비아를 포함한다. 제2 상호 연결 구조물(312)은 제1 상호 연결 구조물(306)과 제2 반도체 기판(304)의 제2 전면 표면(304f) 사이에 배치된다. 제2 상호 연결 구조물(312)은, 제2 반도체 기판(304)의 제2 전면 표면(304f)에 또는 그 상에 배치된 제2 반도체 디바이스들을 서로 동작 가능하게 커플링시키는 제2 복수의 금속 라인 및 비아를 포함한다. 제1 트렌치(317)는 제1 반도체 기판(302)의 제1 후면 표면(302b)에 배치된다. 제1 트렌치(317)는, 제1 내측 커패시터 전극(314), 제1 내측 커패시터 전극(314) 위에 놓인 제1 커패시터 유전체층(316), 및 제1 커패시터 유전체층(316) 위에 놓인 제1 외측 커패시터 전극(318)으로 충전된다. 따라서, 예를 들어, 일부 실시예에서, 도 1 및/또는 도 2의 커패시터는 도 3의 제1 트렌치(317) 내로 끼워질 수 있다(inset). 제2 트렌치(319)는 제2 반도체 기판(304)의 제2 후면 표면(304b)에 배치된다. 제2 트렌치(319)는 제2 내측 커패시터 전극(344), 제2 내측 커패시터 전극 위에 놓인 제2 커패시터 유전체층(346), 및 제2 커패시터 유전체층 위에 놓인 제2 외측 커패시터 전극(348)으로 충전된다. 따라서, 예를 들어, 일부 실시예에서, 도 1 및/또는 도 2의 커패시터는 도 3의 제2 트렌치(319) 내로 끼워질 수 있다.
반도체 구조물(300)은, 제3 전면 표면(320f) 및 제3 후면 표면(320b)을 갖는 제3 반도체 기판(320)을 더 포함한다. 제3 반도체 기판(320)은 제1 반도체 기판(302) 밑에 배치된다. 제3 상호 연결 구조물(322)은 제1 반도체 기판의 제1 후면 표면(302b)과 제3 반도체 기판의 제3 전면 표면(320f) 사이에 배치된다. 제3 상호 연결 구조물(322)은, 제3 반도체 기판의 제3 전면 표면에 또는 그 상에 배치된 제3 반도체 디바이스들을 서로 동작 가능하게 커플링시키는 제3 복수의 금속 라인 및 비아를 포함한다. 제3 트렌치(326)는 제3 반도체 기판의 제3 후면 표면에 배치된다. 제3 트렌치(326)는, 제3 내측 커패시터 전극(354), 제3 내측 커패시터 전극 위에 놓인 제3 커패시터 유전체층(356), 및 제3 커패시터 유전체층 위에 놓인 제3 외측 커패시터 전극(358)으로 충전된다. 따라서, 예를 들어, 일부 실시예에서, 도 1 및/또는 도 2의 커패시터는 도 3의 제3 트렌치(326) 내로 끼워질 수 있다.
반도체 구조물(300)은, 제4 전면 표면(328f) 및 제4 후면 표면(328b)을 갖는 제4 반도체 기판(328)을 더 포함한다. 제4 반도체 기판(328)은 제3 반도체 기판(320) 밑에 배치된다. 제4 상호 연결 구조물(330)은 제3 반도체 기판(320)의 제3 후면 표면과 제4 반도체 기판(328)의 제4 전면 표면 사이에 배치된다. 제4 상호 연결 구조물(330)은, 제4 반도체 기판(328)의 제4 전면 표면에 또는 그 상에 배치된 제4 반도체 디바이스들을 서로 동작 가능하게 커플링시키는 제4 복수의 금속 라인 및 비아를 포함한다. 제4 반도체 기판(328)은, 제1 반도체 기판(302)의 제1 두께보다 큰 제4 두께를 갖는다. 추가의 기판(예를 들어, 350) 또한 일부 경우에 존재할 수 있고, 추가의 후면 트렌치 커패시터들(예를 들어, 370)을 더 포함할 수도 있다.
예컨대 구리 또는 알루미늄과 같은 금속을 포함하는 본딩 패드 또는 랜딩 패드(372)는 패시베이션층(374) 위에 배치되고, 재분배층(Redistribution Layer, RDL) 비아(376)를 통해 제2 후면 상호 연결 구조물(307)에 커플링된다. 본딩 패드 또는 랜딩 패드(372)는 RDL 비아(376) 및 제2 후면 상호 연결 구조물(308)을 통해 3DIC 상의 하나 이상의 커패시터 또는 반도체 디바이스에 동작 가능하게 커플링될 수 있다. 패시베이션층(374)은, 예를 들어 수지, 에폭시, 플라스틱 또는 세라믹 물질을 포함할 수 있다.
일부 실시예에서, 제1, 제2 및 제3 반도체 기판 각각은 제1, 제2 및 제3 반도체 기판 각각에 대해 동일한 제1 두께를 갖고, 제4 반도체 기판(328)은 제1 두께보다 큰 제4 두께를 갖는다.
반도체 구조물(300)은 다양한 기판을 관통해 연장되는 기판 관통 비아들(Through Substrate Vias, TSV)을 더 포함한다. 예를 들어, 제1 반도체 기판(302)은 제1 상호 연결 구조물(306)을 제3 상호 연결 구조물(322)에 커플링시키기 위한 TSV(340)를 포함한다. 기판 관통 비아들은, 제1 전면 상에서 제1 거리만큼 이격되고 제1 후면 상에서 제2 거리만큼 이격된 외측 측벽들을 갖고, 여기서 제1 거리는 제2 거리보다 작다. 다른 반도체 기판들 또한 기판 관통 비아들을 포함할 수 있으며, 일부 실시예에서 기판 관통 비아들은 최하부 기판(예를 들어, 제4 반도체 기판(328))에 부재한다.
반도체 구조물(300)은, 다양한 기판들과 상호 연결 구조물들을 서로 본딩하기 위한 다양한 본딩 구조물들을 더 포함한다. 예를 들어, 제1 반도체 기판(302)의 제1 전면 상에 배치된 제1 전면 본딩 구조물(342)은, 제2 반도체 기판(304) 위에 배치된 제2 전면 본딩 구조물(345)에 본딩된다. 제1 전면 본딩 구조물(342)은 제2 전면 본딩 구조물에 대응하고, 하이브리드 본딩을 통해 제2 전면 본딩 구조물에 본딩된다. 일부 실시예에서, 제1 전면 본딩 구조물(342)은 유전체층(347)의 필드에 배치된 도전성 피처부들(예를 들어, 금속 피처부들(343)을 포함하고, 제2 전면 본딩 구조물(345)은 유전체층(349)의 필드에 배치된 도전성 피처부들(예를 들어, 금속 피처부들(351)을 포함한다. 또한, 제1 전면 본딩 구조물(342)의 일부 피처부들(381)은 제1 반도체 기판(302) 상의 반도체 디바이스들 및/또는 커패시터들에 전기적으로 커플링될 수 있는 반면, 다른 피처부들은 본딩을 보조하지만 기판들 상의 반도체 디바이스들 및 커패시터들로부터 전기적으로 플로팅되거나 연결 해제된 "더미" 구조물들(382)이다.
반도체 기판(302, 304, 320, 328 및/또는 350)은, 예를 들어, 벌크 반도체 기판, SOI 기판, 또는 일부 다른 반도체 기판이거나 이를 포함할 수 있다. 또한, 반도체 기판은, 예를 들어, 단결정 실리콘, 일부 다른 실리콘 또는 일부 다른 반도체 물질이거나 이를 포함할 수 있다.
커패시터 유전체층들(316, 346)은, 일부 실시예에서, 실리콘 이산화물, 고-k 유전체 물질, 또는 저-k 유전체 물질로 제조되거나 이를 포함한다. 고-k 유전체 물질의 사용은, 실리콘 이산화물 또는 저-k 유전체 물질과 비교하여, 주어진 영역에 대한 커패시터의 커패시턴스를 증가시킨다는 점에서 유리하다. 금속 상호 연결 라인들 및/또는 비아들은, 전형적으로, 예컨대 알루미늄 및/또는 구리와 같은 금속으로 제조되거나 이를 포함한다.
일부 실시예에서, 도 3의 반도체 구조물(300)은, 제1 반도체 기판을 위한 반도체 트랜지스터 디바이스들, 전면 상호 연결 구조물, 후면 커패시터 구조물, 및 후면 상호 연결 구조물(선택적으로, 반도체 기판은, 예를 들어, 기판의 후면에 트렌치를 형성하기 전에 연삭 단계를 사용하여, 시닝(thinning)될 수 있고, 이러한 경우에 후면 커패시터는 도 1의 커패시터보다 도 2의 커패시터와 더 가깝게 닮을 수 있음)을 형성함으로써 의해 형성된다. 다른 반도체 기판들을 위해, 반도체 트랜지스터 디바이스들, 전면 상호 연결 구조물, 후면 커패시터 구조물, 및 후면 상호 연결 구조물이 또한 형성될 수 있다. 다음으로, 하나의 기판의 전면 상호 연결 구조물이, 예를 들어, 하이브리드 본딩을 사용하여, 다른 기판의 전면 상호 연결 구조물 또는 후면 상호 연결 구조물에 본딩될 수 있다. 이러한 방식으로 기판을 적층하여 도 3의 구조물을 형성할 수 있다.
도 4 내지 도 12는 본 개시의 일부 실시예에 따라 반도체 구조물을 제조하는 일부 실시예를 총괄적으로 도시하는 일련의 단면도를 도시한다.
도 4에서, 제1 반도체 기판(102)이 제공되고, 트랜지스터와 같은 복수의 반도체 디바이스(110)가 제1 반도체 기판(102)의 제1 전면(102f) 상에 형성된다. 일부 실시예에서, 제1 반도체 기판(102)은, 단결정 실리콘 웨이퍼, 반도체 온 인슐레이터(Semiconductor On Insulator, SOI) 웨이퍼 또는 다른 반도체 기판을 포함할 수 있다. 제1 전면 상호 연결 구조물(104)은 제1 기판의 제1 전면 위에 형성되고, 기판 관통 비아(TSV)(186)도 형성된다. 일부 실시예에서, TSV(186)는 반도체 디바이스들(110) 전에 형성될 수 있지만, 다른 실시예에서, TSV(186)는 반도체 디바이스들(110) 후에 형성될 수 있다. 종종, TSV(186)는 구리 또는 구리 합금을 포함하고, 예를 들어 탄탈룸 또는 티타늄을 포함하는 배리어층으로 라이닝된 측벽들을 가질 수 있다.
도 5에서, 제1 트렌치(112)가 제1 반도체 기판(102)의 후면에 형성된다. 제1 트렌치(112)는, 제1 반도체 기판(102)의 후면 상에 포토레지스트 용액을 스피닝하고, 포토레지스트를 베이킹하고, 이어서 레티클 또는 포토마스크를 통해 포토레지스트를 노광시키고, 제1 기판의 후면 상에 패터닝된 마스크를 형성하도록 노광된 포토레지스트를 현상함으로써 형성될 수 있다. 이어서, 패터닝된 마스크를 제 위치에 위치시키고, 에칭이 수행된다. 에칭은 습식 에칭 또는 건식 에칭일 수 있고, 높은 종횡비(aspect ratio)의 트렌치가 필요한 경우, 일부 구현예에서 보쉬(Bosch) 에칭 공정이 사용될 수 있다. 다른 실시예에서, 다른 것들 중에서도, 극자외선(Ultra-Violet, UV) 포토리소그래피 및/또는 전자 빔 리소그래피 기법이 제1 트렌치(112)를 형성하는 데 사용될 수 있다.
도 6에서, 고-k 유전체층과 같은 제1 유전체층(116a)이 제1 반도체 기판(102)의 후면 위에 형성되며, 이는 트렌치(112)의 최내측 표면 및 측벽들 상에 형성되는 것을 포함한다. 제1 유전체층(116a)은 물리적 기상 증착(Physical Vapor Deposition, PVD), 화학적 기상 증착(Chemical Vapor Deposition, CVD), 원자층 퇴적(Atomic Layer Deposition, ALD) 또는 열 산화 등에 의해 형성될 수 있다. 일부 실시예에서, 제1 유전체층(116a)은 컨포멀층이다. 일부 실시예에서, 제1 유전체층(116a)은 고-k 유전체이고, 하프늄 및/또는 지르코늄을 포함할 수 있고, 다른 것들 중에서도, 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 이산화물 및/또는 지르코늄 이산화물의 형태를 취할 수 있다.
여전히 도 6을 참조하면, 이어서 제1 도전층(114)이 제1 유전체층(116a) 위에 형성된다. 제1 도전층(114)은 커패시터 전극에 대응할 수 있고, 금속 또는 도핑된 폴리실리콘을 포함할 수 있으며 컨포멀할 수 있다. 예를 들어, 금속들은 구리, 알루미늄, 텅스텐, 니켈, 티타늄, 지르코늄 및/또는 기타 금속을 포함할 수 있고; 다른 것들 중에서도, PVD, CVD, ALD, 스퍼터링 또는 전기 도금에 의해 형성될 수 있다.
도 7에서, 제1 도전층(114)은, 예를 들어, 포토마스크를 형성한 후에 포토마스크를 제자리에 위치시킨 상태에서 에칭을 수행함으로써 패터닝되었다. 다음으로, 포토마스크가, 예를 들어 애싱 또는 플라즈마 스트리핑에 의해 제거되고, 트렌치(112)에서 제1 도전층(114)의 상부 표면 위에 고-k 유전체층과 같은 제2 유전체층(116b)이 형성된다. 제2 유전체층(116b)은 트렌치의 최내측 표면 및 측벽들을 라이닝하고, 트렌치에서 제1 도전층의 내측 측벽들을 라이닝하며, 트렌치 밖으로 기판의 후면 상의 제1 도전층(114) 및 제1 유전체층(116a)의 상부 표면 위로 연장된다. 일부 실시예에서, 제2 유전체층(116b)은 컨포멀층이다. 제2 유전체층(116b)은 PVD, CVD, ALD 또는 열 산화 등에 의해 형성될 수 있다. 일부 실시예에서, 제2 유전체층(116b)은 하프늄 및/또는 지르코늄을 포함하는 고-k 유전체 물질을 포함할 수 있고, 다른 것들 중에서도, 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 이산화물 및/또는 지르코늄 이산화물의 형태를 취할 수 있다.
여전히 도 7을 참조하면, 다음으로 제2 도전층(118)이 제2 유전체층(116b) 위에 형성된다. 제2 도전층(118)은 커패시터 전극에 대응할 수 있고, 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 금속들은 구리, 알루미늄, 텅스텐, 니켈, 티타늄, 지르코늄 및/또는 기타 금속을 포함할 수 있고; 다른 것들 중에서도, PVD, CVD, ALD, 스퍼터링 또는 전기 도금에 의해 형성될 수 있다.
도 8에서, 화학적 기계적 평탄화(Chemical Mechanical Planarization, CMP) 동작이 수행된다. 도시된 실시예에서, CMP 동작은 제1 도전층(114)의 상부 표면을 제2 도전층(118)의 상부 표면과 평탄화시킨다. 다른 실시예에서, 예를 들어 추가 커패시터 유전체층들 및/또는 추가 도전층들이 존재하는 경우, CMP 동작은 도전층들 및/또는 커패시터 유전체층들 중 하나 이상 상에서 정지하고, 이들 층 중 다른 층을 상이한 단차를 가지도록 남겨둘 수 있는 것으로 이해될 것이다.
도 9에서, 제1 후면 상호 연결 구조물(120)이 형성된다. 제1 후면 상호 연결 구조물(120)은, 예를 들어, 도 8의 평탄화된 상부 표면 위에 제1 ILD층을 형성한 후, 포토리소그래피를 사용하여 제1 ILD층에 콘택트 개구들을 형성함으로써 형성될 수 있다. 예컨대 텅스텐, 알루미늄 및/또는 구리를 포함할 수 있는 금속이 콘택트 개구들에 형성될 수 있고, 이어서 콘택트들을 형성하도록 평탄화될 수 있다. 추가 ILD층들이 형성된 후에, 비아 개구들 및 라인 개구들이 형성되어 예컨대 구리 또는 구리-알루미늄 합금과 같은 금속으로 충전될 수 있고, 이어서 제1 후면 상호 연결 구조물의 금속 라인들 및 비아들을 형성하도록 평탄화될 수 있다.
도 10에서, 제1 반도체 구조물(100)(제1 반도체 기판(102), 제1 반도체 기판(102)의 전면 상에 배치된 제1 전면 상호 연결 구조물(104) 및 제1 반도체 기판(102)의 후면 상에 배치된 제1 후면 상호 연결 구조물(120)을 포함함)이 제2 반도체 구조물(제2 반도체 기판(202), 제2 전면 상호 연결 구조물(204) 및 제2 후면 상호 연결 구조물(220)을 포함함)에 본딩된다. 본딩 공정은 하이브리드 본딩 공정이며, 이에 의해 제1 반도체 구조물(100)의 유전체 물질이 제2 반도체 구조물(200)의 유전체 물질에 본딩되고; 이에 의해 제1 반도체 구조물(100)의 금속이 제2 반도체 구조물(200)의 금속에 본딩된다.
도 11에서, 제3 반도체 구조물(300), 제4 반도체 구조물(400) 및 제5 반도체 구조물(500)을 포함하는 추가 반도체 구조물들이 함께 본딩되어 3차원 IC(1100)를 형성한다. 전형적으로, 이들 추가 반도체 구조물들은, 하이브리드 본딩체를 포함할 수 있거나 솔더 볼들, 솔더 범프들, 구리 또는 구리 합금 필라(pillar)들과 같은 도전성 필라들, 마이크로 범프들 또는 다른 본딩 구조물들을 포함할 수 있는 본딩 구조물을 사용하여 함께 본딩될 수 있다.
예를 들어, 제3 전면 표면(303f) 및 제3 후면 표면(303b)을 갖는 제3 반도체 기판(303)은 제1 후면 상호 연결 구조물(120)에 본딩될 수 있다. 제3 트렌치(326)는 제3 반도체 기판(302)의 제3 후면 표면에 배치된다. 제3 트렌치(326)는 제3 내측 커패시터 전극, 제3 내측 커패시터 전극 위에 놓인 제3 커패시터 유전체층 및 제3 커패시터 유전체층 위에 놓인 제3 외측 커패시터 전극으로 충전된다. 따라서, 예를 들어, 일부 실시예에서, 도 1 및/또는 도 2의 커패시터는 제3 트렌치(326) 내로 끼워질 수 있다. 따라서, 본딩 후에, 제3 반도체 기판(303)은 제1 반도체 기판(102) 밑에 배치된다. 제1 후면 상호 연결 구조물(120) 및 제3 전면 상호 연결 구조물(305)은 제1 반도체 기판의 제1 후면 표면(102b)과 제3 반도체 기판의 제3 전면 표면(303f) 사이에 배치된다. 제1 후면 상호 연결 구조물(120)은, 제1 트렌치 커패시터의 커패시터 전극들을 3DIC의 다른 도전성 피처부들에 동작 가능하게 커플링시키는 복수의 금속 라인 및 비아를 포함한다. 제3 전면 상호 연결 구조물(305)은, 또한, 제3 기판에 또는 그 상에 배치된 반도체 디바이스들을 서로 동작 가능하게 커플링시키는 복수의 금속 라인 및 비아를 포함한다.
제4 전면 표면(402f) 및 제4 후면 표면(402b)을 갖는 제4 반도체 기판(402) 및 제5 전면 표면(502f) 및 제5 후면 표면(502b)을 갖는 제5 반도체 기판(502)이 또한 3DIC(1100)의 일부로서 본딩될 수 있다. 제4 전면 상호 연결 구조물(404)이 존재한다. 제5 전면 상호 연결 구조물(504) 및 제5 후면 상호 연결 구조물(520)이 또한 존재한다. 제5 전면 상호 연결 구조물(504)은 제3 후면 상호 연결 구조물(321)에 본딩되고, 제5 후면 상호 연결 구조물(520)은 제4 전면 상호 연결 구조물(404)에 본딩된다.
도 12는 본 개시의 일부 양태에 따라 반도체 구조물을 형성하기 위한 방법의 일부 실시예를 도시한다. 도시된 동작들은 다른 실시예에서 상이한 순서로 수행될 수 있고, 도시된 동작들 중 하나 이상은 일부 다른 실시예에서는 생략될 수 있으며, 도 12에 도시되지 않은 추가적인 동작들이 다른 실시예에 존재할 수 있음을 이해할 것이다. 따라서, 도 12는 단지 비제한적인 예일 뿐이다.
1202에서, 반도체 디바이스들은 반도체 기판의 전면 상에 형성된다.
1204에서, 트렌치가 반도체 기판의 후면에 형성된다.
1206에서, 후면 커패시터를 설립하기 위해 교호하는 도전층 및 절연층이 반도체 기판의 후면 상의 트렌치에 형성된다.
1208에서, 후면 커패시터의 커패시터 전극들에 커플링되도록 후면 상호 연결 구조물이 반도체 기판의 후면 상에 형성된다.
1210에서, 3DIC를 형성하도록 반도체 기판은 다른 반도체 기판들에 선택적으로 본딩된다.
따라서, 본 개시의 일부 실시예는 반도체 구조물에 관한 것이다. 구조물은 전면 표면 및 후면 표면을 갖는 반도체 기판을 포함한다. 전면 상호 연결 구조물은 전면 표면 위에 배치되고, 반도체 기판의 전면 표면에 또는 그 상에 배치된 반도체 디바이스들을 서로 동작 가능하게 커플링시키는 복수의 금속 라인 및 비아를 포함한다. 트렌치는, 반도체 기판의 후면 표면에 배치된다. 트렌치는, 트렌치 내에 있는 내측 커패시터 전극, 트렌치 내에 있고 내측 커패시터 전극 위에 놓이는 커패시터 유전체층, 및 트렌치 내에 있고 커패시터 유전체층 위에 놓이는 외측 커패시터 전극으로 충전된다.
다른 실시예는 반도체 구조물에 관한 것이다. 반도체 구조물은 제1 전면 표면 및 제1 후면 표면을 갖는 제1 반도체 기판을 포함한다. 제2 반도체 기판은 제2 전면 표면 및 제2 후면 표면을 갖는다. 제2 반도체 기판은 제1 반도체 기판 위에 배치된다. 제1 상호 연결 구조물은 제1 반도체 기판의 제1 전면 표면과 제2 반도체 기판의 제2 전면 표면 사이에 배치된다. 제1 상호 연결 구조물은, 제1 반도체 기판의 제1 전면 표면에 또는 그 상에 배치된 제1 반도체 디바이스들을 서로 동작 가능하게 커플링시키는 제1 복수의 금속 라인 및 비아를 포함한다. 제2 상호 연결 구조물은 제1 상호 연결 구조물과 제2 반도체 기판의 제2 전면 표면 사이에 배치된다. 제2 상호 연결 구조물은, 제2 반도체 기판의 제2 전면 표면에 또는 그 상에 배치된 제2 반도체 디바이스들을 서로 동작 가능하게 커플링시키는 제2 복수의 금속 라인들 및 비아를 포함한다. 제1 트렌치는 제1 반도체 기판의 제1 후면 표면에 배치된다. 제1 트렌치는, 제1 내측 커패시터 전극, 제1 내측 커패시터 전극 위에 놓인 제1 커패시터 유전체층, 및 제1 커패시터 유전체층 위에 놓인 제1 외측 커패시터 전극으로 충전된다. 제2 트렌치는 제2 반도체 기판의 제2 후면 표면에 배치된다. 제2 트렌치는, 제2 내측 커패시터 전극, 제2 내측 커패시터 전극 위에 놓인 제2 커패시터 유전체층, 및 제2 커패시터 유전체층 위에 놓인 제2 외측 커패시터 전극으로 충전된다.
일부 다른 실시예는 방법에 관한 것이다. 방법에서, 반도체 디바이스들이 반도체 기판의 전면 상에 형성된다. 트렌치가 반도체 기판의 후면에 형성된다. 후면 커패시터를 설립하도록, 반도체 기판의 후면 상의 트렌치에 도전층 및 절연층이 교호하여 형성된다. 후면 커패시터의 커패시터 전극들에 커플링되도록 후면 상호 연결 구조물이 반도체 기판의 후면 상에 형성된다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처부를 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/수행하거나 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 수정을 행할 수 있음을 인식해야 한다.
<부기>
1. 반도체 구조물에 있어서,
전면 표면 및 후면 표면을 갖는 반도체 기판;
상기 전면 표면 위에 배치되는 전면 상호 연결 구조물 - 상기 전면 상호 연결 구조물은, 상기 반도체 기판의 전면 표면 내에 또는 상기 반도체 기판의 전면 표면 상에 배치되는 반도체 디바이스를 서로 동작 가능하게 커플링시키는 복수의 금속 라인 및 비아를 포함함 - ; 및
상기 반도체 기판의 후면 표면 내에 배치되는 트렌치 - 상기 트렌치는, 상기 트렌치 내에 있는 내측 커패시터 전극, 상기 트렌치 내에 있고 상기 내측 커패시터 전극 위에 놓이는 커패시터 유전체층, 및 상기 트렌치 내에 있고 상기 커패시터 유전체층 위에 놓이는 외측 커패시터 전극으로 충전됨 -
를 포함하는, 반도체 구조물.
2. 제1항에 있어서, 상기 트렌치의 하단 표면은 상기 반도체 기판 내의 반도체 트랜지스터 디바이스의 웰 영역의 하단 한계(bottom extent)로부터 이격되고 상기 웰 영역의 하단 한계 바로 아래에 있는, 반도체 구조물.
3. 제1항에 있어서, 상기 트렌치의 하단 표면은 상기 반도체 기판 내의 반도체 트랜지스터 디바이스의 웰 영역으로부터 측방향으로 오프셋되고 상기 웰 영역과 수직 오버랩(overlap)을 갖는, 반도체 구조물.
4. 제1항에 있어서, 상기 커패시터 유전체층은 상기 내측 커패시터 전극의 상부 표면, 하부 표면, 및 측벽을 봉지화하고, 상기 외측 커패시터 전극은, 상기 트렌치 내의 상기 커패시터 유전체층과 직접 접촉하는 하단 표면 및 외측 측벽을 갖는, 반도체 구조물.
5. 제1항에 있어서, 상기 내측 커패시터 전극의 최외측 표면이 상기 커패시터 유전체층의 최외측 표면과 한 평면 내에 있거나, 수평하거나, 한 평면 내에 있으면서 수평하도록 상기 내측 커패시터 전극은 상기 트렌치 외부로 연장되는, 반도체 구조물.
6. 제1항에 있어서,
상기 트렌치의 측벽 및 상기 트렌치의 하단 표면을 라이닝하는 도핑된 영역을 더 포함하며, 상기 도핑된 영역은 상기 외측 커패시터 전극과 병렬로 전기적으로 커플링되는, 반도체 구조물.
7. 제1항에 있어서, 상기 외측 커패시터 전극은 u자 형상의 단면을 갖는, 반도체 구조물.
8. 제1항에 있어서,
상기 트렌치 내에서 상기 내측 커패시터 전극과 상기 외측 커패시터 전극 사이에 배치되는 중간 커패시터 전극을 더 포함하는, 반도체 구조물.
9. 제8항에 있어서, 상기 내측 커패시터 전극과 상기 중간 커패시터 전극 중 적어도 하나는, 상기 반도체 기판의 후면에 가장 가까운 후면 상호 연결 구조물 내의 금속 라인의 상부 표면보다 상기 반도체 기판의 후면에 더 가까운 최외측 표면을 갖는, 반도체 구조물.
10. 제9항에 있어서, 상기 외측 커패시터 전극의 최외측 표면은 상기 금속 라인의 상부 표면과 한 평면 내에 있거나 수평한, 반도체 구조물.
11. 반도체 구조물에 있어서,
제1 전면 표면 및 제1 후면 표면을 갖는 제1 반도체 기판;
제2 전면 표면 및 제2 후면 표면을 갖는 제2 반도체 기판 - 상기 제2 반도체 기판은 상기 제1 반도체 기판 위에 배치됨 - ;
상기 제1 반도체 기판의 제1 전면 표면과 상기 제2 반도체 기판의 제2 전면 표면 사이에 배치되는 제1 상호 연결 구조물 - 상기 제1 상호 연결 구조물은, 상기 제1 반도체 기판의 제1 전면 표면 내에 또는 상기 제1 반도체 기판의 제1 전면 표면 상에 배치되는 제1 반도체 디바이스를 서로 동작 가능하게 커플링시키는 제1 복수의 금속 라인 및 비아를 포함함 - ;
상기 제1 상호 연결 구조물과 상기 제2 반도체 기판의 제2 전면 표면 사이에 배치되는 제2 상호 연결 구조물 - 상기 제2 상호 연결 구조물은, 상기 제2 반도체 기판의 제2 전면 표면 내에 또는 상기 제2 반도체 기판의 제2 전면 표면 상에 배치되는 제2 반도체 디바이스를 서로 동작 가능하게 커플링시키는 제2 복수의 금속 라인 및 비아를 포함함 - ;
상기 제1 반도체 기판의 제1 후면 표면 내에 배치되는 제1 트렌치 - 상기 제1 트렌치는, 제1 내측 커패시터 전극, 상기 제1 내측 커패시터 전극 위에 놓이는 제1 커패시터 유전체층, 및 상기 제1 커패시터 유전체층 위에 놓이는 제1 외측 커패시터 전극으로 충전됨 - ; 및
상기 제2 반도체 기판의 제2 후면 표면 내에 배치되는 제2 트렌치 - 상기 제2 트렌치는, 제2 내측 커패시터 전극, 상기 제2 내측 커패시터 전극 위에 놓이는 제2 커패시터 유전체층, 및 상기 제2 커패시터 유전체층 위에 놓이는 제2 외측 커패시터 전극으로 충전됨 -
를 포함하는, 반도체 구조물.
12. 제11항에 있어서,
제3 전면 표면 및 제3 후면 표면을 갖는 제3 반도체 기판 - 상기 제3 반도체 기판은 상기 제1 반도체 기판 밑에 배치됨 - ;
상기 제1 반도체 기판의 제1 후면 표면과 상기 제3 반도체 기판의 제3 전면 표면 사이에 배치되는 제3 상호 연결 구조물 - 상기 제3 상호 연결 구조물은, 상기 제3 반도체 기판의 제3 전면 표면 내에 또는 상기 제3 반도체 기판의 제3 전면 표면 상에 배치되는 제3 반도체 디바이스를 서로 동작 가능하게 커플링시키는 제3 복수의 금속 라인 및 비아를 포함함 - ; 및
상기 제3 반도체 기판의 제3 후면 표면 내에 배치되는 제3 트렌치 - 상기 제3 트렌치는, 제3 내측 커패시터 전극, 상기 제3 내측 커패시터 전극 위에 놓이는 제3 커패시터 유전체층, 및 상기 제3 커패시터 유전체층 위에 놓이는 제3 외측 커패시터 전극으로 충전됨 -
를 더 포함하는, 반도체 구조물.
13. 제12항에 있어서,
제4 전면 표면 및 제4 후면 표면을 갖는 제4 반도체 기판 - 상기 제4 반도체 기판은 상기 제3 반도체 기판 밑에 배치됨 - ; 및
상기 제3 반도체 기판의 제3 후면 표면과 상기 제4 반도체 기판의 제4 전면 표면 사이에 배치되는 제4 상호 연결 구조물 - 상기 제4 상호 연결 구조물은, 상기 제4 반도체 기판의 제4 전면 표면 내에 또는 상기 제4 반도체 기판의 제4 전면 표면 상에 배치되는 제4 반도체 디바이스를 서로 동작 가능하게 커플링시키는 제4 복수의 금속 라인 및 비아를 포함함 -
을 더 포함하며, 상기 제4 반도체 기판은, 상기 제1 반도체 기판의 제1 두께보다 더 큰 제4 두께를 갖는, 반도체 구조물.
14. 제13항에 있어서, 상기 제1 반도체 기판, 상기 제2 반도체 기판, 및 상기 제3 반도체 기판 각각은 상기 제1 두께를 갖고, 상기 제4 반도체 기판은, 상기 제1 두께보다 더 큰 상기 제4 두께를 갖는, 반도체 구조물.
15. 제12항에 있어서,
상기 제1 상호 연결 구조물을 상기 제3 상호 연결 구조물에 커플링시키도록 상기 제1 반도체 기판을 관통해 연장되는 기판 관통 비아를 더 포함하는, 반도체 구조물.
16. 제15항에 있어서, 상기 기판 관통 비아는, 상기 제1 전면 표면 상에서 제1 거리만큼 이격되고 상기 제1 후면 표면 상에서 제2 거리만큼 이격되는 외측 측벽을 가지며, 상기 제1 거리는 상기 제2 거리보다 더 작은, 반도체 구조물.
17. 제15항에 있어서,
상기 제1 반도체 기판의 제1 후면 표면 상에 배치되는 제1 후면 본딩 구조물; 및
상기 제3 상호 연결 구조물 위에 배치되는 제3 전면 본딩 구조물 - 상기 제3 전면 본딩 구조물은 상기 제1 후면 본딩 구조물에 대응하고, 하이브리드 본딩을 통해 상기 제1 후면 본딩 구조물에 본딩됨 -
을 더 포함하는, 반도체 구조물.
18. 방법에 있어서,
반도체 기판의 전면 상에 반도체 디바이스를 형성하는 단계;
상기 반도체 기판의 후면 내에 트렌치를 형성하는 단계;
후면 커패시터를 설립하도록 상기 반도체 기판의 후면 상의 상기 트렌치 내에 도전층 및 절연층을 교호하여 형성하는 단계; 및
상기 후면 커패시터의 커패시터 전극에 커플링되도록 상기 반도체 기판의 후면 상에 후면 상호 연결 구조물을 형성하는 단계
를 포함하는, 방법.
19. 제18항에 있어서, 상기 반도체 기판의 후면 상의 상기 트렌치 내에 도전층 및 절연층을 교호하여 형성하는 단계는,
상기 트렌치를 라이닝하는 제1 컨포멀 유전체층을 형성하는 단계;
상기 트렌치 내에서 상기 제1 컨포멀 유전체층 위에 제1 도전층을 형성하는 단계;
상기 트렌치 내에서 상기 제1 도전층 위에 제2 컨포멀 유전체층을 형성하는 단계;
상기 트렌치 내에서 상기 제2 컨포멀 유전체층 위에 제2 도전층을 형성하는 단계; 및
상기 제1 도전층에 대한 제1 콘택트를 형성하고 상기 제2 도전층에 대한 제2 콘택트를 형성하는 단계 - 상기 제1 콘택트 및 상기 제2 콘택트는 후면 트렌치 커패시터의 제1 단자 및 제2 단자에 대응함 -
를 포함하는, 방법.
20. 제18항에 있어서,
3차원 집적 회로를 형성하도록 상기 반도체 기판을 적어도 하나의 다른 반도체 기판에 본딩하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    전면 표면 및 후면 표면을 갖는 반도체 기판;
    상기 전면 표면 위에 배치되는 전면 상호 연결 구조물 - 상기 전면 상호 연결 구조물은, 상기 반도체 기판의 전면 표면 내에 또는 상기 반도체 기판의 전면 표면 상에 배치되는 반도체 디바이스를 서로 동작 가능하게 커플링시키는 복수의 전면 금속 라인 및 비아를 포함함 - ;
    상기 반도체 기판의 후면 표면 내에 배치되는 트렌치 - 상기 트렌치는, 상기 트렌치 내에 있는 내측 커패시터 전극, 상기 트렌치 내에 있고 상기 내측 커패시터 전극 위에 놓이는 커패시터 유전체층, 및 상기 트렌치 내에 있고 상기 커패시터 유전체층 위에 놓이는 외측 커패시터 전극으로 충전됨 - ; 및
    상기 후면 표면 위에 배치되는 후면 상호 연결 구조물 - 상기 후면 상호 연결 구조물은, 상기 내측 커패시터 전극 및 상기 외측 커패시터 전극에 커플링되는 복수의 후면 금속 라인 및 비아을 포함함 - ;
    를 포함하고,
    상기 복수의 후면 금속 라인은 상기 복수의 전면 금속 라인보다 더 두꺼운 것인, 반도체 구조물.
  2. 제1항에 있어서, 상기 트렌치의 하단 표면은 상기 반도체 기판 내의 반도체 트랜지스터 디바이스의 웰 영역의 하단 한계(bottom extent)로부터 이격되고 상기 웰 영역의 하단 한계 바로 아래에 있는, 반도체 구조물.
  3. 제1항에 있어서, 상기 트렌치의 하단 표면은 상기 반도체 기판 내의 반도체 트랜지스터 디바이스의 웰 영역으로부터 측방향으로 오프셋되고 상기 웰 영역과 수직 오버랩(overlap)을 갖는, 반도체 구조물.
  4. 제1항에 있어서, 상기 커패시터 유전체층은 상기 내측 커패시터 전극의 상부 표면, 하부 표면, 및 측벽을 봉지화하고, 상기 외측 커패시터 전극은, 상기 트렌치 내의 상기 커패시터 유전체층과 직접 접촉하는 하단 표면 및 외측 측벽을 갖는, 반도체 구조물.
  5. 제1항에 있어서, 상기 내측 커패시터 전극의 최외측 표면이 상기 커패시터 유전체층의 최외측 표면과, 한 평면 내에 있거나, 수평하거나, 한 평면 내에 있으면서 수평하도록 상기 내측 커패시터 전극은 상기 트렌치 외부로 연장되는, 반도체 구조물.
  6. 제1항에 있어서,
    상기 트렌치의 측벽 및 상기 트렌치의 하단 표면을 라이닝하는 도핑된 영역을 더 포함하며, 상기 도핑된 영역은 상기 외측 커패시터 전극과 병렬로 전기적으로 커플링되는, 반도체 구조물.
  7. 제1항에 있어서, 상기 외측 커패시터 전극은 u자 형상의 단면을 갖는, 반도체 구조물.
  8. 제1항에 있어서,
    상기 트렌치 내에서 상기 내측 커패시터 전극과 상기 외측 커패시터 전극 사이에 배치되는 중간 커패시터 전극을 더 포함하는, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    제1 전면 표면 및 제1 후면 표면을 갖는 제1 반도체 기판;
    제2 전면 표면 및 제2 후면 표면을 갖는 제2 반도체 기판 - 상기 제2 반도체 기판은 상기 제1 반도체 기판 위에 배치됨 - ;
    상기 제1 반도체 기판의 제1 전면 표면과 상기 제2 반도체 기판의 제2 전면 표면 사이에 배치되는 제1 상호 연결 구조물 - 상기 제1 상호 연결 구조물은, 상기 제1 반도체 기판의 제1 전면 표면 내에 또는 상기 제1 반도체 기판의 제1 전면 표면 상에 배치되는 제1 반도체 디바이스를 서로 동작 가능하게 커플링시키는 제1 복수의 금속 라인 및 비아를 포함함 - ;
    상기 제1 상호 연결 구조물과 상기 제2 반도체 기판의 제2 전면 표면 사이에 배치되는 제2 상호 연결 구조물 - 상기 제2 상호 연결 구조물은, 상기 제2 반도체 기판의 제2 전면 표면 내에 또는 상기 제2 반도체 기판의 제2 전면 표면 상에 배치되는 제2 반도체 디바이스를 서로 동작 가능하게 커플링시키는 제2 복수의 금속 라인 및 비아를 포함함 - ;
    상기 제1 반도체 기판의 제1 후면 표면 내에 배치되는 제1 트렌치 - 상기 제1 트렌치는, 제1 내측 커패시터 전극, 상기 제1 내측 커패시터 전극 위에 놓이는 제1 커패시터 유전체층, 및 상기 제1 커패시터 유전체층 위에 놓이는 제1 외측 커패시터 전극으로 충전됨 - ;
    상기 제1 후면 표면 위에 배치되는 제3 상호 연결 구조물 - 상기 제3 상호 연결 구조물은, 상기 제1 내측 커패시터 전극 및 상기 제1 외측 커패시터 전극에 커플링된 제3 복수의 금속 라인 및 비아를 포함함 - ;
    상기 제2 반도체 기판의 제2 후면 표면 내에 배치되는 제2 트렌치 - 상기 제2 트렌치는, 제2 내측 커패시터 전극, 상기 제2 내측 커패시터 전극 위에 놓이는 제2 커패시터 유전체층, 및 상기 제2 커패시터 유전체층 위에 놓이는 제2 외측 커패시터 전극으로 충전됨 - ; 및
    상기 제2 후면 표면 위에 배치되는 제4 상호 연결 구조물 - 상기 제4 상호 연결 구조물은, 상기 제2 내측 커패시터 전극 및 상기 제2 외측 커패시터 전극에 커플링된 제4 복수의 금속 라인 및 비아를 포함함 - ;
    를 포함하고,
    상기 제3 및 제4 복수의 금속 라인은 상기 제1 및 제2 복수의 금속 라인보다 더 두꺼운 것인, 반도체 구조물.
  10. 반도체 구조물을 형성하는 방법에 있어서,
    반도체 기판의 전면 상에 반도체 디바이스를 형성하는 단계;
    상기 반도체 기판의 전면 상에 전면 상호 연결 구조물 - 상기 전면 상호 연결 구조물은 상기 반도체 기판의 전면 상의 반도체 디바이스를 서로 동작 가능하게 커플링시키는 복수의 전면 금속 라인 및 비아를 포함함 - 을 형성하는 단계;
    상기 반도체 기판의 후면 내에 트렌치를 형성하는 단계;
    후면 커패시터를 설립하도록 상기 반도체 기판의 후면 상의 상기 트렌치 내에 도전층 및 절연층을 교호하여 형성하는 단계; 및
    상기 반도체 기판의 후면 상에 후면 상호 연결 구조물 - 상기 후면 상호 연결 구조물은 상기 후면 커패시터의 커패시터 전극에 커플링되는 복수의 후면 금속 라인 및 비아를 포함함 - 을 형성하는 단계
    를 포함하고,
    상기 복수의 후면 금속 라인은 상기 복수의 전면 금속 라인보다 더 두꺼운 것인, 반도체 구조물을 형성하는 방법.
KR1020200077773A 2019-06-28 2020-06-25 후면 커패시터 기법 Active KR102404490B1 (ko)

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