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KR100539040B1 - 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치 Download PDF

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KR100539040B1
KR100539040B1 KR10-2003-0024589A KR20030024589A KR100539040B1 KR 100539040 B1 KR100539040 B1 KR 100539040B1 KR 20030024589 A KR20030024589 A KR 20030024589A KR 100539040 B1 KR100539040 B1 KR 100539040B1
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KR
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wiring
wiring layer
circuit device
integrated circuit
insulating film
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스즈끼다께히로
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샤프 가부시키가이샤
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Abstract

층간 절연막에서의 제1 배선층의 배선 간 스페이스를 밀하게 함으로써, 층간 절연막에서의 제1 배선층의 총량을 증가시키어, 변형의 원인이 되는 경도가 낮은 층간 절연막의 총량을 저감시킨다. 그 결과, 예를 들면 층간 절연막 상에 형성된 보호막에, 이 층간 절연막의 변형에 기인하는 스트레스(하중 등)가 걸리지 않기 때문에, 그 보호막에 균열 등이 생기지 않게 된다. 따라서, 상기한 보호막의 균열 등에 기인한 제2 배선층의 단선 등의 문제점을 방지할 수 있어, 신뢰성이 높은 반도체 집적 회로 장치가 된다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 반도체 기판 표면의 활성 영역(동작 영역)의 상부에 형성된 돌기 전극(범프 전극)을 구비하는 반도체 집적 회로 장치에 관한 것이다.
종래부터, 더블 메탈 구조의 반도체 집적 회로 장치가 양산되어 있다. 이 종류의 반도체 집적 회로 장치는 회로 소자 부분이 되는 내부의 동작 영역(활성 영역)과, 반도체 집적 회로 장치 표면에 형성되는 패드 영역을 포함하는 구성으로 되어 있다.
동작 영역이란, 트랜지스터, 다이오드 등의 회로 소자가 형성되는 영역이나 회로 소자끼리를 접속하는 금속 배선층(예를 들면, 알루미늄 등의 금속 배선층)이 형성되는 영역이다.
패드 영역이란, 반도체 집적 회로 장치와 외부 접속 단자를 접속하기 위한 전극(돌기 전극)이 형성되어 있는 영역으로, 신호의 입출력을 행할 수 있는 영역이다. 또, 돌기 전극은 형성되는 피치(간격)에 따라 다르지만, 예를 들면 액정 드라이버에 사용하는 경우, 40×90㎛의 장방형에 50∼80㎛ 피치로, 반도체 집적 회로 장치 주변부에 형성되어 있다.
또한, 통상, 돌기 전극은 동작 영역에는 형성되지 않고, 그 동작 영역의 주변부에 형성되어 있다. 이것은 돌기 전극과 외부 접속 단자를 접합할 때, 예를 들면 기계적인 압력, 또는 열스트레스 등에 의한 응력에 의해 돌기 전극을 통하여 상기 압력·응력 등이 동작 영역에 가해지지 않도록 하기 위해서이다.
그런데, 현재 휴대 전화, 휴대 정보 단말 등의 전자 기기의 소형 경량화(경박단소화)에 수반하여, 이들 기기에 탑재되는 전자 부품의 고밀도화(집적도의 증대화)가 진행되고 있다. 그 때문에, 반도체 집적 회로 장치에서의 회로 소자 사이를 연결하는 금속 배선층의 패턴은 복잡화되고 있는 데다가 금속 배선층을 몇층이나 중첩하는 다층 배선 구조가 주류로 되어 있다.
그에 수반하여, 반도체 집적 회로 장치에서 외부 접속 단자와 접속하기 위한 단자수가 500∼600개에 이르고 있다. 그 때문에, 패드 영역의 면적이 증대하여, 반도체 집적 회로 장치의 사이즈가 커지게 되어, 휴대 전화나 PDA(Personal Digital Assistants) 등의 소형 경량화의 흐름에 역행하는 상황으로 되어 있다.
그래서, 반도체 집적 회로 장치의 저감화의 방법으로서, 반도체 집적 회로 장치의 동작 영역에 돌기 전극을 형성시키는 『에리어 패드』라고 불리는 방법이 제안되어 있다. 그리고, 이러한 에리어 패드를 이용한 반도체 집적 회로 장치의 일례로서, 일본국 공개 특허 공보 『특개평 11-8247호 공보(공개일 ; 1999년 1월 12일)』가 개시되어 있다. 이 공보에 기재된 반도체 집적 회로 장치에서는 능동 소자 상에 제1 배선층·층간막이 이 순서로 형성되는 한편, 돌기 전극 아래에 제2 배선층·배리어 메탈이 이 순서로 형성되고, 또한 상기한 층간막과 배리어 메탈이 밀착막(절연막)을 통하여 접합되어 있다. 그리고, 이 밀착막은 배리어 메탈과 밀착성이 높기 때문에, 이 배리어 메탈과 층간막과의 밀착력이 향상되고, 예를 들면 본딩 시의 스트레스 등에 의해 외력이 가해져도 배리어 메탈이 하층으로부터 박리되기 어려운 구조로 되어 있다. 또, 돌기 전극과 전기적인 접속을 가능하게 하기 때문에, 돌기 전극과 제2 배선층과의 사이에도 배리어 메탈이 형성되어 있다.
그리고, 최근에는, 이 『에리어 패드』를 사용하여 제작된, 예를 들면 액정 표시용 패널을 구동하기 위한 반도체 집적 회로 장치가 테이프 캐리어(예를 들면, 절연성 필름 기판 상에 금속 배선의 패턴을 형성한 테이프)에 실장(본딩)되도록 되어 있다. 이러한 실장 방식은 COF(Chip On FPC(Flexible Printed Circuit))법으로 불리고 있다.
도 3a, 및 3b를 이용하여, COF법에 의한 실장 공정 및 실장에 이용하는 부재에 대하여 설명한다. 또, 도 3a는 후술하는 ILB 방식에 의해 돌기 전극과 금속 배선 패턴을 접속하기 전의 반도체 집적 회로 장치의 개략 단면도이고, 도 3b는 ILB 방식에 의해 돌기 전극과 금속 배선 패턴을 접속한 후의 반도체 집적 회로 장치의 개략 단면도이다.
도 3a에 도시한 바와 같이, 반도체 집적 회로 장치(121)는 그 표면에 입출력용 단자 전극인 금속 배선층(알루미늄 패드)(103)을 구비하고 있다. 그리고, 또한 금속 배선층(103)의 저면에는 돌기 전극(107)이 형성되어 있다. 또, 이 돌기 전극(107)은 금속 배선층(103)에 대하여 금(Au) 도금에 의해 형성되고, 그 두께는 10∼18㎛ 정도로 되어 있다.
한편, 반도체 집적 회로 장치(121)가 실장되는 절연성 필름 기판(122)은 표면에 금속 배선 패턴(리드 프레임)(123)을 구비하고 있다.
절연성 필름 기판(122)은 폴리이미드 수지나 폴리에스테르 등을 주재료로 한 띠 형상 부재로서, 그 양측 모서리에는 이송 구멍이 소정의 간격으로 열리며, 길이 방향으로 이동 가능하게 되어 있다.
금속 배선 패턴(123)은 구리(Cu) 등의 도전성 물체로 구성되어 있으며, 그 표면에는 주석(Sn) 도금, Au 도금 등이 실시되어 있다. 또, 금속 배선 패턴(123)에는 내측 리드, 외측 리드, 중간 리드 등이 있다.
그리고, 본딩 툴(124)(도 3a 참조)을 이용하여 상기한 반도체 집적 회로 장치(121)를 절연성 필름 기판(122) 상에 접합(접속)시킨다. 구체적으로는, 도 3b에 도시한 바와 같이, 본딩 툴(124)을 이용한 열압착에 의해 돌기 전극(107)과 금속 배선 패턴(123)을 접합시킨다. 또, 이러한 접속 방법을 일반적으로 ILB(Inner Lead Bonding)로 칭한다.
ILB 후에, 도시하지는 않았지만, 반도체 집적 회로 장치는 에폭시 수지나 실리콘 수지 등의 재료로 수지 밀봉된다. 수지 밀봉은 노즐에 의해 반도체 집적 회로 장치의 주위에 도포되고, 리플로우 방식 등에 의해 열을 가하여 경화시킨다. 그 후, 반도체 집적 회로 장치의 실장부를 테이프 캐리어로부터 펀칭하여, 개별 반도체 집적 회로 장치(반도체 패키지)로서 액정 표시용 패널 등에 부착한다.
그러나, 상기한 공보의 반도체 집적 회로 장치(121)에서는 다음과 같은 문제가 발생할 가능성이 있다.
도 4a, 및 4b는 반도체 집적 회로 장치(121)의 주요 부재만을 도시한 개략 단면도·개략 평면도이다. 도 4a에 도시한 바와 같이, 반도체 집적 회로 장치(121)에서는 제1 배선층(101)의 상부에, 이 제1 배선층(101)에 의해 발생하는 단차(제1 배선층(101)의 피치 Q에 의해 생기는 단차)를 평탄화하기 위한(단차 보상을 담보하는) 층간 절연막(102)이 형성되어 있다. 그리고, 이 층간 절연막(102)은 상기한 바와 같은 평탄화를 가능하게 하기 위해 SOG(Spin On Glass) 등의 경도가 낮은 특성을 갖는 재료를 주재료로 하고 있다.
또한, 층간 절연막(102) 상에는 금속 배선층(제2 배선층)(103)이 형성되어 있음과 함께, 이 제2 배선층(103)의 일 부분(창 형성부(106)) 이외를 제외하고, 보호막(104)을 덮도록 형성되어 있다. 그리고, 제2 배선층(103)은 상기한 보호막(104)·창 형성부(106) 상에 형성된 배리어 메탈(105)을 통하여 돌기 전극(107)과 전기적으로 접속하도록 되어 있다.
여기서, 돌기 전극(107)에 금속 배선 패턴(외부 접속 단자)을 접속할 때, 즉 돌기 전극(107)을 외부 접속 단자에 본딩할 때, 돌기 전극(107)에 스트레스가 걸리고, 제2 배선층(103) 상의 보호막(104)에 균열 C가 생길 가능성이 있다. 또한, 이 균열 C가 넓어져, 수분이 침투하여 부식을 일으킬 가능성이 있어, 나중에는 단선 등의 문제점을 야기할 가능성이 있다.
이 균열 C의 원인은 돌기 전극(107)에 스트레스가 가해진 경우, 즉 제2 배선층(103)에 스트레스가 가해진 경우, 경도가 낮은 SOG제의 층간 절연막(102)이 변형되게 되기 때문이다. 특히, 상기 변형은 제1 배선층(101)이 전혀 형성되어 있지 않을 때에 현저히 나타난다.
본 발명의 목적은 층간 절연막의 변형을 경감시킴으로써, 실장 시(본딩 시)에 돌기 전극에 스트레스 등이 가해진 경우에 있어서도 보호막에 균열이 발생하지 않도록 하고, 단선 등의 문제점을 방지한 신뢰성이 높은 반도체 집적 회로 장치를 제공하는 데에 있다.
본 발명의 반도체 집적 회로 장치는, 상기한 과제를 해결하기 위해서, 동작 영역과 전기적으로 접속된 배선이 복수 병렬된 제1 배선층과, 제1 배선층을 피복한 층간 절연막 상에 형성된 제2 배선층과, 제2 배선층 상에 형성되고, 또한 적어도 일부가 동작 영역과 중첩되도록 형성된, 외부와의 전기적 접속을 위한 돌기 전극을 구비한 반도체 집적 회로 장치에서 상기 돌기 전극 바로 아래의 영역에서의 상기 배선 간의 피치를, 돌기 전극에 외부 접속 단자를 접속할 때의 하중에 의한 상기 층간 절연막의 변형을 방지할 수 있는 피치로 설정한 것을 특징으로 한다.
상기 구성에 의한 반도체 집적 회로 장치에서는 능동 소자(트랜지스터 등)를 구비한 동작 영역이 있으며, 그리고 이 동작 영역에는 전기적으로 도통한 배선으로 이루어지는 제1 배선층이 갖추어져 있다. 그리고, 이 제1 배선층과 전기적으로 접속하기 위한 제2 배선층이 층간 절연막을 통하여 형성되게 되어 있다. 그리고, 이러한 반도체 집적 회로 장치는, 예를 들면 리드 프레임을 구비한 테이프 캐리어 등에 반도체 칩으로서 실장됨으로써(즉, 본딩됨으로써), 반도체 패키지가 된다.
상기한 바와 같은 실장에 있어서, 반도체 집적 회로 장치를, 예를 들면 테이프 캐리어에 눌러서 부착하면, 외력(하중)이 층간 절연막에 걸리게 된다. 그러면, 이 외력에 의해, 예를 들면 경도가 낮은 재료로 구성된 층간 절연막은 변형된다.
그러나, 본 발명의 반도체 집적 회로 장치에서는 돌기 전극에 외부 접속 단자를 접속할 때의 하중이 특히 크게 걸리는 돌기 전극의 바로 아래의 영역에서, 배선 간의 피치의 설정을 고안함으로써, 층간 절연막의 변형을 방지하는 구성으로 하고 있다. 예를 들면, 제1 배선층의 배선 간의 피치(배선 간 스페이스)를, 예를 들면 종래의 배선 간의 피치보다도 밀하게 함으로써, 층간 절연막 중에 통하는 제1 배선층 주위의 그 제1 배선층의 체적(총량)을 증가시키어, 상기 제1 배선층 주위에서의 층간 절연막의 체적 비율을 종래의 층간 절연막의 체적 비율보다도 저하시킨다. 즉, 제1 배선층의 배선 간 스페이스를 밀하게 함으로써 층간 절연막 중에서의 제1 배선층 주위에서는 층간 절연막의 양(총량)이 감소한다.
그 때문에, 예를 들면 제1 배선의 배선을 밀하게 형성한 영역은 경도가 낮은 재료의 체적 비율을 줄일 수 있기 때문에, 본 발명의 반도체 집적 회로 장치에서의 층간 절연막은 종래의 층간 절연막의 변형 양보다도 작아진다. 그 결과, 예를 들면 층간 절연막 상에 형성된 보호막 등에, 그 층간 절연막의 변형에 기인하는 응력 등이 걸리지 않게 되어, 그 보호막에 균열 등이 생기지 않게 된다. 따라서, 상기한 보호막의 균열 등에 기인한 제2 배선층의 단선 등의 문제점을 방지할 수 있어, 본 발명의 반도체 집적 회로 장치는 신뢰성이 높은 반도체 집적 회로 장치가 된다.
또한, 본 발명의 반도체 집적 회로 장치는 상기한 과제를 해결하기 위해서, 동작 영역과 전기적으로 접속된 배선을 형성하는 제1 배선층과, 제1 배선층을 피복한 층간 절연막 상에 형성된 제2 배선층과, 제2 배선층 상에 형성되고, 또한 적어도 일부가 동작 영역과 중첩되도록 형성된 외부와의 전기적 접속을 위한 돌기 전극을 구비한 반도체 집적 회로 장치로서, 적어도 상기 돌기 전극의 바로 아래의 영역에, 상기 층간 절연막의 강도를 보강하는 의사 배선을 형성하고 있는 것을 특징으로 한다.
상기한 구성에 따르면, 하중이 특히 걸리는 바로 아래의 영역, 즉 돌기 전극에 외부 접속 단자를 접속할 때의 하중이 특히 크게 걸리는 돌기 전극의 바로 아래의 영역에, 동작 영역과는 전기적으로 접속하지 않은 의사 배선을 층간 절연막의 강도를 보강하는 구조물로서 형성하게 되고 있다. 그 결과, 종래에 비하여 층간 절연막의 변형 양도 작아져, 예를 들면 층간 절연막 상에 형성된 보호막 등에 이 층간 절연막의 변형에 기인하는 스트레스(응력 등)가 걸리지 않게 된다. 그 때문에, 변형된 층간 절연막에 의한 상기 보호막의 균열 등이 일어나지 않게 되어, 제2 배선층의 단선 등의 문제점을 방지할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은 이하에 도시하는 기재에 의해서 충분히 알 수 있다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
본 발명의 실시의 일 형태에 대하여 도 1a, 1b, 및 도 2에 기초하여 설명하면 이하와 같다. 또한, 본 발명은 이에 한정되는 것은 아니다.
본 실시예에서의 반도체 집적 회로 장치(21)에서는 도 2에 도시한 바와 같이, 확산층(14(14a, 14b))을 포함하는 실리콘 기판(11)(반도체 기판)에 실리콘 산화막(12)(반도체 기판)이 형성되어 있으며, 이 실리콘 산화막(12) 상에는, 게이트 전극이 되는 도전층으로서 예를 들면 폴리실리콘막(13)(반도체 기판)이 형성된다.
실리콘 산화막(12), 폴리실리콘막(13) 상에는, 예를 들면 저압 CVD법에 의해서 형성되는 CVD-실리콘 산화막(15)과, BPSG(붕소 인 실리케이트 유리)막(16)이 이 순서로 적층되어 있다. 그리고, 이들 CVD-실리콘 산화막(15)·BPSG막(16)에는 컨택트홀이 형성되고, 거기에, 예를 들면 티탄 텅스텐 등으로 이루어지는 배리어 메탈(17(17a, 17b)), 알루미늄 실리콘이나 알루미늄 구리 실리콘 등의 알루미늄 합금막이나 알루미늄으로 이루어지는 메탈 배선으로서의 제1 배선층(1(1a, 1b))이 형성되어 능동 소자(30)가 구성되어 있다.
또한, BPSG막(16), 제1 배선층(메탈 배선)(1) 상에는 층간 절연막(2)이 형성되어 있다. 층간 절연막(2)은, 예를 들면 SOG(Spin On Glass) 등으로 이루어져 있고, 제1 배선층(1)에 발생하는 단차를 보상하는 단차 보상막으로서의 기능을 갖고 있다.
그리고, 층간 절연막(2) 상에는, 예를 들면 돌기 전극(7)의 금속 배선층을 형성하기 위한, 티탄 텅스텐 등으로 이루어지는 배리어 메탈(배리어 메탈층)(19)이 절연막(18)을 통하여 형성되어 있으며, 또한 배리어 메탈(19) 상에는 알루미늄이나 알루미늄 합금 등으로 이루어지는 배선으로 구성된 제2 배선층(패드 메탈)(3)이 형성되어 있다. 또, 절연막(18)이 형성되어 있는 쪽이 바람직하지만, 없어도 무방하다.
또한, 제2 배선층(3) 상의 소정 부위에는 PSG(인 실리케이트 유리)나 질화 실리콘막 등으로 이루어지는 보호막(4(4a, 4b))이 형성되어 있다. 본 실시예에서는, 도 2에 도시한 바와 같이, 보호막(패시베이션막)(4a, 4b)의 창 형성부(SR 창 형성부)(6)가 제2 배선층(3)의 모서리부로부터 예를 들면 2.5∼10㎛ 정도 내측으로 들어가 형성되어 있다.
그리고, 제2 배선층(3), 보호막(4a, 4b) 상에는 티탄이나 티탄 텅스텐 등의 고융점 금속으로 이루어지는 배리어 메탈(5)이 형성되고, 이 배리어 메탈(5) 상에 리드 프레임(도시되지 않음)과 전기적으로 접속되는 돌기 전극(7)이 형성되어 있다.
또, 상기한 반도체 집적 회로 장치(21)의 제조 방법에 대하여 설명하면, 우선 실리콘 기판(11)에 실리콘 산화막(12)을 형성한 후, 상기 실리콘 산화막(12) 상에 폴리실리콘막(13)을 형성하고 게이트 전극을 제작한다. 그리고, 다음에 실리콘 기판(11)에 확산층(14(14a, 14b))을 형성한 후, 저압 CVD법에 의해 CVD-실리콘 산화막(15)을 형성한다. 계속해서, CVD-실리콘 산화막(15) 상에 상압(常壓)으로 BPSG막(16)을 형성한 후, 상기 CVD-실리콘 산화막(15) 및 BPSG막(16)을 포토 에칭하고, 컨택트홀을 형성한다.
그 후, 스퍼터법에 의해 배리어 메탈(17(17a, 17b)), 제1 배선층(1)을 형성한 후, 드라이 에칭에 의해 상기 배리어 메탈(17a, 17b) 및 제1 배선층(1)을 필요한 배선 형상으로 가공한다.
다음에, BPSG막(16) 및 제1 배선층(1)에 층간 절연막(2)을 형성한다. 즉, BPSG막(16), 제1 배선층(1) 상에, 예를 들면 화학 기상 성장법(CVD: Chemical Vapor Deposition)에 의해 실리콘 산화막을 형성하고, 그 위에 스핀 코팅(도포법)에 의해 SOG막을 전면에 형성한 후, 에치백이라 하는 기술에 의해 SOG막 전면을 에칭하여 실리콘 산화막의 오목부에만 SOG막을 남겨 표면을 평탄화시킨다. 또한, 그 위에 재차, 화학 기상 성장법에 의해 실리콘 산화막을 형성시킴으로써, 층간 절연막(2)을 형성한다. 그 후, 층간 절연막(2) 상에 배리어 메탈(19)과 밀착성이 높은, 예를 들면 질화 실리콘막으로 이루어지는 절연막(18)을 플라즈마 CVD법에 의해 형성한다.
다음에, 층간 절연막(2), 절연막(18)에 관통 홀 H를 형성한 후, 배리어 메탈(19), 및 제2 배선층(3)을 배선으로서 형성한다.
그 후, 예를 들면 ILB법에 의한 접합 방식을 이용하는 경우에는 배리어 메탈(5)을 스퍼터법으로 제2 배선층(3) 및 보호막(4a, 4b) 상에 형성하고, 그 후 배리어 메탈(5) 상에 전기 도금법에 의해 돌기 전극(7)을 형성한다.
여기서, 반도체 집적 회로 장치(21)를 간략화하여 도시한 도 1a, 1b, 및 도 2의 A-A선 화살 표시 단면도)를 이용하여 본 실시예의 반도체 집적 회로 장치를 설명한다.
반도체 집적 회로 장치(21)에서는, 도 1a, 도 1b에 도시한 바와 같이, 제1 배선층(1) 상에 층간 절연막(2)을 통하여 제2 배선층(3)이 형성되어 있으며, 이 제2 배선층(3)의 상부에는 보호막(4)이 형성되어 있다. 그리고, 보호막(4)에는 창 형성부(6)가 형성되고, 또한 돌기 전극(7)과 보호막(4) 사이에는 배리어 메탈(5)이 형성되어 있다. 그리고, 돌기 전극(7), 배리어 메탈(5), 제2 배선층(3)은 전기적으로 접속되어 있다.
본 실시예의 반도체 집적 회로 장치(21)에서는 층간 절연막(2)에서의 제1 배선층(1)의 배선의 피치(배선 간 스페이스 P1)가 밀하게 되어 있다. 즉, 층간 절연막(2)에서의 제1 배선층(1)의 총량을 증가시킴으로써, 제1 배선층(1) 주위에서의 층간 절연막(2)(예를 들면, 경도의 변형의 원인이 되는 층간 절연막)의 총량을 저감(삭감)시킨다.
그리고, 상기한 배선 간 스페이스 P1은 1.5㎛ 이하인 것이 바람직하다. 이 수치는, 실제로 COF 방식에 의해 반도체 집적 회로 장치(21)를 실장하고, 제2 배선층(3) 상의 보호막(4)에 발생하는 균열 C의 유무를 확인하는 평가 방법에 의해 산출한 수치이다. 평가 결과에 따르면, 배선 간 스페이스 P1이 3.6㎛에서는 90% 이상의 확률로 균열 C가 발생하고, 2.1㎛에서도 20% 정도의 확률로 발생하였다. 그러나, 배선 간 스페이스 P1이 1.5㎛에서는 발생율 0%이기 때문에 이 수치를 채용하였다.
이상과 같이, 본 실시예의 반도체 집적 회로 장치(21)에서는 돌기 전극(7)의 하측(바로 아래 영역)에 위치하는 제1 배선층(1)의 배선 간 스페이스 P1은 밀하게 배치되어 있으며, 바람직하게는 1.5㎛ 이하로 배치되어 있다.
이와 같이, 배선 간 스페이스 P1에서 반도체 집적 회로 장치(21)를 형성하면, COF 방식에 의해, 금속 배선 패턴(리드 프레임; 도 3a, 및 3b 참조)과 돌기 전극(7)을 접속할 때의 스트레스(하중 등)로 변형되게 되는 층간 절연막(2)의 총량을 삭감할 수 있다. 즉, 도 1a에 도시한 바와 같이, 밀하게 배치된 제1 배선층(1)을, 예를 들면 층간 절연막(2)의 저면 상에 넓어지는 일면의 경도가 높은 금속 배선층이라고 간주하면, 종래의 층간 절연막(102)(도 4a 참조)의 두께에 비하여, 본 실시예의 층간 절연막(2)의 두께는 의사적으로 얇아지게 된다. 이와 같이 두께가 얇아지는 것은, 즉 층간 절연막(2)의 총량이 저감하게 된다. 그러면, 일반적으로 층간 절연막(2)의 총량의 저감에 비례하여, 종래에 비하여 층간 절연막(2)의 변형 양도 작아진다. 그 결과, 층간 절연막(2)의 변형에 의해 생기는 보호막(4)의 균열 C(도 4a 참조)를 방지할 수 있다.
따라서, 예를 들면 제2 배선층(3)에 대하여 보호막(4)의 균열 C가 넓어지는 것에 기인하여 스며드는 수분 등이나 수분이 스며든 개소에 전류가 흐르는 것에 의한 부식을 방지할 수 있어, 결과적으로 단선 등의 발생을 억제할 수 있다(단선 불량을 경감할 수 있다) .
본 발명의 반도체 집적 회로 장치는, 요컨대 층간 절연막(2) 내에 통하는 제1 배선층(1)의 배선·더미 배선(9)을 밀하게 형성함으로써, 종래에 비하여 층간 절연막(2)의 총량을 삭감할 수 있으면 된다.
또한, 본 실시예의 반도체 집적 회로 장치(21)에서는, 예를 들면 제2 배선층(3)의 하측(바로 아래 영역)에 위치하는 제1 배선층(1)이 형성되어 있지 않은 경우, 전기적으로 미접속인 제1 배선층(1)의 더미 배선(의사 배선)(9)을 형성하여도 된다. 또, 상기한 제1 배선층(1)이 전혀 제2 배선층(3)의 아래쪽에 형성되어 있지 않은 구성이어도 된다.
즉, 더미 배선(9)을 형성함으로써, 제1 배선층(1)의 배선 간 스페이스 P2(제1 배선층(1)의 배선과 더미 배선(9)과의 간격)를 밀하게 되도록 하고 있다. 또, 더미 배선(9)과 제1 배선층(1)의 배선과의 배선 간 스페이스 P2는 상기한 P1과 마찬가지로, 1.5㎛ 이하인 것이 바람직하다.
더미 배선(9)을 형성시키는 것이란, 하중이 특히 걸리는 바로 아래의 영역, 즉 돌기 전극(7)에 외부 접속 단자를 접속할 때의 하중이 특히 크게 걸리는 해당 돌기 전극(7)의 바로 아래의 층간 절연막(2)의 영역에, 더미 배선(9)을 층간 절연막(2)의 강도를 보강하는 구조물로서 형성하게 된다. 그 결과, 종래에 비하여 층간 절연막의 변형 양도 작아지고, 층간 절연막(2) 상에 형성된 보호막(4)에 들어가는 균열을 방지할 수 있어, 보호막(4)의 균열 C의 발생율을 경감시켜, 단선 등의 문제점을 경감할 수 있다.
또, 상기한 제1 배선층(1)끼리의 배선 간 스페이스 P1과, 제1 배선층(1)과 더미 배선(9)과의 배선 간 스페이스 P2와의 양쪽을 밀하게 배치하고, 바람직하게는 1.5㎛ 이하의 간격으로 하는 것이 바람직하다. 본 실시예의 반도체 집적 회로 장치에서는, 요컨대, 층간 절연막(2)의 강도를 보조하는 부재를 형성함으로써, 종래에 비하여, 층간 절연막(2)의 변형을 저감할 수 있으면 된다.
그리고, 제1 배선층(1)끼리의 배선 간 스페이스 P1, 더미 배선(9)과 제1 배선층(1)과의 배선 간 스페이스 P2, 또는 더미 배선(9)끼리의 배선 간 스페이스(도시하지 않음)가 1.5㎛ 이하인 것이 바람직하고, 더 바람직하게는 상기 3 종류의 배선 간 스페이스 전부가 1.5㎛ 이하인 것이 바람직하다.
또한, 층간 절연막(2)의 막 두께가 1350㎚ 정도로, 제1 배선층(1)의 배선의 막 두께가 900㎚ 정도일 때에 배선 간 스페이스가 1.5㎛ 이하인 것이 바람직하다.
또한 특히, 돌기 전극(7) 바로 아래의 영역, 즉 층간 절연막(2) 중의 하층에 제1 배선층(1)이 형성되어 있는 영역에서의 층간 절연막(2)의 막 두께가 450㎚ 정도이고, 그 층간 절연막(2)의 바로 아래에서의 제1 배선층(1)의 배선의 막 두께가 900㎚ 정도인 것이 바람직하다. 즉, 돌기 전극(7)의 바로 아래에서의 층간 절연막(2)의 체적과 제1 배선층(1)의 체적이 상기한 막 두께의 비와 동일하게 되어 있다.
또한, 더미 배선(9)의 재질은 경도가 높으면, 특별히 한정되지 않는다.
또, 본 실시예의 반도체 집적 회로 장치(21)에서는 제2 배선층(3) 상에 배리어 메탈(5)을 통하여, 외부 접속 단자와 접속하는 돌기 전극(7)이 형성되어 있지만, 이 돌기 전극(7)의 면적은 제2 배선층(3)의 면적보다도 커지고 있다.
또한, 반도체 집적 회로 장치(21)에서는, 예를 들면 SOG와 같은 부드러운 소재로 구성되어 있는 층간 절연막(2)이었다고 해도, 본 실시예의 반도체 집적 회로 장치에서는 층간 절연막(2)의 변형을 억제할 수 있다.
또한, 반도체 집적 회로 장치는 이하와 같이 표현할 수도 있다.
반도체 집적 회로 장치는 반도체 소자(회로 소자)가 형성된 영역인 동작 영역과 반도체 기판과, 상기 반도체 기판 상에 형성되고, 상기 동작 영역과 전기적으로 접속된 제1 배선층과, 제1 배선층과 절연막인 층간막을 통하여 형성된 제2 배선층과 적어도 일부가 동작 영역과 중첩되도록 형성된, 외부와의 전기적 접속을 위한 돌기 전극을 구비하는 반도체 집적 회로 장치로서, 상기 돌기 전극의 바로 아래에 제1 배선층을 밀하게 형성하고 있는 것을 특징으로 한다.
또한, 반도체 집적 회로 장치는 상기 제2 배선층(제2 배선층의 전극 패드; 패드 메탈) 바로 아래의 제1 배선층의 배선 간 스페이스는 1.5㎛ 이하인 것을 특징으로 한다.
또한, 반도체 집적 회로 장치는 상기 제2 배선 바로 아래에 제1 배선층이 형성되어 있지 않은 구조인 경우에는 더미 배선층을 형성하는 것을 특징으로 한다.
또한, 반도체 집적 회로 장치는 상기 더미 배선 간의 스페이스는 1.5㎛ 이하인 것을 특징으로 한다.
또한, 상기 돌기 전극의 면적이 제2 배선층(전극 패드)의 면적보다 큰 것을 특징으로 한다.
이상과 같이, 본 발명의 반도체 집적 회로 장치는 동작 영역과 전기적으로 접속된 배선이 복수 병렬된 제1 배선층과, 제1 배선층을 피복한 층간 절연막 상에 형성된 제2 배선층과, 제2 배선층 상에 형성되고, 또한 적어도 일부가 동작 영역과 중첩되도록 형성된, 외부와의 전기적 접속을 위한 돌기 전극을 구비한 반도체 집적 회로 장치로서, 상기 돌기 전극의 바로 아래의 영역에서의 상기 배선 간의 피치를, 돌기 전극에 외부 접속 단자를 접속할 때의 하중에 의한 상기 층간 절연막의 변형을 방지할 수 있는 피치로 설정한 구성이다.
이것에 의하면, 예를 들어 제1 배선의 배선을 밀하게 형성한 영역은, 경도가 낮은 재료의 체적 비율을 줄일 수 있기 때문에, 본 발명의 반도체 집적 회로 장치에서의 층간 절연막은 종래의 층간 절연막의 변형 양보다도 작아진다. 그 결과, 예를 들면 층간 절연막 상에 형성된 보호막 등에, 이 층간 절연막의 변형에 기인하는 응력 등이 걸리지 않게 되기 때문에, 그 보호막에 균열 등이 생기지 않게 된다. 따라서, 상기한 보호막의 균열 등에 기인한 제2 배선층의 단선 등의 문제점을 방지할 수 있어, 본 발명의 반도체 집적 회로 장치는 신뢰성이 높은 반도체 집적 회로 장치가 된다는 효과를 발휘한다.
또한, 본 발명의 반도체 집적 회로 장치에서는 상기한 구성 외에 상기한 배선 간의 피치가 1.5㎛ 이하인 것이 바람직하다.
이에 의하면, 밀하게 배치된 제1 배선층이 되고, 종래의 층간 절연막 내에서의 메탈 배선의 총량을 증가시키게 되기 때문에, 이 층간 절연막의 총량이 저감한다.
또한, 본 발명의 반도체 집적 회로 장치는 동작 영역과 전기적으로 접속된 배선을 형성하는 제1 배선층과, 제1 배선층을 피복한 층간 절연막 상에 형성된 제2 배선층과, 제2 배선층 상에 형성되고, 또한 적어도 일부가 동작 영역과 중첩되도록 형성된, 외부와의 전기적 접속을 위한 돌기 전극을 구비한 반도체 집적 회로 장치로서, 적어도 상기 돌기 전극의 바로 아래의 영역에 상기 층간 절연막의 강도를 보강하는 의사 배선을 형성하고 있는 구성이다.
이것에 의하면, 돌기 전극에 외부 접속 단자를 접속할 때의 하중이 특히 크게 걸리는 돌기 전극의 바로 아래의 영역에, 동작 영역과는 전기적으로 접속하지 않은 의사 배선을 층간 절연막의 강도를 보강하는 구조물로서 형성하게 되어 있다. 그 결과, 종래에 비하여 층간 절연막의 변형 양도 작아지고, 예를 들면 층간 절연막 상에 형성된 보호막 등에, 이 층간 절연막의 변형에 기인하는 스트레스(응력 등)가 걸리지 않게 된다. 그 때문에, 변형된 층간 절연막에 의한 상기 보호막의 균열 등이 일어나지 않게 되어, 제2 배선층의 단선 등의 문제점을 방지할 수 있다는 효과를 발휘한다.
또한, 본 발명의 반도체 집적 회로 장치에서는 상기한 구성 외에, 상기 의사 배선과 상기 배선과의 배선 간의 피치, 상기 배선끼리의 배선 간의 피치, 또는 상기 의사 배선끼리의 배선 간의 피치가 1.5㎛ 이하인 것이 바람직하다.
이것에 의하면, 밀하게 배치된 제1 배선층의 배선 및 의사 배선이 층간 절연막 내에 통하게 되기 때문에, 종래에 비하여 층간 절연막의 총량이 저감한다는 효과를 발휘한다.
발명의 상세한 설명의 항에 있어서 구성된 구체적인 실시예는, 어디까지나 본 발명의 기술 내용을 분명히 하는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항과의 범위 내에서 여러가지 변경하여 실시 할 수 있는 것이다.
도 1a는 본 발명의 실시의 일 형태에 따른 반도체 집적 회로 장치의 주요부를 도시하는 개략 단면도(후술하는 도 2의 A-A선 화살 표시 단면도), 도 1b는 도 1a의 개략 평면도.
도 2는 도 1a의 반도체 집적 회로 장치의 상세한 단면도.
도 3a는 ILB 방식에 의해 돌기 전극과 금속 배선 패턴을 접속하기 전의 반도체 집적 회로 장치의 개략 단면도, 도 3b는 ILB 방식에 의해 돌기 전극과 금속 배선 패턴을 접속한 후의 반도체 집적 회로 장치의 개략 단면도.
도 4a는 종래의 반도체 집적 회로 장치의 주요부를 도시하는 개략 단면도, 도 4b는 도 4a의 개략 평면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 제1 배선층 102 : 층간 절연막
103 : 제2 배선층 104 : 보호막
105 : 배리어 메탈 106 : 창 형성부
107 : 돌기 전극 121 : 반도체 집적 회로 장치
122 : 절연성 필름 기판 123 : 금속 배선 패턴(리드 프레임)
124 : 본딩 툴

Claims (6)

  1. 동작 영역과 전기적으로 접속된 배선이 복수 병렬된 제1 배선층과, 상기 제1 배선층을 피복한 층간 절연막 상에 형성된 제2 배선층과, 상기 제2 배선층 상에 형성되고, 또한 적어도 일부가 동작 영역과 중첩되도록 형성된, 외부와의 전기적 접속을 위한 돌기 전극을 구비한 반도체 집적 회로 장치로서,
    상기 돌기 전극의 바로 아래의 영역에서의 상기 배선 간의 피치를, 상기 돌기 전극에 외부 접속 단자를 접속할 때의 하중에 의한 상기 층간 절연막의 변형을 방지할 수 있는 피치로 설정한 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 배선 간의 피치가 1.5㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 동작 영역과 전기적으로 접속된 배선을 형성하는 제1 배선층과, 상기 제1 배선층을 피복한 층간 절연막 상에 형성된 제2 배선층과, 상기 제2 배선층 상에 형성되고, 또한 적어도 일부가 동작 영역과 중첩되도록 형성된, 외부와의 전기적 접속을 위한 돌기 전극을 구비한 반도체 집적 회로 장치로서,
    적어도, 상기 돌기 전극의 바로 아래의 영역에, 상기 층간 절연막의 강도를 보강하는 의사 배선을 형성한 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서,
    상기 의사 배선의 재질의 경도가 높은 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제3항에 있어서,
    상기 의사 배선과 상기 배선과의 배선 간의 피치, 상기 배선끼리의 배선 간의 피치, 또는 상기 의사 배선끼리의 배선 간의 피치가 1.5㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 의사 배선과 상기 배선과의 배선 간의 피치, 상기 배선끼리의 배선 간의 피치, 및 상기 의사 배선끼리의 배선 간의 피치의 모든 피치가 1.5㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
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