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JP2006339406A - 半導体装置 - Google Patents

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敏則 森原
Mitsuya Kinoshita
充矢 木下
Kazunobu Miki
一伸 三木
Noboru Mori
昇 森
Teruaki Kanzaki
照明 神崎
Kenjin Kobayashi
剣人 小林
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Abstract

【課題】半導体装置のパッドに加わる応力に対する耐性を向上させる。
【解決手段】パッド２の下方には、複数のライン状の配線９０が配設される。配線９０の各々は、２μｍ以下の周期で並べて配設されている。配線９０の下方には、さらに複数のライン状の電源線８０，８２，グラウンド線８１が配設され、それらの境界にはフローティング線８３，８４が配設される。配線９０のラインの方向と、電源線８０，８２，グラウンド線８１およびフローティング線８３，８４のラインの方向は同じ向き又は直交する向きである。
【選択図】図２１

Description

本発明は、ボンディングパッドを有する半導体装置の構造に関し、特に、プロービングやワイヤボンディングの際にボンディングパッドにかかる応力（ストレス）に対する強度を向上させるための技術に関するものである。
半導体チップの電気的試験におけるプロービングや、半導体装置の組立時におけるワイヤボンディングの際には、半導体チップ上面に形成されたボンディングパッド（以下、単に「パッド」と称す）に機械的な応力が加わる。パッドに加わる応力は、当該パッド下の層間絶縁膜にクラックを発生させる要因となる。層間絶縁膜に生じたクラックが配線に達すると、当該配線のメタルマイグレーション耐性が劣化や、配線間ショートを引き起こす要因となる。また応力が能動素子としての半導体素子に到達すると、当該能動素子の電気的特性が変動してしまう。そのため従来は、配線や能動素子の上方にパッドを配設することは敬遠される傾向にあった。
しかし近年では、半導体装置の高集積化を図るために、パッドの下方の領域も有効利用することが望まれており、パッドの下方にも配線や能動素子を配設する試みが成されている（例えば特許文献１〜５）。特に特許文献１〜４においては、パッドの下方に、保護回路や入出力回路といった能動回路と、内部回路を取り囲むリング状の電源配線とを配設した半導体装置構造が提案されている。
また特許文献３，４では、パッドとその下方の信号線および能動回路との間に、信号線から分離されたダミー配線（バッファ部）をさらに設けた構造が開示されている。そのような構造によれば、パッドに加わる応力はダミー配線によって吸収され、当該パッドの下方の層間絶縁膜、信号線および能動回路へのダメージが抑制される。ダミー配線の具体例としては、例えば特許文献３（図１）において網目構造のダミー配線の例が示されている。
さらに特許文献５には、パッドと信号線とを接続するビアを、当該パッドの下部領域を除く領域に設けることによって、パッドからの応力がその下方の層間絶縁膜へ伝達されることを抑制する技術が開示されている。
特開２００３−２８９１０４号公報 特開２００２−１６０６９号公報 特開２０００−４９１９０号公報 特開平１１−３０７７２４号公報 特開平５−６７６４５号公報
上記のように、半導体装置の高集積化の目的でパッドの下方の領域も有効利用することが望まれているが、パッドに加わる応力はその下方の層間絶縁膜のクラックや能動素子の特性変動をもたらす要因になる。特許文献３，４のように、パッドと下方の能動素子との間にバッファとなる配線を設けることにより、パッドから能動素子に伝わる応力は軽減される。しかし、パッド下に配設されるバッファその他の配線のレイアウトによっては、層間絶縁膜の特定の部分に応力が集中し、その部分にクラックが発生しやすくなる。
また半導体装置に設けられる電源配線は、その低抵抗化のために比較的幅広に形成され、他の微細な配線に比べ応力を吸収することができる。よって特許文献１，２がそうであったように、パッドの下にレイアウトしやすいという利点も有している。しかしパッドの下に電源配線をレイアウトした場合、電源配線上方の最上配線層はパッドとして使用されるので、電源配線としては利用できない。つまり、電源配線に使用できる配線層が制限されてしまうので電源配線の高抵抗化を招いてしまう。特に最上配線層は、パッドに使用されるため厚く形成される傾向にあり、その影響は大きい。例えば、入出力回路に設けられる保護回路は、パッドに加わった静電放電（ＥＳＤ：Electrostatic Discharge）に起因するサージ電流を電源配線に逃すように動作するので、電源配線が高抵抗化するとＥＳＤ保護機能が低下し、半導体装置の信頼性低下を招いてしまう。
本発明は以上のような課題を解決するためになされたものであり、能動素子および配線の上方にパッドを配設した半導体装置において、パッドに加わる応力に対する耐性を向上させ、また、パッドを電源配線の上方に配設した場合における電源配線の高抵抗化を抑制すること目的とする。
本発明の第１の局面に係る半導体装置は、半導体基板に形成された能動素子と、前記能動素子の上方に配設されたパッドと、前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線とを備え、前記第１配線の各々が、２μｍ以下の周期で並べて配設されているものである。
本発明の第２の局面に係る半導体装置は、半導体基板に形成された能動素子と、前記能動素子の上方に配設されたパッドと、前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線と、前記第１配線よりも下の配線層を用いて形成され、前記パッドの下方に配設された複数のライン状の第２配線とを備え、前記第１配線のラインの向きと前記第２配線のラインの向きとが同じ又は直交するものである。
本発明の第３の局面に係る半導体装置は、半導体基板に形成された能動素子と、前記能動素子の上方に配設されたパッドと、前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線とを備え、前記第１配線は、前記能動素子に所定の電源電圧を供給するための電源電位線およびグラウンド電位線、並びに当該電源電位線と当該グラウンド電位線との間に配設されたフローティング配線を含むものである。
本発明の第４の局面に係る半導体装置は、半導体基板に形成された能動素子と、前記能動素子の上方に配設されたパッドと、前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線と、前記第１配線よりも下の配線層を用いて形成され、前記パッドの下方に配設された第２配線とを備え、前記第１配線は、前記能動素子に所定の電源電圧を供給するための電源電位線およびグラウンド電位線の少なくとも片方を含み、前記第２配線は、前記第１配線の各々の幅以上の幅を有し、前記第１配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続しているものである。
本発明の第５の局面に係る半導体装置は、半導体基板に形成された能動素子と、前記能動素子の上方に配設されたパッドと、前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線と、前記パッドと同じ配線層を用いて形成された第２配線を備え、前記第１配線は、前記能動素子に所定の電源電圧を供給するための電源電位線およびグラウンド電位線の少なくとも片方を含み、前記第２配線は、前記第１配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続しているものである。
第１の局面に係る半導体装置によれば、パッドの下方に配設された複数のライン状の第１配線の各々が、２μｍ以下の周期で並べて配設されているので、パッドからの応力は第１配線により適度に吸収されると共に、第１配線の隙間を通して下層へと逃がされる。その結果、パッドの下の層間絶縁膜における応力集中が緩和され、クラックの発生は防止される。
第２の局面に係る半導体装置によれば、パッドの下方の第１配線のラインの向きと第２配線のラインの向きとが同じ又は直交するので、パッドからの応力は第１配線および第２配線により適度に吸収されると共に、第１配線と第２配線との間の層間絶縁膜における応力集中が緩和され、クラックの発生は防止される。
第３の局面に係る半導体装置によれば、パッドの下方に配設された複数のライン状の第１配線を備えるので、パッドの下の層間絶縁膜における応力集中が緩和でき、クラックの発生は防止される。また第２配線が、電源電位線およびグラウンド電位線を含み、両者の間にフローティング配線が設けられるので、半導体装置の高集積化に寄与できると共に、電源−グラウンド間のショートを防止できる。
第４の局面に係る半導体装置によれば、パッドの下方に配設された複数のライン状の第１配線を備えるので、パッドの下の層間絶縁膜における応力集中が緩和でき、クラックの発生は防止される。また第１配線が電源電位線および／またはグラウンド電位線を含み、第１配線の幅以上の幅を有する第２の配線がそれに接続するので、半導体装置の高集積化を図りつつ、電源配線の上にパッドが設けられることに起因する電源配線の高抵抗化を抑制できる。
第５の局面に係る半導体装置によれば、パッドの下方に配設された複数のライン状の第１配線を備えるので、パッドの下の層間絶縁膜における応力集中が緩和でき、クラックの発生は防止される。また第１配線が電源電位線および／またはグラウンド電位線を含み、パッドと同じ配線層の第２配線がそれに接続するので、電源配線の上にパッドが設けられることに起因する電源配線の高抵抗化を抑制できる。
図１は、本発明の実施の形態に係る半導体装置における入出力部の回路図である。当該半導体装置は、内部回路１とパッド２との間に、出力バッファ１１、保護回路１２および入力バッファ１３から成る入出力回路１０を備えている。内部回路１は、出力バッファ１１に信号を出力すると共に入力バッファ１３からの信号が入力される論理回路や、電源電圧を当該論理回路用のレベルに変換するレベルシフタなどを含むものである。
出力バッファ１１は、内部回路１からの信号をパッド２に出力するものであり、ＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２で構成されるインバータ回路が複数個並列接続したものである。入力バッファ１３は、パッド２に入力された信号を内部回路１へ入力するものであり、ＰＭＯＳトランジスタ１３１およびＮＭＯＳトランジスタ１３２で構成されるインバータ回路である。
保護回路１２は、パッド２に加わる静電放電（ＥＳＤ）から半導体装置を保護するためのものである。保護回路１２は、パッド２と出力バッファ１１および入力バッファ１３との間に介在する突入抵抗１２３、パッド２と電源との間に接続した複数個のクランプダイオード１２１、およびパッド２とグラウンドとの間に接続した複数個のクランプダイオード１２２により構成されている。
ＥＳＤによって電源よりも高い電圧やグラウンドよりも低い電圧のノイズがパッド２に加わった場合、突入抵抗１２３がそのノイズ波形を鈍らせ、またクランプダイオード１２１，１２２がそのノイズにより生じるサージ電流を電源あるいはグラウンドなどに逃がす。それにより出力バッファ１１や入力バッファ１３がサージによって破壊される事が防止される。
図１においては説明の簡単のためパッド２を一個のみ示しているが、半導体装置は通常、パッド２を複数個備えており、出力バッファ１１、保護回路１２および入力バッファ１３のそれぞれは、一個のパッド２ごとに一個ずつ設けられる。
図２および図３は、本実施の形態に係る半導体装置におけるパッド２のレイアウトを示す図である。図２の如く、当該半導体装置のチップ１００の外周部には、内部回路１を囲むフレーム状の電源配線３（本明細書では、電源電位線およびグラウンド電位線を「電源配線」と総称している）が配設され、パッド２は電源配線３の上方に並べてレイアウトされる。つまり電源配線３は、複数のパッド２の下方領域を跨ぐように連続して配設されている。
また図３はパッド２が配設される部分の拡大図であり、図１に示した入出力回路１０とパッド２との位置関係を示している（図３においては電源配線３の図示は省略している）。この図に示すように本実施の形態においては、パッド２は入出力回路１０の上方に配設される。
このように、パッド２の下方に電源配線３並びに入出力回路１０が配設されることによって、当該半導体装置の高集積化が図られている。しかしその場合、パッド２下方の配線のレイアウトによっては、層間絶縁膜の特定の部分に応力が集中し、その部分にクラックが発生しやすくなる。本発明者等は、パッド２の下方の配線レイアウトの検討を重ね、パッド２に加わる応力に対する耐性に優れた配線レイアウトを見出した。以下、本発明に係る配線レイアウトを具体例を用いて詳細に説明する。
図４〜図２２は、本実施の形態に係る半導体装置の入出力部の構成を示す図である。そのうち図４〜図１６は当該入出力部の配線およびビアのレイアウト図であり、図１７〜図２２は当該入出力部の断面図である。
まず、図４〜図１６のレイアウト図と図１７〜図２２の断面図との対応を説明する。図１７は、図４〜図１６のレイアウト図に示すＡ−Ａ線に沿った断面に対応し、同様に図１８はＢ−Ｂ線、図１９はＣ−Ｃ線、図２０はＤ−Ｄ線、図２１はＥ−Ｅ線、図２２はＦ−Ｆ線に沿った断面にそれぞれ対応している。
反対に図４は、図１７〜図２２に示す半導体基板２００に形成される活性領域、並びに、半導体基板２００上に形成されるポリシリコン電極層のレイアウトを示している。また図５は最下層の層間絶縁膜２０１内に形成される第１ビア層のレイアウトを示し、図６は層間絶縁膜２０１の上の層間絶縁膜２０２内に形成される第１メタル配線層のレイアウトを示している。図７および図８はそれぞれ層間絶縁膜２０２の上の層間絶縁膜２０３内に形成される第２ビア層および第２メタル配線層のレイアウトを示している。図９および図１０はそれぞれ層間絶縁膜２０３上の層間絶縁膜２０４内に形成される第３ビア層および第３メタル配線層のレイアウトを示している。図１１および図１２は層間絶縁膜２０４上の層間絶縁膜２０５内に形成される第４ビア層および第４メタル配線層のレイアウトを示している。図１３および図１４は層間絶縁膜２０５上の層間絶縁膜２０６内に形成される第５ビア層および第５メタル配線層のレイアウトしている。また図１５は層間絶縁膜２０６上の層間絶縁膜２０７内に形成される第４ビア層のレイアウト、図１６は層間絶縁膜２０７上の第６メタル配線層およびそれを覆うパッシベーション膜２０８の開口部９９のレイアウトをそれぞれ示している。なお、各レイアウト図における左端の部分は、内部回路１の形成領域であるが、簡単のためその部分の具体的なレイアウトの図示は省略している。
本実施の形態においては、層間絶縁膜２０１内の第１ビア層および層間絶縁膜２０７内の第６ビア層はタングステンにより形成され、最上配線層である第６メタル配線層はアルミで形成される。また層間絶縁膜２０２〜２０６内の第１〜第５メタル配線層および第２〜第５ビア層は銅で形成される。銅の配線層およびビア層のうち、第１メタル配線層は層間絶縁膜２０２内にシングルダマシン法で形成されており、それ以外の第２〜第５メタル配線層および第２〜第５ビア層は、層間絶縁膜２０３〜２０６内にデュアルダマシン法で形成されている。また層間絶縁膜２０１〜２０６としては、例えばシリコン酸化膜が一般的である。但し、本発明における各配線層、各ビア層、各層間絶縁膜の材料並びに形成手法は一般的なものでよく、本発明の適用はここに例示した組み合わせに限定されるものではない。
以下、図４〜図２２を用いて、本実施の形態に係る半導体装置の構造を説明する。説明の便宜を図るため、各図に示す配線およびビアのそれぞれには、その機能に基づいて区別したハッチングを施している。具体的には、電源ノードおよびグラウンド（基準電位）ノード、内部回路１の論理回路の出力ノード、出力バッファ１１の出力ノード、入力バッファ１３の出力ノードおよびフローティングのノードの６つに区別している。また図４〜図２２を通して、同一の要素には同一符号を付してある。
図１に示した出力バッファ１１のＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２、保護回路１２のクランプダイオード１２１，１２２、入力バッファ１３のＰＭＯＳトランジスタ１３１およびＮＭＯＳトランジスタ１３２といった活性素子は、それぞれ半導体基板２００に形成される。それらは半導体基板２００の上部に形成された分離絶縁膜２０によって図４の如く規定された活性領域のそれぞれに形成される。
図４および図１７に示すように、出力バッファ１１のＰＭＯＳトランジスタ１１１はＮウェル１７内の活性領域に形成される。ＰＭＯＳトランジスタ１１１の各々は、ポリシリコン配線層を用いて形成されたゲート電極３６およびＰ型のソース領域２５並びにドレイン領域２６を備えている。また図１８のように、ＮＭＯＳトランジスタ１１２はＰウェル１８内の活性領域に形成されており、当該ＮＭＯＳトランジスタ１１２の各々は、ゲート電極３７およびＮ型のソース領域２７並びにドレイン領域２８を備えている。
ＰＭＯＳトランジスタ１１１のゲート電極３６は、第１ビア層（図５）のビア３６ｃを介して第１メタル配線層（図６）の配線４０に接続する。またＮＭＯＳトランジスタ１１２のゲート電極３７は、第１ビア層のビア３７ｃを介して第１メタル配線層の配線４４に接続する。つまり配線４０，４４は、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２とで構成される出力バッファ１１の信号入力線であり、内部回路１内の論理回路に接続される。
ＰＭＯＳトランジスタ１１１のソース領域２５は、第１ビア層のビア２５ｃ、第１メタル配線層の配線４５、第２ビア層（図７）のビア４５ｃ、第２メタル配線層（図８）の配線５７および第３ビア層（図９）のビア５７ｃを介して、第３メタル配線層（図１０）の配線７２に接続する。この配線７２と第４メタル配線層（図１２）の配線８０とは、第４ビア層（図１１）のビア７２ｃを介して互いに接続しており、両者は図２に示したフレーム状の電源配線３に含まれる電源電位線である（説明の便宜のため、以下、配線７２，８０をそれぞれ「電源線」と称す）。詳細は後述するが、第４メタル配線層の配線８０は図１２の如く、複数のライン状に分割されている。
ＮＭＯＳトランジスタ１１２のソース領域２７は、第１ビア層のビア２７ｃ、第１メタル配線層の配線４７、第２ビア層のビア４７ｃ、第２メタル配線層の配線５９および第３ビア層のビア５９ｃを介して、第３メタル配線層の配線７３に接続する。この配線７３と第４メタル配線層の配線８１とは第４ビア層のビア７３ｃを介して互いに接続しており、両者は図２に示したフレーム状の電源配線３に含まれるグラウンド電位線である（以下、配線７３，８１を「グラウンド線」と称す）。第４メタル配線層の配線８０もまた図１２の如く、複数のライン状に分割されている。
再び図４を参照し、入力バッファ１３のＰＭＯＳトランジスタ１３１はＮウェル１７内の活性領域に形成され、またＮＭＯＳトランジスタ１３２はＰウェル１６内の活性領域に形成されている。ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２とは、ゲート電極３５を共有している。ＰＭＯＳトランジスタ１３１は、Ｐ型のソース領域２１並びにドレイン領域２２を備え、またＮＭＯＳトランジスタ１３２は、Ｎ型のソース領域２３およびドレイン領域２４をそれぞれ備えている。
ＰＭＯＳトランジスタ１３１のソース領域２１は、第１ビア層のビア２１ｃ、第１メタル配線層の配線４１、第２ビア層のビア４１ｃ、第２メタル配線層の配線５５および第３ビア層のビア５５ｃを介して第３メタル配線層の配線７０に接続する。この配線７０は、上記の電源線７２およびグラウンド線７３よりも内側に、それらと同じくフレーム状に形成されている。また配線７０は、第３ビア層のビア６５ｃおよび第２メタル配線層の配線６５を介して電源線７２に接続している。即ち配線７０は、電源線７２と同様にフレーム状の電源電位線として機能し、図２に示したフレーム状の電源配線３の一部を成している。但し、図２１および図２２から分かるように、配線７０は、パッド２の下方の領域からずれた位置に配設される。配線７０の上方には、それと同じくフレーム状の第４メタル配線層の配線７８、第５メタル配線層の配線８８、第６メタル配線層の配線９４が配設され、これらの配線７０，７８，８８，９４は、第４〜第６ビア層のビア７０ｃ，７８ｃ，８８ｃにより全て接続されている（以下、配線７０，７８，８８，９４も「電源線」と称する）。
ＮＭＯＳトランジスタ１３２のソース領域２３は、第１ビア層のビア２３ｃ、第１メタル配線層の配線４２、第２ビア層のビア４２ｃ、第２メタル配線層の配線５６および第３ビア層のビア５６ｃを介して第３メタル配線層の配線７１に接続する。この配線７１は、電源線７２およびグラウンド線７３よりも内側に、それらと同じくフレーム状に配設されている。また配線７１は、第３ビア層のビア６６ｃおよび第２メタル配線層の配線６６を介してグラウンド線７３に接続している。即ち配線７１は、グラウンド線７３と同様にフレーム状のグラウンド電位線として機能しており、図２に示したフレーム状の電源配線３の一部を成している。但し、図２１並びに図２２から分かるように、配線７１もまたパッド２の下方の領域からずれた位置に配設される。そして配線７１の上方には、同じくフレーム状の第４メタル配線層のグラウンド線７９、第５メタル配線層の配線８９、第６メタル配線層の配線９５が配設され、これらの配線７１，７９，８９，９５は、第４〜第６ビア層のビア７１ｃ，７９ｃ，８９ｃにより全て接続されている（以下、配線７１，７９，８９，９５も「グラウンド線」と称する）。
なお、図１０〜図１６に示されている第３〜第６メタル配線層の配線７６，８６，９２，９５（それらは第４〜第６ビア層のビア７６ｃ，８６ｃ，９２ｃを介して接続している）は、内部回路１用の電源電位線である。また、第３〜第６メタル配線層の配線７７，８７，９３，９６（それらは第４〜第６ビア層のビア７７ｃ，８７ｃ，９３ｃを介して接続している）は、内部回路１用のグラウンド電位線である。これら内部回路１用の電源配線は、内部回路１の外周部にフレーム状に配設されており、図２に示したフレーム状の電源配線３の一部を成している。
ここで、ＰＭＯＳトランジスタ１１１のドレイン領域２６、ＮＭＯＳトランジスタ１１２のドレイン領域２８および入力バッファ１３のゲート電極３５は、それぞれ第１ビア層のビア２６ｃ、ビア２８ｃおよびビア３５ｃを介して全て第１メタル配線層の配線４６に接続する。それにより図１の回路図のように、出力バッファ１１の出力が入力バッファ１３の入力に接続される。また配線４６は、第２ビア層のビア４６ｃを介して第２メタル配線層の配線５８と互いに接続している。
また図１の回路図に示したように、出力バッファ１１および入力バッファ１３は、保護回路１２を介してパッド２に接続する。本実施の形態においては、保護回路１２の突入抵抗１２３は、半導体基板２００上のポリシリコン配線層（図４）を用いて形成したポリシリコン抵抗３８（以下「突入抵抗３８」と称す）である。またクランプダイオード１２２は、Ｐウェル１８内に形成され、図１９のようにＰウェル１８の上部に形成されたアノード領域２９およびカソード領域３０を備えている。またクランプダイオード１２１は、Ｎウェル１９内に形成され、図２０のようにＮウェル１９の上部に形成されたアノード領域３２およびカソード領域３１を備えている。
出力バッファ１１の出力線および入力バッファ１３の入力線である第１メタル配線層の配線４６は、図２２のように、第１ビア層のビア３８ｃおよび突入抵抗３８を介して、第１メタル配線層の配線４９に接続する。
図１９のように、配線４９は、第１ビア層のビア３０ｃを介してクランプダイオード１２２のカソード領域３０に接続する。当該クランプダイオード１２２のアノード領域２９は、第１ビア層のビア２９ｃ、第１メタル配線層の配線４８、第２ビア層のビア４８ｃ、第２メタル配線層の配線６０および第３ビア層のビア６０ｃを介して、第３メタル配線層のグラウンド線７３に接続する。
また図２０のように、配線４９は、第１ビア層のビア３２ｃを介してクランプダイオード１２１のアノード領域３２にも接続する。当該クランプダイオード１２１のカソード領域３１は、第１ビア層のビア３１ｃ、第１メタル配線層の配線５０、第２ビア層のビア５０ｃ、第２メタル配線層の配線６２および第３ビア層のビア６２ｃを介して、第３メタル配線層の配線７４に接続する。配線７４は、グラウンド線７３の外側に形成されたフレーム状の配線であり、第３ビア層のビア６５ｃおよび配線６５を介して電源線７２に接続している。この配線７４は、その上方に同じくフレーム状に形成された第４メタル配線層の配線８２に第４ビア層のビア７４ｃを介して接続している（以下、配線７４，８２は「電源線」と称する）。電源線７２および電源線８２は、図２に示したフレーム状の電源配線３の一部を成している。また図１２の如く、電源線８２も上記の電源線８０およびグラウンド線８１と同様に、複数のライン状に分割されている。
配線４９はさらに、第２ビア層のビア４９ｃ、第２メタル配線層の配線６１、第３ビア層のビア６１ｃ、第３メタル配線層の配線７５、第４ビア層のビア７５ｃ、第４メタル配線層の配線８５、第５ビア層のビア８５ｃ、第５メタル配線層の配線９１および第６ビア層のビア９１ｃを介して、パッド２である第６メタル配線層の配線９６に接続する。第６メタル配線層の上にはパッシベーション膜２０８が形成されるが、配線９６の上部には開口部９９が設けられており、当該開口部９９に露出した部分がパッド２して機能するのである。
以上の構成により、図１の回路に対応した入出力部が得られる。なお図１２、図１４、図１７〜図２２には、第４メタル配線層の配線８３，８４並びに第５メタル配線層の配線９０が示されてるが、これらは電源、グラウンドおよび信号線から分離されたフローティング配線であり、内部回路１および入出力回路１０の一部として機能するものではないため、上では説明しなかった。しかし配線８３，８４，９０は、本実施の形態の半導体装置の構造の特徴の一部を成しており、それらは以降の説明にて言及される。
ここからは、本実施の形態の半導体装置の構造的な特徴について説明する。まず、本実施の形態の半導体装置は、第５メタル配線層におけるパッド２の下方の領域に、複数のライン状の配線９０が配設される。但し本実施の形態では、図１４のように複数の配線９０をそれらの両端で接続させ、一体的な構造としている。
一般に、銅やアルミ等で形成される配線は、シリコン酸化膜等で形成される層間絶縁膜よりも弾性率が低く応力を吸収することが可能である。しかしパッドからの応力により配線が応力により変形して層間絶縁膜との界面に歪みが生じると、応力がその部分に集中しクラックが生じやすくなる。
本実施の形態のように、パッド２の下方に配設される配線９０が、複数のライン状の配線が並ぶ“ライン＆スペース構造”であれば、パッド２からの応力は適度に配線９０で吸収されると共に、配線９０の隙間を通して下層へと逃がされる。その結果、パッド２の下の層間絶縁膜２０７において、配線９０との界面で生じる歪みが抑制され、当該層間絶縁膜２０７でのクラックの発生は防止される。なお、本実施の形態においては、配線９０の電位はフローティングである場合を記載したが、これに限るものではなく、例えば、パッド２と電気的に接続されるなど、他の回路と電気的に接続されていても良い。
本発明者は実験の結果、パッド下に設けられる配線９０が並ぶ周期（各配線９０のライン幅とスペース幅との和）が２μｍ以下である場合に、特にクラック発生防止の高い効果が得られることを見出した。その中でも、個々のライン状の配線の幅をその間隔よりも小さくした場合（即ち、各配線９０のライン幅が上記周期の１／２以下）に、その効果がより向上されることも分かった。
なお、本実施の形態においては、複数の配線９０を、図１４の如くそれらの両端で互いに接続させて一体的に形成しているが、それぞれを分離させて形成してもよい。また、配線９０に限って言えば、そのラインの向き（長手方向）は、図１４に示したものでなくてもよく、例えばそれに対して９０°異なる方向（図２３参照）にしてもよい。但し、ライン状の配線９０の下方にさらにライン状の配線（例えば本実施の形態における第４メタル配線層の配線８０〜８４）を配設する場合にあっては、両者のラインの方向を同じすることが望ましい（詳細は後述する）。
また本実施の形態では、配線９０はフローティングとしているが、例えば第５メタル配線層において配線９０を配線９１と一体的に形成するなどして、パッド２と同じ電位が印加されるようにしてもよい。また、パッド２の下の層間絶縁膜２０７（第６ビア層）に、当該パッド２と配線９０とを接続するビアを設けることも考えられるが、第６ビア層をＣＭＰ（Chemical Mechanical Polishing）法を用いて形成する場合には望ましくない。以下にその理由を用いて説明する。
図２４〜図２７は、ＣＭＰ法を用いたビアの形成手法を示した工程図である。この例では、層間絶縁膜３０１および銅配線３０２上の層間絶縁膜３０３にタングステンのビアを形成し、その上にアルミの配線を形成する。つまりこの例は、本実施の形態の半導体装置の形成における、第６ビア層および第６メタル配線層の形成工程に相当する。
このビアの形成手法では、まず層間絶縁膜３０３にビアホール３０４を形成し（図２４）、続いて層間絶縁膜３０３上にタングステン膜３０５を堆積してビアホール３０４を埋める。このとき図２５のように、ビアホール３０４が形成された領域では、タングステン膜３０５の一部がビアホール３０４内に充填される。
その後、層間絶縁膜３０３の上面上の余剰なタングステン膜３０５をＣＭＰ法により除去することでビア３０６を形成し（図２６）、続いて層間絶縁膜３０３上にアルミを堆積してパターニングすることにより、アルミ配線３０７を形成する（図２７）。ＣＭＰ法によって、層間絶縁膜３０３の上面上の余剰なタングステン膜３０５を除去する際に、タングステン膜３０５の研磨速度と、層間絶縁膜３０３の研磨速度の差に起因して、図２６および図２７に示すようにＣＭＰ後の層間絶縁膜３０３の仕上がり膜厚が均一にならないエロージョンが発生する。即ち、ビア３０６を形成した領域の層間絶縁膜３０３の厚さは、形成しない領域のそれよりも薄くなってしまう。ＣＭＰに伴って発生するエロージョンとは、配線（図２７の例ではビア３０４に相当）の密集領域の研磨が、無配線領域、あるいは配線密度の低い領域に比べて過剰に研磨が進行し、配線密集領域の表面が他の領域より窪んでしまう現象である。図２５のようにタングステン３０５の埋め込み部が多く存在する配線密集領域と、タングステン３０５の埋め込み部があまり存在しない領域とが隔てられている場合、層間絶縁膜３０３よりタングステン膜３０５の研磨が早く進行すると、配線密集領域では層間絶縁膜３０３に加わる研磨パッドの圧力が相対的に高くなる。その結果、層間絶縁膜３０３露出後のＣＭＰの過程では、配線密集領域と配線密度の低い領域とではＣＭＰによる研磨速度が異なるようになり、図２６のように配線密集領域の層間絶縁膜３０３が過剰に研磨され、エロージョンが発生する。
本実施の形態の半導体装置において、パッド２の下に配線密集領域を配置する場合には、パッド２下の層間絶縁膜２０７において、ビアを形成した領域ではその厚さが薄くなることになる。層間絶縁膜２０７が薄くなると応力による歪みが生じやすくなるので、特に応力が発生するパッド２の下方においては、できるだけ厚いことが望ましい。このような理由から、層間絶縁膜２０７（第６ビア層）におけるパッド２の下は、配線を配置しない、もしくは配線密度を低くするのが望ましい。すなわち、パッド２の下の領域には、第６ビア層のビアを設けないことが最も望ましい。
また本実施の形態においては、複数のライン状の配線９０の下方の第４メタル配線層に、さらに複数のライン状の配線８０〜８４が配設される。これらの配線８０〜８４によるライン＆スペース構造においても、パッド２からの応力は適度に吸収されると共に、その隙間を通して下層へと逃がされる。従って、配線９０と配線８０〜８４との間の層間絶縁膜２０６におけるクラック発生を防止する効果が得られる。
ここで、フローティングの配線８３，８４（以下「フローティング線」）は、次の２つの目的をもって配設されている。まず第１の目的は、第４メタル配線層におけるライン＆スペース構造の周期を均一にすることである。このライン＆スペース構造の周期が不均一であると、応力が一様に分散せずに特定の部分に集中し、クラックが発生しやすくなるからである。第２の目的は、電源線８０、グラウンド線８１、電源線８２間のショートを防止することである。図１２のようにフローティング線８３は、電源線８０−グラウンド線８１間に設けられ、フローティング線８４はグラウンド線８１−電源線８２間に設けられる。従って、例えば電源線８０−グラウンド線８１間では、フローティング線８３と電源線８０とがショートし、且つ、フローティング線８３とグラウンド線８１とがショートしない限り、電源−グラウンド間のショートは生じない。特に、電源電位線およびグラウンド電位線の両方を含むライン＆スペース構造の周期が短い場合に有効である。
即ち言い換えれば、フローティング線８３，８４は、内部回路１および入出力回路１０を含む集積回路の一部としてではなく、パッド２の下方に配設される配線のライン＆スペース構造の均一性を保つことに重点が置かれたものであり、且つ、それが電源あるいはグラウンドと短絡しても半導体装置の破壊に至る貫通電流が流れないように、電源、グラウンド、信号線、パッドのそれぞれから分離されたものである。
理想的には、フローティング線８３，８４は、半導体装置が有する電源線、グラウンド線、信号線およびパッドの全てから完全に絶縁されていることが望ましいが、少なくとも、フローティング線８３，８４が、電源線８０あるいはグラウンド線８１の何れか一方と短絡した場合に、大電流が流れる事による半導体装置の破壊、さらには焼損といった不具合を防止できるように、フローティング線８３，８４は、電流源となる固定電位配線とは、大きな抵抗を介して接続する構成とする事が望ましい。例えば、フローティング線８３，８４と、他の固定電位配線との間は、１ｋΩ以上の抵抗値が確保されていれば、半導体装置の破壊を防止できると考えられる。即ち、本発明のフローティング線８３，８４における「フローティング」の概念としては、電源線、グラウンド線、信号線およびパッドなど、電流源となる固定電位配線から１ｋΩ以上の抵抗値で分離されているものを含んでいる。なお当然のことであるが、半導体装置が他にもフローティングのダミー配線やダミーパッドを有している場合、フローティング線８３，８４がそれらと電気的に接続することは構わない。
また本発明者らの実験の結果、第４メタル配線層におけるパッド２の下方のライン状の配線（電源線８０，８２、グラウンド線８１、フローティング線８３，８４）においても、配線９０の場合と同様に、各々の幅を互いの間隔よりも小さくした場合に（例えば、配線幅＝０．２μｍ、配線間隔＝０．５μｍ）、クラック防止の効果が高くなることが分かった。但し、必要以上に電源線８０，８２、グラウンド線８１の幅を狭くすると、電源配線の高抵抗化を招いてしまうので望ましくない。当該実験においては、ライン状の配線の各々の幅をそれらの間隔と同程度にした場合に（例えば、配線幅＝０．２μｍ、配線間隔＝０．２μｍ）、電源配線の高抵抗化を防止しつつ、充分にクラックが防止される良好な結果が得られた。
また当該実験においては、本実施の形態のようにライン状の配線９０の下方に、さらにライン状の配線（電源線８０，８２、グラウンド線８１、フローティング線８３，８４）を配設する場合には、両者のラインの方向を同じにしたときに特に良好なクラック防止の効果が得られた。両者のラインの向きが異なる場合にその効果が低下するのは、両者が平面視で互いに交差すると、その交差点に応力が集中してしまうことが原因であると考えられる。従って本実施の形態のように、ライン状の配線９０の下方にさらにライン状の電源線８０，８２、グラウンド線８１、フローティング線８３，８４を配設する場合には、配線９０のラインの向きは、図１４の例のように電源線８０，８２、グラウンド線８１、フローティング線８３，８４のラインの向きと同じにすることが望ましい。
さらに、本実施の形態では第４メタル配線層の電源線８０，８２、グラウンド線８１の幅をライン状にして細くする分、第３メタル配線層の電源線７２，７４およびグラウンド線７３はそれよりも幅を広くして、電源配線の高抵抗化を防止することが望ましい。第３メタル配線層の電源線７２，７４およびグラウンド線７３も、電源線８０，８２、グラウンド線８１と同じように細いライン状にすれば応力に対する耐性はさらに向上する。しかし、パッド２からの応力は第５メタル配線層および第４メタル配線層により充分に緩和され、第３メタル配線層にまで到達する応力は比較的小さいため、第３メタル配線層の配線幅を大きくしても、半導体装置の信頼性の低下は比較的小さい。第３メタル配線層に関しては、第４メタル配線層、あるいは第５メタル配線層に比較して、配線幅を広くし、電源配線を低抵抗化する事により、入出力バッファの電源電位の安定化や、ＥＳＤサージからの保護性能の強化を図る事ができる。
また上で説明したように、本実施の形態においては、パッド２の下方以外の領域にも、フレーム状の電源線７０，７８，８８，９４およびグラウンド線７１，７９，８９，９５が設けられており、それぞれパッド２の下方の電源線７２，７４およびグラウンド線７３と電気的に接続している。特に、パッド２と同じ第６メタル配線層の電源線９４、グラウンド線９５は、他のメタル配線層に比べその膜厚が厚い（例えば、第１〜第５メタル配線層が０．２μｍ程度の場合、第６メタル配線層は約２μｍ）。従って、本実施の形態のように、第６メタル配線層を電源配線に使用できることによって、電源配線の高抵抗化の防止に大きく寄与できる。その結果、入出力回路１０の保護回路１２がサージ電流を効果的に電源配線に逃すことができるようになり、半導体装置の信頼性が向上される。
本発明の実施の形態に係る半導体装置の入出力部の回路図である。 実施の形態に係る半導体装置におけるパッドのレイアウトを示す図である。 実施の形態に係る半導体装置におけるパッドのレイアウトを示す図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部のレイアウト図である。 実施の形態に係る半導体装置の入出力部の断面図である。 実施の形態に係る半導体装置の入出力部の断面図である。 実施の形態に係る半導体装置の入出力部の断面図である。 実施の形態に係る半導体装置の入出力部の断面図である。 実施の形態に係る半導体装置の入出力部の断面図である。 実施の形態に係る半導体装置の入出力部の断面図である。 実施の形態の変形例を示す図である。 本発明の効果を説明するための図である。 本発明の効果を説明するための図である。 本発明の効果を説明するための図である。 本発明の効果を説明するための図である。
符号の説明
２ パッド、３ 電源配線、１０ 入出力回路、１１ 出力バッファ、１２ 保護回路、１３ 入力バッファ、７２，７４ 電源線、７３ グラウンド線、８０，８１，８２，９０ ライン状の配線、８３，８４ フローティング線。

Claims (23)

  1. 半導体基板に形成された能動素子と、
    前記能動素子の上方に配設されたパッドと、
    前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線とを備え、
    前記第１配線の各々は、２μｍ以下の周期で並べて配設されている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記第１配線の各々の幅は、前記周期の１／２以下である
    ことを特徴とする半導体装置。
  3. 請求項１または請求項２記載の半導体装置であって、
    前記第１配線よりも下の配線層を用いて形成され、前記パッドの下方に配設された複数のライン状の第２配線をさらに備え、
    前記第１配線のラインの向きと前記第２配線のラインの向きとが同じ又は直交する
    ことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置であって、
    前記第２配線は、前記能動素子に所定の電源電圧を供給するための電源電位線およびグラウンド電位線の少なくとも片方を含む
    ことを特徴とする半導体装置。
  5. 請求項４記載の半導体装置であって、
    前記第２配線は、
    前記電源電位線および前記グラウンド電位線の両方と、
    前記電源電位線および前記グラウンド電位線の間に配設されたフローティング配線とを含む
    ことを特徴とする半導体装置。
  6. 請求項４または請求項５記載の半導体装置であって、
    前記第２配線よりも下の配線層を用いて形成され、前記パッドの下方に配設された第３配線をさらに備え、
    前記第３配線は、
    前記第２配線の各々の幅以上の幅を有し、前記第２配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  7. 請求項４から請求項６のいずれか記載の半導体装置であって、
    前記パッドと同じ配線層を用いて形成された第４配線をさらに備え、
    前記第４配線は、
    前記第２配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  8. 請求項６または請求項７記載の半導体装置であって、
    前記能動素子が、前記パッドと前記電源電位線との間および前記パッドと前記グラウンド電位線との間に接続した保護素子を含む
    ことを特徴とする半導体装置。
  9. 半導体基板に形成された能動素子と、
    前記能動素子の上方に配設されたパッドと、
    前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線と、
    前記第１配線よりも下の配線層を用いて形成され、前記パッドの下方に配設された複数のライン状の第２配線とを備え、
    前記第１配線のラインの向きと前記第２配線のラインの向きとが同じ又は直交する
    ことを特徴とする半導体装置。
  10. 請求項９記載の半導体装置であって、
    前記第２配線は、前記能動素子に所定の電源電圧を供給するための電源電位線およびグラウンド電位線の少なくとも片方を含む
    ことを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記第２配線は、
    前記電源電位線および前記グラウンド電位線の両方と、
    前記電源電位線および前記グラウンド電位線の間に配設されたフローティング配線とを含む
    ことを特徴とする半導体装置。
  12. 請求項１０または請求項１１記載の半導体装置であって、
    前記第２配線よりも下の配線層を用いて形成され、前記パッドの下方に配設された第３配線をさらに備え、
    前記第３配線は、
    前記第２配線の各々の幅以上の幅を有し、前記第２配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  13. 請求項１０から請求項１２のいずれか記載の半導体装置であって、
    前記パッドと同じ配線層を用いて形成された第４配線をさらに備え、
    前記第４配線は、
    前記第２配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  14. 請求項１２または請求項１３記載の半導体装置であって、
    前記能動素子が、前記パッドと前記電源電位線との間および前記パッドと前記グラウンド電位線との間に接続した保護素子を含む
    ことを特徴とする半導体装置。
  15. 半導体基板に形成された能動素子と、
    前記能動素子の上方に配設されたパッドと、
    前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線とを備え、
    前記第１配線は、
    前記能動素子に所定の電源電圧を供給するための電源電位線およびグラウンド電位線、並びに当該電源電位線と当該グラウンド電位線との間に配設されたフローティング配線を含む
    ことを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置であって、
    前記第１配線よりも下の配線層を用いて形成され、前記パッドの下方に配設された第２配線をさらに備え、
    前記第２配線は、
    前記第１配線の各々の幅以上の幅を有し、前記第１配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  17. 請求項１５または請求項１６記載の半導体装置であって、
    前記パッドと同じ配線層を用いて形成された第３配線をさらに備え、
    前記第３配線は、
    前記第１配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  18. 請求項１５から請求項１７のいずれか記載の半導体装置であって、
    前記能動素子が、前記パッドと前記電源電位線との間および前記パッドと前記グラウンド電位線との間に接続した保護素子を含む
    ことを特徴とする半導体装置。
  19. 半導体基板に形成された能動素子と、
    前記能動素子の上方に配設されたパッドと、
    前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線と、
    前記第１配線よりも下の配線層を用いて形成され、前記パッドの下方に配設された第２配線とを備え、
    前記第１配線は、
    前記能動素子に所定の電源電圧を供給するための電源電位線およびグラウンド電位線の少なくとも片方を含み、
    前記第２配線は、
    前記第１配線の各々の幅以上の幅を有し、前記第１配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置であって、
    前記パッドと同じ配線層を用いて形成された第３配線をさらに備え、
    前記第３配線は、
    前記第１配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  21. 請求項１９または請求項２０記載の半導体装置であって、
    前記能動素子が、前記パッドと前記電源電位線との間および前記パッドと前記グラウンド電位線との間に接続した保護素子を含む
    ことを特徴とする半導体装置。
  22. 半導体基板に形成された能動素子と、
    前記能動素子の上方に配設されたパッドと、
    前記パッドよりも下の配線層を用いて形成され、当該パッドの下方に配設された複数のライン状の第１配線と、
    前記パッドと同じ配線層を用いて形成された第２配線を備え、
    前記第１配線は、前記能動素子に所定の電源電圧を供給するための電源電位線およびグラウンド電位線の少なくとも片方を含み、
    前記第２配線は、前記第１配線に含まれる前記電源電位線または前記グラウンド電位線と電気的に接続している
    ことを特徴とする半導体装置。
  23. 請求項２２記載の半導体装置であって、
    前記能動素子が、前記パッドと前記電源電位線との間および前記パッドと前記グラウンド電位線との間に接続した保護素子を含む
    ことを特徴とする半導体装置。
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