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CN1252816C - 半导体器件 - Google Patents

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CN1252816C
CN1252816C CNB001010387A CN00101038A CN1252816C CN 1252816 C CN1252816 C CN 1252816C CN B001010387 A CNB001010387 A CN B001010387A CN 00101038 A CN00101038 A CN 00101038A CN 1252816 C CN1252816 C CN 1252816C
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CN
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film
tft
gate insulating
insulating film
circuit
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小山润
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Semiconductor Energy Laboratory Co Ltd
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Abstract

提供了一种具有高度可靠性的半导体器件，其中配置了针对电路功能而具有适当结构的TFT。驱动TFT的栅绝缘膜(115)和(116)设计得比半导体器件中的像素TFT的栅绝缘膜(117)薄，半导体器件在同一衬底上具有驱动电路和像素单元。另外，驱动TFT的栅绝缘膜(115)和(116)和存储电容介质(118)是同时制作的，这样，介质(118)可以非常薄，可以获得大电容量。

Description

半导体器件
本发明涉及具有包含薄膜晶体管(此后称之为TFT)的电路的半导体器件。例如，涉及可以具体化为液晶显示器件或EL显示器件和使用半导体电路以及本发明的电光器件或半导体电路的电子设备的电光器件结构。
由该说明书可知，半导体器件通常指代利用半导体性质完成一定功能的器件，电光器件、半导体电路和电子设备都是半导体器件。
薄膜晶体管(此后称之为TFT)能制作在透明衬底上，由此有源矩阵型液晶显示器件(此后称之为AM-LCD)的应用取得快速的进展。利用晶态半导体膜(通常为多晶硅)可以在TFT中获得高迁移率，由此可以实现将功能电路集成在同一衬底上的高分辨率图像显示器。
在AM-LCD中，显示图像的像素单元(称之为像素矩阵电路)、驱动像素单元中的每个像素的TFT的栅驱动电路、和向每个TFT发送图像信号的源驱动电路或数据驱动电路基本上都制作在同一衬底上。
在近些年，除了像素单元和驱动电路之外，还提出了单板系统(system-on-panel)，在该系统中，信号处理电路，例如信号分离电路、γ补偿电路等，都制作在同一衬底上。
然而，难以满足具有相同结构TFT的所有电路的技术要求，因为电路要求的性能是随着像素单元和驱动电路变化的。换句话说，现在，还没有建立一种能够同时满足所有驱动电路和像素单元的TFT结构，其中满足驱动电路强调的是高速工作，满足像素单元是强调高压阻抗特性。
本发明的申请人已经提交了一种结构，其中栅绝缘膜厚度对于形成驱动电路的TFT(此后称之为驱动TFT)和像素TFT是不同的(见日本专利申请Hei 10-056184和相应的美国专利申请08/862895)。具体地讲，驱动电路TFT的栅绝缘膜比像素TFT的栅绝缘膜薄。
本发明根据上述出版物描述的结构，进一步改进了像素单元。具体地讲，本发明提供了一种用于形成存储电容的结构，其中存储电容可以在小区域内获得大电容。
本发明的目的是提供一种电光器件，通常是AM-LCD，它具有高度可靠性、并由针对电光器件的每个电路功能而恰当配置的TFT制作。本发明的另一个目的是提高将这种类型的电光器件作为显示单元的半导体器件(电子设备)的可靠性。
根据说明书中公开的本发明结构的一个方面，提供了一种在同一衬底上具有驱动电路单元和像素单元的半导体器件，其特征在于：
驱动电路单元的驱动TFT和像素单元的像素TFT，具有膜厚度相互不同的栅绝缘膜；和
制作在像素单元中的存储电容的介质膜厚度与驱动TFT的栅绝缘膜厚度相同。
具体地讲，提供了一种在同一衬底上具有驱动电路单元和像素单元的半导体器件，其特征在于：
驱动电路单元的驱动TFT的栅绝缘膜的厚度比像素单元的像素TFT的栅绝缘膜的厚度薄；和
像素单元中制作的存储电容的介质膜厚度与驱动TFT的栅绝缘膜厚度相同。
另外，本发明方案的另一方面的特征包括：
第一步骤，在衬底上制作非晶半导体膜；
第二步骤，通过利用镍、钴、钯、锗、铂、铁和铜中选出的一种元素进行的固相生长、由非晶半导体膜制作晶态半导体膜；
第三步骤，对晶态半导体膜进行构图，制作有源层；
第四步骤，在有源层表面上制作绝缘膜；
第五步骤，在第四步骤之后利用热氧化工艺氧化有源层；
第六步骤，将元素周期表中的15族元素或元素周期表中的13族元素掺杂到已经通过第五步骤处理的有源层中；和
第七步骤，在第六步骤之后，在750至1150℃的温度下进行热处理。
另外，根据本发明方案的另一个方面，提供了一种制作在同一衬底上具有驱动TFT和像素TFT的半导体器件的方法，包括：
第一步骤，在衬底上制作非晶半导体膜；
第二步骤，通过利用镍、钴、钯、锗、铂、铁和铜中选出的一种元素进行的固相生长、由非晶半导体膜制作晶态半导体膜；
第三步骤，对晶态半导体膜进行构图，制作驱动TFT和像素TFT的有源层；
第四步骤，在驱动TFT和像素TFT的有源层上制作第一绝缘膜；
第五步骤，刻蚀第一绝缘膜，暴露出驱动TFT的整个有源层和像素TFT的部分有源层；
第六步骤，利用热氧化工艺在第五步骤中暴露出来的有源层表面上制作第二绝缘层；
第七步骤，在第一绝缘层和第二绝缘层上制作布线；
第八步骤，利用布线作为掩膜，将元素周期表中的15族元素或元素周期表中的13族元素掺杂到有源层中；和
第九步骤，在第八步骤之后，在750至1150℃的温度下进行热处理。
另外，本发明方案的另一个方面的特征包括：
第一步骤，在衬底上制作非晶半导体膜；
第二步骤，通过利用镍、钴、钯、锗、铂、铁和铜中选出的一种元素进行的固相生长、由非晶半导体膜制作晶态半导体膜；
第三步骤，将元素周期表中的15族元素掺杂到晶态半导体膜中；
第四步骤，在第三步骤之后，在500至650℃之间的温度下对晶态半导体膜进行热处理；
第五步骤，对经过第四步骤处理的晶态半导体膜进行构图，制作有源层；
第六步骤，在有源层表面上制作绝缘膜；
第七步骤，在第六步骤之后，利用热氧化工艺氧化有源层；
第八步骤，在经过第七步骤处理之后，将元素周期表中的15族元素或元素周期表中的13族元素掺杂到有源层中；和
第九步骤，在第八步骤之后，在750至1150℃的温度下进行热处理。
另外，根据本发明方案的另一个方面，提供了一种制作在同一衬底上具有驱动TFT和像素TFT的半导体器件的方法，包括：
第一步骤，在衬底上制作非晶半导体膜；
第二步骤，通过利用镍、钴、钯、锗、铂、铁和铜中选出的一种元素进行的固相生长、由非晶半导体膜制作晶态半导体膜；
第三步骤，将元素周期表中的15族元素掺杂到晶态半导体膜中；
第四步骤，在第三步骤之后，在500至650℃之间的温度下对晶态半导体膜进行热处理；
第五步骤，对经过第四步骤处理的晶态半导体膜进行构图，制作驱动TFT和像素TFT的有源层；
第六步骤，在驱动TFT和像素TFT的有源层表面上制作第一绝缘膜；
第七步骤，刻蚀第一绝缘膜，暴露出驱动TFT的整个有源层和像素TFT的部分有源层；
第八步骤，利用热氧化工艺在第七步骤中暴露出来的有源层表面上制作第二绝缘层；
第九步骤，在第一绝缘层和第二绝缘层上制作布线；
第十步骤，利用布线作为掩膜，将元素周期表中的15族元素或元素周期表中的13族元素掺杂到有源层中；和
第十一步骤，在第十步骤之后，在750至1150℃的温度下进行热处理。
另外，根据本发明方案的另一个方面，提供了一种制作在同一衬底上具有驱动电路单元和像素单元的半导体器件的方法，包括：
第一步骤，利用镍、钴、钯、锗、铂、铁和铜中选出的一种元素在衬底上制作半导体膜；
第二步骤，在半导体膜上制作栅绝缘膜；
第三步骤，去除部分栅绝缘膜，暴露出部分有源层；
第四步骤，执行热处理工艺，以便在第三步骤中暴露出来的部分有源层中制作氧化膜；
第五步骤，在栅绝缘膜和氧化膜上制作栅布线；
第六步骤，在栅布线侧面制作侧壁；
第七步骤，利用栅布线和侧壁作为掩膜，将元素周期表中的15族元素掺杂到有源层中；
第八步骤，去除侧壁；
第九步骤，利用栅布线作为掩膜，将元素周期表中的15族元素掺杂到有源层中；
第十步骤，在以后将成为NTFT的区域上制作光刻胶掩膜，然后掺杂元素周期表的13族元素；和
第十一步骤，在等同于第四步骤的温度或更高的温度下进行热处理，将催化元素移入在第七步骤中掺杂了15族元素的区域。
另外，根据本发明方案的另一个方面，提供了一种制作在同一衬底上具有驱动电路单元和像素单元的半导体器件的方法，包括：
第一步骤，利用镍、钴、钯、锗、铂、铁和铜中选出的一种元素在衬底上制作半导体膜；
第二步骤，有选择地将元素周期表中的15族元素掺杂到半导体膜中；
第三步骤，进行热处理，以便将催化元素移入掺杂了15族元素的区域；
第四步骤，在半导体膜上制作栅绝缘膜；
第五步骤，去除部分栅绝缘膜，暴露出部分有源层；
第六步骤，执行热氧化工艺，以便在第五步骤中暴露出来的部分有源层中制作氧化膜；
第七步骤，在栅绝缘膜和氧化膜上制作栅布线；
第八步骤，在栅布线侧面制作侧壁；
第九步骤，利用栅布线和侧壁作为掩膜，将元素周期表中的15族元素掺杂到有源层中；
第十步骤，去除侧壁；
第十一步骤，利用栅布线作为掩膜，将元素周期表中的15族元素掺杂到有源层中；
第十二步骤，在以后将成为NTFT的区域上制作光刻胶掩膜，然后掺杂元素周期表的13族元素。
图1是示出AM-LCD剖面结构的简图；
图2A-2D是示出AM-LCD制作工艺的简图；
图3A-3C是示出AM-LCD制作工艺的简图；
图4A-4D是示出AM-LCD的框图和电路结构的简图；
图5是示出驱动TFT(CMOS电路)的结构的简图；
图6A和6B是示出AM-LCD剖面结构的简图；
图7A-7C是示出AM-LCD制作工艺的简图；
图8是示出AM-LCD剖面结构的简图；
图9是示出AM-LCD的外视图的简图；
图10A-10C是示出AM-LCD制作工艺的简图；
图11A-11C是示出AM-LCD制作工艺的简图；
图12A-12C是示出AM-LCD制作工艺的简图；
图13A-13C是示出AM-LCD制作工艺的简图；
图14A-14C是示出AM-LCD制作工艺的简图；
图15是示出在掺杂杂质元素时浓度分布关系的简图；
图16A-16C是示出AM-LCD制作工艺的简图；
图17A和17B是示出AM-LCD制作工艺的简图；
图18A和18B是示出EL显示器件的顶面结构和剖面结构的简图；
图19A-19C是示出EL显示器件的像素单元结构的简图；
图20是示出液晶光学响应特性的简图；
图21A-21F是示出电子设备实例的简图；
图22A-22D是示出电子设备实例的简图；
图23A和23B是示出光学引挚组合的简图。
利用图1解释本发明的优选实施方案。图1是AM-LCD的剖面简图，其中驱动电路单元和像素单元作为一个单位制作在同一衬底上。
注意，CMOS电路作为构成驱动电路的基本电路，双栅结构TFT作为像素TFT。当然，这并不是限制于双栅结构，也可以使用三栅结构、单栅结构等。
图1中的参考号101表示具有热阻的衬底，可以使用石英衬底、硅衬底、陶瓷衬底或金属衬底(通常为不锈钢衬底)。无论使用什么衬底，都可以在需要时制作基膜(优选的是以硅为主要成份的绝缘膜)。
参考号102表示作为基膜的氧化硅膜，由基膜上的半导体膜可以制作驱动TFT的有源层、像素TFT的有源层和存储电容的下电极。注意，在整个说明书中，“电极”是指“布线”的一部分，并指示与另一布线进行电气连接的位置，或指示半导体膜之间的互连。因此，为了方便，“布线”和“电极”在使用上的差异是词“布线”通常包括“电极”。
图1中的驱动TFT的有源层由以下部分构成：源区103、漏区104、LDD(轻掺杂漏)区、和沟道形成区106、所有的n沟道TFT(此后称之为NTFT)、源区107、漏区108、和沟道形成区109、所有的p沟道TFT(此后称之为PTFT)。
另外，像素TFT(在此使用NTFT)的有源层由以下部分构成：源区110、漏区111、LDD区112a和112b、沟道形成区113a和113b。另外由漏区111开始延伸的半导体膜用作存储电容的下电极114。
然后制作栅绝缘膜，覆盖有源层和存储电容的下电极，但在本发明中，驱动TFT的栅绝缘膜115(NTFT侧)和116(PTFT侧)比像素TFT的栅绝缘膜117薄。通常，栅绝缘膜115和116的厚度在5和50nm之间(优选地在10和30nm之间)，而栅绝缘膜117的厚度在50和200nm之间(优选地在100和150nm之间)。
注意驱动TFT的栅绝缘膜不必具有单一的膜厚。换句话说，驱动TFT可以在驱动电路中具有厚度不同的绝缘膜。在这种情况下，位于衬底上的TFT至少具有三种不同的栅绝缘膜厚度。此外，驱动TFT栅绝缘膜和存储电容介质的厚度可以不同，这两个厚度也可以与像素TFT栅绝缘膜的厚度不同。例如，在一些情况下，驱动TFT的栅绝缘膜厚度为5至10nm(特别是在需要高速工作的电路中)，像素TFT的厚度为100至150nm，而存储电容介质的厚度在30和50nm之间。
本发明的进一步特点是存储电容介质118由和驱动TFT的栅绝缘膜115和116同时制作的绝缘膜制作。即，在结构中驱动TFT栅绝缘膜和存储电容介质由同一绝缘膜制作，具有相同的膜厚。
减小存储电容介质的厚度，可以在不增加制作电容的面积的条件下增加电容量。上述已公开的日本专利申请Hei 10-156184没有公开这种存储电容结构。另外，还可以获得的优点是没有增加TFT的制作步骤。
然后，驱动TFT的栅布线119和120、和像素TFT的栅布线121制作在栅绝缘膜115、116和117上。另外，存储电容的上电极122同时制作在存储电容介质118上。可以承受800至1500℃高温(优选地是在900至1100℃之间)的热阻导电膜用作制作栅布线119-121和存储电容的上电极122的材料。
通常，可以采用具有导电性的硅膜(例如掺磷硅膜，掺硼硅膜等)和金属膜(例如钨膜、钽膜、钼膜、钛膜等)。还可以采用上述金属膜中的一种的硅化膜和氮化膜(例如氮化钽膜、氮化钨膜、氮化钛膜等)。另外，这些膜还可以自由组合成迭层膜。
此外，当使用金属膜时，期望与硅膜形成迭层结构，以便防止金属膜的氧化。另外，其中的金属膜由氮化硅膜覆盖的结构对于防止氧化是有效的。制作图1中的氮化硅膜123，防止栅布线氧化。
然后，参考号124表示第一内层绝缘膜，由包含硅(单层或迭层)的绝缘膜制作。氧化硅膜、氮化硅膜、氧化的氮化硅膜(其中氮含量高于氧含量)、和氮化的氧化硅膜(其中氧含量高于氮含量)可以用作包含硅的绝缘膜。
然后，在第一内层绝缘膜124中制作接触孔，并制作源布线125和126、漏布线127、所有的驱动TFT、源布线128、漏布线129、两个像素TFT。钝化膜130和第二内层绝缘膜131制作在布线上，然后在其上制作黑掩膜(挡光膜)132。另外，第三内层绝缘膜133制作在黑掩膜132上，并在制作接触孔之后制作像素电极134。
期望使用介电常数小的树脂膜制作第二内层绝缘膜131和第三内层绝缘膜133。聚酰亚胺膜、聚丙烯膜、聚酰胺膜、BCB(苯并环丁烷)膜等可以用作树脂膜。
另外，如果制作透射型AM-LCD，那么就将透明导电膜、通常为ITO膜，用作像素电极134。如果制作反射型AM-LCD，就将具有高反射率的金属膜，通常为铝膜，用作像素电极134。
注意像素电极134通过图1中的漏电极129电连接到像素TFT的漏区111，但是也可以使用在像素电极134和漏区111之间具有直接连接的结构。
具有上述结构的AM-LCD的特征是驱动TFT栅绝缘膜比像素TFT栅绝缘膜薄，存储电容介质和驱动TFT栅绝缘膜同时由具有相同膜厚的绝缘膜制作。这样，可以提供最佳地与电路性能相符的TFT，可以实现在小区域中就能获得大电容量的存储电容。
本发明及上述结构将根据下述实施方案进行详细地解释。
实施方案1
实现图1所示结构的制作方法，其中的结构将在本发明优选实施方案的详细描述中解释，将在实施方案1中进行解释。图2A至2C用于解释。
首先，准备石英衬底201作为衬底，并在不释放到大气中的条件下，在其顶部连续地制作20nm的氧化硅膜202和非晶硅膜(未示出)。这样，将可以防止大气中的杂质，例如硼，被非晶硅膜的下表面吸收。
注意，非晶硅膜用在实施方案1中，但也可以使用其它半导体膜。可以采用微晶硅膜，以及非晶锗硅膜。
然后，晶化非晶硅膜。在实施方案1中，利用已公开日本专利申请Hei 9-312260描述的技术作为晶化方法。利用上述出版物描述的技术，非晶硅膜的晶化是利用从镍、钴、钯、锗、铂、铁和铜中选择的一种元素作为提高晶化速度的催化元素、通过固相生长实现的。
在实施方案1中，镍用作催化元素，包含镍的层制作在非晶硅膜上，晶化通过在550℃下热处理14小时来完成。然后，对制作的晶态硅(多晶硅)膜进行构图，制作驱动TFT的有源层(半导体膜)203和像素TFT的有源层(半导体膜)204。
注意，杂质元素(磷或硼)可以在制作驱动TFT和像素TFT有源层之前或之后掺杂到晶态硅膜中，以便控制TFT的阈值电压。该步骤可以针对NTFT、或者针对PTFT、或者针对两者执行。
然后，利用等离子体CVD或溅射制作栅绝缘膜(第一绝缘膜)205。栅绝缘膜205是用作像素TFT的栅绝缘膜的绝缘膜，其厚度在50至200nm之间。在实施方案1中使用100nm厚的氧化硅膜。
另外，可以使用在其中不仅可以制作氧化硅膜而且可以在氧化硅膜上制作氮化硅膜的迭层结构，还可以使用氧化的氮化硅膜，其中氮掺杂到氧化硅膜中。
在制作栅绝缘膜205之后，制作光刻胶掩膜(未示出)，并选择性地去除栅绝缘膜205。此时，栅绝缘膜205保留在像素TFT上，并从将成为驱动TFT和存储电容的区域上去除。由此获得图2A的状态。
在800至1150℃(优选的是900至1100℃)度的氧化气氛中进行15分钟至8小时(优选的是30分钟至2小时)热处理。在实施方案1中，在950℃度的氧气氛中进行30分钟的热氧化处理。
注意，干氧气氛和湿氧气氛均可以用作氧化气氛，但干氧气氛合适于降低半导体膜中的晶体缺陷。另外，还可以使用包含卤族元素的氧气氛。在包含卤族元素的气氛进行的热氧化处理十分有效，因为可以得到镍去除效应。
利用热氧化处理，在将成为驱动TFT和存储电容的区域内，氧化硅膜(也称为氧化膜)206和207制作在暴露出的半导体膜表面上，其厚度在5至50nm(优选的是在10至30nm之间)之间。最后，氧化硅膜206用作驱动TFT的栅绝缘膜(第二绝缘膜)，氧化硅膜207用作存储电容介质。
另外，氧化反应在由剩余在像素TFT中的氧化硅膜制作的栅绝缘膜205和下面的半导体膜204之间的界面上进行。因此，像素TFT栅绝缘膜205的最终厚度在50和200nm之间(优选的是在100至150nm之间)。
完成热氧化处理之后，制作驱动TFT的栅布线209(NTFT侧)和210(PTFT侧)、像素TFT的栅布线211、和存储电容的上布线(也称为上电极)212。注意，栅布线211是双栅结构，所以画出了两个上布线。然而，在实际中它们是相同的布线。
另外，在实施方案1中，从底层开始，由硅膜(给定导电率)/氮化钨膜/和钨膜(或由底层开始，硅膜/和硅化钨膜)组成的迭层膜用作栅布线209和211、以及存储电容上布线212。当然，可以使用在本发明优选实施方案的详细描述中解释的其它导电膜。此外，在实施方案1中，每个栅布线的厚度都是250nm。
注意，在实施方案1中，最下层硅膜是用低压CVD制作的。驱动电路栅绝缘膜的厚度在5至50nm之间，这样在使用溅射或等离子体CVD时，根据条件的不同，将担心对半导体膜(有源层)造成损伤。
因此，期望使用能通过化学汽相反应淀积膜的热CVD。
然后，制作25nm厚的氮化硅膜213，覆盖栅布线209至211和存储电容的上布线212。氮化硅膜213防止栅布线209至211和存储电容的上布线212氧化，同时在后面去除硅膜侧壁的过程中用作刻蚀停止层。
此时，利用包含氢的气体(在实施方案1中使用氨气)进行等离子体处理作为制作氮化硅膜213的预处理是有效的。氢，在该预处理中由等离子体激活(激发)，锁定在有源层(半导体膜)中，由此有效地实现氢吸收。
此外，如果将包含亚硝酸氧化物的气体添加到包含氢的气体中，那么待处理的物体表面将由所产生的水清洗，可以有效地防止特别是硼等引起的空气沾染。
由此，可以获得图2B的状态。然后，制作非晶硅膜(未示出)，再利用氯气进行各向异性刻蚀，形成侧壁214至218。在制作侧壁214至218之后，利用元素周期表中的15族元素对有源层203和204进行掺杂(在实施方案1中使用磷)。
此时，栅布线209至211、存储电容的上电极212和侧壁214至218成为掩膜，并以自对准方式制作杂质区219至223。将掺杂到杂质区219至223中的磷浓度调节到5×1019至1×1021原子/cm3之间。在整个说明书中，该处的磷浓度用n+表示(见图2C)。
该工艺分别在栅绝缘膜具有薄的膜厚并成为驱动TFT及存储电容的区域和栅绝缘膜具有厚的膜厚并成为像素TFT的区域之间，或者同时在这两个区域上进行。另外，进行质量分离(mass seperation)的离子植入和不进行质量分离的等离子体掺杂可以用于磷掺杂工艺。此外，操作员可以将一些条件设定为最优值，例如加速电压和剂量等。
在得到图2C的状态之后，除去侧壁214至218，并再次执行磷掺杂工艺。由此，低浓度杂质区制作在将侧壁214至218用作掩膜且在前一掺杂工艺中没有掺杂磷的区域中。将掺杂到低浓度杂质区中的磷浓度调节到5×1017至5×1018原子/cm3之间。在整个说明书中，该处的磷浓度用n-表示(见图2D)。
当然，该工艺还可以分别在栅绝缘膜具有薄的膜厚并成为驱动TFT及存储电容的区域和栅绝缘膜具有厚的膜厚并成为像素TFT的区域之间，或者同时在这两个区域上进行。另外，进行质量分离(massseperation)的离子植入和不进行质量分离的等离子体掺杂可以用于磷掺杂工艺。此外，操作员可以将一些条件设定为最优值，例如加速电压和剂量等。
然而，低浓度杂质区用作LDD区，这样有必要仔细地控制磷浓度。在实施方案1中使用等离子体掺杂，掺杂磷的浓度分布(浓度曲线)示于图15。
驱动电路侧的栅绝缘膜83和像素单元侧的栅绝缘膜84在图15中具有不同的膜厚。因此，掺杂磷在深度方向的浓度分布是不同的。
在实施方案1中调节磷掺杂条件(加速电压等)以便在驱动电路侧获得参考号85示出的浓度分布、在像素单元侧获得参考号86示出的浓度分布。在这种情况下，浓度分布在深度方向上是不同的，但制作的低浓度杂质区87和88具有几乎相同的磷浓度。
注意，图15所示的工艺可以用于该说明书中所描述的所有杂质掺杂工艺。
源区224、LDD区225、和沟道形成区226、制作CMOS电路的所有NTFT都由该工艺划分开。另外，源区227、漏区228、LDD区229a和229b、和沟道形成区230a和230b、所有的像素TFT也都划分开。存储电容的下电极也划分开。对于实施方案1的情况，存储电容的下电极231由组份与沟道形成区230a和230b相同的半导体制作，或者是本征的，或者是基本本征的。
另外，还在成为CMOS电路PTFT的区域中制作类似于NTFT的低浓度杂质区的低浓度杂质区232。
然后，除成为CMOS电路PTFT的区域之外，所有的区域都覆盖光刻胶掩膜233和234，并执行掺杂元素周期表中的13族元素的工艺(在实施方案1中使用硼)。该工艺的剂量将可以制作浓度比已掺杂的磷浓度高的杂质区。具体地讲，对剂量进行调节，以便掺杂1×1020至3×1021原子/cm3的硼。在整个说明书中，该处的硼浓度用p++表示。
结果，在显示出n-型导电的杂质区中导电性完全由硼反转，其制作在成为PTFT以及显示出p-型导电的杂质区的区域中(图3A)。
当然，进行质量分离的离子植入和不进行质量分离的等离子体掺杂可以用于掺杂工艺。另外，操作员可以将一些条件设定为最优值，例如加速电压和剂量等。
源区235、漏区236、沟道形成区237、和制作CMOS电路的所有PTFT都由该工艺划分开。另外，CMOS电路NTFT的漏区238也划分开。
在制作所有的杂质区之后，除去光刻胶掩膜233和234。然后在750至1150℃的温度范围内进行20分钟至12小时的热处理工艺。在实施方案1中，热处理在950℃的惰性气氛中进行2小时(见图3B)。
在利用该工艺将掺杂到每个杂质区中的磷或硼激活的同时，还进行另一工艺，在该工艺中，剩余在沟道形成区中的镍(在晶化过程中用作催化元素)通过磷的吸收作用将从源区和漏区移走(吸收)。
处理温度高的原因是，如果温度没有达到半导体膜在由晶化工艺到吸收工艺的热历程中所接收的最高温度±50℃，那么磷吸收作用将不是很有效。热历程通过950℃是为了在实施方案1中形成栅绝缘膜，以便有效地在900和1000℃之间进行热处理。
镍由该工艺驱动沿图3B中的箭头方向移动，并由包含在源区或漏区中的磷吸收(捕获)。由此，包含在沟道形成区238至241和存储电容的下电极242中的镍浓度将下降到2×1017原子/cm3到或更低(优选的是1×1016原子/cm3或更低)。因此，对TFT的工作毫无影响。
与此相反，镍在源区243至245和漏区246至248进一步聚集，其浓度为1×1019原子/cm3或更高(通常为3×1019原子/cm3至1×1021原子/cm3)。
在获得图3B的状态之后，制作第一内层绝缘膜249。在实施方案1中，使用等离子体CVD制作的1μm厚的氧化硅膜。然后，在制作接触孔之后，制作源布线250至252、和漏布线253和254。这些布线由在其间夹入主要成份为铝的导电膜的钛迭层膜制作。
在此，漏布线253用作由制作CMOS电路的NTFT和PTFT共享的布线。另外，如前所述，高浓度的镍包含在源区和漏区中，这样可以实现与源布线和漏布线的良好欧姆接触。
然后制作钝化膜255。氮化硅膜、氧化的氮化硅膜、氮化的氧化硅膜或这些绝缘膜与氧化硅膜的迭层膜均可以用作钝化膜255。在实施方案1中，300nm厚的氮化硅膜用作钝化膜。
注意，在实施方案1中利用氨气进行等离子体处理，作为制作氮化硅膜的预处理，然后制作钝化膜255。在该预处理中，由等离子体激活(激发)的氢锁定在钝化膜255中，这样有可能促进TFT有源层(半导体膜)中的氢吸收。
此外，如果将包含氧化亚氮的气体添加到包含氢的气体中，就可以利用产生的水清洁待处理的物体表面，可以有效地防止特别是来自于硼的大气沾染。
在制作钝化膜255之后，制作作为第二内层绝缘膜256的0.5μm厚的氧化硅膜、0.2μm厚的氮化氧化硅膜和0.5μm厚的聚丙烯膜。然后，在其上面制作200nm厚的钛膜，并对其进行构图，制作黑掩膜257。
再次制作作为第三内层绝缘膜258的1μm厚的聚丙烯膜，并制作接触孔。然后由ITO膜制作像素电极259。由此完成具有图3C所示结构的AM-LCD。
在实施方案1中，驱动电路(或信号处理电路)和像素单元制作在同一衬底上，并在AM-LCD中具有不同的栅绝缘膜厚度。通常，驱动电路中使用的驱动TFT的栅绝缘膜厚度比像素单元中使用的像素TFT的薄。
另外，有一个特点，驱动TFT栅绝缘膜和制作在像素单元中的存储电容介质是同时制作的，具有相同的膜厚。
由此，本发明的特点是将制作薄驱动TFT栅绝缘体的工艺和制作薄存储电容介质的工艺结合在一起。利用这种结构，有可能在不扩展其面积的条件下提高存储电容的电容量。
另外，按照实施方案1的制作工艺，最终的TFT有源层(半导体膜)由具有保持晶格连续性的单一晶体结构的晶态硅膜制作。这一特点将在下面解释。
微观地观察，根据上述制作工艺制作的有源层具有在其中聚集和排列多个针形或圆柱形晶体(此后称之为圆柱形晶体)的晶体结构。利用TEM(透射电子显微镜)可以容易地证实这一点。
另外，利用电子束衍射和x-射线衍射已经证实，尽管在有源层表面(沟道形成部分)上存在某些晶轴偏差，但是主晶向仍是{110}。
作为详细观察观测斑点直径为1.5μm的电子束衍射照片的结果，本发明申请人发现尽管对应于晶向{110}出现清晰的衍射斑，但是每个衍射斑都具有同心分布。
此外，本发明申请人还利用HR-TEM(高分辨率透射电子显微镜)观察到由每个接触圆柱形晶体形成的晶粒边界，并证实晶粒边界中的晶格具有连续性。通过在晶粒边界中观测晶格带的连续地连接可以很容易地证实这一点。
注意，在晶粒边界中晶格的连续性源于这样的事实，即晶粒边界是称为“平面边界”的晶粒边界。在该说明书中，平面边界定义为“Characterization of High-Efficiency Cast-Si Solar CellWafers by MBIC Measurement”，Ryuichi Shimokawa and YutakaHayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-8，1988描述的“平面边界”。
根据上述文章，平面边界包括双晶粒边界、特定的层积缺陷、特定的扭曲晶粒边界等。平面边界的特点是它不是电激活的。即，晶粒边界可以基本上视为不存在的，因为它们不会起阻碍载流子运动的陷井的功能。
对于晶轴(垂直于晶面的轴)为<110>轴的情况，{211}双晶粒边界可以称为对应于∑3的晶粒边界。∑值是一个指示与相应晶粒边界匹配程度的参数，已知较小的∑值表示较好的晶粒边界匹配。
利用TEM，本发明申请人详细地观测了通过本发明的实施方案获得的多晶硅膜，并确定绝大多数晶粒边界(高于90％，通常高于95％)具有对应于∑3的晶粒边界。换句话说，是{211}双晶粒边界。
对于两个晶体具有{110}晶向的情况，如果与每个晶粒的{111}面对应的晶格带具有角度θ，θ＝70.5°，那么晶粒边界对应于∑3。
在实施方案1中使用的多晶硅膜晶粒边界中的相邻晶粒晶格带大约恰好在70.5°是连续的。由此可以得出结论，晶粒边界是{211}双晶粒边界。
注意，当θ＝38.9°时，晶粒边界对应于∑9，还存在与此类似的其它晶粒边界。
该类型的对应晶粒边界只形成在晶面取向相同的晶粒之间。换句话说，实施方案1获得的多晶硅膜具有粗略地与{110}匹配的晶面取向，因此，这种对应晶粒边界可以在大面积上制作。
该种晶体结构(字面上讲是晶粒边界结构)示出两种不同的晶粒在晶粒边界上非常匹配地结合在一起。即，晶格在晶粒边界上具有连续性、并难于产生由晶体缺陷造成的俘获能级等的晶体结构。因此，有可能将具有该种晶体结构的半导体薄膜当作不存在晶粒边界的晶体结构。
另外，利用TEM已经证实，通过在700至1150℃的高温下进行的热处理(热氧化工艺或该实施方案中的吸收工艺)，晶粒边界中的缺陷几乎完全消失。显然，在该热处理工艺之前和之后，缺陷数目将显著下降。
缺陷数目的不同表现为由电子自旋共振(ESR)引起的自旋密度的不同。现在，由实施方案1的工艺制作的多晶硅膜具有的自旋密度至少为5×1017自旋/cm3或更低(优选的是3×1017自旋/cm3或更低)。
然而，该测量值已接近已有测量仪器的的检测极限，可以预测实际自旋密度会更低。
由上可知，实施方案1获得多晶硅膜基本上没有内部晶粒或晶粒边界，由此可以将其视为单晶硅膜或基本上视为单晶硅膜。
与TFT电学特性相关的知识
实施方案1制作的TFT示出与MOSFET等效的电学特性。下列数据是从TFT获得的(注意，有源层的膜厚是30nm，栅绝缘膜的厚度是100nm)，是本发明申请人所作的测试：
1.亚阈值系数通常较小，它是开关性能(打开/关断的速度)的指标，对于n-沟道TFT和p-沟道TFT，在60和100mV/进制(decade)(通常从60至85mV/进制)之间。
2.电场效应迁移率(uFE)较大，它是TFT工作速度的指标，对于n-沟道TFT在200和650cm2/伏特之间(通常在300和500cm2/伏特之间)，对于p-沟道TFT在100和300cm2/伏特之间(通常在150和300cm2/伏特之间)。
3.阈值电压(Vth)较小，它是TFT的驱动电压的指标，对于n-沟道TFT在-0.5和1.5伏特之间，对于p-沟道TFT，在-1.5和0.5伏特之间。
上述特性证实，有可能实现非常优异的开关特性和高速工作特性。
与电路特性相关的知识
下面示出利用实施方案1制作的TFT制成的振荡环的频率特性。振荡环是其中的CMOS结构反相器电路连接成具有奇数个级的状态环的电路，并用于在反相器电路的每个级中获得一定的延迟时间。用于实验的振荡环包括以下部分。
#级：9
TFT栅绝缘膜厚度：30nm和50nm
TFT栅长(沟道长度)：0.6μm
研究振荡环的振荡频率，可获得的最大振荡频率是1GHz。此外，还可以制作一种实际的LST电路TEG、移位寄存器，并验证其工作频率。结果，利用30nm厚的栅绝缘膜、0.6μm的栅长、5V的电源电压和50个级的移位寄存器电路获得了100MHz的输出脉冲工作频率。
振荡环和移位寄存器获得的上述惊人数据表明实施方案1的TFT具有等效于或超过MOSFET的性能(电学特性)。
实施方案2
图4A至4D在实施方案2中用于具体说明哪种类型的TFT结构放置在哪种类型的电路中。
AM-LCD所需的最小工作电压(电源电压)决定于具体电路。例如，考虑提供给液晶的电压和驱动像素单元中的像素TFT的电压，工作电压从14至20伏特。因此，必需使用可以承受这种过高电压的TFT。
另外，用在源驱动电路或栅驱动电路中的移位寄存器电路等大约在5至10伏特就足以工作。与外部信号更好地兼容是有利的，功率损耗越少，工作电压越低也更有利。然而，替换成耐压特性好的性质将损害上述高耐压型TFT的工作速度，因此不适用于需要高速工作的电路，例如移位寄存器电路。
这样，根据其用途，将制作在衬底上的电路划分为要求TFT强调耐压特性的电路和要求TFT强调工作速度的电路。
实施方案2的构成具体地示例在图4A至4D中。图4A示出由上表面观察的AM-LCD框图。参考号401表示用作图像显示单元的像素单元。另外，参考号402a表示移位寄存器电路，402b表示电平转移电路，402c表示缓冲器电路。总体来说，栅驱动电路由这些电路构成。
注意，制作图4A所示的AM-LCD中的栅驱动电路，夹住像素单元，每个均共享同一栅布线。换句话说，AM-LCD具有鲁棒性，这样即使任一栅驱动器中出现缺陷，电压仍可以提供给栅布线。
另外，参考号403a表示移位寄存器电路，403b表示电平转移电路，403c表示缓冲器电路，403d表示取样电路，总体来讲，源驱动电路由这些电路构成。预充电电路404制作在源驱动电路的另一侧，夹住像素单元。
在具有这种结构的AM-LCD中，移位寄存器电路402a和403a是需要高速工作的电路，其工作电压较低，在3.3至10伏特之间(通常从3.3至5伏特)，并不特别需要高耐压特性。因此，减薄栅绝缘膜的厚度是有利的，膜厚在5和50nm之间(优选的是从10至30nm)。
图4B示出的是在需要高速工作的主移位寄存器电路和其它信号处理电路中必需使用的CMOS电路的简图。注意，在图4B中，参考号405a表示NTFT栅绝缘膜，405b表示PTFT栅绝缘膜，膜厚在5和50nm之间(优选的是在10和30nm之间)。
然后，将图4C所示的CMOS电路提供给电平转移电路402b和403b、缓冲器电路402c和403c、取样电路403d、和预充电电路404。充电电流必需流入这些电路，这样工作电压较高，在14和16伏特之间。根据具体情况，还存在在栅驱动侧需要19伏特工作电压的情况。因此，需要耐压特性极好(高耐压特性)的TFT。
此时，NTFT栅绝缘膜406a和PTFT栅绝缘膜406b在图4C示出的CMOS电路中的膜厚设计为从50至200nm(优选的是在100和150nm之间)。在需要高耐压特性的电路中，则期望使栅绝缘膜的厚度比图4B示出的移位寄存器电路中TFT的厚。
然后，在图4D中示出像素单元401的简图。考虑施加给液晶的电压，对于像素TFT，需要在14和16伏特之间的工作电压。另外，液晶和存储电容中的累积电荷必需保持1帧，这样关断电流必需尽可能地小。
因此，在实施方案2中是采用NTFT的双栅结构，栅绝缘膜407的厚度设定在50和200nm之间(优选的是从100至150nm)。膜厚可以与图4C所示的CMOS电路的膜厚相同，或者也可以具有不同的膜厚。
此外，存储电容介质408的膜厚与图4B所示的CMOS电路的栅绝缘膜厚度相同，因此也处于5和50nm之间(优选的是从10至30nm)。
对于上述的AM-LCD实例，存在多个制作在同一衬底上的电路。所需的工作电压(电源电压)也随着电路的不同而不同。在这种情况下，需要配置具有不同栅绝缘膜厚度的TFT以便适应各种用途，正如本发明所作的。
实施方案3
在实施方案1中选择性去除栅绝缘膜205的工艺过程中，期望在成为驱动TFT和存储电容的区域内进行去除，如图5所示。在图5中，参考号501表示有源层、502表示栅绝缘膜205的端截面、503和504表示栅布线。期望在有源层501的端截面、以及栅布线叠盖有源层的区域505中保留栅绝缘膜205，如图5所示。
在进行后续热氧化工艺时，在有源层501的端部会发生称为边缘变薄的现象。这是一种氧化反应在有源层端部的下面进行挖掘的现象，端部变薄同时升起。因此，如果发生边缘变薄现象，那么在栅布线叠盖时，将会发生栅布线易于切断的问题。
然而，如果除去栅绝缘膜205，如图5所示的结构，那么在发生栅布线叠盖的区域505中可以防止边缘变薄现象。因此，有可能防止栅布线切断这种问题发生。
实施方案4
图6A和6B在实施方案4中用于解释在图1所示AM-LCD结构中的TFT下方制作光掩蔽膜的结构。
图6A所示的结构基本上与图1的结构相同，其差别在于光掩蔽膜601至604制作在各个TFT的下方。另外，图6B是光掩蔽膜605还制作在存储电容下方的结构。用于栅布线的同种材料还可以用于光掩蔽膜601至605。
250nm厚的钽膜在实施方案4中用于获得楔状外形，并且在制作光掩蔽膜之后，它们覆以氮化硅膜(未示出)作为防止氧化的措施。当然，也可以使用用于栅布线的同种材料。例如，可以使用n-型多晶硅膜和硅化钨膜构成的迭层结构。
另外，对于图6B结构的情况，有可能使用光掩蔽膜605作为存储电容电极。在这种情况下，存储电容的上电极606和光掩蔽膜605可以具有固定的电位。二者也可以具有相同的固定电位。
此外，制作在图6A和6B中的像素TFT下方的光掩蔽膜603和604可以保持浮置状态，或保持在固定电位。期望固定电位至少要设定为比视频信号的最低电位还低的电位，优选地设定为制作在衬底上的所有电路的最低电源电位的电位，或更低的电位。
例如，存在多条为AM-LCD制作的电源线，例如用于驱动电路和其它信号处理电路和像素单元的电源线，预定的电位提供给各个电路。换句话说，存在某个标准最低电位，多个电压都是以它为标准形成的。最低电源电位指明在所有电路中成为标准的最低电位。
通过设定制作在像素TFT下方、且或者浮置或者具有固定电位的光掩蔽膜603和604，可以获得对TFT的工作不会产生影响(几乎没有形成寄生电容)的光掩蔽膜。
此外，在驱动电路中为NTFT和PTFT制作光掩蔽膜601和602。注意，有可能利用没有为NTFT、PTFT、或二者制作光掩蔽膜的结构。如果这样，那么期望将光掩蔽膜601和602或者设定为浮置状态，或者具有固定电位(优选的是最低电源电位)，类似于上述的光掩蔽膜603和604。即，期望为了简单的光掩蔽膜而使用它们。
由此，利用实施方案4的结构，如上所述，可以防止产生由来自衬底的杂散光引起的光泄漏电流。注意，实施方案4的结构可以结合实施方案3的结构。
实施方案5
图7A至8在实施方案5中用于解释利用不同于实施方案1的工艺制作AM-LCD。
首先，接着实施方案1的制作工艺，氧化硅膜(基膜)和非晶硅膜(未示出)连续地淀积在石英衬底201上。在非晶硅膜晶化之后，由晶态硅膜制作有源层203和204。
在制作有源层之后，光刻胶掩膜701至703制作在有源层上，如图7A所示，并执行掺杂元素周期表中的15族元素的工艺。由此，形成磷掺杂区704至708。
注意，期望在制作光刻胶掩膜701至703之前氧化有源层的表面。通过制作氧化硅膜，可以增强有源层和光刻胶掩膜之间的附着力，并可以防止有源层受有机材料的沾染。
光刻胶掩膜701和702制作在驱动TFT的有源层上，并配置得使后来成为源区或漏区的部分(或全部)区域暴露出来。另外，光刻胶掩膜703配置得使成为像素TFT的源区或漏区的部分(或全部)区域暴露出来。成为存储电容下电极的区域在此时完全暴露出来，并成为磷掺杂区708。
另外，期望掺杂磷的浓度在5×1018至1×1020原子/cm3之间(优选的是从1×1019至5×1019原子/cm3)。然而，必需掺杂的磷浓度根据温度和后续吸收工艺的时间量以及磷掺杂区的面积而变化，所以浓度并不限制在该浓度范围。
然后，除去光刻胶掩膜701至703，并利用温度在500和650℃之间、时间为2至16小时热处理，在用于晶化硅膜的催化元素上(实施方案5中使用的是镍)执行吸收工艺。如实施方案1所述，为了产生吸收作用，温度需要保持在热历程中的最高温度±50℃的范围内。在550至600℃之间的温度下进行晶化热处理，这样通过500和650℃之间的热处理可以产生足够的吸收作用。
通过在实施方案5中600℃、8小时的增加的热处理，镍沿箭头所示方向移动，即向磷掺杂区704至708移动。这可以表达为镍在磷掺杂区704至708中被吸收。由此，形成吸收区709至713。吸收区709至712仍作为TFT的源区和漏区的部分或全部，而吸收区713作为存储电容的下电极(见图7B)。
在经图7B的吸收工艺处理之后，形成栅绝缘膜(未示出)，并进行构图，形成像素TFT的栅绝缘膜205。此外，还可以根据实施方案1的工艺进行处理，因此，略去了解释。
由此，完成图8所示的AM-LCD。图8所示的AM-LCD的剖面结构与图1所示的AM-LCD的剖面结构相同。实施方案5中的不同点是含镍区域801至803存在于驱动电路的源区103至107和漏区104至108中的一部分中。
镍在含镍区域801至803中的浓度为1×1019原子/cm3或更高(通常在3×1019至1×1021原子/cm3之间)。然而，因为镍处于十分稳定的状态，它不会成为影响TFT特性的不稳定材料。
此外，NTFT和PTFT的漏布线127和漏区104和108之间的接触区分别成为实施方案5中的含镍区域802(图8)。利用这种结构，由于金属镍的存在，可以获得良好的欧姆接触。假定这是可能的，因为由于存在镍而引起的硅化物的形成。
另外，源区103和源布线125(或源区107和源布线126)可以相互接触，而不通过含镍区域，但是显然有可能使它们类似于漏布线通过含镍区域而相互接触。
上述内容对于像素单元的源区110和漏区111是类似的。含镍区域804和805还在这些区域中的一部分中存在。
实施方案5的又一特点是，在存储电容的下电极114中，磷的浓度在5×1018至1×1020原子/cm3(优选的是在1×1019至5×1019原子/cm3之间)之间，镍的浓度是1×1019原子/cm3或更高(通常从3×1019至1×1021原子/cm3)。换句话说，即使没有向存储电容的上电极122施加电压，降低AM-LCD的功率损耗也是有效的，因为有可能将上电极122用作电极，正如它所是的。
如上所述，将用于吸收工艺的磷掺杂工艺和为存储电容的下电极提供导电率的磷掺杂工艺结合在一起的方案可作为实施方案5的制作工艺的一个特点。这样，有可能降低功率损耗，而不增加制作工艺的数目。
注意，实施方案5的结构可以自由地与实施方案1至4中的任一结构结合在一起。
实施方案6
事先制作由像素TFT使用的栅绝缘膜(对应于图7C中的栅绝缘膜205)，并在实施方案5中的图7A所示的制作工艺中制作光刻胶掩膜701至703之前，覆盖有源层。
换句话说，图7A的磷掺杂工艺是贯穿—掺杂、穿过膜厚为50至200nm的栅绝缘膜。然后，在去除光刻胶掩膜701至703之后，在覆盖了栅绝缘膜的有源层中执行吸收工艺。吸收工艺完成之后，对栅绝缘膜进行构图，形成与图7C相同的结构。
实施方案6的优点是有源层在吸收工艺中没有暴露出来。如果有源层暴露出来，那么磷掺杂区704至708中的磷将根据一些条件例如处理温度和处理环境而扩散到大气中，并担心磷会掺杂到后来将成为沟道形成区的区域中。然而，如果如实施方案6那样，用栅绝缘膜进行覆盖，就不会出现这种问题。
注意，实施方案6的结构可以自由地与实施方案1至4中的任一结构组合在一起。此外，制作完成的AM-LCD特性与在实施方案5中由图8解释的相同，所以略去了解释。
实施方案7
在实施方案7中，解释带有利用实施方案1所示的制作工艺在衬底上制作了TFT的实际AM-LCD的制作。
在获得图3C的状态之后，80nm定向膜制作在像素电极259上。
然后，准备作为相对衬底的、带有滤色器、透明电极(相对电极)和制作在衬底上的定向膜的玻璃衬底，在每个定向膜上执行抛光工艺，利用密封材料(密封胶)将在其上制作了TFT的衬底和相对衬底粘合在一起。液晶被固定在该空间内。可以使用任何众知的容器构造方法，所以略去了详细描述。
注意，维持容器间隙的间隔层可以根据需要制作。因此，对于可以维持容器间隙的情况，就不需要制作间隔层，例如对角线为1英寸或更小的AM-LCD。
然后，图9示出上述制作的AM-LCD的外部视图。像素单元902、源驱动电路903、栅驱动电路904、和信号处理电路(例如信号分离电路、D/A转换电路、γ补偿电路、和差分放大电路)905均制作在有源矩阵衬底(表示在其上制作了TFT的衬底)901上，并连接FPC(柔性印刷电路)906。注意，参考号907表示相对衬底。
还要注意，有可能自由地将实施方案7的结构与实施方案1至6中的任一结构结合在一起。
实施方案8
在实施方案8中解释在制作实施方案1的晶态硅膜时采用不同方法的情况。
具体地讲，已公开的日本专利申请Hei 7-130652(对应于美国专利申请08/329,644)的实施方案2中描述的技术用于晶化非晶硅膜。出版物中描述的技术是，将促进晶化的催化元素(通常是镍)选择性地保留在非晶硅膜表面上，并利用这些部分作为晶核种子进行晶化。
在晶体生长过程中可以保持特定的方向性，这样有可能利用该技术制作出结晶良好的晶态硅膜。
注意，有可能自由地将实施方案8的结构与实施方案1至7中的任一结构结合在一起。
实施方案9
实施方案9解释了这样一个实例，其中掺杂了元素周期表中的13或15族元素，制成源区和漏区，但是工艺顺序不同于实施方案1。图10A至10C用于进行解释。
首先，根据实施方案1的工艺获得图2B的状态。然后，执行磷掺杂工艺，获得低浓度杂质区11a至11f。此处的掺杂磷浓度是n-，掺杂到低浓度杂质区11a至11f中的磷浓度在5×1017至5×1018原子/cm3(见图10A)。
然后，制作侧壁12a至12e，这与实施方案1相同，再执行另一个磷掺杂工艺。此处的掺杂磷浓度是n+。由此，划分出源区13、LDD区14、沟道形成区15、和所有的驱动电路NTFT。还划分出源区16、漏区17、LDD区18a和18b、沟道形成区19a和19b、所有的像素单元、和存储电容的下电极20(见图10B)。
然后，制作光刻胶掩膜21a和21b，并执行硼掺杂工艺。此时掺杂硼的浓度是p++。由此，划分出驱动电路NTFT的漏区22、源区23、漏区24、沟道形成区25、和所有的驱动电路NTFT(见图10C)。
其它工艺依据实施方案1的制作工艺进行。有可能自由地将实施方案9的结构与实施方案1至8中的任一结构结合在一起。
实施方案10
实施方案10解释这样一种实例，其中掺杂了元素周期表中的13或15族元素，制成源区和漏区，但是工艺顺序不同于实施方案1。图11A至11C用于进行解释。
首先，在根据实施方案1的工艺获得图2B的状态之后，制作光刻胶掩膜27a和27b。然后，执行硼掺杂工艺。此处掺杂硼的浓度是p++。由此，划分出源区28、漏区29、沟道形成区30、和所有的驱动电路NTFT。(见图11A)。
然后，去除光刻胶掩膜27a和27b，并类似于实施方案1制作侧壁31a和31b。然后执行磷掺杂工艺。此处掺杂磷的浓度是n+。由此制成磷掺杂浓度在5×1019至1×1021原子/cm3之间的杂质区32a和32b(见图11B)。
然后，去除侧壁31a和31b，执行另一个磷掺杂工艺。此处掺杂磷的浓度是n-。由此，划分出源区33、漏区34、LDD区35、沟道形成区36、和所有的驱动电路NTFT。还划分出源区37、漏区38、LDD区39a和39b、沟道形成区40a和40b、所有的像素单元、和存储电容的下电极41(见图11C)。
其它工艺依据实施方案1的制作工艺进行。有可能自由地将实施方案10的结构与实施方案2至8中的任一结构结合在一起。
实施方案1
实施方案11解释这样一种实例，其中掺杂了元素周期表中的13或15族元素，制成源区和漏区，但是工艺顺序不同于实施方案1。图12A至12C用于进行解释。
首先，在根据实施方案1的工艺获得图2B的状态之后，制作光刻胶掩膜27a和27b。然后，执行硼掺杂工艺。此处掺杂硼的浓度是p++。由此，划分出源区28、漏区29、沟道形成区30、和所有的驱动电路PTFT。到此为止，是与实施方案10相同的(见图12A)。
然后，去除光刻胶掩膜27a和27b，执行磷掺杂工艺。此处掺杂磷的浓度是n-。由此制成磷掺杂浓度在5×1017至5×1018原子/cm3之间的低浓度杂质区43a至43e(见图12B)。
类似于实施方案1制作侧壁44a至44e。然后，执行另一个磷掺杂工艺。此处掺杂磷的浓度是n+。由此，划分出源区45、漏区46、LDD区47、沟道形成区48、和所有的驱动电路NTFT。还划分出源区49、漏区50、LDD区51a和51b、沟道形成区52a和52b、所有的像素单元、和存储电容的下电极53(见图12C)。
其它工艺依据实施方案1的制作工艺进行。有可能自由地将实施方案11的结构与实施方案2至8中的任一结构结合在一起。
实施方案12
实施方案12解释这样一种实例，其中掺杂了元素周期表中的13或15族元素，制成源区和漏区，但是工艺顺序不同于实施方案1。图13A至13C用于进行解释。
首先，根据实施方案1的工艺获得图2C的状态。该状态示于图13A。
然后，在去除侧壁214至216之后，制作光刻胶掩膜55a和55b。然后，执行硼掺杂工艺。此处掺杂硼的浓度是p++。由此，划分出源区56、漏区57、沟道形成区58、和所有的驱动电路PTFT。(见图13B)。
然后，去除光刻胶掩膜55a和55b，并执行另一磷掺杂工艺。此处掺杂磷的浓度是n-。由此，划分出源区59、漏区60、LDD区61、沟道形成区62、和所有的驱动电路NTFT。还划分出源区63、漏区64、LDD区65a和65b、沟道形成区66a和66b、所有的像素单元、和存储电容的下电极67(见图13C)。
其它工艺依据实施方案1的制作工艺进行。有可能自由地将实施方案12的结构与实施方案2至8中的任一结构结合在一起。
实施方案13
实施方案13解释这样一种实例，其中掺杂了元素周期表中的13或15族元素，制成源区和漏区，但是工艺顺序不同于实施方案1。图14A至14C用于进行解释。
首先，根据实施方案1的工艺获得图2B的状态。然后，执行磷掺杂工艺，获得低浓度杂质区11a至11f。此处掺杂磷的浓度是n-。
掺杂到低浓度杂质区11a至11f中的磷浓度在5×1017至5×1018原子/cm3之间(见图14A)。
然后，制作光刻胶掩膜68a和68b，并执行硼掺杂工艺。此处掺杂硼的浓度是p++。由此，划分出源区69、漏区70、沟道形成区71、和所有的驱动电路PTFT(见图14B)。
然后，制作侧壁72a至72e，类似于实施方案1，并执行另一个磷掺杂工艺。此处掺杂磷的浓度是n+。由此划分出源区73、漏区74、LDD区75、沟道形成区76、和所有的驱动电路NTFT。还划分出源区77、漏区78、LDD区79a和79b、沟道形成区80a和80b、所有的像素单元、和存储电容的下电极81(见图14C)。
其它工艺依据实施方案1的制作工艺进行。有可能自由地将实施方案13的结构与实施方案2至8中的任一结构结合在一起。
实施方案14
在实施方案1、5、6、和8至13所示的制作工艺中侧壁用于制作LDD区，但是也有可能利用普通的光刻胶掩膜和构图技术制作LDD区。
在这种情况下，与利用侧壁的情况相比，可以自由地设计LDD区的宽度(长度)。因此，可以说在LDD区的宽度等于0.1μm或更宽的情况下，这是一种有效的方法。
实施方案15
在实施方案15中，利用图16A至16C解释利用不同于实施方案4的工艺制作AM-LCD的实例。注意，在解释过程中，相同的参考号指代与实施方案4相同的部分。
根据实施方案1的制作工艺，首先在石英衬底201上淀积非晶硅膜(未示出)，并在晶化非晶硅膜之后，由晶态硅膜制作有源层。在制作有源层之后，利用氧化硅膜在有源层上制作掩膜1601a至1601c，如图16A所示，并执行掺杂元素周期表中的15族元素(在实施方案15中使用的是磷)的工艺。对于元素周期表中的15族元素的掺杂浓度可以参考实施方案4(见图16A)。
由此，制作磷掺杂区704至708。注意，上述掺杂元素周期表中的15族元素的工艺可以利用剩余的光刻胶掩膜(未示出)进行，用于制作掩膜1601a和1601b。
掩膜1601a和1601b制作在驱动TFT的有源层上，并配置得部分或全部地暴露出后来将成为源区或漏区的区域。另外，掩膜1601c配置得部分地暴露出像素TFT的源区或漏区。此时还部分地暴露出将成为存储电容下电极的区域。
然后，利用所剩余的掩膜1601a至1601c，通过在500和650℃之间、长达2至16小时的热处理执行镍吸收工艺。在实施方案15中，通过温度为600℃、时间为12小时的热处理，使镍沿着箭头方向移动，即移入磷掺杂区704至708。由此形成吸收区709至713(见图16B)。
在完成图16B的吸收工艺之后，利用掩膜1601a至1601c作为掩膜将吸收区709至713除去。对于该工艺，可以执行使用气体氟的干法刻蚀。由此形成晶态硅膜1602至1604，其中的镍或者减少、或者去除(见图16C)。
通过构图，晶态硅膜1602和1603成为驱动TFT的有源层，晶态硅膜1604成为像素TFT的有源层和存储电容的下电极。在图7B之后的后续步骤与实施方案4的工艺一致。
注意，有可能自由地将实施方案15的结构与实施方案1至14中的任一结构结合在一起。
实施方案16
在实施方案16中，解释利用不同于实施方案1的工艺制作第一内层绝缘膜的实例。利用图17A至17B进行解释。
首先，根据实施方案1的制作工艺，完成到达图3B所示的吸收工艺的各种工艺。制作厚度在50和100nm之间(在实施方案16中是70nm)氮化氧化硅膜A1701，并在顶部制作厚度在600nm和1μm之间(在实施方案16中是800nm)的氮化氧化硅膜B1702。另外，光刻胶掩膜1703制作在其顶部(见图17A)。
注意，氮化氧化硅膜A1701和氮化氧化硅膜B1702所包含的氮、氧、氢和硅的组份比例是不同的。氮化氧化硅膜A1701是氮7％、氧59％、氢2％、硅32％，而氮化氧化硅膜B1702是氮33％、氧15％、氢23％、硅29％。当然，组份比例并不限于此。
另外，光刻胶掩膜1703的膜厚较大，这样可以使氮化氧化硅膜B1702表面上的起伏完全消除。
然后，利用四氟化碳和氧的混合气进行干法刻蚀，刻蚀掉光刻胶掩膜1703和氮化氧化硅膜B1702。对于实施方案16的情况，利用四氟化碳和氧的混合气进行干法刻蚀的刻蚀速率对于氮化氧化硅膜B1702和光刻胶掩膜1703几乎是相同的。
利用该刻蚀工艺完全除去光刻胶掩膜1703，并刻蚀掉部分氮化氧化硅膜B1702(在实施方案16中，由表面刻蚀的深度是300nm)，如图17B所示。结果，光刻胶掩膜1703的表面平坦度反映在氮化氧化硅膜B1702的表面平坦度中，它是按照原样刻蚀的。
由此，可以获得非常平坦的第一内层绝缘膜1704。在实施方案16中，第一内层绝缘膜1704的膜厚是500nm。实施方案1的制作工艺可以用作后续工艺的参考。
注意，有可能自由地将实施方案15的结构与实施方案1至15中的任一结构结合在一起。
实施方案17
在实施方案17中，解释了利用本发明工艺制作EL(电致发光)显示器件的实例。注意，图18A是本发明EL显示器件的顶面视图，图18B是剖面视图。
在图18A中，参考号3001表示衬底、3002表示像素单元、3003表示源侧驱动电路、3004表示栅侧驱动电路。两个驱动电路都通过布线3005连接到FPC3006，由此连接到外部装置。
制作第一密封材料3101、护膜3102、填料3103、和第二密封材料3104，以便在此时环绕像素单元3002、源侧驱动电路3003、和栅侧驱动电路3004。
另外，图18B对应于沿图18A中的切开线A-A’得到的剖面图。包含在源侧驱动电路3003中的驱动TFT3201(然而，在此示出了n沟道TFT和p沟道TFT)和包含在像素单元3002中的像素TFT3202(然而，在此示出了控制EL器件的电流的TFT)制作在衬底3001上。
在实施方案17中，与图1驱动电路的TFT结构相同的TFT用于驱动TFT3201。另外，与图1像素单元的TFT结构相同的TFT用于像素TFT3202。
由树脂材料制作的内层绝缘膜3301(平坦膜)制作在驱动TFT3201和像素TFT3202上，然后电气连接到像素TFT3202的漏的像素电极(阴极)3302制作在顶部。具有光掩蔽特性的导电膜(通常，导电膜的主要成份是铝、铜、或银，或由这些膜和其它导电膜构成的迭层膜)可以用作像素电极3302。在实施方案17中，铝合金用作像素电极。
绝缘膜3303制作在像素电极3302上，开孔制作在像素电极3302上的绝缘膜3303中。EL(电致发光)层3304制作在像素电极3302上的开孔中。众知的有机EL材料或无机EL材料可以用作EL层3304。
此外，在有机EL材料中，存在低分子材料(单分子体)和高分子材料(聚合物)，两种材料均可以使用。
众知的技术可以用作制作EL层3304的方法。此外，对于EL层的结构，可以自由地在迭层结构或单层结构中组合和使用空穴注入层、空穴输运层、照明层、电子输运层、或电子注入层。
阳极3305由EL层3304上的透明导电膜制作。氧化铟和氧化锡的复合物、或氧化铟和氧化锌的复合物可以用作透明导电膜。期望尽可能多地去除阳极3305和EL层3304之间的界面上存在的水汽和氧。因此，需要这样的设备，它可以连续地在真空中淀积两种膜，或先在氮气或惰性气氛中制作EL层3304、然后制作阳极3305、而不暴露在水汽和氧之下。在实施方案17中，有可能利用多腔室系统(模组工具系统)执行上述膜淀积工艺。
然后，阳极3305电连接到由参考号3306表示的区域中的布线3005。布线3005是向阳极3305提供预定电压的电源线，它通过导电材料3307电连接到FPC3006。
由此，由像素电极(阴极)3302、EL层、和阳极3305制作EL元件。EL元件由第一密封材料3101和护膜3102包围，并由填料3103密封，其中护膜由第一密封材料3101连接到衬底3001。
玻璃板、FRP(纤维玻璃增强塑料)板、PVF(聚氟乙烯)膜、聚酯薄膜、聚酯膜、或丙烯酸膜均可以用作护膜3102。在实施方案17中使用透光材料，因为EL元件射出的光线方向朝向护膜3102。
然而，当EL元件射出的光线朝向与护膜相对的面时，就不需要使用透光材料，可以使用板结构，其中金属板(通常是不锈钢板)、陶瓷板、或铝箔被PVF膜和聚酯薄膜夹住。
另外，紫外固化树脂或热固化树脂可以用作填料3103，这样还可以使用PVC(聚氯乙烯)、聚丙烯、聚酰亚胺、环氧树脂、硅胶、PVB(聚乙烯醇缩丁醛)、或EVA(乙酸乙烯)。如果在填料3103内部制作吸水剂(优选氧化钡)，那么就可以控制EL元件的老化。注意，在实施方案17中使用透明材料，这样EL元件射出的光线可以透过填料3103。
另外，间隔层可以包含在填料3103中。然后，如果间隔层由氧化钡制作，就有可能使间隔层自身就具有吸水特性。此外，当使用间隔层时，在阳极3305上制作作为缓冲层的树脂膜以便缓冲来自间隔层的压力是有效的。
另外，布线3005通过导电膜3307电连接到FPC3006。布线3005传输信号，信号由像素单元3002发出、经过源侧驱动电路3003、栅侧驱动电路3004、到达FPC3006。还存在通过FPC3006到外部装置的电连接。
此外，制作第二密封材料3104，以便覆盖第一密封材料3101的暴露部分和FPC3006的一部分，形成其中的EL元件完全与空气隔离的结构。由此，这成为具有图18B所示的剖面结构的EL显示器件。注意，实施方案17的EL显示器件可以通过自由地组合实施方案1至6，或8至16中的任意几个来制作。
实施方案18
在实施方案18的图19A至19C中，示出了在实施方案17所示的EL显示器件的像素单元中使用的像素结构实例。注意在实施方案18中，参考号3401表示开关TFT3402的源布线，参考号3403表示开关TFT3402的栅布线，参考号3404表示电流控制TFT，3405表示电容，3406和3408表示电流供应线，3407表示EL元件。
图19A是电流供应线3406由两个像素共享的实例。即，特点是制作两个绕电流供应线3406具有线性对称性的像素。在这种情况下，可以减少电源线的数目，由此可以提高像素单元的界定密度。
另外，图19是电流供应线3408平行于栅布线3403制作的实例。注意，图19B中的结构为，不相互叠盖地制作电流供应线3408和栅布线3403，但是如果两条布线制作在不同的层上，那么它们可以通过绝缘膜叠盖。在这种情况下，电流供应线3408独占的区域和栅布线3403可以共享，这样像素单元可以具有更高的界定密度。
此外，图19C的特点是，电流供应线3408平行于栅布线3403制作，类似于图19B中的结构，另外两个像素制作得具有环绕电流供应线3408的线性对称性。制作叠盖一个栅布线3403的电流供应线3408也是有效的。在这种情况下，可以减少电源线的数目，由此提高像素单元的界定密度。
实施方案19
除向列液晶之外，有可能使用多种液晶制作本发明的电光器件，特别是上述的本发明液晶显示器件。例如，有可能利用在下述文章中的任何一篇中公开的液晶：H.Furue，等，“Characteristics andDriving Scheme of Polymer-Stabilized Monostable FLCDexhibiting Fast Response Time and High Contrast Ratio withGray-Scale Capability”，SID，1998；T.Yoshida，等，“AFull-Color Thresholdless Antiferroelectric LCD ExhibitingWide Viewing Angle with Fast Response Time”，SID Digest，841，1997：S.Inui，等，“Thresholdless Antoferroelectricity inLiquid Crystals and its Application to Displays”，J.Mater.Chem.，6(4)，1996，p.671-3；and美国专利#5594569。
图20示出了单稳铁电液晶(FLC)的电光特性，其中使用了示出各向同性相位-胆甾相-chrialsumectic相位的相位转换系统，相位转换由胆甾相到chiralsumectic相位，在施加DC电压时锥形边缘与抛光方向几乎一致。
类似于图20所示的铁电液晶的显示模式称为“半-V开关模式”。图20所示的图的垂直轴是透射率(任意单位)，水平轴是施加的电压。关于“半-V开关模式”的细节可以查看：Terada，等，“Half-VSwitching Mode FLCD”，Proceedings of the 46th Applied PhysicsAssociation Lectures，Mar.1999，p.1316；和Yoshihara，等，“Time Division Full Color LCD by Ferroelectric Liquid Crystal”，Liquid Crystals，vol.3，no.3，p.190。
如图20所示，显然如果使用铁电混合型液晶，有可能获得低驱动电压和灰度显示。具有这些电光特性的铁电液晶可以用作本发明的液晶显示器件。
另外，在特定温度范围内具有反铁电相位的液晶称为反铁电液晶(AFLC)。还存在混合型液晶，它具有示出电光响应特性的反铁电液晶，其中透射率随着电场连续地变化，称之为无阈值反铁电混合型液晶。存在示出V-型电光响应特性的无阈值反铁电混合型液晶，还具有大约为±2.5V的驱动电压(当单元厚度处于1和2μm之间时)。
此外，无阈值反铁电混合型液晶的自发极化在一般情况下较大，液晶的介电常数较高。由此，在将无阈值反铁电混合型液晶用于液晶显示器件时，像素需要较大的存储电容。因此，期望使用自发极化较小的无阈值反铁电混合型液晶。
注意，在本发明的液晶显示器件中使用这种无阈值反铁电混合型液晶，可以实现低电压驱动，这样还可以实现低功率损耗。
注意，有可能在具有实施方案1至16中的任何一种实施方案的结构的液晶显示器件中，使用实施方案19所示的液晶。
实施方案20
在普通MOSFET上制作内层绝缘膜、并在内层绝缘膜上制作TFT时，有可能使用本发明。换句话说，还有可能实现三维结构的半导体器件，其中电光器件，通常是反射型AM-LCD，制作在半导体电路上。此外，半导体电路可以由SIMOX、Smart-Cut(SOITEC公司的商标)、ELTRAN(佳能公司的商标)等制作在SOI衬底上。
注意，在实现实施方案20时，可以结合实施方案1至19中的任何一种结构。
实施方案21
有可能使用本发明的电光器件或半导体电路作为电子装置的显示部分或信号处理电路。这种电子装置包括视频摄像机、数字摄像机、投影仪、投影电视、目镜式显示器(头戴显示器)、导航系统、声音再现设备、便携式个人计算机、游戏装置、便携式信息终端(例如，移动计算机、移动电话、移动式游戏装置或电子图书)、和具有记录媒质的图像再现设备。图21A至23B示出这些电子装置的一些实例。
图21A是移动电话，由主体2001、声音输出单元2002、声音输入单元2003、显示单元2004、操作开关2005、和天线2006构成。
本发明的电光器件可以用于显示单元2004，本发明的半导体电路可以用于声音输出单元2002、声音输入单元2003、或CPU和存储器或类似部件。
图21B是视频摄像机，由主体2101、显示单元2102、声音输入单元2103、操作开关2104、电池2105和图像接收单元2106构成。本发明的电光器件可以用于显示单元2102，本发明的半导体电路可以用于声音输入单元2103、或CPU和存储器或类似部件。
图21C是便携计算机，由主体2201、摄像机单元2202、图像接收单元2203、工作开关2204、显示单元2205构成。本发明的电光器件可以用于显示单元2205，本发明的半导体电路可以用于CPU和存储器或类似部件。
图21D是目镜式显示器，由主体2301、显示单元2302、支撑臂单元2303构成。本发明的电光器件可以用于显示单元2302，本发明的半导体电路可以用于CPU和存储器或类似部件。
图21E是背投式投影仪(投影电视)，由主体2401、光源2402、液晶显示单元2403、偏振光束分束器2404、反射镜2405和2406、以及屏幕2407构成。本发明可以用于液晶显示器件2403，本发明的半导体电路可以用于CPU和存储器或类似部件。
图21F是前投式投影仪，由主体2501、光源2502、液晶显示器2503、光路系统2504、和屏幕2505构成。本发明可以用于液晶显示器件2503，本发明的半导体电路可以用于CPU和存储器或类似部件。
图22A是个人计算机，由主体2601、图像输入单元2602、显示单元2603、键盘2604等构成。本发明的电光器件可以用于显示单元2603，本发明的半导体电路可以用于CPU和存储器或类似部件。
图22B是电子游戏装置(游戏装置)，包括主体2701、记录媒质2702、显示单元2703、和控制器2704。电子游戏装置输出的声音和图像在具有主体2705和显示单元2706的显示器中再现。作为控制器2704和主体2701之间或电子游戏装置和显示器之间的通讯装置，可以使用有线通讯、无线通讯或光通讯。在该实施方案中，利用了这样一种结构，其中红外辐射由传感器单元2707和2708检测。本发明的电光器件可以用于显示单元2703和2706，本发明的半导体电路可以用于CPU和存储器或类似部件。
图22C是一种使用在其上记录了程序的记录媒质(此后称之为记录媒质)的播放器(图像再现装置)，由主体2801、显示单元2802、扬声器单元2803、记录媒质2804、和操作开关2805构成。注意DVD(数字多制式视盘)、或CD作为该装置的记录媒质，并可以用作音乐欣赏、电影欣赏、游戏和因特网。本发明的电光器件可以用于显示单元2802、CPU、存储器或类似部件。
图22D是数字摄像机，由主体2901、显示单元2902、目镜单元2903、工作开关2904和图像接收单元(未示出)构成。本发明的电光器件可以用于显示单元2902、CPU、存储器或类似部件。
图23A和23B示出对可以用于图21E中的背投式投影仪和图21F中的前投式投影仪的光学引擎的详细描述。应当注意，图23A是光学引擎，图23B是包含光学引擎的光源光学系统。
图23A所示的光学引擎包括光源光学系统3001、反射镜3002和3005至3007、分色镜3003和3004、光学透镜3008a、3008b和3008c、棱镜3011、液晶显示器件3010、和光学投射系统3012。光学投射系统3012包括具有投射透镜的光学系统。该实施方案示出一个实例，其中液晶显示器件3010是利用三个透镜的“三板型”，但也可使用“单板型”。此外，操作员可以在图23A中的箭头所示的光路中提供光学透镜、具有偏振功能的膜、调整相位差的膜、或IR膜等。
如图23B所示，光源光学系统3001包括光源3013和3014、复合棱镜3015、准直透镜3016和3020、透镜阵列3017和3018、和偏振转换元件3019。注意，图23B所示的光源光学系统使用了两个光源，但是也可以使用一个光源。还可以使用三个或更多的光源。此外，操作员可以提供适用于光源光学系统的光路的光学透镜、具有偏振功能的膜、调整相位差的膜、或IR膜等。
如上所述，本发明的应用范围非常广泛，可以用于各个领域中的电子装置。此外，利用结合实施方案1至20中的任一结构的方案可以制作出实施方案21的电子装置。
根据本发明，具有不同厚度的栅绝缘膜的TFT可以制作在同一衬底上。此外，对于电光器件，通常是AM-LCD，和包括具有将电光器件作为显示单元的电子装置的半导体器件，有可能根据电路所要求的规范，配置出具有相应性能的电路。并且可以显著地提高半导体器件的性能和可靠性。
另外，存储电容介质可以在不增加工艺数目的条件下制作得更薄，在小区域中具有大电容量的存储电容可以制作在电光器件的像素单元中。因此，在对角线为1英寸或更小的电光器件中可以在不降低孔径比的条件下获得足够的存储电容。

Claims (6)

1.在同一衬底上具有驱动电路单元和像素单元的半导体器件，其中：
所述驱动电路单元的驱动TFT，和所述像素单元的像素TFT，各自具有膜厚相互不同的栅绝缘膜；和
制作在所述像素单元中的存储电容器的介质的膜厚度与所述驱动TFT的栅绝缘膜厚度相同。
2.在同一衬底上具有驱动电路单元和像素单元的半导体器件，其中：
所述驱动电路单元的驱动TFT的栅绝缘膜厚度比所述像素单元的像素TFT的栅绝缘膜厚度薄；和
制作在所述像素单元中的存储电容器的介质的膜厚度与所述驱动TFT的栅绝缘膜厚度相同。
3.权利要求1或2的半导体器件，其中：
所述像素TFT的栅绝缘膜厚度在50和200nm之间；
所述驱动TFT的栅绝缘膜厚度在5和50nm之间。
4.权利要求1或2的半导体器件，其中：
所述存储电容器包括来自半导体膜的电极；和
在所述电极中包含由镍、钴、钯、锗、铂、铁、或铜构成的组中选出的元素，其浓度为1×1019原子/cm3或更高。
5.权利要求4的半导体器件，其中，所述电极中包含元素周期表中的15族元素，其浓度在5×1018和1×1020原子/cm3之间。
6.电装置，其中权利要求1至5之一的半导体器件用作显示单元。
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