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CN104377239A - 半导体器件及其制造方法 - Google Patents

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CN104377239A CN201410373778.7A CN201410373778A CN104377239A CN 104377239 A CN104377239 A CN 104377239A CN 201410373778 A CN201410373778 A CN 201410373778A CN 104377239 A CN104377239 A CN 104377239A
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Abstract

本发明公开了一种半导体器件及其制造方法，该半导体器件包括：构造成形成在衬底上的电子渡越层；构造成形成在电子渡越层上的电子供给层；构造成形成在电子供给层上的上表面层；构造成形成在电子供给层或上表面层上的栅电极；构造成形成在上表面层上的源电极和漏电极；以及构造成在形成源电极和漏电极的区域正下方的上表面层和电子供给层中形成的第一导电类型区域。电子供给层由包含In的氮化物半导体形成。上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。

Description

半导体器件及其制造方法
技术领域
本发明一般性涉及一种半导体器件及其制造方法。
背景技术
氮化物半导体，如氮化镓(GaN)、氮化铝(AlN)和氮化铟(InN)或者这些材料的混合晶体具有宽的带隙，并且用作高输出电子器件、短波长发光器件等。为用作高输出器件，已经开发了与场效应晶体管(FET)(特别地，高电子迁移率晶体管(HEMT))相关联的技术。因为使用这样的氮化物半导体的HEMT可以用大电流、高电压以及低导通电阻操作，所以使用这样的氮化物半导体的HEMT被用于高输出、高效率放大器或高功率开关器件等。
在这样的氮化物半导体中，具有使用InAlN作为电子供给层的InAlN/GaN结构的HEMT具有大的InAlN自发极化，并且可以生成比具有AlGaN/GaN结构的HEMT更多的2DEG。因此，具有InAlN/GaN结构的HEMT的导通电阻可以比具有AlGaN/GaN结构的HEMT的导通电阻低，通过这样可改善半导体器件的特性。
[相关技术文献]
[专利文献]
[专利文献1]日本公开特许公报第2002-359256号
[专利文献2]日本专利第3740744号
然而，当将InAlN用在半导体器件中时，如果在制造过程期间在高温下执行例如加热的处理，则In(铟)倾向于被消除。如果这样的In的消除出现在使用InAlN的半导体器件中，则其降低了半导体器件的特性，因此其不是优选的。
因此，期望一种半导体器件及其制造方法，用于可以在不降低特性的情况下制造的使用InAlN的半导体器件。
发明内容
根据本发明的至少一个实施方案，一种半导体器件包括：构造成形成在衬底上的电子渡越层；构造成形成在电子渡越层上的电子供给层；构造成形成在电子供给层上的上表面层；构造成形成在电子供给层或上表面层上的栅电极；构造成形成在上表面层上的源电极和漏电极；以及构造成在形成源电极和漏电极的区域正下方的上表面层和电子供给层中形成的第一导电类型区域，其中电子供给层由包含In的氮化物半导体形成，其中上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
另外，根据本发明的至少另一实施方案，一种半导体器件包括：构造成形成在衬底上的电子渡越层；构造成形成在电子渡越层上的电子供给层；构造成形成在电子供给层上的上表面层；构造成形成在电子供给层或上表面层上的栅电极；构造成形成在电子供给层上的源电极和漏电极；以及构造成在形成源电极和漏电极的区域正下方的电子供给层中形成的第一导电类型区域，其中电子供给层由包含In的氮化物半导体形成，其中上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
另外，根据本发明的至少另一实施方案，一种半导体器件包括：构造成形成在衬底上的电子渡越层；构造成形成在电子渡越层上的电子供给层；构造成形成在电子供给层上的上表面层；构造成形成在电子供给层或上表面层上的栅电极；构造成形成在电子供给层上的源电极和漏电极；以及构造成形成在接触源电极和漏电极的电子渡越层中的第一导电类型区域，其中电子供给层由包含In的氮化物半导体形成，其中上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
另外，根据本发明的至少另一实施方案，一种半导体器件包括：构造成形成在衬底上的电子渡越层；构造成形成在电子渡越层上的电子供给层；构造成形成在电子供给层上的上表面层；构造成形成在上表面层上的绝缘膜；构造成形成在绝缘膜上的栅电极；以及构造成形成在上表面层或电子供给层上的源电极和漏电极，其中电子供给层由包含In的氮化物半导体形成，其中上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
另外，根据本发明的至少另一实施方案，一种半导体器件的制造方法包括：通过外延生长在衬底上依次形成电子渡越层、电子供给层和上表面层；在电子供给层和上表面层中的待形成源电极和漏电极正下方的区域中注入第一导电类型的杂质元素的离子；施加热以活化离子使得具有注入的离子的区域变成第一导电类型区域；在上表面层上形成源电极和漏电极；在上表面层上形成栅电极，其中电子供给层由包含In的氮化物半导体形成，其中上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
另外，根据本发明的至少另一实施方案，一种半导体器件的制造方法包括：通过外延生长在衬底上依次形成电子渡越层、电子供给层和上表面层；在电子供给层和上表面层的待形成源电极和漏电极正下方的区域中注入第一导电类型的杂质元素的离子；施加热以活化注入的离子使得具有注入的离子的区域变成第一导电类型区域；去除上表面层的一部分或全部；在上表面层、电子供给层和电子渡越层中之一上形成源电极和漏电极；以及在上表面层或电子供给层上形成栅电极，其中电子供给层由包含In的氮化物半导体形成，其中上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
另外，根据本发明的至少另一实施方案，一种半导体器件的制造方法包括：通过外延生长在衬底上依次形成电子渡越层、电子供给层和上表面层；在上表面层上形成绝缘膜；在形成绝缘膜后施加热；在上表面层上形成源电极和漏电极；以及在绝缘膜上形成栅电极，其中电子供给层由包含In的氮化物半导体形成，其中上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
根据本发明的至少一个实施方案，可以获得具有有利特性的使用InAlN的半导体器件。
附图说明
图1是电子供给层由InAlN形成的半导体器件的结构图；
图2A至图2C是示出了具有图1所示的结构的半导体器件的制造方法的第一流程图；
图3A至图3C是示出了具有图1所示的结构的半导体器件的制造方法的第二流程图；
图4是根据第一实施方案的半导体器件的结构图；
图5A至图5C是示出了根据第一实施方案的半导体器件的制造方法的第一流程图；
图6A至图6C是示出了根据第一实施方案的半导体器件的制造方法的第二流程图；
图7是根据第二实施方案的半导体器件的结构图；
图8A至图8C是示出了根据第二实施方案的半导体器件的制造方法的第一流程图；
图9A至图9C是示出了根据第二实施方案的半导体器件的制造方法的第二流程图；
图10A至图10B是示出了根据第二实施方案的半导体器件的制造方法的第三流程图；
图11是根据第三实施方案的半导体器件的结构图；
图12A至图12C是示出了根据第三实施方案的半导体器件的制造方法的第一流程图；
图13A至图13C是示出了根据第三实施方案的半导体器件的制造方法的第二流程图；
图14A至图14B是示出了根据第三实施方案的半导体器件的制造方法的第三流程图；
图15是根据第四实施方案的半导体器件的结构图；
图16A至图16C是示出了根据第四实施方案的半导体器件的制造方法的第一流程图；
图17A至图17C是示出了根据第四实施方案的半导体器件的制造方法的第二流程图；
图18是根据第五实施方案的半导体器件的结构图；
图19A至图19C是示出了根据第五实施方案的半导体器件的制造方法的第一流程图；
图20A至图20C是示出了根据第五实施方案的半导体器件的制造方法的第二流程图；
图21是根据第六实施方案的半导体器件的结构图；
图22A至图22C是示出了根据第六实施方案的半导体器件的制造方法的第一流程图；
图23A至图23B是示出了根据第六实施方案的半导体器件的制造方法的第二流程图；
图24是根据第七实施方案的在分立封装件中的半导体器件的示意图；
图25是根据第七实施方案的电源装置的电路图；以及
图26是根据第七实施方案的高输出放大器的电路图。
具体实施方式
下面将参照附图来描述本发明的实施方案。注意相同的附图标记赋予相同的部件，并且可以省略对它们的重复描述。
[第一实施方案]
首先，将描述一种HEMT，所述HEMT具有在其电子供给层中使用InAlN的结构。图1是电子供给层由InAlN形成的HEMT的结构图。具有该结构的HEMT具有形成在由SiC等制成的衬底910上的层，其中这些层包括依次堆叠的由AlN等形成的缓冲层911、由i-GaN形成的电子渡越层921、以及由InAlN形成的电子供给层922。利用该结构，在电子渡越层921中的电子渡越层921与电子供给层922之间的界面附近产生2DEG 921a。另外，在电子供给层922上形成栅电极941、源电极942和漏电极943。
在具有该结构的HEMT中，InAlN具有宽的带隙，这使得如果源电极942和漏电极943直接形成在InAlN上，则接触电阻变大，所以这不是优选的。因此，存在一种通过在形成源电极942和漏电极943的区域中向电子供给层922和电子渡越层921中离子注入杂质元素如Si来形成n型区域920a的方法。这使得可以降低形成n型区域920a的区域中由InAlN制成的电子供给层922的与源电极942和漏电极943之间的接触电阻。
接下来，将基于图2A至图3C来描述对于具有图1所示的结构的HEMT的制造方法。
首先，如图2A所示，在由SiC等制成的衬底910上形成包括缓冲层911、电子渡越层921和电子供给层922的层。注意缓冲层911、电子渡越层921和电子供给层922是通过使用MOCVD(金属有机化学气相沉积)的外延生长形成的。缓冲层911由包括AlN等的材料形成，并且电子渡越层921由GaN形成，两者在约1000℃的衬底温度下形成。电子供给层922由InAlN(例如，In0.17Al0.83N)在约500℃至800℃的衬底温度下形成。
接下来，如图2B所示，在待形成源电极942和漏电极943的区域正下方的电子供给层922和电子渡越层921中使用杂质元素如Si向待形成n型区域920a的区域920b施用离子注入。具体地，使用杂质元素如Si向电子供给层922和电子渡越层921中待形成n型区域920a的区域920b施用离子注入以具有约1×1020/cm3的密度。
接下来，如图2C所示，在电子供给层922上由厚度约200nm的SiN形成热保护膜931。热保护膜931通过CVD(化学气相沉积)形成，并且具有非晶态。注意热保护膜931在随后执行Si活化退火时用作保护膜。如果在没有形成这样的热保护膜931的情况下进行活化退火，则由InAlN形成的电子供给层922的表面会变得粗糙，这降低了半导体器件的特性。
接下来，如图3A所示，进行Si活化退火。具体地，执行RTA(快速热退火)以在约1100℃的温度下对其加热一分钟。这活化了掺杂在区域920b中的Si，从而使区域920b变成n型区域920a。注意优选的是在大于或等于900℃和小于或等于1500℃的温度下执行Si活化退火，因为Si在小于900℃的温度下无法被活化。
接下来，如图3B所示，通过使用包括氢氟酸的溶剂来去除热保护膜931。
接下来，如图3C所示，在电子供给层922上形成栅电极941、源电极942和漏电极943。注意源电极942和漏电极943形成在电子供给层922中的n型区域920a上。由此，可以制造具有图1所示结构的HEMT。
在通过这样的制造方法制造的HEMT中，包含在电子供给层922中的In在图3A所示的Si活化退火期间被消除，并且In渗入由SiN形成的热保护膜931的内部。这导致电子供给层922中的In缺陷。如果在电子供给层922中出现这样的In缺陷，则减少了所生成的2DEG 921a，并且导通电阻变高。
(半导体器件)
接下来，将基于图4来描述根据本发明的一个实施方案的半导体器件。本实施方案中的半导体器件具有形成在由SiC等制成的衬底10上的层，其中这些层包括依次堆叠的由AlN等形成的缓冲层11、由i-GaN形成的电子渡越层21、由InAlN形成的电子供给层22以及由AlGaN形成的上表面层23。利用该结构，在电子渡越层21中的电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
衬底10可以由除SiC之外的材料如Si形成。另外，电子渡越层21形成为具有约2μm的厚度，电子供给层22由厚度约10nm的In0.17Al0.83N形成，并且上表面层23由厚度约10nm的Al0.2Ga0.8N形成。
在上表面层23上形成栅电极41、源电极42和漏电极43。另外，通过在形成源电极42和漏电极43的区域中使用杂质元素如Si向上表面层23、电子供给层22、以及电子渡越层21施用离子注入而形成n型区域20a。这使得可以降低形成n型区域20a的区域中上表面层23的与源电极42和漏电极43的接触电阻。
在本实施方案中，电子渡越层21由包含In的氮化物半导体InAlN形成，或者可以由InGaN或InAlGaN形成。另外，可以将该结构修改成具有形成在电子渡越层21与电子供给层22之间的由AlN制成的中间层。电子供给层22可以由InAlGaN形成。在InAlN等的情况中，确定在超过800℃的衬底温度下In的消除。因此，在形成InAlN等的电子供给层22时，优选的是将衬底温度设置成大于或等于500℃并且小于或等于800℃。
另外，在氮化物半导体中上表面层23可以形成为不包含In的层。例如，其可以由选自B、Al、Ga中的一种或更多种元素的氮化物(包括GaN、AlN、以及BGaN)形成。另外，在本实施方案中，上表面层23在与用于形成电子供给层22的衬底温度基本相同的衬底温度下形成为膜。
(半导体器件的制造方法)
接下来，将基于图5A至图6C来描述本实施方案中的半导体器件的制造方法。
首先，如图5A所示，通过使用MOCVD的外延生长在由SiC等制成的衬底10上形成包括缓冲层11、电子渡越层21、电子供给层22和上表面层23的层。缓冲层11由包括AlN等的材料形成，并且电子渡越层21由GaN形成，两者在约1000℃的衬底温度下形成。电子供给层22由InAlN(例如，In0.17Al0.83N)在约500℃至800℃的衬底温度下形成。上表面层23由AlGaN(例如，Al0.2Ga0.8N)在约800℃的衬底温度下形成。
接下来，如图5B所示，使用杂质元素如Si向位于待形成源电极42和漏电极43的区域正下方的区域20b中的上表面层23、电子供给层22、以及电子渡越层21施用离子注入，并且区域20b待形成为n型区域20a。具体地，在上表面层23、电子供给层22、以及电子渡越层21中使用杂质元素如Si向待形成n型区域20a的区域20b施用离子注入以具有约1×1020/cm3的密度。例如，当进行Si离子注入时，在40keV的加速电压和1×1015/cm2的剂量下注入Si离子。
接下来，如图5C所示，在上表面层23上由厚度约200nm的SiN形成热保护膜31。热保护膜31通过CVD(化学气相沉积)形成，并且具有非晶态。
接下来，如图6A所示，进行Si活化退火。具体地，执行RTA以在约1100℃的温度下对其加热一分钟。这活化了掺杂在区域20b中的Si，并且区域20b变成n型区域20a。
接下来，如图6B所示，通过使用包括氢氟酸的溶剂来去除热保护膜31。
接下来，如图6C所示，在上表面层23上形成栅电极41、源电极42、和漏电极43。注意源电极42和漏电极43形成在上表面层23中的n型区域20a上。由此，可以制造根据本实施方案的半导体器件。
在本实施方案中，上表面层23形成为通过在由InAlN形成的电子供给层22上外延生长而形成的AlGaN晶体膜。获得的发现是通过在InAlN上形成该AlGaN晶体膜抑制了电子供给层22中In的消除，即使是在如1100℃的高温下对其加热也是如此。因此，在本实施方案中，掺杂Si的区域20b可以变成n型区域20a而不造成电子供给层22中In缺陷。因此，在本实施方案中，由于2DEG 21a没有减少所以导通电阻没有变大，并且可以降低源电极42和漏电极43处的接触电阻。
[第二实施方案]
接下来，将描述第二实施方案。
(半导体器件)
接下来，将基于图7来描述根据本发明的半导体器件。本实施方案中的半导体器件具有形成在由SiC等制成的衬底10上的层，其中这些层包括依次堆叠的由AlN等形成的缓冲层11、由i-GaN形成的电子渡越层21、由InAlN形成的电子供给层22以及由AlGaN形成的上表面层23。利用该结构，在电子渡越层21中的电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
衬底10可以由除SiC之外的材料如Si形成。另外，电子渡越层21形成为具有约2μm的厚度，电子供给层22由厚度约10nm的In0.17Al0.83N形成，并且上表面层23由厚度约10nm的Al0.2Ga0.8N形成。
在上表面层23上形成源电极42和漏电极43。通过去除上表面层23的一部分在形成栅电极41的区域中形成开口23a，并且在上表面层23中的开口23a处的电子供给层22上形成栅电极41。这缩短了栅电极41与2DEG 21a之间的距离，利用这一点可以改进高频特性。另外，通过在形成源电极42和漏电极43的区域中使用杂质元素如Si向上表面层23、电子供给层22和电子渡越层21施用离子注入而形成n型区域20a。这使得可以降低在形成n型区域20a的区域中上表面层23的与源电极42和漏电极43之间的接触电阻。
(半导体器件的制造方法)
接下来，将基于图8A至图10B来描述本实施方案中的半导体器件的制造方法。
首先，如图8A所示，通过使用MOCVD的外延生长在由SiC等制成的衬底10上形成包括缓冲层11、电子渡越层21、电子供给层22和上表面层23的层。缓冲层11由包括AlN等的材料形成，并且电子渡越层21由GaN形成，两者在约1000℃的衬底温度下形成。电子供给层22由InAlN(例如，In0.17Al0.83N)在约500℃至800℃的衬底温度下形成。上表面层23由AlGaN(例如，Al0.2Ga0.8N)在约800℃的衬底温度下形成。
接下来，如图8B所示，在位于待形成源电极42和漏电极43的区域正下方的区域20b中使用杂质元素如Si向上表面层23、电子供给层22和电子渡越层21施用离子注入，并且区域20b待形成为n型区域20a。具体地，在上表面层23、电子供给层22和电子渡越层21中使用杂质元素如Si向待形成n型区域20a的区域20b施用离子注入以具有约1×1020/cm3的密度。例如，当进行Si离子注入时，在40keV的加速电压和1×1015/cm2的剂量下注入Si离子。
接下来，如图8C所示，在上表面层23上由厚度约200nm的SiN形成热保护膜31。热保护膜31通过CVD(化学气相沉积)形成，并且具有非晶态。
接下来，如图9A所示，进行Si活化退火。具体地，执行RTA以在约1100℃的温度下对其加热一分钟。这活化了掺杂在区域20b中的Si，并且区域20b变成n型区域20a。
接下来，如图9B所示，通过使用包括氢氟酸的溶剂来去除热保护膜31。
接下来，如图9C所示，在上表面层23上形成源电极42和漏电极43。注意源电极42和漏电极43形成在上表面层23中的n型区域20a上。
接下来，如图10A所示，通过去除待形成栅电极41的区域中的上表面层23并且露出电子供给层22的表面来形成开口23a。具体地，通过在上表面层23上施加光致抗蚀剂，然后将该光致抗蚀剂通过曝光装置进行曝光并且进行显影而在待形成开口23a的区域中形成具有开口的光致抗蚀剂图案(未示出)。然后，通过去除未形成光致抗蚀剂图案的区域中的上表面层23，通过使用氯基气体的干法蚀刻，以及露出电子供给层22来形成开口23a。然后，通过有机溶剂等去除光致抗蚀剂图案(未示出)。
接下来，如图10B所示，在开口23a处的电子供给层22上形成栅电极41。由此，可以制造根据本实施方案的半导体器件。
注意除上述内容之外的内容与第一实施方案中的基本相同。
[第三实施方案]
接下来，将描述第三实施方案。
(半导体器件)
将基于图11来描述根据本发明的半导体器件。本实施方案中的半导体器件具有形成在由SiC等制成的衬底10上的层，其中这些层包括依次堆叠的由AlN等形成的缓冲层11、由i-GaN形成的电子渡越层21、由InAlN形成的电子供给层22、以及由AlGaN形成的上表面层23。利用该结构，在电子渡越层21中的电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
衬底10可以由除SiC之外的材料如Si形成。另外，电子渡越层21形成为具有约2μm的厚度，电子供给层22由厚度约10nm的In0.17Al0.83N形成，并且上表面层23由厚度约10nm的Al0.2Ga0.8N形成。
在上表面层23上形成栅电极41。另外，在形成源电极42和漏电极43的区域中去除上表面层23、电子供给层22和电子渡越层21的一部分。由此，在本实施方案中，形成接触电子渡越层21的源电极42和漏电极43。另外，通过在形成源电极42和漏电极43的相邻区域中使用杂质元素如Si向上表面层23、电子供给层22和电子渡越层21施用离子注入而形成n型区域20a。因为电子渡越层21直接接触源电极42和漏电极43，所以这使得可以进一步降低接触电阻，。
(半导体器件的制造方法)
接下来，将基于图12A至图14B来描述本实施方案中的半导体器件的制造方法。
首先，如图12A所示，通过使用MOCVD的外延生长在由SiC等制成的衬底10上形成包括缓冲层11、电子渡越层21、电子供给层22和上表面层23的层。缓冲层11由包括AlN等的材料形成，并且电子渡越层21由GaN形成，两者在约1000℃的衬底温度下形成。电子供给层22由InAlN(例如，In0.17Al0.83N)在约500℃至800℃的衬底温度下形成。上表面层23由AlGaN(例如，Al0.2Ga0.8N)在约800℃的衬底温度下形成。
接下来，如图12B所示，在待形成源电极42和漏电极43的区域20b中使用杂质元素如Si向上表面层23、电子供给层22和电子渡越层21施用离子注入，并且区域20b待形成为n型区域20a。具体地，在上表面层23、电子供给层22和电子渡越层21中使用杂质元素如Si向待形成n型区域20a的区域20b施用离子注入以具有约1×1020/cm3的密度。例如，当进行Si离子注入时，在40keV的加速电压和1×1015/cm2的剂量下注入Si离子。
接下来，如图12C所示，在上表面层23上由厚度约200nm的SiN形成热保护膜31。热保护膜31通过CVD(化学气相沉积)形成，并且具有非晶态。
接下来，如图13A所示，进行Si活化退火。具体地，执行RTA以在约1100℃的温度下对其加热一分钟。这活化了掺杂在区域20b中的Si，并且区域20b变成n型区域20a。
接下来，如图13B所示，通过使用包括氢氟酸的溶剂来去除热保护膜31。
接下来，如图13C所示，通过在待形成源电极42和漏电极43的区域中去除上表面层23、电子供给层22和电子渡越层21中的一部分来形成开口24a。具体地，通过在上表面层23上施加光致抗蚀剂，然后将该光致抗蚀剂通过曝光装置进行曝光并且进行显影而在待形成开口24a的区域中形成具有开口的光致抗蚀剂图案(未示出)。然后，通过去除未形成光致抗蚀剂图案的区域中的上表面层23、电子供给层22和电子渡越层21的一部分，通过使用氯基气体的干法蚀刻，以及露出电子渡越层21来形成开口24a。然后，通过有机溶剂等去除光致抗蚀剂图案(未示出)。
接下来，如图14A所示，在开口24a处形成源电极42和漏电极43。
接下来，如图14B所示，在上表面层23上的预定区域处形成栅电极41。由此，可以制造根据本实施方案的半导体器件。
注意除上述内容之外的内容与第一实施方案中的基本相同。
[第四实施方案]
接下来，将描述第四实施方案。
(半导体器件)
接下来，将基于图15来描述根据本发明的半导体器件。本实施方案的半导体器件具有形成在由SiC等制成的衬底10上的层，其中这些层包括依次堆叠的由AlN等形成的缓冲层11、由i-GaN形成的电子渡越层21、由InAlN形成的电子供给层22。利用该结构，在电子渡越层21中的电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
衬底10可以由除SiC之外的材料如Si形成。另外，电子渡越层21形成为具有约2μm的厚度，并且电子供给层22由厚度约10nm的In0.17Al0.83N形成。
在电子供给层22上形成栅电极41、源电极42和漏电极43。另外，通过在形成源电极42和漏电极43的区域处使用杂质元素如Si向电子供给层22和电子渡越层21施用离子注入来形成n型区域20a。这使得可以降低与源电极42和漏电极43的接触电阻。
(半导体器件的制造方法)
接下来，将基于图16A至图17C来描述本实施方案中的半导体器件的制造方法。
首先，如图16A所示，通过使用MOCVD的外延生长在由SiC等制成的衬底10上形成包括缓冲层11、电子渡越层21、电子供给层22和上表面层23的层。缓冲层11由包括AlN等的材料形成，并且电子渡越层21由GaN形成，两者在约1000℃的衬底温度下形成。电子供给层22由InAlN(例如，In0.17Al0.83N)在约500℃至800℃的衬底温度下形成。上表面层23由AlGaN(例如，Al0.2Ga0.8N)在约800℃的衬底温度下形成。
接下来，如图16B所示，在位于待形成源电极42和漏电极43的区域正下方的区域20b中使用杂质元素如Si向上表面层23、电子供给层22和电子渡越层21施用离子注入，并且区域20b待形成为n型区域20a。具体地，在上表面层23、电子供给层22和电子渡越层21中使用杂质元素如Si向待形成n型区域20a的区域20b施用离子注入以具有约1×1020/cm3的密度。例如，当进行Si离子注入时，在40keV的加速电压和1×1015/cm2的剂量下注入Si离子。
接下来，如图16C所示，在上表面层23上由具有约200nm的厚度的SiN形成热保护膜31。热保护膜31通过CVD(化学气相沉积)形成，并且具有非晶态。
接下来，如图17A所示，进行Si活化退火。具体地，执行RTA以在约1100℃的温度下对其加热一分钟。这活化了掺杂在区域20b中的Si，并且区域20b变成n型区域20a。
接下来，如图17B所示，通过使用包括氢氟酸的溶剂来去除热保护膜31，接着，通过干法蚀刻或湿法蚀刻来去除上表面层23以露出电子供给层22的表面。
接下来，如图17C所示，在电子供给层22上形成栅电极41、源电极42和漏电极43。注意源电极42和漏电极43形成在电子供给层22中的n型区域20a上。由此，可以制造根据本实施方案的半导体器件。
注意虽然在本实施方案中描述了形成热保护膜31的实例，但是可以制造没有形成热保护膜31的基本相同的半导体器件。这是因为形成在电子供给层22上的上表面层23为晶体膜，利用该晶体膜即使没有形成热保护膜31，电子供给层22的表面也不会变粗糙。注意除上述内容之外的内容与第一实施方案中的基本相同。
[第五实施方案]
接下来，将描述第五实施方案。
(半导体器件)
接下来，将基于图18来描述根据本发明的半导体器件。本实施方案中的半导体器件具有形成在由SiC等制成的衬底10上的层，其中这些层包括依次堆叠的由AlN等形成的缓冲层11、由i-GaN形成的电子渡越层21、由AlN形成的中间层25以及由InAlN形成的电子供给层22。利用该结构，在电子渡越层21中的电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
衬底10可以由除SiC之外的材料如Si形成。另外，电子渡越层21形成为具有约2μm的厚度，并且电子供给层22由厚度约10nm的In0.17Al0.83N形成。另外，中间层25具有约1nm的厚度。
在电子供给层22上形成栅电极41、源电极42和漏电极43。另外，通过在形成源电极42和漏电极43的区域处使用杂质元素如Si向电子供给层22和电子渡越层21施用离子注入而形成n型区域20a。这使得可以降低与源电极42和漏电极43的接触电阻。
(半导体器件的制造方法)
接下来，将基于图19A至图20C来描述本实施方案中的半导体器件的制造方法。
首先，如图19A所示，通过使用MOCVD的外延生长在由SiC等制成的衬底10上形成包括缓冲层11、电子渡越层21、中间层25、电子供给层22和上表面层23的层。缓冲层11由包括AlN等的材料形成，电子渡越层21由GaN形成，并且中间层25由AlN形成，这些层全部在约1000℃的衬底温度下形成。电子供给层22由InAlN(例如，In0.17Al0.83N)在约500℃至800℃的衬底温度下形成。上表面层23由AlGaN(例如，Al0.2Ga0.8N)在约800℃的衬底温度下形成。
接下来，如图19B所示，在待形成源电极42和漏电极43的区域正下方的上表面层23、电子供给层22、中间层25和电子渡越层21中使用杂质元素如Si向待形成n型区域20a的区域20b施用离子注入。具体地，在上表面层23、电子供给层22、中间层25和电子渡越层21中使用杂质元素如Si向待形成n型区域20a的区域20b施加离子注入以具有约1×1020/cm3的密度。例如，当进行Si离子注入时，在40keV的加速电压和1×1015/cm2的剂量下注入Si离子。
接下来，如图19C所示，在上表面层23上由厚度约200nm的SiN形成热保护膜31。热保护膜31通过CVD(化学气相沉积)形成，并且具有非晶态。
接下来，如图20A所示，进行Si活化退火。具体地，执行RTA以在约1100℃的温度下对其加热一分钟。这活化了掺杂在区域20b中的Si，并且区域20b变成n型区域20a。
接下来，如图20B所示，通过使用包括氢氟酸的溶剂来去除热保护膜31，接着，通过干法蚀刻或湿法蚀刻来去除上表面层23以露出电子供给层22的表面。
接下来，如图20C所示，在电子供给层22上形成栅电极41、源电极42和漏电极43。注意源电极42和漏电极43形成在电子供给层22中的n型区域20a上。由此，可以制造根据本实施方案的半导体器件。
注意除上述内容以外的内容与第四实施方案中的基本相同。另外，可以将具有如本实施方案中的中间层25的结构应用于第一实施方案至第三实施方案的半导体器件。
[第六实施方案]
接下来，将描述第六实施方案。
(半导体器件)
接下来，将基于图21来描述根据本发明的半导体器件。本发明的半导体器件具有其中在栅电极41下方形成绝缘膜60的结构，而不是其中在接触源电极42和漏电极43的氮化物半导体层中形成n型区域20a的结构。在形成绝缘膜60的这样的半导体器件中，可以通过例如在形成绝缘膜60之后在800℃等的高温下对其加热来改进半导体器件的特性。
具体地，本实施方案的半导体器件具有形成在由SiC等制成的衬底10上的层，其中这些层包括依次堆叠的由AlN等形成的缓冲层11、由i-GaN形成的电子渡越层21、由InAlN形成的电子供给层22以及由AlGaN形成的上表面层23。利用该结构，在电子渡越层21中的电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
衬底10可以由除SiC之外的材料如Si形成。另外，电子渡越层21形成为具有约2μm的厚度，电子供给层22由厚度约10nm的In0.17Al0.83N形成，并且上表面层23由厚度约10nm的Al0.2Ga0.8N形成。
在上表面层23上形成源电极42和漏电极43。另外，在上表面层23上没有形成源电极42和漏电极43的区域中形成绝缘膜60，并且在绝缘膜60上的预定区域中形成栅电极41。在本实施方案中，绝缘膜60由氧化铝(Al2O3)形成以具有约40nm的厚度。
(半导体器件的制造方法)
接下来，将基于图22A至图23B来描述本实施方案中的半导体器件的制造方法。
首先，如图22A所示，通过使用MOCVD的外延生长在由SiC等制成的衬底10上形成包括缓冲层11、电子渡越层21、电子供给层22和上表面层23的层。缓冲层11由包括AlN等的材料形成，并且电子渡越层21由GaN形成，两者在约1000℃的衬底温度下形成。电子供给层22由InAlN(例如，In0.17Al0.83N)在约500℃至800℃的衬底温度下形成。上表面层23由AlGaN(例如，Al0.2Ga0.8N)在约800℃的衬底温度下形成。
接下来，如图22B所示，在上表面层23上形成绝缘膜60。具体地，在上表面层23上通过ALD(原子层沉积)形成厚度约40nm的氧化铝(Al2O3)膜，以形成绝缘膜60。注意在形成绝缘膜60之后，通过RTA在氮气气氛中约800℃的温度下对其加热一分钟，利用这一点可以改进所制造的半导体器件的特性。
接下来，如图22C所示，通过去除待形成源电极42和漏电极43的区域中的绝缘膜60来形成开口60a。具体地，通过在绝缘膜60上施加光致抗蚀剂，然后将该光致抗蚀剂通过曝光装置进行曝光并且进行显影而形成在待形成源电极42和漏电极43的区域中具有开口的光致抗蚀剂图案(未示出)。然后，通过去除未形成光致抗蚀剂图案的区域中的绝缘膜60，通过使用氯基气体的干法蚀刻，以及露出上表面层23的表面来形成开口60a。然后，通过有机溶剂等去除光致抗蚀剂图案(未示出)。
接下来，如图23A所示，在绝缘膜60的开口60a处的露出的上表面层23上形成源电极42和漏电极43。
接下来，如图23B所示，在绝缘膜60上形成栅电极41。由此，可以制造根据本实施方案的半导体器件。
在本实施方案的半导体器件中，在绝缘膜60等中形成数量较少的陷阱水平(trap level)，利用这一点可以实现稳定的操作。
[第七实施方案]
接下来，将描述第七实施方案。本实施方案涉及半导体器件、电源装置以及高频放大器。
本实施方案中的半导体器件包括将基于图24描述的、包括在分立封装件中的、根据第一实施方案至第六实施方案中的任意实施方案的半导体器件。注意图24示意性地示出了分立封装的半导体器件的内部，在该半导体器件中电极等的位置可以与第一实施方案至第六实施方案中的不同。
首先，通过划片(dicing)等切开根据第一实施方案至第六实施方案中的任意实施方案制造的半导体器件以形成半导体芯片410，该半导体芯片410为由GaN半导体材料制成的HEMT。通过管芯附接剂430(例如，钎料)将半导体芯片410固定在引线框420上。
接下来，栅电极441通过接合线431与栅极引线421连接，源电极442通过接合线432与源极引线422连接，并且漏电极443通过接合线433与漏极引线423连接。注意接合线431、432和433由金属材料如Al形成。另外，在本实施方案中栅电极441是与根据第一实施方案至第六实施方案中的任意实施方案的半导体器件的栅电极41连接的栅电极焊盘。另外，源电极442是与源电极42连接的源电极焊盘，并且漏电极443是与漏电极43连接的漏电极焊盘。
接下来，使用成型树脂440通过传递模塑法来进行树脂密封。由此，可以将由GaN半导体材料制成的HEMT制造为分立封装的半导体器件。
另外，本实施方案中的电源装置和高频放大器分别使用第一实施方案至第六实施方案中的半导体器件的一种或更多种。
基于图25，将对根据本实施方案的电源装置进行描述。本实施方案中的电源装置460包括高压一次电路461、低压二次电路462以及布置在一次电路461与二次电路462之间的变压器463。一次电路461包括交流电源464、所谓的“桥式整流电路”465、多个(在图25中实施例中是4个)开关元件466、以及开关元件467。二次电路462包括多个(在图25中的实施例中是3个)开关元件468。在图25中的实施例中，将根据第一至第六实施方案中的任意实施方案的半导体器件用于一次电路461中的开关元件466和467。注意优选的是，一次电路461中的开关元件466和467是常断半导体器件。另外，用于二次电路462中的开关元件468使用由硅形成的普通MISFET(金属绝缘体半导体场效应晶体管)。
另外，基于图26，将对本实施方案中的高频放大器进行描述。本实施方案中的高频放大器470可以例如用于手机的基站的功率放大器。高频放大器470包括数字预失真电路471、混频器472、功率放大器473以及定向耦合器474。数字预失真电路471补偿输入信号的非线性失真。混频器472之一混合对非线性失真经过补偿的输入信号与交流信号。功率放大器473放大混合有交流信号的输入信号。在图26所示的实施例中，功率放大器473包括HEMT或根据第一实施方案至第六实施方案中的任意实施方案的半导体器件。定向耦合器474对输入信号和输出信号进行监测。在图26所示的电路中，例如，通过接通/断开开关，可以通过使用其他的混频器472混合输出信号与交流信号，并且将经混频的信号传输给预失真电路471。
上文中，已经详细描述了本发明的实施方案。此外，本发明不限于这些实施方案，而是可以在不脱离本发明的范围内进行各种变化和改变。

Claims (20)

1.一种半导体器件，包括：
形成在衬底上的电子渡越层；
形成在所述电子渡越层上的电子供给层；
形成在所述电子供给层上的上表面层；
形成在所述电子供给层或所述上表面层上的栅电极；
形成在所述上表面层上的源电极和漏电极；以及
在形成所述源电极和所述漏电极的区域正下方的所述上表面层和所述电子供给层中形成的第一导电类型区域，
其中所述电子供给层由包含In的氮化物半导体形成，
其中所述上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
2.一种半导体器件，包括：
形成在衬底上的电子渡越层；
形成在所述电子渡越层上的电子供给层；
形成在所述电子供给层上的上表面层；
形成在所述电子供给层或所述上表面层上的栅电极；
形成在所述电子供给层上的源电极和漏电极；以及
在形成所述源电极和所述漏电极的区域正下方的所述电子供给层中形成的第一导电类型区域，
其中所述电子供给层由包含In的氮化物半导体形成，
其中所述上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
3.根据权利要求1所述的半导体器件，其中所述第一导电类型区域还在形成所述源电极和所述漏电极的所述区域正下方的所述电子渡越层的一部分中形成。
4.一种半导体器件，包括：
形成在衬底上的电子渡越层；
形成在所述电子渡越层上的电子供给层；
形成在所述电子供给层上的上表面层；
形成在所述电子供给层或所述上表面层上的栅电极；
形成在所述电子渡越层上的源电极和漏电极；以及
形成在接触所述源电极和所述漏电极的所述电子渡越层中的第一导电类型区域，
其中所述电子供给层由包含In的氮化物半导体形成，
其中所述上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
5.根据权利要求1所述的半导体器件，其中所述第一导电类型为n型。
6.根据权利要求1所述的半导体器件，其中所述第一导电类型区域具有用Si施用的离子注入。
7.一种半导体器件，包括：
形成在衬底上的电子渡越层；
形成在所述电子渡越层上的电子供给层；
形成在所述电子供给层上的上表面层；
形成在所述上表面层上的绝缘膜；
形成在所述绝缘膜上的栅电极；以及
形成在所述上表面层或所述电子供给层上的源电极和漏电极，
其中所述电子供给层由包含In的氮化物半导体形成，
其中所述上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
8.根据权利要求7所述的半导体器件，其中所述绝缘膜由包括氧化铝的材料形成。
9.根据权利要求1所述的半导体器件，还包括：
形成在所述电子渡越层与所述电子供给层之间的中间层，
其中所述中间层由包括AlN的材料形成。
10.根据权利要求1所述的半导体器件，其中所述上表面层由包括AlGaN、GaN、AlN和BGaN中之一的材料形成。
11.根据权利要求1所述的半导体器件，其中所述电子供给层由包括InAlN的材料形成。
12.根据权利要求1所述的半导体器件，其中所述电子渡越层由包括GaN的材料形成。
13.一种半导体器件的制造方法，所述方法包括：
通过外延生长在衬底上依次形成电子渡越层、电子供给层和上表面层；
在所述电子供给层和所述上表面层中的待形成源电极和漏电极处的正下方的区域中注入第一导电类型的杂质元素的离子；
施加热以活化所述离子使得具有所注入的离子的所述区域变成第一导电类型区域；
在所述上表面层上形成所述源电极和所述漏电极；
在所述上表面层上形成栅电极，
其中所述电子供给层由包含In的氮化物半导体形成，
其中所述上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
14.一种半导体器件的制造方法，所述方法包括：
通过外延生长在衬底上依次形成电子渡越层、电子供给层和上表面层；
在所述电子供给层和所述上表面层中的待形成源电极和漏电极处的正下方的区域中注入第一导电类型的杂质元素的离子；
施加热以活化所述所注入的离子使得具有所注入的离子的所述区域变成第一导电类型区域；
去除所述上表面层的一部分或全部；
在所述上表面层、所述电子供给层和所述电子渡越层中之一上形成所述源电极和所述漏电极；以及
在所述上表面层或所述电子供给层上形成栅电极，
其中所述电子供给层由包含In的氮化物半导体形成，
其中所述上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
15.根据权利要求13所述的半导体器件的制造方法，所述方法还包括：
在注入所述第一导电类型的所述杂质元素的所述离子之后在所述上表面层上形成热保护膜，使得所述施加热在所述形成所述热保护膜之后进行；以及
在所述形成所述栅电极、所述源电极和所述漏电极之前去除所述热保护膜。
16.根据权利要求13所述的半导体器件的制造方法，其中所述第一导电类型的所述杂质元素为Si，并且所述施加热在大于或等于900℃和小于或等于1500℃的温度下进行。
17.一种半导体器件的制造方法，所述方法包括：
通过外延生长在衬底上依次形成电子渡越层、电子供给层和上表面层；
在所述上表面层上形成绝缘膜；
在所述形成绝缘膜之后施加热；
在所述上表面层上形成源电极和漏电极；以及
在所述绝缘膜上形成栅电极，
其中所述电子供给层由包含In的氮化物半导体形成，
其中所述上表面层由包括氮化物的材料形成，所述氮化物是选自B、Al和Ga中的一种或更多种元素的氮化物。
18.根据权利要求17所述的半导体器件的制造方法，其中所述绝缘膜由包括氧化铝的材料形成。
19.一种电源装置，包括：
根据权利要求1所述的半导体器件。
20.一种放大器，包括：
根据权利要求1所述的半导体器件。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074964A (zh) * 2016-11-18 2018-05-25 安世有限公司 低电阻低泄漏器件
CN112840440A (zh) * 2018-11-19 2021-05-25 德州仪器公司 具有掺杂区的氮化镓晶体管
CN114005867A (zh) * 2021-09-13 2022-02-01 西安电子科技大学广州研究院 高电子迁移率异质结结构及制备方法、二极管、晶体管
CN118486717A (zh) * 2024-05-31 2024-08-13 深圳平湖实验室 晶体管、其制备方法及电子装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US10867792B2 (en) 2014-02-18 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor (HEMT) having an indium-containing layer and method of manufacturing the same
US10325774B2 (en) 2014-09-18 2019-06-18 Intel Corporation Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices
CN106796952B (zh) 2014-09-25 2020-11-06 英特尔公司 独立式硅台面上的ⅲ-n族外延器件结构
EP3221886A4 (en) 2014-11-18 2018-07-11 Intel Corporation Cmos circuits using n-channel and p-channel gallium nitride transistors
CN106922200B (zh) 2014-12-18 2021-11-09 英特尔公司 N沟道氮化镓晶体管
EP3298628A4 (en) * 2015-05-19 2019-05-22 INTEL Corporation SEMICONDUCTOR COMPONENTS WITH INCREASED DOTED CRYSTALLINE STRUCTURES
WO2016209283A1 (en) 2015-06-26 2016-12-29 Intel Corporation Heteroepitaxial structures with high temperature stable substrate interface material
JP6597046B2 (ja) * 2015-08-20 2019-10-30 住友電気工業株式会社 高電子移動度トランジスタ
JP6627408B2 (ja) * 2015-10-21 2020-01-08 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
JP6623684B2 (ja) * 2015-10-29 2019-12-25 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP2017085006A (ja) * 2015-10-29 2017-05-18 富士通株式会社 化合物半導体装置及びその製造方法
JP6575304B2 (ja) * 2015-10-30 2019-09-18 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP6623691B2 (ja) 2015-10-30 2019-12-25 富士通株式会社 化合物半導体装置及びその製造方法
US9678709B1 (en) 2015-11-25 2017-06-13 Doppler Labs, Inc. Processing sound using collective feedforward
US9703524B2 (en) 2015-11-25 2017-07-11 Doppler Labs, Inc. Privacy protection in collective feedforward
US9584899B1 (en) 2015-11-25 2017-02-28 Doppler Labs, Inc. Sharing of custom audio processing parameters
WO2017111869A1 (en) 2015-12-24 2017-06-29 Intel Corporation Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers
US9780181B1 (en) * 2016-12-07 2017-10-03 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device with multi-function P-type diamond gate
TWI692873B (zh) * 2017-07-03 2020-05-01 世界先進積體電路股份有限公司 高電子遷移率電晶體元件及其製造方法
US10217831B1 (en) 2017-08-31 2019-02-26 Vanguard International Semiconductor Corporation High electron mobility transistor devices
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
US12125888B2 (en) 2017-09-29 2024-10-22 Intel Corporation Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication
JP7032641B2 (ja) * 2018-01-11 2022-03-09 富士通株式会社 化合物半導体装置及びその製造方法
DE112021007447T5 (de) * 2021-04-02 2024-01-25 Mitsubishi Electric Corporation Verfahren zur Herstellung einer Halbleitervorrichtung
JP2022187314A (ja) * 2021-06-07 2022-12-19 住友電気工業株式会社 半導体装置及び半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050124176A1 (en) * 2001-07-17 2005-06-09 Takashi Sugino Semiconductor device and method for fabricating the same and semiconductor device application system
CN103094315A (zh) * 2011-11-02 2013-05-08 富士通株式会社 化合物半导体器件及其制造方法以及电子电路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043778A (en) * 1986-08-11 1991-08-27 Texas Instruments Incorporated Oxide-isolated source/drain transistor
JP3740744B2 (ja) * 1996-07-12 2006-02-01 ソニー株式会社 半導体の成長方法
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP4330851B2 (ja) * 2001-07-17 2009-09-16 株式会社渡辺商行 半導体装置の製造方法
JP2004048818A (ja) * 2002-07-08 2004-02-12 Rohm Co Ltd モータ駆動装置
JP4050128B2 (ja) * 2002-10-24 2008-02-20 松下電器産業株式会社 ヘテロ接合電界効果型トランジスタ及びその製造方法
JP2005340417A (ja) * 2004-05-26 2005-12-08 Mitsubishi Electric Corp ヘテロ接合電界効果型半導体装置
JP2007317794A (ja) 2006-05-24 2007-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4621759B2 (ja) * 2008-07-30 2011-01-26 シャープ株式会社 画像処理装置及びプレビュー表示方法
JP5442272B2 (ja) 2009-02-19 2014-03-12 日本電信電話株式会社 電界効果トランジスタおよび電界効果トランジスタ製造方法
US8216924B2 (en) * 2009-10-16 2012-07-10 Cree, Inc. Methods of fabricating transistors using laser annealing of source/drain regions
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体素子の製造方法、および電子装置
JP5707763B2 (ja) * 2010-07-26 2015-04-30 住友電気工業株式会社 半導体装置の製造方法
WO2012014883A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
JP5914999B2 (ja) * 2011-06-08 2016-05-11 住友電気工業株式会社 半導体装置の製造方法
JP6231730B2 (ja) * 2011-09-28 2017-11-15 富士通株式会社 化合物半導体装置及びその製造方法
JP2013125918A (ja) * 2011-12-16 2013-06-24 Sumitomo Electric Ind Ltd 半導体装置
KR101608494B1 (ko) * 2011-12-19 2016-04-01 인텔 코포레이션 전력 관리 및 무선 주파수 회로를 집적한 시스템 온 칩(soc) 구조용 iii족-n 트랜지스터
US9006791B2 (en) * 2013-03-15 2015-04-14 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-nitride P-channel field effect transistor with hole carriers in the channel
US9905658B2 (en) * 2013-11-26 2018-02-27 Nxp Usa, Inc. Transistors with field plates resistant to field plate material migration and methods of their fabrication

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050124176A1 (en) * 2001-07-17 2005-06-09 Takashi Sugino Semiconductor device and method for fabricating the same and semiconductor device application system
CN103094315A (zh) * 2011-11-02 2013-05-08 富士通株式会社 化合物半导体器件及其制造方法以及电子电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KAZUKI NOMOTO,ET AL: "reduction of on-resistance in ion-implanted GaN/AlGaN/GaN HEMTs with low gate leakage current", 《ELECTRONICS AND COMMUNICATIONS IN JAPAN》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074964A (zh) * 2016-11-18 2018-05-25 安世有限公司 低电阻低泄漏器件
CN112840440A (zh) * 2018-11-19 2021-05-25 德州仪器公司 具有掺杂区的氮化镓晶体管
CN114005867A (zh) * 2021-09-13 2022-02-01 西安电子科技大学广州研究院 高电子迁移率异质结结构及制备方法、二极管、晶体管
CN118486717A (zh) * 2024-05-31 2024-08-13 深圳平湖实验室 晶体管、其制备方法及电子装置
CN118486717B (zh) * 2024-05-31 2024-12-27 深圳平湖实验室 晶体管、其制备方法及电子装置

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