[go: up one dir, main page]

JP2020113625A - 半導体装置、半導体装置の製造方法及び増幅器 - Google Patents

半導体装置、半導体装置の製造方法及び増幅器 Download PDF

Info

Publication number
JP2020113625A
JP2020113625A JP2019002899A JP2019002899A JP2020113625A JP 2020113625 A JP2020113625 A JP 2020113625A JP 2019002899 A JP2019002899 A JP 2019002899A JP 2019002899 A JP2019002899 A JP 2019002899A JP 2020113625 A JP2020113625 A JP 2020113625A
Authority
JP
Japan
Prior art keywords
gate electrode
electrode portion
semiconductor layer
semiconductor device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2019002899A
Other languages
English (en)
Inventor
祐介 熊崎
Yusuke Kumazaki
祐介 熊崎
牧山　剛三
Kozo Makiyama
剛三 牧山
多木　俊裕
Toshihiro Tagi
俊裕 多木
史朗 尾崎
Shiro Ozaki
史朗 尾崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2019002899A priority Critical patent/JP2020113625A/ja
Priority to US16/720,275 priority patent/US20200227530A1/en
Publication of JP2020113625A publication Critical patent/JP2020113625A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Amplifiers (AREA)

Abstract

【課題】窒化物半導体を用いた半導体装置における耐圧を向上させる。【解決手段】基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成された絶縁膜と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、前記第２の半導体層の上のショットキー領域と、前記ショットキー領域の周囲の前記絶縁膜の上に形成されたゲートフィールドプレート領域と、を含むゲート電極と、を有し、前記ゲート電極において、前記ゲートフィールドプレート領域の前記ドレイン電極側には第１のゲート電極部が形成されており、前記ショットキー領域には第２のゲート電極部が形成されており、前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも、小さいことを特徴とする半導体装置により上記課題を解決する。【選択図】図４

Description

本発明は、半導体装置、半導体装置の製造方法及び増幅器に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
窒化物半導体を用いた電界効果型トランジスタとしては、電子走行層にＧａＮを用い電子供給層にＡｌＧａＮを用いたＨＥＭＴがあり、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において二次元電子ガス（２ＤＥＧ：Two-Dimensional Electron Gas）が生成される。
特開２０１３−１５７３９９号公報 特開２０１６−９２３９７号公報
Ｓｉ等と比べて、ＧａＮはバンドギャップが広いため、窒化物半導体は、高電圧を印加する用途に用いられるが、より一層の高耐圧化が求められている。
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成された絶縁膜と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、前記第２の半導体層の上のショットキー領域と、前記ショットキー領域の周囲の前記絶縁膜の上に形成されたゲートフィールドプレート領域と、を含むゲート電極と、を有し、前記ゲート電極において、前記ゲートフィールドプレート領域の前記ドレイン電極側には第１のゲート電極部が形成されており、前記ショットキー領域には第２のゲート電極部が形成されており、前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも、小さいことを特徴とする。
開示の半導体装置によれば、窒化物半導体を用いた半導体装置における耐圧を向上させることができる。
半導体装置の構造図 ゲートフィールドプレートを有する半導体装置の構造図 図２に示される半導体装置の説明図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の説明図 金属材料の仕事関数を示す図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 第１の実施の形態における半導体装置の製造方法の工程図（５） 第１の実施の形態における半導体装置の製造方法の工程図（６） 第１の実施の形態における半導体装置の変形例の構造図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の製造方法の工程図（４） 第２の実施の形態における半導体装置の製造方法の工程図（５） 第２の実施の形態における半導体装置の製造方法の工程図（６） 第３の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の構造図 第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第５の実施の形態における電源装置の回路図 第５の実施の形態における高周波増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。また、説明の便宜上、図面における縦横の縮尺等は実際と異なる場合がある。
〔第１の実施の形態〕
最初に、窒化物半導体を用いた半導体装置である電子走行層にＧａＮを用い電子供給層にＡｌＧａＮを用いたＨＥＭＴについて、図１に基づき説明する。図１に示す構造の半導体装置は、基板９１０の上に、窒化物半導体のエピタキシャル成長により、電子走行層９２１、電子供給層９２２が積層されている。基板９１０は、ＳｉＣ等の材料により形成されている。電子走行層９２１はｉ−ＧａＮにより形成されており、電子供給層９２２はＡｌＧａＮにより形成されている。これにより、電子走行層９２１において、電子走行層９２１と電子供給層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。電子供給層９２２の上には、ゲート電極９４１、ソース電極９４２及びドレイン電極９４３が形成されており、更に、露出している電子供給層９２２の上には、絶縁膜９３０が形成されている。
図１に示す構造の半導体装置では、ソース電極９４２とドレイン電極９４３との間に高電圧が印加されるが、ゲート電極９４１に印加される電位は、ドレイン電極９４３に印加される電位よりも、ソース電極９４２に印加される電位に近い。このため、ゲート電極９４１のドレイン電極９４３側の端部９４１ａにおいて、電界が集中し半導体装置が破壊される場合がある。
よって、耐圧を向上させるため、図２に示されるように、ゲート電極９５１の一部をドレイン電極９４３側の絶縁膜９３０の上にも設けた構造のものが考えられている。このような構造はゲートフィールドプレート構造と呼ばれている。この構造のゲート電極９５１は、電子供給層９２２と接しているショットキー領域９５２と、ショットキー領域９５２よりもドレイン電極９４３側であって、絶縁膜９３０の上に形成されたゲートフィールドプレート領域９５３とにより形成されている。ゲート電極９５１をゲートフィールドプレート構造にすることにより、ショットキー領域９５２のドレイン電極９４３側の端部９５２ａと、ゲートフィールドプレート領域９５３のドレイン電極９４３側の端部９５３ａに、電界集中のピークを分散させることができる。このように、電界集中のピークを２つに分散させることにより、各々の電界集中のピークを低くすることができ、耐圧を向上させることができる。
図３は、図２に示される半導体装置の要部の構造と、電界強度との関係を示す。図３に示されるように、電界強度のピークは、ゲート電極９５１のショットキー領域９５２のドレイン電極９４３側の端部９５２ａと、ゲート電極９５１のゲートフィールドプレート領域９５３のドレイン電極９４３側の端部９５３ａに生じる。従って、ゲートフィールドプレート領域９５３を設けることにより、その分、ショットキー領域９５２のドレイン電極９４３側の端部９５２ａにおける電界強度を減らすことができ、耐圧が向上する。
しかしながら、ゲートフィールドプレート領域９５３のドレイン電極９４３側の端部９５３ａにおける電界強度が高いと、この部分で破壊等が生じる場合があることから、より一層高耐圧の半導体装置が求められている。
（半導体装置）
次に、第１の実施の形態における半導体装置について、図４に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体のエピタキシャル成長により、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２が積層されている。基板１０は、ＳｉＣ等の材料により形成されているが、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ、ダイヤモンド等により形成してもよい。核形成層１１はＡｌＮ等により形成されており、バッファ層１２はＡｌＮやＧａＮ等により形成されており、電子走行層２１はｉ−ＧａＮにより形成されており、電子供給層２２はＩｎＡｌＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。また、窒化物半導体層には、素子分離領域６０が形成されている。本願においては、電子走行層２１を第１の半導体層と記載し、電子供給層２２を第２の半導体層と記載する場合がある。
電子供給層２２の上には、ゲート電極５０、ソース電極４２及びドレイン電極４３が形成されており、更に、露出している電子供給層２２を覆うように、絶縁膜３０が形成されている。絶縁膜３０は、ＳｉＮ（窒化シリコン）により形成されているが、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ等の酸化物、窒化物、酸窒化物により形成してもよい。
本実施の形態においては、ゲート電極５０は、第１のゲート電極部５１と第２のゲート電極部５２とを有している。また、ゲート電極５０は、電子供給層２２と接しているショットキー領域５０ａと、ショットキー領域５０ａよりもドレイン電極４３側であって、絶縁膜３０の上に形成されたゲートフィールドプレート領域５０ｂとにより形成されている。第１のゲート電極部５１は、ゲート電極５０のゲートフィールドプレート領域５０ｂのドレイン電極４３側の絶縁膜３０の上に形成されている。また、第２のゲート電極部５２は、ゲートフィールドプレート領域５０ｂの第１のゲート電極部５１の上、第１のゲート電極部５１よりもショットキー領域５０ａ側の絶縁膜３０の上、ショットキー領域５０ａに形成されている。
第１のゲート電極部５１を形成している材料は、第２のゲート電極部５２を形成している材料よりも、仕事関数が小さい材料により形成されている。これにより、図５に示されるように、電界集中のピークを３つに分散させることができ、耐圧を向上させることができる。尚、図５は、本実施の形態における半導体装置の要部の構造と、電界強度との関係を示す。図５に示される電界強度分布においては、図２に示す構造の半導体装置の電界強度分布を破線で示し、本実施の形態における半導体装置の電界強度分布を実線で示す。
図５に示されるように、ゲートフィールドプレート領域５０ｂでは、第１のゲート電極部５１のドレイン電極４３側の端部５１ａと、第２のゲート電極部５２のドレイン電極４３側の端部５２ａに、電界集中のピークを分散させることができる。また、ショットキー領域５０ａにおける第２のゲート電極部５２のドレイン電極４３側の端部５２ｂにも電界集中のピークが生じる。このように、電界集中のピークを３つに分散させることにより、各々の電界集中のピークを低くすることができ、耐圧を向上させることができる。
即ち、ゲートフィールドプレート領域５０ｂにおいて、第２のゲート電極部５２のドレイン電極４３側の端部５２ａにも電界集中のピークを生じさせて、第１のゲート電極部５１のドレイン電極４３側の端部５１ａの電界集中のピークを低くしている。これにより、各々の電界集中のピークを低くすることができ、耐圧を向上させることができる。
本実施の形態においては、第１のゲート電極部５１を形成している材料の仕事関数は、５．０ｅＶ未満、更には、４．５ｅＶ以下であることが好ましい。また、第２のゲート電極部５２を形成している材料の仕事関数は、５．０ｅＶ以上であることが好ましい。
また、第１のゲート電極部５１を形成している材料の仕事関数と、第２のゲート電極部５２を形成している材料の仕事関数との差は、０．５ｅＶ以上であることが好ましく、更には、１．０ｅＶ以上であることが好ましい。第１のゲート電極部５１を形成している材料の仕事関数と、第２のゲート電極部５２を形成している材料の仕事関数との差が大きいと、第２のゲート電極部５２のドレイン電極４３側の端部５２ａにおける電界強度が高くなる。よって、この分、第１のゲート電極部５１のドレイン電極４３側の端部５１ａにおける電界強度が低くなり、耐圧を向上させることができる。
図６は、金属元素の仕事関数の値を示すものである。第１のゲート電極部５１には、仕事関数が５．０ｅＶ未満の元素、具体的には、Ｚｎ、Ｍｇ、Ｚｒ、Ｉｎ、Ａｌ、Ｔａ、Ｖ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｆｅ、Ｒｕ等を用いることができる。また、より好ましくは、第１のゲート電極部５１は、仕事関数が４．５ｅＶ以下の元素、具体的には、Ｚｎ、Ｍｇ、Ｚｒ、Ｉｎ、Ａｌ、Ｔａ、Ｖ、Ｔｉ、Ｃｒ等を用いることができる。また、第２のゲート電極部５２には、仕事関数が５．０ｅＶ以上の元素、具体的には、Ｐｔ、Ｉｒ、Ａｕ、Ｎｉ、Ｐｄ、Ｃｕ、Ｇｅ等を用いることができる。
また、実用的な観点からは、第１のゲート電極部５１は、Ａｌ、Ｔａ、Ｔｉが好ましく、第２のゲート電極部５２は、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄが好ましい。例えば、第１のゲート電極部５１をＴｉにより形成し、第２のゲート電極部５２をＮｉにより形成した場合には、仕事関数の差は、１．０２ｅＶであり、１ｅＶ以上となる。また、第１のゲート電極部５１をＡｌにより形成し、第２のゲート電極部５２をＰｔにより形成した場合には、仕事関数の差は、１．７３ｅＶとなる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図７〜図１２に基づき説明する。
最初に、図７に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。窒化物半導体層は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成する。
本実施の形態においては、基板１０にはＳｉＣ基板が用いられているが、基板１０には、サファイア基板、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板を用いることも可能である。核形成層１１は、ＡｌＮ等により形成されており、バッファ層１２はＡｌＧａＮ等より形成されている。電子走行層２１は膜厚が３μｍのｉ−ＧａＮにより形成されており、電子供給層２２は膜厚が６ｎｍのＩｎＡｌＮにより形成されている。尚、電子供給層２２はＩｎＡｌＧａＮにより形成してもよい。
次に、図８に示すように、素子を分離するための素子分離領域６０を形成する。具体的には、電子供給層２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域６０が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の窒化物半導体層にアルゴン（Ａｒ）イオンを注入することにより素子分離領域６０を形成する。素子分離領域６０は、レジストパターンの形成されていない領域の窒化物半導体層の一部を塩素系ガスを用いたＲＩＥ（Reactive Ion Etching）等によるドライエッチングにより除去することにより形成してもよい。このようにドライエッチングにより除去された領域には絶縁膜が埋め込まれる。素子分離領域６０を形成した後、レジストパターンは、有機溶剤等により除去する。
次に、図９に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、電子供給層２２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、電子供給層２２の上に残存する金属積層膜により、ソース電極４２及びドレイン電極４３を形成する。尚、Ｔｉ／Ａｌにより形成される金属積層膜は、膜厚が２ｎｍ〜５０ｎｍのＴｉ膜と膜厚が１００ｎｍ〜３００ｎｍのＡｌ膜が積層された膜であり、Ｔｉ膜が電子供給層２２等と接するように形成する。この後、窒素雰囲気中において、５００℃〜９００℃の間の温度、例えば、約６００℃の温度で熱処理することにより、ソース電極４２及びドレイン電極４３におけるオーミックコンタクトを確立させる。
次に、図１０に示すように、電子供給層２２の上に、プラズマＣＶＤ（chemical vapor deposition）によりパッシベーション膜となる絶縁膜３０を形成する。絶縁膜３０は、ＳｉＮ等により形成されており、膜厚は、２ｎｍ〜１０００ｎｍの間、例えば、１００ｎｍ形成する。尚、絶縁膜３０は、ＡＬＤ（Atomic Layer Deposition）やスパッタリングにより形成してもよい。また、絶縁膜３０は、ＳｉＮ以外のＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ等の酸化物、窒化物、酸窒化物により形成してもよい。
次に、図１１に示すように、絶縁膜３０の上に、第１のゲート電極部５１を形成する。第１のゲート電極部５１は、ゲート電極５０のゲートフィールドプレート領域５０ｂのドレイン電極４３側に形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極部５１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｔｉ膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上のＴｉ膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存するＴｉ膜により、絶縁膜３０の上の第１のゲート電極部５１を形成する。第１のゲート電極部５１は、ゲート電極５０のゲートフィールドプレート領域５０ｂのドレイン電極４３側に形成される。
次に、図１２に示すように、第２のゲート電極部５２を形成し、第１のゲート電極部５１と第２のゲート電極部５２とによりゲート電極５０を形成する。具体的には、絶縁膜３０及び第１のゲート電極部５１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極５０のショットキー領域５０ａが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部において露出している絶縁膜３０を除去し、電子供給層２２を露出させ、絶縁膜３０に開口部を形成し、有機溶剤等により、レジストパターンを除去する。この後、第１のゲート電極部５１、絶縁膜３０及び電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート電極部５２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｕ膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上のＡｕ膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存するＡｕ膜により、第２のゲート電極部５２を形成し、第１のゲート電極部５１と第２のゲート電極部５２とによりゲート電極５０が形成される。従って、第１のゲート電極部５１は、ゲート電極５０のゲートフィールドプレート領域５０ｂのドレイン電極４３側に形成される。また、第２のゲート電極部５２は、電子供給層２２の上のショットキー領域５０ａ、ゲートフィールドプレート領域５０ｂの第１のゲート電極部５１の上、第１のゲート電極部５１よりもショットキー領域５０ａ側の絶縁膜３０の上に形成される。
以上の工程により、本実施の形態における半導体装置を作製することができる。
（変形例）
本実施の形態における半導体装置は、図１３に示されるように、ゲート電極５０のゲートフィールドプレート領域５０ｂのドレイン電極４３側のすべてに、第１のゲート電極部５１が形成されているものであってもよい。この場合、電界強度のピークは２つになるが、ゲートフィールドプレート領域５０ｂのドレイン電極４３側は、ショットキー領域５０ａよりも、仕事関数の低い材料により形成することにより、図２に示す構造のものよりも、耐圧を向上させることができる。しかしながら、より一層の耐圧の向上を求める場合には、図４等に示されるように、ゲート電極５０のドレイン電極４３側のゲートフィールドプレート領域５０ｂには、第１のゲート電極部５１と第２のゲート電極部５２の双方が形成されていることが好ましい。
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について、図１４に基づき説明する。本実施の形態における半導体装置は、ゲート電極１５０の第１のゲート電極部１５１と第２のゲート電極部１５２により形成されている。第２のゲート電極部１５２は、ショットキー領域１５０ａ及びゲートフィールドプレート領域１５０ｂの一部に形成されている。第１のゲート電極部１５１は、第２のゲート電極部１５２の一部を覆い、第２のゲート電極部１５２よりもドレイン電極４３側の絶縁膜３０の上に形成されている。本実施の形態においても、第１の実施の形態と同様に、電界強度のピークを３つに分散させることができる。即ち、第１のゲート電極部１５１のドレイン電極４３側の端部１５１ａ、第２のゲート電極部１５２のゲートフィールドプレート領域１５０ｂのドレイン電極４３側の端部１５２ａ及びショットキー領域１５０ａの端部１５２ｂに分散させることができる。尚、第１のゲート電極部１５１を形成している材料の仕事関数よりも、第２のゲート電極部１５２を形成している材料の仕事関数が大きいことは、第１の実施の形態と同様である。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１５〜図２０に基づき説明する。
最初に、図１５に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成する。
次に、図１６に示すように、素子を分離するための素子分離領域６０を形成する。
次に、図１７に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。
次に、図１８に示すように、電子供給層２２の上に、プラズマＣＶＤによりパッシベーション膜となる絶縁膜３０を形成する。
次に、図１９に示すように、電子供給層２２の上のショットキー領域１５０ａ、ショットキー領域１５０ａの近傍の絶縁膜３０の上のゲートフィールドプレート領域１５０ｂの一部に、第２のゲート電極部１５２を形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１５０のショットキー領域１５０ａが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部において露出している絶縁膜３０を除去し、電子供給層２２を露出させ、絶縁膜３０に開口部を形成し、有機溶剤等によりレジストパターンを除去する。この後、絶縁膜３０及び電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート電極部１５２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｕ膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上のＡｕ膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存するＡｕ膜により、電子供給層２２の上のショットキー領域１５０ａ及びショットキー領域１５０ａの近傍のゲートフィールドプレート領域１５０ｂに、第２のゲート電極部１５２を形成する。
次に、図２０に示すように、第２のゲート電極部１５２よりもドレイン電極４３側の絶縁膜３０の上に、第１のゲート電極部１５１を形成する。具体的には、絶縁膜３０及び第２のゲート電極部１５２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極部１５１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｔｉ膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上のＴｉ膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存するＴｉ膜により、絶縁膜３０の上のゲート電極１５０のゲートフィールドプレート領域１５０ｂのドレイン電極４３側に第１のゲート電極部１５１を形成する。第１のゲート電極部１５１は、第２のゲート電極部１５２の一部を覆っていてもよい。このようにして、第１のゲート電極部１５１と第２のゲート電極部１５２とによりゲート電極１５０が形成される。従って、第１のゲート電極部１５１は、ゲート電極１５０のゲートフィールドプレート領域１５０ｂのドレイン電極４３側に形成される。また、第２のゲート電極部１５２は、電子供給層２２の上のショットキー領域１５０ａ、ゲートフィールドプレート領域１５０ｂの第１のゲート電極部１５１よりもショットキー領域１５０ａ側の絶縁膜３０の上に形成される。
以上の工程により、本実施の形態における半導体装置を作製することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置について、図２１に基づき説明する。本実施の形態における半導体装置は、ゲート電極２５０は、第１のゲート電極部２５１、第２のゲート電極部２５２、第３のゲート電極部２５３を有している。また、ゲート電極２５０は、電子供給層２２と接しているショットキー領域２５０ａと、ショットキー領域２５０ａよりもドレイン電極４３側の絶縁膜３０の上のゲートフィールドプレート領域２５０ｂにより形成されている。
第１のゲート電極部２５１は、ゲート電極２５０のゲートフィールドプレート領域２５０ｂの最もドレイン電極４３側の絶縁膜３０の上に形成されている。また、第２のゲート電極部２５２は、ゲート電極２５０のゲートフィールドプレート領域２５０ｂの第１のゲート電極部２５１よりも、ショットキー領域２５０ａ側に形成されている。また、第３のゲート電極部２５３は、ショットキー領域２５０ａ、ゲートフィールドプレート領域２５０ｂの第２のゲート電極部２５２よりもショットキー領域２５０ａ側の絶縁膜３０の上、第２のゲート電極部２５２の上に形成されている。
第１のゲート電極部２５１を形成している材料は、第２のゲート電極部２５２を形成している材料よりも、仕事関数が小さく、第２のゲート電極部２５２を形成している材料は、第３のゲート電極部２５３を形成している材料よりも、仕事関数が小さい。これにより、電界集中のピークを４つ分散させることができ、耐圧を向上させることができる。
具体的には、図２１に示される半導体装置においては、ゲートフィールドプレート領域２５０ｂにおいて、電界強度のピークを３つ発生させることができ、電界強度のピークを分散させることができる。即ち、絶縁膜３０の上の第１のゲート電極部２５１のドレイン電極４３側の端部２５１ａ、第２のゲート電極部２５２のドレイン電極４３側の端部２５２ａ、第３のゲート電極部２５３のドレイン電極４３側の端部２５３ａに、電界集中のピークが分散される。また、第３のゲート電極部２５３のショットキー領域２５０ａのドレイン電極４３側の端部２５３ｂにも電界強度のピークが生じる。よって、電界強度のピークは４つに分散される。本実施の形態においては、例えば、第１のゲート電極部２５１はＡｌにより形成されており、第２のゲート電極部２５２はＷにより形成されており、第３のゲート電極部２５３はＡｕにより形成されている。
これにより、各々の電界集中のピークを低くすることができ、耐圧をより一層向上させることができる。
尚、上記以外の内容については、第１の実施の形態と同様である。また、本実施の形態は、第２の実施の形態にも適用可能である。
〔第４の実施の形態〕
次に、第４の実施の形態における半導体装置について、図２２に基づき説明する。本実施の形態における半導体装置は、ゲート電極３５０は、第１のゲート電極部３５１と第２のゲート電極部３５２とを有している。また、ゲート電極３５０は、電子供給層２２と接しているショットキー領域３５０ａと、ショットキー領域３５０ａよりもドレイン電極４３側であって、絶縁膜３０の上に形成されたゲートフィールドプレート領域３５０ｂとにより形成されている。第１のゲート電極部３５１は、ゲート電極３５０のゲートフィールドプレート領域３５０ｂのドレイン電極４３側の絶縁膜３０の上に形成されている。また、第２のゲート電極部３５２は、ゲートフィールドプレート領域３５０ｂの第１のゲート電極部３５１の上、第１のゲート電極部３５１よりもショットキー領域３５０ａ側の絶縁膜３０の上、ショットキー領域３５０ａに形成されている。
第１のゲート電極部３５１は、絶縁膜３０と接する第１層３５１ａと、第１層３５１ａの上の第２層３５１ｂとにより形成されている。第１のゲート電極部３５１の第１層３５１ａを形成している材料は、第２のゲート電極部３５２を形成している材料よりも、仕事関数が小さい。本実施の形態においては、第１のゲート電極部３５１の第１層３５１ａは、第２層３５１ｂにより覆われているため、例えば、仕事関数は低いが、酸化等しやすいため、半導体装置の電極としてはあまり使われていない材料であっても選択可能となる。
例えば、第１のゲート電極部３５１の第１層３５１ａはＺｎにより形成し、第２層３５１ｂはＡｕにより形成し、第２のゲート電極部３５２はＰｔにより形成することも可能となる。この場合、第１のゲート電極部３５１の第１層３５１ａを形成している材料の仕事関数と、第２のゲート電極部３５２を形成している材料の仕事関数との差は、２．３０ｅＶとなる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第４の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２３に基づき説明する。尚、図２３は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴ等の半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態におけるいずれかの半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極３３または１３３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴ等のディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図２４に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２４に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２４に示す例では３つ）４６８を備えている。図２４に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図２５に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２５に示す例では、パワーアンプ４７３は、第１から第４の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２５に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された絶縁膜と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上のショットキー領域と、前記ショットキー領域の周囲の前記絶縁膜の上に形成されたゲートフィールドプレート領域と、を含むゲート電極と、
を有し、
前記ゲート電極において、前記ゲートフィールドプレート領域の前記ドレイン電極側には第１のゲート電極部が形成されており、前記ショットキー領域には第２のゲート電極部が形成されており、
前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも、小さいことを特徴とする半導体装置。
（付記２）
前記第２のゲート電極部の一部は、前記ゲートフィールドプレート領域の絶縁膜の上にも形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１のゲート電極部の上には、前記第２のゲート電極部が形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第２のゲート電極部の上には、前記第１のゲート電極部が形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記５）
前記第１のゲート電極部を形成している材料の仕事関数は、５．０ｅＶ未満であり、
前記第２のゲート電極部を形成している材料の仕事関数は、５．０ｅＶ以上であることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第１のゲート電極部を形成している材料の仕事関数は、４．５ｅＶ以下であり、
前記第２のゲート電極部を形成している材料の仕事関数は、５．０ｅＶ以上であることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記７）
前記第１のゲート電極部を形成している材料の仕事関数と、前記第２のゲート電極部を形成している材料の仕事関数との差は、０．５ｅＶ以上であることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第１のゲート電極部を形成している材料の仕事関数と、前記第２のゲート電極部を形成している材料の仕事関数との差は、１．０ｅＶ以上であることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記９）
前記第１のゲート電極部は、Ａｌ、Ｔａ、Ｔｉのいずれかを含む材料により形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第２のゲート電極部は、Ｐｄ、Ｎｉ、Ａｕ、Ｐｔのいずれかを含む材料により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された絶縁膜と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上のショットキー領域と、前記ショットキー領域の周囲の前記絶縁膜の上に形成されたゲートフィールドプレート領域と、を含むゲート電極と、
を有し、
前記ゲート電極において、前記ゲートフィールドプレート領域の前記ドレイン電極側には第１のゲート電極部が形成されており、前記ゲートフィールドプレート領域の前記第１のゲート電極部よりも、前記ショットキー領域側には第２のゲート電極部が形成されており、前記ショットキー領域には第３のゲート電極部が形成されており、
前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも小さく、前記第２のゲート電極部を形成している材料の仕事関数は、前記第３のゲート電極部を形成している材料の仕事関数よりも小さいことを特徴とする半導体装置。
（付記１２）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、絶縁膜を形成する工程と、
前記絶縁膜に形成される開口部と、前記開口部よりもドレイン電極側の第１のゲート電極部を形成し、前記開口部における前記第２の半導体層の上、及び、前記第１のゲート電極部の上に、第２のゲート電極部を形成する工程と、
を有し、
ゲート電極は、前記第１のゲート電極部と前記第２のゲート電極部により形成されており、
前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも、小さいことを特徴とする半導体装置の製造方法。
（付記１４）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部の前記第２の半導体層及び前記開口部の周囲の前記絶縁膜の上に、前記第２のゲート電極部を形成する工程と、
前記第２のゲート電極部よりも、ドレイン電極側に第１のゲート電極部を形成する工程と、
を有し、
ゲート電極は、前記第１のゲート電極部と前記第２のゲート電極部により形成されており、
前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも、小さいことを特徴とする半導体装置の製造方法。
（付記１５）
前記第１のゲート電極部を形成している材料の仕事関数は、５．０ｅＶ未満であり、
前記第２のゲート電極部を形成している材料の仕事関数は、５．０ｅＶ以上であることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
前記第１のゲート電極部を形成している材料の仕事関数と、前記第２のゲート電極部を形成している材料の仕事関数との差は、０．５ｅＶ以上であることを特徴とする付記１３から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記第１のゲート電極部は、Ａｌ、Ｔａ、Ｔｉのいずれかを含む材料により形成されていることを特徴とする付記１３から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記第２のゲート電極部は、Ｐｄ、Ｎｉ、Ａｕ、Ｐｔのいずれかを含む材料により形成されていることを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
１１ 核形成層
１２ バッファ層
２１ 電子走行層
２１ａ ２ＤＥＧ
２２ 電子供給層
３０ 絶縁膜
４２ ソース電極
４３ ドレイン電極
５０ ゲート電極
５０ａ ショットキー領域
５０ｂ ゲートフィールドプレート領域
５１ 第１のゲート電極部
５２ 第２のゲート電極部
６０ 素子分離領域

Claims (10)

  1. 基板の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に形成された絶縁膜と、
    前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
    前記第２の半導体層の上のショットキー領域と、前記ショットキー領域の周囲の前記絶縁膜の上に形成されたゲートフィールドプレート領域と、を含むゲート電極と、
    を有し、
    前記ゲート電極において、前記ゲートフィールドプレート領域の前記ドレイン電極側には第１のゲート電極部が形成されており、前記ショットキー領域には第２のゲート電極部が形成されており、
    前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも、小さいことを特徴とする半導体装置。
  2. 前記第２のゲート電極部の一部は、前記ゲートフィールドプレート領域の絶縁膜の上にも形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のゲート電極部を形成している材料の仕事関数は、５．０ｅＶ未満であり、
    前記第２のゲート電極部を形成している材料の仕事関数は、５．０ｅＶ以上であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１のゲート電極部を形成している材料の仕事関数と、前記第２のゲート電極部を形成している材料の仕事関数との差は、０．５ｅＶ以上であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記第１のゲート電極部は、Ａｌ、Ｔａ、Ｔｉのいずれかを含む材料により形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 前記第２のゲート電極部は、Ｐｄ、Ｎｉ、Ａｕ、Ｐｔのいずれかを含む材料により形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 基板の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に形成された絶縁膜と、
    前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
    前記第２の半導体層の上のショットキー領域と、前記ショットキー領域の周囲の前記絶縁膜の上に形成されたゲートフィールドプレート領域と、を含むゲート電極と、
    を有し、
    前記ゲート電極において、前記ゲートフィールドプレート領域の前記ドレイン電極側には第１のゲート電極部が形成されており、前記ゲートフィールドプレート領域の前記第１のゲート電極部よりも、前記ショットキー領域側には第２のゲート電極部が形成されており、前記ショットキー領域には第３のゲート電極部が形成されており、
    前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも小さく、前記第２のゲート電極部を形成している材料の仕事関数は、前記第３のゲート電極部を形成している材料の仕事関数よりも小さいことを特徴とする半導体装置。
  8. 基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
    前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
    前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
    前記第２の半導体層の上に、絶縁膜を形成する工程と、
    前記絶縁膜に形成される開口部と、前記開口部よりもドレイン電極側の第１のゲート電極部を形成し、前記開口部における前記第２の半導体層の上、及び、前記第１のゲート電極部の上に、第２のゲート電極部を形成する工程と、
    を有し、
    ゲート電極は、前記第１のゲート電極部と前記第２のゲート電極部により形成されており、
    前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも、小さいことを特徴とする半導体装置の製造方法。
  9. 基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
    前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
    前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
    前記第２の半導体層の上に、絶縁膜を形成する工程と、
    前記絶縁膜に開口部を形成する工程と、
    前記開口部の前記第２の半導体層及び前記開口部の周囲の前記絶縁膜の上に、第２のゲート電極部を形成する工程と、
    前記第２のゲート電極部よりも、ドレイン電極側に第１のゲート電極部を形成する工程と、
    を有し、
    ゲート電極は、前記第１のゲート電極部と前記第２のゲート電極部により形成されており、
    前記第１のゲート電極部を形成している材料の仕事関数は、前記第２のゲート電極部を形成している材料の仕事関数よりも、小さいことを特徴とする半導体装置の製造方法。
  10. 請求項１から７のいずれかに記載の半導体装置を有することを特徴とする増幅器。
JP2019002899A 2019-01-10 2019-01-10 半導体装置、半導体装置の製造方法及び増幅器 Ceased JP2020113625A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019002899A JP2020113625A (ja) 2019-01-10 2019-01-10 半導体装置、半導体装置の製造方法及び増幅器
US16/720,275 US20200227530A1 (en) 2019-01-10 2019-12-19 Semiconductor apparatus and method for producing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019002899A JP2020113625A (ja) 2019-01-10 2019-01-10 半導体装置、半導体装置の製造方法及び増幅器

Publications (1)

Publication Number Publication Date
JP2020113625A true JP2020113625A (ja) 2020-07-27

Family

ID=71517972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019002899A Ceased JP2020113625A (ja) 2019-01-10 2019-01-10 半導体装置、半導体装置の製造方法及び増幅器

Country Status (2)

Country Link
US (1) US20200227530A1 (ja)
JP (1) JP2020113625A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022160240A1 (zh) * 2021-01-29 2022-08-04 华为技术有限公司 晶体管、电子器件及终端设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7307856B2 (ja) * 2020-05-13 2023-07-12 ヌヴォトンテクノロジージャパン株式会社 電力増幅用半導体装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273129A (ja) * 2002-03-14 2003-09-26 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
WO2006132418A1 (ja) * 2005-06-10 2006-12-14 Nec Corporation 電界効果トランジスタ
JP2008060101A (ja) * 2006-08-29 2008-03-13 Toshiba Corp 半導体装置およびその製造方法
JP2011238866A (ja) * 2010-05-13 2011-11-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP2012204503A (ja) * 2011-03-24 2012-10-22 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2013077629A (ja) * 2011-09-29 2013-04-25 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2013157399A (ja) * 2012-01-27 2013-08-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2015095554A (ja) * 2013-11-12 2015-05-18 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2015099865A (ja) * 2013-11-20 2015-05-28 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2018198255A (ja) * 2017-05-23 2018-12-13 富士通株式会社 化合物半導体装置及びその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273129A (ja) * 2002-03-14 2003-09-26 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
WO2006132418A1 (ja) * 2005-06-10 2006-12-14 Nec Corporation 電界効果トランジスタ
JP2008060101A (ja) * 2006-08-29 2008-03-13 Toshiba Corp 半導体装置およびその製造方法
JP2011238866A (ja) * 2010-05-13 2011-11-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP2012204503A (ja) * 2011-03-24 2012-10-22 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2013077629A (ja) * 2011-09-29 2013-04-25 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2013157399A (ja) * 2012-01-27 2013-08-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2015095554A (ja) * 2013-11-12 2015-05-18 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2015099865A (ja) * 2013-11-20 2015-05-28 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2018198255A (ja) * 2017-05-23 2018-12-13 富士通株式会社 化合物半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022160240A1 (zh) * 2021-01-29 2022-08-04 华为技术有限公司 晶体管、电子器件及终端设备

Also Published As

Publication number Publication date
US20200227530A1 (en) 2020-07-16

Similar Documents

Publication Publication Date Title
US9818840B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5784440B2 (ja) 半導体装置の製造方法及び半導体装置
CN104377239B (zh) 半导体器件及其制造方法
JP6017248B2 (ja) 半導体装置の製造方法及び半導体装置
JP5913816B2 (ja) 半導体装置の製造方法
US20130075750A1 (en) Semiconductor device
US20140264364A1 (en) Semiconductor device
JP6575304B2 (ja) 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP6877896B2 (ja) 半導体装置及び半導体装置の製造方法
JP2019192698A (ja) 半導体装置、半導体装置の製造方法及び増幅器
JP2013074069A (ja) 半導体装置及び半導体装置の製造方法
JP7139774B2 (ja) 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP6252122B2 (ja) 半導体装置及び半導体装置の製造方法
JP2012174996A (ja) 半導体装置及び半導体装置の製造方法
JP2020113625A (ja) 半導体装置、半導体装置の製造方法及び増幅器
JP2014146646A (ja) 半導体装置
JP2021027151A (ja) 半導体装置、半導体装置の製造方法及び増幅器
US10312344B2 (en) Semiconductor device, manufacturing method of semiconductor device, power unit, and amplifier
JP7102796B2 (ja) 半導体装置及び半導体装置の製造方法
JP6729207B2 (ja) 半導体装置及び半導体装置の製造方法
JP6680169B2 (ja) 半導体装置及び増幅器
JP6187167B2 (ja) 化合物半導体装置及びその製造方法
JP6561559B2 (ja) 半導体装置及び半導体装置の製造方法
JP7103145B2 (ja) 半導体装置、半導体装置の製造方法、電源装置及び増幅器
JP2014220338A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230317

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230814

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230823

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231024

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20240227