[go: up one dir, main page]

CN1039608C - 非易失型半导体存贮器 - Google Patents

非易失型半导体存贮器 Download PDF

Info

Publication number
CN1039608C
CN1039608C CN94100839A CN94100839A CN1039608C CN 1039608 C CN1039608 C CN 1039608C CN 94100839 A CN94100839 A CN 94100839A CN 94100839 A CN94100839 A CN 94100839A CN 1039608 C CN1039608 C CN 1039608C
Authority
CN
China
Prior art keywords
transistor
data
voltage
memory
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN94100839A
Other languages
English (en)
Other versions
CN1092548A (zh
Inventor
徐康德
金镇祺
崔定
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=19349614&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1039608(C) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1092548A publication Critical patent/CN1092548A/zh
Application granted granted Critical
Publication of CN1039608C publication Critical patent/CN1039608C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种在编程时不必给未选位线加上高的编程禁止电压就能缩小芯片面积和功耗、防止过编程的非易失性半导体存贮器。在块擦除操作中，令被选存贮块的字线处于参考电压，而令未选字线处于浮动态，给衬底加上擦除电压，则处于浮动态的字线就会自动防止通过电容耦合上述擦除电压而被擦除。

Description

非易失型半导体存贮器
本发明涉及电可擦可编程的非易失型半导体存贮器，特别是但又不仅仅是涉及含有与非结构单元的电可擦可编程的非易失型半导体存贮器。
现代计算机或微处理器控制的各种系统，要求发展高密度的电可擦可编程的只读存贮器(下称EEPROM)。特别是由于在便携式计算机系统，诸如笔记本或电池供电的计算机系统中，采用回转式磁盘作为二次存贮的硬盘要占用比较大的空间，所以系统设计师对占用较小空间的高密度、高性能的EEPROM的开发颇感兴趣。为了做出高密度的EEPROM，主要问题是缩小存贮单元所占的面积。为了解决这种问题，人们已研制出一种含有与非门结构单元的EEPROM，它能减小每个单元的选择晶体管和与位线耦合的接触孔的数目。IEDM1988年412-415页上题为“具有与非门结构单元的只用5伏的4兆位EEPROM新器件的工艺”一文揭示了这种与非门结构单元。这种与非门结构单元(下称与非单元)包括其漏极通过接触孔与相应位线相连的一个第一选择晶体管，其源极接至公共源线的一个第二选择晶体管以及其沟道串接于第一选择晶体管的源极和第二选择晶体管的漏极之间的8个存贮晶体管。与非门单元是在P型半导体衬底上形成的。每个存贮晶体管都包括一个在其源区和漏区之间的沟道区之上的栅极氧化物层上面形成的浮置栅层和一个由中间绝缘层与浮置栅层隔开的控制栅层。为了编写与非单元上选定的一个存贮晶体管的程序，在编程操作之后必须对其内所有的存贮晶体管都同时进行擦除操作。同时擦除是通过在位线上加上0伏，而将第一选择晶体管的栅极和全部存贮晶体管的控制栅的电压都升到17伏而完成的。这样使全部存贮晶体管都变成增强型晶体管，这种晶体管被假定为编程为二进制逻辑“1”的晶体管。为了把一个选定的存贮晶体管编程为二进制逻辑“0”，把22伏加在位线、第一选择晶体管的栅极以及位于第一选择晶体管和选中的存贮晶体管之间的各存贮晶体管的控制栅上，而0伏则加在选中的存贮晶体管的控制栅、位于选中的存贮晶体管和公共源线之间的存贮晶体管的控制栅极以及第二选择晶体管的栅极上。这样，被选中的存贮晶体管便通过由其漏极至其浮置栅的Fowler-Nordheim空穴沟道效应(F-N沟道效应)而变成一个耗尽型晶体管。然而，这种编程方法的问题是，由于高电压加在其漏极上致使选中的存贮晶体管的一部分栅极氧化物受到由此产生的应激反应，而部分受到应激反应的栅氧化物导致漏电流流动。这就会使存贮单元的数据保存能力随着擦除和/或编程循环次数的增加而逐渐下降，从而使EEPROM的可靠性降低。为了解决这个问题，1990年在超大规模集成电路(VLSI)会议论文集第129至130页题为“仅供5伏高可靠性快闪EEPROM用的与非门结构单元和新的编程工艺”的论文中提出了一个改进的器件结构，把P型阱区嵌在n型半导体衬底内，而在P型阱区上形成与非单元，并利用改进了的器件结构进一步提出改进的擦除和编程工艺。
擦除在这种与非单元上的全部存贮晶体管的操作是用如下方法完成的，即把0伏加到全部控制栅极上，而把20伏高电势加在P型阱区和n型衬底上，这就能均匀地把电子从它们的浮置栅抽至阱区。结果，每个存贮晶体管都具有约-4伏的阈值电压，它代表耗尽型的逻辑“0”态。为了对与非单元上的一个选中的存贮晶体管进行编程，把20伏的高电压加在第一选择晶体管的栅极和被选中的存贮晶体管的控制栅极上，而把0伏加在第二选择晶体管的栅极，把7伏的中间电压加在未被选中的存贮晶体管的控制栅上。若要把选中的存贮晶体管写或编程为逻辑“1”，则把0伏加在与与非单元相连的位线上，从而把电子注入被选中的存贮晶体管的浮置栅极。结果使得选中的存贮晶体管变成增强型。反之，若要将选中的存贮晶体管编程为逻辑“0”，则把抑制编程的7伏电压而不是0伏电压加在位线上，禁止选中的存贮晶体管的编程。由于这种编程操作均匀地通过其栅极氧化层把电子从P型阱区注入它的浮置栅，因此在薄薄的栅极氧化物层上就不发生很大程度局部应力的问题，从而可以防止栅极氧化物出现漏电流。
但当存贮容量提高时，当系统设计者想将一部分或一组存贮块的以前写过或编程过的存贮单元块擦除以便再次编程时，就发生问题。在这种情况下，通常的做法是把存贮单元阵列的全部存贮晶体管同时擦除，就是说进行快闪擦除，然后重新编程。这样，由于很大一部分可以重新使用的部分或存贮阵列块同时被擦除，重新编程既要花很长时间，又不方便。当存贮密度变得更高时，这个问题就更加严重。要解决这些问题，唯有擦除选中的存贮块中的全部存贮晶体管是可能作到的。但在使用上述经过改进的擦除和编程引出的EEPROM的情况下，为了防止未被选中的存贮块中的全部存贮晶体管被擦除，需要把与擦除电压相等的电压或者约18伏或更高的高压加在它们的控制栅极上。这样，这种工艺就有个缺点：执行块擦除的译码电路在设计上变得复杂了。另外，当EEPROM单元的密度增大时，译码器在芯片上使用的面积增大，从而使译码器难以设计。
先有技术的另一个问题是编程问题。为了防止在选中字线上的存贮晶体管之中必需保持原有数据的不编程的存贮晶体管被编程，须通过与它们相连的电荷泵电路把与不编程的存贮晶体管对应的位线的电压升至中间电压，亦即编程禁止电压。另外，当存贮容量增大时，位线的数目或每条位线的长度都要增大。结果，同一芯片上为电荷泵电路提供高电压用的高压发生电路必须具有更高性能。这样的高压发生电路和电荷泵电路会由于芯片上外部电路占用面积加大而造成问题。
一般的EEPROM都包括一种页面编程方式，以进行快速编程。页面编程操作包括数据装入操作和编程操作。数据装入操作包括依次地从输入/输出端把一个字节大小的数据锁存或存入一个数据寄存器。编程操作包括把存于数据寄存器中的数据通过位线同时写入选定字线上的存贮晶体管。带与非单元的EEPROM的页面编程工艺发表于IEEE固态电路杂志，1990年四月，25卷，No2.P.417-423。
一般的EEPROM采用一种编程校验技术来提高它们的可靠性。校验意味着检查确定编程后的各单元是否具有希望的阈值电压。编程校验技术可分为由微处理器控制的外部校验技术和由芯片上校验电路完成的内部校验技术。外部校验技术揭示于IEEE固态电路杂志1991年四月26卷，No.4期P492-495页以及美国专利No.5053990。外部校验技术有一个问题，即它要用一段预定的长时间来确定编程后的单元是否编得好。另外，无论何时，只要由于编程失败之后进行重新编程，就必须重新完成数据装入操作。但是内部校验技术有个优点，即编程校验能以较高的速度完成。内部校验技术揭示于韩国专利91-17445和美国专利4811294。在这些文件中，校验是这样完成的：比较器装置把存于数据寄存器中的数据与由读出放大器从存贮单元按页读出的数据加以比较。但这种方法使用的比较器装置使芯片上外部电路占用面积加大。
因此本发明的一个目的是提供一种能减小芯片尺寸的含与非结构单元的非易失型半导体存贮器。
本发明的另一目的是提供一种能减小功率消耗的含与非结构单元的非易失型半导体存贮器。
本发明的另一目的是提供一种能对选中的一个存贮块进行擦除的非易失型半导体存贮器。
本发明的另一目的是提供一种毋需在未选中的位线上加上禁止编程的高电压就能编程，以减小芯片尺寸和功耗的非易失型半导体存贮器。
本发明另一目的是提供一种对含与非结构单元的非易失型半导体存贮器进行块擦除和编程的方法，这些方法可以减小芯片上占用面积和功率消耗。
本发明的又一目的是提供一种可减少芯片上外部电路占用面积的非易失型半导体存贮器。
本发明的另一目的是提供一种能防止过编程的非易失型半导体存贮器。
按照本发明的一个方面的非易失型半导体存贮器包括在一个半导体衬底的表面上形成的若干字线；排列在该表面而形成阵列的单元部件；每个部件至少包括一个存贮晶体管，后者具有在衬底内形成的但由沟道区隔开的源区和漏区，在沟道区上面形成的电荷存贮层和浮置栅极之上形成的一个控制栅极并耦合到相应的一个字线上，阵列划分成多个存贮块，每个存贮块，具有一定数目的存贮单元部件，还有一个对数据擦除方式的地址作出反应的装置，用来把擦除电压加到衬底上，同时加到来被地址选中的存贮块的浮动字线上，从而通过电容把予定数值的擦除电压耦合到未被选中存贮块的字线上以防止未被选中的存贮块中的存贮晶体管被擦除。
按照本发明的另一方面的非易失型半导体存贮器包括一个具有阱区的半导体衬底、在阱区上形成的存贮晶体管，和它们排列成行和列的矩阵，存贮晶体管构成存贮单元部件，每个存贮单元部件具有予定数目的串联在一起的存贮晶体管、它们的两端是第一端子和第二端子、相应行上的存贮单元部件构成一个存贮器块、每个存贮晶体管具有在阱区内形成的被沟道区隔开的源区和漏区，一个在沟道区上面形成的用来存贮代表二进制数据的电荷的浮置栅，以及一个在浮置栅上形成的控制栅；各自连至相应行内存贮晶体管控制栅的字线；一般与字线相交的位线，一个公共源线；；一般与字线平行的第一和第二选择线；分别连接于每个存贮块的存贮单元部件的第一端子间的第一选择晶体管和相应位线用来有选择地连接于它们之间，与每个存贮块相应的第一选择晶体管的栅极接至相应的第一选择线；第二选择晶体管接在每个存贮块的存贮单元部件的第二端子和公共源线之间，用以有选择地在它们之间进行连接，与每个存贮块相关的第二选择晶体管的栅极接至一条相应的第二选择线；接至位线，用以向位线提供二进制数据的数据寄存器，这些寄存器向编程为一种二进制数据的存贮晶体管相应的位线提供逻辑高电平电压，而向编程为另一种二进制数据的存贮晶体管相关的位线提供参考电压；接在字线和第一与第二选择线上的控制装置把编程电压加到选中的存贮块的一个选中的字线上，把放行电压加在未被选中的存贮器块的未被选中的字线上，同时将逻辑高电平电压加在与选中的存贮块有关的第一选择线上，使与此有关的第二选择晶体管处于截止状态，从而使选中的存贮块中的存贮晶体管的沟道区和源结及漏结被电容性地充电至禁止编程的电压。
按本发明的另一个方面，一种对半导体存贮器中一行存贮晶体管进行编程的方法是，半导体存贮器含有半导体衬底，在衬底表面形成存贮晶体管并排列成行和列。存贮晶体管包括构成存贮单元部件，它们中的每一个都有预定数目串联在一起的存贮晶体管，它们的两端是第一和第二端子，每个存贮晶体管都具有一个在衬底内形成的但彼此由沟道区隔开的源区和漏区。一个在沟道区上方形成的用来贮存二进制数据的浮置栅和浮置栅上形成的控制栅；各行上的存贮单元部件构成了一个存贮块，每一条字线都连接到相应行上的存贮晶体管的控制栅；位线一般与字线相交，每个存贮块的每个单元部件的第一端子通过第一选择晶体管接至相应的一条位线上；一个公共源线经第二选择晶体管和每个单元部件的第二端子相连，该编程方法包括如下步骤：把编程电压加至一个选中的存贮块的一条选中的字线上，而把低于编程电压的放行(pass)电压加到其余的字线上，同时把低于放行电压的逻辑高电平电压加到与选中的存贮块有关的第一选择晶体管的栅极，使与此有关的第二选择晶体管处于截止状态，逻辑高电平电压相应于逻辑高态，并把与逻辑低态相应的逻辑低电平电压加在把一个二进制数据编程为另一二进制数据的存贮晶体管有关的位线上，同时把逻辑高电平电压加到与未编程存贮晶体管有关的位线从而使非编程存贮晶体管的沟道区、源结和漏结被电容充电至一个介乎逻辑高电平电压与编程电压之间的电压电平以防止已编程存贮器被编程。
为了更好地理解本发明，并表明本发明的实施例如何实施，现参照附图举例说明之。
图1是按本发明的一种电可擦可编程的只读存贮器的框图；
图2由图2a及2b组成；图2a表示与第K列存贮块有关的第一和第二
存贮块内的存贮单元的排列以及与其相连的传输晶体管阵列；图2b表示一个输入/输出缓冲器、一个列译码器和选择电路、一个数据寄存器以及与第K列存贮块有关的读出放大器；
图3表示构成存贮器单元阵列的一个与非单元布局图案的平面图；
图4表示一个基本上是沿图3IV-IV线截取的与非单元的截面视图；
图5表示图2实施例中所用选块控制电路的电路原理图；
图6表示图2及图13实施例中所用的控制栅驱动电路的电路原理图；
图7表示图2实施例所用的源线驱动电路的电路原理图；
图8a表示图2b所用的三态反相器的电路图；
图8b表示图6所用的三态与非门的电路图；
图8c表示产生图5选块控制电路用的控制信号_6和_7的定时电路图；
图9表示由图9a和图9b组成的编程判定电路，其中9a是表示一部分编程判定电路的电路图，而图9b则是求和电路的电路图。
图10是按照本发明第一实施例的块擦除方式所用的各种控制信号的定时图；
图11是按照本发明第一实施例的编程方式所用的各种控制信号的定时图。
图12是按照本发明第一和经改进的实施例的编程校验方式和读出方式下所用的各种控制信号的定时图；
图13是表示包含图13a和图2b的一个经过改进的实施例线路图，其中图13a是说明与第K列存贮块有共享字线的第i存贮块中存贮晶体管排列方法的电路图；
图14是与图13经改进实施例有关的选块控制电路的电路图；
图15是与图13经过改进的实施例有关的地线驱动电路的电路图；
图16表示所述经改进的实施例的块擦除方式所用的各种控制信号的定时图；
图17是表示所述经改进的实施例的编程方式所用的各种控制信号的定时图；
图18是表示图2a和2b以及图13a和图13b中各图的分区方式。
在这些图中，相同的标号表示相同或对应的部件。
在下面的描述中，若干特定的细节，诸如存贮单元、与非单元的数目、位线的数目、电压值，电路元件和部件等等，都是为了使人们彻底理解本发明而提出的。本领域技术人员都明白，不用这些特定的细节或选用其他特定细节，也可以实施其他实施例。
这里用的“存贮晶体管”一词是指具有一个源极、一个漏极、一个浮置栅极和一个控制栅极的浮置栅极MOS场效应管。“编程”一词用来描述把数据写入选中的存贮晶体管。“与非单元充电”一词是指把构成与非单元的各个存贮晶体管的沟道、源结和漏结电容器充电到预定的电位。
在下述的描述中，符号K和i分别用于与第K列存贮块和第i存贮块有关的部分。符号j代表与第j条字线有关的符号。
“地电位”(或“地电压”或接地电位或电压等一类词)在本说明书中方便地用来表示参考电位。本领域的技术人员都知道，虽然参考电位通常可为0电位，但是否如此并不重要，参考电位可以不等于零。
本发明的EEPROM的一个例子是利用生产一般芯片所用的CMOS生产工艺制造者，其中耗尽型n沟道MOS晶体管各有-2至-3伏的阈值电压(下称D型晶体管)，增强型n沟道MOS晶体管各有0.7伏左右的阈值电压(下称n沟道晶体管)，而P沟道MOS晶体管各有约-0.9伏的阈值电压(下称P沟道晶体管)。
图1是按本发明设计的一个EEPROM实例的框图。
图2是由彼此具有平行关系的图2a和图2b组成的，为了便于说明，只表示出与第K个输入输出端子I/OK相关的一些元件：一个存贮单元阵列10、一个输入与输出缓冲器26和28、一个列地址译码器30、一个列选择电路32，一个数据寄存器和读出放大器12、一个传输晶体管阵列34-i，后者与存贮单元阵列10相连并构成选块电路18的一部分。应该指出，与其他输入/输出端子相关的元件和与端子I/OK相关的元件相同。
现参照图1和图2，本EEPROM的存贮单元阵列10是由排列成1024行和2048列矩阵的与非单元NU组成的，它包括沿行方向分成的1024个存贮块BK1至BK1024。每个与非单元均由存贮晶体管M1-M8组成，后者的漏一源通路串联起来并处于第一选择晶体管ST1的源极与第二选择晶体管ST2的漏极之间。第一和第二选择晶体管ST1和ST2的栅极和存贮晶体管M1至M8的控制栅极分别接至与位线BLK-1至BLK-256(K＝1，2，...，8)垂直的第一和第二选择线SL1和SL2以及字线WL1至WL8。这样，存贮晶体管M1至M8就处于字线WL1至WL8和位线BLK-1至BLK-256的交点上。各第一选择晶体管ST1的漏极分别接至相应的位线，而第二选择晶体管ST2的源极与公共源线CSL相连。于是，存贮单元阵列10是由总计1024×8×2048(16777216)个存贮单元组成，而每个存贮块则由总数8×2048(＝16384)个存贮单元组成。存贮单元阵列10分成8个列存贮块BKi(k＝1，2，....，8)分别对应输入/输出端子I/01至I/08，每个列块有256条位线或列线，它们与列方向平行。因此每个列块都包括总计256千位(＝1024×256)个存贮单元。
存贮单元阵列10在一个半导体衬底内的一个阱区上面形成。图3和图4分别表示构成存贮单元阵列10的一个与非单元NU的平面图和剖面图。
参照图3和图4，半导体衬底72是P型单晶硅材料是在约7×1014原子/厘米3的杂质浓度下沿晶体的(1，0，0)方向切割。从衬底72的主表面78形成深度约4微米杂质浓度约2×106原子/厘米3的P型阱区76。阱区76被杂质浓度约为5×1015原子/厘米3的深约10微米的n型阱区74所包围。在阱区76的主表面78上形成若干重掺杂的N+区80至92，并被多个沟道区94中的一个隔开。N+区80的一部分是通过接触孔96与金属材料，如铝位线BL连接的接触区，位线在绝缘层112的上面延伸，N+区80的另一部分还用作第一选择晶体管ST1的漏区。N+区82至90用作晶体管ST1的两个相邻晶体管ST1，M1至M8和ST2的公共源一漏区。N+区92的一部分是第二选择晶体管ST2的源区，N+区92的另一部分用作埋藏公共源线CSL。但是公共源线CSL可以是导体层，后者绝缘地形成在绝缘层112内，通过接触孔与晶体管ST2的N+源区92接触。耐火金属硅化物材料例如硅化钨的栅极层98和100，每层厚约1500_，分别在栅极绝缘层102上形成，厚约300_，复盖着第一和第二选择晶体管ST1和ST2的沟道区。
多晶硅材料的浮置栅层104在厚约100_的栅绝缘层106上面形成，厚约1500_，分别复盖着存贮晶体管M1至M8的沟道区94。与栅极层98和100具有同样材料和厚度的控制栅极108分别在浮置栅层104之上形成，中间插入中间绝缘层100，例如二氧化硅氮化硅一二氧化硅材料的ONO绝缘层，厚约250_。栅层98和100以及控制栅层108分别由第一和第二选择线SL1和SL2和字线WL1至WL8，亦即由与栅层和控制栅层98，100和108相同的材料制成的导体层公用。栅层98和100、控制栅层108、浮置栅层104、第一和第二选择线SL1和SL2以及字线WL1至WL8彼此之间用绝缘材料，例如二氧化硅，和BPSG或PSG的绝缘层112绝缘。
位线BL通过接触孔96与接触区80相连，并沿列的方向在绝缘层112上延伸。P型阱区76和n型阱区74通过公共的接触孔(未示出)接到阱电极114。擦除电压在擦除操作时加在阱电极114上，而参考电位，亦即在除擦除之外的各种操作亦即编程，编程校验和读出操作中将地电位加在阱电极114上。但是衬底72总是处于参考电位。存贮单元矩阵10也可以在n型单晶硅衬底内形成的P型阱区上面形成。
现在回到图1和图2，选块控制电路18用来从BK1至BK1024存贮块中选出预先定好的存贮块，并根据各种操作方式，例如擦除、编程、编程校验和读出方式，为被选中的存贮块内的控制栅线CGL1至CGL8从控制栅驱动电路20提供的控制信号至字线WL1至WL8。图2a说明构成选块控制电路18一部分的传输晶体管阵列34-i。每一个传输晶体管矩阵34-i包括若干个传输晶体管BT1至BT10，分别用来连接第一和第二选择栅线SGLi-1和SGLi-2、控制栅极线CGL1至CGL8、第一和第二选择线SL1和SL2以及字线WL1至WL8。
按照本发明上述实施例的一个特点，选块控制电路18在擦除操作时使与未被选中的存贮块有关的传输晶体管处于截止状态，从而使未被选中的存贮块中的字线处于浮置状态。在编程操作中，选块控制电路18使被选中的存贮块中的第二选择晶体管ST2处于导通状态，从而从源线驱动电路22给被选中的存贮块中的存贮晶体管的沟道、源结和漏结充电至编程禁止电压。
图5表示与图2a的传输晶体管阵列34-i相连的选块控制电路18的电路图。例如，当i＝2时，图5的线SGL2-1，SGL2-2和BSC2分别接至与图2a所示的第二存贮块BK2有关的传输晶体管阵列34-2的线SGL2-1，SGL2-2和BSC2。因此应该明白，为了便于说明问题，虽然图5表示只有选择第i个存贮块BKi一个回路，图5中与每个存贮块BK1至BK1024对应的选块控制电路均作为外部电路存在于本EEPROM芯片上。
现参照图5，与非门120是一个行地址译码器，用来接收地址信号P1，Q1和R1以及一复位信号 Xd。地址信号P1，Q1和R1是从预译码器(未示出)由行地址信号预译码后的信号，为了对行地址信号A11 至A20， 进行预译码，这些信号是从外部地址输入端子由一个地址缓冲器贮存并输出的行地址a11至a20。当选中时行译码器120向线122提供一个0伏的逻辑低状态(下称“L”态或“L”电平)，而未选中时则向它输出5伏的逻辑高态(下称“H”态或“H”电平)。与非门124的两个输入端分别接至线122和信号 BLK。信号 BLK是一个控制信号，如后所述用来在各自操作之后或之前把字线WL1至WL8设置成参考电位。与非门124的输出接至第一选择栅线SGLi-1，并通过D型晶体管126的电流通路接至选块控制线BSCi，以禁止高电压的传输。晶体管126的栅极接至编程控制信号 PGM，以便在编程操作时维持“L”状态。电荷泵电路128与选块控制线BSCi相连，以便当BSCi线被选中时，在编程操作过程中由时钟_R的泵送作用给BSCi线提供一个编程电压Vpgm。电荷泵电路128是一个已知电路，由n沟道晶体管130和132以及一个MOS电容器134组成。
与非门136的两个输入端分别接擦除控制信号ERA和122线。传输门148由n沟道晶体管140和P沟道晶体管142构成，接在与非门136的输出和连接结点146之间。n沟道晶体管140的栅极接至控制信号_6，而P沟道晶体管142的栅极通过反相器138接至_6的补码信号。n沟道晶体管144的电流通路接在接点146和参考电位之间，它的栅极与控制信号_7相连，用以防止高电压传输的D型晶体管150的源极至漏极的电流通路接在接点146和第二选择栅极线SGLi-2之间，而它的栅极接到控制信号 WE。具有与线路128相同结构的电荷泵电路152接至第二选择栅线SGLi-2，当编程操作期间选中线SGLi-2时向栅线SGLi-2提供放行电压Vpas。
图8c是用来产生如图5所用的控制信号_6和_7的电路图。在擦除操作过程中或方式中，_6和_7全是“L"状态，正如后面将要讨论的，在与非单元充电操作中，_6是“H”状态，而_7是“L"状态。在编程校验和读出操作过程中，_6是“H”状态，而_7是“L”状态。
图6表示8个控制栅驱动电路中的一个，亦即第j个控制栅驱动电路，它构成控制驱动装置并与第j条字线有关。控制栅驱动电路的输出通过传输晶体管阵列34-i分别接至字线WL1至WL8。从减小芯片总尺寸的角度来看，控制栅驱动电路最好在芯片上外围线路是公用的，从而按照各种操作方式驱动被选中的存贮块的字线。
现参照图6，与非门154是一个行地址译码器，它从地址缓冲器(未示出)接受行地址信号 ，和
Figure C9410083900213
。译码器154输出“L”态时选中CGLj线，而输出“H”态时则不选择该线。译码器154的输出和控制信号 PVF分别接至或非门173的两个输入端。提供或非门173的输出信号_v及其通过反相器174产生的补码信号 _v以控制三态与非门158和检验电压发生器164。控制信号 PVF仅在编程校验操作中才维持“L”态。因此，在除了编程校验操作之外的每一个操作中，控制信号 PVF都停留于“H”电平，因而使信号_v处于“L”态，而使信号 _v处于“H”态。在编程校验操作中，若CGLj线被选中，则_v变为“H”态，其补码 _v则变成“L”态，而若CGLj线未被选中，则_v变成“L”态，而 _v变成“H”态。与非门156分别把译码器154的输出和控制信号 DS和 ERA作为输入。三态与非门158的两个输入端分别接至与非门156的输出线160和控制信号 PGM。响应“L”电平的_v和“H”电平的 _v，使图8b所示的三态与非门158能起动，而当_v处于“H”电平和 _v处于“L”电平时，与非门158变成高阻抗。这样，在编程校验操作中，与非门158仅当CGLj被选中时才处于高阻抗状态。与非门158的输出接至连结点162，后者与校验电压发生器164相连。
校验电压发生器164由P沟道晶体管166和n沟道晶体管168，170及172组成，它们的电流通路串联在电源电压Vcc和参照电位之间。P沟道晶体管166的栅极接至芯片的起动信号 CE，而晶体管168和170的栅极则接至来自或非门173的_v信号。晶体管172的漏极和栅极接在一起。校验电压发生器164仅在编程校验操作时才被处于“H”电平的_v信号起动，从而产生约0.8伏的校验电压供给接点162。接在接点162和控制栅线CGLj之间的是D型晶体管176的源一漏电流通路，用以禁止高电压的传输，它的栅级接至控制信号 PGM。
与非门178的两个输入端分别接至与非门156的输出端和环形振荡器(未示出)来的时钟_R。在与非门178的输出和n沟道驱动晶体管182的栅极之间接有电荷泵电路180，其结构与上述电荷泵电路相同。晶体管182的漏极和源极分别接至编程电压Vpgm和控制栅线CGLj。反相器190接收编程控制信号 FGM，用来防止高压传输的D型晶体管，192的电流通路接在反相器190的输出端和晶体管182的栅极之间，晶体管182接至控制信号 PGM。正如后面将要讨论的，电路196由与非门178、电荷泵电路18O和驱动晶体管182组成，它为控制栅线CGLj被行地址信号
Figure C9410083900231
，和 在编程方式下选中时，为它提供供应编程电压Vpgm的装置。
或非门188的两个输入端分别接至与非门156的输出和时钟_R。在或非门188的输出和n沟道驱动晶体管184的栅极之间，接有电荷泵电路186。晶体管184的漏极和源极分别接至放行电压Vpas和控制栅线CGLj。在接点202和晶体管184的栅极之间，接有防止高压传输用的D型晶体管194的电流通路，后者的栅极接至控制信号 PGM。正如后面将要讨论的，电路200由或非门188、电荷泵电路和晶体管184组成，它设有控制栅线CGLj在编程方式下被行地址信号选中时为它提供放行电压Vpas的装置。
图7是接至图2a所示公共源线CSL上的源线驱动电路的电路图。源线驱动电路22由其输入端接至控制信号 PGM上的反相器204、其电流通路接于反相器204输出端和公共源线之间而其栅极接于控制信号 PGM的D型晶体管206以及接至公共源线CSL的电荷泵电路组成。电荷泵电路用来在编程方式下把公共源线提升至编程禁止电压Vpi。
输入/输出缓冲器16由输入缓冲器26和输出缓冲器28组成，它们各自接至输入/输出端。接至每一个输入/输出端I/01至I/08的输入缓冲器26是一个把来自这些端子的一个字节数据(8位数据)转换为CMOS电平数据并将其暂时贮存起来的普通电路。输出缓冲器28是把从相应列存贮块读出的8位数据同时输出至相应输入/输出端用的一般电路。
图2b的列地址译码器和选择电路14由列地址译码器30和选列电路32组成。与每一列存贮块有关的选列电路32由传输晶体管T1至T256组成，其源一漏通路分别接在公共总线CBLK和线DLK-1至DLK-256之间。传输晶体管T1至T256的栅极分别接至平行线TL1至TL256上，后者又接到列地址译码器30。列地址译码器30响应图中未示出的来自地址缓冲器的列地址信号，从线TL1至TL256中选出一条，从而使与所选中的线相连的传输晶体管导通。
如图2b所示数据寄存器和读出放大器12接在线DLK-1至DLK-256和与列存贮块有关的位线BLK-1至BLK-256之间。在位线BLK-1至BLK-256和接点36之间分别串接着D型晶体管38和40的漏一源通路。D型晶体管38的栅极接至电源电压Vcc，以防止块擦除操作时位线BLK-1至BLK-256上感应的高压传输。D型晶体管40的栅级接至控制信号_1上，后者在编程期间维持约5伏的“H”电平。在连接点36和连接点42之间分别接有n沟道晶体管44的漏源通道。晶体管44的栅极接至控制线SBL，后者在编程过程中维持“H”电平。在连接点42和连接点46之间分别接有构成被称为页面缓冲器的数据寄存器的锁存器PBK-1至PBK-256。每个锁存器由两个交叉连接的反相器构成。锁存器PBK-1至PBK-256不仅用作暂存数据用的页面缓冲器，从而使数据在编程操作时通过各相应的位线同时写入存贮单元，而且还用作校验检测器，在编程校验操作时判定是否正确执行程序，并用作读出放大器以在读出操作时检测和放大从存贮单元读  出位线上的数据。三态反相器48和一个n沟道晶体管49并联接于每一个连接点42和它的相应的线DLK-1至DLK-256线之间。被称为时钟控制的CMOS反相器的每一个三态反相器48在控制信号_4处于“H”电位时被起动，而在信号_4处于“L”电平时变为高阻抗。这样，每一个反相器48都用作缓冲放大器，在编程校验和读出操作时被起动。其栅极接至控制信号_5的n沟道晶体管49是传输晶体管，用以在编程操作时把输入的数据传输给相应的锁存器PBK-1至PBK-256。在本实施例所用的三态反相器48，其电路示于图8a。在每一个连接点46和参考电位之间串联接入n沟道晶体管50和52的电流通路。晶体管52的栅极接至控制信号_2，后者在编程校验操作的校验检测期间及读出操作的读出检测期间均处于“H”电平。各晶体管50的栅极分别接至连接点36，而n沟道晶体管37的漏一源通道分别接在连接点36和参考电位之间。各晶体管37的栅极接在一起并接至DCB线，一个控制信号加在DCB线上，在擦除操作和编程操作完成后使位线放电，并使数据寄存器复位至“L”态，亦即复位至读出操作之前的“0”数据。
按照本实施例数据寄存器和读出放大器12包括一个被称为电流镜的恒流源电路33。恒流源电路33包括一个在编程校验和读出操作时被起动而在擦除和编程操作时被禁止的基准部分64；和由其漏一源通路分别接在晶体管50的栅极和电源电压Vcc之间的P沟道晶体管54组成的电流源部分66。基准部分64由P沟道晶体管56和58以及n沟道晶体管60和62组成，用来为电流源晶体管54提供基准。P沟道晶体管56和58的源极至漏极通道并联连接在电源电压Vcc和线68之间，P沟道晶体管58的栅极接到线68。n沟道晶体管60和62的漏极至源极通路串联连接在线68和参考电位之间。n沟道晶体管60的栅极接在约2伏的基准电压Vref上。晶体管56和62的栅极接到控制信号_3，电流源晶体管54的栅极接到线68。于是，在编程校验和读出操作中，电流源晶体管54接到基准部分64上，后者由控制信号_3起动，用来给位线BLK-1和BLK-256提供约4微安的恒定电流。
图1的编程判定电路24通过线70接至图26的线DLK-1至DLK-256上，用来在编程校验操作中判定每个被编程存贮晶体管是否都达到了所需阈值电压的范围。
图9表示编程判定电路24的电路图。应该指出，图9a的电路是与第K列存贮块CBK有关的编程判定电路和对应于EEPROM芯片上外部电路的各个列存贮块的8个电路的一部分。图9b所示的电路是一个求和电路，执行求和功能为在信号FP1至FP8之中任何一个处于“L”电平时提供“L”电平。参见图9a，n沟道晶体管212至216的漏极至源极通道并联连接在线210和参考电位之间，晶体管212至216的栅极分别接在图2b的线70上。P沟道晶体管218和D型晶体管220的电流通道串联连接。晶体管218的栅极接在控制信号 SUP上，后者在编程校验操作时处于“L”电平，而晶体管220的栅极则接在线210上。晶体管212至220构成一个或非门234。或非门222的两个输入端分别接在线210和控制信号 SFP上，后者仅在校验检查时才变成“L”态。反相器224的输入端接至或非门222的输出端，反相器224的输出端输出FPK。图9b的求和电路236是由接在线FP1至FP4的与非门226、与信号FP5至FP8的与非门228以及接在与非门226和228输出端的或非门230构成。
现参见图10至图12的定时图，解释图1至图9所示的第一实施方案的操作和特点。
块擦除方式
在块擦除方式下，数据寄存器和读出放大器12、列地址译码器和选择电路14、输入/输出缓冲器16以及编程判定电路24均处于断开状态。解释得更详细一些，图2b的列地址译码器30被复位，从而使传输晶体管T1至T256处于截止状态，控制信号_1至_5以及DCB及SBL线上的信号均保持“L”状态，使得数据寄存器和读出放大器12截止。图9a的控制信号 SUP保持在“H”态，因此编程判定电路24截止。由于处于“H”电平的信号 PGM，源线驱动电路22提供“L”态，就是说，提供公共源线CSL上的0伏参考电位。
现在释释与图10定时图有关的问题，假定同时对贮存于存贮块BK1的存贮晶体管中的数据进行块擦除。
t1与t2之间的时间间隔是一段用于将全部字线WL1至WL8放电至参考电位的时间。在此周期期间，图5的与非门124保持“H”电平，而控制信号 BLK处“L”电平。D型晶体管126由于 PGM处于“H”电平而导通。这样，选块控制线BSCi处于5伏的“H”电平。在这时，充电泵电路128处于截止状态。因此在这时期，全部选块控制线BSC1至BSC1024维持5伏的电位。另一方面，在此期间，由于控制信号 PVF和 PGM处于“H”电平，而控制信号 ERA处于“L”电平，与非门156和三态与非门158的输出分别保持“H”电平和“L”电平。这时，三态反相器164处于高阻抗状态。这样，控制栅线CGLj通过导通的D型晶体管176而保持0伏的“L”电平。因上，控制栅线CGL1至CGL8全都在此期间保持“L”电平。传输晶体管BT1至BT10由于5伏的选块控制线BSC1至BSC1024的电位而全都导通而字线WL1至WL8全部放电至参考电位。
t2至t3这段时间是仅仅使被选中的存贮块中全部存贮单元被擦除的周期。在t2时，译码器120接收均处于“H”电平的地址信号p1，Q1和R1而选择存贮块BK1，因而译码器120的输出变为“L”电平。于是与非门124的输出处于“H”电平。所以对应于选中的存贮块BK1的选块控制线BSC1在t2至t3周期期间保持5伏的电压。但与未选中的存贮块BK2至BK1024相关的译码器120输出“H”电平，因为地址信号P1，Q1和R1中至少有一个处于“L”电平。所以与未被选中的存贮块相关的选块控制线BSC2至BSC1024降至0伏的参考电位。于是，传输晶体管矩阵34-1中的传输晶体管全都导通，从而使存贮块BK1中的字线WL1至WL8全部降至参考电压。但由于与未被选中的存贮块BK2至BK1024相连的传输晶体管矩阵34-2至34-1024全部截止，与它们相关的各字线便转入浮动状态。
在时刻t2，约20伏的擦除电压Vera通过图4的阱电极114被加在P型阱区76和n型阱区74。在t2和t3之间的时间间隔期间，就是说在大约10毫秒的时间周期里，被选中的存贮块BK1中的存贮晶体管的浮置栅极借助由于在它们的沟道、源区和漏区加上了擦除电压Vera和在它们的控制栅极上加上了参考电压产生的F-N沟道效应而积累空穴。因而存贮块BK1中的全部存贮晶体管都变成具有-3伏的阈值电压D型晶体管。就是说，存贮块BK1中的所有存贮晶体管全都被擦除成二进制零数据。
但是，在时刻t2擦除电压Vera通过阱电极114被加P阱区和n型阱区76和74上时，由于未被选中的存贮块BK2至BK1024中的字线当时均处于浮动状态，因此这些字线都通过电容耦合而被基本上充电至擦除电压Vera。于是未被选中的存贮块中的字线的充电电压足以减弱每个存贮晶体管的沟道区和控制栅之间的电场，从而可防止其被擦除。本发明人已发现，未被选中的存贮块中的字线被充电至擦除电压Vera的80％至90％，在未被选中的存贮块中的已被编程的存贮晶体管的数据不会被破坏或干扰。这样，在本实施例的块擦除过程中，由于不必从升压线路把编程禁止电压加在未被选中的存贮块的字线上，故减少以至避免芯片所占区域的功率消耗。另外，本发明还有效地增大了存贮阵列区的面积而缩小固定尺寸芯片表面上的外部电路的面积。这导致EEPROM的存贮容量的增大。
在上述块擦除操作中，加在阱电极114上的擦除电压既耦合至浮动的字线，也耦合到浮动的位线。因而在块擦除操作中，位线也被充电至约20伏的擦除电压。为了避免图2b的晶体管40由于充电的擦除而产生电压感应的应力，其栅极接至电源电压Vcc的D型晶体管38分别接在位线BLK-1至BLK-256和晶体管40之间。
在t2和t3之间的块擦除操作期间，选中的存贮块BK1的第一选择线SL1维持约4.3伏的电位，而存贮块BK1的第二选择线SL2由于控制信号_7和_6均处于“L”电平而呈浮动态，因而使图5的晶体管140-144截止。它们第二选择线SL2的浮动态防止了在一个或一些第二选择晶体管ST2故障时电流从阱电极114经过线SL2流动。在块擦除操作期间，相当大一部分选中或未被选中的存贮块的电压关系可缩列于表1
                               表1
             对于被选中的存贮块    对于未被选中的存贮块第一选择线SL1      4.3V                    0V字线WL1至WL8       0V                      约20V第二选择线SL2      浮置                    浮置阱电极             20V                     20v
翻至图10，在t3和t5之间的一段时间是位线和字线充电电压的放电期。在时刻t3，块擦除操作结束，擦除电压Vera变为参考电压，而控制信号 WE和 ERA转为“H”电平。在t3和t4之间，与非门156的输出处于“H”电平，而控制信号 DS处于“L”电平。这样，与非门158的输出转至“L”电平，而控制信号 PGM处于“H”电平。因此，控制栅极线CGL1至CGL8在t3和t4之间维持“L”电平。在此期间，图5的与非门124的输出处于“H”电平，而控制信号 BLK处于“L”电平。这样，每条选块控制线BSC1至BSC1024转换为5伏电压。结果，传输晶体管BT1至BT10全部导通，而全部字线WL1至WL8全都放电至参考电压。另一方面，第一和第二选择线SL1和SL2也被放电至5V电压。
在时刻t3，线DCB转入“H”电平，而_1亦转入“H”电平。因而位线的通过图2b所示晶体管37放电至“L”电平。
在时刻t4，控制信号 BLK和 DS为“H”电平， Xd为“L”电平，因此图5的与非门120为“H”电平，而第一和第二栅线SGLi-1至SGLi-2以及选块控制线BSCi转入参考电压。
            编程方式
本EEPROM在擦除操作之后编程操作之前完成一个数据装入操作，把经输入/输出端输入的数据存入数据锁存器PBK-1至PBK-256。
数据装入操作是在图11的时刻t1之前完成的。在数据装入操作中，控制信号 Xd，_2，_3和_4，编程电压Vpgm、放行电压Vpass，P型阱区76，编程禁止电压Vpi和线SBL和DCB均处于“L”电平，而控制信号 WE， PGM， SLE， BLK， DS， ERA， PVF， SUP，_R，_5和_1处于“H”电平。正如在图5中可以看到的，因为 Xd处于“L”电平，而 BLK， ERA， SLE， WE和 PGM均处于“H”电平，选块栅线BSC1至BSC1024处于“L”电平，因而使传输晶体管阵列34-1至34-1024截止。随着线SBL处于“L”电平，数据锁存器PBK-1至PBK-256与位线BLK-1至BLK-256的连接被禁止。图2b的恒流电路33和三态反相器48随着信号_3和_4处于“L”电平而处于截止状态。
输入至外地址输入端的地址是由行地址a8至a20以及列地址a0至a7组成的。输入行地址a8至a20是为在数据装入操作期间从各存贮块中选择其中一个以及从各字线中选择一条，以便把数据同时写入存贮单元的全部位线，就是说，在完成数据装入操作之后在编程操作中执行页面编程。列地址a0至a7在数据装入操作期间是具有256个循环的地址信号。图2b的列地地译码器30响应256周期的列地址根据外部写起动信号
Figure C9410083900311
的触发，依次使传输晶体管T1至T256导通。与此同时，对应于各列存贮块的输入缓冲器26响应 的触发依次把输入的数据输出至相应的输入/输出端子。因此，分别从各输入缓冲器26输出的数据通过被依次导通的传输晶体管T1至T256和相应的传输晶体管49而依次存入数据锁存器PBK-1至PBK-256。
在上述数据装入操作之后，开始编程操作。本实施例的一个特点是编程操作包括与非单元的充电操作。
为便于说明编程操作，假设存入数据锁存器的数据是被写入连接至存贮块BK1中字线WL4的存贮晶体管M4的。
编程操作是在图11所示的t1和t3之间的期间完成的。在此期间，P型阱区76，信号 WE， PGM，_2，_3，_4和_5以及DCB线处于“L”电平，而信号 Xd， BLK， DS， ERA和_1以及SBL线均处于“H”电平。在这过程中提供时钟_R，编程电压Vpgm(＝18伏)，放行电压Vpass(＝10伏)和编程禁止电压Vpi(＝7伏)。另一方面，在上述数据装入操作期间输入的行地址a8至a20被锁存入地址缓冲器(未示出)。由被锁存地址的予译码地址信号A11， 至A20，
Figure C9410083900314
而产生的地址信号P1，Q1和R1被输入至图5译码器120。锁存的地址的地址信号A8，
Figure C9410083900315
至A10，
Figure C9410083900316
输入至图6的译码器154。
在时刻t1，控制信号 Xd拉高至“H”电平，选择存贮块BK1的地址信号p1，Q1和R1是图5与非门120的输入。于是，门120的输出变为“L”电平，而与非门124和136的输出变为“H”电平。因此，第一选择栅线SGL 1-1变为5伏电势，而选块控制线BSC1电压由电荷泵电路128的泵送操作被提升至18伏的编程电压Vpgm。另一方面，随着经由传输晶体管140，142和150传输的“H”电平，由于电荷泵电路152的泵送操作，第二选择栅线SGL 1-2的电压被提升至10伏的放行电压Vpas。与未被选中的存贮块BK2至BK1024相关的每个译码器120都转为“H”电平。与此相应的每个与非门124的输出转为“L”电平。于是，未被选中的选块控制线BSC2至BSC1024转为0伏的参考电位。
在t1时刻，编程控制信号 PGM转入“L”电平，而作为图7源线驱动电路22的输出线的公共源线CSL电压被提升至编程禁止电压Vpi。就是说， PGM变成“L”电平，公共源线CSL转入D型晶体管206的阈值电压的绝对值，例如2至3伏，因而借助电荷泵电路208提升至编程禁止电压Vpi。
如前所述，由于在前一个数据装入的操作中，现在选择字线WL4的地址信号A8， 至A10， 曾被输入图6译码器154，与CGL4相关的译码器154的输出处于“L”电平，而与未被选中的字线WL1至WL3以及WL5至WL8相关的译码器154的输出处于“H”电平。于是，与选中的字线WL4相关的与非门156的输出处于“H”电平，而与未被选中的字线相关的与非门156的输出处于“L”电平，在时刻t1产生时钟信号_R。然后，与非门178和与选中的字线WL4相关的或非门188分别输出时钟信号_R和“L”电平，从而给选中的控制栅线CGL4提供编程电压Vpgm。与此相反，与未被选中的字线相关的或非门188输出时钟_R，从而为未被选中控制栅线CGL1至CGL3以及CGL5至CGL8提供放行电压Vpas。
在时刻t1，SBL线转入“H”电平。因此图2b的传输晶体管全部导通，从而把存贮在锁存器PBK-1至PBK-256的数据传输给相应的位线BLK-1至BLK-256。被选中的存贮块BK1的全部存贮晶体管都曾在以前的块擦除方式中被擦除至“L”电平，亦即，逻辑数据“0”。在块擦除方式之后的数据装入操作中，与准备写成“H”电平的，亦即逻辑数据“1”的存贮晶体管对应的锁存器存储“L”电平，亦即逻辑数据“0”，而与准备写成逻辑数据“0”的存贮晶体管对应的锁存器存储逻辑数据“1”。为了便于叙述，假定将逻辑数据“1”写入与图2a的第一列存贮块CB1中的存贮块BK1的被选中的字线WL4和位线BL1-2相连接的存贮晶体管240，而将逻辑数据“0”写入其中与字线WL4相连接的其余存贮晶体管中。则在数据装入操作中，锁存器PB1-2已经存入逻辑数据“0”而其余锁存器已存入逻辑数据“1”。于是，时刻t1之后，传输晶体管44的导通使位线BL1-2处于“L”电平，而其余位线处于5伏的“H”电平。
结果，在t1与t2之间的时间间隔里，图2a中的传输晶体管阵列34-1导通，被选中的存贮块BK1的第一和第二选择线SL1和SL2分别维持5伏和Vpas(＝10伏)，而选中的字线WL4和未被选中的字线WL1至WL3以及WL5至WL8分别维持Vpgm(＝18伏)和Vpas。在编程操作期间，由于公共源线CSL维持编程禁止电压Vpi(＝7伏)，块BK1中的第二选择晶体管ST2和存贮晶体管M1至M8全部导通，与位线BL1-2相连接的第一选择晶体管242导通，而块BK1中其余的第一选择晶体管(晶体管242除外)截止。于是与非单元中的存贮晶体管，包括存贮晶体管240的电流通路与位线BL1-2相连接，从而使存贮晶体管的沟道，它们的源极和漏极各自的结电容放电至0伏参考电位。但是，与准备写逻辑数据“0”的存贮晶体管相关的第一选择晶体管ST1截止，与此相关的与非单元中的存贮晶体管的沟道和它们的源极和漏极各自的结电容被充电至编程禁止电压Vpi(＝7伏)。于是在t1与t2之间的大约100微秒的时间周期里，与准备编程为逻辑数据“0”的存贮晶体管相关的与非单元进行充电操作。
翻至图11，在t2与t3之间的时间段，亦即大约2毫秒的时间是基本上执行编程的周期。在时刻t2，信号 SLE处于“H”电平，正如从图8c中可以看到的，_6由“H”电平转变为“L”电平，而_7由“L”电平转变为“H”电平。于是，图5的晶体管144导通，从而使全部第二栅线SGLi-2与参考电位相连。因此，在选中的BK1存贮块中全部第二选择晶体管ST2均截止。在此周期期间，约18伏的编程电压Vpgm加到被选中的存贮块BK1中的字线WL4上，而存贮晶体管240的源极、漏极和沟道加上0伏电压。于是，晶体管240的浮置栅便积累F-N沟道效应产生的电子，从而使晶体管240变为阈值约0.8伏的增强型晶体管。但因晶体管240除外的存贮晶体管的源极及漏极结电容和它们的沟道被充电至编程禁止电压Vpi，禁止了电子注入这些晶体管的浮置栅极，这些晶体管维持为耗尽型晶体管，存贮逻辑数据“0”。也就是说，与准备编程为逻辑数据“0”的存贮单元相关的与非单元由于上述与非单元充电被截断与相应位线的连接，从而防止被写入。
正如上面讨论的，在与非单元充电和编程操作期间，相当大一部分单元的电压关系可综列于表2。
                   表2
                  与非单元充电期间    编程期间
                  的电压状态           的电压状态选中的存贮块的            5伏                5伏第一选择线SL1被选中的存贮块            Vpas＝10伏         Vpas＝10伏中未被选中的字线选中的存贮块              Vpgm＝18伏         Vpgm＝18伏的选中字线选中的存贮块         Vpas＝10伏     0伏的第二选择线SL2公共源线CSL          Vpi＝7伏       Vpi＝7伏阱电极               0伏            0伏
t3和t5之间的时间周期，即500毫微秒的周期，是将位线和字线提升电压放电的周期。在时刻t3，控制信号 WE和 PGM以及DCB线处于“H”电平，而控制信号 BLK和 DS，电压Vpgm，Vpas和Vpi以及SBL线变为0伏的“L”电平。时钟_R停止发脉冲并在t3时刻固定在“H”电位。另一方面，在此周期期间，_1维持“H”电平，_2和_3维持“L”电平，于是源线驱动电路22把参考电压输出至公共源线CSL。图6的控制栅线CGL1至CGL8处于0伏电压，图5选块控制线BSC1至BSC1024处于5伏电压。结果使全部字线放电至参考电位。在时刻t4， Xd处于“L”电平，而 BLK和 DS处于“H”电平。因此在t4与t5之间的时间周期里选块控制线BSCi以及第一和第二选择栅线SGLi-1与SGLi-2降至参考电位。另一方面，由于在t3和t5之间的时间里DCB线和信号_1处于“H”电平，位线提升的电压通过晶体管37放电至参考电位。在时刻t5，信号_1变为“L”电平。
                    编程校验方式
编程校验方式是在编程方式后立即执行的。本发明的编程校验操作类似于后面将要讨论的读出操作。与读出操作相比，差别在于加在选中的字线上的电压是准备写入存贮晶体管的最小阈值电压。以下，这个最小阈值电压称为编程校验电压。在本实施例中假定编程校验电压为0.8伏。
编程校验操作是在图11中t5时刻之后立即进行的，t2和t4之间的时间周期的编程校验操作的定时图示于图12。编程校验初期，即在图11的时间t5或图12的时间t2，控制信号 Xd，_3和_4处于“H”电平，而信号_1，PVF和SUP以及DCB线处于“L”电平。因此，在编程校验操作期间，控制信号 WE， PGM， SLE， Xd， BLK， DS， ERA，_3和_4以及时钟_R维持“H”电平，电压Vpgm，Vpas和Vpi，SBL线，DCB线以及控制信号_1，_5， PVF和 SUP维持“L”电平。
现假定，进行编程校验操作是为了判定以在前的编程方式写成逻辑数据“1”的图2a的存贮晶体管240是否用所要求的最低阈值电压而编程的。
当从微处理器通过输入/输出端或其他端输入EEPROM一个命令以便在编程操作完成后执行编程校验操作，或者完成编程操作之后自动进行编程校验操作时，在编程操作中存入锁存器的pBK-1至PBK-256的数据继续存在下去而未经编程校验操作复位。这样，当编程校验操作开始时，锁存器PB1-2中存有逻辑数据“0”，而其余锁存器存有逻辑数据“1”。
在图12时刻t2，控制信号 Xd处于“H”电平，然后，图5的译码器120响应指定存贮块BK1的地址信号p1，Q1和R1而输出“L”电平。接着，因为_6和_7分别维持“H”电平和“L”电平，第一和第二选择线SGL1-1和SGL1-2以及选块控制线BSC1转入5伏的“H”电平。
在t2时刻，控制信号 PVF处于“L”电平，指定字线WL4的地址信号
Figure C9410083900361
至
Figure C9410083900362
加到图6的译码器154上。然后，与非门158变为高阻抗，校验电压发生器164给控制栅线CGL4产生一个0.8伏的校验电压。但是，与未被选中的字线WL1至WL3以及WL5至WL8相关的每一个译码器154均输出高(“H”)电平。于是校验电压发生器164变为高阻抗，而与非门158输出“H”电平。因此控制栅线CGL1至CGL3和CGL5至CGL8均处于5伏的“H”电平。另一方面，因为 PGM在时刻t2维持“H”电平图7的源线驱动电路22便在公共选择线CSL上提供参考电位。
因此，图2a的传输晶体管阵列34-1导通，第一和第二选择线SL1和SL2以及未被选中的字线WL1至WL3和WL5至WL8转入5伏电压，而被选中的字线WL4转入0.8伏电压。于是与选择线SL1和SL2以及未被选中的字线相连的晶体管导通。
在时刻t2，控制信号_3处于“H”电平，从而使图2b的恒流源电路33起动。于是恒流晶体管54经连接点36和晶体管40和38向位线提供约4微安的恒流。
假定已编程的存贮晶体管240已不能编程，就是说，晶体管240的阈值电压低于0.8伏的编程校验电压。于是晶体管240导通，与此相连的位线BL1-2转入0伏的参考电压。由于与位线BL1-2以外的各位线相连的存贮块BK1中，与非单元的全部晶体管都导通，位线也转入参考电位。以此方式令字线WL1至WL8建立预先确定的电压的这段时间周期，就是图12中t2和t3之间大约2微秒的时间周期。
图12中t3和t4之间的时间，就是大约500毫微秒的周期是用于校验检测的时间。在时刻t3，控制信号_2转入“H”电平，因此图2b的晶体管52导通。其栅极通过晶体管38和40与位线BL1-2相连的晶体管50因位线BL1-2处于参考电位而截止。因此使锁存器PB1-2保持逻辑数据“0”。类似地，因为其他位线亦处于参考电压，与这些位线相关的晶体管50都截止，因此除锁存器PB1-2之外的锁存器都维持以前存入的逻辑数据“1”。利用上述检验检测操作，对存于锁存器PBK-1至PBK-256的校验检测数据是通过导通的反相器48和线70连接到图9a的晶体管212-216的栅极。这样，对存于锁存器PB1-2的数据进行校验检测用的“L”电平是通过相应的反相器48加到构成与第一列存贮块CB1相关的图9a或非门234的晶体管214的栅极，从而使晶体管214导通，并使线210放电至参考电位。因此，由于信号 SFP仅当编程校验，FP1变为“L”电平时才变为“L”电平。但因其他列存贮块CB2至CB8中的锁存器锁存着“H”电平，与每一个存贮块CB2至CB8对应的或非门234的晶体管212至216均处于截止状态。于是，每一条21线都由上拉晶体管218和220而维持“H”电平，因而FP2至FP8处于“H”电平。因此，图9b的求和电路236的输出线232由“H”电平变为“L”电平。这就代表着存贮晶体管240编程不理想。就是说，检查结果表明存贮晶体管240的阈值电压未达到预设的最小阈值电压。232线上的编程确定信号PDS接至定时电路(未示出)，后者在图11t1和t5之间产生定时信号从而响应信号PDS的“L”电平而完成再编程。也就是说，再编程操作是自动完成的。应该指出，在本实施例中，可由本EEPROM的内部电路自动完成，既不要求再编程控制，也不要求从微处理器重新装入数据。但若有必要，微处理器亦可根据本BEPROM芯片某一条输入/输出端来的PDS信号控制再编程操作。
假定存贮晶体管240经再编程操作达到了所要求的0.8伏阈值电压，那末晶体管240在再编程操作之后执行的编程校验操作期间处于截止状态。这样，位线BL1-2被恒流晶体管54提供的恒流充电至约2至3伏的电压，从而使与位线BL1-2相连的晶体管50导通。结果，锁存器PB1-2的校验检测数据便由逻辑数据“0”变为逻辑数据“1”。正如前面所讨论的，其他锁存器贮存着逻辑“1”的校验检测数据。这样，所有锁存器PBK-1至PBK-256都锁存着逻辑“1”的校验检测数据。就是说，若存贮晶体管在页面编程操作中全都很好地编程，锁存在锁存器中的校验检测数据就变为逻辑“1”。于是构成图9a的或非门234的晶体管212至216全都截止，在进行编程校验检查期间信号FP1至FP8处于“H”电平，而信号 SFP处于“L”电平。结果，图9b的求和电路236便输出“H”电平的编程判定信号PDS。这代表着编程操作已成功完成了。
现假定某些编程为逻辑“1”的存贮晶体管已成功地完成编程，而其余的则未成功完成。那末，在随后的编程校验操作期间，对应于前一类存贮晶体管的锁存器发生变化，以使锁存了逻辑“1”数据，而与后一类存贮晶体管对应的锁存器则仍旧维持逻辑“0”数据。由于前一情况的锁存器锁存着逻辑“1”数据，它们的对应位线在随后的再编程操作期间充电到5伏电压。但与上述编程操作同样的，由于在再编程操作中，选中的第一选择线保持5伏，而存贮晶体管的源结和漏结及它们的沟道被充电到7伏的编程禁止电压，在选中的第一选择线上与充电了的位线相连的第一晶体管处于截止状态。这样，在再编程操作期间，被成功编程的存贮晶体管防止被已充电的编程禁止电压编程。但在后一种情况下，即对于未被成功编程的存贮晶体管，由于它们对应的锁存器锁存着逻辑“0”数据，所以只对它们才进行再编程。随着如此反复操作，如果在选中的字线上全部编程为逻辑“1”数据的存贮晶体管都已成功编程，则在上述编程校验操作期间编程判定信号PDS输出“H”电平，于是终止再编程操作。在上述编程校验操作中使用的本电路也可以应用于或非型存贮阵列的EEPROM。
如以上讨论的，该编程校验技术有如下各种优点。首先，编程校验操作可以由内部电路自动完成，而不必外部微处理器的控制。其次，由于在数据装入方式中用数据寄存器作为数据锁存器，编程校验方式中的校验检测电路和读出方式中的读出放大器，正如以后将要讨论的，可以简化外部电路。第三，已编程存贮晶体管的阈值电压可以紧密地分布在预定的最低阈值电压以上的一个狭窄范围之内，这可防止过编程。紧密的阈值分布可通过在较短时间内执行编程操作而完成，因为已成功地编程的存贮晶体管由于它们对应的锁存器的数据已发生变化而自动被禁止编程。
             读出方式
图12表示按本实施例的读出操作的定时图。
图中t1和t2之间的时间周期，是把字线WL1至WL8以及全部位线BLK-1至BLK-256放电至参考电压并复位，使锁存器PBK-1至PBK-256锁存逻辑“0”数据。在此周期期间，控制信号_1和线SBL及DCB处于“H”电平。这样，位线BLK-1至BLK-256通过图2b的晶体管37放电至参考电位，并通过晶体管37和44的导通将锁存器PBK-1至PBK-256复位至逻辑“0”数据。在t1至t2之间的时间周期里，控制信号 WE， PGM，SLE， Xd， BLK， DS及 ERA，时钟_R及电压Vpgm、Vpas和Vpi的定时图与图11所示t3与t5之间的定时图相同。在除编程校验操作之外的操作期间，控制信号 PVF和 SUP保持“H”电平。
t2和t4之间的时间周期是为从存贮单元读出检测数据并将其锁存入锁存器PBK-1至PBK-256的周期。在此周期期间， WE， PGM， Xd， SLE，BLK， DS， ERA，_3，_4及_R维持“H”电平而Vpgm，Vpas，Vpi，线SBL及DCB，_1和_5保持“L”电平。
现进行解释，假定读出操作是在上述编程方式下进行页面编程的存贮块BK1中，与字线WL4相连的存贮晶体管进行的。
t2和t3之间的操作以类似于上述编程校验操作的方式进行。因此这里仅作简短的说明。与选中的存贮块BK1相关的图5的选块电路使第一和第二选择栅线SGL1-1和SGL1-2和选块控制线BSC1响应选中存贮块BK1的地址信号p1，Q1和R1而保持5伏电压。由于控制信号 PVF处于“H”电平，故图6的校验电压发生器164处于高阻抗状态，与非门158被起动。因此，与选中的字线WL4对应的控制栅线CGL4响应指向字线WL4的地址信号 至
Figure C9410083900412
而处于0伏的参考电压。但是，与未被选中的字线WL1至WL3以及WL5至WL8对应的控制栅线CGL1至CGL3以及CGL5至CGL8则处于5伏的“H”电平。另一方面，图7的源线驱动电路22在公共源线CSL上输出参考电压。因此，图2a的传输晶体管阵列34-1导通，第一和第二选择线SL1和SL2以及存贮块BK1中未被选中的字线WL1至WL3以及WL5至WL8因此而处于5伏，而其中被选中的字线WL4则处于0伏。
在时刻t2，控制信号_3升至“H”电平，从而使电流源电路33恢复工作。这样，恒流晶体管54通过连接点36和晶体管40和38向位线BLK-1至BLK-256提供约4微安的电流。由于只有存贮晶体管240被编程为逻辑“1”，位线BL1-2被充电至约2至3伏，而其余位线则变成0伏。在图12的时刻t3，控制信号_2升至“H”电平，从而使图2b的晶体管52导通。这样，只有与位线BL1-2相关的晶体管50导通，从而使锁存器PB1-2进行检测并锁存逻辑“1”。但是，由于上述晶体管50截止造成的复位操作故其余锁存器继续锁存逻辑“0”。也就是说，完成页读出过程。锁存在锁存器PBK-1至PBK-256中的数据通过反相器48逐个字节(8位)地输出至输入/输出端I/01至I/08，传输晶体管T1至T256响应256周期的列地址以及WE和输出缓冲器28被触发而依次导通。
           改进的实施例
利用图1至图12进行解释的第一实施例的EEPROM，由存贮阵列和源线驱动电路组成，存贮阵列包括1024个存贮块每个存贮块又具有排在同一行上的多个与非单元，源线驱动电路用来在编程或再编程操作之前产生编程禁止电压，以便对与非单元充电至此电压。但是，应该指出，本发明并不限于这样一个实施例。比方说，在本发明的另一个实施例中所用存贮阵列如下面将要讨论的可由具有共享字线的存贮块组成。为了把与非单元充电至编程禁止电压，可以不用该源线驱动电路，而采用来自控制栅的电容耦合通道。这个改进的实施例示于图13至图17。
图13由图13a和图2b组成。图13a显示由具有共享字线的存贮块组成的存贮阵列，而图2b则显示与图13a的存贮阵列相连的前面已经讨论过的外部电路。
为简化图，图13a只显示与第i个存贮块SBKi中的第K列存贮块相关的存贮单元及共享字线的布局。但是应该指出，除了共享字线之外，如图13a所示，具有16兆位存贮单元的存贮阵列10的排列方法与图2a的存贮阵列相同。
参考图13a，每个存贮块SBKi(i＝1，2，3...512)均由2个子存贮块组成，就是说，一个上存贮块或第一子存贮块USBKi和一个下存贮块或第二子存贮块LSBKi。每个上存贮块和下存贮块USBKi和LSBKi都具有和图2a的存贮块相同的结构。上存贮块USBKi中的字线WL1至WL8相应地与下存贮块LSBKi中的字线WL1至WL8相连。就是说，上存贮块USBKi与下存贮块LSBKi共享字线WL1至WL8。
字线WL1至WL8通过传输晶体管BT2至BT9的电流通路分别接至控制栅线CGL1至CGL8。第一上部选择线USL1与第一下部选择线LSL1通过传输晶体管BT1和BT11的电流通路分别接至上部和下部选择栅线USGLi和LSGLi。第二上部选择线和第二下部选择线USL2和LSL2分别通过传输晶体管BT10和BT12的电流通路接至上部和下部地选择线UGSL和LGSL。第二上部和下部选择晶体管UST2和LST2的源极接至公共源线CSL，后者接至参考电压就是说接地。第一上部和下部选择晶体管UST1和LST1的漏极分别接至相应的位线。
现联系图6解释控制栅线CGL1至CGL8与控制栅驱动电路20的连接。上部和下部选择栅线USGLi和LSGLi分别接至图14的相应块控制电路318。每一个选块控制电路318都依照各自的操作方式在按地址指定而被选中的存贮块中选择上部和下部存贮块之一个。应该指出，与各自存贮块SBKi对应的选块控制电路318都设置在芯片上EEPROM的衬底上。要知道每个选块控制电路都控制着由上存贮块和下存贮块组成的一个存贮块，所以基本上两存贮块共用一个选块控制电路。结果使固定尺寸芯片衬底上存贮阵列的面积相对增加，从而增大了存贮容量，因为外部电路占用面积减小了。
上部地线选择线UGSL和下部地线选择线LGSL与图15所示的地线驱动电路320。地线驱动电路320是一个都与存贮块SBKi中的上部地线选择线UGSL和下部地线选择线LGSL连接在一起的电路。地线驱动电路320按照各自操作方式用于为上部和下部地线选择线UGSL和LGSL提供适当电压。
现参照图14，该图显示控制第i个存贮块SBKi的选块控制电路。译码器322接受地址信号P1，Q1和R1以及控制信号 Xd。地址信号P1，Q1和R1是来自地址缓冲器(未示出)的行地址信号 至 中的地址信号
Figure C9410083900433
至 预译码而得的信号。行地址信号
Figure C9410083900435
输入至定时电路(未示出)，以便用来产生控制信号A11u， A11u，A11l， A11l和A11j， A11j以根据各自操作方式从上部存贮块USBKi或下部存贮块LSBKi中选择一个。在各种操作方式下这些控制信号的逻辑状态列于下表3。其中“H”代表5伏的“H”电平，而“L”代表0伏的“L”电平。
                  表3
上部存贮块选择A11＝H，      下部存贮块选择A11＝L
擦除方式        读出、编程和    擦除方式   读出、编程和
                 编程校验方式                编程校验方式A11u   H                 H               H            L   L                 L               L           HA11j   L                 H               L            L
Figure C9410083900442
  L                 L               L            HA11l   L                 H               L            L  H                 L               H            H
译码器322的输出接至与非门324的一个输入端和反相器326的一个输入端。与非门324的另一个输入端连接到擦除控制信号 ERA。与非门324的输出端通过CMOS传输门328接至上部选择栅线USGLi，CMOS传输门328由n沟道晶体管350和P沟道晶体管352以及D型晶体管330的电流通路组成。在接点358和参考电压之间接有n沟道晶体管332的电流通道。N沟道晶体管350和332的栅极，P沟道晶体管352以及D型晶体管330分别接至控制信号A11u， 和 WEm。控制信号 WEm在块擦除操作期间处于“L”电平，而在其余操作期间则处于“H”电平。与非门324的输出也通过CMOS传输门334接至下部选择栅线LSGLi，传输非门324的输出也通过CMOS传输门334接至下部选择栅线LSGLi，传输路组成。n沟道晶体管338的电流通道接在接点360和参考电压之间。n沟道晶体管354和338、P沟道晶体管356和D型晶体管336的栅极分别接至控制信号
Figure C9410083900451
，A11j，A11e及 WEm。反相器326的输出通过D型晶体管340和并联的n沟道晶体管342以及D型晶体管344的电流通道接至选块控制线BSCi。D型晶体管340的栅极接至译码器322的输出，而n沟道晶体管342和D型晶体管344的栅极接至5伏的Vcc电源电压。或非门346的输入端分别接至时钟_R和译码器322的输出端。在或非门346的输出和线BSCi之间接有一个电荷泵电路348。
若选择存贮块SBKj的地址信号输入选块控制电路318，则在擦除、编程校验和读出方式下处于约4.3伏的电压，而在编程方式下则处于18伏的编程电压Vpgm。与此相反，与未被选中的存贮块相关的每一个选块控制电路的选块控制线在所有方式下均处于0伏的参考电位。若存贮块SBKi由地址信号指定，而地址信号A11处于“H”电平，则上部选择栅线USGLi在编程、编程校验和读出方式下处于5伏电压，而下部选择栅线LSGLi在这些方式下则由于晶体管338的导通而处于0伏电压。类似地，若存贮块SBKi由地址信号寻址而且地址信号A11处于“L”电平，则下部选择栅线LSGLi在编程、编程校验和读出方式下处于5伏电压，而上部选择栅线USGLi在所述方式下则因晶体管332导通而处于0伏电压。另一方面，在块擦除方式下，上部和下部选择栅线USGLi和LSGLi均处于约2-3伏的浮置状态。
参照图15，地线驱动电路320由反相器362至374、或非门376和378组成。该驱动电路320在编程方式下向上部和下部地线选择线UGSL输出0伏。若在读出和编程校验方式下上部存贮块被选中，则上部地线选择线UGSL处于5伏“H”电平，而下部地线选择线LGSL输入0伏的“L”电平。但若在读出和编程校验方式下，下部存贮块被选中，则下部地线选择线LGSL处于5伏的“H”电平，而上部地线选择线UGSL转入0伏的“L”电平。另一方面，在块擦除方式下，上部和下部地线选择线UGSL和LGSL均处于5伏的“H”电平。
改进后的实施例的操作与第一实施例，除了选择上部或下部存贮块和通过编程操作时的电容耦合技术对与非单元进行充电的操作之外几乎一样。这样，下面参照后附的定时图对改进后的实施例作一简要解释。
图16表示块擦除方式下的定时图。在图中，t1和t2之间的时间周期是用来让存贮阵列10中全部字线放电至0伏的参考电位。在此周期期间，正如前面对图6所讨论的，控制栅线CGL1至CGL8处于参考电位。在此周期期间， BLK维持“L”电平，预译码器(未示出)响应信号BLK产生“H”电平的地址信号P1，Q1和R1。这样，图14的译码器输出“L”电平。因此，选块控制线BSC1至BSC512均处于4.3伏电位下，而图13a的传输晶体管阵列34-1至34-512的传输晶体管BT2至BT9全部导通，从而使所有字线接地。
在图16的t2至t3之间的时间是用来擦除已选中的存贮块。在此段期间，像在t1与t2之间一样，控制栅线CGL1至CGL8维持参考电位。图14中与选中的存贮块有关选块控制电路318在选中的选块控制线上输出约4.3伏电压。但与未被选中的存贮块相关的选块控制电路则在未被选中的选块控制线上输出参考电压。这样，在t2时刻在被选中的存贮块中，上部和下部存贮块的字线全都处于参考电压，但未被选中的存贮块的全部字线均处于浮置状态。不过由于在时刻t，图4的阱电极114加上了20伏的擦除电压Vera，故未被选中的存贮块中的全部字线均电容耦合至约20伏，未被选中的存贮块中的存贮晶体管的数据不被擦除。但是，在t2至t3之间的时间段，被选中的存贮块中的每一个存贮晶体管都被加在它们的沟道和控制栅极之间的擦除电压变为阈值电压约为-2至-3伏的D型晶体管。也就是说，存贮逻辑“0”数据。
另一方面，在t2至t3之间的块擦除周期期间，由于选中的存贮块的选择控制线处于约为4.3伏电压下，上部和下部选择栅线USGLi和LSGLi电压约为2至3伏，上部和下部地线选择线UGS1和LGSL电压为5伏，与被选中的存贮块相关的第一上部和下部选择线USL1和LSL1电压约为2至3伏，与被选中的存贮块有关的第二上部和下部选择线USL2和LSL2则处于浮置状态。这样，当与第二上部和下部选择线相连的第二上部或下部晶体管之中任何一个损坏时，就会防止从阱电极114流过第二上部和下部选择线USL2和LSL2的漏电流。在块擦除操作期间，值得注意部分的电压关系可综列于下表4。
                          表4
                             选中的存贮块  未被选中的存贮块第一上部和下部选择线USL1和LSL1       约2-3伏         浮置字线WL1至WL8                         0伏             约20伏第二上部和下部选择线USL2和LSL2       浮置            浮置阱电极                               20伏            20伏
图16的t3和t4之间的时间周期是用来把未被选中的存贮块的字线放电至参考电压。正如前面对图6所作的讨论一样，控制信号 DS在此期间令控制栅线CGL1至CGL8维持在参考电压。控制信号 BLK把全部选块控制线BSC1至BSC512的电压维持在4.3伏左右，从而使全部字线放电至参考电压。上部和下部栅线UGLi和LSGLi亦被 Xd维持在参考电压。另一方面，处于“H”电平的DCB线使位线放电至参考电压。
图17表示改进后的实施例编程方式的定时图。参见图17，数据装入操作是在时刻t1之前执行的。数据装入操作方式与讨论图2b时的第一实施例相同。t1和t2之间的时间周期用来把数据写入选中的存贮晶体管。正如在讨论第一实施例的数据装入操作时一样，与准备写入逻辑“1”数据的存贮晶体管对应的位线处于0伏的“L”电平，而与准备写入逻辑“0”数据的存贮晶体管对应的位线则处于5伏的“H”电平。正如讨论图6时一样，在时刻t1之后，选中的控制栅线电压升至18伏的编程电压Vpgm，而未被选中的控制栅线电压则为10伏的放行电压Vpas。现假定第四控制栅线CGL4被地址信号指定。那未控制栅线CGL4电压变为18伏的编程电压Vpgm，而控制栅线CGL1至CGL3以及CGL5至CGL8则变成10伏的放行电压Vpas。再假定第三个存贮块被地址信号指定，地址信号A11处于“H”电平。于是图14的译码器322输出“L”电平，而在时刻t之后，选块控制线BSC3变为18伏的编程电压Vpgm。这时，上部选择线USGL3变为5伏电压，而下部选择栅线LSGL3变为参考电压。于是图13a的传输晶体管阵列34-3导通。另一方面，在编程周期期间，图15的地线驱动电路320为UGSL和LGSL提供参考电压。这样在上部和下部存贮块USBK3和LSBK3中的第二上部和下部选择晶体管UST2和LST2均截止。下部存贮块LSBK3中的第一下部选择线LSL1亦通过传输晶体管BT11将电压变为参考电压，从而迫使第一下部选择晶体管LST1截止。但是，上部存贮块USBK3中的第一上部选择线USL1通过传输晶体管BT1而变为5伏的“H”电平。在上述编程操作期间，值得注意部分的电压关系可综列于下表5。
                    表5
                       选中的存贮块      未被选中的下部
                       选中的上部存贮块      存贮块选中的第一上部选择线USL1        5伏               -未被选中的第一下部选择线LSL1    -                 0伏选中的字线                      Vpgm＝18伏        Vpgm＝18伏未被选中的字线                  Vpas＝10伏        Vpas＝10伏选中的第二上部选择线USL2        0伏               -未被选中的第二下部选择线LSL2    -                 0伏阱电极                          0伏               0伏
于是，在编程操作期间，字线WL1至WL8上所加的高电压使上部和下部存贮块USBK3和LSBK3的与非单元充电。这样，由于第一上部选择线USL1处于5伏电压，而与准备写入逻辑“0”数据的存贮晶体管相关的位线处于5伏电压，而与准备写入逻辑“1”数据的存贮晶体管相关的位线处于0伏的参考电压，与后者存贮晶体管相连的上部存贮块USBK3中的第一上部选择晶体管便导通，而与前者存贮晶体管相连的存贮块USBK3中的第一上部选择晶体管则截止。于是，与前者存贮晶体管相关的与非单元的存贮晶体管的源极、漏极和沟道变成参考电压，而与后者存贮晶体管相关的与非单元则充电至高电压。结果，在编程周期期间，与上部字线WL4相连的前者存贮晶体管的浮置栅极由于F-N沟道效应而积累电子，从而变为阈值电压约为0.8伏的增强型晶体管，就是说，存贮了逻辑“1”数据。但是，因为后者存贮晶体管的沟道和它们的源极和漏极的结电容充电至高压，从而防止这些存贮晶体管被编程。
同样地，在未被选中的下部存贮块LSBK3中的第一下部选择线LSL1和第二下部选择线LSL2均处于参考电平，从而使分别与线LSL1和LSL2相连的第一和第二下部选择晶体管LST1和LST2截止。于是，下部存贮块LSBK3中的与非单元的存贮晶体管的沟道和它们的源极和漏极的结电容被充电至高压，从而防止被编程。
在时刻t2，编程操作中止，时钟_R停止发出脉冲。于是，电荷泵电路348被禁止，因而BSC3的电压降至5伏。在t2和t3之间的时间周期内，处于“L”电位的控制信号DS使控制栅线CGL1至CGL8接地。于是，存贮块SBK3中的字线便放电至参考电压。在t3和t4之间的时间周期期间，选块控制线BSC1至BSC512和上部选择栅线USGL1至USGL512放电至参考电压。
编程校验操作可从图17的t4时刻起进行。编程校验操作与第一实施例的相似。与第一实施例相比，差别在于，在选中的存贮块中，本实施例具有用来从选中的存贮块中选择上部或下部存贮块之一个的选块控制电路。在编程校验操作中，若在已被选中的存贮块的上部存贮块USBKi被图14的选块控制电路选中，则被选中的选块控制线BSCi电压变为约4.3伏，而上部选择栅线USGLi电压变为5伏。于是，图15的地线驱动电路320就会向上部选择栅线UGSL输出5伏的“H”电平，并向下部选择栅线LGSL输出0伏的“L”电平。正如参照图6讨论第一实施例时相同，在编程校验操作中，被选中的控制栅线处于0.8伏的编程校验电压，而未被选中的控制栅线则为5伏电压。这样，与图13a的传输晶体管阵列34-i相连的约为4.3伏的线BSCi的电压变为7伏左右，因为未被选中的控制栅线的5伏电压从传输晶体管的漏极经电容耦合传输至它们的栅极。这一操作也与读出操作时相同。因而，上部存贮块USBKi中选中的字线电压变为0.8伏的编程校验电压，而未被选中的字线电压则变为5伏。第一和第二上部选择线USL1和USL2电压均变为5伏。这样，存贮块USBKi中的第二选择晶体管UST2导通，从而把存贮块USBKi的与非单元连接至接地的公共源线CSL。然而，下部存贮块LSBKi中的第一和第二下部选择线LSL1和LSL2均处于参考电压，存贮块LSBKi处于参考电位，因而存贮块LSBKi未被选中。随后的编程校验和再编程操作和联系图12t2和t4之间的时间周期里的定时图而解释的第一实施例的相同。
在改进的实施例中，编程和再编程技术毋需与各位线相连的编程禁止电压发生器来禁止逻辑“0”编程单元的编程以及已成功地编程为逻辑“1”的单元的再编程。因而可以简化外部电路并减少它们在芯片上所占的面积。另一方面，由于在编程和再编程操作期间，编程禁止电压是利用电容耦合技术自动产生的，所以编程和再编程操作可以高速执行。这样，因为本实施例利用了自编程禁止技术，故可得到上述好处。
在改进的实施例中的读出操作中，使用0伏的选中的字线，而不是上述编程校验操作中的0.8伏选中的字线。读出操作中选择存贮晶体管的操作和编程校验操作时相同。页式读出、页式读出检测以及从数据输出端的输出，亦都与有关图12对第一实施例所解释的操作相同。
这样，正如上面描述的，本发明几个实施例的EEPROM，可以设计得具有经改进的编程、块擦除和编程校验的能力及可靠性。本发明各实施例提出的与读出及编程校验有关的外部电路，也可以用于或非型存贮阵列的非易失性半导体存贮器中。

Claims (19)

1.一种非易失性半导体存储器，包括在半导体衬底的一个表面上形成的多个字线，和在上述一个表面上形成的多个单元部件的阵列，
每个部件单元具有至少1个存储晶体管，所述存储晶体管由在半导体衬底上形成的源区和漏区、处在该两个区之间的沟道区、在该沟道区上面被绝缘地形成的浮置栅、和在该浮置栅上面被绝缘地形成的控制栅构成，每个存储晶体管的控制栅与对应的字线接通，
所述阵列划分为多个存储块，每个存储块由多个单元部件构成，
通过利用数据擦除动作向半导体衬底施加高压擦除电压并向与被选择的存储块中的被选择的存储晶体管接通的字线施加参考电压，来擦除借助浮置栅与半导体衬底之间的电荷移动所选择的存储晶体管；该种非易失性半导体存储器的特征在于：
包括一个在数据擦除动作中能使与未被选择的存储块中的存储晶体管接通的字线浮置、并且使擦除电压的大部分在浮置字线上进行电容耦合的装置，以此来防止未被选择的存储块中的存储晶体管被擦除。
2.如权利要求1所述的非易失性半导体存储器，其特征在于，部件单元由多个存储晶体管构成，是一种将相互邻接的存储晶体管的源极和漏极互相接通了的串联式NAND部件单元。
3.在一种非易失性半导体存储器中，包括在半导体衬底的一个表面上形成的多个字线，和在上述一个表面上形成的多个部件单元的阵列，每个阵列单元具有至少1个存储晶体管，所述存储晶体管由在半导体衬底上形成的源区和漏区、处在该两个区之间的沟道区、在该沟道区上面被绝缘地形成的浮置栅、和在该浮置栅上面被绝缘地形成的控制栅构成，每个存储晶体管的控制栅与对应的字线接通，所述阵列划分为多个存储块，每个存储块由多个部件单元构成，该种非易失性半导体存储器的用于防止擦除未被选择的存储块中的存储晶体管的方法的特征在于：
包括使未被选择的存储块中的字线浮置的步骤，和向半导体衬底施加擦除电压的步骤，通过在未被擦除电压的设定值选择的存储块中的字线上进行电容耦合，来防止擦除未被选择的存储块中的存储晶体管。
4.一种非易失性半导体存储器，包括在半导体衬底上形成的多个字线，和多个NAND部件单元，
每个NADA部件单元由多个串联连接的存储晶体管构成，每个存储晶体管由在半导体衬底上形成的源以及漏结、源区和漏区之间的沟道区、在沟道区上面形成的用于存储二进制数据的浮置栅、和在浮置栅上面形成的与对应的字线接通的控制栅构成，该种非易失性半导体存储器的特征在于，
为了使在进行擦除以及存入动作期间在被选择的NAND部件单元内的存储晶体管中存储的二进制数据不产生变更而设有一个控制装置，该控制装置能对所述被选择的NAND部件单元内的存储晶体管的沟道区和源以及漏结或字线之一进行充电。
5.在一种非易性半导体存储器中，具有在半导体衬底的一个表面上形成的、由多个相互串联连接的存储晶体管构成的NAND部件单元，每个存储晶体管由在半导体衬底上形成的源以及漏结、源区和漏区之间的沟道区、在沟道区上面形成的用于存储二进制数据的浮置栅、和在浮置栅上面形成的与对应的字线接通的控制栅构成，该种非易失性半导体存储器的用于对NAND部件单元进行编程的方法的特征在于包括下列步骤：
将NAND部件单元内的所有存储晶体管的沟道区和源以及漏结充电至防止编程电压；
当被选择的存储晶体管不能存入其它二进制数据时，则维持防止编程电压，当被选择的存储晶体管被编程为其它二进制数据时，则将防止编程电压放电至基准电位；
将编程电压施加到被选择的存储晶体管的控制栅上。
6.在一种非易失性半导体存储器中，具有在半导体衬底的一个表面上形成的、由多个相互串联连接的存储晶体管构成的NAND部件单元，每个存储晶体管由在半导体衬底上形成的源以漏结、源区和漏区之间的沟道区、在沟道区上面形成的用于存储二进制数据的浮置栅、和在浮置栅上面形成的控制栅构成，该种非易失性半导体存储器的用于对NAND元件单元进行编程的方法的特征在于包括下列步骤：
在对被选择的存储晶体管的控制栅施加编程电压的同时，对未被选择的存储晶体管的控制栅施加脉冲电压，并对NAND部件单元内的所有存储晶体管的沟道区和源以及漏结容量充电至设定的充电电压；
当被选择的存储晶体管被编程为其它二进制数据时，则将所述充电电压放电，当被选择的存储晶体管不被编程为其它二进制数据时，则维持上述充电电压。
7.在一种非易失性半导体存储器中，具有在半导体衬底的一个表面上形成的、以行和列的矩阵形态排列的多个存储晶体管，通过将设定数量的存储晶体管串连连接而构成多个部件单元，每个存储晶体管由在半导体衬底上形成的源以及漏结、源区和漏区之间的沟道区、和在沟道区上面形成的用于存储2进制数据的浮置栅、和在浮置栅上面形成的控制栅构成，每行的NAND部件单元构成为一个存储块，处在同一行中的存储晶体管的控制栅与对应的一个字线接通；
还具有与字线相交的多个位线，各个存储块的各个NAND部件单元的一端通过第1选择晶体管与对应的位线接通，各个NAND部件单元的另一端通过第2选择晶体管与公共源线接通；
该种非易失半导体存储器的用于对一行存储晶体管进行编程的方法的特征在于包括下列步骤：
在对被选择的存储块中的被选择的一个字线施加编程电压的同时，对被选择的存储块中未被选择的字线施加脉冲电压，并且对与被选择的存储块相关的第1选择晶体管的栅极施加逻辑高电平电压，并将与被选择的存储块相关的第2选择晶体管关闭；
对与被编程为其它二进制的存储晶体管相关的位线施加基准电位，并且对与未被编程为其它二进制的存储晶体管相关的位线施加逻辑高电平电压。
8.一种非易失性半导体存储器，具有多个位线和多个部件单元；
每个部件单元由至少一个存储晶体管构成，每个所述存储晶体管由具有浮动栅和控制栅的浮动栅场效应晶体管构成；
所述部件单元的一端与对应的位线接通，另一端能接受参考电压；
还包括一个控制装置，该装置在读取动作期间能向被选择的存储晶体管的控制栅施加读取电压，在数据编程动作期间以及编程校验动作期间，由向被选择的存储晶体管的控制栅分别施加编程电压和编程校验电压；
该种非易失性半导体存储器的特征在于还包括：
在读取动作和编程校验动作时能向位线供应少量电流的电源装置，
和公用数据锁存装置，该装置便在数据编程动作期间储存通过位线向被选择的存储晶体管提供的存入数据，在读取期储存读取数据，在编程校验期间储存校验数据，
和数据检测装置，在读取动作和编程校验动作时，能依照从电源装置通过被选择的存储晶体管流动的电流来检测读取数据以及校验数据，并分别提供给公用数据锁存装置。
9.一种电可擦除和可编程只读存贮器，具有多个单元部件，并连于位线和参考电压之间，每个所述单元部件包括多个串连的存贮晶体管，每个所述存贮晶体管具有浮动栅和控制栅，和行解码器，用于选择一个所述单元部件和所述单元部件的一个所述存贮晶体管，并用于使所述选择的单元部件的未被选择的存贮晶体管导通，并使所述选择的一个所述存贮晶体管读出存贮在其中的所述位线数据，其特征在于，所述存贮器包括：
为所述位线提供电流的电流源电路；和
连接到所述位线的数据锁存电路，根据提供给所述位线的电流是否流过所述的选择的一个所述存贮晶体管而检测和存贮所述数据。
10.根据权利要求9的电可擦除和可编程只读存贮器，其特征在于，所述电流源电路在所述数据锁存电路检测和存贮数据时继续向所述位线提供所述电流。
11.根据权利要求9的电可擦除和可编程只读存贮器，其特征在于，所述位线在所述数据锁存电路检测和存锁数据之前不会予充电到予定电压。
12.根据权利要求10的电可擦除和可编程只读存贮器，其特征在于，所述位线在所述数据锁存电路检测和存锁数据之前不会予充电到予定电压。
13.根据权利要求9的电可擦除和可编程只读存贮器，其特征在于，所述电流源电路包括：
电源端子；
电流源晶体管，包括：
控制电极，和
连接于所述位线和所述电源端子间的电流通路；和
连接到所述电流源晶体管的所述控制电极的公共参考电路。
14.根据权利要求9的电可擦除和可编程只读存贮器，其特征在于，所述数据锁存电路包括：
数据检测晶体管，具有
连接到所述位线的控制极，
连接到所述参考电压的源电极；和
漏极；
连接到所述数据检测晶体管的所述漏极的第一节点；
经一隔离晶体管连接到所述位线的第二节点；和
交叉连接于所述第一和第二节点间的一对反相器。
15.根据权利要求13的电可擦除和可编程只读存贮器，其特征在于，所述数据锁存电路包括：
数据检测晶体管，具有
连接到所述位线的控制极，
连接到所述参考电压的源极，和
漏极；
连接到所述数据检测晶体管的所述漏极的第一节点；
经过一隔离晶体管连接到所述位线的第二节点；和
交叉连接于所述第一、二节点间的一对反相器。
16.电可擦除和可编程的只读存贮器，具有并联于位线和参考电压之间的多个存贮晶体管，每个所述存贮晶体管具有浮动栅和控制栅，和行解码器用于选择一个所述存贮晶体管，使所述选择的一个所述存贮晶体管把存贮的数据读出到所述位线上，其特征在于，所述存贮器包括：
向所述位线提供电流的电流源电路；和
连接到所述位线的数据锁存电路，用于根据提供给所述位线的所述电流是否流过所述选择的一个所述存贮晶体管检测和存贮所述存贮的数据。
17.根据权利要求16的电可擦除和可编程只读存贮器，其特征在于，所述电流源电路在所述数据锁存电路检测和存贮数据时继续向所述位线提供所述电流。
18.根据权利要求16的电可擦除和可编程只读存贮器，其特征在于，所述位线在所述数据锁存电路检测和存锁数据之前不会予充电到予定电压。
19.根据权利要求17的电可擦除和可编程只读存贮器，其特征在于，所述位线在所述数据锁存电路检测和存锁数据之前不会予充电到予定电压。
CN94100839A 1993-01-13 1994-01-13 非易失型半导体存贮器 Expired - Lifetime CN1039608C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930000390A KR960000616B1 (ko) 1993-01-13 1993-01-13 불휘발성 반도체 메모리 장치
KR390/93 1993-01-13

Publications (2)

Publication Number Publication Date
CN1092548A CN1092548A (zh) 1994-09-21
CN1039608C true CN1039608C (zh) 1998-08-26

Family

ID=19349614

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94100839A Expired - Lifetime CN1039608C (zh) 1993-01-13 1994-01-13 非易失型半导体存贮器

Country Status (7)

Country Link
US (3) US5473563A (zh)
EP (1) EP0608075B1 (zh)
JP (3) JP3107693B2 (zh)
KR (1) KR960000616B1 (zh)
CN (1) CN1039608C (zh)
DE (1) DE69420591T2 (zh)
TW (1) TW329519B (zh)

Families Citing this family (207)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960008823B1 (en) * 1993-11-30 1996-07-05 Samsung Electronics Co Ltd Non-volatile semiconductor memory device
US5680347A (en) * 1994-06-29 1997-10-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR970005645B1 (ko) * 1994-10-01 1997-04-18 삼성전자 주식회사 불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로
US5889698A (en) * 1995-01-31 1999-03-30 Hitachi, Ltd. Nonvolatile memory device and refreshing method
KR0142367B1 (ko) * 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
US5606532A (en) * 1995-03-17 1997-02-25 Atmel Corporation EEPROM array with flash-like core
JP3544743B2 (ja) * 1995-04-17 2004-07-21 株式会社東芝 半導体記憶装置
KR0145224B1 (ko) * 1995-05-27 1998-08-17 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
KR100218244B1 (ko) * 1995-05-27 1999-09-01 윤종용 불휘발성 반도체 메모리의 데이터 독출회로
KR0172422B1 (ko) * 1995-06-30 1999-03-30 김광호 스냅백 브레이크다운 현상을 제거한 공통 소오스 라인 제어회로
EP0768673A3 (en) * 1995-07-19 1998-09-30 Texas Instruments Incorporated Improvements in or relating to integrated circuits
KR0164376B1 (ko) * 1995-07-28 1999-02-18 김광호 불휘발성 반도체 메모리의 기준 비트라인 셀
KR0172441B1 (ko) * 1995-09-19 1999-03-30 김광호 불휘발성 반도체 메모리의 프로그램 방법
US5661685A (en) * 1995-09-25 1997-08-26 Xilinx, Inc. Programmable logic device with configurable power supply
KR0169419B1 (ko) * 1995-09-28 1999-02-01 김광호 불휘발성 반도체 메모리의 독출방법 및 장치
US5687114A (en) * 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
KR0169412B1 (ko) * 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR0169420B1 (ko) * 1995-10-17 1999-02-01 김광호 불 휘발성 반도체 메모리의 데이타 리드 방법 및 그에 따른 회로
KR0169418B1 (ko) * 1995-10-30 1999-02-01 김광호 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리
US5675540A (en) * 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
JP3789977B2 (ja) * 1996-05-10 2006-06-28 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR0176115B1 (ko) * 1996-05-15 1999-04-15 김광호 불휘발성 반도체 메모리 장치의 차지 펌프 회로
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
US5793677A (en) * 1996-06-18 1998-08-11 Hu; Chung-You Using floating gate devices as select gate devices for NAND flash memory and its bias scheme
TW347501B (en) * 1996-10-29 1998-12-11 Hitachi Ltd Memory and microcomputer
US6047352A (en) * 1996-10-29 2000-04-04 Micron Technology, Inc. Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous writing or erasure
US5841867A (en) * 1996-11-01 1998-11-24 Xilinx, Inc. On-chip programming verification system for PLDs
JPH10154803A (ja) * 1996-11-25 1998-06-09 Toshiba Corp 不揮発性半導体メモリ
JPH10177797A (ja) * 1996-12-17 1998-06-30 Toshiba Corp 半導体記憶装置
JP3401395B2 (ja) * 1996-12-25 2003-04-28 シャープ株式会社 不揮発性半導体メモリのデータ書き込み回路
JP3967409B2 (ja) * 1996-12-26 2007-08-29 株式会社東芝 半導体集積回路装置
JP3501916B2 (ja) * 1997-02-28 2004-03-02 シャープ株式会社 半導体記憶装置およびその一括消去ベリファイ方法
US5870335A (en) 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
JP3765163B2 (ja) * 1997-07-14 2006-04-12 ソニー株式会社 レベルシフト回路
JPH11203879A (ja) * 1998-01-19 1999-07-30 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
TW419812B (en) * 1998-02-18 2001-01-21 Sanyo Electric Co Non-volatile semiconductor memory
US8350309B2 (en) 1998-03-30 2013-01-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6009014A (en) * 1998-06-03 1999-12-28 Advanced Micro Devices, Inc. Erase verify scheme for NAND flash
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
US6421757B1 (en) * 1998-09-30 2002-07-16 Conexant Systems, Inc Method and apparatus for controlling the programming and erasing of flash memory
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
KR100347866B1 (ko) * 1999-03-08 2002-08-09 삼성전자 주식회사 낸드 플래시 메모리 장치
JP3983940B2 (ja) * 1999-06-28 2007-09-26 東芝マイクロエレクトロニクス株式会社 不揮発性半導体メモリ
US6288938B1 (en) * 1999-08-19 2001-09-11 Azalea Microelectronics Corporation Flash memory architecture and method of operation
JP3484380B2 (ja) * 1999-09-22 2004-01-06 沖電気工業株式会社 リードオンリメモリ
KR100373670B1 (ko) 1999-09-27 2003-02-26 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
US6359305B1 (en) 1999-12-22 2002-03-19 Turbo Ic, Inc. Trench-isolated EEPROM flash in segmented bit line page architecture
TW504694B (en) * 2000-01-12 2002-10-01 Hitachi Ltd Non-volatile semiconductor memory device and semiconductor disk device
JP4149637B2 (ja) * 2000-05-25 2008-09-10 株式会社東芝 半導体装置
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
JP3730508B2 (ja) 2000-11-13 2006-01-05 株式会社東芝 半導体記憶装置およびその動作方法
KR100399365B1 (ko) * 2000-12-04 2003-09-26 삼성전자주식회사 페일 비트 검출 스킴을 구비한 불휘발성 반도체 메모리장치 및 그것의 페일 비트 카운트 방법
KR100385230B1 (ko) 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
US6414873B1 (en) 2001-03-16 2002-07-02 Simtek Corporation nvSRAM with multiple non-volatile memory cells for each SRAM memory cell
US6512694B2 (en) 2001-03-16 2003-01-28 Simtek Corporation NAND stack EEPROM with random programming capability
FR2825812B1 (fr) * 2001-06-12 2003-12-05 St Microelectronics Sa Procede de programmation/reprogrammation parallele de memoire flash embarquee par bus can
KR100399353B1 (ko) * 2001-07-13 2003-09-26 삼성전자주식회사 시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치및 그것의 읽기 방법
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
KR100399351B1 (ko) * 2001-08-07 2003-09-26 삼성전자주식회사 공유된 선택 라인 구조를 갖는 낸드형 플래시 메모리 장치
US6449211B1 (en) * 2001-08-31 2002-09-10 Intel Corporation Voltage driver for a memory
KR100453854B1 (ko) * 2001-09-07 2004-10-20 삼성전자주식회사 향상된 프로그램 방지 특성을 갖는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
ITMI20030075A1 (it) * 2003-01-20 2004-07-21 Simicroelectronics S R L Amplificatore di rilevamneto parallelo con specchiamento della corrente da misurare su ogni ramo di riferimento.
JP2004310812A (ja) * 2003-04-02 2004-11-04 Renesas Technology Corp 半導体メモリ
US6982892B2 (en) * 2003-05-08 2006-01-03 Micron Technology, Inc. Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
JP2005038504A (ja) * 2003-07-14 2005-02-10 Sony Corp データ消去方法及び同方法を用いたデータ消去回路を有するメモリ装置
US7095653B2 (en) * 2003-10-08 2006-08-22 Micron Technology, Inc. Common wordline flash array architecture
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
JP4093232B2 (ja) * 2004-01-28 2008-06-04 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動回路、電気光学装置の駆動方法および電子機器
JP4405292B2 (ja) 2004-03-22 2010-01-27 パナソニック株式会社 不揮発性半導体記憶装置及びその書き込み方法
KR100632940B1 (ko) * 2004-05-06 2006-10-12 삼성전자주식회사 프로그램 사이클 시간을 가변시킬 수 있는 불 휘발성반도체 메모리 장치
EP1598831B1 (en) * 2004-05-20 2007-11-21 STMicroelectronics S.r.l. An improved page buffer for a programmable memory device
US7002850B2 (en) * 2004-07-06 2006-02-21 Macronix International Co., Ltd. System and method for over erase reduction of nitride read only memory
KR100632946B1 (ko) * 2004-07-13 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR100632947B1 (ko) * 2004-07-20 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR100645044B1 (ko) * 2004-09-17 2006-11-10 삼성전자주식회사 높은 신뢰도를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR100645055B1 (ko) * 2004-10-28 2006-11-10 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100748553B1 (ko) * 2004-12-20 2007-08-10 삼성전자주식회사 리플-프리 고전압 발생회로 및 방법, 그리고 이를 구비한반도체 메모리 장치
US7437653B2 (en) 2004-12-22 2008-10-14 Sandisk Corporation Erased sector detection mechanisms
KR100648277B1 (ko) * 2004-12-30 2006-11-23 삼성전자주식회사 프로그램 시간을 줄일 수 있는 플래시 메모리 장치
KR100626393B1 (ko) * 2005-04-07 2006-09-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 멀티-페이지 카피백 방법
US8824205B2 (en) * 2005-04-11 2014-09-02 Micron Technology, Inc. Non-volatile electronic memory device with NAND structure being monolithically integrated on semiconductor
US7480195B2 (en) * 2005-05-11 2009-01-20 Micron Technology, Inc. Internal data comparison for memory testing
US7295478B2 (en) * 2005-05-12 2007-11-13 Sandisk Corporation Selective application of program inhibit schemes in non-volatile memory
EP1729306A1 (en) * 2005-06-01 2006-12-06 STMicroelectronics S.r.l. NAND flash memory device with compacted cell threshold voltage distribution
KR100707308B1 (ko) * 2005-06-13 2007-04-12 삼성전자주식회사 엠엠씨 인터페이스를 갖는 플래시 메모리 장치 및 그것을포함한 메모리 시스템
KR100680455B1 (ko) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법
KR100687424B1 (ko) * 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치
KR101260632B1 (ko) 2005-09-30 2013-05-03 모사이드 테크놀로지스 인코퍼레이티드 출력 제어 메모리
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US7444568B2 (en) * 2006-02-16 2008-10-28 Freescale Semiconductor, Inc. Method and apparatus for testing a data processing system
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
EP2002442B1 (en) * 2006-03-31 2010-11-10 Mosaid Technologies Incorporated Flash memory system control scheme
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
KR100778082B1 (ko) * 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
US7876613B2 (en) * 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
US8014199B2 (en) * 2006-05-22 2011-09-06 Spansion Llc Memory system with switch element
KR100787942B1 (ko) * 2006-07-24 2007-12-24 삼성전자주식회사 선택 라인을 공유하는 엑스아이피 플래시 메모리 장치
US7823033B2 (en) * 2006-07-26 2010-10-26 Freescale Semiconductor, Inc. Data processing with configurable registers
US7627795B2 (en) * 2006-07-26 2009-12-01 Freescale Semiconductor, Inc Pipelined data processor with deterministic signature generation
US8407395B2 (en) 2006-08-22 2013-03-26 Mosaid Technologies Incorporated Scalable memory system
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US8700818B2 (en) 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
KR100769770B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법
KR100770754B1 (ko) * 2006-10-12 2007-10-29 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
JP4908149B2 (ja) * 2006-10-18 2012-04-04 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
US7505326B2 (en) * 2006-10-31 2009-03-17 Atmel Corporation Programming pulse generator
US7417904B2 (en) * 2006-10-31 2008-08-26 Atmel Corporation Adaptive gate voltage regulation
US7817470B2 (en) 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US7511996B2 (en) * 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
US8271758B2 (en) * 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8331361B2 (en) 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
KR100876082B1 (ko) * 2006-12-07 2008-12-26 삼성전자주식회사 메모리 소자 및 그 형성 방법
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US20080151654A1 (en) 2006-12-22 2008-06-26 Allan James D Method and apparatus to implement a reset function in a non-volatile static random access memory
KR101444491B1 (ko) * 2007-02-07 2014-09-24 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 소스 측 비대칭 사전 충전 프로그래밍 방식
US8010710B2 (en) 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
KR101494065B1 (ko) * 2007-02-16 2015-02-23 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 반도체 장치 및 상호접속된 장치들을 갖는 시스템에서의 전력 소비를 감소시키는 방법
US7646636B2 (en) * 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US7796462B2 (en) * 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US8086785B2 (en) 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US8046527B2 (en) * 2007-02-22 2011-10-25 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
KR100875538B1 (ko) * 2007-02-27 2008-12-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
KR100890017B1 (ko) * 2007-04-23 2009-03-25 삼성전자주식회사 프로그램 디스터브를 감소시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법
US8351262B2 (en) * 2007-04-23 2013-01-08 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR100890016B1 (ko) 2007-05-10 2009-03-25 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
KR100884234B1 (ko) * 2007-05-25 2009-02-18 삼성전자주식회사 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
KR100894487B1 (ko) 2007-06-08 2009-04-22 주식회사 하이닉스반도체 워드라인 구동회로, 이를 포함하는 반도체 메모리장치 및그 테스트방법
KR101321472B1 (ko) * 2007-07-23 2013-10-25 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR101358752B1 (ko) * 2007-08-06 2014-02-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
KR100919556B1 (ko) * 2007-08-10 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
KR101392431B1 (ko) 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
KR101308048B1 (ko) * 2007-10-10 2013-09-12 삼성전자주식회사 반도체 메모리 장치
KR101328552B1 (ko) * 2007-11-16 2013-11-13 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR101489885B1 (ko) * 2007-11-21 2015-02-06 삼성전자주식회사 개선된 신뢰성을 갖는 트랩형 비휘발성 메모리 장치 및 그동작 방법
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
KR101416740B1 (ko) 2007-11-26 2014-07-09 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US8145925B2 (en) * 2007-12-21 2012-03-27 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
US7978518B2 (en) * 2007-12-21 2011-07-12 Mosaid Technologies Incorporated Hierarchical common source line structure in NAND flash memory
US8291248B2 (en) 2007-12-21 2012-10-16 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
US7940572B2 (en) 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US8000151B2 (en) 2008-01-10 2011-08-16 Micron Technology, Inc. Semiconductor memory column decoder device and method
WO2009097681A1 (en) 2008-02-04 2009-08-13 Mosaid Technologies Incorporated Flexible memory operations in nand flash devices
US8068365B2 (en) 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
KR101503875B1 (ko) 2008-03-17 2015-03-25 삼성전자주식회사 단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조방법
US8060730B2 (en) * 2008-05-30 2011-11-15 Freescale Semiconductor, Inc. Selective MISR data accumulation during exception processing
KR20090126077A (ko) * 2008-06-03 2009-12-08 삼성전자주식회사 메모리 반도체 장치 및 그 제조 방법
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
DE102009023789A1 (de) 2008-06-11 2009-12-31 Samsung Electronics Co., Ltd., Suwon Speichervorrichtungen mit vertikalen Säulen und Verfahren zum Herstellen und Betreiben derselben
JP5136328B2 (ja) * 2008-09-26 2013-02-06 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリの動作方法およびシステム
JP5086959B2 (ja) 2008-09-26 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
US8737129B2 (en) 2008-11-14 2014-05-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method thereof
JP5305856B2 (ja) 2008-11-19 2013-10-02 株式会社東芝 不揮発性半導体メモリ
US8194481B2 (en) * 2008-12-18 2012-06-05 Mosaid Technologies Incorporated Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation
US8037235B2 (en) * 2008-12-18 2011-10-11 Mosaid Technologies Incorporated Device and method for transferring data to a non-volatile memory device
KR100933674B1 (ko) * 2009-02-20 2009-12-23 주식회사 하이닉스반도체 워드라인 구동회로, 이를 포함하는 디램 및 그 테스트방법
US8189390B2 (en) 2009-03-05 2012-05-29 Mosaid Technologies Incorporated NAND flash architecture with multi-level row decoding
KR101619249B1 (ko) * 2009-11-26 2016-05-11 삼성전자주식회사 프로그램 방법
JP2011146103A (ja) * 2010-01-15 2011-07-28 Toshiba Corp 半導体記憶装置
KR101780422B1 (ko) 2010-11-15 2017-09-22 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
US8421071B2 (en) 2011-01-13 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Memory device
CN105788638A (zh) * 2011-03-04 2016-07-20 瑞萨电子株式会社 半导体器件
JP2013030525A (ja) * 2011-07-27 2013-02-07 Toshiba Corp 不揮発性半導体記憶装置
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
DE102012109612A1 (de) 2011-10-13 2013-04-18 Samsung Electronics Co., Ltd. Nichtflüchtige Speichervorrichtung, Programmierungsverfahren für nichtflüchtige Speichervorrichtungen und Speichersystem, das eine nichtflüchtiger Speichervorrichtung umfasst
US8958244B2 (en) 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9704580B2 (en) 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
US9007834B2 (en) 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
US8995195B2 (en) * 2013-02-12 2015-03-31 Sandisk Technologies Inc. Fast-reading NAND flash memory
US9202931B2 (en) 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
US9025382B2 (en) 2013-03-14 2015-05-05 Conversant Intellectual Property Management Inc. Lithography-friendly local read circuit for NAND flash memory devices and manufacturing method thereof
US9214235B2 (en) 2013-04-16 2015-12-15 Conversant Intellectual Property Management Inc. U-shaped common-body type cell string
US9543021B2 (en) * 2014-03-12 2017-01-10 SK Hynix Inc. Semiconductor device and programming method thereof
KR102320861B1 (ko) * 2015-10-06 2021-11-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
CN105551524B (zh) * 2015-12-15 2019-10-18 北京兆易创新科技股份有限公司 一种存储单元的擦除方法
US9997250B2 (en) * 2016-03-17 2018-06-12 SK Hynix Inc. Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
JP6050541B1 (ja) * 2016-06-02 2016-12-21 二美 大谷 パンツ型装着物
CN109390013B (zh) * 2017-08-10 2020-11-06 西安格易安创集成电路有限公司 提高浮栅存储器安全性的方法及装置
KR102434922B1 (ko) * 2018-03-05 2022-08-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11315636B2 (en) * 2019-10-14 2022-04-26 Silicon Storage Technology, Inc. Four gate, split-gate flash memory array with byte erase operation
WO2022215155A1 (ja) * 2021-04-06 2022-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2022269737A1 (ja) * 2021-06-22 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
CN113672854B (zh) * 2021-08-25 2024-02-06 恒烁半导体(合肥)股份有限公司 一种基于电流镜和存储单元的存内运算方法、装置及其应用

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0405220A2 (en) * 1989-06-12 1991-01-02 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713879B2 (ja) * 1985-06-21 1995-02-15 三菱電機株式会社 半導体記憶装置
US5053990A (en) * 1988-02-17 1991-10-01 Intel Corporation Program/erase selection for flash memory
US4949309A (en) * 1988-05-11 1990-08-14 Catalyst Semiconductor, Inc. EEPROM utilizing single transistor per cell capable of both byte erase and flash erase
US5047981A (en) * 1988-07-15 1991-09-10 Texas Instruments Incorporated Bit and block erasing of an electrically erasable and programmable read-only memory array
US5126808A (en) * 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
US5313432A (en) * 1990-05-23 1994-05-17 Texas Instruments Incorporated Segmented, multiple-decoder memory array and method for programming a memory array
JP3204666B2 (ja) * 1990-11-21 2001-09-04 株式会社東芝 不揮発性半導体記憶装置
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
US5245570A (en) * 1990-12-21 1993-09-14 Intel Corporation Floating gate non-volatile memory blocks and select transistors
US5345418A (en) * 1991-01-24 1994-09-06 Nexcom Technology, Inc. Single transistor EEPROM architecture
US5185718A (en) * 1991-02-19 1993-02-09 Catalyst Semiconductor Corporation Memory array architecture for flash memory
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5191556A (en) * 1991-03-13 1993-03-02 Advanced Micro Devices, Inc. Method of page-mode programming flash eeprom cell arrays
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US5270980A (en) * 1991-10-28 1993-12-14 Eastman Kodak Company Sector erasable flash EEPROM
KR950000273B1 (ko) * 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
JPH05242693A (ja) * 1992-02-28 1993-09-21 Mitsubishi Electric Corp 半導体記憶装置
EP0559213B1 (en) * 1992-03-05 1999-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3216230B2 (ja) * 1992-04-24 2001-10-09 新日本製鐵株式会社 不揮発性半導体メモリセルの書き換え方式

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0405220A2 (en) * 1989-06-12 1991-01-02 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
EP0608075B1 (en) 1999-09-15
KR940018870A (ko) 1994-08-19
JPH11120785A (ja) 1999-04-30
US5541879A (en) 1996-07-30
JP3348771B2 (ja) 2002-11-20
JP3107693B2 (ja) 2000-11-13
US5546341A (en) 1996-08-13
US5473563A (en) 1995-12-05
JP3215088B2 (ja) 2001-10-02
JPH11121721A (ja) 1999-04-30
DE69420591D1 (de) 1999-10-21
DE69420591T2 (de) 2000-03-02
KR960000616B1 (ko) 1996-01-10
CN1092548A (zh) 1994-09-21
TW329519B (en) 1998-04-11
JPH076593A (ja) 1995-01-10
EP0608075A3 (en) 1995-11-02
EP0608075A2 (en) 1994-07-27

Similar Documents

Publication Publication Date Title
CN1039608C (zh) 非易失型半导体存贮器
US6178116B1 (en) Memory cell of non-volatile semiconductor memory device
JP4427382B2 (ja) 不揮発性半導体記憶装置
US5270969A (en) Electrically programmable nonvolatile semiconductor memory device with nand cell structure
US7990772B2 (en) Memory device having improved programming operation
JP5598686B2 (ja) メモリ消去方法及び装置
US7453733B2 (en) Nonvolatile semiconductor memory device and a method of word lines thereof
CN1120231A (zh) 半导体非易失性存储器件
CN1139812A (zh) 非易失性半导体存储器件的多块擦去与验证装置及其方法
US7420853B2 (en) Semiconductor storage device and semiconductor storage device driving method
JP2009245556A (ja) 半導体記憶装置
CN1426068A (zh) 半导体存储器件
JP4357351B2 (ja) 不揮発性半導体記憶装置
CN1509477A (zh) 擦除后自动编程扰乱(apde)期间提高效率的快闪存储装置
JP6103664B1 (ja) 半導体記憶装置
CN1692450A (zh) 非易失性存储器及其写入方法
US6034899A (en) Memory cell of nonvolatile semiconductor memory device
KR100385224B1 (ko) 불휘발성 반도체 메모리 장치의 프로그램 방법
US6545913B2 (en) Memory cell of nonvolatile semiconductor memory device
CN1039608Y (zh) 非易失型半导体存贮器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Expiration termination date: 20140113

Granted publication date: 19980826

CX01 Expiry of patent term