JP3730508B2 - 半導体記憶装置およびその動作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置およびその動作方法に関するもので、特に、カラム（列）方向のメモリセルを複数個直列に接続してメモリセルユニット（ＮＡＮＤセル）を構成してなるＮＡＮＤ型ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の一つとして、データの電気的な書き換えを可能としたＥＥＰＲＯＭが知られている。なかでも、複数のＮＡＮＤセルの、ロウ（行）方向における各メモリセルの制御ゲートを共通に接続してＮＡＮＤセル・ブロックを構成してなるＮＡＮＤ型ＥＥＰＲＯＭは、高集積化が可能であるとして注目されている。
【０００３】
すなわち、ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートとが積層されたＭＯＳＦＥＴ構造を有してなる構成とされている。そして、隣接するメモリセルが互いにソース・ドレインを共有する形で直列に接続されて、ＮＡＮＤセルが構成されている。また、このようなＮＡＮＤセルがロウ方向に配列されて、１つのＮＡＮＤセル・ブロックが構成されている。さらに、そのＮＡＮＤセル・ブロックがカラム（列）方向に配列されて、メモリセルアレイが構成されている。
【０００４】
メモリセルアレイのカラム方向に並ぶＮＡＮＤセルの、一端側のドレインは、選択ゲートトランジスタをそれぞれに介して、ビット線に共通に接続されている。また、他端側のソースは、選択ゲートトランジスタをそれぞれに介して、共通ソース線に接続されている。メモリセルを構成するトランジスタの制御ゲートは、それぞれ、ロウ方向に接続されて、ワード線（制御ゲート線）を形成している。また、選択ゲートトランジスタの各ゲート電極は、共通に接続されて、選択ゲート線を形成している。
【０００５】
このような構成の、従来のＮＡＮＤ型ＥＥＰＲＯＭは、たとえば、次のような文献（１）および（２）により開示されている。
【０００６】
（１） K.-D.Suh et al.,゛A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme,"IEEE J.Solid-State Circuits,vol.30,pp.1149-1156,Nov.1995.
（２） Y.Iwata et al.,゛A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM,"IEEE J.Solid-State Circuits,vol.30,pp.1157-1164,Nov.1995.
ここで、図面を参照して、従来のＮＡＮＤ型ＥＥＰＲＯＭの具体的構成について説明する。
【０００７】
図１２は、上記した従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにおける、一つのＮＡＮＤセル・ブロックの構成例を示すものである。
【０００８】
スタックゲート構造を有するＭＯＳトランジスタからなる複数個のメモリセルＭが、それぞれのソース・ドレインを隣接するもの同士で共有する形で直列に接続されて、ＮＡＮＤセルが形成される。各ＮＡＮＤセルの一端（ドレイン）は、選択ゲートトランジスタＳ１をそれぞれに介して、ビット線ＢＬｉ（ｉ＝０，１，２，〜）に接続される。他端（ソース）は、選択ゲートトランジスタＳ２をそれぞれに介して、共通ソース（接地）線ＳＬに接続される。
【０００９】
各ＮＡＮＤセルの、ロウ方向に並ぶメモリセルＭの各制御ゲートは、それぞれのワード線ＷＬｊ（ｊ＝０，１，２，〜）に共通に接続される。また、選択ゲートトランジスタＳ１の各ゲート電極は、選択ゲート線ＳＳＬに共通に接続される。同様に、選択ゲートトランジスタＳ２の各ゲート電極は、選択ゲート線ＧＳＬに共通に接続される。
【００１０】
通常、このようなＮＡＮＤセル・ユニットがロウ方向に配列されて、ＮＡＮＤセル・ブロックが構成されている。また、複数のＮＡＮＤセル・ブロックがビット線（カラム）方向に配置されて、メモリセルアレイが構成される。各ＮＡＮＤセル・ブロックはデータ消去の最小単位となって、いわゆる一括消去が行われる。また、ＮＡＮＤセル・ブロック内の一つの選択されたワード線ＷＬｊに沿うメモリセル列はページと呼ばれ、この１ページがデータ読出しおよび書込みの単位となる。
【００１１】
メモリセルＭが、たとえばｎチャネルＭＯＳトランジスタの場合、データ記憶は、浮遊ゲートに電子が注入された際のしきい値が正の状態（Ｅタイプ状態）と、浮遊ゲートの電子が放出された際のしきい値が負の状態（Ｄタイプ状態）とを二値に対応させることによって行われる。たとえば、Ｄタイプ状態が“１”データの保持状態（消去状態）、Ｅタイプ状態が“０”データの保持状態（書込み状態）というように定義される。また、“１”データを保持しているメモリセルＭのしきい値を正方向にシフトさせて、“０”データを保持した状態に移行させる動作が「書込み動作」、“０”データを保持しているメモリセルＭのしきい値を負方向にシフトさせて、“１”データを保持した状態に移行させる動作が「消去動作」というように定義される。本明細書では、以下の説明をこの定義にしたがって行う。
【００１２】
図１３は、メモリセルアレイの選択されたＮＡＮＤセル・ブロックでの、データ消去、読出しおよび書込み動作における各部のバイアス電圧を示すものである。ここでは、メモリセルＭがｎチャネルＭＯＳトランジスタからなる場合を例に説明する。
【００１３】
データ消去動作では、選択されたＮＡＮＤセル・ブロック（以下、単に選択ブロックと略称する）の全ワード線ＷＬｊに０Ｖが、選択ゲート線ＳＳＬ，ＧＳＬおよびビット線ＢＬｉがフローティング（Ｆ）状態とされ、セル領域のＰウェル（基板）に高い正の消去電圧Ｖｅｒａ（たとえば、３ｍｓ、２１Ｖの消去パルス）が、それぞれ与えられる。その結果、選択ブロックでは、Ｐウェルとワード線ＷＬｊとの間に消去電圧がかかり、浮遊ゲートの電子がＦＮトンネル電流によってＰウェルに放出される。これにより、その選択ブロック内の各メモリセルＭは“１”データを保持した消去状態になる。
【００１４】
一方、選択されなかった非選択のＮＡＮＤセル・ブロック（非選択ブロック）では、この時、フローティング状態のワード線ＷＬｊとＰウェルとの容量カップリングにより、ワード線電位が昇圧される。カップリング比は、フローティング状態のワード線ＷＬｊに接続される容量から計算される。実際には、ポリシリコン製のワード線とセル領域のＰウェルとの容量が、全容量に対して比較的に大きい。これにより、ＦＮトンネル電流の流れが妨げられる。なお、消去ベリファイ（検証）は、選択ブロック内のすべてのメモリセルＭのしきい値電圧が、たとえば−１Ｖ以下になったかどうかによって判定される。
【００１５】
データ読出し動作時には、選択された選択ワード線ＷＬｊに０Ｖ、選択されなかった非選択ワード線ＷＬｊおよび選択ゲート線ＳＳＬ，ＧＳＬに一定の中間電圧Ｖｒｅａｄ（しきい値によらず、チャネル領域を導通させるに必要な電圧）が与えられる。そして、選択された選択メモリセルＭの導通の有無によるビット線ＢＬｉの電位の変化を読むことにより、データの読出しが行われる。
【００１６】
データ書込み動作では、選択された選択ワード線ＷＬｊに正の高い書込み電圧Ｖｐｇｍが、選択されなかった非選択ワード線ＷＬｊに中間電圧Ｖｐａｓｓが、ビット線ＢＬｉ側の選択ゲート線ＳＳＬにＶｃｃが、共通ソース線ＳＬ側の選択ゲート線ＧＳＬにＶｓｓ（＝０Ｖ）が、それぞれ与えられる。また、“０”データを書込むべきビット線ＢＬｉにはＶｓｓが、“１”データが書込まれた消去状態に保つべき、書込み禁止のビット線ＢＬｉにはＶｃｃが与えられる。この時、Ｖｓｓが与えられたビット線ＢＬｉにつながる選択メモリセルＭでは、チャネル電位がＶｓｓに保持され、制御ゲートとチャネル領域との間に大きな電界がかかって、チャネル領域から浮遊ゲートにトンネル電流による電子の注入現象が生じる。ただし、同じビット線ＢＬｉにつながるＶｐａｓｓが与えられた他の非選択メモリセルＭでは、十分な電界がかからず、データの書込みは行われない。
【００１７】
一方、Ｖｃｃが与えられたビット線ＢＬｉに沿うメモリセルＭは、ＮＡＮＤセルのチャネル領域がＶｃｃまたはＶｃｃ−Ｖｔｈ（Ｖｔｈは選択メモリセルＭのしきい値電圧）に予備充電されることにより、カットオフする。そして、制御ゲートに書込み電圧Ｖｐｇｍおよび中間電圧Ｖｐａｓｓが与えられると、フローティング状態となっているＮＡＮＤセルのチャネル領域とＶｐｇｍまたはＶｐａｓｓが与えられた制御ゲートとの容量結合によりチャネル電位が上昇されて、電子の注入現象が妨げられる。
【００１８】
以上のようにして、Ｖｓｓが与えられたビット線ＢＬｉとＶｐｇｍが与えられた選択ワード線ＷＬｊとの交差部のメモリセルＭでのみ、浮遊ゲートに対する電子の注入が行われることにより、“０”データの書込みがなされる。これに対し、選択ブロック内の書込み禁止のメモリセルＭにおいては、上述のように、チャネル電位がワード線ＷＬｊとＮＡＮＤセルのチャネル領域との容量結合によって決定される。よって、書込み禁止電圧を十分に高くするためには、チャネル領域の予備充電を十分に行うこと、また、ワード線ＷＬｊとチャネル領域との間の容量カップリング比を大きくすることが重要となる。
【００１９】
ワード線ＷＬｊとチャネル領域との間のカップリング比Ｂは、下式により算出される。
【００２０】
Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘはワード線ＷＬｊとチャネル領域との間のゲート容量の総和であり、ＣｊはメモリセルＭのソースおよびドレインの接合容量の総和である。また、これらゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊとの合計が、ＮＡＮＤセルのチャネル容量となる。さらに、その他の容量である選択ゲート線ＳＳＬ，ＧＳＬとソースとのオーバラップ容量や、ビット線ＢＬｉとソースおよびドレインとの容量などは、全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００２１】
このようなＮＡＮＤ型ＥＥＰＲＯＭでのスケーリングに対する問題点について、以下に説明する。従来のＮＡＮＤ型ＥＥＰＲＯＭにおいては、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が比較的に大きかった。そこで、従来は、非選択ブロック（消去を行わないブロック）のワード線の電位を、ワード線とセル領域のＰウェルとの容量カップリングにより昇圧させることによって、データ消去時の消去禁止電圧を得ていた。
【００２２】
しかしながら、メモリセルのスケーリングにともない、容量バランスが異なってきている。すなわち、メモリセルの構造によっては、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が、従来よりも小さくなる場合がある。このような場合において、非選択ブロックのワード線の消去禁止電圧を、ワード線とセル領域のＰウェルとの容量結合により生成しようとすると、非選択ブロックのワード線の電位を十分に昇圧できなくなる。その結果、誤消去につながるという問題があった。
【００２３】
また、セル領域のＰウェルの容量は非常に大きい。このため、非選択ブロックのワード線を昇圧回路で昇圧するのには時間がかかる。すなわち、所望の消去電圧に昇圧されるまでの遷移時間中にも、実際にはデータの消去が行われる。そのため、消去時間を確定するのが困難であった。
【００２４】
なお、データ書込み時においては、ワード線とＮＡＮＤセルのチャネル領域との容量カップリングによって、書込み禁止電圧を生成するようにしていた。この場合も、セルのスケーリングにともない、チャネル領域を満足に昇圧することができずに、誤書込みの原因となる場合がある。誤書込みを防ぐために、ビット線から書込み禁止電圧を選択的に供給する方法もある。ただし、この方法の場合、センスアンプ回路などのカラム系のトランジスタに高耐圧設計が必要となり、チップ面積の増加およびプロセスの複雑化を招くという問題がある。
【００２５】
【発明が解決しようとする課題】
上記したように、従来においては、ワード線とセル領域のＰウェルとの容量カップリングにより、データ消去時の消去禁止電圧を得るようにしていたため、メモリセルのスケーリングにともなって、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が小さくなると、非選択ブロックのワード線の電位を十分に昇圧できなくなり、誤消去につながるなどの問題があった。
【００２６】
そこで、この発明は、メモリセルのスケーリングにともなって、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が小さくなったとしても、非選択ブロックのワード線の電位を十分に昇圧でき、誤消去の問題を改善することが可能になるとともに、実効的な消去時間の確定が容易に可能となる半導体記憶装置およびその動作方法を提供することを目的としている。
【００２７】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体記憶装置にあっては、半導体基板上に設けられ、ワード線にそれぞれ接続された書き換え可能なメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記ワード線を選択するワード線選択手段と、前記半導体基板および前記ワード線の電位を昇圧する昇圧回路と、前記メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させる制御手段とを具備したことを特徴とする。
【００２８】
また、この発明の半導体記憶装置にあっては、半導体基板上に設けられ、複数のワード線にそれぞれ接続された書き換え可能な不揮発性メモリセルが複数個直列に接続され、かつ、その一端が複数のビット線にそれぞれ接続されるとともに、他端が共通のソース線にそれぞれ接続されたＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記ワード線を選択するワード線選択手段と、前記ビット線を選択するビット線選択手段と、前記ビット線にそれぞれビット線トランスファゲートを介して接続された、ラッチ機能を有するセンスアンプ回路と、前記半導体基板および前記ワード線の電位を昇圧する昇圧回路と、前記不揮発性メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させる制御手段とを具備したことを特徴とする。
【００２９】
また、この発明の半導体記憶装置の動作方法にあっては、半導体基板上に設けられ、ワード線にそれぞれ接続された書き換え可能なメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記ワード線を選択するワード線選択手段と、前記半導体基板および前記ワード線の電位を昇圧する昇圧回路とを具備し、前記メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させることを特徴とする。
【００３０】
さらに、この発明の半導体記憶装置の動作方法にあっては、半導体基板上に設けられ、複数のワード線にそれぞれ接続された書き換え可能な不揮発性メモリセルが複数個直列に接続され、かつ、その一端が複数のビット線にそれぞれ接続されるとともに、他端が共通のソース線にそれぞれ接続されたＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記ワード線を選択するワード線選択手段と、前記ビット線を選択するビット線選択手段と、前記ビット線にそれぞれビット線トランスファゲートを介して接続された、ラッチ機能を有するセンスアンプ回路と、前記半導体基板および前記ワード線の電位を昇圧する昇圧回路とを具備し、前記不揮発性メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させることを特徴とする。
【００３１】
この発明の半導体記憶装置およびその動作方法によれば、データを消去すべきメモリセルのワード線の電位を選択的に低下できるようになる。これにより、データの消去を行わないメモリセルのワード線の電位を、ワード線とセル領域のＰウェルとの容量カップリングにより昇圧せずとも、半導体基板と同一レベルにすることが容易に可能となるものである。
【００３２】
また、一旦は半導体基板および全ワード線の電位を昇圧させた後に、データを消去すべきメモリセルのワード線の電位のみを放電するようにしているため、昇圧する時間よりも短い時間で制御できるようになるものである。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３４】
図１は、本発明の一実施形態にかかる、ページ書込み／読出し機能を有するＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）のチップ構成（全体ブロック構成）を示すものである。
【００３５】
図示のように、メモリセルアレイ（ＮＡＮＤセルアレイ）５１には、外部から入力されたアドレスにもとづいて、メモリセルアレイ５１のワード線ＷＬｊを選択駆動するロウデコーダ（ワード線選択手段）５２が接続されている。また、メモリセルアレイ５１のビット線ＢＬｉには、入出力データのラッチ機能を備えるセンスアンプ回路（センスアンプ／データラッチ）５３が接続されている。センスアンプ回路５３には、カラムゲート５５が接続されている。カラムゲート５５には、カラムデコーダ（ビット線選択手段）５４が接続されている。このカラムデコーダ５４によって、外部から入力されたアドレスをもとにカラムゲート５５が制御されることにより、センスアンプ回路５３内の対応するセンスアンプが選択される。
【００３６】
上記ロウデコーダ５２、上記カラムデコーダ５４および上記カラムゲート５５には、データ入出力（Ｉ／Ｏ）バッファ５８が接続されている。また、このデータ入出力バッファ５８には、制御手段としての制御回路５７を介して、書込み動作や消去動作に必要な高電圧を供給するための昇圧回路５６が接続されている。
【００３７】
制御回路５７は、メモリセルアレイ５１へのデータ書込み、消去および読出しのための制御信号をそれぞれ生成してチップの内部を制御するとともに、外部とのインターフェースのために設けられるものである。また、この制御回路５７には、ＮＡＮＤセルに対する消去／消去ベリファイ、書込み／書込みベリファイおよび読出し動作を制御するためのシーケンス制御手段（たとえば、プログラマブルロジックアレイ）が含まれている。
【００３８】
ロウデコーダ５２は、データ書込み時、消去時および読出し時に、それぞれ、アドレスにもとづいて複数のワード線ＷＬｊを選択駆動するものであり、そのワード線ドライバ（図示していない）には所要の電圧が供給される。
【００３９】
センスアンプ回路５３は、データ読出し時にビット線データをセンスする機能、書込み時に外部からロードされるデータを保持するデータラッチ機能、および、書込み動作や消去動作の際にビット線ＢＬｉに対して所要の電圧をそれぞれ選択的に供給する機能を有して構成されている。
【００４０】
図２は、上記メモリセルアレイ５１における、一つのＮＡＮＤセル・ブロック１の構成例を示すものである。ここでは、ビット線ＢＬｉの本数として、容量が５２８バイト（（５１２＋１６）×８＝４２２４本（ｉ＝０〜４２２３））の場合を例に示している。
【００４１】
この実施形態の場合、ビット線ＢＬｉとソース線ＳＬとの間に、３２個のメモリセルトランジスタＭＣ０〜ＭＣ３１が直列に接続されて、ＮＡＮＤセル（メモリセル列）が構成されている。ビット線ＢＬｉとメモリセルトランジスタＭＣ０との間には、選択トランジスタＳＳＴが設けられている。同様に、ソース線ＳＬとメモリセルトランジスタＭＣ３１との間には、選択トランジスタＧＳＴが設けられている。これら選択トランジスタＳＳＴ，ＧＳＴを含んで、ＮＡＮＤ型メモリセルユニットが構成されている。
【００４２】
図３は、上記ＮＡＮＤセル・ブロック１のレイアウトを示すものである。また、図４は図３のＡ−Ａ′線に沿う断面図であり、図５は図３のＢ−Ｂ′線に沿う断面である。
【００４３】
図３〜図５において、たとえば、半導体基板としてのｐ型シリコン基板（第１導電型の半導体不純物層）１０のメモリセルアレイ領域には、ｎ型ウェル（第２導電型の半導体不純物層）１１が形成されている。このｎ型ウェル１１内には、ｐ型ウェル（第１導電型の半導体不純物層）１２が形成されている。このｐ型ウェル１２には、素子分離絶縁膜１３により素子領域が区画されている。素子領域には、トンネル酸化膜（ゲート酸化膜）１４を介して、浮遊ゲート１５がメモリセルトランジスタＭＣ０〜ＭＣ３１ごとに形成されている。各浮遊ゲート１５上には、層間ゲート絶縁膜１６を介して、それぞれ、制御ゲート１７が形成されている。
【００４４】
制御ゲート１７は、図３および図５に示すように、行（ロウ）方向に連続的に配設され、これにより、ワード線ＷＬｊ（ＷＬ０，ＷＬ１，…，ＷＬ３１）がそれぞれ形成されている。
【００４５】
制御ゲート１７の相互間に対応する上記ｐ型ウェル１２には、図４に示すように、ソース／ドレイン拡散層２１が形成されている。ソース／ドレイン拡散層２１は、制御ゲート１７をマスクとするイオン注入によって形成される。
【００４６】
制御ゲート１７の上方には、層間絶縁膜１８を介して、金属配線層１９が列（カラム）方向に沿って配設されている。金属配線層１９は、図４に示すように、選択トランジスタ（ビット線側選択ゲート）ＳＳＴのソース／ドレイン拡散層２１ａとコンタクト接続され、これにより、ビット線ＢＬｉ（ＢＬ０，ＢＬ１，…，ＢＬ４２２３）がそれぞれ形成されている。
【００４７】
また、選択トランジスタ（ソース線側選択ゲート）ＧＳＴのソース／ドレイン拡散層２１ｂは相互に接続され、これにより、共通のソース線ＳＬが形成されている。
【００４８】
図４には、選択トランジスタＳＳＴ，ＧＳＴを、メモリセルトランジスタＭＣ０〜ＭＣ３１と同様の構造として示している。実際には、図５に対応する断面において、それぞれ、浮遊ゲート１５に対応する層と制御ゲート１７に対応する層とが所定の箇所で共通に接続され、かつ、連続的に配設されて、選択ゲート線ＳＳＬ，ＧＳＬが形成されている。なお、選択トランジスタＳＳＴ，ＧＳＴとメモリセルトランジスタＭＣ０〜ＭＣ３１とにおいて、ゲート酸化膜の膜厚を異ならせてもよい。
【００４９】
図６は、上記センスアンプ回路５３における、一つのセンスアンプの回路構成を示すものである。
【００５０】
センスアンプは、インバータＩ１，Ｉ２を逆並列に接続してなるデータラッチ回路６１を主体に構成されている。このラッチ回路６１のノードＱ，Ｑｂは、それぞれ、ＮＭＯＳトランジスタＭ５，Ｍ６を介して、センス用ＮＭＯＳトランジスタＭ７のドレインに接続されている。センス用ＮＭＯＳトランジスタＭ７のソースは接地され、ゲートがセンスノードＮｓｅｎｓｅとなっている。
【００５１】
センスノードＮｓｅｎｓｅには、これをプリチャージするためのＮＭＯＳトランジスタＭ４が設けられている。また、センスノードＮｓｅｎｓｅは、トランスファゲートＮＭＯＳトランジスタ（ビット線トランスファゲート）Ｍ３，Ｍ１を介して、ビット線ＢＬｉに接続されている。ＮＭＯＳトランジスタＭ１は、データ消去時のバッファ用高耐圧トランジスタである。
【００５２】
ラッチ回路６１のノードＱは、書込みデータをビット線ＢＬｉに転送するためのＮＭＯＳトランジスタＭ２を介して、上記ＮＭＯＳトランジスタＭ１に接続されている。
【００５３】
また、ラッチ回路６１のノードＱ，Ｑｂは、それぞれ、カラム選択ＮＭＯＳトランジスタＭ８，Ｍ９を介して、上記データ入出力バッファ５８に接続されている。
【００５４】
次に、この実施の形態にかかる、ＮＡＮＤ型フラッシュメモリのデータ消去、書込みおよび読出しの動作について説明する。
【００５５】
図７は、データ消去動作での各部のバイアス電圧を示すものである。この実施の形態のＮＡＮＤ型フラッシュメモリの場合、１ＮＡＮＤセル・ブロックが消去の単位となる。
【００５６】
消去動作が開始されると、まず、制御回路５７により、データ入出力バッファ５８を介して外部から入力されたアドレスにもとづいて、ロウデコーダ５２が制御される。これにより、データの消去を行う選択ブロックを含む、全ブロックに対応する、メモリセルアレイ５１の全ワード線ＷＬ０〜ＷＬ３１が選択状態となる。
【００５７】
次いで、制御回路５７の制御により、上記メモリセルアレイ５１の全ワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＳＬ，ＧＳＬおよびメモリセルアレイ５１のｐ型ウェル１２に、それぞれ、昇圧回路５６からの消去電圧Ｖｅｒａ（＝２０Ｖ）が印加される。
【００５８】
続いて、制御回路５７の制御により、ロウデコーダ５２を介して、選択ブロックの各ワード線ＷＬ０〜ＷＬ３１が接地（Ｖｓｓ）される。
【００５９】
この時、ｐ型ウェル１２とビット線ＢＬ０，ＢＬ１，…，ＢＬ４２２３のコンタクト部であるソース／ドレイン拡散層（ｎ+ 型拡散層）２１ａとのＰＮ接合、および、ｐ型ウェル１２とソース線ＳＬとなるソース／ドレイン拡散層２１ｂとのＰＮ接合がともに順バイアス状態となり、ビット線ＢＬ０，ＢＬ１，…，ＢＬ４２２３およびソース線ＳＬの電位が消去禁止のための電圧Ｖｅｒａ−Ｖｆまで上昇する。ＶｆはＰＮ接合のビルトイン・ポテンシャル（たとえば、０．７Ｖ程度）であり、ビット線ＢＬ０，ＢＬ１，…，ＢＬ４２２３およびソース線ＳＬの電位は約１９．３Ｖとなる。したがって、非選択ブロックの各ワード線ＷＬ０〜ＷＬ３１につながるメモリセルトランジスタＭＣ０〜ＭＣ３１では、消去動作は起こらない。
【００６０】
一方、選択ブロックの各ワード線ＷＬ０〜ＷＬ３１につながるメモリセルトランジスタＭＣ０〜ＭＣ３１では、基板領域（ｐ型ウェル１２）に消去電圧Ｖｅｒａが、制御ゲート１７に接地電位Ｖｓｓが、それぞれ印加されている。このため、浮遊ゲート１５の電子はトンネル電流により基板領域へと放出され、メモリセルトランジスタＭＣ０〜ＭＣ３１に記憶されたデータは一括して消去される。
【００６１】
このように、データ消去の際には、非選択ブロック（データ消去を行わないセル・ブロック）の各ワード線ＷＬ０〜ＷＬ３１の電位を、ワード線ＷＬ０〜ＷＬ３１と基板領域であるセル領域のｐ型ウェル１２との容量カップリングにより昇圧せずに、直接、昇圧回路５６を用いて全ワード線ＷＬ０〜ＷＬ３１の電位を昇圧させる。そして、全ワード線ＷＬ０〜ＷＬ３１の電位を、ｐ型ウェル１２と同時に消去電圧Ｖｅｒａに昇圧した後に、選択ブロック（データ消去を行うセル・ブロック）の各ワード線ＷＬ０〜ＷＬ３１の電位のみを接地させるようにしている。これにより、非選択ブロックの各ワード線ＷＬ０〜ＷＬ３１の電位は、ｐ型ウェル１２のそれと同一レベルになるため、非選択ブロック内のデータが誤消去される問題を解決できる。
【００６２】
また、一旦は、全ワード線ＷＬ０〜ＷＬ３１およびｐ型ウェル１２を昇圧させた後に、選択ブロックの各ワード線ＷＬ０〜ＷＬ３１のみを放電するようにしている。通常、放電時間は、昇圧に要する時間よりも短くてすむために、実効的な消去時間の確定が容易となる。
【００６３】
図８は、データ書込み動作での各部のバイアス電圧を示すものである。ここでは、上記の説明で一括消去された選択ブロック内のワード線ＷＬ１７に関する動作について説明する。また、ビット線ＢＬ０に関しては“０”データ書込みを行い、ビット線ＢＬ１に関しては“１”データ書込み（すなわち、“１”データの消去状態を保つ書込み禁止）を行う場合を想定している。なお、図９は、図２における二つのビット線ＢＬ０，ＢＬ１に対する電圧関係を示したものである。
【００６４】
図８において、データ書込み動作では、まず、制御回路５７により、データ入出力バッファ５８を介して外部から入力されたアドレスにもとづいて、ロウデコーダ５２が制御される。これにより、データの書込みを行う選択ブロックの各ワード線ＷＬ０〜ＷＬ３１が選択状態となる。
【００６５】
次いで、制御回路５７の制御により、ソース線ＳＬの電位が昇圧回路５６によってＶＭ（８〜１０Ｖ程度）に充電される。
【００６６】
続いて、制御回路５７の制御により、データ書込みを行う選択ブロックのソース側の選択ゲート線ＧＳＬおよび各ワード線ＷＬ０〜ＷＬ３１に、昇圧回路５６からの電圧Ｖｐａｓｓ（８〜１０Ｖ程度）が印加される。これにより、選択ブロックのチャネル電位がソース線ＳＬによって充電され、電圧Ｖｐａｓｓ−Ｖｔｈ（選択トランジスタもしくはメモリセルトランジスタのしきい値電圧のうち、高いしきい値電圧の分だけ低下した値）まで上昇される。
【００６７】
これと同時に（あるいは、この動作と前後して）、制御回路５７の制御により、ビット線ＢＬ０には書込み用の接地電位Ｖｓｓが、ビット線ＢＬ１には書込み禁止用の電源電圧Ｖｃｃ（＝３．３Ｖ）が、それぞれ昇圧回路５６から与えられる。この際、ビット線側の選択ゲート線ＳＳＬは接地電位Ｖｓｓに保たれている。
【００６８】
その後、制御回路５７の制御により、ソース線側の選択ゲート線ＧＳＬの電位が接地電位Ｖｓｓにまで低下される。また、ビット線側の選択ゲート線ＳＳＬが、選択トランジスタＧＳＴのしきい値電圧Ｖｔｈ以上、電源電圧Ｖｃｃ以下に上昇される。これにより、ビット線ＢＬ０につながるＮＡＮＤセルのチャネル電位が、書込みのための接地電位Ｖｓｓに制御される。なお、ビット線ＢＬ１につながるＮＡＮＤセルのチャネル電位は、書込み禁止のための電圧Ｖｐａｓｓ−Ｖｔｈに保たれる。
【００６９】
この状態において、選択ブロックのワード線ＷＬ０〜ＷＬ３１のうち、書込みを行わない非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１の電位は、電圧Ｖｐａｓｓに保たれる。これに対し、書込みを行う選択ワード線ＷＬ１７には、制御回路５７の制御により、昇圧回路５６からのさらに高い書込み電圧Ｖｐｇｍ（約１６Ｖ）が印加される。
【００７０】
この時、選択ブロック内のビット線ＢＬ１側のチャネル領域は、電圧Ｖｐａｓｓ−Ｖｔｈにほぼ保たれる。書込みを行う１本のワード線ＷＬ１７に対しては、ＶｐａｓｓからＶｐｇｍへの印加電圧の上昇がある。しかし、電圧Ｖｐａｓｓが与えられている３１本のワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１は、電圧Ｖｐａｓｓに保たれている。そのため、ビット線ＢＬ１側のＮＡＮＤセルのチャネル領域は、書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈをほぼ保つ。したがって、書込み電圧Ｖｐｇｍが与えられた選択ワード線ＷＬ１７により駆動されるメモリセルトランジスタＭＣ１７１であっても、データ“１”の書込み動作は起こらない。
【００７１】
一方、接地電位Ｖｓｓが与えられたビット線ＢＬ０側では、ビット線ＢＬ０から伝達される接地電位Ｖｓｓが、選択されたメモリセルトランジスタＭＣ１７０のチャネル領域にまで供給されている（図９参照）。この結果、書込み電圧Ｖｐｇｍが与えられた選択ワード線ＷＬ１７により駆動されるメモリセルトランジスタＭＣ１７０では、トンネル電流の注入現象によるデータ“０”の書込み動作が起こる。
【００７２】
ただし、同じビット線ＢＬ０につながる他のメモリセルトランジスタでは、チャネル領域と制御ゲート１７との間に大きな電界がかからず、データ書込みのためのトンネル電流の注入現象は生じないため、データ“０”の書込み動作は起こらない。
【００７３】
このように、データ書込み動作においては、ワード線ＷＬ０〜ＷＬ３１とＮＡＮＤセルのチャネル領域との容量カップリングによって書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈを生成せずに、ソース線ＳＬからチャネル領域に書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈを供給するようにしている。これにより、誤書込みの問題を低減できる。なお、このようなソース線から電圧を供給し、ＮＡＮＤセルのチャネル領域の電位を充電することによって、“１”データ書込みを防止する方式については、たとえば特開平１０‐２７５４８１号公報に詳細に開示されている。
【００７４】
また、この方式の場合、従来のビット線から書込み禁止電圧を選択的に供給する方法に比べて、カラム系の高耐圧設計が不必要となり、チップ面積の増加も殆ど無視できるほどに小さく、かつ、プロセスも簡略化できる。
【００７５】
なお、実際のデータ書込み動作では、図１に示した制御回路５７によるシーケンス制御により、書込み電圧パルス印加と書込み後のしきい値をチェックするベリファイ（検証）動作とを繰り返して、１ページ分のデータを所定しきい値範囲に追い込むという制御が行われる。１ページは、たとえば、１ワード線につながるビット線の総数に相当するが、ページ入バッファ（図示していない）などとの関係によっては、１ワード線当たりのビット線の総数を２ページとする場合もある。
【００７６】
ここで、このようなページ単位でのデータの書込みサイクルについて、さらに説明する。
【００７７】
まず、図１のセンスアンプ回路５３内のデータラッチに、連続的に、書込みデータがロードされる。この時、“０”が書込み動作を行うセルデータであり、“１”は書込み禁止のセルデータである。書込みサイクルは、次のステップ（１）〜（９）により構成される。
【００７８】
ステップ（１） ソース線ＳＬをＶＭ（８〜１０Ｖ程度）に充電する。
【００７９】
ステップ（２） データ書込みを行う選択ブロックの、ソース側の選択ゲート線ＧＳＬおよびワード線ＷＬ０〜ＷＬ３１に、電圧Ｖｐａｓｓ（８〜１０Ｖ程度）を印加する。
【００８０】
ステップ（３） 選択ブロックのＮＡＮＤセルのチャネル電位が、書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈにまで上昇するように、ソース線ＳＬより充電させる。
【００８１】
ステップ（４） 上記ステップ（３）と同時に（あるいは、ステップ（３）の動作と前後して）、ビット線ＢＬ０，ＢＬ１のそれぞれの電位を、上記書込みデータにしたがって、接地電位Ｖｓｓ，電源電圧Ｖｃｃに設定する。この際、ビット線側の選択ゲート線ＳＳＬの電位は接地電位Ｖｓｓに保つ。
【００８２】
ステップ（５） ソース線側の選択ゲート線ＧＳＬの電位を接地電位Ｖｓｓに低下させ、ビット線側の選択ゲート線ＳＳＬを選択トランジスタＳＳＴのしきい値電圧Ｖｔｈ以上、電源電圧Ｖｃｃ以上に上昇させる。
【００８３】
ステップ（６） ビット線ＢＬ０につながるＮＡＮＤセルのチャネル領域に、書込みのための接地電位Ｖｓｓを供給する。ただし、ビット線ＢＬ１につながるＮＡＮＤセルのチャネル領域の電位は、書込み禁止のための電圧Ｖｐａｓｓ−Ｖｔｈに保つ。
【００８４】
ステップ（７） 選択ブロックの選択ワード線（ＷＬ１７）に書込み電圧Ｖｐｇｍを印加する。この際、選択ブロックの非選択ワード線（ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１）の電位は、電圧Ｖｐａｓｓを維持させる。
【００８５】
ステップ（８） 選択ブロックのワード線ＷＬ０〜ＷＬ３１を放電し、その後、ビット線ＢＬ０およびビット線ＢＬ１につながるＮＡＮＤセルのチャネル領域の電位を放電する。
【００８６】
ステップ（９） 書込みベリファイ動作のためのデータ読出しを行う。
【００８７】
図１０は、上記のベリファイ動作にかかる、二つのビット線ＢＬ０，ＢＬ１に対する電圧関係を示したものである。
【００８８】
ベリファイ動作では、十分な書込みが行われたセルに対応するデータラッチの書込みデータが“０”から“１”に変えられて、それ以上のデータ書込み動作が行われないようにする。また、データ読出し動作が開始されると、ビット線ＢＬ０，ＢＬ１は初期状態の電圧Ｖｂ１（約１．５Ｖ）に予備充電される。そして、選択ブロックの書込みを行った選択ワード線ＷＬ１７に、ベリファイ読出し電圧Ｖｒｅｆ（約０．７Ｖ）を与える。
【００８９】
また、それ以外の、選択ブロック内の他の非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１および選択ゲート線ＳＳＬ，ＧＳＬには、メモリセルトランジスタおよび選択トランジスタＳＳＴ，ＧＳＴを導通させるための電圧Ｖｒｅａｄ２を与える。この電圧Ｖｒｅａｄ２は、後に説明する、通常のデータ読出し動作時に選択ブロックの非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１に与える電圧Ｖｒｅａｄ１（約３．５Ｖ）と同一か、あるいは、それ以上の電圧（たとえば、Ｖｒｅａｄ２＝８Ｖ）とする。
【００９０】
これにより、“０”データ（そのしきい値がＶｒｅｆを超えて、書込み状態となったメモリセルトランジスタのデータ）を読出すビット線ＢＬ０は電圧Ｖｂ１を保ち、“１”データ（消去状態のメモリセルトランジスタのデータ）を読出すビット線ＢＬ１は電圧Ｖｂ１から接地電位Ｖｓｓになる。このビット線ＢＬ１の電位の変化を、通常のデータ読出し動作時の場合と同様に、センスアンプにより検出して、“０”データ，“１”データを判別する。
【００９１】
以上の書込みベリファイ動作のためのデータ読出しにおいて、データ書込みが不十分と判定されたメモリセルトランジスタについてのみ、次のサイクルで、再度、データ書込み動作が繰り返される。
【００９２】
図１１は、通常のデータ読出し動作での各部のバイアス電圧を示すものである。
【００９３】
読出し動作が開始されると、まず、ビット線ＢＬ０，ＢＬ１は初期状態の電圧Ｖｂ１（約１．５Ｖ）に予備充電される。そして、選択ブロックの選択ワード線（図９および図１０の例では、ＷＬ１７）に、読出し電圧である接地電位Ｖｓｓを与える。
【００９４】
また、それ以外の、選択ブロック内のすべての選択ゲート線ＳＳＬ，ＧＳＬおよび非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１には、電圧Ｖｒｅａｄ１を与える。
【００９５】
これにより、“０”データ（書込み状態のメモリセルトランジスタ）を読出すビット線ＢＬ０は電圧Ｖｂ１を保ち、“１”データ（消去状態のメモリセルトランジスタ）を読出すビット線ＢＬ１は電圧Ｖｂ１から接地電位Ｖｓｓになる。このビット線ＢＬ１の電位の変化を、従来と同様に、センスアンプにより検出して、“０”データ，“１”データを判別する。
【００９６】
上記したように、データを消去すべきメモリセルトランジスタがつながるワード線の電位を選択的に低下できるようにしている。
【００９７】
すなわち、データ消去時には、メモリセルアレイの全ワード線の電位を消去禁止電圧まで昇圧させた後に、消去するメモリセルトランジスタを含む選択ブロックの各ワード線の電位だけを接地するようにしている。これにより、データの消去を行わない非選択ブロックの各ワード線の電位を、ワード線とセル領域のｐ型ウェルとの容量カップリングにより昇圧せずとも、ｐ型ウェルと同一レベルにすることが容易に可能となる。したがって、非選択ブロックのワード線につながるメモリセルトランジスタでのデータ消去を確実に防止できるようになるものである。
【００９８】
また、一旦は昇圧させたワード線の電位を接地するための放電は、ワード線を昇圧する時間よりも時間が短くてすむため、実効的な消去時間の確定が容易に可能となる。
【００９９】
なお、本発明は、上記したＮＡＮＤ型フラッシュメモリに限らず、たとえばＡＮＤ型やＤＩＮＯＲ型のフラッシュメモリにも同様に適用できる。
【０１００】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１０１】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルのスケーリングにともなって、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が小さくなったとしても、非選択ブロックのワード線の電位を十分に昇圧でき、誤消去の問題を改善することが可能になるとともに、実効的な消去時間の確定が容易に可能となる半導体記憶装置およびその動作方法を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図。
【図２】同じく、図１におけるメモリセルアレイの、一つのＮＡＮＤセル・ブロックを等価的に示す回路構成図。
【図３】同じく、ＮＡＮＤセル・ブロックのレイアウト例を示す概略平面図。
【図４】同じく、図３のＡ−Ａ′線に沿って示すＮＡＮＤセル・ブロックの断面図。
【図５】同じく、図３のＢ−Ｂ′線に沿って示すＮＡＮＤセル・ブロックの断面図。
【図６】同じく、図１におけるセンスアンプ回路の、一つのセンスアンプの構成例を示す回路図。
【図７】同じく、データ消去動作での各部のバイアス電圧の関係を示すタイミングチャート。
【図８】同じく、データ書込み動作での各部のバイアス電圧の関係を示すタイミングチャート。
【図９】同じく、データ書込み動作での電圧関係を説明するために、二つのビット線を取り出して示すＮＡＮＤセル・ブロックの概略構成図。
【図１０】同じく、書込みベリファイ動作での電圧関係を説明するために、二つのビット線を取り出して示すＮＡＮＤセル・ブロックの概略構成図。
【図１１】同じく、通常のデータ読出し動作における各部のバイアス電圧の関係を説明するために示す概略図。
【図１２】従来技術とその問題点を説明するために、メモリセルアレイにおける一つのＮＡＮＤセル・ブロックを等価的に示す回路構成図。
【図１３】同じく、従来のデータ消去、読出し、書込み動作における各部のバイアス電圧の関係を説明するために示す概略図。
【符号の説明】
１…ＮＡＮＤセル・ブロック
１０…ｐ型シリコン基板
１１…ｎ型ウェル
１２…ｐ型ウェル
１３…素子分離絶縁膜
１４…トンネル酸化膜
１５…浮遊ゲート
１６…層間ゲート絶縁膜
１７…制御ゲート
１８…層間絶縁膜
１９…金属配線層
２１，２１ａ，２１ｂ…ソース／ドレイン拡散層
５１…メモリセルアレイ（ＮＡＮＤセルアレイ）
５２…ロウデコーダ
５３…センスアンプ回路（センスアンプ／データラッチ）
５４…カラムデコーダ
５５…カラムゲート
５６…昇圧回路
５７…制御回路
５８…データ入出力（Ｉ／Ｏ）バッファ
６１…データラッチ回路
ＷＬｊ（ＷＬ０，ＷＬ１，…，ＷＬ３１）…ワード線
ＢＬｉ（ＢＬ０，ＢＬ１，…，ＢＬ４２２３）…ビット線
ＭＣ０〜ＭＣ３１，ＭＣ１７０，ＭＣ１７１…メモリセルトランジスタ
ＳＳＴ…選択トランジスタ（ビット線側）
ＧＳＴ…選択トランジスタ（ソース線側）
ＳＳＬ，ＧＳＬ…選択ゲート線
ＳＬ…ソース線
Ｉ１，Ｉ２…インバータ
Ｑ，Ｑｂ…ノード
Ｍ１，Ｍ３…トランスファゲートＮＭＯＳトランジスタ
Ｍ２，Ｍ４，Ｍ５，Ｍ６…ＮＭＯＳトランジスタ
Ｍ７…センス用ＮＭＯＳトランジスタ
Ｍ８，Ｍ９…カラム選択ＮＭＯＳトランジスタ
【発明の属する技術分野】
この発明は、半導体記憶装置およびその動作方法に関するもので、特に、カラム（列）方向のメモリセルを複数個直列に接続してメモリセルユニット（ＮＡＮＤセル）を構成してなるＮＡＮＤ型ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の一つとして、データの電気的な書き換えを可能としたＥＥＰＲＯＭが知られている。なかでも、複数のＮＡＮＤセルの、ロウ（行）方向における各メモリセルの制御ゲートを共通に接続してＮＡＮＤセル・ブロックを構成してなるＮＡＮＤ型ＥＥＰＲＯＭは、高集積化が可能であるとして注目されている。
【０００３】
すなわち、ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートとが積層されたＭＯＳＦＥＴ構造を有してなる構成とされている。そして、隣接するメモリセルが互いにソース・ドレインを共有する形で直列に接続されて、ＮＡＮＤセルが構成されている。また、このようなＮＡＮＤセルがロウ方向に配列されて、１つのＮＡＮＤセル・ブロックが構成されている。さらに、そのＮＡＮＤセル・ブロックがカラム（列）方向に配列されて、メモリセルアレイが構成されている。
【０００４】
メモリセルアレイのカラム方向に並ぶＮＡＮＤセルの、一端側のドレインは、選択ゲートトランジスタをそれぞれに介して、ビット線に共通に接続されている。また、他端側のソースは、選択ゲートトランジスタをそれぞれに介して、共通ソース線に接続されている。メモリセルを構成するトランジスタの制御ゲートは、それぞれ、ロウ方向に接続されて、ワード線（制御ゲート線）を形成している。また、選択ゲートトランジスタの各ゲート電極は、共通に接続されて、選択ゲート線を形成している。
【０００５】
このような構成の、従来のＮＡＮＤ型ＥＥＰＲＯＭは、たとえば、次のような文献（１）および（２）により開示されている。
【０００６】
（１） K.-D.Suh et al.,゛A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme,"IEEE J.Solid-State Circuits,vol.30,pp.1149-1156,Nov.1995.
（２） Y.Iwata et al.,゛A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM,"IEEE J.Solid-State Circuits,vol.30,pp.1157-1164,Nov.1995.
ここで、図面を参照して、従来のＮＡＮＤ型ＥＥＰＲＯＭの具体的構成について説明する。
【０００７】
図１２は、上記した従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにおける、一つのＮＡＮＤセル・ブロックの構成例を示すものである。
【０００８】
スタックゲート構造を有するＭＯＳトランジスタからなる複数個のメモリセルＭが、それぞれのソース・ドレインを隣接するもの同士で共有する形で直列に接続されて、ＮＡＮＤセルが形成される。各ＮＡＮＤセルの一端（ドレイン）は、選択ゲートトランジスタＳ１をそれぞれに介して、ビット線ＢＬｉ（ｉ＝０，１，２，〜）に接続される。他端（ソース）は、選択ゲートトランジスタＳ２をそれぞれに介して、共通ソース（接地）線ＳＬに接続される。
【０００９】
各ＮＡＮＤセルの、ロウ方向に並ぶメモリセルＭの各制御ゲートは、それぞれのワード線ＷＬｊ（ｊ＝０，１，２，〜）に共通に接続される。また、選択ゲートトランジスタＳ１の各ゲート電極は、選択ゲート線ＳＳＬに共通に接続される。同様に、選択ゲートトランジスタＳ２の各ゲート電極は、選択ゲート線ＧＳＬに共通に接続される。
【００１０】
通常、このようなＮＡＮＤセル・ユニットがロウ方向に配列されて、ＮＡＮＤセル・ブロックが構成されている。また、複数のＮＡＮＤセル・ブロックがビット線（カラム）方向に配置されて、メモリセルアレイが構成される。各ＮＡＮＤセル・ブロックはデータ消去の最小単位となって、いわゆる一括消去が行われる。また、ＮＡＮＤセル・ブロック内の一つの選択されたワード線ＷＬｊに沿うメモリセル列はページと呼ばれ、この１ページがデータ読出しおよび書込みの単位となる。
【００１１】
メモリセルＭが、たとえばｎチャネルＭＯＳトランジスタの場合、データ記憶は、浮遊ゲートに電子が注入された際のしきい値が正の状態（Ｅタイプ状態）と、浮遊ゲートの電子が放出された際のしきい値が負の状態（Ｄタイプ状態）とを二値に対応させることによって行われる。たとえば、Ｄタイプ状態が“１”データの保持状態（消去状態）、Ｅタイプ状態が“０”データの保持状態（書込み状態）というように定義される。また、“１”データを保持しているメモリセルＭのしきい値を正方向にシフトさせて、“０”データを保持した状態に移行させる動作が「書込み動作」、“０”データを保持しているメモリセルＭのしきい値を負方向にシフトさせて、“１”データを保持した状態に移行させる動作が「消去動作」というように定義される。本明細書では、以下の説明をこの定義にしたがって行う。
【００１２】
図１３は、メモリセルアレイの選択されたＮＡＮＤセル・ブロックでの、データ消去、読出しおよび書込み動作における各部のバイアス電圧を示すものである。ここでは、メモリセルＭがｎチャネルＭＯＳトランジスタからなる場合を例に説明する。
【００１３】
データ消去動作では、選択されたＮＡＮＤセル・ブロック（以下、単に選択ブロックと略称する）の全ワード線ＷＬｊに０Ｖが、選択ゲート線ＳＳＬ，ＧＳＬおよびビット線ＢＬｉがフローティング（Ｆ）状態とされ、セル領域のＰウェル（基板）に高い正の消去電圧Ｖｅｒａ（たとえば、３ｍｓ、２１Ｖの消去パルス）が、それぞれ与えられる。その結果、選択ブロックでは、Ｐウェルとワード線ＷＬｊとの間に消去電圧がかかり、浮遊ゲートの電子がＦＮトンネル電流によってＰウェルに放出される。これにより、その選択ブロック内の各メモリセルＭは“１”データを保持した消去状態になる。
【００１４】
一方、選択されなかった非選択のＮＡＮＤセル・ブロック（非選択ブロック）では、この時、フローティング状態のワード線ＷＬｊとＰウェルとの容量カップリングにより、ワード線電位が昇圧される。カップリング比は、フローティング状態のワード線ＷＬｊに接続される容量から計算される。実際には、ポリシリコン製のワード線とセル領域のＰウェルとの容量が、全容量に対して比較的に大きい。これにより、ＦＮトンネル電流の流れが妨げられる。なお、消去ベリファイ（検証）は、選択ブロック内のすべてのメモリセルＭのしきい値電圧が、たとえば−１Ｖ以下になったかどうかによって判定される。
【００１５】
データ読出し動作時には、選択された選択ワード線ＷＬｊに０Ｖ、選択されなかった非選択ワード線ＷＬｊおよび選択ゲート線ＳＳＬ，ＧＳＬに一定の中間電圧Ｖｒｅａｄ（しきい値によらず、チャネル領域を導通させるに必要な電圧）が与えられる。そして、選択された選択メモリセルＭの導通の有無によるビット線ＢＬｉの電位の変化を読むことにより、データの読出しが行われる。
【００１６】
データ書込み動作では、選択された選択ワード線ＷＬｊに正の高い書込み電圧Ｖｐｇｍが、選択されなかった非選択ワード線ＷＬｊに中間電圧Ｖｐａｓｓが、ビット線ＢＬｉ側の選択ゲート線ＳＳＬにＶｃｃが、共通ソース線ＳＬ側の選択ゲート線ＧＳＬにＶｓｓ（＝０Ｖ）が、それぞれ与えられる。また、“０”データを書込むべきビット線ＢＬｉにはＶｓｓが、“１”データが書込まれた消去状態に保つべき、書込み禁止のビット線ＢＬｉにはＶｃｃが与えられる。この時、Ｖｓｓが与えられたビット線ＢＬｉにつながる選択メモリセルＭでは、チャネル電位がＶｓｓに保持され、制御ゲートとチャネル領域との間に大きな電界がかかって、チャネル領域から浮遊ゲートにトンネル電流による電子の注入現象が生じる。ただし、同じビット線ＢＬｉにつながるＶｐａｓｓが与えられた他の非選択メモリセルＭでは、十分な電界がかからず、データの書込みは行われない。
【００１７】
一方、Ｖｃｃが与えられたビット線ＢＬｉに沿うメモリセルＭは、ＮＡＮＤセルのチャネル領域がＶｃｃまたはＶｃｃ−Ｖｔｈ（Ｖｔｈは選択メモリセルＭのしきい値電圧）に予備充電されることにより、カットオフする。そして、制御ゲートに書込み電圧Ｖｐｇｍおよび中間電圧Ｖｐａｓｓが与えられると、フローティング状態となっているＮＡＮＤセルのチャネル領域とＶｐｇｍまたはＶｐａｓｓが与えられた制御ゲートとの容量結合によりチャネル電位が上昇されて、電子の注入現象が妨げられる。
【００１８】
以上のようにして、Ｖｓｓが与えられたビット線ＢＬｉとＶｐｇｍが与えられた選択ワード線ＷＬｊとの交差部のメモリセルＭでのみ、浮遊ゲートに対する電子の注入が行われることにより、“０”データの書込みがなされる。これに対し、選択ブロック内の書込み禁止のメモリセルＭにおいては、上述のように、チャネル電位がワード線ＷＬｊとＮＡＮＤセルのチャネル領域との容量結合によって決定される。よって、書込み禁止電圧を十分に高くするためには、チャネル領域の予備充電を十分に行うこと、また、ワード線ＷＬｊとチャネル領域との間の容量カップリング比を大きくすることが重要となる。
【００１９】
ワード線ＷＬｊとチャネル領域との間のカップリング比Ｂは、下式により算出される。
【００２０】
Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘはワード線ＷＬｊとチャネル領域との間のゲート容量の総和であり、ＣｊはメモリセルＭのソースおよびドレインの接合容量の総和である。また、これらゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊとの合計が、ＮＡＮＤセルのチャネル容量となる。さらに、その他の容量である選択ゲート線ＳＳＬ，ＧＳＬとソースとのオーバラップ容量や、ビット線ＢＬｉとソースおよびドレインとの容量などは、全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００２１】
このようなＮＡＮＤ型ＥＥＰＲＯＭでのスケーリングに対する問題点について、以下に説明する。従来のＮＡＮＤ型ＥＥＰＲＯＭにおいては、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が比較的に大きかった。そこで、従来は、非選択ブロック（消去を行わないブロック）のワード線の電位を、ワード線とセル領域のＰウェルとの容量カップリングにより昇圧させることによって、データ消去時の消去禁止電圧を得ていた。
【００２２】
しかしながら、メモリセルのスケーリングにともない、容量バランスが異なってきている。すなわち、メモリセルの構造によっては、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が、従来よりも小さくなる場合がある。このような場合において、非選択ブロックのワード線の消去禁止電圧を、ワード線とセル領域のＰウェルとの容量結合により生成しようとすると、非選択ブロックのワード線の電位を十分に昇圧できなくなる。その結果、誤消去につながるという問題があった。
【００２３】
また、セル領域のＰウェルの容量は非常に大きい。このため、非選択ブロックのワード線を昇圧回路で昇圧するのには時間がかかる。すなわち、所望の消去電圧に昇圧されるまでの遷移時間中にも、実際にはデータの消去が行われる。そのため、消去時間を確定するのが困難であった。
【００２４】
なお、データ書込み時においては、ワード線とＮＡＮＤセルのチャネル領域との容量カップリングによって、書込み禁止電圧を生成するようにしていた。この場合も、セルのスケーリングにともない、チャネル領域を満足に昇圧することができずに、誤書込みの原因となる場合がある。誤書込みを防ぐために、ビット線から書込み禁止電圧を選択的に供給する方法もある。ただし、この方法の場合、センスアンプ回路などのカラム系のトランジスタに高耐圧設計が必要となり、チップ面積の増加およびプロセスの複雑化を招くという問題がある。
【００２５】
【発明が解決しようとする課題】
上記したように、従来においては、ワード線とセル領域のＰウェルとの容量カップリングにより、データ消去時の消去禁止電圧を得るようにしていたため、メモリセルのスケーリングにともなって、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が小さくなると、非選択ブロックのワード線の電位を十分に昇圧できなくなり、誤消去につながるなどの問題があった。
【００２６】
そこで、この発明は、メモリセルのスケーリングにともなって、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が小さくなったとしても、非選択ブロックのワード線の電位を十分に昇圧でき、誤消去の問題を改善することが可能になるとともに、実効的な消去時間の確定が容易に可能となる半導体記憶装置およびその動作方法を提供することを目的としている。
【００２７】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体記憶装置にあっては、半導体基板上に設けられ、ワード線にそれぞれ接続された書き換え可能なメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記ワード線を選択するワード線選択手段と、前記半導体基板および前記ワード線の電位を昇圧する昇圧回路と、前記メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させる制御手段とを具備したことを特徴とする。
【００２８】
また、この発明の半導体記憶装置にあっては、半導体基板上に設けられ、複数のワード線にそれぞれ接続された書き換え可能な不揮発性メモリセルが複数個直列に接続され、かつ、その一端が複数のビット線にそれぞれ接続されるとともに、他端が共通のソース線にそれぞれ接続されたＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記ワード線を選択するワード線選択手段と、前記ビット線を選択するビット線選択手段と、前記ビット線にそれぞれビット線トランスファゲートを介して接続された、ラッチ機能を有するセンスアンプ回路と、前記半導体基板および前記ワード線の電位を昇圧する昇圧回路と、前記不揮発性メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させる制御手段とを具備したことを特徴とする。
【００２９】
また、この発明の半導体記憶装置の動作方法にあっては、半導体基板上に設けられ、ワード線にそれぞれ接続された書き換え可能なメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記ワード線を選択するワード線選択手段と、前記半導体基板および前記ワード線の電位を昇圧する昇圧回路とを具備し、前記メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させることを特徴とする。
【００３０】
さらに、この発明の半導体記憶装置の動作方法にあっては、半導体基板上に設けられ、複数のワード線にそれぞれ接続された書き換え可能な不揮発性メモリセルが複数個直列に接続され、かつ、その一端が複数のビット線にそれぞれ接続されるとともに、他端が共通のソース線にそれぞれ接続されたＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記ワード線を選択するワード線選択手段と、前記ビット線を選択するビット線選択手段と、前記ビット線にそれぞれビット線トランスファゲートを介して接続された、ラッチ機能を有するセンスアンプ回路と、前記半導体基板および前記ワード線の電位を昇圧する昇圧回路とを具備し、前記不揮発性メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させることを特徴とする。
【００３１】
この発明の半導体記憶装置およびその動作方法によれば、データを消去すべきメモリセルのワード線の電位を選択的に低下できるようになる。これにより、データの消去を行わないメモリセルのワード線の電位を、ワード線とセル領域のＰウェルとの容量カップリングにより昇圧せずとも、半導体基板と同一レベルにすることが容易に可能となるものである。
【００３２】
また、一旦は半導体基板および全ワード線の電位を昇圧させた後に、データを消去すべきメモリセルのワード線の電位のみを放電するようにしているため、昇圧する時間よりも短い時間で制御できるようになるものである。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３４】
図１は、本発明の一実施形態にかかる、ページ書込み／読出し機能を有するＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）のチップ構成（全体ブロック構成）を示すものである。
【００３５】
図示のように、メモリセルアレイ（ＮＡＮＤセルアレイ）５１には、外部から入力されたアドレスにもとづいて、メモリセルアレイ５１のワード線ＷＬｊを選択駆動するロウデコーダ（ワード線選択手段）５２が接続されている。また、メモリセルアレイ５１のビット線ＢＬｉには、入出力データのラッチ機能を備えるセンスアンプ回路（センスアンプ／データラッチ）５３が接続されている。センスアンプ回路５３には、カラムゲート５５が接続されている。カラムゲート５５には、カラムデコーダ（ビット線選択手段）５４が接続されている。このカラムデコーダ５４によって、外部から入力されたアドレスをもとにカラムゲート５５が制御されることにより、センスアンプ回路５３内の対応するセンスアンプが選択される。
【００３６】
上記ロウデコーダ５２、上記カラムデコーダ５４および上記カラムゲート５５には、データ入出力（Ｉ／Ｏ）バッファ５８が接続されている。また、このデータ入出力バッファ５８には、制御手段としての制御回路５７を介して、書込み動作や消去動作に必要な高電圧を供給するための昇圧回路５６が接続されている。
【００３７】
制御回路５７は、メモリセルアレイ５１へのデータ書込み、消去および読出しのための制御信号をそれぞれ生成してチップの内部を制御するとともに、外部とのインターフェースのために設けられるものである。また、この制御回路５７には、ＮＡＮＤセルに対する消去／消去ベリファイ、書込み／書込みベリファイおよび読出し動作を制御するためのシーケンス制御手段（たとえば、プログラマブルロジックアレイ）が含まれている。
【００３８】
ロウデコーダ５２は、データ書込み時、消去時および読出し時に、それぞれ、アドレスにもとづいて複数のワード線ＷＬｊを選択駆動するものであり、そのワード線ドライバ（図示していない）には所要の電圧が供給される。
【００３９】
センスアンプ回路５３は、データ読出し時にビット線データをセンスする機能、書込み時に外部からロードされるデータを保持するデータラッチ機能、および、書込み動作や消去動作の際にビット線ＢＬｉに対して所要の電圧をそれぞれ選択的に供給する機能を有して構成されている。
【００４０】
図２は、上記メモリセルアレイ５１における、一つのＮＡＮＤセル・ブロック１の構成例を示すものである。ここでは、ビット線ＢＬｉの本数として、容量が５２８バイト（（５１２＋１６）×８＝４２２４本（ｉ＝０〜４２２３））の場合を例に示している。
【００４１】
この実施形態の場合、ビット線ＢＬｉとソース線ＳＬとの間に、３２個のメモリセルトランジスタＭＣ０〜ＭＣ３１が直列に接続されて、ＮＡＮＤセル（メモリセル列）が構成されている。ビット線ＢＬｉとメモリセルトランジスタＭＣ０との間には、選択トランジスタＳＳＴが設けられている。同様に、ソース線ＳＬとメモリセルトランジスタＭＣ３１との間には、選択トランジスタＧＳＴが設けられている。これら選択トランジスタＳＳＴ，ＧＳＴを含んで、ＮＡＮＤ型メモリセルユニットが構成されている。
【００４２】
図３は、上記ＮＡＮＤセル・ブロック１のレイアウトを示すものである。また、図４は図３のＡ−Ａ′線に沿う断面図であり、図５は図３のＢ−Ｂ′線に沿う断面である。
【００４３】
図３〜図５において、たとえば、半導体基板としてのｐ型シリコン基板（第１導電型の半導体不純物層）１０のメモリセルアレイ領域には、ｎ型ウェル（第２導電型の半導体不純物層）１１が形成されている。このｎ型ウェル１１内には、ｐ型ウェル（第１導電型の半導体不純物層）１２が形成されている。このｐ型ウェル１２には、素子分離絶縁膜１３により素子領域が区画されている。素子領域には、トンネル酸化膜（ゲート酸化膜）１４を介して、浮遊ゲート１５がメモリセルトランジスタＭＣ０〜ＭＣ３１ごとに形成されている。各浮遊ゲート１５上には、層間ゲート絶縁膜１６を介して、それぞれ、制御ゲート１７が形成されている。
【００４４】
制御ゲート１７は、図３および図５に示すように、行（ロウ）方向に連続的に配設され、これにより、ワード線ＷＬｊ（ＷＬ０，ＷＬ１，…，ＷＬ３１）がそれぞれ形成されている。
【００４５】
制御ゲート１７の相互間に対応する上記ｐ型ウェル１２には、図４に示すように、ソース／ドレイン拡散層２１が形成されている。ソース／ドレイン拡散層２１は、制御ゲート１７をマスクとするイオン注入によって形成される。
【００４６】
制御ゲート１７の上方には、層間絶縁膜１８を介して、金属配線層１９が列（カラム）方向に沿って配設されている。金属配線層１９は、図４に示すように、選択トランジスタ（ビット線側選択ゲート）ＳＳＴのソース／ドレイン拡散層２１ａとコンタクト接続され、これにより、ビット線ＢＬｉ（ＢＬ０，ＢＬ１，…，ＢＬ４２２３）がそれぞれ形成されている。
【００４７】
また、選択トランジスタ（ソース線側選択ゲート）ＧＳＴのソース／ドレイン拡散層２１ｂは相互に接続され、これにより、共通のソース線ＳＬが形成されている。
【００４８】
図４には、選択トランジスタＳＳＴ，ＧＳＴを、メモリセルトランジスタＭＣ０〜ＭＣ３１と同様の構造として示している。実際には、図５に対応する断面において、それぞれ、浮遊ゲート１５に対応する層と制御ゲート１７に対応する層とが所定の箇所で共通に接続され、かつ、連続的に配設されて、選択ゲート線ＳＳＬ，ＧＳＬが形成されている。なお、選択トランジスタＳＳＴ，ＧＳＴとメモリセルトランジスタＭＣ０〜ＭＣ３１とにおいて、ゲート酸化膜の膜厚を異ならせてもよい。
【００４９】
図６は、上記センスアンプ回路５３における、一つのセンスアンプの回路構成を示すものである。
【００５０】
センスアンプは、インバータＩ１，Ｉ２を逆並列に接続してなるデータラッチ回路６１を主体に構成されている。このラッチ回路６１のノードＱ，Ｑｂは、それぞれ、ＮＭＯＳトランジスタＭ５，Ｍ６を介して、センス用ＮＭＯＳトランジスタＭ７のドレインに接続されている。センス用ＮＭＯＳトランジスタＭ７のソースは接地され、ゲートがセンスノードＮｓｅｎｓｅとなっている。
【００５１】
センスノードＮｓｅｎｓｅには、これをプリチャージするためのＮＭＯＳトランジスタＭ４が設けられている。また、センスノードＮｓｅｎｓｅは、トランスファゲートＮＭＯＳトランジスタ（ビット線トランスファゲート）Ｍ３，Ｍ１を介して、ビット線ＢＬｉに接続されている。ＮＭＯＳトランジスタＭ１は、データ消去時のバッファ用高耐圧トランジスタである。
【００５２】
ラッチ回路６１のノードＱは、書込みデータをビット線ＢＬｉに転送するためのＮＭＯＳトランジスタＭ２を介して、上記ＮＭＯＳトランジスタＭ１に接続されている。
【００５３】
また、ラッチ回路６１のノードＱ，Ｑｂは、それぞれ、カラム選択ＮＭＯＳトランジスタＭ８，Ｍ９を介して、上記データ入出力バッファ５８に接続されている。
【００５４】
次に、この実施の形態にかかる、ＮＡＮＤ型フラッシュメモリのデータ消去、書込みおよび読出しの動作について説明する。
【００５５】
図７は、データ消去動作での各部のバイアス電圧を示すものである。この実施の形態のＮＡＮＤ型フラッシュメモリの場合、１ＮＡＮＤセル・ブロックが消去の単位となる。
【００５６】
消去動作が開始されると、まず、制御回路５７により、データ入出力バッファ５８を介して外部から入力されたアドレスにもとづいて、ロウデコーダ５２が制御される。これにより、データの消去を行う選択ブロックを含む、全ブロックに対応する、メモリセルアレイ５１の全ワード線ＷＬ０〜ＷＬ３１が選択状態となる。
【００５７】
次いで、制御回路５７の制御により、上記メモリセルアレイ５１の全ワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＳＬ，ＧＳＬおよびメモリセルアレイ５１のｐ型ウェル１２に、それぞれ、昇圧回路５６からの消去電圧Ｖｅｒａ（＝２０Ｖ）が印加される。
【００５８】
続いて、制御回路５７の制御により、ロウデコーダ５２を介して、選択ブロックの各ワード線ＷＬ０〜ＷＬ３１が接地（Ｖｓｓ）される。
【００５９】
この時、ｐ型ウェル１２とビット線ＢＬ０，ＢＬ１，…，ＢＬ４２２３のコンタクト部であるソース／ドレイン拡散層（ｎ+ 型拡散層）２１ａとのＰＮ接合、および、ｐ型ウェル１２とソース線ＳＬとなるソース／ドレイン拡散層２１ｂとのＰＮ接合がともに順バイアス状態となり、ビット線ＢＬ０，ＢＬ１，…，ＢＬ４２２３およびソース線ＳＬの電位が消去禁止のための電圧Ｖｅｒａ−Ｖｆまで上昇する。ＶｆはＰＮ接合のビルトイン・ポテンシャル（たとえば、０．７Ｖ程度）であり、ビット線ＢＬ０，ＢＬ１，…，ＢＬ４２２３およびソース線ＳＬの電位は約１９．３Ｖとなる。したがって、非選択ブロックの各ワード線ＷＬ０〜ＷＬ３１につながるメモリセルトランジスタＭＣ０〜ＭＣ３１では、消去動作は起こらない。
【００６０】
一方、選択ブロックの各ワード線ＷＬ０〜ＷＬ３１につながるメモリセルトランジスタＭＣ０〜ＭＣ３１では、基板領域（ｐ型ウェル１２）に消去電圧Ｖｅｒａが、制御ゲート１７に接地電位Ｖｓｓが、それぞれ印加されている。このため、浮遊ゲート１５の電子はトンネル電流により基板領域へと放出され、メモリセルトランジスタＭＣ０〜ＭＣ３１に記憶されたデータは一括して消去される。
【００６１】
このように、データ消去の際には、非選択ブロック（データ消去を行わないセル・ブロック）の各ワード線ＷＬ０〜ＷＬ３１の電位を、ワード線ＷＬ０〜ＷＬ３１と基板領域であるセル領域のｐ型ウェル１２との容量カップリングにより昇圧せずに、直接、昇圧回路５６を用いて全ワード線ＷＬ０〜ＷＬ３１の電位を昇圧させる。そして、全ワード線ＷＬ０〜ＷＬ３１の電位を、ｐ型ウェル１２と同時に消去電圧Ｖｅｒａに昇圧した後に、選択ブロック（データ消去を行うセル・ブロック）の各ワード線ＷＬ０〜ＷＬ３１の電位のみを接地させるようにしている。これにより、非選択ブロックの各ワード線ＷＬ０〜ＷＬ３１の電位は、ｐ型ウェル１２のそれと同一レベルになるため、非選択ブロック内のデータが誤消去される問題を解決できる。
【００６２】
また、一旦は、全ワード線ＷＬ０〜ＷＬ３１およびｐ型ウェル１２を昇圧させた後に、選択ブロックの各ワード線ＷＬ０〜ＷＬ３１のみを放電するようにしている。通常、放電時間は、昇圧に要する時間よりも短くてすむために、実効的な消去時間の確定が容易となる。
【００６３】
図８は、データ書込み動作での各部のバイアス電圧を示すものである。ここでは、上記の説明で一括消去された選択ブロック内のワード線ＷＬ１７に関する動作について説明する。また、ビット線ＢＬ０に関しては“０”データ書込みを行い、ビット線ＢＬ１に関しては“１”データ書込み（すなわち、“１”データの消去状態を保つ書込み禁止）を行う場合を想定している。なお、図９は、図２における二つのビット線ＢＬ０，ＢＬ１に対する電圧関係を示したものである。
【００６４】
図８において、データ書込み動作では、まず、制御回路５７により、データ入出力バッファ５８を介して外部から入力されたアドレスにもとづいて、ロウデコーダ５２が制御される。これにより、データの書込みを行う選択ブロックの各ワード線ＷＬ０〜ＷＬ３１が選択状態となる。
【００６５】
次いで、制御回路５７の制御により、ソース線ＳＬの電位が昇圧回路５６によってＶＭ（８〜１０Ｖ程度）に充電される。
【００６６】
続いて、制御回路５７の制御により、データ書込みを行う選択ブロックのソース側の選択ゲート線ＧＳＬおよび各ワード線ＷＬ０〜ＷＬ３１に、昇圧回路５６からの電圧Ｖｐａｓｓ（８〜１０Ｖ程度）が印加される。これにより、選択ブロックのチャネル電位がソース線ＳＬによって充電され、電圧Ｖｐａｓｓ−Ｖｔｈ（選択トランジスタもしくはメモリセルトランジスタのしきい値電圧のうち、高いしきい値電圧の分だけ低下した値）まで上昇される。
【００６７】
これと同時に（あるいは、この動作と前後して）、制御回路５７の制御により、ビット線ＢＬ０には書込み用の接地電位Ｖｓｓが、ビット線ＢＬ１には書込み禁止用の電源電圧Ｖｃｃ（＝３．３Ｖ）が、それぞれ昇圧回路５６から与えられる。この際、ビット線側の選択ゲート線ＳＳＬは接地電位Ｖｓｓに保たれている。
【００６８】
その後、制御回路５７の制御により、ソース線側の選択ゲート線ＧＳＬの電位が接地電位Ｖｓｓにまで低下される。また、ビット線側の選択ゲート線ＳＳＬが、選択トランジスタＧＳＴのしきい値電圧Ｖｔｈ以上、電源電圧Ｖｃｃ以下に上昇される。これにより、ビット線ＢＬ０につながるＮＡＮＤセルのチャネル電位が、書込みのための接地電位Ｖｓｓに制御される。なお、ビット線ＢＬ１につながるＮＡＮＤセルのチャネル電位は、書込み禁止のための電圧Ｖｐａｓｓ−Ｖｔｈに保たれる。
【００６９】
この状態において、選択ブロックのワード線ＷＬ０〜ＷＬ３１のうち、書込みを行わない非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１の電位は、電圧Ｖｐａｓｓに保たれる。これに対し、書込みを行う選択ワード線ＷＬ１７には、制御回路５７の制御により、昇圧回路５６からのさらに高い書込み電圧Ｖｐｇｍ（約１６Ｖ）が印加される。
【００７０】
この時、選択ブロック内のビット線ＢＬ１側のチャネル領域は、電圧Ｖｐａｓｓ−Ｖｔｈにほぼ保たれる。書込みを行う１本のワード線ＷＬ１７に対しては、ＶｐａｓｓからＶｐｇｍへの印加電圧の上昇がある。しかし、電圧Ｖｐａｓｓが与えられている３１本のワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１は、電圧Ｖｐａｓｓに保たれている。そのため、ビット線ＢＬ１側のＮＡＮＤセルのチャネル領域は、書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈをほぼ保つ。したがって、書込み電圧Ｖｐｇｍが与えられた選択ワード線ＷＬ１７により駆動されるメモリセルトランジスタＭＣ１７１であっても、データ“１”の書込み動作は起こらない。
【００７１】
一方、接地電位Ｖｓｓが与えられたビット線ＢＬ０側では、ビット線ＢＬ０から伝達される接地電位Ｖｓｓが、選択されたメモリセルトランジスタＭＣ１７０のチャネル領域にまで供給されている（図９参照）。この結果、書込み電圧Ｖｐｇｍが与えられた選択ワード線ＷＬ１７により駆動されるメモリセルトランジスタＭＣ１７０では、トンネル電流の注入現象によるデータ“０”の書込み動作が起こる。
【００７２】
ただし、同じビット線ＢＬ０につながる他のメモリセルトランジスタでは、チャネル領域と制御ゲート１７との間に大きな電界がかからず、データ書込みのためのトンネル電流の注入現象は生じないため、データ“０”の書込み動作は起こらない。
【００７３】
このように、データ書込み動作においては、ワード線ＷＬ０〜ＷＬ３１とＮＡＮＤセルのチャネル領域との容量カップリングによって書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈを生成せずに、ソース線ＳＬからチャネル領域に書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈを供給するようにしている。これにより、誤書込みの問題を低減できる。なお、このようなソース線から電圧を供給し、ＮＡＮＤセルのチャネル領域の電位を充電することによって、“１”データ書込みを防止する方式については、たとえば特開平１０‐２７５４８１号公報に詳細に開示されている。
【００７４】
また、この方式の場合、従来のビット線から書込み禁止電圧を選択的に供給する方法に比べて、カラム系の高耐圧設計が不必要となり、チップ面積の増加も殆ど無視できるほどに小さく、かつ、プロセスも簡略化できる。
【００７５】
なお、実際のデータ書込み動作では、図１に示した制御回路５７によるシーケンス制御により、書込み電圧パルス印加と書込み後のしきい値をチェックするベリファイ（検証）動作とを繰り返して、１ページ分のデータを所定しきい値範囲に追い込むという制御が行われる。１ページは、たとえば、１ワード線につながるビット線の総数に相当するが、ページ入バッファ（図示していない）などとの関係によっては、１ワード線当たりのビット線の総数を２ページとする場合もある。
【００７６】
ここで、このようなページ単位でのデータの書込みサイクルについて、さらに説明する。
【００７７】
まず、図１のセンスアンプ回路５３内のデータラッチに、連続的に、書込みデータがロードされる。この時、“０”が書込み動作を行うセルデータであり、“１”は書込み禁止のセルデータである。書込みサイクルは、次のステップ（１）〜（９）により構成される。
【００７８】
ステップ（１） ソース線ＳＬをＶＭ（８〜１０Ｖ程度）に充電する。
【００７９】
ステップ（２） データ書込みを行う選択ブロックの、ソース側の選択ゲート線ＧＳＬおよびワード線ＷＬ０〜ＷＬ３１に、電圧Ｖｐａｓｓ（８〜１０Ｖ程度）を印加する。
【００８０】
ステップ（３） 選択ブロックのＮＡＮＤセルのチャネル電位が、書込み禁止の電圧Ｖｐａｓｓ−Ｖｔｈにまで上昇するように、ソース線ＳＬより充電させる。
【００８１】
ステップ（４） 上記ステップ（３）と同時に（あるいは、ステップ（３）の動作と前後して）、ビット線ＢＬ０，ＢＬ１のそれぞれの電位を、上記書込みデータにしたがって、接地電位Ｖｓｓ，電源電圧Ｖｃｃに設定する。この際、ビット線側の選択ゲート線ＳＳＬの電位は接地電位Ｖｓｓに保つ。
【００８２】
ステップ（５） ソース線側の選択ゲート線ＧＳＬの電位を接地電位Ｖｓｓに低下させ、ビット線側の選択ゲート線ＳＳＬを選択トランジスタＳＳＴのしきい値電圧Ｖｔｈ以上、電源電圧Ｖｃｃ以上に上昇させる。
【００８３】
ステップ（６） ビット線ＢＬ０につながるＮＡＮＤセルのチャネル領域に、書込みのための接地電位Ｖｓｓを供給する。ただし、ビット線ＢＬ１につながるＮＡＮＤセルのチャネル領域の電位は、書込み禁止のための電圧Ｖｐａｓｓ−Ｖｔｈに保つ。
【００８４】
ステップ（７） 選択ブロックの選択ワード線（ＷＬ１７）に書込み電圧Ｖｐｇｍを印加する。この際、選択ブロックの非選択ワード線（ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１）の電位は、電圧Ｖｐａｓｓを維持させる。
【００８５】
ステップ（８） 選択ブロックのワード線ＷＬ０〜ＷＬ３１を放電し、その後、ビット線ＢＬ０およびビット線ＢＬ１につながるＮＡＮＤセルのチャネル領域の電位を放電する。
【００８６】
ステップ（９） 書込みベリファイ動作のためのデータ読出しを行う。
【００８７】
図１０は、上記のベリファイ動作にかかる、二つのビット線ＢＬ０，ＢＬ１に対する電圧関係を示したものである。
【００８８】
ベリファイ動作では、十分な書込みが行われたセルに対応するデータラッチの書込みデータが“０”から“１”に変えられて、それ以上のデータ書込み動作が行われないようにする。また、データ読出し動作が開始されると、ビット線ＢＬ０，ＢＬ１は初期状態の電圧Ｖｂ１（約１．５Ｖ）に予備充電される。そして、選択ブロックの書込みを行った選択ワード線ＷＬ１７に、ベリファイ読出し電圧Ｖｒｅｆ（約０．７Ｖ）を与える。
【００８９】
また、それ以外の、選択ブロック内の他の非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１および選択ゲート線ＳＳＬ，ＧＳＬには、メモリセルトランジスタおよび選択トランジスタＳＳＴ，ＧＳＴを導通させるための電圧Ｖｒｅａｄ２を与える。この電圧Ｖｒｅａｄ２は、後に説明する、通常のデータ読出し動作時に選択ブロックの非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１に与える電圧Ｖｒｅａｄ１（約３．５Ｖ）と同一か、あるいは、それ以上の電圧（たとえば、Ｖｒｅａｄ２＝８Ｖ）とする。
【００９０】
これにより、“０”データ（そのしきい値がＶｒｅｆを超えて、書込み状態となったメモリセルトランジスタのデータ）を読出すビット線ＢＬ０は電圧Ｖｂ１を保ち、“１”データ（消去状態のメモリセルトランジスタのデータ）を読出すビット線ＢＬ１は電圧Ｖｂ１から接地電位Ｖｓｓになる。このビット線ＢＬ１の電位の変化を、通常のデータ読出し動作時の場合と同様に、センスアンプにより検出して、“０”データ，“１”データを判別する。
【００９１】
以上の書込みベリファイ動作のためのデータ読出しにおいて、データ書込みが不十分と判定されたメモリセルトランジスタについてのみ、次のサイクルで、再度、データ書込み動作が繰り返される。
【００９２】
図１１は、通常のデータ読出し動作での各部のバイアス電圧を示すものである。
【００９３】
読出し動作が開始されると、まず、ビット線ＢＬ０，ＢＬ１は初期状態の電圧Ｖｂ１（約１．５Ｖ）に予備充電される。そして、選択ブロックの選択ワード線（図９および図１０の例では、ＷＬ１７）に、読出し電圧である接地電位Ｖｓｓを与える。
【００９４】
また、それ以外の、選択ブロック内のすべての選択ゲート線ＳＳＬ，ＧＳＬおよび非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１には、電圧Ｖｒｅａｄ１を与える。
【００９５】
これにより、“０”データ（書込み状態のメモリセルトランジスタ）を読出すビット線ＢＬ０は電圧Ｖｂ１を保ち、“１”データ（消去状態のメモリセルトランジスタ）を読出すビット線ＢＬ１は電圧Ｖｂ１から接地電位Ｖｓｓになる。このビット線ＢＬ１の電位の変化を、従来と同様に、センスアンプにより検出して、“０”データ，“１”データを判別する。
【００９６】
上記したように、データを消去すべきメモリセルトランジスタがつながるワード線の電位を選択的に低下できるようにしている。
【００９７】
すなわち、データ消去時には、メモリセルアレイの全ワード線の電位を消去禁止電圧まで昇圧させた後に、消去するメモリセルトランジスタを含む選択ブロックの各ワード線の電位だけを接地するようにしている。これにより、データの消去を行わない非選択ブロックの各ワード線の電位を、ワード線とセル領域のｐ型ウェルとの容量カップリングにより昇圧せずとも、ｐ型ウェルと同一レベルにすることが容易に可能となる。したがって、非選択ブロックのワード線につながるメモリセルトランジスタでのデータ消去を確実に防止できるようになるものである。
【００９８】
また、一旦は昇圧させたワード線の電位を接地するための放電は、ワード線を昇圧する時間よりも時間が短くてすむため、実効的な消去時間の確定が容易に可能となる。
【００９９】
なお、本発明は、上記したＮＡＮＤ型フラッシュメモリに限らず、たとえばＡＮＤ型やＤＩＮＯＲ型のフラッシュメモリにも同様に適用できる。
【０１００】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１０１】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルのスケーリングにともなって、全容量に対する、ポリシリコン製のワード線とセル領域のＰウェルとの容量が小さくなったとしても、非選択ブロックのワード線の電位を十分に昇圧でき、誤消去の問題を改善することが可能になるとともに、実効的な消去時間の確定が容易に可能となる半導体記憶装置およびその動作方法を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図。
【図２】同じく、図１におけるメモリセルアレイの、一つのＮＡＮＤセル・ブロックを等価的に示す回路構成図。
【図３】同じく、ＮＡＮＤセル・ブロックのレイアウト例を示す概略平面図。
【図４】同じく、図３のＡ−Ａ′線に沿って示すＮＡＮＤセル・ブロックの断面図。
【図５】同じく、図３のＢ−Ｂ′線に沿って示すＮＡＮＤセル・ブロックの断面図。
【図６】同じく、図１におけるセンスアンプ回路の、一つのセンスアンプの構成例を示す回路図。
【図７】同じく、データ消去動作での各部のバイアス電圧の関係を示すタイミングチャート。
【図８】同じく、データ書込み動作での各部のバイアス電圧の関係を示すタイミングチャート。
【図９】同じく、データ書込み動作での電圧関係を説明するために、二つのビット線を取り出して示すＮＡＮＤセル・ブロックの概略構成図。
【図１０】同じく、書込みベリファイ動作での電圧関係を説明するために、二つのビット線を取り出して示すＮＡＮＤセル・ブロックの概略構成図。
【図１１】同じく、通常のデータ読出し動作における各部のバイアス電圧の関係を説明するために示す概略図。
【図１２】従来技術とその問題点を説明するために、メモリセルアレイにおける一つのＮＡＮＤセル・ブロックを等価的に示す回路構成図。
【図１３】同じく、従来のデータ消去、読出し、書込み動作における各部のバイアス電圧の関係を説明するために示す概略図。
【符号の説明】
１…ＮＡＮＤセル・ブロック
１０…ｐ型シリコン基板
１１…ｎ型ウェル
１２…ｐ型ウェル
１３…素子分離絶縁膜
１４…トンネル酸化膜
１５…浮遊ゲート
１６…層間ゲート絶縁膜
１７…制御ゲート
１８…層間絶縁膜
１９…金属配線層
２１，２１ａ，２１ｂ…ソース／ドレイン拡散層
５１…メモリセルアレイ（ＮＡＮＤセルアレイ）
５２…ロウデコーダ
５３…センスアンプ回路（センスアンプ／データラッチ）
５４…カラムデコーダ
５５…カラムゲート
５６…昇圧回路
５７…制御回路
５８…データ入出力（Ｉ／Ｏ）バッファ
６１…データラッチ回路
ＷＬｊ（ＷＬ０，ＷＬ１，…，ＷＬ３１）…ワード線
ＢＬｉ（ＢＬ０，ＢＬ１，…，ＢＬ４２２３）…ビット線
ＭＣ０〜ＭＣ３１，ＭＣ１７０，ＭＣ１７１…メモリセルトランジスタ
ＳＳＴ…選択トランジスタ（ビット線側）
ＧＳＴ…選択トランジスタ（ソース線側）
ＳＳＬ，ＧＳＬ…選択ゲート線
ＳＬ…ソース線
Ｉ１，Ｉ２…インバータ
Ｑ，Ｑｂ…ノード
Ｍ１，Ｍ３…トランスファゲートＮＭＯＳトランジスタ
Ｍ２，Ｍ４，Ｍ５，Ｍ６…ＮＭＯＳトランジスタ
Ｍ７…センス用ＮＭＯＳトランジスタ
Ｍ８，Ｍ９…カラム選択ＮＭＯＳトランジスタ
Claims (13)
- 半導体基板上に設けられ、ワード線にそれぞれ接続された書き換え可能なメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記ワード線を選択するワード線選択手段と、
前記半導体基板および前記ワード線の電位を昇圧する昇圧回路と、
前記メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させる制御手段と
を具備したことを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、所定個の前記メモリセルユニットからなる、複数のセル・ブロックにより構成されてなることを特徴とする請求項１に記載の半導体記憶装置。
- 前記ワード線選択手段は、前記メモリセルのデータを消去する際、前記ワード線を、前記セル・ブロック単位で選択することを特徴とする請求項１に記載の半導体記憶装置。
- 半導体基板上に設けられ、複数のワード線にそれぞれ接続された書き換え可能な不揮発性メモリセルが複数個直列に接続され、かつ、その一端が複数のビット線にそれぞれ接続されるとともに、他端が共通のソース線にそれぞれ接続されたＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記ワード線を選択するワード線選択手段と、
前記ビット線を選択するビット線選択手段と、
前記ビット線にそれぞれビット線トランスファゲートを介して接続された、ラッチ機能を有するセンスアンプ回路と、
前記半導体基板および前記ワード線の電位を昇圧する昇圧回路と、
前記不揮発性メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させる制御手段と
を具備したことを特徴とする半導体記憶装置。 - 前記ＮＡＮＤ型メモリセルユニットは、前記不揮発性メモリセルを直列に接続したメモリセル列と、このメモリセル列と前記ビット線との間に直列に接続されたビット線側選択ゲートと、前記メモリセル列と前記ソース線との間に直列に接続されたソース線側選択ゲートとを備えて構成されることを特徴とする請求項４に記載の半導体記憶装置。
- 前記不揮発性メモリセルのデータを消去する際、前記ワード線選択手段により選択状態とされた全ワード線と、全ビット線側選択ゲートと、全ソース線側選択ゲートと、前記メモリセルアレイが形成されている前記半導体基板内のウェルとに対して、前記昇圧回路からの消去電圧が印加され、その後、前記ワード線選択手段によってセル・ブロック単位で選択された、データを消去すべき前記不揮発性メモリセルが接続されたワード線の電位のみを接地させることを特徴とする請求項５に記載の半導体記憶装置。
- 前記不揮発性メモリセルにデータを書込む際、前記ワード線選択手段によって選択されたセル・ブロック内の全ソース線側選択ゲートが導通状態となり、前記セル・ブロック内のメモリセル列の全チャネル電位が、前記ソース線からの書込み禁止電圧により充電され、その後、前記セル・ブロック内の全ソース線側選択ゲートが非導通状態となり、かつ、前記センスアンプ回路でラッチされた、データを書込むべき前記不揮発性メモリセルが接続されたワード線に関するページデータにもとづいて、前記セル・ブロック内の前記ビット線側選択ゲートが導通状態となって、データ書込みを行うメモリセル列のチャネル電位のみを前記センスアンプ回路を介して接地させることを特徴とする請求項５に記載の半導体記憶装置。
- 前記半導体基板は第１導電型の半導体不純物層であり、この半導体基板内には第２導電型の半導体不純物層からなる第１のウェルが形成され、この第１のウェル内には第１導電型の半導体不純物層からなる第２のウェルが形成され、この第２のウェル上に前記メモリセルアレイが形成されていることを特徴とする請求項４、５、６、７に記載の半導体記憶装置。
- 前記メモリセルアレイは、所定個の前記ＮＡＮＤ型メモリセルユニットからなる、複数のセル・ブロックにより構成されてなることを特徴とする請求項４、５、６、７に記載の半導体記憶装置。
- 前記ワード線選択手段は、前記メモリセルのデータを消去する際、前記ワード線を、前記セル・ブロック単位で選択することを特徴とする請求項４、５、６、７に記載の半導体記憶装置。
- 半導体基板上に設けられ、ワード線にそれぞれ接続された書き換え可能なメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記ワード線を選択するワード線選択手段と、
前記半導体基板および前記ワード線の電位を昇圧する昇圧回路と
を具備し、
前記メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させることを特徴とする半導体記憶装置の動作方法。 - 半導体基板上に設けられ、複数のワード線にそれぞれ接続された書き換え可能な不揮発性メモリセルが複数個直列に接続され、かつ、その一端が複数のビット線にそれぞれ接続されるとともに、他端が共通のソース線にそれぞれ接続されたＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記ワード線を選択するワード線選択手段と、
前記ビット線を選択するビット線選択手段と、
前記ビット線にそれぞれビット線トランスファゲートを介して接続された、ラッチ機能を有するセンスアンプ回路と、
前記半導体基板および前記ワード線の電位を昇圧する昇圧回路と
を具備し、
前記不揮発性メモリセルのデータを消去する際、前記昇圧回路により前記半導体基板および前記ワード線のすべての電位を消去電圧に昇圧させた後に、前記ワード線選択手段によって選択されたワード線の電位のみを低下させることを特徴とする半導体記憶装置の動作方法。 - 前記不揮発性メモリセルにデータを書込む際、前記ワード線選択手段によって選択されたセル・ブロック内のメモリセル列の全チャネル電位が、前記ソース線からの書込み禁止電圧により充電され、その後、前記センスアンプ回路でラッチされた、データを書込むべき前記不揮発性メモリセルが接続されたワード線に関するページデータにもとづいて、データ書込みを行うメモリセル列のチャネル電位のみを前記センスアンプ回路を介して接地させることを特徴とする請求項１２に記載の半導体記憶装置の動作方法。
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