JP2003257187A

JP2003257187A - 不揮発性メモリ、ｉｃカード及びデータ処理装置

Info

Publication number: JP2003257187A
Application number: JP2002053105A
Authority: JP
Inventors: Yuki Matsuda; 有希松田; Noriya Otani; 憲也大谷; Minoru Kato; 実加藤; Takeo Kon; 健夫今
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2002-02-28
Filing date: 2002-02-28
Publication date: 2003-09-12
Also published as: TW200304655A; KR20030071488A; US6687164B2; US6757201B2; TWI288929B; CN1441439A; US20030206444A1; US20030202381A1; CN100423129C; US20030161191A1; US6683809B2

Abstract

(57)【要約】【課題】不揮発性メモリに対する頻繁な書換えと電源
遮断時のデータ保持に優位性を見出す利用形態とデータ
リテンション特性を優先させる利用形態の双方に対応す
る。【解決手段】制御手段（８）は、不揮発性メモリセル
（１１）に印加される電圧の昇圧及び昇圧電圧クランプ
による消去処理と書込み処理により不揮発性メモリセル
に対する情報記憶動作を可能とし、情報記憶動作の期間
に印加される昇圧電圧の印加期間などを選択する選択制
御を行なう。この選択制御により、不揮発性メモリをテ
ンポラリな書換え領域に利用し電源遮断時のデータ保持
に優位性を見出す利用形態と、データリテンション特性
を優先させる利用形態の双方に対応することが容易にな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリや
それを内蔵したデータ処理装置、特に、不揮発性メモリ
セルに対する昇圧電圧印加による消去処理及び書込み処
理の制御方式に関し、例えばＥＥＰＲＯＭ（Electrical
ly Erasable and Programmable Read OnlyMemory）及び
中央処理装置（ＣＰＵ：Central Processing Unit）等
を内蔵したＩＣ（Integrated Circuit）カードに適用し
て有効な技術に関する。

【０００２】

【従来の技術】ＩＣカード用のマイクロコンピュータで
はＣＰＵのような論理装置との混載にＥＥＰＲＯＭが広
く使用されている。このＥＥＰＲＯＭの不揮発性メモリ
セルは記憶を司るメモリＭＯＳトランジスタと、そのメ
モリＭＯＳトランジスタを選択して情報を取り出すため
の選択ＭＯＳトランジスタの２つのトランジスタ部から
構成されている。メモリＭＯＳトランジスタとしてＭＯ
ＮＯＳ構造などが採用される。このメモリＭＯＳトラン
ジスタは、ソース、ドレイン、絶縁されたシリコン窒化
膜、及びコントロールゲートから成る。メモリセルの閾
値電圧が比較的高い電圧にプログラムされた状態、例え
ば書き込み状態を得るには、例えばコントロールゲート
に３Ｖのような電源電圧（Ｖｃｃ）、ウェル領域（バッ
クゲート）−１０Ｖのような高電圧（−Ｖｐｐ）を印加
して電子をシリコン窒化膜に捕獲する。メモリセルの閾
値電圧が比較的低い電圧にプログラムされた状態、例え
ば消去状態を得るには、コントロールゲートに−１０Ｖ
のような高電圧（−Ｖｐｐ）を、ウェル領域に３Ｖのよ
うな電源電圧（Ｖｃｃ）を印加して正孔を窒化膜に蓄積
する。ＩＣカード用マイクロコンピュータなどでは前記
高電圧を発生させるのに昇圧回路をオンチップして動作
電源を単一電源としている。

【０００３】電気的に消去及び書き込み可能な不揮発性
メモリセルの性能指標として、書換え回数やデータリテ
ンション特性がある。高電圧の繰返し印加によるシリコ
ン窒化膜などの特性劣化で書換え可能回数には限界があ
り、そのときの高電圧印加が急激になる程その電気的な
ストレスが大きくなって特性劣化の進行が増大し、書換
え可能回数は更に少なくなる。また、消去・書き込みの
高電圧印加時間が長いほど電子や正孔の捕獲量が増える
からそれに比例してデータリテンション特性（変化なく
データを保持することができる時間的な特性）が良好に
なる。

【０００４】したがって、良好な書換え可能回数やデー
タリテンション特性を実現するには、高電圧を印加する
ときの昇圧速度を比較的緩やかにし、また、高電圧の印
加時間を比較的長くすることが必要になる。

【０００５】

【発明が解決しようとする課題】本発明者はＪＡＶＡ
（登録商標）等のプログラム言語で記述されたアプリケ
ーションプログラム（以下単位バーチャルマシン・プロ
グラムとも称する）への対応を検討したところ、ＥＥＰ
ＲＯＭに対する書換え時間の短縮が重要であることを見
出した。バーチャルマシン・プログラムの実行では多数
の変数を頻繁に書換えて使用する必要があり、このと
き、ワーク領域としてＲＡＭ（Random AccessMemory）
を豊富に利用できない環境では、ＥＥＰＲＯＭ等を変数
操作用のテンポラリエリアに流用することも必要になる
であろうと思考した。更に、ＥＥＰＲＯＭに代表される
不揮発性メモリをテンポラリエリアに利用すれば、予期
せずに動作電源が遮断してもテンポラリ情報がそのまま
保持され、必要な情報をホスト装置から再送を受けずに
処理を再開することも可能になる、ということが本発明
者によって見出された。

【０００６】本出願人のよる先の出願として現時点にお
いて国際公開されていないＰＣＴ／ＪＰ００／０５８６
０がある。この出願はＥＥＰＲＯＭの書換え時における
昇圧回路による昇圧速度を制御する技術について記載さ
れる。即ち、消去処理に着目すると、消去対象メモリセ
ルにはコントロールゲートに−１０Ｖのような高電圧
（−Ｖｐｐ）を印加すればよいが、コントロールゲート
線を共有する消去非対象メモリセルに対してはウェル領
域に消去素子のための高電圧（−Ｖｐｐ）を印加しなけ
ればならない。コントロールゲートとウェル領域の容量
成分の大きさは相違するから、並列書き込みビット数が
相違すれば、その前に予め行なう並列消去のメモリセル
数も相違し、それに応じて高電圧を供給する昇圧回路に
とって駆動負荷が変化することになる。このような駆動
負荷の変化は昇圧速度の変化となり、メモリセルに与え
る電圧ストレスの軽重を生じ、一部に大きな電気的スト
レスが蓄積して書換え可能回数が異常に少なくなること
が予想される。そこで、並列消去のメモリセルの数が変
化しても昇圧動作速度が一定になるように、昇圧回路に
おける昇圧動作の同期クロック信号の周波数を、駆動負
荷の大小に応じて変化させるものである。

【０００７】本発明の目的は、不揮発性メモリに対する
高速な書換えを優先させる利用形態とデータリテンショ
ン特性を優先させる利用形態の双方に対応することが容
易な不揮発性メモリ技術を提供することにある。

【０００８】本発明の別の目的は、不揮発性メモリに対
する頻繁な書換えと電源遮断時のデータ保持に優位性を
見出す利用形態とデータリテンション特性を優先させる
利用形態の双方に対応することが容易な不揮発性メモリ
技術を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】〔１〕本発明に係る不揮発性メモリは、不
揮発性メモリセルに印加される電圧の昇圧及び昇圧電圧
クランプによる消去処理と書込み処理により不揮発性メ
モリセルに対する情報記憶動作が可能にされ、前記情報
記憶動作のための制御手段を有する。前記制御手段は、
第１の時間をかける第１の情報記憶動作と、前記第１の
時間よりも短い第２の時間をかける第２の情報記憶動作
とを選択可能である。

【００１２】不揮発性メモリに対する高速な書換えを優
先させ、或は不揮発性メモリに対する頻繁な書換えと電
源遮断時のデータ保持に優位性を見出す利用形態では第
２の情報記憶動作を選択する。データリテンション特性
を優先させる利用形態では前記第１の情報記憶動作を選
択する。

【００１３】データリテンション特性への影響は消去処
理と書き込み処理で相違する場合が多い。消去処理時間
の方がデータリテンション特性への影響が小さい場合に
は第１の時間と第２の時間との差を消去処理の時間差で
かせぐように構成する方が信頼性の点で好都合である。
書き込み処理時間の方がデータリテンション特性への影
響が小さい場合には第１の時間と第２の時間との差を書
き込み処理の時間差でかせげばよい。

【００１４】上記不揮発性メモリによれば、高速な書換
えを優先させる利用形態とデータリテンション特性を優
先させる利用形態の双方に対応することが容易になる。

【００１５】本発明の一つの具体的な態様として、前記
消去処理の時間や書き込み処理時間は夫々、昇圧電圧を
得る為の昇圧動作時間と昇圧電圧を維持するクランプ動
作時間の和として規定することができる。或はそれら時
間を、クランプ動作時間として規定してもよい。後者の
場合には最初にクランプ電圧に到達するタイミングを検
出し、これを起点に消去処理や書き込み処理の時間を制
御すればよい。

【００１６】本発明の具体的な態様では、前記第１の情
報記憶動作と第２の情報記憶動作の何れを選択するかを
指定するためのレジスタを有する。このレジスタの設定
値を変更するだけで第１の情報記憶動作又は第２の情報
記憶動作の選択を容易に変更することができる。不揮発
性メモリを利用するＣＰＵなどの動作プログラムによる
処理内容に従って任意に変更することも可能になる。

【００１７】前記消去処理や書き込み処理で不揮発性メ
モリセルに印加される電圧の昇圧速度の違いは高電圧印
加に際してメモリセルが受ける電気的なストレスの差と
なる。この電気的ストレスは不揮発性メモリセルの書換
え可能回数に影響するから、その差は経時的な特性劣化
のばらつきになる。このようなばらつきの発生を抑える
には、前記消去処理や書き込み処理で不揮発性メモリセ
ルに印加される電圧の昇圧速度を昇圧回路の負荷の大小
に応じて一定とするような制御を行なえばよい。例え
ば、前記制御手段は、前記第１の情報記憶動作及び第２
の情報記憶動作において消去処理又は／及び書き込み処
理で印加される昇圧電圧の昇圧速度を、並列に消去処理
又は／及び書き込み処理対象とされる不揮発性メモリセ
ルの数に拘わらず一定にするための制御を行なう。

【００１８】本発明の具体的な態様として、不揮発性メ
モリセルには、チャネルとコントロールゲートの間に絶
縁性電荷トラップ領域を有し、この電荷トラップ領域に
トラップされる電子又は正孔の量に応じて相違される情
報を記憶するＭＯＮＯＳ構造を採用可能である。前記情
報記憶動作の最小単位はウェル領域を共有する複数の不
揮発性メモリセルとされる。例えば消去処理では、対象
となる不揮発性メモリセルのウェル領域の電源電圧、コ
ントロールゲート線に昇圧電圧を印加し、コントロール
ゲート線を共有する消去非選択（消去阻止）の不揮発性
メモリセルにはそのウェル領域に昇圧電圧を印加する。
昇圧回路にとってコントロールゲート線の負荷とウェル
領域の負荷には差があり、消去処理対象メモリセルの数
に応じて昇圧回路による駆動負荷が変動することにな
る。

【００１９】更に具体的な態様として、前記制御手段
は、昇圧電圧のクランプレベルを選択可能である。クラ
ンプレベルを高くすれば、それに応じてデータリテンシ
ョン特性が良好になる。回路の耐圧はクランプレベルの
最大値に対応可能にしなければならない。

【００２０】〔２〕本発明の更に別の観点によるＩＣカ
ードは、不揮発性メモリを有し、不揮発性メモリセルに
印加される電圧の昇圧及び昇圧電圧クランプによる消去
処理と書込み処理により不揮発性メモリセルに対する情
報記憶動作が可能にされ、前記情報記憶動作のための制
御手段を有する。前記制御手段は、情報記憶動作の期間
に印加される昇圧電圧の印加期間を選択する選択制御
と、情報記憶動作の期間における昇圧開始から昇圧電圧
クランプ開始までの印加電圧の昇圧速度を一定にするた
めの昇圧動作制御とを行なう。

【００２１】前記選択制御により、不揮発性メモリに対
する高速な書換えを優先させ、或は不揮発性メモリに対
する頻繁な書換えと電源遮断時のデータ保持に優位性を
見出す利用形態と、データリテンション特性を優先させ
る利用形態との双方に対して対応可能である。前記昇圧
動作制御により、前記消去処理や書き込み処理で不揮発
性メモリセルに印加される電圧の昇圧速度の違いによっ
て不揮発性メモリセルが受ける電気的なストレスがばら
つくこと、或は過剰なストレスを受けることを防止する
ことができ、不揮発性メモリセルの書換え可能回数に関
する特性を良好に維持することができる。

【００２２】本発明の具体的な一つの態様では、不揮発
性メモリセルに対する印加電圧の昇圧期間と昇圧電圧の
クランプ期間との和を前記昇圧電圧の印加期間として規
定し、前記昇圧動作制御で昇圧速度を一定にする対象を
前記昇圧期間として規定する。別の態様では、前記昇圧
電圧クランプの動作期間を前記昇圧電圧の印加期間とし
て規定し、前記昇圧動作制御で昇圧速度を一定にする対
象を前記昇圧の動作期間として規定する。

【００２３】前記選択制御に関する具体的な態様では、
レジスタを有し、前記制御手段は、前記選択制御で選択
すべき印加期間を指定する情報をレジスタから取得す
る。本発明の更に具体的な態様では、中央処理装置と外
部インタフェース回路を有し、前記中央処理装置は、前
記レジスタに、前記選択制御で選択すべき印加期間を指
定する情報を設定する。更に具体的な態様では、前記外
部インタフェース回路は、前記中央処理装置が前記レジ
スタに設定すべき情報を外部から入力する。更に具体的
な態様では、前記制御手段は、周波数の異なる複数のク
ロック信号を生成するクロック生成部と、クロック生成
部で生成されるクロック信号を選択するクロックセレク
タと、クロックセレクタで選択されたクロック信号を入
力して昇圧電圧の印加期間を規定するためのタイミング
信号を生成するタイミング制御部とから成り、前記タイ
ミング制御部は入力されたクロック信号の周波数に応じ
てサイクルの異なるタイミング信号を生成し、前記クロ
ックセレクタは前記レジスタの設定値に基づいてクロッ
ク信号の選択を行なう。前記タイミング制御部は、例え
ば、前記クロックセレクタから出力されるクロック信号
を後段に伝達する複数ビットのバイナリカウンタを有し
て構成される。クロック信号周波数が相違されれば、バ
イナリカウンタの各記憶段から得られる分周信号の周期
が変化される。

【００２４】前記昇圧動作制御に関する具体的な態様で
は、前記制御手段は、前記昇圧動作制御で制御すべき昇
圧速度を決定する為の昇圧速度制御データを、並列に情
報記憶動作の対象とされる不揮発性メモリセルの数に基
づいて生成する。更に具体的な態様では、前記昇圧電圧
を生成する昇圧回路はクロック信号同期で昇圧動作を行
なうチャージポンプ回路を有し、前記昇圧速度制御デー
タは、並列に情報記憶動作の対象とされる不揮発性メモ
リセルの数に応じて駆動負荷が大きいほど前記クロック
信号周波数を高くするように前記チャージポンプ回路を
制御する。

【００２５】更に具体的な態様として、前記制御手段
は、昇圧電圧のクランプレベルを選択可能である。

【００２６】〔３〕本発明の更に別の観点によるデータ
処理装置は、中央処理装置と不揮発性メモリとを有す
る。前記中央処理装置は前記不揮発性メモリへの情報記
憶制御を行なう。前記情報記憶制御は、前記不揮発性メ
モリに格納されているデータの消去とデータの書込みを
行なう制御である。前記情報記憶制御のうち第１の情報
記憶制御においては前記不揮発性メモリに格納されてい
るデータの消去に第１の時間を要する情報記憶制御を行
なう。前記情報記憶制御のうち第２の情報記憶制御にお
いては前記不揮発性メモリに格納されているデータの消
去に第１の時間よりも短い第２の時間を要する情報記憶
制御を行なう。前記第１の情報記憶制御と前記第２の情
報記憶制御の何れの情報記憶制御を行なうかが選択可能
にされている。更に具体的な態様として、前記第１の情
報記憶制御において前記不揮発性メモリに格納すべきデ
ータの書込みに第３の時間を要し、前記第２の情報記憶
制御において前記不揮発性メモリに格納すべきデータの
書込みに前記第３の時間よりも短い第４の時間を要す
る。

【００２７】前記第１又は第２の情報記憶制御の選択に
関し、具体的な一つの態様では、前記中央処理装置によ
り実行されるプログラムで選択する。即ち、前記中央処
理装置により実行されるプログラムが格納されるメモリ
領域を有し、前記プログラムは、前記不揮発性メモリへ
のデータ格納に際し、前記第１の情報記憶制御により前
記データの格納を行なうか、前記第２の情報記憶制御に
より前記データの格納を行なうかの何れかを選択するス
テップを制御する。

【００２８】更に具体的な態様では、前記第１の情報記
憶制御と第２の情報記憶制御との何れを選択するかを指
定するレジスタを設け、前記ステップは、前記レジスタ
に前記第１の情報記憶制御と第２の情報記憶制御との何
れを選択するかを示す情報を設定する処理とする。この
とき、前記レジスタは、前記第２の情報記憶制御を選択
する場合に、前記第２の時間又は第４の時間の少なくと
も一方を設定可能にする領域を含んでもよい。前記メモ
リ領域は、例えば、前記不揮発性メモリの一部である。

【００２９】前記第１又は第２の情報記憶制御の選択に
関し、別の観点によると、前記中央処理装置は前記第１
の情報記憶制御と第２の情報記憶制御の何れの情報記憶
制御を行なうかを選択するための制御情報を前記データ
処理装置の外部から受取ることが可能である

【００３０】

【発明の実施の形態】図１には本発明に係る不揮発性メ
モリの一例としてＥＥＰＲＯＭが示される。ＥＥＰＲＯ
Ｍ１は、メモリアレイ２、ウェル制御回路３、ロウデコ
ーダ４、カラムラッチ回路５、カラムスイッチ回路６、
カラムデコーダ７、制御部８及び高圧電源部９を有し、
例えばＣＭＯＳ集積回路製造技術により単結晶シリコン
のような1個の半導体基板（半導体チップ）に形成され
る。

【００３１】メモリアレイ２は代表的に示された不揮発
性メモリセル１１を複数個有する。実際には複数個の不
揮発性メモリセル１１がマトリクス配置される。例えば
横方向に５１２個すなわち６４バイト分のメモリセルが
配置され、メモリセル１１は１バイト毎に別々のウェル
領域に形成されている。

【００３２】前記メモリセル１１は、特に制限されない
が、記憶を司るメモリＭＯＳトランジスタＱｍと、その
メモリＭＯＳトランジスタを選択して情報を取り出すた
めの選択ＭＯＳトランジスタＱｓの２つのトランジスタ
部から構成されている。メモリＭＯＳトランジスタＱｍ
のドレインは代表的に示されたソース線ＳＬに、選択Ｍ
ＯＳトランジスタＱｓのソースは代表的に示されたデー
タ線ＤＬに接続される。メモリＭＯＳトランジスタＱｍ
のコントロールゲートは代表的に示された高圧ワード線
ＨＷＬに、選択ＭＯＳトランジスタＱｓのゲートは代表
的に示されたワード線ＷＬに接続される。トランジスタ
Ｑｍ，Ｑｓのウェル領域（バックゲート）はウェル単位
にウェル電位線ＢＧＬに接続される。

【００３３】前記メモリＭＯＳトランジスタＱｍとして
例えばＭＯＮＯＳ構造を採用する。前記メモリＭＯＳト
ランジスタＱｍは、例えば図２に例示される如く、ｐ型
半導体基板２０にｎ型絶縁領域（ＮｉＳＯ）２１を介し
て囲まれたｐ型ウェル領域２２に、ｎ型のソース２３、
ｎ型のドレイン２４、ゲート酸化膜２５、周囲が絶縁さ
れたシリコン窒化膜２６、トップ酸化膜２８及びコント
ロールゲート２７から成る。

【００３４】前記メモリＭＯＳトランジスタＱｍの熱平
衡状態（初期状態）における初期閾値電圧は０Ｖとさ
れ、図３に例示されるように、それよりも閾値電圧（Ｖ
ｔｈ）の低い状態（例えば約−２Ｖ）を消去状態、高い
状態（例えば約２Ｖ）を書き込み状態とする。

【００３５】前記消去状態を得るには、消去処理例え
ば、図４の（Ａ）に例示されるように、高圧ワード線Ｈ
ＷＬを介してコントロールゲート２７に−１０Ｖのよう
な高電圧（−Ｖｐｐ）を、ウェル電位線ＢＧＬを介して
ウェル領域２２に３Ｖのような電源電圧（Ｖｃｃ）を印
加して、正孔を窒化膜２６に蓄積する。このとき、ワー
ド線ＷＬ、ソース線ＳＬ及びデータ線ＤＬは電源電圧
（Ｖｃｃ）とする。消去処理の最小単位はウェル領域単
位であり、高圧ワード線ＨＷＬを共有する不揮発性メモ
リセルに対して消去非選択とするメモリセルに対して
は、図４の（Ｂ）に例示されるように、そのウェル領域
２２にウェル電位線ＢＧＬを介して高電圧（−Ｖｐｐ）
を印加する。

【００３６】前記書き込み状態を得るには、書き込み処
理例えば、図４の（Ｃ）に例示されるように、高圧ワー
ド線ＨＷＬを介してコントロールゲート２７に３Ｖのよ
うな電源電圧（Ｖｃｃ）を印加すると共に、ウェル電位
線ＢＧＬを介してウェル領域２２に−１０Ｖのような高
電圧（−Ｖｐｐ）を印加し、ソース線ＳＬ及びデータ線
ＤＬに高電圧（―Ｖｐｐ）を印加することにより、電子
を窒化膜２６に捕獲する。このとき、ワード線ＷＬは電
源電圧（Ｖｃｃ）とする。書き込み処理は例えば論理値
“０”のデータ記憶に対応され、論理値“１”のデータ
を記憶するメモリセルは消去状態のままでよいから、書
き込み処理非選択（書き込み無し）とするメモリセルに
対しては、図４の（Ｄ）に例示されるように、ソース線
ＳＬをフローティング（Ｆ）とし、データ線ＤＬに電源
電圧（Ｖｃｃ）を印加する。

【００３７】前記消去処理及び書き込み処理で情報記憶
（書換え）を行なった不揮発性メモリセルに対する読み
出し動作では、図４の（Ｅ）に例示されるように、ウェ
ル電位線ＢＧＬを介して全てのウェル領域２２が電源電
圧Ｖｃｃに、全ての高圧ワード線ＨＷＬが回路の接地電
圧（０Ｖ）にされる。予めデータ線ＤＬをプリチャージ
した後、ワード線ＷＬを電源電圧Ｖｃｃにして選択ＭＯ
ＳトランジスタＱｓでメモリセル１１を選択する。選択
されたメモリセルのメモリＭＯＳトランジスタＱｍが消
去状態であればデータ線ＤＬからソース線ＳＬに電流が
流れ、これによるデータ線ＤＬの電圧又は電流変化によ
って記憶情報の論理値“１”を判定する。選択されたメ
モリセルのメモリＭＯＳトランジスタＱｍが書き込み状
態であればデータ線ＤＬからソース線ＳＬに電流が流れ
ず、データ線ＤＬに電圧又は電流変化を生じないことに
よって記憶情報の論理値“０”を判定する。

【００３８】図１の制御部８は、外部からアクセス制御
信号（若しくはアクセス制御データ）３７を受けて、前
記消去処理及び書き込み処理による情報記憶動作と記憶
情報の読み出し動作などを制御する制御信号３０〜３５
を各部に供給する。ロウデコーダ４はロウアドレス信号
Ａｘをデコードしてワード線ＷＬや高圧ワード線ＨＷＬ
の選択信号を形成し、このときのワード線選択タイミン
グ、高圧ワード線選択タイミングを制御信号３２で制御
する。前記カラムデコーダ７はカラムアドレス信号Ａｙ
をデコードして、カラムスイッチ回路６の選択信号、ウ
ェル制御回路３によるウェル選択信号を形成する。この
時の選択タイミングを制御信号３０で制御する。ウェル
制御回路３はウェル電位線ＢＧＬを駆動制御し、制御信
号３１がその駆動態様を制御し、ウェル電位線ＢＧＬを
選択駆動するときのウェル電位線の選択はカラムデコー
ダ７の出力に基づいて行なう。カラムラッチ回路５はデ
ータ線毎に配置されたデータラッチを有し、情報記憶動
作では外部から入力される書き込みデータがカラムスイ
ッチ回路６で選択されたデータラッチに保持される。読
み出し動作では１本のワード線ＷＬに対応してカラムラ
ッチ回路５にラッチされた読み出しデータをカラムスイ
ッチ回路６で選択して外部に出力する。制御信号３３
は、カラムラッチ回路５にラッチされた書込みデータに
基づいてソース線及びデータ線を駆動するタイミングと
駆動態様を制御する。

【００３９】高電圧電源部９は、昇圧用クロック発生回
路４０、クロック同期でチャージポンプを行なう昇圧回
路４１、及び電圧クランプ回路４２から成り、電源電圧
Ｖｃｃを昇圧して−Ｖｐｐのような高電圧を生成する。
高電圧電源部９は消去処理期間及び書き込み処理期間毎
に昇圧動作及び昇圧電圧クランプ動作によって高電圧―
Ｖｐｐを供給する。昇圧動作タイミングなどは制御信号
３４，３５で制御される。

【００４０】制御部８による消去処理及び書き込み処理
の基本的な制御は図４で説明した動作を実現するもので
ある。更に制御部８は、情報記憶動作の期間に印加され
る昇圧電圧の印加期間などを選択する選択制御と、情報
記憶動作の期間における昇圧開始から昇圧電圧クランプ
開始までの印加電圧の昇圧速度を一定にするための昇圧
動作制御とを行なう。以下これらの制御機能を詳細に説
明する。

【００４１】先ず、昇圧動作制御を説明する。消去処理
に着目すると、図４で説明したように、消去対象メモリ
セル１１には高圧ワード線ＨＷＬを介してコントロール
ゲートに−１０Ｖのような高電圧（−Ｖｐｐ）を印加す
ればよいが、その高圧ワード線ＨＷＬを共有する消去非
対象メモリセルに対してはウェル電位線ＢＧＬからウェ
ル領域に消去処理のための高電圧（−Ｖｐｐ）を印加し
なければならない。コントロールゲート２７とウェル領
域２２の容量成分の大きさは相違するから、並列書き込
みバイト数が相違すれば、その前に予め行なう並列消去
のメモリセル・バイト数も相違し、それに応じて高電圧
を供給する昇圧回路４１にとって駆動負荷が変化するこ
とになる。例えば図５に例示されるように、情報記憶動
作の並列データバイト数が少ないほど高電圧を印可する
ウェル領域が大きくなるため駆動負荷が大きくなって高
電圧―Ｖｐｐを得るまでの昇圧動作に時間がかかる。こ
のような駆動負荷の変化は昇圧速度の変化となり、メモ
リセルに与える電圧ストレスの軽重を生じ、一部に大き
な電気的ストレスが蓄積して書換え可能回数が異常に少
なくなることが予想される。更に、消去処理においてＴ
ｅのような消去時間を一定に制御しようとする場合、昇
圧速度にばらつきがあると、昇圧後の高電圧―Ｖｐｐの
印加期間もばらつき、データリテンション特性にもばら
つきを生ずる虞がある。図６に例示されるように、消去
や書き込みの高電圧を印加する時間が長いほど、そして
高電圧のレベルが高いほど、不揮発性メモリセルの閾値
電圧Ｖｔｈの絶対値が大きくなるからである。そこで、
高電圧電源部９は、並列消去のバイト数が変化しても昇
圧動作速度が一定になるように、昇圧回路４１における
昇圧動作の同期クロック信号φｃの周波数を、駆動負荷
の大小に応じて変化させる、昇圧動作制御を行なう。

【００４２】図７には前記昇圧制御動作の要部をなす昇
圧用クロック発生回路４０の詳細が例示される。昇圧用
クロック発生回路４０は発振回路（ＯＳＣ）４４、分周
回路４５、セレクタ４６及びカウンタ４７から成る。分
周回路４５は発振回路４４からの発振信号を順次１／２
分周したクロック信号を生成する。セレクタ４６はその
分周信号の一つを選択し、前記同期クロック信号φｃと
して出力する。カウンタ４７はセレクタ４６の選択信号
を生成する。カウンタ４７は情報記憶動作で書き込まれ
るデータのバイト数を計数する。即ち、書き込みデータ
をバイト単位で順次カラムラッチ回路５にラッチすると
き、データの転送バイト数を制御信号３５の変化にした
がって計数する。ここでは制御信号３５はカラムラッチ
回路５に対するラッチ動作に同期するタイミング信号と
され、この信号３５をカウンタ４７で計数することによ
り、書き込みデータバイト数が把握される。特に図示は
しないが、カウンタ４７は全加算器の直列回路で構成さ
れ、所定位置の複数の加算器の出力若しくはそれらを論
理演算して得られる信号を前記セレクタ４６の選択信号
とする。例えば、計数値が小さいほど周波数の高い分周
信号を同期クロック信号φｃとして選択するようになっ
ている。このカウンタ４７に対しては初期値を予めプリ
セット可能にされ、その値を起点に、同期クロック信号
φｃの選択信号を形成することも可能である。要する
に、定速とすべき昇圧速度を、低速、標準速、高速の中
から選択可能になる。例えば、信号５６で与える第１の
プリセット値を標準値とし、それによる昇圧速度を、標
準速度で定速制御し、それよりも値の小さな第２のプリ
セット値を信号５６でセットする場合には昇圧速度を、
高速で定速制御し、それよりも値の大きな第３のプリセ
ット値を信号５６でセットする場合には昇圧速度を、低
速で定速制御する。

【００４３】次に制御部８による選択制御について説明
する。図１の例では、通常用書換えクロック生成部５１
と高速用書換えクロック生成部５２は夫々リングオシレ
ータを主体とし、その帰還ループのゲート段数が選択可
能になっており、出力するクロック信号φｎ、φｆの周
波数を選択可能になっている。セレクタ５３はクロック
信号φｎ又はφｆの何れかを選択してタイミング制御部
５４に与える。前記周波数の選択信号５８，５７、セレ
クタ５３の選択信号５５、及び前記カウンタ４７のプリ
セットデータ５６は、設定回路５０に設けられたレジス
タ５９の値にしたがって決定される。例えば、レジスタ
５９に通常書換えモードの指定データがセットされると
セレクタ５３はクロック信号φｎを選択し、これによっ
てＥＥＰＲＯＭ１は通常モードで動作される。一方、レ
ジスタ５９に高速書換えモードの指定データがセットさ
れるとセレクタ５３はクロック信号φｆを選択し、これ
によってＥＥＰＲＯＭ１は高速モードで動作される。

【００４４】タイミング制御回路５４は、セレクタ５３
で選択されたクロック信号φｎ又はφｆを入力し、入力
したクロック信号を分周し、分周した複数のクロック信
号をロジック回路を通して前記各種制御信号３０〜３５
を生成する。

【００４５】図８には通常モードと高速モードにおける
書換え動作（情報記憶動作）のタイミングが例示され
る。通常モードにおけるタイミング信号φｎ１，φｎ
２，φｎ３はクロック信号φｎを分周し、適当な論理回
路を通して生成されるタイミング制御回路５４の内部ク
ロック信号であり、この内部クロック信号に基づいて昇
圧回路の制御信号３４が生成される。制御信号３４は、
例えば、クロック信号φｎ１とφｎ２の負論理和（ノア
ゲート論理）信号と、クロック信号φｎ２とφｎ３の論
理積（アンドゲート論理）信号との論理和（オアゲート
論理）信号とされる。制御信号３４はハイレベルにより
昇圧回路を昇圧動作可能とし、ローレベルにより昇圧回
路の昇圧動作を停止させる。これにより、Ｔｅが消去処
理の高電圧印加期間（消去電圧印加期間）とされ、Ｔｗ
が書き込み処理の高電圧印加期間（書き込み電圧印加期
間）とされる。消去電圧印加期間Ｔｅは、昇圧回路４１
により昇圧開始から最初に規定の高電圧（−Ｖｐｐ）に
到るまでの昇圧動作期間Ｔｅｆと、昇圧電圧のクランプ
動作期間との和になる。書き込み電圧印加期間Ｔｗは、
昇圧回路４１により昇圧開始から最初に規定の高電圧
（−Ｖｐｐ）に到るまでの昇圧動作期間Ｔｗｆと、昇圧
電圧のクランプ動作期間との和になる。電圧クランプ回
路４２によるクランプ動作は、特に制限されないが、昇
圧電圧を入力して昇圧回路の動作をフィードバック制御
することで行われる。チャージポンプを用いる昇圧回路
及び昇圧電圧のフィードバック制御を行なう電圧クラン
プ回路４２は公知であるからその詳細な構成については
図示を省略する。

【００４６】高速モードにおいてクロック信号φｆが選
択されたとき、前記信号φｎ１，φｎ２，φｎ３はタイ
ミング信号φｆ１，φｆ２，φｆ３として図示され、そ
の生成論理、更に昇圧回路の制御信号３４の生成論理は
上記と全く同じであるから、クロック信号φｆの周波数
が高い分だけ、制御信号３４のサイクルが短くなり、消
去電圧印加期間Ｔｅｓは前記時間Ｔｅより短くされ、書
き込み電圧印加期間Ｔｗｓは前記時間Ｔｗよりも短くさ
れる。

【００４７】不揮発性メモリに対する高速な書換えを優
先させ、或は不揮発性メモリに対する頻繁な書換えと電
源遮断時のデータ保持に優位性を見出す利用形態では高
速モードを選択すれば良い。データリテンション特性を
優先させる利用形態では通常モードを選択すればよい。
これにより、ＥＥＰＲＯＭ１は、高速な書換えを優先さ
せる利用形態とデータリテンション特性を優先させる利
用形態の双方に対応することが容易である。

【００４８】図９には設定回路５０が有するレジスタ５
９の詳細が例示される。レジスタ５９はモードレジスタ
５９Ａ、通常用書換えクロック生成部５１に対する周波
数トリミングレジスタ５９Ｂ、高速用書換えクロック生
成部５２に対する周波数トリミングレジスタ５９Ｃから
なる。モードレジスタ５９Ａはセレクタ５３の選択デー
タ、即ち通常モード又は高速モードの選択情報を保有す
る。周波数トリミングレジスタ５９Ｂは通常用書換えク
ロック生成部５１に含まれるリングオシレータの帰還ル
ープのゲート段数指定データ、即ちクロック信号φｎの
周波数選択データが設定される。周波数トリミングレジ
スタ５９Ｃは高速用書換えクロック生成部５２に含まれ
るリングオシレータの帰還ループのゲート段数指定デー
タ、即ちクロック信号φｆの周波数選択データが設定さ
れる。図９ではレジスタ５９Ａ，５９Ｂ，５９Ｃに対す
るデータ設定をデータバス６２を介してＣＰＵ６３が行
なえるようになっている。

【００４９】図１０には制御部８の更に別の例が示され
る。同図の例は図９に対して周波数トリミングレジスタ
５９ｂ，５９Ｃが省略され、構成が簡略化されている。

【００５０】図１１には制御部８の更に別の例が示され
る。ここでは、高速用書換えクロック生成部５２の他
に、更に別の高速用書換えクロック生成部５２Ａを追加
し、セレクタ５３では高速用書換えクロック生成部５２
Ａから出力されるクロック信号φｆｆも選択可能になっ
ている。クロック信号φｆｆは前記クロック信号φｆよ
りも更に高い周波数を持つ。この例からも明らかなよう
に、クロック発生部の数は４個以上であってもよい。特
に図示はしないが、前記周波数トリミングレジスタ５９
Ｂ，５９Ｃを設けても良いことは言うまでも無い。

【００５１】図１２には制御部８の更に別の例が示され
る。この例は、高速用書換えクロック生成部５２に、消
去用クロック生成部５２Ｅと書き込み用クロック生成部
５２Ｗを別々に設け、消去動作では消去用クロック生成
部５２Ｅで生成されるクロック信号φｆｅ用い、書込み
動作では書込み用クロック生成部５２Ｗで生成されるク
ロック信号φｆｗを用いるようにする。クロック信号φ
ｆｅとφｆｗの切換えは、例えば図８で説明したクロッ
ク信号φｆ２の立ち上り変化を利用し、それに同期する
新たなタイミング信号５４Ｓをタイミング制御回路５４
から高速用書換えクロック生成部５２に供給してやれば
よい。この場合に、夫々のクロック生成部５２Ｅ，５２
Ｗに対する周波数トリミング用制御情報は、５７Ｅ，５
７Ｗで示されるように夫々個別化してよい。図示はしな
いが、夫々のクロック生成部５２Ｅ，５２Ｗに対する周
波数トリミング用制御情報を双方に共通化することも可
能である。

【００５２】図１３には図１２の回路による高速モード
における書換え動作（情報記憶動作）のタイミングが例
示される。高速モードにおけるタイミング信号φｆ１，
φｆ２，φｆ３は、消去処理ではクロック信号φｆｅを
分周して生成され、書込み処理ではクロック信号φｆｗ
を分周して生成される。それらクロック信号は、適当な
論理回路を通して生成されるタイミング制御回路５４の
内部クロック信号であり、この内部クロック信号に基づ
いて昇圧回路４１の制御信号３４が生成される。制御信
号３４は、例えば、クロック信号φｆ１とφｆ２の負論
理和（ノアゲート論理）信号と、クロック信号φｆ２と
φｆ３の論理積（アンドゲート論理）信号との論理和
（オアゲート論理）信号とされる。制御信号３４はハイ
レベルにより昇圧回路を昇圧動作可能とし、ローレベル
により昇圧回路の昇圧動作を停止させる。消去処理と書
き込み処理でクロック信号φｆｅとφｆｗの周波数を別
々に設定可能であるから、高速モードの消去処理期間と
書き込み処理期間とを個別に設定することが可能であ
る。

【００５３】図１４にはＥＥＰＲＯＭの更に別の例が示
される。図１のＥＥＰＲＯＭに対してクランプ電圧を選
択可能にし、また、セレクタ５３によるクロック選択を
アクセスアドレスに基づいて行なうようにした点が異な
る。

【００５４】前記クランプ電圧を選択可能にするため
に、設定回路５０のレジスタ５９にはクランプ電圧設定
データの保持領域が設けられる。クランプ電圧設定デー
タに従ったクランプ電圧制御信号７０が電圧クランプ回
路４２に供給される。特に図示はしないが、電圧クラン
プ回路４２はクランプ電圧を規定する回路として昇圧回
路４１からの昇圧電圧を抵抗分圧し、分圧電圧を参照電
位と比較し、比較結果が参照電位を超えるとき昇圧動作
を休止させ、参照電圧を下回ったとき再開させるように
なっている。このとき、前記クランプ電圧制御信号７０
は参照電位の選択信号として機能され、昇圧電圧の絶対
値を大きくするときは参照電位を上げ、絶対値を小さく
するときは参照電位を下げる。選択の幅を広げる場合に
クランプ電圧制御信号７０のビット数を増やして対処す
ればよい。クランプ電圧を大きくすればその分、消去処
理及び書込み処理の時間を短くしても、同じデータリテ
ンション特性を得ることができる。但し、そのような差
が顕在化するほどクランプ電圧を変化させるときは、回
路デバイスはそれに必要な耐圧を備えることが条件にな
る。尚、クランプ電圧の選択は高速モードのみで可能に
すれば足りる。

【００５５】クロック選択をアクセスアドレスに基づい
て行なうために、メモリアレイ２に通常領域２Ｎと高速
領域２Ｆを設定し、アクセスアドレスにしてロウデコー
ダ４にその区別をさせるデコード論理を搭載する。ロウ
デコーダ４は、通常領域２Ｎのアクセスに際して制御信
号７１を用いてセレクタ５３に通常用書換えクロック生
成部５１の出力クロック信号φｎを選択させ、高速領域
２Ｆのアクセスに際して制御信号７１を用いてセレクタ
５３に高速用書換えクロック生成部５２の出力クロック
信号φｆを選択させる。これにより、メモリアレイ２の
特定領域２Ｆに対して高速書換えを行なうことが可能に
なる。

【００５６】図１５には前記クランプ電圧を選択可能に
したときの消去処理及び書き込み処理に用いる各種高電
圧波形が例示される。同図においてＶｅｗは電源電圧Ｖ
ｃｃに対する昇圧電圧―Ｖｐｐの標準の昇圧幅を意味す
る。標準の（ａ）に対して、図１４の構成により、
（ｄ）のように消去及び書込み処理の双方とも昇圧電圧
を＋αだけ拡大することができる。図１４の（ｂ）、
（ｃ）のように書込み処理だけ、或は消去処理だけ昇圧
レベルを拡大する場合には、前記クランプ電圧設定デー
タを書込み処理用と消去処理用に別々にレジスタ５９に
格納し、夫々のクランプ電圧設定データに基づいて制御
信号７０を書き込み用と消去処理用に生成し、それを選
択して電圧クランプ回路４２に供給すればよい。その選
択には、図１２で説明した制御信号５４Ｓを用いればよ
い。これにより、消去及び書込み処理のクランプレベル
を夫々別々に制御することが可能になる。

【００５７】図１６には前記ＥＥＰＲＯＭ１をＩＣカー
ド用のマイクロコンピュータ（ＩＣカードマイコン）８
０に適用したシステム構成が例示される。ＩＣカードマ
イコン８０は、前記ＥＥＰＲＯＭ１、ＣＰＵ（中央処理
装置）８１、ＲＯＭ８２、ＲＡＭ８３、入出力回路とし
てのＩ／Ｏポート８４及びクロック生成回路８５を有
し、単結晶シリコンのような１個の半導体基板に形成さ
れる。ＡＢＵＳはアドレスバス、ＤＢＵＳはデータバス
である。特に制限されないが、ＩＣカードマイコン８０
は外部端子として、電源端子Ｖｃｃ、回路の接地端子Ｖ
ｓｓ。クロック端子ＣＬＫ、リセット端子ＲＥＳ、入出
力端子Ｉ／Ｏ-１，Ｉ／Ｏ-２を有する。

【００５８】ＣＰＵ８１は命令をフェッチし、フェッチ
した命令を実行する。ＣＰＵ８１がフェッチする命令は
ＲＯＭ８２或はＥＥＰＲＯＭ１に格納され、或はＩ／Ｏ
ポート８４を介して外部から取り込む。ＲＡＭ８３はＣ
ＰＵ８１にワーク領域或はデータ一時記憶領域とされ
る。Ｉ／Ｏポート８４はＩＣカードマイコン８０の外部
との間でデータやコマンドなどの送受を行なう。クロッ
ク生成回路８５はＣＰＵ８１やＥＥＰＲＯＭ１などの内
部回路の動作基準クロック信号φｓｙｓを生成する。Ｅ
ＥＰＲＯＭ１にとってこの動作基準クロック信号φｓｙ
ｓは、通常用書換えクロック生成部５１、高速用書換え
クロック生成部５２、昇圧用クロック発生回路４０など
における発振回路の動作基準クロック信号とされる。

【００５９】図１７には前記ＩＣカードマイコンを搭載
したＩＣカード９０の外観が平面的に示される。ＩＣカ
ードマイコン８０は配線基板９１に搭載され、配線基板
９１上の外部接続端子９２を露出させて樹脂などで封止
される。ＩＣカードマイコン８０の入出力端子Ｉ／Ｏ-
１，Ｉ／Ｏ-２等の外部端子は配線基板９１上の前記外
部接続端子９２に接続される。

【００６０】前記ＩＣカード９０はＩＤカード、クレジ
ットカード、銀行預金カード等に適用され、金銭情報や
個人情報などの機密保護を行なうべきセキュリティー情
報を格納し、またそれら情報に対しては不揮発的に保持
することが要求される。また、ＩＣカードマイコン８０
において、ＪＡＶＡ（登録商標）のようなプログラム言
語で記述されたアプリケーションプログラム（バーチャ
ルマシン・プログラム）を利用する場合を想定する。図
１８に例示されるようにバーチャルマシン・プログラム
の実行では多数の変数を頻繁に書換えて使用する必要が
あり、このとき、ＩＣカードでは大きな記憶容量のＲＡ
Ｍ８３を搭載するのが難しく、また、扱う情報がセキュ
リティー情報であるから電源遮断等でテンポラリデータ
が失われれば再度ホストからの転送を受けたりしなけれ
ばならずセキュリティー上問題になると予想される。こ
のような事情を勘案すると、オンチップＥＥＰＲＯＭ１
は、ＳＲＡＭに比べてメモリセルの構成トランジスタ数
が少なく、瞬時の動作電源遮断によってはデータが残る
というＥＥＰＲＯＭ本来の特性を備え、その上、前記高
速モードのような消去及び書込み処理を通常よりも高速
化した動作モードを有している。ＩＣカード９０では、
前記バーチャルマシン・プログラムを実行するとき、変
数の書込み読み出し用に、ＲＡＭ８３に代えてＥＥＰＲ
ＯＭ１を利用する。このとき、ＥＥＰＲＯＭ１に対する
データの書換えは高速書換えモードで行なうようにす
る。通常モードでデータリテンション特性の保証期間を
１０年とするために書換え時間を４ミリ秒としていたと
き、その半分に短縮しても、或は１／４に短縮しても、
ある程度のデータリテンション特性を保証でき、しか
も、ＥＥＰＲＯＭ１をテンポラリ領域的に頻繁に書き換
える処理の高速化を実現することができる。書換えに高
速性を要しない処理では通常モードを選択すれば良好な
データリテンション特性を保証することができる。図１
９には高速の変数書換えを要するバーチャルマシン・プ
ログラム（命令−１〜命令−３）の処理と、そのような
高速書換えを要しない命令−４の処理が時間軸上に直列
的に示されている。命令−１〜命令−３によるＥＥＰＲ
ＯＭ１の書換えは高速モードで行なわれ（ＥＥＰ−
ｆ）、命令−４によるＥＥＰＲＯＭ１の書換えは通常モ
ードで行なわれる（ＥＥＰ−ｎ）。

【００６１】ＥＥＰＲＯＭ１の消去及び書込み処理に関
する前記動作モードの切換えは、ＩＣカード９０に搭載
されたＣＰＵ８１がレジスタ５９の値を設定することに
より行なうことができる。この処理は、例えば、上記バ
ーチャルマシン・プログラムの記述にしたがってそれを
ＣＰＵ８１が実行することで実現可能である。そのよう
なバーチャルマシン・プログラムはＥＥＰＲＯＭ１に格
納し、或はＲＯＭ８２に格納される。或は、そのような
動作モードの切換えを、ホスト装置からＩ／Ｏポート８
４を介してＩＣカード９０に与えられるコマンド、或は
制御データにしたがって行なってもよい。この処理にＣ
ＰＵ８１の処理を介在させてもよいし、前記レジスタ５
９を直接ホスト装置に操作させてもよい。

【００６２】上記バーチャルマシン・プログラムのよう
なアプリケーションプログラムを主に実行するようなＩ
Ｃカード９０では、図２０のようにＥＥＰＲＯＭ１とは
別に、図１８のＲＡＭ８３の代わりに高速でデータの書
換を行うことを目的にするＥＥＰＲＯＭ８５を備えるよ
うにしてもよい。この場合、ＥＥＰＲＯＭ８５へは常に
高速書換モードでデータの格納を行い、ＥＥＰＲＯＭ１
へは高速書換モードと通常モードを選択可能とすること
で、テンポラリとしてのデータの格納を繰り返すことで
メモリセルにストレスが蓄積された結果、データリテン
ションを確保する必要のあるデータの格納に問題が生じ
るようなことを防止することが可能となる。この場合、
ＥＥＰＲＯＭ１とＥＥＰＲＯＭ８５は物理的に異なるメ
モリとして構成してもよいし、物理的には同じメモリを
アドレスで分割して構成してもよい。

【００６３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００６４】例えば、不揮発性メモリセルの構造は上記
構造に限定されず、メモリＭＯＳトランジスタのソース
と選択ＭＯＳトランジスタのドレインを削除したメモリ
セル構造などを用いても良いし、シリコン窒化膜の代わ
りに導電体としてのフローティングゲートを用いる構造
などであってもよい。また、消去処理と書き込み処理の
高電圧印加状態は上記の説明に限定されず、ホットエレ
クトロンを用いたソースサイドインジェクション方式な
どを用いることも可能である。不揮発性メモリセルの構
造、消去及び書込み処理における高電圧印加状態によ
り、消去処理、又は書き込み処理の何れか一方の処理期
間だけを可変にしてもよい。また、昇圧速度一定化の制
御も、消去でなく書き込み処理の場合だけ行なったり、
双方に対して行なうことができる。また、消去処理や書
込み処理の時間もしくは高電圧印加期間は、上記説明で
は図８に基づいて説明したように昇圧開始からクランプ
後の昇圧動作停止までの期間としたが、規定の昇圧電圧
に最初に到達してから昇圧停止するまでのクランプ動作
期間として、消去及び書込みの処理期間を制御してもよ
い。更にはメモリセルに格納するデータは、１メモリセ
ル当たり１ビットの情報（２値データ）に限られず、２
ビット以上の情報（多値データ）を格納できるようにし
てもよい。この場合、メモリセルがシリコン窒化膜を有
するタイプの場合シリコン窒化膜の複数の局所領域に夫
々電荷を蓄積し、フローティングゲートを有するタイプ
の場合フローティングゲートに蓄積する電荷量の多少に
より複数のしきい値電圧分布を形成することで２ビット
以上の情報を格納することが可能となる。この場合、１
メモリセルに２ビット以上の情報を格納しようとすると
書込に時間がかかるため、高速書換モードで書込を行う
テンポラリデータは２値データとして書込を行い、デー
タリテンションを確保する必要のあるデータについては
多値データとして書込を行うことで大容量のデータを格
納することが可能となる。また、ＩＣカードマイコンに
代表されるデータ処理装置はＪＡＶＡ（登録商標）以外
のプログラム言語で開発されたアプリケーションプログ
ラムを実行可能であることは言うまでもない。

【００６５】本発明はＩＣカードマイコン以外のマイク
ロコンピュータやデータプロセッサなどの各種の論理Ｌ
ＳＩやその他のデータ処理装置に広く適用することがで
きる。当然本発明は単体のＥＥＰＲＯＭチップにも適用
でき、その他の記憶形式の半導体メモリにも適用するこ
とが可能である。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６７】すなわち、情報記憶動作の期間に印加され
る昇圧電圧の印加期間などを選択する選択制御により、
不揮発性メモリに対する高速な書換えを優先させる利用
形態とデータリテンション特性を優先させる利用形態の
双方に対応することが容易になる。別の観点よりすれ
ば、不揮発性メモリに対する頻繁な書換えと電源遮断時
のデータ保持に優位性を見出す利用形態とデータリテン
ション特性を優先させる利用形態の双方に対応すること
が容易になる。

【００６８】消去処理や書き込み処理で不揮発性メモリ
セルに印加される電圧の昇圧速度の違いは高電圧印加に
際してメモリセルが受ける電気的なストレスの差とな
る。この電気的ストレスは不揮発性メモリセルの書換え
可能回数に影響するから、その差は経時的な特性劣化の
ばらつきになる。前記消去処理や書き込み処理で不揮発
性メモリセルに印加される電圧の昇圧速度を昇圧回路の
負荷の大小に応じて一定とするような制御を行なうこと
により、そのようなばらつきの発生を抑える事ができ
る。

【図面の簡単な説明】

【図１】本発明に係る不揮発性メモリの一例であるＥＥ
ＰＲＯＭのブロック図である。

【図２】メモリＭＯＳトランジスタのデバイス構造を例
示する縦断面図である。

【図３】メモリＭＯＳトランジスタの熱平衡状態を中心
とする消去状態と書き込み状態の閾値電圧特性を示す特
性図である。

【図４】消去処理、消去非選択、書込み処理、書込み無
し、読み出しの夫々におけるメモリセルの電圧印加状態
を例示する説明図である。

【図５】コントロールゲートとウェル領域の容量性分の
相違による昇圧回路の駆動負荷に従った昇圧速度の変化
と、これを一定に制御する場合の昇圧速度とを対比的に
示す説明図である。

【図６】消去や書き込みの高電圧印加時間と閾値電圧特
性の変化を例示する説明図である。

【図７】昇圧制御動作の要部を成す昇圧用クロック発生
回路の詳細を例示するブロック図である。

【図８】通常モードと高速モードにおける書換え動作
（情報記憶動作）のタイミングを例示する波形図であ
る。

【図９】設定回路が有するレジスタの詳細を例示するブ
ロック図である。

【図１０】周波数トリミングレジスタを省略して構成が
簡略化した制御部を例示するブロック図である。

【図１１】高速用書換えクロック生成部の他に更に別の
高速用書換えクロック生成部を追加した制御部を例示す
るブロック図である。

【図１２】高速用書換えクロック生成部に消去用クロッ
ク生成部と書き込み用クロック生成部を別々に設けた制
御部を例示するブロック図である。

【図１３】図１２の回路による高速モードにおける書換
え動作（情報記憶動作）のタイミングを例示する波形図
である。

【図１４】図１のＥＥＰＲＯＭに対してクランプ電圧を
選択可能にし、且つ、セレクタによるクロック選択をア
クセスアドレスに基づいて行なうようにしたＥＥＰＲＯ
Ｍを例示するブロック図である。

【図１５】クランプ電圧を選択可能にしたときの消去処
理及び書き込み処理に用いる各種高電圧波形を例示する
波形図である。

【図１６】ＥＥＰＲＯＭをＩＣカード用のマイクロコン
ピュータに適用したシステム構成を例示するブロック図
である。

【図１７】ＩＣカードマイコンを搭載したＩＣカードの
外観を例示する平面図である。

【図１８】ＩＣカードマイコンにおいて多数の変数を頻
繁に書換えて使用する処理状態を模式的に示した説明図
である。

【図１９】高速の変数書換えを要する処理とそのような
高速書換えを要しない処理を時間軸上に直列的に例示す
る説明図である。

【図２０】ＥＥＰＲＯＭをＩＣカード用のマイクロコン
ピュータに適用した別のシステム構成を例示するブロッ
ク図である。

【符号の説明】

１ＥＥＰＲＯＭ２メモリアレイ３ウェル制御回路４ロウデコーダ５カラムラッチ回路６カラムスイッチ回路７カラムデコーダ８制御部９高電圧電源部１１メモリセルＱｍメモリＭＯＳトランジスタＱｓ選択ＭＯＳトランジスタＤＬデータ線ＳＬソース線ＷＬワード線ＨＷＬ高圧ワード線ＢＧＬウェル電位線２２ウェル領域２３ソース２４ドレイン２５ゲート酸化膜２６シリコン窒化膜２７コントロールゲート２８トップ酸化膜４０昇圧用クロック発生回路４１昇圧回路 φｃ昇圧クロック信号４２電圧クランプ回路５０設定回路５１通常用書換えクロック生成部 φｎ通常用クロック信号５２高速用書換えクロック生成部５２Ｅ消去用クロック生成部５２Ｗ書込み用クロック生成部 φｆ高速用クロック信号５３セレクタ５４タイミング制御回路５９レジスタ５９Ａモードレジスタ５９Ｂ、５９Ｃ周波数トリミングレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者松田有希東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者大谷憲也東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者加藤実東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者今健夫東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5B025 AA01 AD04 AD05 AD08 AD10 AE05 AE08 5B035 AA07 BB09 CA12 CA29

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリセルに印加される電圧の
昇圧及び昇圧電圧クランプによる消去処理と書込み処理
により不揮発性メモリセルに対する情報記憶動作が可能
にされ、前記情報記憶動作のための制御手段を有する不
揮発性メモリであって、前記制御手段は、第１の時間を
かける第１の情報記憶動作と、前記第１の時間よりも短
い第２の時間をかける第２の情報記憶動作とを選択可能
であることを特徴とする不揮発性メモリ。
【請求項２】前記第１の情報記憶動作における消去処
理の時間と第２の情報記憶動作における消去処理の時間
が相違されることを特徴とする請求項１記載の不揮発性
メモリ。
【請求項３】前記第１の情報記憶動作における書込み
処理の時間と第２の情報記憶動作における書込み処理の
時間が相違されることを特徴とする請求項１記載の不揮
発性メモリ。
【請求項４】前記消去処理の時間は、昇圧電圧を得る
為の昇圧動作時間と昇圧電圧を維持するクランプ動作時
間の和であることを特徴とする請求項２記載の不揮発性
メモリ。
【請求項５】前記書込み処理の時間は、昇圧電圧を得
る為の昇圧動作時間と昇圧電圧を維持するクランプ動作
時間の和であることを特徴とする請求項３記載の不揮発
性メモリ。
【請求項６】前記消去処理の時間は、昇圧電圧を維持
するクランプ動作時間であることを特徴とする請求項２
記載の不揮発性メモリ。
【請求項７】前記書込み処理の時間は、昇圧電圧を維
持するクランプ動作時間であることを特徴とする請求項
３記載の不揮発性メモリ。
【請求項８】前記第１の情報記憶動作と第２の情報記
憶動作の何れを選択するかを指定するレジスタを有する
ことを特徴とする請求項１記載の不揮発性メモリ。
【請求項９】前記制御手段は、前記第１の情報記憶動
作及び第２の情報記憶動作において消去処理で印加され
る昇圧電圧の昇圧速度を、並列に消去処理対象とされる
不揮発性メモリセルの数に拘わらず一定にするための制
御を行なうことを特徴とする請求項２記載の不揮発性メ
モリ。
【請求項１０】前記制御手段は、前記第１の情報記憶
動作及び第２の情報記憶動作において書込み処理で印加
される昇圧電圧の昇圧速度を、並列の書込み処理対象と
される不揮発性メモリセルの数に拘わらず一定にする為
の制御を行なうことを特徴とする請求項３記載の不揮発
性メモリ。
【請求項１１】不揮発性メモリセルはチャネルとコン
トロールゲートの間に絶縁性電荷トラップ領域を有し、
この電荷トラップ領域にトラップされる電子又は正孔の
量に応じて相違される情報を記憶するＭＯＮＯＳ構造を
有することを特徴とする請求項１乃至１０の何れか１項
記載の不揮発性メモリ。
【請求項１２】前記情報記憶動作の最小単位はウェル
領域を共有する複数の不揮発性メモリセルとされること
を特徴とする請求項８記載の不揮発性メモリ。
【請求項１３】前記制御手段は更に、昇圧電圧のクラ
ンプレベルを選択可能であることを特徴とする請求項１
記載の不揮発性メモリ。
【請求項１４】不揮発性メモリを有するＩＣカードで
あって、前記不揮発性メモリは、不揮発性メモリセルに印加され
る電圧の昇圧及び昇圧電圧クランプによる消去処理と書
込み処理により不揮発性メモリセルに対する情報記憶動
作が可能にされ、前記情報記憶動作のための制御手段を
有し、前記制御手段は、情報記憶動作の期間に印加される昇圧
電圧の印加期間を選択する選択制御と、情報記憶動作の
期間における昇圧開始から昇圧電圧クランプ開始までの
印加電圧の昇圧速度を一定にするための昇圧動作制御と
を行なうことを特徴とするＩＣカード。
【請求項１５】前記昇圧電圧の印加期間は、不揮発性
メモリセルに対する印加電圧の昇圧期間と昇圧電圧のク
ランプ期間との和であり、前記昇圧動作制御で昇圧速度
を一定にする対象は前記昇圧期間であることを特徴とす
る請求項１４記載のＩＣカード。
【請求項１６】前記昇圧電圧の印加期間は、前記昇圧
電圧クランプの動作期間であり、前記昇圧動作制御で昇
圧速度を一定にするのは前記昇圧の動作期間を対象にす
ることを特徴とする請求項１４記載のＩＣカード。
【請求項１７】レジスタを有し、前記制御手段は、前
記選択制御で選択すべき印加期間を指定する情報を前記
レジスタから取得することを特徴とする請求項１５又は
１６記載のＩＣカード。
【請求項１８】中央処理装置と外部インタフェース回
路を有し、前記中央処理装置は、前記レジスタに、前記
選択制御で選択すべき印加期間を指定する情報を設定す
ることを特徴とする請求項１７記載のＩＣカード。
【請求項１９】前記外部インタフェース回路は、前記
中央処理装置が前記レジスタに設定すべき情報を外部か
ら入力することを特徴とする請求項１７記載のＩＣカー
ド。
【請求項２０】前記制御手段は、周波数の異なる複数
のクロック信号を生成するクロック生成部と、クロック
生成部で生成されるクロック信号を選択するクロックセ
レクタと、クロックセレクタで選択されたクロック信号
を入力して昇圧電圧の印加期間を規定するためのタイミ
ング信号を生成するタイミング制御部とから成り、前記
タイミング制御部は入力されたクロック信号の周波数に
応じてサイクルの異なるタイミング信号を生成し、前記
クロックセレクタは前記レジスタの設定値に基づいてク
ロック信号の選択を行なうことを特徴とする請求項１７
記載のＩＣカード。
【請求項２１】前記タイミング制御部は、前記クロッ
クセレクタから出力されるクロック信号を後段に伝達し
ていく複数ビットのバイナリカウンタを有することを特
徴とする請求項２０記載のＩＣカード。
【請求項２２】前記制御手段は、前記昇圧動作制御で
制御すべき昇圧速度を決定する為の昇圧速度制御データ
を、並列に情報記憶動作の対象とされる不揮発性メモリ
セルの数に基づいて生成することを特徴とする請求項１
５又は１６記載のＩＣカード。
【請求項２３】前記昇圧電圧を生成する昇圧回路はク
ロック信号同期で昇圧動作を行なうチャージポンプ回路
を有し、前記昇圧速度制御データは、並列に情報記憶動
作の対象とされる不揮発性メモリセルの数に応じて駆動
負荷が大きいほど前記クロック信号周波数を高くするよ
うに前記チャージポンプ回路を制御することを特徴とす
る請求項２２記載のＩＣカード。
【請求項２４】前記制御手段は更に、昇圧電圧のクラ
ンプレベルを選択可能であることを特徴とする請求項１
４記載の不揮発性メモリ。
【請求項２５】中央処理装置と不揮発性メモリとを有
し、前記中央処理装置は前記不揮発性メモリへの情報記憶制
御を行ない、前記情報記憶制御は、前記不揮発性メモリに格納されて
いるデータの消去とデータの書込みを行なう制御であ
り、前記情報記憶制御のうち第１の情報記憶制御においては
前記不揮発性メモリに格納されているデータの消去に第
１の時間を要する情報記憶制御を行ない、前記情報記憶制御のうち第２の情報記憶制御においては
前記不揮発性メモリに格納されているデータの消去に第
１の時間よりも短い第２の時間を要する情報記憶制御を
行ない、前記第１の情報記憶制御と前記第２の情報記憶制御の何
れの情報記憶制御を行なうかが選択可能にされることを
特徴とするデータ処理装置。
【請求項２６】前記第１の情報記憶制御において前記
不揮発性メモリに格納すべきデータの書込みに第３の時
間を要し、前記第２の情報記憶制御において前記不揮発性メモリに
格納すべきデータの書込みに前記第３の時間よりも短い
第４の時間を要することを特徴とする請求項２５記載の
データ処理装置。
【請求項２７】前記中央処理装置により実行されるプ
ログラムが格納されるメモリ領域を有し、前記プログラムは、前記不揮発性メモリへのデータ格納
に際し、前記第１の情報記憶制御により前記データの格
納を行なうか、前記第２の情報記憶制御により前記デー
タの格納を行なうかの何れかを選択するステップを制御
することを特徴とする請求項２５又は２６記載のデータ
処理装置。
【請求項２８】前記第１の情報記憶制御と第２の情報
記憶制御との何れを選択するかを指定するレジスタを有
し、前記ステップは、前記レジスタに前記第１の情報記憶制
御と第２の情報記憶制御との何れを選択するかを示す情
報を設定する処理であることを特徴とする請求項２７記
載のデータ処理装置。
【請求項２９】前記レジスタは前記第２の情報記憶制
御を選択する場合に、前記第２の時間又は第４の時間の
少なくとも一方を設定可能にする領域を含むことを特徴
とする請求項２８記載のデータ処理装置。
【請求項３０】前記メモリ領域は、前記不揮発性メモ
リの一部であることを特徴とする請求項２７記載のデー
タ処理装置。
【請求項３１】前記中央処理装置は前記第１の情報記
憶制御と第２の情報記憶制御の何れの情報記憶制御を行
なうかを選択するための制御情報を前記データ処理装置
の外部から受取ることを特徴とする請求項２５又は２６
記載のデータ処理装置。