JP2009507327A - 不揮発性メモリをプログラム／消去する方法及び装置 - Google Patents

Abstract

データ保持力又は耐久性に関して最適化され得る不揮発性メモリ（ＮＶＭ）は、一方、他方、又は潜在的なその他の記憶特性に関して最適化される部分群（40、41）に分割される。高データ保持力に割り当てられた部分（40）では、メモリセル（32）は比較的強く消去される。高耐久性に割り当てられた部分（41）では、メモリセル（32）は比較的弱く消去される。これは、セルが十分に消去されたかを決定するために使用される基準電流レベルを、単に、高データ保持力セル（40）に対して引き上げること（81）によって都合よく達成される。故に、高耐久性セル（41）は典型的に、高データ保持力セル（40）よりも、少ない消去パルスを受けることになる。高耐久性セル（41）に対する消去要件の緩和は、全体的な消去の高速化と、高耐久性セル（41）及び消去用の高電圧を発生する周辺回路（31）へのストレスの軽減とをもたらす。

Description

本発明は不揮発性メモリに関し、より具体的には、不揮発性メモリをプログラム／消去する方法及び装置に関する。

多数回にわたってプログラムされ、消去されることが可能な不揮発性メモリ（non-volatile memory；ＮＶＭ）が多様な用途で広く使用されている。一般的に、ＮＶＭは、データ保持仕様が満たされることを保証しながら実行可能な最大プログラム／消去回数を有している。

本発明は、データ保持仕様を満たしながら実行可能なプログラム／消去回数を増大させ得る不揮発性メモリ、及びそれをプログラム／消去する方法を提供することを目的とする。

上記課題に鑑み、本発明の一態様に従った、不揮発性メモリ（ＮＶＭ）をプログラム／消去する方法は、第１の記憶特性を有するように不揮発性メモリの第１部分を定める段階、第１の記憶特性とは異なる第２の記憶特性を有するように不揮発性メモリの第２部分を定める段階、第２の記憶特性を達成することに対してよりも第１の記憶特性を達成することに対して好ましいプログラム／消去処理を、第１部分に実行する段階、第１の記憶特性を達成することに対してよりも第２の記憶特性を達成することに対して好ましいプログラム／消去処理を、第２部分に実行する段階を有する。

本発明の他の一態様に従った不揮発性メモリ（ＮＶＭ）は、不揮発性メモリアレイ、第１の記憶特性を有するように不揮発性メモリアレイの第１部分を定め、且つ第１の記憶特性とは異なる第２の記憶特性を有するように不揮発性メモリアレイの第２部分を定める制御回路、及び第２の記憶特性を達成することに対してよりも第１の記憶特性を達成することに対して好ましいプログラム／消去処理を、第１部分に実行し、且つ第１の記憶特性を達成することに対してよりも第２の記憶特性を達成することに対して好ましいプログラム／消去処理を、第２部分に実行するプログラム／消去手段を有する。

本発明の他の一態様に従った、不揮発性メモリセルをプログラム／消去する方法は、不揮発性メモリセルの所望の記憶特性を決定する段階、所望の記憶特性に対して、複数のプログラム／消去法から１つのプログラム／消去法を選択する段階、及び選択されたプログラム／消去法を実行する段階を有する。

本発明は添付の図面によって限定されるものではなく、例として説明されるものである。図面において、似通った参照符号は同様の要素を指し示している。

当業者に認識されるように、図の中の要素は単純化及び明瞭化のために例示されたものであり、必ずしも縮尺通りに描かれてはいない。例えば、図の中の一部の要素の寸法は、本発明の実施形態の理解を高める助けとなるよう、その他の要素に対して誇張されている場合がある。

ＮＶＭセルのデータ保持力（retention）とは、所定のデータ値がＮＶＭセルから取り出し可能であるように適切に記憶されたままである時間量である。ＮＶＭセルの耐久性（endurance）とは、ＮＶＭセルの状態が変更されるときの信頼性が失われるまでに実行可能な最大プログラム／消去サイクル数である。なお、１つ又は複数のＮＶＭセルが試験中あるいは使用中に故障したときにＮＶＭアレイの生存率を延ばすことに使用され得る技術は多様である（例えば、冗長性、誤り訂正符号など）。

ＮＶＭは如何なる所望の細かさでプログラムされてもよい。多くのＮＶＭはバイトごとを基準にしてプログラムされるが、代替的な実施形態はビット、ワード、ロングワード、セクター、ブロック、又はその他の何らかの所望の基準にてプログラムされてもよい。ＮＶＭは如何なる所望の細かさで消去されてもよい。多くのＮＶＭはセクターごとを基準にして消去されるが、代替的な実施形態はビット、バイト、ワード、ロングワード、ブロック、又はその他の何らかの所望の基準にて消去されてもよい。

単一のＮＶＭアレイ30（図２参照）が、第１グループの顧客により要求される最大データ保持仕様を満足しながら、第２グループの顧客により要求される最大耐久性仕様を満たさなければならないとき問題が生じる。

一例として、第１グループの顧客は、例えばプロセッサ12（図１参照）用の命令といった、製品寿命（例えば、２０年）にわたって記憶されたままでなければならないソフトウェアコードを格納しようとすることがある。このような製品の一例は、エンジン制御を行うためのソフトウェアコードを格納するためにＮＶＭを使用する自動車である。この第１グループの顧客は、ＮＶＭが多数回のプログラム／消去サイクルを実行することを要求しないことがある。この例においては、ＮＶＭがソフトウェアコードを格納する場合、ソフトウェアコードは最初にＮＶＭに記憶された後、二度と消去されて書き換えられる必要がないことがよくある。大抵の用途では一般的に、自己書き換えソフトウェアコードは使用されない。

第２の例として、第２グループの顧客は、例えば不揮発性であるが可変なデータといった、比較的短い期間（例えば、１ヶ月から５年）にわたって記憶されたままである必要があるデータ値を格納しようとすることがある。このような製品の一例は、エンジン調整情報を表すデータ値を格納するためにＮＶＭを使用する自動車である。この第２グループの顧客は、ＮＶＭが多数回のプログラム／消去サイクル（例えば、自動車の点火装置がターンオン・オフされる度に１回のプログラム／消去サイクル）を実行することを要求する。この例においては、ＮＶＭがデータ値を格納する場合、データ値は新たなプログラム／消去サイクルによってリフレッシュされるので、長いデータ保持時間を必要としないことがよくある。

また、一部の顧客は同一用途内で双方の種類のＮＶＭを必要とする。例えば、上述の自動車の顧客はソフトウェアコード用に長いデータ保持力を有する幾つかのＮＶＭを必要とするとともに、頻繁に書き換えられるデータ値用に高い耐久性を有する幾つかのＮＶＭを必要とする。また、顧客要求は、ＮＶＭのどれだけ多くの部分及びどれだけのサイズの部分が長いデータ保持力を有する必要があるかに応じて変わってくる。同様に、顧客要求は、ＮＶＭのどれだけ多くの部分及びどれだけのサイズの部分が高い耐久性を有する必要があるかに応じて変わってくる。

図１は、本発明の一実施形態に従った集積回路（ＩＣ）10をブロック図の形態で例示している。例示された実施形態において、ＩＣ10はプロセッサ12、ＮＶＭ14、必要に応じてのその他のメモリ16、１つ又は複数の必要に応じてのその他のモジュール18、及び必要に応じての外部バスインターフェース20を有しており、これらの各々はバス22に双方向に結合されている。バスという用語は、ここでは、例えばデータ、アドレス、制御又は状態などの１つ以上の様々な種類の情報を伝送するために使用され得る複数の信号又は導電体を呼ぶものとして使用される。

一部の実施形態において、ＩＣ10は単体のＮＶＭであり、回路12、16及び18は実装されていない。この場合、外部バスインターフェース20はＮＶＭ14のためのアドレス及びデータドライバを含んでいる。他の実施形態においては、ＩＣ10はマイクロコントローラであり、該マイクロコントローラ上で利用可能な単なる１つの回路としてＮＶＭ14を有している。回路12、14、16、18及び20の何れか１つ以上は、ＩＣ10の外部と交信するために使用され得る１つ以上の集積回路端子（図示せず）に結合されていてもよい。一部の実施形態において、集積回路10の外部の回路（図示せず）と交信するために外部バス24が使用されてもよい。その他のメモリ16は如何なる種類のメモリであってもよい。その他のモジュール18は、何らかの所望の目的のために使用される回路を含み得る。その他のモジュール18内の回路の例には、タイマー回路、通信インターフェース回路、ディスプレー駆動回路、アナログ−デジタル変換器、デジタル−アナログ変換器、電力管理回路などがある。

図２は、本発明の一実施形態に従った図１のＮＶＭ14をブロック図の形態で例示している。一実施形態において、ＮＶＭ14は、ＮＶＭ周辺回路31に双方向結合されたＮＶＭアレイ30を有している。ＮＶＭアレイ30は、ブロック32及びブロック33を含む複数のブロックを有している。ブロック32は、ブロック32に関する情報を格納するブロック制御情報34を有している。ブロック33は、ブロック33に関する情報を格納するブロック制御情報35を有している。一例として、ブロック制御情報34は、特定のＮＶＭブロック32の様々な特性（例えば、消去パルスの長さ、最大消去パルス数、プログラムパルスの長さ、最大プログラムパルス数など）を制御するために使用される情報を含み得る。一部の実施形態はまた、ブロック制御情報34内にその他の更なる情報（例えば、ＮＶＭの製造履歴及び／又は試験履歴）を格納してもよい。これらの例はブロック33及びブロック制御情報35にも当てはまる。図２は２つのブロック32、33を詳細に例示しているが、これに代わる実施形態は、１つのブロックを含め、如何なる数のブロックを用いてもよい。

例示された実施形態において、ブロック制御情報34は保持力／耐久性制御回路36を含んでおり、ブロック制御情報35は保持力／耐久性制御回路37を含んでいる。これに代わる実施形態は保持力／耐久性制御回路36及び37を集積回路10内のどこに位置付けていてもよい。ＮＶＭアレイ30のために如何なる数の保持力／耐久性制御回路（例えば36）が存在していてもよい。例示された実施形態はＮＶＭブロックごとに１つの保持力／耐久性制御回路（例えば36、37）を使用する。しかしながら、これに代わる実施形態はＮＶＭアレイ30内の異なる（ブロックより大きい、あるいは小さい）細かさに対して１つの保持力／耐久性制御回路を使用してもよい。例えば、ＮＶＭアレイ30全体が、記憶特性を選択するために使用される１つの保持力／耐久性制御回路を有していてもよい。

ブロック32の部分群40−42を表すために破線が用いられている。同様に、ブロック33の部分群44−45を表すために破線が用いられている。各部分40、41、42、44、45は複数のＮＶＭセルを有している。保持力／耐久性制御回路36は、ブロック32が幾つの部分に区分けされるかと、これら部分群の各々のサイズとを決定するために使用され得る。保持力／耐久性制御回路37は、ブロック33が幾つの部分に区分けされるかと、これら部分群の各々のサイズとを決定するために使用され得る。一実施形態において、保持力／耐久性制御回路36はまた、部分群40−42の各々の記憶特性を決定あるいは選択するために使用され得る。同様に、保持力／耐久性制御回路37はまた、部分群44−45の各々の記憶特性を決定あるいは選択するために使用され得る。

一例として、保持力／耐久性制御回路37は、高い耐久性の記憶特性を有するように部分44を選択する一方で、長いデータ保持力の記憶特性を有するように部分45を選択してもよい。他の例では、保持力／耐久性制御回路37は、高い耐久性の記憶特性を有するように部分45を選択する一方で、長いデータ保持力の記憶特性を有するように部分44を選択してもよい。同様に、一例として、保持力／耐久性制御回路36は、高い耐久性の記憶特性を有するように部分40及び42を選択する一方で、長いデータ保持力の記憶特性を有するように部分41を選択してもよい。他の例では、保持力／耐久性制御回路36は部分群40−42に対して如何なる組み合わせの記憶特性を選択してもよい。保持力及び耐久性は考え得る記憶特性の２つの例である。これに代わる実施形態は異なる、あるいは一層多くの記憶特性（例えば、耐放射性の程度、選択された温度範囲でのデータ保全性など）を用いてもよい。

例示された実施形態において、ＮＶＭ周辺回路31はＮＶＭ14の動作に必要なその他全ての回路を含んでいる。一実施形態において、ＮＶＭ周辺回路31は電荷ポンプ、高電圧調整器、高電圧スイッチ、ワードラインドライバ、ソースラインドライバ、センス増幅器、行デコーダ、列デコーダ、バス22へのインターフェース、レジスタ、読み出し基準回路、及びＮＶＭ14の機能に望まれるその他の何らかの回路（図示せず）を有している。なお、一実施形態において、ＮＶＭ周辺回路31は従来通りに動作してもよい。

図３は、本発明の一実施形態に従った図２の保持力／耐久性制御回路36、37をブロック図の形態で例示している。一実施形態において、保持力／耐久性設定部50は、対応する部分（保持力／耐久性制御回路36に関する部分40、保持力／耐久性制御回路37に関する部分44）の記憶特性を選択するために使用され得る。同様に、保持力／耐久性設定部53は、対応する部分（保持力／耐久性制御回路36に関する部分42、保持力／耐久性制御回路37に関する部分45）の記憶特性を選択するために使用され得る。図３に例示された実施形態においては、長いデータ保持力及び高い耐久性という２つの可能な記憶特性が存在する。これに代わる実施形態は３つ以上の可能な記憶特性（例えば、長いデータ保持力、高い耐久性、及びデータ保持力と耐久性との間での折衷的な組み合わせ）を有していてもよい。代替的な実施形態は、その他の記憶特性の間で選択する記憶特性制御回路50を用いてもよい。耐久性及びデータ保持力は考え得る記憶特性の２つの例に過ぎない。

開始アドレス記憶回路51及び終了アドレス記憶回路52は、対応するＮＶＭ部分（制御回路36に関する部分40、及び制御回路37に関する部分44）の位置及びサイズを定めるために使用される。開始アドレス記憶回路54及び終了アドレス記憶回路55は、対応するＮＶＭ部分（制御回路36に関する部分42、及び制御回路37に関する部分45）の位置及びサイズを定めるために使用される。これに代わる実施形態は対応するＮＶＭ部分の位置及びサイズを如何なる望ましい手法で定めてもよい。例えば、終了アドレス記憶回路52、55に代えて、サイズ記憶回路（図示せず）が用いられてもよい。他の例では、部分の位置及びサイズは予め定められており、制御記憶回路51、52、54、55は必要とされなくてもよい。他の例では、部分群40、41、42、44、45の位置及びサイズを決定したり、あるいは部分的に影響を及ぼしたりするために、その他の回路（例えば、ＮＶＭ周辺回路31内の保護回路）が用いられてもよい。

図４は、本発明の一実施形態に従ったＮＶＭをプログラム／消去する方法をフロー図の形態で例示している。フロー77は開始段階70で始まり、新たなＮＶＭ部分が選択あるいは選定される段階71へと進む。フロー77は段階71から決定部72へと続き、“この部分の保持力／耐久性設定部50、53の値は何？”という質問が投げかけられる。高い耐久性が選択されたことを保持力／耐久性設定部50、53の値が指し示す場合、フロー77は段階73へと続き、高い耐久性のための検証レベルが選択される。また、長いデータ保持力が選択されたことを保持力／耐久性設定部50、53の値が指し示す場合、フロー77は段階74へと続き、長いデータ保持力のための検証レベルが選択される。段階73及び74の何れからもフロー77は段階75へと続き、段階73又は74の何れかで選択された検証レベルを用いてプログラム／消去手順が実行される。フロー77は段階75から段階76へと続き、そこでフロー77は終了する。

フロー77を開始するためにＮＶＭアレイ30外部の刺激（stimulus）が用いられてもよい。このような外部刺激の一例は、プロセッサ12（図１参照）がＮＶＭ14内で消去又はプログラミングを開始することである。なお、プログラム／消去という用語は、フロー77がＮＶＭ14のプログラミング及び消去の何れにも使用され得ることを指し示すために用いられている。故に、高い耐久性又は長いデータ保持力が選択されたかどうかを決定するために、プログラミング又は消去の何れかの間に決定段階72にて、保持力／耐久性ビット50、53が使用され得る。

図５は、本発明の一実施形態に従ったＮＶＭにおいて消去手順を実行する方法をフロー図の形態で例示している。図５は、図４の段階75の実現可能な一実施形態を示すものである。これに代わる実施形態は、段階75を実行するために異なる手法を用いてもよい。なお、図５は消去にのみ適用される。図５において、フローは段階80にて開始し、関連するＮＶＭ部分が、所定の時間幅及び電圧を有するパルスを用いて消去される。フローは段階80から段階81へと続き、実際の読み出し電流を選択された検証レベル（例えば、基準電流）と比較するために、関連するＮＶＭ部分内の各セルが読み出される。なお、この検証レベルはフロー77（図４参照）内の段階73又は段階74の何れかで選択されたものである。図５を参照するに、フローは段階81から判定段階82へと続き、“実際の読み出し電流は選択された検証レベルより小さい？”という質問が投げかけられる。判定段階82への回答が“いいえ（ＮＯ）”である場合、段階75は完了する。判定段階82への回答が“はい（ＹＥＳ）”である場合、フローは判定段階83へと続き、“最大消去パルス数は超過された？”という質問が投げかけられる。判定段階83への回答が“はい（ＹＥＳ）”である場合、フローは段階84へと続き、消去障害が検出される。判定段階83への回答が“いいえ（ＮＯ）”である場合、フローは段階80へと戻る。なお、消去又はプログラミングにおける不良はＮＶＭアレイ30内あるいはＮＶＭ周辺回路31内の回路に起因し得る。

図５の段階80を参照するに、消去（又は、異なる一実施形態においてはプログラミング）に使用されるパルスは、選択可能なパルス幅及び／又は選択可能なパルス電圧を有し得る。パルス幅及び／又はパルス電圧の選択は多様な手法で達成され得る。このような一手法は、データ保持力を最大化するために一層大きいパルス電圧を使用し、且つ耐久性を最大化するために一層低いパルス電圧を使用することである。なお、ＮＶＭアレイ30のうちのデータ保持力のために割り当てられた部分（例えば40、44）では、メモリセルは比較的強い程度に（例えば、より多くのパルス及び／又はより高電圧のパルスで）消去される。ＮＶＭアレイ30のうちの耐久性のために割り当てられた部分（例えば41、42及び45）では、メモリセルは比較的弱い程度に（例えば、より少ないパルス及び／又はより低電圧のパルスで）消去される。故に、この手法は、耐久性のために割り当てられたＮＶＭセル及びＮＶＭ周辺回路31に対して、データ保持力のために割り当てられたＮＶＭセル及びＮＶＭ周辺回路31に対してよりも小さいストレスをもたらす。なお、耐久性はストレスの関数であり、ストレスを低減させることは、割当て部分の最大耐久性を高めることになる。

なお、一実施形態において、検証レベルは、ＮＶＭセルからの読み出し電流と比較される基準電流である。一実施形態において、高い耐久性に関する検証レベルは低めの基準電流にされる一方で、長いデータ保持力に関する検証レベルは高めの基準電流にされる。高い耐久性及び長いデータ保持力の双方に関する基準電流の絶対値は、ＮＶＭ14を実現するために使用される具体的な回路に依存することになる。しかしながら、これに代わる実施形態では、高い耐久性に関する検証レベルが高めの基準電流にされる一方で、長いデータ保持力に関する検証レベルが低めの基準電流にされてもよい。

代替的な実施形態は、検証レベルを表す基準電流以外のものを用いてもよい。例えば、検証レベルは基準電圧であってもよい。また、この基準は読み出し電流以外のものと比較され得る。例えば、この検証レベルは、ＮＶＭセルの電圧（例えば、トランジスタの閾値電圧）と比較される基準電圧であってもよい。これに代わる実施形態は、検証レベルを表す如何なる望ましい回路特性を用いてもよい。

例示された実施形態において、ＮＶＭ周辺回路31は１つ以上の検証レベルを記憶し得る。一実施形態において、検証レベルは、ＮＶＭ周辺回路31内の読み出し基準回路（図示せず）によって提供される基準電流である。何れの検証レベルが使用されるかは、プログラムあるいは消去されるＮＶＭ部分40、41、42、44、45に対応する保持力／耐久性設定部50、53によって選択される。

なお、本発明は、複数回にわたってプログラムあるいは消去され得る如何なる種類のＮＶＭにも適用可能である。

以上の明細書にて、本発明は具体的な実施形態を参照しながら説明された。しかしながら、当業者に認識されるように、添付の特許請求の範囲にて説明される本発明の範囲を逸脱することなく様々な変更及び変形が為され得る。従って、この明細書及び図面は限定的な意味ではなく例示的な意味で考慮されるべきであり、このような全ての変更は本発明の範囲に含まれるものである。

利点、その他の効果、及び問題の解決策が、具体的な実施形態に関して説明されてきた。しかしながら、利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる或いは一層顕著にさせる如何なる要素も、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。ここでは、用語“有する”、“有している”、又はこれらの如何なる変形も、非排他的に含有することに及ぶものであり、故に、要素リストを有するプロセス、方法、品目又は装置は、それらの要素のみを含むわけではなく、明示的に列挙されていない、あるいはそのようなプロセス、方法、品目又は装置に本来備わっているその他の要素を含み得るものである。

本発明の一実施形態に従った集積回路をブロック図の形態で例示する図である。 本発明の一実施形態に従った図１のＮＶＭ14をブロック図の形態で例示する図である。 本発明の一実施形態に従った図２の保持力／耐久性制御回路36、37をブロック図の形態で例示する図である。 本発明の一実施形態に従ったＮＶＭをプログラム／消去する方法をフロー図の形態で例示する図である。 本発明の一実施形態に従ったＮＶＭにおいて消去手順75を実行する方法をフロー図の形態で例示する図である。

Claims (20)

1. 不揮発性メモリをプログラム／消去する方法であって：
   第１の記憶特性を有するように前記不揮発性メモリの第１部分を定める段階；
   前記第１の記憶特性とは異なる第２の記憶特性を有するように前記不揮発性メモリの第２部分を定める段階；
   前記第２の記憶特性を達成することに対してよりも前記第１の記憶特性を達成することに対して好ましいプログラム／消去処理を、前記第１部分に実行する段階；及び
   前記第１の記憶特性を達成することに対してよりも前記第２の記憶特性を達成することに対して好ましいプログラム／消去処理を、前記第２部分に実行する段階；
   を有する方法。
2. 第３の記憶特性を有するように前記不揮発性メモリの第３部分を定める段階；
   前記第１の記憶特性を達成することに対してよりも前記第３の記憶特性を達成することに対して好ましく、且つ前記第２の記憶特性を達成することに対してよりも前記第３の記憶特性を達成することに対して好ましいプログラム／消去処理を、前記第３部分に実行する段階；
   を更に有する請求項１に記載の方法。
3. 前記第１の記憶特性は耐久性であり；
   前記第２の記憶特性はデータ保持力であり；且つ
   前記第３の記憶特性は耐久性とデータ保持力との組み合わせである；
   請求項２に記載の方法。
4. 前記不揮発性メモリはメモリアレイを有し；
   前記第１部分は、前記メモリアレイのうちの第１の複数のメモリセルを有し；
   前記第２部分は、前記メモリアレイのうちの第２の複数のメモリセルを有し；
   前記第１部分への前記プログラム／消去処理は、前記第１の複数のメモリセルの各メモリセルが、第１のレベルの基準電流と比較される電流を有する消去処理を有し；且つ
   前記第２部分への前記プログラム／消去処理は、前記第２の複数のメモリセルの各メモリセルが、前記第１のレベルとは異なる第２のレベルの基準電流と比較される電流を有する消去処理を有する；
   請求項１に記載の方法。
5. 前記プログラム／消去処理は消去処理であり；
   前記第１の記憶特性は耐久性であり；
   前記第２の記憶特性はデータ保持力であり；且つ
   前記第１のレベルは前記第２のレベルより小さい；
   請求項４に記載の方法。
6. 前記第１の記憶特性は耐久性であり；
   前記第２の記憶特性はデータ保持力であり；
   前記第１部分への前記プログラム／消去処理は、第１のプログラム／消去マージンをもたらし；且つ
   前記第２部分への前記プログラム／消去処理は、前記第１のマージンより大きい第２のプログラム／消去マージンをもたらす；
   請求項１に記載の方法。
7. 前記第２部分への前記プログラム／消去処理は、前記第１部分への前記プログラム／消去処理が前記第１部分にもたらすストレスより大きいストレスを前記第２部分にもたらす、請求項６に記載の方法。
8. 前記大きいストレスは、より多くのプログラム／消去パルスを印加することにより生じる、請求項７に記載の方法。
9. 前記大きいストレスは、より高電圧のプログラム／消去パルスを印加することにより生じる、請求項７に記載の方法。
10. 前記第１部分及び前記第２部分への前記プログラム／消去処理は、前記第１部分への前記プログラム／消去処理を実行する際に、前記第２部分への前記プログラム／消去処理を実行する際よりも小さいストレスを受ける周辺回路によって行われる、請求項６に記載の方法。
11. 不揮発性メモリアレイ；
    第１の記憶特性を有するように前記不揮発性メモリアレイの第１部分を定め、且つ前記第１の記憶特性とは異なる第２の記憶特性を有するように前記不揮発性メモリアレイの第２部分を定める制御回路；及び
    前記第２の記憶特性を達成することに対してよりも前記第１の記憶特性を達成することに対して好ましいプログラム／消去処理を、前記第１部分に実行し、且つ前記第１の記憶特性を達成することに対してよりも前記第２の記憶特性を達成することに対して好ましいプログラム／消去処理を、前記第２部分に実行するプログラム／消去手段；
    を有する不揮発性メモリ。
12. 前記第１の記憶特性は耐久性であり；
    前記第２の記憶特性は保持力であり；且つ
    前記第２部分への前記プログラム／消去処理は、前記第１部分への前記プログラム／消去処理よりも大きいストレスをもたらす；
    請求項１１に記載の不揮発性メモリ。
13. 前記大きいストレスは、より多くのプログラム／消去パルスを印加することにより生じる、請求項１２に記載の不揮発性メモリ。
14. 前記大きいストレスは、より高電圧のプログラム／消去パルスを印加することにより生じる、請求項１２に記載の不揮発性メモリ。
15. 前記第１部分及び前記第２部分への前記プログラム／消去処理は、前記第１部分への前記プログラム／消去処理を実行する際に、前記第２部分への前記プログラム／消去処理を実行する際よりも小さいストレスを受ける周辺回路によって行われる、請求項１２に記載の不揮発性メモリ。
16. 前記第１部分は、前記メモリアレイのうちの第１の複数のメモリセルを有し；
    前記第２部分は、前記メモリアレイのうちの第２の複数のメモリセルを有し；
    前記第１部分への前記プログラム／消去処理は、前記第１の複数のメモリセルの各メモリセルが、第１のレベルの基準電流と比較される電流を有する消去処理を有し；且つ
    前記第２部分への前記プログラム／消去処理は、前記第２の複数のメモリセルの各メモリセルが、前記第１のレベルとは異なる第２のレベルの基準電流と比較される電流を有する消去処理を有する；
    請求項１２に記載の不揮発性メモリ。
17. 前記第１の記憶特性は耐久性であり；
    前記第２の記憶特性はデータ保持力であり；
    前記第１部分への前記プログラム／消去処理は、第１のプログラム／消去マージンをもたらし；且つ
    前記第２部分への前記プログラム／消去処理は、前記第１のマージンより大きい第２のプログラム／消去マージンをもたらす；
    請求項１１に記載の不揮発性メモリ。
18. 不揮発性メモリセルをプログラム／消去する方法であって：
    前記不揮発性メモリセルの所望の記憶特性を決定する段階；
    前記所望の記憶特性に対して、複数のプログラム／消去法から１つのプログラム／消去法を選択する段階；及び
    選択されたプログラム／消去法を実行する段階；
    を有する方法。
19. 前記所望の記憶特性を決定する段階は、保持力及び耐久性のうちの一方を選択することを有する、請求項１８に記載の方法。
20. 前記複数のプログラム／消去法は、保持力のためのプログラム／消去法及び耐久性のためのプログラム／消去法を有し；且つ
    前記保持力のためのプログラム／消去法は、前記耐久性のためのプログラム／消去法よりも、大きいストレスを発生させる；
    請求項１９に記載の方法。

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