JPH10106276A - 半導体集積回路及びデータ処理システム - Google Patents
半導体集積回路及びデータ処理システムInfo
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Abstract
(57)【要約】
【課題】 不揮発性メモリセルに対する書き込み動作を
高速化する 【解決手段】 フラッシュメモリは、第１のしきい値電
圧を持つ前記不揮発性メモリセルのしきい値電圧が第２
のしきい値電圧に変化されるまで不揮発性メモリセルに
パルス状電圧を与える。前記パルス状電圧の印加毎に変
化される不揮発性メモリセルのしきい値電圧の変化量が
相対的に大きくされる第１の書込みモード（粗い書込
み）と相対的に小さくされる第２の書込みモード（高精
度書込み）とを有する。メモリセルのしきい値電圧を変
化させるのに必要なパルスの数は、粗い書込みモードの
方が少ない。このため、粗い書込みモードを用いた場合
のベリファイ回数の方が少なく、これによって全体とし
ての書込み動作が高速化される。
高速化する 【解決手段】 フラッシュメモリは、第１のしきい値電
圧を持つ前記不揮発性メモリセルのしきい値電圧が第２
のしきい値電圧に変化されるまで不揮発性メモリセルに
パルス状電圧を与える。前記パルス状電圧の印加毎に変
化される不揮発性メモリセルのしきい値電圧の変化量が
相対的に大きくされる第１の書込みモード（粗い書込
み）と相対的に小さくされる第２の書込みモード（高精
度書込み）とを有する。メモリセルのしきい値電圧を変
化させるのに必要なパルスの数は、粗い書込みモードの
方が少ない。このため、粗い書込みモードを用いた場合
のベリファイ回数の方が少なく、これによって全体とし
ての書込み動作が高速化される。
Description
【０００１】
【発明の属する技術分野】本発明は、
【０００２】
【従来の技術】フラッシュメモリについて記載された文
献の例としては、1994 Symposium onVLSI Circuits, Di
gest of Technical Papers, pp61-62.がある。
献の例としては、1994 Symposium onVLSI Circuits, Di
gest of Technical Papers, pp61-62.がある。
【０００３】フラッシュメモリにおいて、そのメモリセ
ルのしきい値電圧が高い状態を例えば消去状態、低い側
状態を書込み（プログラム）状態として定義することが
できる。この場合、例えばワード線単位で一括して消去
動作を行った後、書込みを行うことができる。消去動作
及び書き込み動作では、しきい値電圧の変化が不所望に
大きくならないように、所望のしきい値電圧を得られる
まで、パルス状の電圧印加とベリファイが繰り返し行な
われる。
ルのしきい値電圧が高い状態を例えば消去状態、低い側
状態を書込み（プログラム）状態として定義することが
できる。この場合、例えばワード線単位で一括して消去
動作を行った後、書込みを行うことができる。消去動作
及び書き込み動作では、しきい値電圧の変化が不所望に
大きくならないように、所望のしきい値電圧を得られる
まで、パルス状の電圧印加とベリファイが繰り返し行な
われる。
【０００４】消去状態のしきい値電圧から書き込み状態
のしきい値電圧へ電圧を印加して移行させるとき、しき
い値電圧が書き込み状態に近づくにつれて、しきい値電
圧が変化しにくくなる。このため、同じパルス幅を印加
していると、しきい値電圧はほとんど変化していないの
にベリファイ動作ばかりしているという状態となる。こ
のため、一定の書き込み電圧レベルを用いて書き込みを
行う場合には、しきい値電圧が書き込み状態に近づくに
つれてパルス幅を長くしてやる。パルス幅を漸次長くす
る代わりに、電圧を徐々に高くしていってもよい。
のしきい値電圧へ電圧を印加して移行させるとき、しき
い値電圧が書き込み状態に近づくにつれて、しきい値電
圧が変化しにくくなる。このため、同じパルス幅を印加
していると、しきい値電圧はほとんど変化していないの
にベリファイ動作ばかりしているという状態となる。こ
のため、一定の書き込み電圧レベルを用いて書き込みを
行う場合には、しきい値電圧が書き込み状態に近づくに
つれてパルス幅を長くしてやる。パルス幅を漸次長くす
る代わりに、電圧を徐々に高くしていってもよい。
【０００５】例えば、電源電圧Ｖｃｃ例えば３．３Ｖに
対して、書き込みレベル（書き込み時のベリファイワー
ド線電圧と等価）を例えば１．５Ｖとし、書き込みパル
スあたりメモリセルのしきい値電圧が０．１Ｖ〜０．２
Ｖ変化するようにして高精度書き込みを実現していた。
対して、書き込みレベル（書き込み時のベリファイワー
ド線電圧と等価）を例えば１．５Ｖとし、書き込みパル
スあたりメモリセルのしきい値電圧が０．１Ｖ〜０．２
Ｖ変化するようにして高精度書き込みを実現していた。
【０００６】
【発明が解決しようとする課題】従来は、電源電圧が例
えば３．３Ｖに対し、書き込みレベルはその大凡半分の
例えば１．５Ｖとされていた。この電圧にセンスアンプ
で検知するのに必要な電流差を得るためのしきい値電圧
差を加えたものが消去状態の最低電圧（Ｖｅｖ）とされ
る。消去時にはメモリセルのしきい値電圧がＶｅｖ以上
になったか否かを検出して消去パルス印加を制御する。
書き込み電圧を下げ、これによってＶｅｖもできるだけ
下げることで低電圧動作と高信頼化を図ることができ
る。
えば３．３Ｖに対し、書き込みレベルはその大凡半分の
例えば１．５Ｖとされていた。この電圧にセンスアンプ
で検知するのに必要な電流差を得るためのしきい値電圧
差を加えたものが消去状態の最低電圧（Ｖｅｖ）とされ
る。消去時にはメモリセルのしきい値電圧がＶｅｖ以上
になったか否かを検出して消去パルス印加を制御する。
書き込み電圧を下げ、これによってＶｅｖもできるだけ
下げることで低電圧動作と高信頼化を図ることができ
る。
【０００７】しかし、メモリセルの特性は、書き込み時
に印加する電圧が同じときに、消去状態から書き込み状
態のしきい値電圧に達するのに必要な時間は３桁ほどば
らついてしまうのが実状である。このような条件でメモ
リセルの書き込みを行なうと、メモリセルの通常の特性
ばらつきでは、メモリセルのしきい値電圧変化が０．２
Ｖ以下となる書き込みパルス（幅、電圧）としておかな
いとメモリセルによってはしきい値電圧が０Ｖ以下とな
る場合があった。３桁のばらつきは等価的なしきい値電
圧のばらつきに換算すると３Ｖ程度となる。よって、書
き込み状態にされるまでの時間が最も短いメモリセルの
しきい値電圧が書き込み状態になってから、もっとも遅
いメモリセルのしきい値電圧が書き込み状態になるまで
に、１書き込みパルス当たりのしきい値電圧の変化量は
0.2Vの変化であるから単純に計算して、１５回のパルス
の印加が必要となる。このパルス毎にしきい値電圧が所
望の値になったかどうかを判定するベリファイ動作が必
要となり、これが書き込み時間の大きなオーバーヘッド
となっていた。
に印加する電圧が同じときに、消去状態から書き込み状
態のしきい値電圧に達するのに必要な時間は３桁ほどば
らついてしまうのが実状である。このような条件でメモ
リセルの書き込みを行なうと、メモリセルの通常の特性
ばらつきでは、メモリセルのしきい値電圧変化が０．２
Ｖ以下となる書き込みパルス（幅、電圧）としておかな
いとメモリセルによってはしきい値電圧が０Ｖ以下とな
る場合があった。３桁のばらつきは等価的なしきい値電
圧のばらつきに換算すると３Ｖ程度となる。よって、書
き込み状態にされるまでの時間が最も短いメモリセルの
しきい値電圧が書き込み状態になってから、もっとも遅
いメモリセルのしきい値電圧が書き込み状態になるまで
に、１書き込みパルス当たりのしきい値電圧の変化量は
0.2Vの変化であるから単純に計算して、１５回のパルス
の印加が必要となる。このパルス毎にしきい値電圧が所
望の値になったかどうかを判定するベリファイ動作が必
要となり、これが書き込み時間の大きなオーバーヘッド
となっていた。
【０００８】本発明の目的は、不揮発性メモリセルに対
する書き込み動作を高速化することにある。
する書き込み動作を高速化することにある。
【０００９】本発明の別の目的は、不揮発性メモリセル
に対する書き込み動作の高速化と、データ保持の高信頼
性とを両立することにある。
に対する書き込み動作の高速化と、データ保持の高信頼
性とを両立することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１２】すなわち、フラッシュメモリのような半導
体集積回路は、電気的消去及び書込み可能な不揮発性メ
モリセルを複数個備え、第１のしきい値電圧を持つ前記
不揮発性メモリセルのしきい値電圧が第２のしきい値電
圧に変化されるまで不揮発性メモリセルにパルス状電圧
を与えるための制御手段を含む。前記前記制御手段は、
前記パルス状電圧の印加毎に変化される不揮発性メモリ
セルのしきい値電圧の変化量が相対的に大きくされる第
１の動作モードと相対的に小さくされる第２の動作モー
ドとを有する。
体集積回路は、電気的消去及び書込み可能な不揮発性メ
モリセルを複数個備え、第１のしきい値電圧を持つ前記
不揮発性メモリセルのしきい値電圧が第２のしきい値電
圧に変化されるまで不揮発性メモリセルにパルス状電圧
を与えるための制御手段を含む。前記前記制御手段は、
前記パルス状電圧の印加毎に変化される不揮発性メモリ
セルのしきい値電圧の変化量が相対的に大きくされる第
１の動作モードと相対的に小さくされる第２の動作モー
ドとを有する。
【００１３】例えば、第１の動作モード（粗い書込み）
における書込み電圧パルスのワンパルス当たりのメモリ
セルしきい値電圧変化量をΔVth1、第２の動作モード
（高精度書込み）における前記ワンパルス当たりのしき
い値電圧変化量をΔVth2とする。この時、不揮発性メモ
リセルのしきい値電圧分布における消去状態の最低しき
い値と書込み状態の最高しきい値との電圧差（セルウイ
ンドウ）を固定して考えた時、メモリセルのしきい値電
圧を変化させるのに必要なパルスの数は、ΔVth1の場合
の方がΔVth2の場合よりも少ない。このため、第1の動
作モード（ΔVth1）を用いた場合のベリファイ回数は、
第2の動作モード（ΔVth2）を用いた場合よりも少な
い。書込み時間は、メモリセルそのもののしきい値電圧
を変化させる時間とベリファイを行なう時間などのオー
バーヘッド時間との和となる。よって、ベリファイ回数
が少ないほうがオーバーヘッド時間が少ないので全体と
しての書込み動作は高速化される。
における書込み電圧パルスのワンパルス当たりのメモリ
セルしきい値電圧変化量をΔVth1、第２の動作モード
（高精度書込み）における前記ワンパルス当たりのしき
い値電圧変化量をΔVth2とする。この時、不揮発性メモ
リセルのしきい値電圧分布における消去状態の最低しき
い値と書込み状態の最高しきい値との電圧差（セルウイ
ンドウ）を固定して考えた時、メモリセルのしきい値電
圧を変化させるのに必要なパルスの数は、ΔVth1の場合
の方がΔVth2の場合よりも少ない。このため、第1の動
作モード（ΔVth1）を用いた場合のベリファイ回数は、
第2の動作モード（ΔVth2）を用いた場合よりも少な
い。書込み時間は、メモリセルそのもののしきい値電圧
を変化させる時間とベリファイを行なう時間などのオー
バーヘッド時間との和となる。よって、ベリファイ回数
が少ないほうがオーバーヘッド時間が少ないので全体と
しての書込み動作は高速化される。
【００１４】前記第１の動作モードにおけるメモリセル
への書込みレベル（しきい値電圧）は第２の動作モード
におけるそれよりも高くされることが望ましい。すなわ
ち、、前記しきい値電圧の変化量が相対的に大きなΔVT
h1の場合は書込み状態のしきい値分布が、第２の動作モ
ードにおけるΔVTh2の場合の書込み状態のしきい値分布
よりも大きくなる。よって、デプリートするのを避ける
ためにはそのようにすることが望ましい。換言すれば、
第１の動作モード（粗い書込み）による書込みベリファ
イ電圧は第２の動作モード（高精度な書込み）による書
込みベリファイ電圧よりもレベルを高くすることが望ま
しい。前記セルウインドウを第１の動作モードと第２の
動作モードの場合で等しくしなくても、第1の動作モー
ドで書込まれたメモリセルに対する消去レベルは第2の
動作モードで書込まれたメモリセルの消去レベルよりも
高くされる傾向を採る。よって、情報保持時の電界は第
２の書込み動作モードで書込まれたメモリセルの方が小
さく、情報保持時間は長くなる。即ち、第２の動作モー
ドで書き込みされたメモリセルの方が情報保持性能は良
好であり、この意味において、第２の動作モードは高精
度な書込みであると、位置付けられる。
への書込みレベル（しきい値電圧）は第２の動作モード
におけるそれよりも高くされることが望ましい。すなわ
ち、、前記しきい値電圧の変化量が相対的に大きなΔVT
h1の場合は書込み状態のしきい値分布が、第２の動作モ
ードにおけるΔVTh2の場合の書込み状態のしきい値分布
よりも大きくなる。よって、デプリートするのを避ける
ためにはそのようにすることが望ましい。換言すれば、
第１の動作モード（粗い書込み）による書込みベリファ
イ電圧は第２の動作モード（高精度な書込み）による書
込みベリファイ電圧よりもレベルを高くすることが望ま
しい。前記セルウインドウを第１の動作モードと第２の
動作モードの場合で等しくしなくても、第1の動作モー
ドで書込まれたメモリセルに対する消去レベルは第2の
動作モードで書込まれたメモリセルの消去レベルよりも
高くされる傾向を採る。よって、情報保持時の電界は第
２の書込み動作モードで書込まれたメモリセルの方が小
さく、情報保持時間は長くなる。即ち、第２の動作モー
ドで書き込みされたメモリセルの方が情報保持性能は良
好であり、この意味において、第２の動作モードは高精
度な書込みであると、位置付けられる。
【００１５】前記制御手段は、第１の動作モードで書き
込んだデータを前記第２の動作モードで書直しさせる書
き直し制御手段を有することができる。即ち、書込み時
間の短い第1の動作モードで書き込んだ後に、メモリセ
ルのしきい値電圧の分布が狭くできる第2の動作モード
で書き直しされる。書き直しは、メモリセルからデータ
を読み出し、これをセンスラッチにラッチし、ラッチさ
れたデータを第２の動作モードによる書込み対象データ
とする。
込んだデータを前記第２の動作モードで書直しさせる書
き直し制御手段を有することができる。即ち、書込み時
間の短い第1の動作モードで書き込んだ後に、メモリセ
ルのしきい値電圧の分布が狭くできる第2の動作モード
で書き直しされる。書き直しは、メモリセルからデータ
を読み出し、これをセンスラッチにラッチし、ラッチさ
れたデータを第２の動作モードによる書込み対象データ
とする。
【００１６】第１の動作モードと第２の動作モードは書
直しだけでなく、第１の動作モードによる粗い書込み
と、第２の動作モードによる高精度に書込とみを、アド
レスエリア、書き換えの累積回数などの条件によって切
換え制御することができる。
直しだけでなく、第１の動作モードによる粗い書込み
と、第２の動作モードによる高精度に書込とみを、アド
レスエリア、書き換えの累積回数などの条件によって切
換え制御することができる。
【００１７】粗い書込み専用のメモリマットと高精度書
込み専用のメモリマットを専用化することも可能であ
る。
込み専用のメモリマットを専用化することも可能であ
る。
【００１８】前記第１の動作モードにおける書込みデー
タを２値データとし、前記第２の動作モードにおける書
込みデータを多値データとすることも可能である。この
とき、書き直し制御のための手段は、第１の動作モード
で書込まれた２値データを、第２の動作モードで多値デ
ータに書直しすることができる、半導体集積回路は、上
記第１の動作モードで実現される粗い書込みだけを書込
みモードとして持つことができる。即ち、半導体集積回
路は、電気的消去及び書込み可能な不揮発性メモリセル
を複数個備え、第１のしきい値電圧を持つ前記不揮発性
メモリセルのしきい値電圧が第２のしきい値電圧に変化
されるまで不揮発性メモリセルにパルス状電圧を与える
ための制御手段を含む。このとき、前記制御手段は、前
記第２のしきい値電圧を、電源電圧よりも低くかつ電源
電圧の半分以上の範囲の電圧に制御する。
タを２値データとし、前記第２の動作モードにおける書
込みデータを多値データとすることも可能である。この
とき、書き直し制御のための手段は、第１の動作モード
で書込まれた２値データを、第２の動作モードで多値デ
ータに書直しすることができる、半導体集積回路は、上
記第１の動作モードで実現される粗い書込みだけを書込
みモードとして持つことができる。即ち、半導体集積回
路は、電気的消去及び書込み可能な不揮発性メモリセル
を複数個備え、第１のしきい値電圧を持つ前記不揮発性
メモリセルのしきい値電圧が第２のしきい値電圧に変化
されるまで不揮発性メモリセルにパルス状電圧を与える
ための制御手段を含む。このとき、前記制御手段は、前
記第２のしきい値電圧を、電源電圧よりも低くかつ電源
電圧の半分以上の範囲の電圧に制御する。
【００１９】書込みモードとして粗い書込みモードだけ
を持つ半導体集積回路の別の観点によれば、前記制御手
段は、電源電圧が３．３Ｖ近傍のとき、前記第２のしき
い値電圧を、３．３Ｖよりも低くかつ２Ｖ以上の範囲の
電圧に制御する。
を持つ半導体集積回路の別の観点によれば、前記制御手
段は、電源電圧が３．３Ｖ近傍のとき、前記第２のしき
い値電圧を、３．３Ｖよりも低くかつ２Ｖ以上の範囲の
電圧に制御する。
【００２０】このとき、前記制御手段は、１回のパルス
状電圧によるしきい値電圧の変化量を０．４Ｖ以上とす
ることができる。別の観点では、前記制御手段は、１回
のパルス状電圧によるしきい値電圧の変化量を、前記第
１のしきい値電圧と第２のしきい値電圧との電圧差の１
／３以上とすることができる。
状電圧によるしきい値電圧の変化量を０．４Ｖ以上とす
ることができる。別の観点では、前記制御手段は、１回
のパルス状電圧によるしきい値電圧の変化量を、前記第
１のしきい値電圧と第２のしきい値電圧との電圧差の１
／３以上とすることができる。
【００２１】ＮＡＮＤ型に代表されるメモリアレイ構成
を有する半導体集積回路の場合に、書込みモードとして
粗い書込みモードだけを持つ観点によれば、当該半導体
集積回路は、電気的消去及び書込み可能な不揮発性メモ
リセルを複数個備え、第１のしきい値電圧を持つ前記不
揮発性メモリセルのしきい値電圧が第２のしきい値電圧
に変化されるまで不揮発性メモリセルにパルス状電圧を
与えるための制御手段を含み、読み出し動作では非選択
の不揮発性メモリセルにこれをオン状態にするための制
御電圧を与える。このとき、前記制御手段は、前記第２
のしきい値電圧を、前記制御電圧との電圧差が当該制御
電圧よりも低くかつ電源電圧の半分以上の範囲の電圧に
するように制御する。或いは、前記制御手段は、電源電
圧が３．３Ｖ近傍のとき、前記第２のしきい値電圧を、
前記制御電圧との電圧差が３．３Ｖよりも低くかつ２Ｖ
以上の範囲の電圧にするように制御する。
を有する半導体集積回路の場合に、書込みモードとして
粗い書込みモードだけを持つ観点によれば、当該半導体
集積回路は、電気的消去及び書込み可能な不揮発性メモ
リセルを複数個備え、第１のしきい値電圧を持つ前記不
揮発性メモリセルのしきい値電圧が第２のしきい値電圧
に変化されるまで不揮発性メモリセルにパルス状電圧を
与えるための制御手段を含み、読み出し動作では非選択
の不揮発性メモリセルにこれをオン状態にするための制
御電圧を与える。このとき、前記制御手段は、前記第２
のしきい値電圧を、前記制御電圧との電圧差が当該制御
電圧よりも低くかつ電源電圧の半分以上の範囲の電圧に
するように制御する。或いは、前記制御手段は、電源電
圧が３．３Ｖ近傍のとき、前記第２のしきい値電圧を、
前記制御電圧との電圧差が３．３Ｖよりも低くかつ２Ｖ
以上の範囲の電圧にするように制御する。
【００２２】前述のように、メモリセルの特性は、書き
込み時に印加する電圧が同じときに、消去状態から書込
み状態のしきい値電圧に達するのに必要な時間で３桁ほ
どばらついてしまう。このような条件でメモリセルの書
き込みを行なうと、メモリセルの通常の特性ばらつきで
は、メモリセルのしきい値電圧変化ΔVth1が0.2V以下と
なる書き込みパルス（幅、電圧）としておかないとメモ
リセルによってはしきい値電圧が0V以下となる場合があ
ると考えられる。このとき、高速に書き込むためには、
パルス幅を長くするか電圧を高くするかして、１回の書
き込みパルス当たりの変化量ΔVth1を大きくする。しか
し、これによってメモリセルがディプリートしやすくな
る。これを防ぐために、書き込みレベルを高くする。例
えば、電源電圧が３．３Ｖ程度のとき、書込み状態のし
きい値電圧を２．０Ｖ程度にすると、ΔVth1を０．４Ｖ
にすることができる。上述の３桁のばらつきを仮定する
と、３Ｖのしきい値電圧ばらつきと等価であるから8回
のパルスで良いことになる。それだけベリファイ動作の
回数が少なくなるので高速に書き込むことができる。即
ち、書き込みレベルを従来は電源電圧の１／２以下にし
ようとしていたのに対して、１／２以上とする。
込み時に印加する電圧が同じときに、消去状態から書込
み状態のしきい値電圧に達するのに必要な時間で３桁ほ
どばらついてしまう。このような条件でメモリセルの書
き込みを行なうと、メモリセルの通常の特性ばらつきで
は、メモリセルのしきい値電圧変化ΔVth1が0.2V以下と
なる書き込みパルス（幅、電圧）としておかないとメモ
リセルによってはしきい値電圧が0V以下となる場合があ
ると考えられる。このとき、高速に書き込むためには、
パルス幅を長くするか電圧を高くするかして、１回の書
き込みパルス当たりの変化量ΔVth1を大きくする。しか
し、これによってメモリセルがディプリートしやすくな
る。これを防ぐために、書き込みレベルを高くする。例
えば、電源電圧が３．３Ｖ程度のとき、書込み状態のし
きい値電圧を２．０Ｖ程度にすると、ΔVth1を０．４Ｖ
にすることができる。上述の３桁のばらつきを仮定する
と、３Ｖのしきい値電圧ばらつきと等価であるから8回
のパルスで良いことになる。それだけベリファイ動作の
回数が少なくなるので高速に書き込むことができる。即
ち、書き込みレベルを従来は電源電圧の１／２以下にし
ようとしていたのに対して、１／２以上とする。
【００２３】前記パルス状電圧のパルス幅の最小値（書
込み動作における最初の書込み電圧を与える期間を決定
する）を調整可能なトリミング手段を半導体集積回路に
採用することができる。前記トリミング手段は更に、前
記パルス状電圧のパルス幅の漸次増加率を調整可能にす
ることができる。ある半導体集積回路チップを別の半導
体集積回路チップと同じパルス幅で最初の書込み電圧印
加を行った場合には、実質的にしきい値電圧が殆ど変化
されない無駄な書込み及びベリファイを何回も経なけれ
ばならず、書込み効率が著しく低下することがある。最
小の書込み電圧パルス幅をトリミング可能であれば、プ
ロセスばらつきによるメモリセルの特性の相違を、フラ
ッシュメモリチップのような半導体集積回路チップ間で
揃えること、若しくは最適化することが可能になる。す
なわち、メモリセルのしきい値電圧のシフト量は、書込
み電圧が同一であっても、プロセスばらつきなどによっ
て微妙に異なることが予想される。このような特性の相
違を、フラッシュメモリチップのような半導体集積回路
のウェーハプロセス等の検査工程で調整可能にすること
は、高速書込みを可能にする上で重要である。
込み動作における最初の書込み電圧を与える期間を決定
する）を調整可能なトリミング手段を半導体集積回路に
採用することができる。前記トリミング手段は更に、前
記パルス状電圧のパルス幅の漸次増加率を調整可能にす
ることができる。ある半導体集積回路チップを別の半導
体集積回路チップと同じパルス幅で最初の書込み電圧印
加を行った場合には、実質的にしきい値電圧が殆ど変化
されない無駄な書込み及びベリファイを何回も経なけれ
ばならず、書込み効率が著しく低下することがある。最
小の書込み電圧パルス幅をトリミング可能であれば、プ
ロセスばらつきによるメモリセルの特性の相違を、フラ
ッシュメモリチップのような半導体集積回路チップ間で
揃えること、若しくは最適化することが可能になる。す
なわち、メモリセルのしきい値電圧のシフト量は、書込
み電圧が同一であっても、プロセスばらつきなどによっ
て微妙に異なることが予想される。このような特性の相
違を、フラッシュメモリチップのような半導体集積回路
のウェーハプロセス等の検査工程で調整可能にすること
は、高速書込みを可能にする上で重要である。
【００２４】尚、メモリセルアレイに形式によっては、
前記パルス状電圧の最小値を調整したり、前記パルス状
電圧の漸次増加率を調整したりするトリミング手段を採
用することができる。
前記パルス状電圧の最小値を調整したり、前記パルス状
電圧の漸次増加率を調整したりするトリミング手段を採
用することができる。
【００２５】前記フラッシュメモリのような半導体集積
回路はディジタルスチルカメラを構成するためのデータ
処理装置に適用できる。即ち、このデータ処理装置は、
撮像手段と、前記半導体集積回路と、前記撮像手段で得
られた画像データを前記第１の動作モードで逐次前記半
導体集積回路に格納させる指示を与えると共に、半導体
集積回路に第１の動作モードで格納された画像データ
を、前記撮像手段による撮像処理の休止期間を利用し
て、前記第２の動作モードにより多値データで半導体集
積回路に書直しさせるモード制御手段とを含む。
回路はディジタルスチルカメラを構成するためのデータ
処理装置に適用できる。即ち、このデータ処理装置は、
撮像手段と、前記半導体集積回路と、前記撮像手段で得
られた画像データを前記第１の動作モードで逐次前記半
導体集積回路に格納させる指示を与えると共に、半導体
集積回路に第１の動作モードで格納された画像データ
を、前記撮像手段による撮像処理の休止期間を利用し
て、前記第２の動作モードにより多値データで半導体集
積回路に書直しさせるモード制御手段とを含む。
【００２６】前記フラッシュメモリのような半導体集積
回路はＰＣカードを構成するためのデータ処理装置に適
用できる。即ち、ＰＣカードを構成するためのデータ処
理装置は、前記フラッシュメモリチップのような半導体
集積回路と、ＰＣカードへの外部電源の供給時は前記半
導体集積回路に対する書込み動作を前記第１の動作モー
ドとし、ＰＣカードへの外部電源の遮断に呼応して、前
記半導体集積回路に第１の動作モードで書込まれている
データを前記第２の動作モードにより多値データで半導
体集積回路に書直しさせるモード制御手段とを含む。
回路はＰＣカードを構成するためのデータ処理装置に適
用できる。即ち、ＰＣカードを構成するためのデータ処
理装置は、前記フラッシュメモリチップのような半導体
集積回路と、ＰＣカードへの外部電源の供給時は前記半
導体集積回路に対する書込み動作を前記第１の動作モー
ドとし、ＰＣカードへの外部電源の遮断に呼応して、前
記半導体集積回路に第１の動作モードで書込まれている
データを前記第２の動作モードにより多値データで半導
体集積回路に書直しさせるモード制御手段とを含む。
【００２７】そのようなデータ処理システムにおいて
は、フラッシュメモリのような半導体集積回路の不揮発
性メモリセルへのデータの高速書込みを実現出来るとと
もに、保持されたデータ保持の信頼性を高めることがで
きる。
は、フラッシュメモリのような半導体集積回路の不揮発
性メモリセルへのデータの高速書込みを実現出来るとと
もに、保持されたデータ保持の信頼性を高めることがで
きる。
【００２８】
【発明の実施の形態】本発明の一例に係るフラッシュメ
モリの個々の特徴的な内容を説明する前に、当該フラッ
シュメモの構成を、「センスラッチを中心としたフラッ
シュメモリの構成」、「ＡＮＤ型メモリセルアレイ」、
「メモリセルに対する電圧印加態様」、「フラッシュメ
モリのチップ構成」の順に、先ず、概略的に説明する。
モリの個々の特徴的な内容を説明する前に、当該フラッ
シュメモの構成を、「センスラッチを中心としたフラッ
シュメモリの構成」、「ＡＮＤ型メモリセルアレイ」、
「メモリセルに対する電圧印加態様」、「フラッシュメ
モリのチップ構成」の順に、先ず、概略的に説明する。
【００２９】〔1-1．センスラッチを中心としたフラッ
シュメモリの構成〕図５３にはフラッシュメモリの構成
がセンスラッチとプリチャージ回路を主体に示されてい
る。１及び２で示されるものはメモリマットである。メ
モリマット１，２は電気的に書き換え可能な複数個のメ
モリセルＭＣ（代表的に１個図示されている）を有す
る。１個のメモリセルは、コントロールゲート、フロー
ティングゲート、ソース及びドレインを持ち電気的に書
き換え可能な１個のトランジスタ（メモリセルトランジ
スタ）によって構成される。メモリセルＭＣのレイアウ
ト構造は、特に制限されないが、所謂ＡＮＤ型とされ
る。ＡＮＤ型の構成では、複数個の前記メモリセルトラ
ンジスタがそれらに共通のソース及びドレインを構成す
る夫々の拡散層（半導体領域）を介して並列配置され、
ドレインを構成する拡散層は選択トランジスタ１０を介
してビット線ＢＬＵに、ソースを構成する拡散層は選択
トランジスタ１１を介してソース線１２に結合されてい
る。ＡＮＤ型メモリセル構造の詳細については後で説明
する。ＳｉＳは選択トランジスタ１１のスイッチ制御信
号、ＳｉＤは選択トランジスタ１０のスイッチ制御信号
である。ＷＬはメモリセルＭＣのコントロールゲートに
結合されるワード線である。
シュメモリの構成〕図５３にはフラッシュメモリの構成
がセンスラッチとプリチャージ回路を主体に示されてい
る。１及び２で示されるものはメモリマットである。メ
モリマット１，２は電気的に書き換え可能な複数個のメ
モリセルＭＣ（代表的に１個図示されている）を有す
る。１個のメモリセルは、コントロールゲート、フロー
ティングゲート、ソース及びドレインを持ち電気的に書
き換え可能な１個のトランジスタ（メモリセルトランジ
スタ）によって構成される。メモリセルＭＣのレイアウ
ト構造は、特に制限されないが、所謂ＡＮＤ型とされ
る。ＡＮＤ型の構成では、複数個の前記メモリセルトラ
ンジスタがそれらに共通のソース及びドレインを構成す
る夫々の拡散層（半導体領域）を介して並列配置され、
ドレインを構成する拡散層は選択トランジスタ１０を介
してビット線ＢＬＵに、ソースを構成する拡散層は選択
トランジスタ１１を介してソース線１２に結合されてい
る。ＡＮＤ型メモリセル構造の詳細については後で説明
する。ＳｉＳは選択トランジスタ１１のスイッチ制御信
号、ＳｉＤは選択トランジスタ１０のスイッチ制御信号
である。ＷＬはメモリセルＭＣのコントロールゲートに
結合されるワード線である。
【００３０】図５３では夫々のメモリマットに含まれる
ビット線ＢＬＵ，ＢＬＤを代表的に夫々１本づつ示して
いる。これに呼応して左右のビット線ＢＬＵ，ＢＬＤに
共有される一つのセンスラッチ３が代表的に示されてい
る。特に制限されないが、一つのセンスラッチ３に応ず
る左右のビット線ＢＬＵ，ＢＬＤに関する構成は当該セ
ンスラッチ３を中心に鏡面対称構造とされる。４，５で
示されるものはビット線ＢＬＵ，ＢＬＤに設けられたプ
リチャージ回路である。
ビット線ＢＬＵ，ＢＬＤを代表的に夫々１本づつ示して
いる。これに呼応して左右のビット線ＢＬＵ，ＢＬＤに
共有される一つのセンスラッチ３が代表的に示されてい
る。特に制限されないが、一つのセンスラッチ３に応ず
る左右のビット線ＢＬＵ，ＢＬＤに関する構成は当該セ
ンスラッチ３を中心に鏡面対称構造とされる。４，５で
示されるものはビット線ＢＬＵ，ＢＬＤに設けられたプ
リチャージ回路である。
【００３１】前記センスラッチ３は、一対のＣＭＯＳイ
ンバータから成るスタティックラッチ、即ち相互に一方
のＣＭＯＳインバータの入力端子を他方のＣＭＯＳイン
バータの出力端子に結合して成る回路によって構成さ
れ、一方のＣＭＯＳインバータの出力がプリチャージ回
路４を介してビット線ＢＬＵに、他方にＣＭＯＳインバ
ータの出力がプリチャージ回路５を介してビット線ＢＬ
Ｄに結合されている。センスラッチ３の動作電源はＳＬ
Ｐ，ＳＬＮとされる。センスラッチ３はカラム選択ゲー
トトランジスタ６，７から供給される書込みデータをラ
ッチし、或いは、読み出し又はベリファイ動作において
セットＭＯＳトランジスタ４３，５３の状態に応じて初
期データをラッチ、また、左右のビット線ＢＬＵ，ＢＬ
Ｄの状態に応じたセンス動作などを行なう。
ンバータから成るスタティックラッチ、即ち相互に一方
のＣＭＯＳインバータの入力端子を他方のＣＭＯＳイン
バータの出力端子に結合して成る回路によって構成さ
れ、一方のＣＭＯＳインバータの出力がプリチャージ回
路４を介してビット線ＢＬＵに、他方にＣＭＯＳインバ
ータの出力がプリチャージ回路５を介してビット線ＢＬ
Ｄに結合されている。センスラッチ３の動作電源はＳＬ
Ｐ，ＳＬＮとされる。センスラッチ３はカラム選択ゲー
トトランジスタ６，７から供給される書込みデータをラ
ッチし、或いは、読み出し又はベリファイ動作において
セットＭＯＳトランジスタ４３，５３の状態に応じて初
期データをラッチ、また、左右のビット線ＢＬＵ，ＢＬ
Ｄの状態に応じたセンス動作などを行なう。
【００３２】前記プリチャージ回路４（５）は、ビット
線ＢＬＵ（ＢＬＤ）とセンスラッチ３とを結ぶ信号伝達
経路の途中に介在された転送ＭＯＳトランジスタ４０
（５０）を有し、このＭＯＳトランジスタ４０（５０）
を挟んでセンスラッチ３の入出力端子にゲートが結合さ
れたフィードバックＭＯＳトランジスタ４１（５１）
と、前記転送ＭＯＳトランジスタ４０（５０）を挟んで
ビット線ＢＬＵ（ＢＬＤ）にソースが結合されたＭＯＳ
トランジスタ４２（５２）とが直列配置され、フィード
バックＭＯＳトランジスタ４１（５１）のドレインには
電圧ＵＰＣが供給される。
線ＢＬＵ（ＢＬＤ）とセンスラッチ３とを結ぶ信号伝達
経路の途中に介在された転送ＭＯＳトランジスタ４０
（５０）を有し、このＭＯＳトランジスタ４０（５０）
を挟んでセンスラッチ３の入出力端子にゲートが結合さ
れたフィードバックＭＯＳトランジスタ４１（５１）
と、前記転送ＭＯＳトランジスタ４０（５０）を挟んで
ビット線ＢＬＵ（ＢＬＤ）にソースが結合されたＭＯＳ
トランジスタ４２（５２）とが直列配置され、フィード
バックＭＯＳトランジスタ４１（５１）のドレインには
電圧ＵＰＣが供給される。
【００３３】前記ＭＯＳトランジスタ４１（５１）はＭ
ＯＳトランジスタ４０（５０）がオフ状態のときセンス
ラッチ３の入出力端子のレベルに応じてスイッチ制御さ
れる。トランジスタ４２（５２）は信号ＰＣＵ（ＰＣ
Ｄ）のレベルに応じてコンダクタンス制御され、それに
応じたレベルを電圧ＵＰＣに基づいてビット線ＢＬＵ
（ＢＬＤ）に供給する。
ＯＳトランジスタ４０（５０）がオフ状態のときセンス
ラッチ３の入出力端子のレベルに応じてスイッチ制御さ
れる。トランジスタ４２（５２）は信号ＰＣＵ（ＰＣ
Ｄ）のレベルに応じてコンダクタンス制御され、それに
応じたレベルを電圧ＵＰＣに基づいてビット線ＢＬＵ
（ＢＬＤ）に供給する。
【００３４】上記プリチャージ回路４，５は、読み出
し、消去ベリファイ及び書込みベリファイ動作の前にビ
ット線ＢＬＵ，ＢＬＤのレベルを望ましいレベルにプリ
チャージする。ＭＯＳトランジスタ４Ａ，５Ａはセンス
ラッチ３のためのリファレンスレベルをビット線ＢＬ
Ｕ，ＢＬＤに供給するためのトランジスタである。
し、消去ベリファイ及び書込みベリファイ動作の前にビ
ット線ＢＬＵ，ＢＬＤのレベルを望ましいレベルにプリ
チャージする。ＭＯＳトランジスタ４Ａ，５Ａはセンス
ラッチ３のためのリファレンスレベルをビット線ＢＬ
Ｕ，ＢＬＤに供給するためのトランジスタである。
【００３５】図５３において８，９で示されるものは書
込み・消去状態を判定するためのＭＯＳトランジスタで
ある。前記ＭＯＳトランジスタ８，９はそのゲートが対
応するビット線に、そのソースが接地電位に結合され
る。図５３に代表的に示された１個のセンスラッチ３を
中心としたビット線ＢＬＵ，ＢＬＤに係る構成は実際に
は多数存在されている。センスラッチ３を挟んで図５３
の左側のトランジスタ８のドレインは全て共通接続さ
れ、ビット線ＢＬＵに代表される左側のビット線の状態
（レベル）に応じた電流ＥＣＵを発生する。同様に、セ
ンスラッチ３を挟んで図５３の右側のトランジスタ９の
ドレインも全て共通接続され、ビット線ＢＬＤに代表さ
れる右側のビット線の状態（レベル）に応じた電流ＥＣ
Ｄを発生する。特に図示はしないが、電流ＥＣＵ（ＥＣ
Ｄ）の変化に基づいてセンスラッチ３の左（右）側の全
てのビット線ＢＬＵ（ＢＬＤ）の状態が同じ状態になっ
たかを検出する電流センス型のアンプが設けられてい
る。このアンプは、消去ベリファイ又は書込みベリファ
イの対象とされる全てのメモリセルが所定のしきい値電
圧になったかを検出するのに用いられる。
込み・消去状態を判定するためのＭＯＳトランジスタで
ある。前記ＭＯＳトランジスタ８，９はそのゲートが対
応するビット線に、そのソースが接地電位に結合され
る。図５３に代表的に示された１個のセンスラッチ３を
中心としたビット線ＢＬＵ，ＢＬＤに係る構成は実際に
は多数存在されている。センスラッチ３を挟んで図５３
の左側のトランジスタ８のドレインは全て共通接続さ
れ、ビット線ＢＬＵに代表される左側のビット線の状態
（レベル）に応じた電流ＥＣＵを発生する。同様に、セ
ンスラッチ３を挟んで図５３の右側のトランジスタ９の
ドレインも全て共通接続され、ビット線ＢＬＤに代表さ
れる右側のビット線の状態（レベル）に応じた電流ＥＣ
Ｄを発生する。特に図示はしないが、電流ＥＣＵ（ＥＣ
Ｄ）の変化に基づいてセンスラッチ３の左（右）側の全
てのビット線ＢＬＵ（ＢＬＤ）の状態が同じ状態になっ
たかを検出する電流センス型のアンプが設けられてい
る。このアンプは、消去ベリファイ又は書込みベリファ
イの対象とされる全てのメモリセルが所定のしきい値電
圧になったかを検出するのに用いられる。
【００３６】尚、本明細書に添付された図面においてＰ
チャンネル型ＭＯＳトランジスタはその基体ゲートに矢
印を付してＮチャンネル型ＭＯＳトランジスタと区別し
て図示してある。
チャンネル型ＭＯＳトランジスタはその基体ゲートに矢
印を付してＮチャンネル型ＭＯＳトランジスタと区別し
て図示してある。
【００３７】図５４には前記メモリマット１の詳細及び
そのＸ系選択回路の一例が示される。例えば前記メモリ
マット１は、１２８本のワード線ＷＬ(0)〜ＷＬ(127)を
一単位とする複数のブロックに分けられ、夫々のブロッ
クにおいて、選択ＭＯＳトランジスタ１１は共通の制御
信号ＳｉＳでスイッチ制御され、選択ＭＯＳトランジス
タ１０は共通の選択信号ＳｉＤによってスイッチ制御さ
れる。図示はしないが、前記メモリマット２も上記同様
に構成される。Ｘ系選択回路は、メインデコーダ１７、
ゲートデコーダ１８及びサブデコーダ１９によって構成
される。サブデコーダ１９は双方のメモリマット１，２
毎に設けられ、ワード線と一対一対応されるドライバＤ
ＲＶを備える。ドライバＤＲＶの動作電源はブロック単
位でメインデコーダ１７から供給される。メインデコー
ダ１７は、それに供給されるアドレス信号に従って排他
的に一つのブロックに対応される前記ドライバＤＲＶに
動作電源を供給する。これとともに、ドライバＤＲＶに
動作電源を供給すべきブロックの選択ＭＯＳトランジス
タ１１，１０をオン状態に制御する。ゲートデコーダ１
８はそれに供給されるアドレス信号に従って各ブロック
で１本のワード線を選択する選択信号を前記サブデコー
ダ１９のドライバに供給する。このＸ系選択回路によれ
ば、一つのブロックを選択し、選択されたブロックの中
の１本のワード線を選択レベルに駆動することができ
る。そのときの駆動レベルは、メインデコーダ１７の出
力回路の動作電源によって決定される。メモリマット２
のＸ系選択回路も上記同様に構成されている。
そのＸ系選択回路の一例が示される。例えば前記メモリ
マット１は、１２８本のワード線ＷＬ(0)〜ＷＬ(127)を
一単位とする複数のブロックに分けられ、夫々のブロッ
クにおいて、選択ＭＯＳトランジスタ１１は共通の制御
信号ＳｉＳでスイッチ制御され、選択ＭＯＳトランジス
タ１０は共通の選択信号ＳｉＤによってスイッチ制御さ
れる。図示はしないが、前記メモリマット２も上記同様
に構成される。Ｘ系選択回路は、メインデコーダ１７、
ゲートデコーダ１８及びサブデコーダ１９によって構成
される。サブデコーダ１９は双方のメモリマット１，２
毎に設けられ、ワード線と一対一対応されるドライバＤ
ＲＶを備える。ドライバＤＲＶの動作電源はブロック単
位でメインデコーダ１７から供給される。メインデコー
ダ１７は、それに供給されるアドレス信号に従って排他
的に一つのブロックに対応される前記ドライバＤＲＶに
動作電源を供給する。これとともに、ドライバＤＲＶに
動作電源を供給すべきブロックの選択ＭＯＳトランジス
タ１１，１０をオン状態に制御する。ゲートデコーダ１
８はそれに供給されるアドレス信号に従って各ブロック
で１本のワード線を選択する選択信号を前記サブデコー
ダ１９のドライバに供給する。このＸ系選択回路によれ
ば、一つのブロックを選択し、選択されたブロックの中
の１本のワード線を選択レベルに駆動することができ
る。そのときの駆動レベルは、メインデコーダ１７の出
力回路の動作電源によって決定される。メモリマット２
のＸ系選択回路も上記同様に構成されている。
【００３８】前記メモリマット１，２のＸ系選択回路は
排他的に何れか一方が選択動作される。例えば、外部か
ら供給されるアドレス信号の最下位ビット又は最上位ビ
ットに従ってメモリマット１のメインデコーダ１７又は
メモリマット２のメインデコーダ１７の何れか一方が動
作可能にされる。
排他的に何れか一方が選択動作される。例えば、外部か
ら供給されるアドレス信号の最下位ビット又は最上位ビ
ットに従ってメモリマット１のメインデコーダ１７又は
メモリマット２のメインデコーダ１７の何れか一方が動
作可能にされる。
【００３９】〔1-2．ＡＮＤ型メモリセルアレイ〕図５
５には上述のＡＮＤ型メモリセルのレイアウト構成例が
示される。同図に示されるメモリセルは２層のメタル配
線層を用いるプロセスによって形成される構造とされ、
メモリセルＭＣ及び選択ＭＯＳトランジスタ１０，１１
は並列された縦方向の拡散層と横方向に延在されたポリ
シリコン等から成るコントロールゲートとの交差位置に
形成されている。フラッシュメモリのメモリセルＭＣは
例えばＰ型基板上に構成されたＮチャンネル型ＭＯＳト
ランジスタとされる。このメモリセルＭＣは、フローテ
ィングゲート（Floating Gate）内の電荷の有る／無し
により情報を保持する事が可能である。例えばフローテ
ィングゲート内に電荷が注入されるとメモリセルのしき
い値電圧は上昇する。コントロールゲートに印加する電
圧値以上にしきい値電圧を上げる事によりメモリ電流は
流れなくなる。またフローティングゲートから電荷を放
出することによってそのしきい値電圧は低下される。コ
ントロールゲートに印加される電圧値よりもしきい値電
圧が低くされることにより、メモリ電流が流れるように
なる。例えば電流の流れる状態を"０"情報保持状態（例
えば書き込み状態）、電流の流れない状態を"１"情報保
持状態（例えば消去状態）と割り当てる事が可能とな
る。これは定義上の事であるので、逆の定義を与えても
何ら問題は無い。
５には上述のＡＮＤ型メモリセルのレイアウト構成例が
示される。同図に示されるメモリセルは２層のメタル配
線層を用いるプロセスによって形成される構造とされ、
メモリセルＭＣ及び選択ＭＯＳトランジスタ１０，１１
は並列された縦方向の拡散層と横方向に延在されたポリ
シリコン等から成るコントロールゲートとの交差位置に
形成されている。フラッシュメモリのメモリセルＭＣは
例えばＰ型基板上に構成されたＮチャンネル型ＭＯＳト
ランジスタとされる。このメモリセルＭＣは、フローテ
ィングゲート（Floating Gate）内の電荷の有る／無し
により情報を保持する事が可能である。例えばフローテ
ィングゲート内に電荷が注入されるとメモリセルのしき
い値電圧は上昇する。コントロールゲートに印加する電
圧値以上にしきい値電圧を上げる事によりメモリ電流は
流れなくなる。またフローティングゲートから電荷を放
出することによってそのしきい値電圧は低下される。コ
ントロールゲートに印加される電圧値よりもしきい値電
圧が低くされることにより、メモリ電流が流れるように
なる。例えば電流の流れる状態を"０"情報保持状態（例
えば書き込み状態）、電流の流れない状態を"１"情報保
持状態（例えば消去状態）と割り当てる事が可能とな
る。これは定義上の事であるので、逆の定義を与えても
何ら問題は無い。
【００４０】この明細書で一例として説明しているフラ
ッシュメモリのメモリセルはＡＮＤ型であるが、メモリ
セル構造はそれに限定されるものではなく、図５６に示
されるＮＡＮＤ型、図５７に示されるＮＯＲ型、図５８
に示されるＤＩＮＯＲ型等の別の構造を採用することも
可能である。何れの構造であってもフラッシュメモリの
メモリセルは基本的には全て同じ構成を備えているが、
図５５乃至図５８に示されるようにアレイ状に配置した
とき、夫々特徴が現われる。ＮＯＲ型はメモリ毎にビッ
ト線（メタル配線層）とのコンタクトが必要であるため
占有面積を小さくすることが難しいが、ＮＡＮＤ型、Ｄ
ＩＮＯＲ型、ＡＮＤ型ではビット線とのコンタクトをブ
ロック毎に配置すれば済むので、占有面積の低減を図る
ことができる。
ッシュメモリのメモリセルはＡＮＤ型であるが、メモリ
セル構造はそれに限定されるものではなく、図５６に示
されるＮＡＮＤ型、図５７に示されるＮＯＲ型、図５８
に示されるＤＩＮＯＲ型等の別の構造を採用することも
可能である。何れの構造であってもフラッシュメモリの
メモリセルは基本的には全て同じ構成を備えているが、
図５５乃至図５８に示されるようにアレイ状に配置した
とき、夫々特徴が現われる。ＮＯＲ型はメモリ毎にビッ
ト線（メタル配線層）とのコンタクトが必要であるため
占有面積を小さくすることが難しいが、ＮＡＮＤ型、Ｄ
ＩＮＯＲ型、ＡＮＤ型ではビット線とのコンタクトをブ
ロック毎に配置すれば済むので、占有面積の低減を図る
ことができる。
【００４１】〔1-3．メモリセルに対する電圧印加態
様〕図５９にはメモリ動作に応じてメモリセルＭＣに印
加すべき電圧状態の一例が示される。メモリ動作はリー
ド（read）、書込み（program）及び消去（erase）に大
別される。書込みベリファイ及び消去ベリファイはリー
ドと実質的に同じである。Ｖｇはコントロールゲートに
印加される電圧（コントロールゲート電圧）、Ｖｄはド
レインに印加される電圧（ドレイン電圧）、Ｖｓはソー
スに印加される電圧（ソース電圧）を意味する。
様〕図５９にはメモリ動作に応じてメモリセルＭＣに印
加すべき電圧状態の一例が示される。メモリ動作はリー
ド（read）、書込み（program）及び消去（erase）に大
別される。書込みベリファイ及び消去ベリファイはリー
ドと実質的に同じである。Ｖｇはコントロールゲートに
印加される電圧（コントロールゲート電圧）、Ｖｄはド
レインに印加される電圧（ドレイン電圧）、Ｖｓはソー
スに印加される電圧（ソース電圧）を意味する。
【００４２】読み出し動作では、コントロールゲートに
読み出し電位（Ｖｃｃ）が印加され、これによってメモ
リセルに電流が流れるか流れないかによって、メモリセ
ルの記憶データが判定される。読み出し動作を図５３の
構成に従って説明する。例えば、メモリマット１（ＭＡ
ＴＵ）に含まれるメモリセルＭＣに対して読み出しを行
う場合、非選択メモリマット２（ＭＡＴＤ）側のセット
ＭＯＳトランジスタ５３をオン状態にしてセンスラッチ
３を活性化し、当該センスラッチ３のビット線ＢＬＵ側
にハイレベルをラッチさせる。そして、ＲＰＣＵを１Ｖ
＋Ｖｔｈに制御してビット線ＢＬＵを１Ｖにプリチャー
ジする。一方、非選択マット２側ではＲＰＣＤを０．５
Ｖ＋Ｖｔｈに制御してビット線ＢＬＤを０．５Ｖにプリ
チャージする。０．５Ｖはセンスラッチ３によるセンス
動作におけるリファレンスレベルとされる。ワード線選
択動作の後、トランスファＭＯＳトランジスタ４０，５
０がオンされ、この時、センスラッチ３は、ビット線Ｂ
ＬＵのレベルが０．５Ｖよりも高いか低いかをセンスし
て、メモリセルＭＣからの読み出しデータをラッチす
る。
読み出し電位（Ｖｃｃ）が印加され、これによってメモ
リセルに電流が流れるか流れないかによって、メモリセ
ルの記憶データが判定される。読み出し動作を図５３の
構成に従って説明する。例えば、メモリマット１（ＭＡ
ＴＵ）に含まれるメモリセルＭＣに対して読み出しを行
う場合、非選択メモリマット２（ＭＡＴＤ）側のセット
ＭＯＳトランジスタ５３をオン状態にしてセンスラッチ
３を活性化し、当該センスラッチ３のビット線ＢＬＵ側
にハイレベルをラッチさせる。そして、ＲＰＣＵを１Ｖ
＋Ｖｔｈに制御してビット線ＢＬＵを１Ｖにプリチャー
ジする。一方、非選択マット２側ではＲＰＣＤを０．５
Ｖ＋Ｖｔｈに制御してビット線ＢＬＤを０．５Ｖにプリ
チャージする。０．５Ｖはセンスラッチ３によるセンス
動作におけるリファレンスレベルとされる。ワード線選
択動作の後、トランスファＭＯＳトランジスタ４０，５
０がオンされ、この時、センスラッチ３は、ビット線Ｂ
ＬＵのレベルが０．５Ｖよりも高いか低いかをセンスし
て、メモリセルＭＣからの読み出しデータをラッチす
る。
【００４３】消去においては、コントロールゲートに正
電圧（１２Ｖ）を印加しメモリセルのドレイン・ソース
に負電圧（−４Ｖ）を印加する。このことによりフロー
ティングゲート内にトンネル効果を用いて電荷を注入す
る事が可能となる。その結果、メモリセルＭＣのしきい
値電圧が上昇する。例えば消去動作は、上記電圧印加状
態を間欠的に実行し、メモリセルのしきい値電圧が消去
ベリファイのためのワード線電位を越えるまで行なう。
図５４の構成において消去は例えばワード線単位で行わ
れる。消去対象とされるワード線を含むブロックのメモ
リセルには選択ＭＯＳトランジスタ１０，１１を介して
夫々同じドレイン電圧とソース電圧が印加されることに
なる。従って、選択ブロックに含まれる非選択メモリセ
ルには、Ｖｇ＝０Ｖ、Ｖｄ＝Ｖｓ＝−４Ｖが印加される
ことになる。非選択ブロックの選択ＭＯＳトランジスタ
１０，１１はオフ状態にされるから、非選択ブロックに
含まれるメモリセルのドレインとソースはフローティン
グ即ちオープン（open）にされ、コントロールゲート電
圧は０Ｖにされる。消去ベリファイは、ベリファイのた
めのワード線電圧が異なるだけで前記読み出し動作と実
質的に同じである。
電圧（１２Ｖ）を印加しメモリセルのドレイン・ソース
に負電圧（−４Ｖ）を印加する。このことによりフロー
ティングゲート内にトンネル効果を用いて電荷を注入す
る事が可能となる。その結果、メモリセルＭＣのしきい
値電圧が上昇する。例えば消去動作は、上記電圧印加状
態を間欠的に実行し、メモリセルのしきい値電圧が消去
ベリファイのためのワード線電位を越えるまで行なう。
図５４の構成において消去は例えばワード線単位で行わ
れる。消去対象とされるワード線を含むブロックのメモ
リセルには選択ＭＯＳトランジスタ１０，１１を介して
夫々同じドレイン電圧とソース電圧が印加されることに
なる。従って、選択ブロックに含まれる非選択メモリセ
ルには、Ｖｇ＝０Ｖ、Ｖｄ＝Ｖｓ＝−４Ｖが印加される
ことになる。非選択ブロックの選択ＭＯＳトランジスタ
１０，１１はオフ状態にされるから、非選択ブロックに
含まれるメモリセルのドレインとソースはフローティン
グ即ちオープン（open）にされ、コントロールゲート電
圧は０Ｖにされる。消去ベリファイは、ベリファイのた
めのワード線電圧が異なるだけで前記読み出し動作と実
質的に同じである。
【００４４】書き込みにおいては、コントロールゲート
に負電位（−１０Ｖ）を印加し、ドレインには正電圧
（４Ｖ）を与え、ソースはフローティングにされる。書
込み対象メモリセルとワード線を共有する書込み非対象
メモリセルのドレインには０Ｖが印加される。このこと
によりドレインに正電圧が印加されたメモリセルのみ電
荷の放出が行なわれる。その結果、メモリセルのしきい
値電圧は減少する。書き込み動作は所望メモリセルのし
きい値電圧が書込みベリファイのためのワード線電位よ
り低くなるまで行われる。書き込み動作を図５３の構成
に従って説明すれば、前記カラム選択ゲート６，７から
入力された書込みデータがセンスラッチ３にラッチされ
た後、ＰＣＵ及びＰＣＤをハイレベルに制御し、これに
よってセンスラッチ１３のハイレベル側入出力ノードに
結合するビット線（例えばＢＬＵ）がハイレベルにプリ
チャージされる。そしてトランスＭＯＳトランジスタ４
０，５０をオンにすることにより、ハイレベルにプリチ
ャージされているビット線ＢＬＵに書き込み用ドレイン
電圧がセンスラッチ３から供給される。ビット線をメモ
リセルＭＣのドレインに接続する選択ＭＯＳトランジス
タ１０は、信号ＳｉＤにより書込み非選択マット側では
全てカットオフ状態にされている。これにより、書込み
選択マット側で書込み電圧が印加されたコントロールゲ
ートに接続するメモリセルのうち、ビット線に書込み電
圧が供給されたメモリセルのしきい値電圧が低下され
る。この後の書込みベリファイ動作も前記読み出しと同
様に行われる。
に負電位（−１０Ｖ）を印加し、ドレインには正電圧
（４Ｖ）を与え、ソースはフローティングにされる。書
込み対象メモリセルとワード線を共有する書込み非対象
メモリセルのドレインには０Ｖが印加される。このこと
によりドレインに正電圧が印加されたメモリセルのみ電
荷の放出が行なわれる。その結果、メモリセルのしきい
値電圧は減少する。書き込み動作は所望メモリセルのし
きい値電圧が書込みベリファイのためのワード線電位よ
り低くなるまで行われる。書き込み動作を図５３の構成
に従って説明すれば、前記カラム選択ゲート６，７から
入力された書込みデータがセンスラッチ３にラッチされ
た後、ＰＣＵ及びＰＣＤをハイレベルに制御し、これに
よってセンスラッチ１３のハイレベル側入出力ノードに
結合するビット線（例えばＢＬＵ）がハイレベルにプリ
チャージされる。そしてトランスＭＯＳトランジスタ４
０，５０をオンにすることにより、ハイレベルにプリチ
ャージされているビット線ＢＬＵに書き込み用ドレイン
電圧がセンスラッチ３から供給される。ビット線をメモ
リセルＭＣのドレインに接続する選択ＭＯＳトランジス
タ１０は、信号ＳｉＤにより書込み非選択マット側では
全てカットオフ状態にされている。これにより、書込み
選択マット側で書込み電圧が印加されたコントロールゲ
ートに接続するメモリセルのうち、ビット線に書込み電
圧が供給されたメモリセルのしきい値電圧が低下され
る。この後の書込みベリファイ動作も前記読み出しと同
様に行われる。
【００４５】〔1-4．フラッシュメモリのチップ構成〕
図６０には上記フラッシュメモリの全体的な構成をブロ
ック図で示す。同図に示されるフラッシュメモリは、特
に制限されないが、公知の半導体集積回路製造技術によ
って単結晶シリコンのような１個の半導体基板に形成さ
れている。
図６０には上記フラッシュメモリの全体的な構成をブロ
ック図で示す。同図に示されるフラッシュメモリは、特
に制限されないが、公知の半導体集積回路製造技術によ
って単結晶シリコンのような１個の半導体基板に形成さ
れている。
【００４６】図６０においてＭＡＴＵで示されるものは
前記メモリマット１を構成し、ＭＡＴＤで示されるもの
は前記メモリマット２を構成する。各メモリマット１，
２において１本のワード線負荷容量を分散させるため
に、同一アドレスに配置されるワード線は２分割され、
夫々にサブデコーダ１９が割り当てられている。特に制
限されないが、このフラッシュメモリは、特に制限され
ないが、ディスク装置互換のＡＴＡファイルメモリに適
用して有効なフラッシュメモリとされる。同一アドレス
に配置されるワード線は（２０４８＋１２８）×２ビッ
トのメモリセルを有し、それは５１２バイトのセクタと
１６バイトのセクタ管理エリアに対応される。その内の
１６バイト分は冗長用とされている。
前記メモリマット１を構成し、ＭＡＴＤで示されるもの
は前記メモリマット２を構成する。各メモリマット１，
２において１本のワード線負荷容量を分散させるため
に、同一アドレスに配置されるワード線は２分割され、
夫々にサブデコーダ１９が割り当てられている。特に制
限されないが、このフラッシュメモリは、特に制限され
ないが、ディスク装置互換のＡＴＡファイルメモリに適
用して有効なフラッシュメモリとされる。同一アドレス
に配置されるワード線は（２０４８＋１２８）×２ビッ
トのメモリセルを有し、それは５１２バイトのセクタと
１６バイトのセクタ管理エリアに対応される。その内の
１６バイト分は冗長用とされている。
【００４７】図６０において６０で示されるものはカラ
ム系回路である。このカラム系回路６０は、前記センス
ラッチ３、プリチャージ回路４，５、カラム選択ゲート
６，７等の図５３で示したカラム系回路、そしてカラム
選択ゲートをスイッチ制御するためのカラムデコーダを
含む回路ブロックとされる。カラム選択ゲート６，７は
夫々８対のコモンデータ線６１とインタフェースされ、
カラムデコーダは８対のコモンデータ線６１とビット線
ＢＬＵ，ＢＬＤとの導通をカラムアドレス信号などに従
って制御する。コモンデータ線６１は入出力切換え回路
６２を介してメインアンプ（ＭＡ）６３及び入出力バッ
ファ６４に結合される。入出力バッファ６４はボンディ
ングパッドのような外部接続電極（Ｉ／Ｏ）を介して外
部とインタフェースされる。
ム系回路である。このカラム系回路６０は、前記センス
ラッチ３、プリチャージ回路４，５、カラム選択ゲート
６，７等の図５３で示したカラム系回路、そしてカラム
選択ゲートをスイッチ制御するためのカラムデコーダを
含む回路ブロックとされる。カラム選択ゲート６，７は
夫々８対のコモンデータ線６１とインタフェースされ、
カラムデコーダは８対のコモンデータ線６１とビット線
ＢＬＵ，ＢＬＤとの導通をカラムアドレス信号などに従
って制御する。コモンデータ線６１は入出力切換え回路
６２を介してメインアンプ（ＭＡ）６３及び入出力バッ
ファ６４に結合される。入出力バッファ６４はボンディ
ングパッドのような外部接続電極（Ｉ／Ｏ）を介して外
部とインタフェースされる。
【００４８】前記入出力バッファ６４はメモリデータの
入出力、アドレスデータの入力、及びコマンドデータの
入力に兼用される。メモリセルへの書き込みデータは入
出力切換え回路６２を介してコモンデータ線６１に供給
される。メモリマットからの読み出しデータは入出力切
換え回路６２を介してメインアンプ６３に供給され、そ
こで増幅されて入出力バッファ６４に与えられる。
入出力、アドレスデータの入力、及びコマンドデータの
入力に兼用される。メモリセルへの書き込みデータは入
出力切換え回路６２を介してコモンデータ線６１に供給
される。メモリマットからの読み出しデータは入出力切
換え回路６２を介してメインアンプ６３に供給され、そ
こで増幅されて入出力バッファ６４に与えられる。
【００４９】入出力バッファ６４に与えられたアドレス
データはアドレスカウンタ６５に供給され、アドレスジ
ェネレータ６６を経て、メインデコーダ１７、ゲートデ
コーダ１８及びカラムデコーダ等に供給される。特に制
限されないが、アドレスカウンタ６５は初期値がアドレ
スデータとしてプリセットされ、コマンドにてフラッシ
ュメモリに指示される動作モードに応じて順次インクリ
メント等される。インクリメント等されたアドレスはア
ドレスジェネレータ６５から出力される。メモリマット
１，２はデータ線に１６バイト配置された予備ビット有
し、冗長ヒューズ回路６７のプログラム状態に従って救
済回路６８が欠陥ビットのアドレスを冗長アドレスに置
き換えてアドレスジェネレータ６６に与え、これによっ
て欠陥ビットが予備ビットに置き換えられる。アドレス
ジェネレータ６６はその入力に従って内部相補アドレス
信号を形成し、アドレス信号をメインデコーダ１７、ゲ
ートデコーダ１８及びカラムデコーダ等に割り振る。
データはアドレスカウンタ６５に供給され、アドレスジ
ェネレータ６６を経て、メインデコーダ１７、ゲートデ
コーダ１８及びカラムデコーダ等に供給される。特に制
限されないが、アドレスカウンタ６５は初期値がアドレ
スデータとしてプリセットされ、コマンドにてフラッシ
ュメモリに指示される動作モードに応じて順次インクリ
メント等される。インクリメント等されたアドレスはア
ドレスジェネレータ６５から出力される。メモリマット
１，２はデータ線に１６バイト配置された予備ビット有
し、冗長ヒューズ回路６７のプログラム状態に従って救
済回路６８が欠陥ビットのアドレスを冗長アドレスに置
き換えてアドレスジェネレータ６６に与え、これによっ
て欠陥ビットが予備ビットに置き換えられる。アドレス
ジェネレータ６６はその入力に従って内部相補アドレス
信号を形成し、アドレス信号をメインデコーダ１７、ゲ
ートデコーダ１８及びカラムデコーダ等に割り振る。
【００５０】８６で示されるもにはステイタスレジスタ
及びテスト系回路であり、フラッシュメモリの内部状態
を入出力バッファ６４を介して外部に出力可能にされ、
また、バッファ８７を介してレディー／ビジー・ステー
タスを外部に出力させる。
及びテスト系回路であり、フラッシュメモリの内部状態
を入出力バッファ６４を介して外部に出力可能にされ、
また、バッファ８７を介してレディー／ビジー・ステー
タスを外部に出力させる。
【００５１】外部からシリアルククロックＳＣが供給さ
れるデータ入出力制御回路７０は、前記メインアンプ６
３、入出力切換え回路６２、及びアドレスカウンタ６５
と前記入出力バッファ６４との間での入出力をシリアル
クロックＳＣに同期化させる。
れるデータ入出力制御回路７０は、前記メインアンプ６
３、入出力切換え回路６２、及びアドレスカウンタ６５
と前記入出力バッファ６４との間での入出力をシリアル
クロックＳＣに同期化させる。
【００５２】制御信号入力バッファ７１には外部制御信
号が供給される。外部制御信号は、フラッシュメモリへ
の情報入力を指示するライトイネーブル信号ＷＥＢ、フ
ラッシュメモリの動作を指示するチップイネーブル信号
ＣＥＢ，フラッシュメモリの情報出力を指示するアウト
プットイネーブル信号ＯＥＢ、フラッシュメモリに供給
されるべき情報がコマンドかデータかを指示する信号Ｃ
ＥＤ、及びリセット信号ＲＥＳＢとされる。フラッシュ
メモリの内部動作はクロックジェネレータ７２から出力
されるクロック信号に同期される。
号が供給される。外部制御信号は、フラッシュメモリへ
の情報入力を指示するライトイネーブル信号ＷＥＢ、フ
ラッシュメモリの動作を指示するチップイネーブル信号
ＣＥＢ，フラッシュメモリの情報出力を指示するアウト
プットイネーブル信号ＯＥＢ、フラッシュメモリに供給
されるべき情報がコマンドかデータかを指示する信号Ｃ
ＥＤ、及びリセット信号ＲＥＳＢとされる。フラッシュ
メモリの内部動作はクロックジェネレータ７２から出力
されるクロック信号に同期される。
【００５３】入出力バッファ６４から供給されるコマン
ドは、コマンドデコーダ７３に供給される。コマンド
は、メモリセルに対する読み出し（リード）、書き込み
（プログラム）及び消去（イレーズ）等に関するコマン
ドである。プログラム及びイレーズコマンドが指示する
内容にはベリファイも含む。コマンドに基づく内部制御
は所謂マイクロプログラム制御と類似の制御方式とされ
る。すなわち、ＲＯＭはコマンドに応じた処理を規定す
るための制御コード（ステート情報）の系列をコマンド
毎に保有している。コマンドデコーダ７３によるコマン
ドのデコード結果は、そのコマンドに対応される制御コ
ード系列のＲＯＭ７５内の先頭アドレスとされる。この
コマンド解読結果がＲＯＭ７５に与えられることによ
り、そのコマンドに対応される制御コード系列の先頭の
制御コードがＲＯＭ７５から読出される。読出された制
御コードはＲＯＭデコーダ７６でデコードされ、書き込
み消去判定回路８０、直接系制御回路８１及び電源制御
回路８２に動作制御信号を供給する。制御コード系列の
第２番目以降の制御コードの指定は前記先頭制御コード
のＲＯＭアドレスに基づいてＲＯＭ制御系回路７４が行
なう。制御コードの実行順序を条件分岐させたりするこ
とを考慮する場合には、マイクロプログラム同様に制御
コードに次の制御コードのＲＯＭアドレスを保有させる
ようにしてもよい。
ドは、コマンドデコーダ７３に供給される。コマンド
は、メモリセルに対する読み出し（リード）、書き込み
（プログラム）及び消去（イレーズ）等に関するコマン
ドである。プログラム及びイレーズコマンドが指示する
内容にはベリファイも含む。コマンドに基づく内部制御
は所謂マイクロプログラム制御と類似の制御方式とされ
る。すなわち、ＲＯＭはコマンドに応じた処理を規定す
るための制御コード（ステート情報）の系列をコマンド
毎に保有している。コマンドデコーダ７３によるコマン
ドのデコード結果は、そのコマンドに対応される制御コ
ード系列のＲＯＭ７５内の先頭アドレスとされる。この
コマンド解読結果がＲＯＭ７５に与えられることによ
り、そのコマンドに対応される制御コード系列の先頭の
制御コードがＲＯＭ７５から読出される。読出された制
御コードはＲＯＭデコーダ７６でデコードされ、書き込
み消去判定回路８０、直接系制御回路８１及び電源制御
回路８２に動作制御信号を供給する。制御コード系列の
第２番目以降の制御コードの指定は前記先頭制御コード
のＲＯＭアドレスに基づいてＲＯＭ制御系回路７４が行
なう。制御コードの実行順序を条件分岐させたりするこ
とを考慮する場合には、マイクロプログラム同様に制御
コードに次の制御コードのＲＯＭアドレスを保有させる
ようにしてもよい。
【００５４】前記電源制御回路８２はリード、プログラ
ム及びイレーズの動作に必要な各種回路の動作電源の供
給制御を行なう。動作電源は、例えばシリコンのバンド
ギャップ等に基づいて基準電圧を発生する基準電圧発生
回路８５、この基準電圧発生回路８５で形成された基準
電圧を用いて−１０Ｖ等の電源を生成するチャージポン
プ回路８４、そしてメインデコーダ等の各種回路の動作
電源を、リード、イレーズ、プログラム等の動作に応じ
て切換える電源切換え回路８３によって形成される。書
き込み消去判定回路８０は図５３で説明したＥＣＵ，Ｅ
ＣＤに基づいて書き込み動作や消去動作の完了を判定す
る回路である。判定結果は、ＲＯＭ制御系回路７４に供
給され、一連の書き込み動作又は消去動作の次の制御ス
テップでの制御内容に反映される。直接系制御回路８１
はワード線選択タイミングやカラム選択タイミングを制
御する。
ム及びイレーズの動作に必要な各種回路の動作電源の供
給制御を行なう。動作電源は、例えばシリコンのバンド
ギャップ等に基づいて基準電圧を発生する基準電圧発生
回路８５、この基準電圧発生回路８５で形成された基準
電圧を用いて−１０Ｖ等の電源を生成するチャージポン
プ回路８４、そしてメインデコーダ等の各種回路の動作
電源を、リード、イレーズ、プログラム等の動作に応じ
て切換える電源切換え回路８３によって形成される。書
き込み消去判定回路８０は図５３で説明したＥＣＵ，Ｅ
ＣＤに基づいて書き込み動作や消去動作の完了を判定す
る回路である。判定結果は、ＲＯＭ制御系回路７４に供
給され、一連の書き込み動作又は消去動作の次の制御ス
テップでの制御内容に反映される。直接系制御回路８１
はワード線選択タイミングやカラム選択タイミングを制
御する。
【００５５】前記ＲＯＭデコーダ７６でデコードされた
制御情報が、書き込み消去判定回路８０、直接系制御回
路８１及び電源制御回路８２などに供給されることによ
って実現される動作は、以下に説明する動作モードに従
った書き込み動作や書き直し動作などを実現するための
制御動作を含むことになる。このような制御をハードワ
イヤードロジックによって実現することも可能である。
制御情報が、書き込み消去判定回路８０、直接系制御回
路８１及び電源制御回路８２などに供給されることによ
って実現される動作は、以下に説明する動作モードに従
った書き込み動作や書き直し動作などを実現するための
制御動作を含むことになる。このような制御をハードワ
イヤードロジックによって実現することも可能である。
【００５６】次に、概略的な構成が明らかにされた上記
フラッシュメモリを基本にして、幾つかの特徴的な内容
を持つフラッシュメモリについて説明していく。
フラッシュメモリを基本にして、幾つかの特徴的な内容
を持つフラッシュメモリについて説明していく。
【００５７】〔２．粗い書込みモードと高精度書込みモ
ード〕図１に示されるフラッシュメモリＦＭＲＹ１は粗
い書込みモードと高精度書込みモードを有する。即ち、
このフラッシュメモリＦＭＲＹ１は、書込みパルスの１
パルス当たりのしきい値電圧の変化量が異なる動作モー
ドを持つ。
ード〕図１に示されるフラッシュメモリＦＭＲＹ１は粗
い書込みモードと高精度書込みモードを有する。即ち、
このフラッシュメモリＦＭＲＹ１は、書込みパルスの１
パルス当たりのしきい値電圧の変化量が異なる動作モー
ドを持つ。
【００５８】書き込み動作では前述のような書き込み電
圧が書き込み対象メモリセルに与えられるが、書き込み
状態のメモリセルのしきい値電圧を比較的高精度に決定
するため、若しくは書き込み状態のメモリセルのしきい
値電圧のばらつきを小さく抑えるために、メモリセルに
しきい値電圧が所定のしきい値電圧に到達するまで、書
き込みパルスによって規定される時間毎に書き込み電圧
を与えていく。当然、書き込み電圧を与える毎にベリフ
ァイが行なわれる。１回の書き込みでメモリセルのしき
い値電圧の変化量が概ね一定になるように、前記書き込
みパルス幅は、図４３の（ａ）に示されるように、書き
込みワード線電圧が一定の場合、順次長くされる。図４
３の（ｂ）のように書き込みパルス幅を一定にする場合
には、書き込みワード線電圧を順次高くする。図４３の
（ｃ）に示されるように書き込み電圧と書き込みパルス
巾の双方を変化させることも可能である。
圧が書き込み対象メモリセルに与えられるが、書き込み
状態のメモリセルのしきい値電圧を比較的高精度に決定
するため、若しくは書き込み状態のメモリセルのしきい
値電圧のばらつきを小さく抑えるために、メモリセルに
しきい値電圧が所定のしきい値電圧に到達するまで、書
き込みパルスによって規定される時間毎に書き込み電圧
を与えていく。当然、書き込み電圧を与える毎にベリフ
ァイが行なわれる。１回の書き込みでメモリセルのしき
い値電圧の変化量が概ね一定になるように、前記書き込
みパルス幅は、図４３の（ａ）に示されるように、書き
込みワード線電圧が一定の場合、順次長くされる。図４
３の（ｂ）のように書き込みパルス幅を一定にする場合
には、書き込みワード線電圧を順次高くする。図４３の
（ｃ）に示されるように書き込み電圧と書き込みパルス
巾の双方を変化させることも可能である。
【００５９】例えば図１のフラッシュメモリＦＭＲＹ１
は、例は図４３の（ａ）に対応されるように、書き込み
ワード線電圧を一定にして、書き込みパルス幅（時間）
を順次増やすようにするものである。そこで、書込み１
パルスあたりのメモリセルしきい値電圧の変化量がΔVt
h1である第1の書込みモード（粗い書込み）のための第
１の書込み電圧印加用パルス列発生手段１００と、しき
い値電圧変化量がΔVth2である第2の書込みモード（高
精度書込み）のための第２の書込み電圧印加用パルス列
発生手段（高精度書込み）１０１を備える。書込みパル
スと書込みパルスとの間にしきい値電圧のベリファイ動
作が行われることになる。
は、例は図４３の（ａ）に対応されるように、書き込み
ワード線電圧を一定にして、書き込みパルス幅（時間）
を順次増やすようにするものである。そこで、書込み１
パルスあたりのメモリセルしきい値電圧の変化量がΔVt
h1である第1の書込みモード（粗い書込み）のための第
１の書込み電圧印加用パルス列発生手段１００と、しき
い値電圧変化量がΔVth2である第2の書込みモード（高
精度書込み）のための第２の書込み電圧印加用パルス列
発生手段（高精度書込み）１０１を備える。書込みパル
スと書込みパルスとの間にしきい値電圧のベリファイ動
作が行われることになる。
【００６０】図２の（ａ），（ｂ）には第１の書き込み
と第２の書き込みの特性が示されている。本明細書にお
いて時間軸のスケールは全て対数とされる。前述のよう
に、書き込みパルス幅は書込み動作が進むと共にそれぞ
れ長くされる。
と第２の書き込みの特性が示されている。本明細書にお
いて時間軸のスケールは全て対数とされる。前述のよう
に、書き込みパルス幅は書込み動作が進むと共にそれぞ
れ長くされる。
【００６１】図２の（ｃ），（ｄ）には第１の書き込み
と第２の書き込みによるメモリセルＭＣのしきい値分布
が示される。
と第２の書き込みによるメモリセルＭＣのしきい値分布
が示される。
【００６２】このとき、消去状態の最低しきい値Vt2又
はVt6と書込み状態の最高しきい値Vt3又はVt7との電圧
差（セルウインドウ）を固定して考えた場合、メモリセ
ルＭＣのしきい値電圧を変化させるのに必要なパルスの
数は、ΔVth1の場合の方がΔVth2の場合よりも少ない。
このため、第1の書込電圧印加用パルス列発生手段（し
きい値の変化量ΔVth1）１００を用いた場合のベリファ
イ回数は、第2の書込電圧印加用パルス列発生手段（し
きい値の変化量ΔVth2）１０１を用いた場合よりも少な
くなる。書込み時間は、メモリセルそのもののしきい値
電圧を変化させる時間とベリファイを行なう時間などの
オーバーヘッド時間との和となる。よって、ベリファイ
回数が少ないほうがオーバーヘッド時間が少ないので書
込み時間は短くなる。
はVt6と書込み状態の最高しきい値Vt3又はVt7との電圧
差（セルウインドウ）を固定して考えた場合、メモリセ
ルＭＣのしきい値電圧を変化させるのに必要なパルスの
数は、ΔVth1の場合の方がΔVth2の場合よりも少ない。
このため、第1の書込電圧印加用パルス列発生手段（し
きい値の変化量ΔVth1）１００を用いた場合のベリファ
イ回数は、第2の書込電圧印加用パルス列発生手段（し
きい値の変化量ΔVth2）１０１を用いた場合よりも少な
くなる。書込み時間は、メモリセルそのもののしきい値
電圧を変化させる時間とベリファイを行なう時間などの
オーバーヘッド時間との和となる。よって、ベリファイ
回数が少ないほうがオーバーヘッド時間が少ないので書
込み時間は短くなる。
【００６３】前記第1及び第２の書込電圧印加用パルス
列発生手段１００，１０１は、特に図示はしないが、キ
ャリー伝達型のバイナリカウンタを用い、これにプリセ
ットしたデータの計数結果が全ビット“１”にされるま
での時間によってパルス幅を制御することができる。こ
のとき、第1及び第２の書込電圧印加用パルス列発生手
段１００，１０１は夫々別個のハードウェアによって構
成してもよいが、第１及び第２の書き込みを並列的に行
なう必要がない場合には、そのようなバイナリカウンタ
は共通化でき、動作モードに応じて順次設定するプリセ
ットデータの減少幅を相違させるように制御すればよ
い。その構成を図６０の構成と対応させるなら、前記プ
リセットデータはＲＯＭデコーダ７６から出力される。
プリセットデータの値は、コマンドデコーダ７３がコマ
ンドを解読して判定する第１の書き込みモード又は第２
の書込みモードに従って決定される。前記バイナリカウ
ンタは電源制御回路８２に含まれ、ここで生成された書
込みパルスに従って、電源切換え回路８３が、書込みパ
ルスによって規定される時間毎に書込みワード線電圧を
Ｘ系選択回路に与える。
列発生手段１００，１０１は、特に図示はしないが、キ
ャリー伝達型のバイナリカウンタを用い、これにプリセ
ットしたデータの計数結果が全ビット“１”にされるま
での時間によってパルス幅を制御することができる。こ
のとき、第1及び第２の書込電圧印加用パルス列発生手
段１００，１０１は夫々別個のハードウェアによって構
成してもよいが、第１及び第２の書き込みを並列的に行
なう必要がない場合には、そのようなバイナリカウンタ
は共通化でき、動作モードに応じて順次設定するプリセ
ットデータの減少幅を相違させるように制御すればよ
い。その構成を図６０の構成と対応させるなら、前記プ
リセットデータはＲＯＭデコーダ７６から出力される。
プリセットデータの値は、コマンドデコーダ７３がコマ
ンドを解読して判定する第１の書き込みモード又は第２
の書込みモードに従って決定される。前記バイナリカウ
ンタは電源制御回路８２に含まれ、ここで生成された書
込みパルスに従って、電源切換え回路８３が、書込みパ
ルスによって規定される時間毎に書込みワード線電圧を
Ｘ系選択回路に与える。
【００６４】フラッシュメモリＦＭＲＹ１は、第１の書
き込み電圧印加用パルス列発生手段（第1のパルス列発
生手段とも称する）１００による書き込みの時に用いる
第1のベリファイ電圧発生手段１０２、第２の書き込み
電圧印加用パルス列発生手段（第2のパルス列発生手段
とも称する）１０１による書き込みの時に用いる第2の
ベリファイ電圧発生手段１０３を有する。何れを用いる
かは切換え手段１０４の制御によってスイッチＳ１，Ｓ
２で切換えられる。スイッチで選択された電圧は、動作
モードに応じて、Ｘ系選択回路のワード線駆動電圧とし
て用いられる。
き込み電圧印加用パルス列発生手段（第1のパルス列発
生手段とも称する）１００による書き込みの時に用いる
第1のベリファイ電圧発生手段１０２、第２の書き込み
電圧印加用パルス列発生手段（第2のパルス列発生手段
とも称する）１０１による書き込みの時に用いる第2の
ベリファイ電圧発生手段１０３を有する。何れを用いる
かは切換え手段１０４の制御によってスイッチＳ１，Ｓ
２で切換えられる。スイッチで選択された電圧は、動作
モードに応じて、Ｘ系選択回路のワード線駆動電圧とし
て用いられる。
【００６５】図２の（ｃ），（ｄ）に示すようにしきい
値変化量がΔVTh1の場合は書込み状態のしきい値分布は
Vt3〜Vt4となり、これはΔVTh2の場合の書込み状態のし
きい値分布であるVt7〜Vt8よりも大きくなるから、第１
の書き込みに利用するベリファイ電圧と第２の書き込み
に利用するベリファイ電圧とを分ける方が得策だからで
ある。メモリセルＭＣの特性、若しくはセルウインドウ
の電圧によっては分けなくてもよい場合もある。
値変化量がΔVTh1の場合は書込み状態のしきい値分布は
Vt3〜Vt4となり、これはΔVTh2の場合の書込み状態のし
きい値分布であるVt7〜Vt8よりも大きくなるから、第１
の書き込みに利用するベリファイ電圧と第２の書き込み
に利用するベリファイ電圧とを分ける方が得策だからで
ある。メモリセルＭＣの特性、若しくはセルウインドウ
の電圧によっては分けなくてもよい場合もある。
【００６６】特に、上記のようにベリファイ電圧を第１
の書き込みと第２の書き込みで分ける場合、デプリート
するのを避けるためには、書込み時のベリファイ電圧は
Vt3（第1のベリファイ電圧）＞Vt7（第2のベリファイ電
圧）と設定することが望ましい。図６０の構成に対応さ
せるならば、そのような第１及び第２の書込みベリファ
イ電圧はチャージポンプ回路８４によって８７４によっ
て形成され、何れの書込みベリファイ電圧を用いるか
は、第１の書込みコマンド又は第２の書込みコマンドの
解読結果に従ってＲＯＭデコーダ７６から指示され、そ
れに従って、電源切換え回路８３が行なう。
の書き込みと第２の書き込みで分ける場合、デプリート
するのを避けるためには、書込み時のベリファイ電圧は
Vt3（第1のベリファイ電圧）＞Vt7（第2のベリファイ電
圧）と設定することが望ましい。図６０の構成に対応さ
せるならば、そのような第１及び第２の書込みベリファ
イ電圧はチャージポンプ回路８４によって８７４によっ
て形成され、何れの書込みベリファイ電圧を用いるか
は、第１の書込みコマンド又は第２の書込みコマンドの
解読結果に従ってＲＯＭデコーダ７６から指示され、そ
れに従って、電源切換え回路８３が行なう。
【００６７】特に制限されないが、消去動作動作につい
ても消去パルスを用いて段階的にメモリセルのしきい値
電圧を上げていく動作が行なわれるが、その場合におけ
る消去パルスの１パルス当たりのしきい値電圧変化量は
書き込み動作モードのような選択は行なわれない。第１
の書込みモードの消去動作では、Ｖｔ２となるような消
去ベリファイ電位がワード線に与えられる。また、第２
の書込みモードの消去動作ではＶｔ６となるような消去
ベリファイ電位がワード線に与えられる。これは、通常
の書込みが第１の書込みモードで行われ、その後の書直
し時には第２の書込みモードで書込みが行われるため、
そのような制御が可能となる。即ち、同一ワード上に書
直すためには、そのワード線のメモリセルを一度消去状
態にする必要がある。この時、消去ベリファイ電位を変
えてそのしきい値電圧分布をＶｔ５〜Ｖｔ６となるよう
に制御する。
ても消去パルスを用いて段階的にメモリセルのしきい値
電圧を上げていく動作が行なわれるが、その場合におけ
る消去パルスの１パルス当たりのしきい値電圧変化量は
書き込み動作モードのような選択は行なわれない。第１
の書込みモードの消去動作では、Ｖｔ２となるような消
去ベリファイ電位がワード線に与えられる。また、第２
の書込みモードの消去動作ではＶｔ６となるような消去
ベリファイ電位がワード線に与えられる。これは、通常
の書込みが第１の書込みモードで行われ、その後の書直
し時には第２の書込みモードで書込みが行われるため、
そのような制御が可能となる。即ち、同一ワード上に書
直すためには、そのワード線のメモリセルを一度消去状
態にする必要がある。この時、消去ベリファイ電位を変
えてそのしきい値電圧分布をＶｔ５〜Ｖｔ６となるよう
に制御する。
【００６８】これらのことから、情報保持時の電界は第
２の書き込みモードを経た方が小さく、情報保持時間は
長い。換言すれば、記憶情報の保持性能若しくは保持期
間は、第２の書き込みモードを経た方が優れていると言
うことができる。
２の書き込みモードを経た方が小さく、情報保持時間は
長い。換言すれば、記憶情報の保持性能若しくは保持期
間は、第２の書き込みモードを経た方が優れていると言
うことができる。
【００６９】読出し動作時におけるワード線選択レベル
は、セルウインドウの幅、Vt3とVt7との相違、Vt2とVt6
との相違等を考慮して、共通化することもできる。第１
の書き込みモードと第２の書き込みモードとが適用され
るメモリ領域が物理的に分けられている場合には、読み
出し動作のワード線選択レベルを当該領域毎に最適に相
違させるようにしてもよい。
は、セルウインドウの幅、Vt3とVt7との相違、Vt2とVt6
との相違等を考慮して、共通化することもできる。第１
の書き込みモードと第２の書き込みモードとが適用され
るメモリ領域が物理的に分けられている場合には、読み
出し動作のワード線選択レベルを当該領域毎に最適に相
違させるようにしてもよい。
【００７０】図３には前記第１の書込みモード及び第２
の書込みモードにおける書込み動作の一例フローチャー
トが示される。即ち、書込みコマンドが入力されると、
コマンドデコーダ７３でそのコマンドがデコードされ、
第1の書込みモードか第2の書込みモードかが判定され
る。ＲＯＭデコーダ７６のデコード信号によって書込み
パルス時間の増分値（Δt1、Δt2）及びベリファイ電圧
（Vt3、Vt7）が決定される。第1の書込みモードでは、
書込みパルス時間の増分値がΔt1、ベリファイ電圧がVt
3にされる。第2の書込みモードでは、書込みパルス時間
の増分値がΔt2、ベリファイ電圧がVt7とされる。ベリ
ファイ電圧Vt3、Vt7は図２の（ｃ），（ｄ）で説明した
通りである。書込みパルス時間の増分値Δt1、Δt2につ
いては、Δt1＞Δt2とされ、第１の書込みモードにおけ
る１書込みパルス期間におけるしきい値電圧の変化量
は、第２の書込みモードのそれよりも大きくされてい
る。その他の動作は、第１及び第２の書込み動作相互間
で同一である。この事からも明らかなように、書込みモ
ードが２種類あっても、それによって増大することにな
る物理的な回路規模は非常に少ないことを理解すること
ができるであろう。前述のように、書込みパルス時間の
増分値は、これを発生するカウンタ値を書込みモードに
応じて変えればよい。また、ベリファイ電圧は、一つの
電圧発生回路の複数個の電圧出力ノードの電圧の中から
一つを選択するスイッチＳ１，Ｓ２のオンオフで選択制
御できる。或いは、電圧発生回路の発生電圧そのものを
変えて制御してもよい。
の書込みモードにおける書込み動作の一例フローチャー
トが示される。即ち、書込みコマンドが入力されると、
コマンドデコーダ７３でそのコマンドがデコードされ、
第1の書込みモードか第2の書込みモードかが判定され
る。ＲＯＭデコーダ７６のデコード信号によって書込み
パルス時間の増分値（Δt1、Δt2）及びベリファイ電圧
（Vt3、Vt7）が決定される。第1の書込みモードでは、
書込みパルス時間の増分値がΔt1、ベリファイ電圧がVt
3にされる。第2の書込みモードでは、書込みパルス時間
の増分値がΔt2、ベリファイ電圧がVt7とされる。ベリ
ファイ電圧Vt3、Vt7は図２の（ｃ），（ｄ）で説明した
通りである。書込みパルス時間の増分値Δt1、Δt2につ
いては、Δt1＞Δt2とされ、第１の書込みモードにおけ
る１書込みパルス期間におけるしきい値電圧の変化量
は、第２の書込みモードのそれよりも大きくされてい
る。その他の動作は、第１及び第２の書込み動作相互間
で同一である。この事からも明らかなように、書込みモ
ードが２種類あっても、それによって増大することにな
る物理的な回路規模は非常に少ないことを理解すること
ができるであろう。前述のように、書込みパルス時間の
増分値は、これを発生するカウンタ値を書込みモードに
応じて変えればよい。また、ベリファイ電圧は、一つの
電圧発生回路の複数個の電圧出力ノードの電圧の中から
一つを選択するスイッチＳ１，Ｓ２のオンオフで選択制
御できる。或いは、電圧発生回路の発生電圧そのものを
変えて制御してもよい。
【００７１】上記のように、第１の書き込みモードによ
る書き込み動作は第２の書き込みモードに比べれ速い
が、書き込まれたデータの信頼性（データ保持期間）と
いう点では第２の書込みモードの方が優れている。これ
を考慮したとき、図１のフラッシュメモリＦＭＲＹ１
は、第1の書込み電圧印加用パルス列発生手段１００で
書き込んだデータを、第2の書込み電圧印加用パルス列
発生手段１０１を用いて書き直すための制御手段（書き
直し制御手段）１０５を有する。すなわち、書込み時間
の短い第1の書き込みモードで書き込んだ後に、しきい
値電圧の分布が狭くできる第2の書き込みモードで書き
直す。書き直しは、メモリセルＭＣからデータを読み出
し、これをセンスラッチ３に反転して格納し、これに基
づいて第２の書き込みモードで書込みを行なえばよい。
る書き込み動作は第２の書き込みモードに比べれ速い
が、書き込まれたデータの信頼性（データ保持期間）と
いう点では第２の書込みモードの方が優れている。これ
を考慮したとき、図１のフラッシュメモリＦＭＲＹ１
は、第1の書込み電圧印加用パルス列発生手段１００で
書き込んだデータを、第2の書込み電圧印加用パルス列
発生手段１０１を用いて書き直すための制御手段（書き
直し制御手段）１０５を有する。すなわち、書込み時間
の短い第1の書き込みモードで書き込んだ後に、しきい
値電圧の分布が狭くできる第2の書き込みモードで書き
直す。書き直しは、メモリセルＭＣからデータを読み出
し、これをセンスラッチ３に反転して格納し、これに基
づいて第２の書き込みモードで書込みを行なえばよい。
【００７２】図４には書き直し動作の一例フローチャー
トが示される。第１の書込みモードでは、書込みデータ
がロードされ、それがセンスラッチ３にラッチされる。
最初の書込みパルス幅はt1とされる。ベリファイ電圧は
前記Vt3とされる。ベリファイがOKとなるまで、Δt1ず
つパルス幅を長くして書込みパルスを更新しながら、書
込み、ベリファイを繰り返す。Δt1はメモリセルＭＣの
しきい値電圧とlog表示の書込み時間の関係において、
しきい値電圧の変化量ΔVth1が１回の書込みパルス当た
り一定となるように設定される。これによって高速に書
込み動作を完了出来る。
トが示される。第１の書込みモードでは、書込みデータ
がロードされ、それがセンスラッチ３にラッチされる。
最初の書込みパルス幅はt1とされる。ベリファイ電圧は
前記Vt3とされる。ベリファイがOKとなるまで、Δt1ず
つパルス幅を長くして書込みパルスを更新しながら、書
込み、ベリファイを繰り返す。Δt1はメモリセルＭＣの
しきい値電圧とlog表示の書込み時間の関係において、
しきい値電圧の変化量ΔVth1が１回の書込みパルス当た
り一定となるように設定される。これによって高速に書
込み動作を完了出来る。
【００７３】書き直しモードは、第１の書込みモードで
書込まれたデータを第２の書込みモードで書き直しする
動作モードである。書直しモードでは、第１の書込みモ
ードで書込まれたデータをセンスラッチ３に読み出す。
これは通常の読み出し動作と同じである。通常の読み出
しを行なってセンスラッチ３で増幅されてこれにラッチ
されたデータは、書込みにとっては逆の電圧となってい
るので、反転する必要がある。最初の書込みパルス幅は
t1とされる。ベリファイ電圧はVt7とされる。ベリファ
イがOKとなるまで、Δt2ずつパルス幅を長くして書込み
パルスを繰返し印加する。Δt2はメモリセルのしきい値
電圧とlog表示の書込み時間の関係において、しきい値
電圧の変化量ΔVth2が１回の書込みパルス当たり一定と
なるように設定される。Vt3>Vt7、ΔVth1＞ΔVth2であ
るので、第１の書き込みよりも低速となるが、保持時の
電界は小さく、データ保持時間長くなり、書込まれたデ
ータ保持の信頼性が向上される。
書込まれたデータを第２の書込みモードで書き直しする
動作モードである。書直しモードでは、第１の書込みモ
ードで書込まれたデータをセンスラッチ３に読み出す。
これは通常の読み出し動作と同じである。通常の読み出
しを行なってセンスラッチ３で増幅されてこれにラッチ
されたデータは、書込みにとっては逆の電圧となってい
るので、反転する必要がある。最初の書込みパルス幅は
t1とされる。ベリファイ電圧はVt7とされる。ベリファ
イがOKとなるまで、Δt2ずつパルス幅を長くして書込み
パルスを繰返し印加する。Δt2はメモリセルのしきい値
電圧とlog表示の書込み時間の関係において、しきい値
電圧の変化量ΔVth2が１回の書込みパルス当たり一定と
なるように設定される。Vt3>Vt7、ΔVth1＞ΔVth2であ
るので、第１の書き込みよりも低速となるが、保持時の
電界は小さく、データ保持時間長くなり、書込まれたデ
ータ保持の信頼性が向上される。
【００７４】図１に示される前記切換え手段１０４、ス
イッチＳ１，Ｓ２、書換え制御手段１０６、書き直し制
御手段１０５は、図６０のコマンドデコーダ７３、ＲＯ
Ｍ制御系回路７４、ＲＯＭ７５、ＲＯＭデコーダ７６、
書込み消去判定回路８０、電源切換え回路８３電源制御
回路８２等によって構成されることになる。
イッチＳ１，Ｓ２、書換え制御手段１０６、書き直し制
御手段１０５は、図６０のコマンドデコーダ７３、ＲＯ
Ｍ制御系回路７４、ＲＯＭ７５、ＲＯＭデコーダ７６、
書込み消去判定回路８０、電源切換え回路８３電源制御
回路８２等によって構成されることになる。
【００７５】図５には書き込みパルス幅を一定にして書
き込みワード線電圧を絶対値的に順次高くして書込みを
行なう形式のフラッシュメモリに第１の書込みモードと
第２の書込みモードを適用した場合のブロック図が示さ
れる。
き込みワード線電圧を絶対値的に順次高くして書込みを
行なう形式のフラッシュメモリに第１の書込みモードと
第２の書込みモードを適用した場合のブロック図が示さ
れる。
【００７６】図５に示されるフラッシュメモリＦＭＲＹ
２も粗い書込みモード（第１の書込みモード）と高精度
書込みモード（第２の書込みモード）を有し、それら
は、書込みパルスの１パルス当たりのしきい値電圧の変
化量が異なる動作モードとされる。図１との相違点は、
図４３の（ｂ）のように書き込みパルス幅を一定にし
て、書き込みワード線電圧を絶対値的に順次高くして書
込みを行なうことである。そこで、書込み１パルスあた
りのメモリセルしきい値電圧の変化量がΔVth1である第
1の書込み（粗い書込み）のための第１の書込み電圧列
発生手段１２０と、しきい値電圧変化量がΔVth2である
第2の書込み（高精度書込み）のための第２の書込み電
圧列発生手段（高精度書込み）１２１を備える。
２も粗い書込みモード（第１の書込みモード）と高精度
書込みモード（第２の書込みモード）を有し、それら
は、書込みパルスの１パルス当たりのしきい値電圧の変
化量が異なる動作モードとされる。図１との相違点は、
図４３の（ｂ）のように書き込みパルス幅を一定にし
て、書き込みワード線電圧を絶対値的に順次高くして書
込みを行なうことである。そこで、書込み１パルスあた
りのメモリセルしきい値電圧の変化量がΔVth1である第
1の書込み（粗い書込み）のための第１の書込み電圧列
発生手段１２０と、しきい値電圧変化量がΔVth2である
第2の書込み（高精度書込み）のための第２の書込み電
圧列発生手段（高精度書込み）１２１を備える。
【００７７】図６の（ａ），（ｂ）には第１の書き込み
と第２の書き込みの特性が示されている。前述のよう
に、個々の書き込みパルス幅（書込み時間）は一定であ
り、書込み動作が進むに従って書込み電圧が漸増され
る。
と第２の書き込みの特性が示されている。前述のよう
に、個々の書き込みパルス幅（書込み時間）は一定であ
り、書込み動作が進むに従って書込み電圧が漸増され
る。
【００７８】図６の（ｃ），（ｄ）には第１の書き込み
と第２の書き込みによるメモリセルＭＣのしきい値分布
が示される。
と第２の書き込みによるメモリセルＭＣのしきい値分布
が示される。
【００７９】このフラッシュメモリＦＭＲＹ２も図１の
場合と同様に、第1のパルス列発生手段による書込み動
作時に用いる第1のベリファイ電圧発生手段１０２、第2
のパルス列発生手段による書込み動作時に用いる第2の
ベリファイ電圧発生手段１０３を有する。それらは、前
述と同様に、書込みモードに応じて切換え手段１０４で
切換えられる。
場合と同様に、第1のパルス列発生手段による書込み動
作時に用いる第1のベリファイ電圧発生手段１０２、第2
のパルス列発生手段による書込み動作時に用いる第2の
ベリファイ電圧発生手段１０３を有する。それらは、前
述と同様に、書込みモードに応じて切換え手段１０４で
切換えられる。
【００８０】このフラッシュメモリＦＭＲＹ２の場合、
図３及び図４で説明したフローチャートにおいて、書込
みパルス時間の増分を変化させる代わりに、書込み電圧
の絶対値の増分を変化させれば、同様の制御が可能にさ
れる。図６０の構成との対応は図１の場合と同様である
からその説明は省略する。
図３及び図４で説明したフローチャートにおいて、書込
みパルス時間の増分を変化させる代わりに、書込み電圧
の絶対値の増分を変化させれば、同様の制御が可能にさ
れる。図６０の構成との対応は図１の場合と同様である
からその説明は省略する。
【００８１】図７は第１の書込みモードと第２の書込み
モードを指定するための条件を設定する設定手段を有す
るフラッシュメモリＦＭＲＹ３のブロック図が示され
る。すぅなわち、図４で説明した書直しモードに代表さ
れるように、第１の書込みモードと第２の書込みモード
を有する場合に、最初に第１の書込みモードで粗く書い
た後、第２の書込みモードで高精度に書換える手法を採
る代わりに、ΔVTh1のモード（粗い、第1の書込みモー
ド）とΔVTh2のモード（高精度、第2の書込みモード）
とを特定の条件で切り換えて用いることも可能である。
その条件は切換え条件設定手段１３０に設定される。
モードを指定するための条件を設定する設定手段を有す
るフラッシュメモリＦＭＲＹ３のブロック図が示され
る。すぅなわち、図４で説明した書直しモードに代表さ
れるように、第１の書込みモードと第２の書込みモード
を有する場合に、最初に第１の書込みモードで粗く書い
た後、第２の書込みモードで高精度に書換える手法を採
る代わりに、ΔVTh1のモード（粗い、第1の書込みモー
ド）とΔVTh2のモード（高精度、第2の書込みモード）
とを特定の条件で切り換えて用いることも可能である。
その条件は切換え条件設定手段１３０に設定される。
【００８２】図８には切換え条件が例示されている。例
えばメモリセルＭＣの特性劣化の程度がさほど進んでい
ないと考えられる書換え回数１万回程度までは第１の書
込みモードとして書込み動作を最優先させ、それ以降は
メモリセルの特性劣化による影響を考慮して第２の書込
みモードとする。そのための書換え条件設定手段１３０
は切換えを実行するときの書換え回数が設定される。こ
のとき、書換え回数は、例えば、メモリマットに割り当
てられた管理領域に保存され、切換え手段１０４はタイ
マ等を介して定期的にその書換え回数が設定条件を超え
たかを判定し、超えた場合には、外部から書込みモード
が指示されたときは、第１の書込みモードから第２の書
込みモードにする。またタイマ等を利用してデータ保持
期間によって切換えることも可能である。また、ブロッ
ク、セクタ（例えばワード線毎の記憶領域）等の記憶領
域を指定条件とすることができる。その条件はそれら領
域のメモリアドレスによって与えることができる。この
場合、切換え手段は、書込みアドレスと設定された条件
アドレスを比較して、第１の書込み又は第２の書込みを
選択する。アドレスの設定のために切換え条件設定手段
１３０にはヒューズプログラム回路を採用することがで
きる。或いは、フラッシュメモリのチップ単位で条件を
設定することができる。例えば、第１の書込みモードが
指定されているチップは、外部から書込み動作が指示さ
れると、第１の書込みモードで書込みを行なう。この場
合の切換え条件設定手段１３０はアルミマスタスライス
など、製造プロセスで配線パターンマスクの変更で条件
設定される形式が能率的である。
えばメモリセルＭＣの特性劣化の程度がさほど進んでい
ないと考えられる書換え回数１万回程度までは第１の書
込みモードとして書込み動作を最優先させ、それ以降は
メモリセルの特性劣化による影響を考慮して第２の書込
みモードとする。そのための書換え条件設定手段１３０
は切換えを実行するときの書換え回数が設定される。こ
のとき、書換え回数は、例えば、メモリマットに割り当
てられた管理領域に保存され、切換え手段１０４はタイ
マ等を介して定期的にその書換え回数が設定条件を超え
たかを判定し、超えた場合には、外部から書込みモード
が指示されたときは、第１の書込みモードから第２の書
込みモードにする。またタイマ等を利用してデータ保持
期間によって切換えることも可能である。また、ブロッ
ク、セクタ（例えばワード線毎の記憶領域）等の記憶領
域を指定条件とすることができる。その条件はそれら領
域のメモリアドレスによって与えることができる。この
場合、切換え手段は、書込みアドレスと設定された条件
アドレスを比較して、第１の書込み又は第２の書込みを
選択する。アドレスの設定のために切換え条件設定手段
１３０にはヒューズプログラム回路を採用することがで
きる。或いは、フラッシュメモリのチップ単位で条件を
設定することができる。例えば、第１の書込みモードが
指定されているチップは、外部から書込み動作が指示さ
れると、第１の書込みモードで書込みを行なう。この場
合の切換え条件設定手段１３０はアルミマスタスライス
など、製造プロセスで配線パターンマスクの変更で条件
設定される形式が能率的である。
【００８３】図９には書込み電圧パルス幅を第１の書込
みモードと第２の書込みモードで同一とし、書込み電圧
を第１の書込みモードと第２の書込みモードで相互に相
違する一定電圧とする場合の例が示される。即ち、第１
の書込みモードと第２の書込みモードに共用されるパル
ス列発生手段１４０と、第１の書込み電圧発生手段１４
１と、第２の書込み電圧発生手段１４２とが設けられて
いる。第１の書込み電圧発生手段から出力される一定の
第１の書込み電圧ＶＢと、前記第２の書込み電圧発生手
段１４２で発生される第２の書込み電圧ＶＡを切換え手
段１４３によりスイッチＳ１，Ｓ２で選択し、選択され
た書込み電圧がパルス列発生手段１４０に与えられる。
パルス列発生手段１４０は、与えられた電圧のパルス列
を書込み電圧として、Ｘ系選択回路に出力する。
みモードと第２の書込みモードで同一とし、書込み電圧
を第１の書込みモードと第２の書込みモードで相互に相
違する一定電圧とする場合の例が示される。即ち、第１
の書込みモードと第２の書込みモードに共用されるパル
ス列発生手段１４０と、第１の書込み電圧発生手段１４
１と、第２の書込み電圧発生手段１４２とが設けられて
いる。第１の書込み電圧発生手段から出力される一定の
第１の書込み電圧ＶＢと、前記第２の書込み電圧発生手
段１４２で発生される第２の書込み電圧ＶＡを切換え手
段１４３によりスイッチＳ１，Ｓ２で選択し、選択され
た書込み電圧がパルス列発生手段１４０に与えられる。
パルス列発生手段１４０は、与えられた電圧のパルス列
を書込み電圧として、Ｘ系選択回路に出力する。
【００８４】第1の書込みモードでは書込み電圧の絶対
値はVBであり、第2の書込みモードでは書込み電圧の絶
対値はVAである（VB>VA）。
値はVBであり、第2の書込みモードでは書込み電圧の絶
対値はVAである（VB>VA）。
【００８５】この時の書込み特性としては、図１０の
（ａ），（ｂ）に示されるように、書込み時間（対数ス
ケール）に対するしきい値電圧の変化の傾きが双方共に
Ｋ１で変わらない場合を想定する。このとき、VB>VAで
あるから、第１の書込みモードでは最初の書込みパルス
によるしきい値の変化量は、第２の書込みモードに比べ
て大きくなる。したがって、目的のしきい値電圧までの
書込みパルスの印加回数は第１の書込みモードの方が第
２の書込みモードに比べて少なくなる。即ち、書込み動
作を高速化できる。
（ａ），（ｂ）に示されるように、書込み時間（対数ス
ケール）に対するしきい値電圧の変化の傾きが双方共に
Ｋ１で変わらない場合を想定する。このとき、VB>VAで
あるから、第１の書込みモードでは最初の書込みパルス
によるしきい値の変化量は、第２の書込みモードに比べ
て大きくなる。したがって、目的のしきい値電圧までの
書込みパルスの印加回数は第１の書込みモードの方が第
２の書込みモードに比べて少なくなる。即ち、書込み動
作を高速化できる。
【００８６】また、図１０の（ｃ），（ｄ）に示される
ように書込み時間（対数スケール）に対するしきい値電
圧の変化の傾きが、第１に書込みモードの方が第２の書
込みモードに比べて大きくなる（K2>K1）場合を想定す
る。実際にはメモリセルＭＣの物理的な特性から一般に
そうなる場合が殆どであると考えられる。第１の書込み
モードでは書込み電圧がVBでは傾きがK2であり、第２の
書込みモードでは書込み電圧がVA での傾きがK1と異な
り、Ｋ１＞Ｋ２、ＶＢ＞ＶＡの時、最初の書込みパルス
電圧によるしきい値の変化は前述のように第１の書込み
モードの方が第２の書込みモードより大きくされ、しか
も、１回の書込みパルス電圧によるしきい値電圧の変化
量もVBではΔVth2となり、VA でのΔVth1よりも大きく
される。このため、目的のしきい値電圧までの書込みパ
ルスの印加回数は第１の書込みモードの方が第２の書込
みモードに比べて少なくなる。即ち、書込み動作を高速
化できる。
ように書込み時間（対数スケール）に対するしきい値電
圧の変化の傾きが、第１に書込みモードの方が第２の書
込みモードに比べて大きくなる（K2>K1）場合を想定す
る。実際にはメモリセルＭＣの物理的な特性から一般に
そうなる場合が殆どであると考えられる。第１の書込み
モードでは書込み電圧がVBでは傾きがK2であり、第２の
書込みモードでは書込み電圧がVA での傾きがK1と異な
り、Ｋ１＞Ｋ２、ＶＢ＞ＶＡの時、最初の書込みパルス
電圧によるしきい値の変化は前述のように第１の書込み
モードの方が第２の書込みモードより大きくされ、しか
も、１回の書込みパルス電圧によるしきい値電圧の変化
量もVBではΔVth2となり、VA でのΔVth1よりも大きく
される。このため、目的のしきい値電圧までの書込みパ
ルスの印加回数は第１の書込みモードの方が第２の書込
みモードに比べて少なくなる。即ち、書込み動作を高速
化できる。
【００８７】図９の構成によって得られる図１０の
（ｅ），（ｆ）に示されるしきい値電圧分布は、図１の
構成による場合と同じ傾向にされる。
（ｅ），（ｆ）に示されるしきい値電圧分布は、図１の
構成による場合と同じ傾向にされる。
【００８８】図９の構成において第１の書込み電圧発生
手段１４１及び第２の書込み電圧発生手段１４２は、図
６０の構成におけるチャージポンプ回路８４で実現さ
れ、切換え手段１４３及びパルス列発生手段１４０は図
６０の電源切換え回路８３及び電源制御回路８２、そし
てそれらを制御するコマンドデコーダ７３、ＲＯＭ制御
回路７４、ＲＯＭ７５及びＲＯＭデコーダ７６によって
構成することができる。
手段１４１及び第２の書込み電圧発生手段１４２は、図
６０の構成におけるチャージポンプ回路８４で実現さ
れ、切換え手段１４３及びパルス列発生手段１４０は図
６０の電源切換え回路８３及び電源制御回路８２、そし
てそれらを制御するコマンドデコーダ７３、ＲＯＭ制御
回路７４、ＲＯＭ７５及びＲＯＭデコーダ７６によって
構成することができる。
【００８９】尚、図示は省略するが、図５及び図６で説
明したように、書込みパルス幅を一定とし、書込み電圧
を次第に増加せせる形式で書込みを行なう場合には、書
込み電圧列を第1の書込みモードと第2の書込みモードで
相互に同一とし、パルス電圧幅を、第1の書込みモード
と第2の書込みモードで相違させることができる。この
場合における書込み動作の傾向は図１０の場合と類似と
される。
明したように、書込みパルス幅を一定とし、書込み電圧
を次第に増加せせる形式で書込みを行なう場合には、書
込み電圧列を第1の書込みモードと第2の書込みモードで
相互に同一とし、パルス電圧幅を、第1の書込みモード
と第2の書込みモードで相違させることができる。この
場合における書込み動作の傾向は図１０の場合と類似と
される。
【００９０】図１１には第２書込みモードによる高精度
書込みを多値書込みとするフラッシュメモリの一例が示
される。図１２には２値書込みと多値書込みの夫々にお
けるメモリセルのしきい値分布が示される。
書込みを多値書込みとするフラッシュメモリの一例が示
される。図１２には２値書込みと多値書込みの夫々にお
けるメモリセルのしきい値分布が示される。
【００９１】図１１に示されるフラッシュメモリＦＭＲ
Ｙ５において第1の書込み電圧印加用パルス列発生手段
１５０によって、図１及び図２で説明した第１の書込み
モードと同じように粗く書き込むための書込みパルス電
圧を発生する。これによる書込みデータは図１等で既に
説明したものと同様に、2値である。このとき、消去レ
ベルはVt1〜Vt2であり、書込みレベルはVt3〜Vt4とされ
る。第2の書込み電圧印加用パルス列発生手段１５１は
図１及び図２で説明した第２の書込みモードと同じよう
に高精度に書き込むための書込みパルス電圧を発生す
る。この場合の書込みデータは多値、例えば４値とされ
る。多値の書込みのために図１１ではビット線の端に多
値用のデータバッファ１５２、１５３が設けられてい
る。多値書込みされたメモリセルのしきい値電圧分布
は、消去レベルがVt5〜Vt6であり、書込みレベルは３値
あり、Vt7〜Vt8、Vt9〜Vt10、Vt11〜Vt12とされる。
Ｙ５において第1の書込み電圧印加用パルス列発生手段
１５０によって、図１及び図２で説明した第１の書込み
モードと同じように粗く書き込むための書込みパルス電
圧を発生する。これによる書込みデータは図１等で既に
説明したものと同様に、2値である。このとき、消去レ
ベルはVt1〜Vt2であり、書込みレベルはVt3〜Vt4とされ
る。第2の書込み電圧印加用パルス列発生手段１５１は
図１及び図２で説明した第２の書込みモードと同じよう
に高精度に書き込むための書込みパルス電圧を発生す
る。この場合の書込みデータは多値、例えば４値とされ
る。多値の書込みのために図１１ではビット線の端に多
値用のデータバッファ１５２、１５３が設けられてい
る。多値書込みされたメモリセルのしきい値電圧分布
は、消去レベルがVt5〜Vt6であり、書込みレベルは３値
あり、Vt7〜Vt8、Vt9〜Vt10、Vt11〜Vt12とされる。
【００９２】第１のベリファイ電圧発生手段１５４は第
１の書込みモードによる２値書込みのためのベリファイ
電圧を発生する。第２のベリファイ電圧発生回路１５５
は第２の書込みモードによる多値書込みのためのベリフ
ァイ電圧を発生する。
１の書込みモードによる２値書込みのためのベリファイ
電圧を発生する。第２のベリファイ電圧発生回路１５５
は第２の書込みモードによる多値書込みのためのベリフ
ァイ電圧を発生する。
【００９３】選択制御手段１５６は、第１の書込みモー
ドによる２値書込みでは第１の書込み電圧印加用パルス
列発生手段１５０からの書込みパルス電圧を選択し、第
２の書込みモードによる多値書込みでは第２の書込み電
圧印加用パルス列発生手段１５１からの書込みパルス電
圧を選択する。選択制御手段１５７は、第１の書込みモ
ードによる２値書込みでは第１のベリファイ電圧発生手
段１５４からのベリファイ電圧を選択し、第２の書込み
モードによる多値書込みでは第２のベリファイ電圧発生
手段１５５からのベリファイ電圧を選択する。
ドによる２値書込みでは第１の書込み電圧印加用パルス
列発生手段１５０からの書込みパルス電圧を選択し、第
２の書込みモードによる多値書込みでは第２の書込み電
圧印加用パルス列発生手段１５１からの書込みパルス電
圧を選択する。選択制御手段１５７は、第１の書込みモ
ードによる２値書込みでは第１のベリファイ電圧発生手
段１５４からのベリファイ電圧を選択し、第２の書込み
モードによる多値書込みでは第２のベリファイ電圧発生
手段１５５からのベリファイ電圧を選択する。
【００９４】2値書込みモードのVt2は多値書込みモード
のVt6と等しく、Vt3はVt7と等しい場合がある。2値モー
ドは粗く書き込む第１の書込みモードとされる。粗い書
き込みができるのは、多値モードのVt7〜Vt12のなかにV
t3〜Vt4のみを設ければ良いからである。多値モードで
はしきい値分布を狭くする必要があるので書き込みパル
スの１パルス当りのしきい値電圧変化量を小さくする必
要があり、書込み動作は遅くなるが、記憶容量は２倍と
なる。
のVt6と等しく、Vt3はVt7と等しい場合がある。2値モー
ドは粗く書き込む第１の書込みモードとされる。粗い書
き込みができるのは、多値モードのVt7〜Vt12のなかにV
t3〜Vt4のみを設ければ良いからである。多値モードで
はしきい値分布を狭くする必要があるので書き込みパル
スの１パルス当りのしきい値電圧変化量を小さくする必
要があり、書込み動作は遅くなるが、記憶容量は２倍と
なる。
【００９５】多値書込みの詳細については後で説明する
が、例えば一つのメモリセルの記憶データを４値とする
場合、２値データ２ビットが一つのメモリセルの４値の
記憶データを構成することになる。したがって、書込み
では、２ビットのデータをデコードし、そのデコード結
果に従ってVt7，Vt9，Vt11のどこまでを目標にして書込
みを続けるかが制御される。これに呼応して、書込みベ
リファイ電圧も前記デコード結果に従って例えばVt7，V
t9，Vt11の中から一つが選択される。読み出しでは、ワ
ード線レベルがVt6〜Vt7，Vt8〜Vt9，Vt10〜Vt11の間の
電圧（Vr3，Vr2，Vr1）に夫々切換えられ、夫々の場合
で得られる読み出しデータをエンコードして、夫々２値
の２ビットのデータに変換する。多値用データバッファ
１５２，１５３は一つのメモリセルに対する３回の読み
出しに際して先の読み出しデータを退避するラッチ回路
である。これらの制御は書換え制御手段１５９Ａで行な
われ、前記デコードやエンコードはデータ変換回路１５
８で行なわれる。
が、例えば一つのメモリセルの記憶データを４値とする
場合、２値データ２ビットが一つのメモリセルの４値の
記憶データを構成することになる。したがって、書込み
では、２ビットのデータをデコードし、そのデコード結
果に従ってVt7，Vt9，Vt11のどこまでを目標にして書込
みを続けるかが制御される。これに呼応して、書込みベ
リファイ電圧も前記デコード結果に従って例えばVt7，V
t9，Vt11の中から一つが選択される。読み出しでは、ワ
ード線レベルがVt6〜Vt7，Vt8〜Vt9，Vt10〜Vt11の間の
電圧（Vr3，Vr2，Vr1）に夫々切換えられ、夫々の場合
で得られる読み出しデータをエンコードして、夫々２値
の２ビットのデータに変換する。多値用データバッファ
１５２，１５３は一つのメモリセルに対する３回の読み
出しに際して先の読み出しデータを退避するラッチ回路
である。これらの制御は書換え制御手段１５９Ａで行な
われ、前記デコードやエンコードはデータ変換回路１５
８で行なわれる。
【００９６】また、多値書込みか２値書込みかは前述の
説明通り、コマンドで任意に指定することが可能であ
る。また、書直し制御手段１５９Ｂを用いて、最初２値
で高速に書込んだデータを、後から多値で書直すという
動作を選択することも可能である。
説明通り、コマンドで任意に指定することが可能であ
る。また、書直し制御手段１５９Ｂを用いて、最初２値
で高速に書込んだデータを、後から多値で書直すという
動作を選択することも可能である。
【００９７】図１３には２値で書込んだデータを多値で
書直す時の動作例が示される。例えばワード線ＷＬ１上
のメモリセルの２値データを読出して一旦前記バッファ
１５２に保持する。次にワード線ＷＬ２上のメモリセル
からデータを読出して今度は別のバッファ１５３にその
読み出しデータを保持する。このようにして夫々２値の
２ビットのデータがデータバッファ１５２，１５３にラ
ッチされると、当該２ビットのデータはデータ変換回路
１５８でデコードされ４値書込みのための書込みデータ
が生成され、センスラッチにそのデータが与えられる。
その後、前記デコードされた情報を前記書換え制御手段
１５９Ａが用いて、ワード線ＷＬ３の所定のメモリセル
に、そのデータが４値のうちの一つの論理値として書込
まれる。前記２ビットのデコード結果によっては書込み
非選択で済む場合も当然ある。
書直す時の動作例が示される。例えばワード線ＷＬ１上
のメモリセルの２値データを読出して一旦前記バッファ
１５２に保持する。次にワード線ＷＬ２上のメモリセル
からデータを読出して今度は別のバッファ１５３にその
読み出しデータを保持する。このようにして夫々２値の
２ビットのデータがデータバッファ１５２，１５３にラ
ッチされると、当該２ビットのデータはデータ変換回路
１５８でデコードされ４値書込みのための書込みデータ
が生成され、センスラッチにそのデータが与えられる。
その後、前記デコードされた情報を前記書換え制御手段
１５９Ａが用いて、ワード線ＷＬ３の所定のメモリセル
に、そのデータが４値のうちの一つの論理値として書込
まれる。前記２ビットのデコード結果によっては書込み
非選択で済む場合も当然ある。
【００９８】図１４には２値データを多値データに変換
する別の例が示される。図１３の場合には同一ワード線
上の隣接する２個のメモリセルが保有する２ビットを４
値のデータに変換した。図１４の場合には、バッファ１
５２の全てのデータの後にバッファ１５３のデータを並
べて、このデータ列に対して最初から２つずつ区切って
いって、各々の区切られた２ビットを夫々４値のデータ
に順次変換する。
する別の例が示される。図１３の場合には同一ワード線
上の隣接する２個のメモリセルが保有する２ビットを４
値のデータに変換した。図１４の場合には、バッファ１
５２の全てのデータの後にバッファ１５３のデータを並
べて、このデータ列に対して最初から２つずつ区切って
いって、各々の区切られた２ビットを夫々４値のデータ
に順次変換する。
【００９９】図１５〜図１９には２ビットの２値データ
による４値書込み動作の手順が示される。各図には４値
データの４値“０１”、“１１”、“１０”、“００”
が夫々示されている。この４値の夫々におけるメモリセ
ルのしきい値電圧は状態“０１”、“１１”、“１
０”、“００”に対応されることになる。図１５に示さ
れるように、上記４値のデータが書込まれるメモリセル
は最初、消去状態とされている。即ち、状態“００”で
ある。４値“０１”、“１１”、“１０”、“００”に
対するセンスラッチＳＬ１〜ＳＬ４への書込みデータは
図１６に示されるように、“１”、“１”、“１”、
“０”とされる。センスラッチにラッチされたデータ
“１”は書込みを実施させ、“０”は書込み非実施とさ
せる。書込動作は、図１６に示される第１の書込み、図
１７に示される第２の書込み、図１８に示される第３の
書込みとされる。第１乃至第３の一連の書込みは対応す
るセンスラッチの書込みデータが“０”にされるところ
まで進められる。第１乃至第３の各書込みは、ベリファ
イ電圧が相違されるだけであり、書込みパルス電圧の印
加制御は同一である。
による４値書込み動作の手順が示される。各図には４値
データの４値“０１”、“１１”、“１０”、“００”
が夫々示されている。この４値の夫々におけるメモリセ
ルのしきい値電圧は状態“０１”、“１１”、“１
０”、“００”に対応されることになる。図１５に示さ
れるように、上記４値のデータが書込まれるメモリセル
は最初、消去状態とされている。即ち、状態“００”で
ある。４値“０１”、“１１”、“１０”、“００”に
対するセンスラッチＳＬ１〜ＳＬ４への書込みデータは
図１６に示されるように、“１”、“１”、“１”、
“０”とされる。センスラッチにラッチされたデータ
“１”は書込みを実施させ、“０”は書込み非実施とさ
せる。書込動作は、図１６に示される第１の書込み、図
１７に示される第２の書込み、図１８に示される第３の
書込みとされる。第１乃至第３の一連の書込みは対応す
るセンスラッチの書込みデータが“０”にされるところ
まで進められる。第１乃至第３の各書込みは、ベリファ
イ電圧が相違されるだけであり、書込みパルス電圧の印
加制御は同一である。
【０１００】図１６の第１の書込み（ベリファイ電圧＝
Ｖｔ７）が行なわれた場合には、書込み対象とされるメ
モリセルのしきい値電圧は状態“０１”にされる。した
がって、４値データ“０１”に対応されるメモリセルの
センスラッチが“０”に反転され、“０１”の書込みが
完了される。即ち、第１の書込みは消去状態から“０
１”のしきい値状態を得るための書込み動作とされる。
Ｖｔ７）が行なわれた場合には、書込み対象とされるメ
モリセルのしきい値電圧は状態“０１”にされる。した
がって、４値データ“０１”に対応されるメモリセルの
センスラッチが“０”に反転され、“０１”の書込みが
完了される。即ち、第１の書込みは消去状態から“０
１”のしきい値状態を得るための書込み動作とされる。
【０１０１】第１の書込みに続けて、図１７の第２の書
込み（ベリファイ電圧＝Ｖｔ９）が行なわれた場合に
は、書込み対象とされるメモリセルのしきい値電圧は状
態“１１”にされる。したがって、４値データ“１１”
に対応されるメモリセルのセンスラッチが“０”に反転
され、“１１”の書込みが完了される。即ち、第２の書
込みは、第１の書込みに続けて行なうことによって“１
１”のしきい値状態を得るための書込み動作とされる。
込み（ベリファイ電圧＝Ｖｔ９）が行なわれた場合に
は、書込み対象とされるメモリセルのしきい値電圧は状
態“１１”にされる。したがって、４値データ“１１”
に対応されるメモリセルのセンスラッチが“０”に反転
され、“１１”の書込みが完了される。即ち、第２の書
込みは、第１の書込みに続けて行なうことによって“１
１”のしきい値状態を得るための書込み動作とされる。
【０１０２】第２の書込みに続けて、図１８の第３の書
込み（ベリファイ電圧＝Ｖｔ１１）が行なわれた場合に
は、書込み対象とされるメモリセルのしきい値電圧は状
態“１０”にされる。したがって、４値データ“１０”
に対応されるメモリセルのセンスラッチが“０”に反転
され、“１０”の書込みが完了される。即ち、第３の書
込みは、第１及び第２の書込みに続けて行なうことによ
って“１０”のしきい値状態を得るための書込み動作と
される。
込み（ベリファイ電圧＝Ｖｔ１１）が行なわれた場合に
は、書込み対象とされるメモリセルのしきい値電圧は状
態“１０”にされる。したがって、４値データ“１０”
に対応されるメモリセルのセンスラッチが“０”に反転
され、“１０”の書込みが完了される。即ち、第３の書
込みは、第１及び第２の書込みに続けて行なうことによ
って“１０”のしきい値状態を得るための書込み動作と
される。
【０１０３】図２０に示されるフラッシュメモリＦＭＲ
Ｙ６は、前記第１の書込みモードによる粗い書込み専用
のメモリマット１Ａ，２Ａと、第２の書込みモードによ
る高精度書込み（多値書込みを含む）専用のメモリマッ
ト１Ｂ，２Ｂを物理的に分けるようにしたものである。
メモリマット１Ａ，２Ａのセンスラッチアレイと、メモ
リマット１Ｂ，２Ｂのセンスラッチアレイは夫々個別化
されている。
Ｙ６は、前記第１の書込みモードによる粗い書込み専用
のメモリマット１Ａ，２Ａと、第２の書込みモードによ
る高精度書込み（多値書込みを含む）専用のメモリマッ
ト１Ｂ，２Ｂを物理的に分けるようにしたものである。
メモリマット１Ａ，２Ａのセンスラッチアレイと、メモ
リマット１Ｂ，２Ｂのセンスラッチアレイは夫々個別化
されている。
【０１０４】図２１に示されるフラッシュメモリＦＭＲ
Ｙ７は、図１３の構成に対し、粗い書込み専用のメモリ
マット１Ａ，２Ａと、高精度書込み専用のメモリマット
１Ｂ，２Ｂとに兼用されている点が相違されている。
尚、図２０及び図２１に示された個々の構成及び機能に
ついては前述の説明と基本的に同じであるから、その詳
細な説明は省略する。
Ｙ７は、図１３の構成に対し、粗い書込み専用のメモリ
マット１Ａ，２Ａと、高精度書込み専用のメモリマット
１Ｂ，２Ｂとに兼用されている点が相違されている。
尚、図２０及び図２１に示された個々の構成及び機能に
ついては前述の説明と基本的に同じであるから、その詳
細な説明は省略する。
【０１０５】図２０及び図２１の構成において、メモリ
マットセルアレー１Ａ，２Ａに対する書込みには、第1
の書込み電圧印加用パルス列発生及びベリファイ電圧発
生手段１００，１０２が用いられる。メモリセルアレー
１Ｂ，２Ｂに対する書込みには第2の書込み電圧印加用
パルス列発生及びベリファイ電圧発生手段１０１，１０
３が用いられる。
マットセルアレー１Ａ，２Ａに対する書込みには、第1
の書込み電圧印加用パルス列発生及びベリファイ電圧発
生手段１００，１０２が用いられる。メモリセルアレー
１Ｂ，２Ｂに対する書込みには第2の書込み電圧印加用
パルス列発生及びベリファイ電圧発生手段１０１，１０
３が用いられる。
【０１０６】粗い書込み専用のメモリマット１Ａ，２Ａ
と、高精度書込み専用のメモリマット１Ｂ，２Ｂとで
は、メモリセルＭＣのトンネル膜厚、層間絶縁膜の厚
さ、フローティングゲートの大きさ等のメモリセル構造
を夫々に最適化するように個別化することができる。
と、高精度書込み専用のメモリマット１Ｂ，２Ｂとで
は、メモリセルＭＣのトンネル膜厚、層間絶縁膜の厚
さ、フローティングゲートの大きさ等のメモリセル構造
を夫々に最適化するように個別化することができる。
【０１０７】図２２には第１の書込みモード（粗い書き
込み）による書込みデータと第２の書込みモード（高精
度の書き込み）による書込みデータとをメモリマット中
に混在させる場合の例が示される。例えば、メモリマッ
ト１，２の一群のメモリセル（以下セクタと称する）毎
に、第１の書込みモードによる粗い書き込みデータと第
２の書込みモードによる高精度の書き込みデータとを混
在させるために、セクタの一部を管理領域１６０とし、
この領域１６０に第１の書込みモードで書込まれたデー
タか第２の書込みモードで書込まれたデータかを識別す
るための識別情報を書込んでおく。図２２において、Ｍ
Ｒ１〜ＭＲｎ、ＭＣ１〜ＭＣｍが一つのセクタであり、
このうちＭＣ１〜ＭＣｍがそれに対応する管理領域とさ
れる。前記識別情報は、ＭＣ１〜ＭＣｍの適当なビット
に割り当てられることになる。管理領域１６０にはその
外のセクタ管理情報の記憶領域が割り当てられている。
図２２では管理領域１６０のワード線ＷＬ２１とそれ以
外のセクタの部分（通常領域）１６１のワード線ＷＬ１
１とを分けてある。これは、例えばセクタデータの消去
を、管理領域１６０におけるセクタデータの有効性を示
すバリッドビットの反転で済ませたりすることができる
ようにするためであり、セクタデータの管理方式によっ
ては同一ワード線上に配置してもよい。尚、図２２では
フラッシュメモリのその他の構成は図示を省略してある
が、例えば図１に示される回路がその他に備えられてい
る。
込み）による書込みデータと第２の書込みモード（高精
度の書き込み）による書込みデータとをメモリマット中
に混在させる場合の例が示される。例えば、メモリマッ
ト１，２の一群のメモリセル（以下セクタと称する）毎
に、第１の書込みモードによる粗い書き込みデータと第
２の書込みモードによる高精度の書き込みデータとを混
在させるために、セクタの一部を管理領域１６０とし、
この領域１６０に第１の書込みモードで書込まれたデー
タか第２の書込みモードで書込まれたデータかを識別す
るための識別情報を書込んでおく。図２２において、Ｍ
Ｒ１〜ＭＲｎ、ＭＣ１〜ＭＣｍが一つのセクタであり、
このうちＭＣ１〜ＭＣｍがそれに対応する管理領域とさ
れる。前記識別情報は、ＭＣ１〜ＭＣｍの適当なビット
に割り当てられることになる。管理領域１６０にはその
外のセクタ管理情報の記憶領域が割り当てられている。
図２２では管理領域１６０のワード線ＷＬ２１とそれ以
外のセクタの部分（通常領域）１６１のワード線ＷＬ１
１とを分けてある。これは、例えばセクタデータの消去
を、管理領域１６０におけるセクタデータの有効性を示
すバリッドビットの反転で済ませたりすることができる
ようにするためであり、セクタデータの管理方式によっ
ては同一ワード線上に配置してもよい。尚、図２２では
フラッシュメモリのその他の構成は図示を省略してある
が、例えば図１に示される回路がその他に備えられてい
る。
【０１０８】図２３には図２２の構成を採用した場合の
書込み動作のフローチャートが示される。書込みにおい
て、書込みデータがセンスラッチにロードされると、第
１の書込みモード（粗い書き込み）か、第２の書込みモ
ード（多値を含む高精度書き込み）かによって、これま
での例で説明してきた第１の書込みモードのための書込
み電圧パルス又は第２の書込みモードのための書込み電
圧パルス（多値書込みも含む）を選択する。第１の書込
みモードならば例えば“１”が当該セクタの管理領域に
書込まれ、第２の書込みモードならば例えば“０”が当
該セクタの管理領域に書込まれる。このとき、後述の管
理領域のデータを読み込んでから第１の書込みモードに
よるデータであるか第２の書込みモードによるデータで
あるかを判断するためには、管理領域の消去と書き込み
のしきい値電圧分布は、通常領域に対するデータ書込み
が第１の書込みモード又は第２のモードの何れでも同じ
であることが望ましい。このために、図２２では、管理
領域１６０と通常領域１６１とに夫々別々のＸ系選択回
路を設けてある。これにより、管理領域１６０に対する
ベリファイ時のワード線電圧を、通常領域１６１のベリ
ファイ時のワード線電圧と独立に設定できるので、通常
領域が第１の書込みモードで書込まれるのか第２の書込
みモードで書込みされるのかに拘らず、管理領域１６０
のメモリセルに対しては一定の消去と書き込み状態を達
成できる。
書込み動作のフローチャートが示される。書込みにおい
て、書込みデータがセンスラッチにロードされると、第
１の書込みモード（粗い書き込み）か、第２の書込みモ
ード（多値を含む高精度書き込み）かによって、これま
での例で説明してきた第１の書込みモードのための書込
み電圧パルス又は第２の書込みモードのための書込み電
圧パルス（多値書込みも含む）を選択する。第１の書込
みモードならば例えば“１”が当該セクタの管理領域に
書込まれ、第２の書込みモードならば例えば“０”が当
該セクタの管理領域に書込まれる。このとき、後述の管
理領域のデータを読み込んでから第１の書込みモードに
よるデータであるか第２の書込みモードによるデータで
あるかを判断するためには、管理領域の消去と書き込み
のしきい値電圧分布は、通常領域に対するデータ書込み
が第１の書込みモード又は第２のモードの何れでも同じ
であることが望ましい。このために、図２２では、管理
領域１６０と通常領域１６１とに夫々別々のＸ系選択回
路を設けてある。これにより、管理領域１６０に対する
ベリファイ時のワード線電圧を、通常領域１６１のベリ
ファイ時のワード線電圧と独立に設定できるので、通常
領域が第１の書込みモードで書込まれるのか第２の書込
みモードで書込みされるのかに拘らず、管理領域１６０
のメモリセルに対しては一定の消去と書き込み状態を達
成できる。
【０１０９】図２４には図２２の構成を採用した場合の
読み出し動作のフローチャートが示される。通常領域１
６１からデータの読出す場合には、先ず、対応セクタの
管理領域１６０からセクタ管理情報が図６０のカラム系
回路６０を介して書込み・消去判定回路８０に供給され
る。供給されたセクタ管理情報に含まれる前記選択情報
が“１”であると書込み・消去判定回路８０で判定され
ると、そのセクタの通常領域は第１の書込みモード（粗
い書き込み）で書込まれたデータを保有するので、書込
み・消去判定回路８０の判定結果に基づいて、ＲＯＭデ
コーダ７６から制御信号が電源制御回路８２に出力され
て第１の読み出しワード線電圧が選択され、データ領域
（通常領域）１６１からデータが読出される。一方、
“０”であった場合には、第２の書込みモード（多値を
含む高精度書き込み）で書込まれているデータをセクタ
の通常領域から読み出すために、第２の読み出しワード
線電圧が選択されてデータ領域（通常領域）１６１から
データが読出される。
読み出し動作のフローチャートが示される。通常領域１
６１からデータの読出す場合には、先ず、対応セクタの
管理領域１６０からセクタ管理情報が図６０のカラム系
回路６０を介して書込み・消去判定回路８０に供給され
る。供給されたセクタ管理情報に含まれる前記選択情報
が“１”であると書込み・消去判定回路８０で判定され
ると、そのセクタの通常領域は第１の書込みモード（粗
い書き込み）で書込まれたデータを保有するので、書込
み・消去判定回路８０の判定結果に基づいて、ＲＯＭデ
コーダ７６から制御信号が電源制御回路８２に出力され
て第１の読み出しワード線電圧が選択され、データ領域
（通常領域）１６１からデータが読出される。一方、
“０”であった場合には、第２の書込みモード（多値を
含む高精度書き込み）で書込まれているデータをセクタ
の通常領域から読み出すために、第２の読み出しワード
線電圧が選択されてデータ領域（通常領域）１６１から
データが読出される。
【０１１０】図２５は図２２の構成を採用した場合の書
き直し動作の一例フローチャートが示される。ここで
は、アドレスkからアドレスmまでを書き直しの対象とす
る場合について説明する。アドレスn＝kとおき、アドレ
スnの管理領域のデータを読出す。このデータが“１”
である場合は、そのアドレスに対応されるセクタのデー
タは第１の書込みモード（粗い書き込み）で書き込まれ
ていることになる。その場合には、そのセクタの通常領
域１６１からデータを読み出し、このデータを第２のワ
ード線電圧を選択して元のデータ記憶領域に第２の書込
みモード（多値による高精度書き込みを含む）で書き直
す。一方、“０”である場合には、既に第２の書込みモ
ード（多値の高精度書き込みを含む）であるので、次の
アドレスに移る。以上の動作を、目的とする最終アドレ
スまで繰り返す。
き直し動作の一例フローチャートが示される。ここで
は、アドレスkからアドレスmまでを書き直しの対象とす
る場合について説明する。アドレスn＝kとおき、アドレ
スnの管理領域のデータを読出す。このデータが“１”
である場合は、そのアドレスに対応されるセクタのデー
タは第１の書込みモード（粗い書き込み）で書き込まれ
ていることになる。その場合には、そのセクタの通常領
域１６１からデータを読み出し、このデータを第２のワ
ード線電圧を選択して元のデータ記憶領域に第２の書込
みモード（多値による高精度書き込みを含む）で書き直
す。一方、“０”である場合には、既に第２の書込みモ
ード（多値の高精度書き込みを含む）であるので、次の
アドレスに移る。以上の動作を、目的とする最終アドレ
スまで繰り返す。
【０１１１】〔３．粗い書込み〕以上で説明した各種フ
ラッシュメモリは粗い書込みと高精度書込みの２つのモ
ードを持っていた。次に、粗い書き込みを行なうことに
着目して高速書込みを実現するフラッシュメモリの幾つ
かの例を説明する。すなわち、この項で説明するフラッ
シュメモリは、粗い書込みモードだけを持つことにな
る。
ラッシュメモリは粗い書込みと高精度書込みの２つのモ
ードを持っていた。次に、粗い書き込みを行なうことに
着目して高速書込みを実現するフラッシュメモリの幾つ
かの例を説明する。すなわち、この項で説明するフラッ
シュメモリは、粗い書込みモードだけを持つことにな
る。
【０１１２】図２６の（ａ）に示されるしきい値電圧分
布は、電源電圧Ｖｃｃ例えば３．３Ｖに対して、書き込
みレベル（書き込み時のベリファイワード線電圧と等
価）を例えば１．５Ｖとし、書き込みパルスあたりメモ
リセルのしきい値電圧が０．１Ｖ〜０．２Ｖ変化するよ
うにして高精度書き込みを実現したフラッシュメモリの
ものである。このようにＶｃｃ例えば３．３Ｖに対し、
書き込みレベルＶｗｖが例えば１．５Ｖのような電圧に
されているとき、この電圧に、センスアンプ（センスラ
ッチ）で検知するのに必要な電流差を得るためのしきい
値電圧差を加えたものが、消去状態の最低電圧Ｖｅｖと
なる。消去状態のレベルは、他に信頼性の点からも決定
する必要がある。消去時にはメモリセルのしきい値電圧
がＶｅｖ以上になったか否かを検出して消去パルス電圧
の印加を制御する。このようし、Ｖｗｖを下げ、これに
よってＶｅｖもできるだけ下げることで低電圧動作と高
信頼化をは図ることができる。
布は、電源電圧Ｖｃｃ例えば３．３Ｖに対して、書き込
みレベル（書き込み時のベリファイワード線電圧と等
価）を例えば１．５Ｖとし、書き込みパルスあたりメモ
リセルのしきい値電圧が０．１Ｖ〜０．２Ｖ変化するよ
うにして高精度書き込みを実現したフラッシュメモリの
ものである。このようにＶｃｃ例えば３．３Ｖに対し、
書き込みレベルＶｗｖが例えば１．５Ｖのような電圧に
されているとき、この電圧に、センスアンプ（センスラ
ッチ）で検知するのに必要な電流差を得るためのしきい
値電圧差を加えたものが、消去状態の最低電圧Ｖｅｖと
なる。消去状態のレベルは、他に信頼性の点からも決定
する必要がある。消去時にはメモリセルのしきい値電圧
がＶｅｖ以上になったか否かを検出して消去パルス電圧
の印加を制御する。このようし、Ｖｗｖを下げ、これに
よってＶｅｖもできるだけ下げることで低電圧動作と高
信頼化をは図ることができる。
【０１１３】しかし、メモリセルの特性は、書き込み時
に印加する電圧が同じときに、消去状態からＶｗｖのし
きい値電圧に達するのに必要な時間で３桁ほどばらつい
てしまう。このような条件でメモリセルの書き込みを行
なうと、メモリセルの通常の特性ばらつきでは、メモリ
セルのしきい値電圧変化ΔVth1が０．２Ｖ以下となる書
き込みパルス（幅、電圧）としておかないとメモリセル
によってはしきい値電圧が０Ｖ以下となる場合があると
考えられる。３桁のばらつきは等価なしきい値電圧のば
らつきに換算すると3V程度となる。よって、最も書き込
みが速いメモリセルのしきい値電圧がＶｗｖとなってか
ら、最も遅いメモリセルのしきい値電圧がＶｗｖとなる
までに、１回の書き込みパルスあたりしきい値電圧の変
化量は０．２Ｖの変化であるから単純に計算して１５回
のパルスの印加が必要となる。このパルス毎にしきい値
電圧が所望の値になったかどうかを判定するベリファイ
動作が必要となり、これが書き込み時間の大きなオーバ
ーヘッドになる。
に印加する電圧が同じときに、消去状態からＶｗｖのし
きい値電圧に達するのに必要な時間で３桁ほどばらつい
てしまう。このような条件でメモリセルの書き込みを行
なうと、メモリセルの通常の特性ばらつきでは、メモリ
セルのしきい値電圧変化ΔVth1が０．２Ｖ以下となる書
き込みパルス（幅、電圧）としておかないとメモリセル
によってはしきい値電圧が０Ｖ以下となる場合があると
考えられる。３桁のばらつきは等価なしきい値電圧のば
らつきに換算すると3V程度となる。よって、最も書き込
みが速いメモリセルのしきい値電圧がＶｗｖとなってか
ら、最も遅いメモリセルのしきい値電圧がＶｗｖとなる
までに、１回の書き込みパルスあたりしきい値電圧の変
化量は０．２Ｖの変化であるから単純に計算して１５回
のパルスの印加が必要となる。このパルス毎にしきい値
電圧が所望の値になったかどうかを判定するベリファイ
動作が必要となり、これが書き込み時間の大きなオーバ
ーヘッドになる。
【０１１４】よって、高速に書き込むためには、パルス
幅を長くするか電圧を高くするかして、１書き込みパル
スあたりの変化量ΔＶｔｈ１を大きくする。しかし、こ
れによってメモリセルがディプリートしやすくなる。よ
って、書き込みレベルを高くする。例えば、Ｖｗｖを
２．０Ｖにすると、ΔＶｔｈ１を０．４Ｖにすることが
できる。上述の３桁のばらつきを仮定すると、３Ｖのし
きい値電圧ばらつきと等価であるから８回のパルスで良
いことになる。それだけベリファイ動作の回数が少なく
なるので高速に書き込むことができる。即ち、書き込み
レベル（書込み状態のメモリセルのしきい値電圧）を従
来はＶｃｃの１／２以下にしようとしていたのに対し
て、図２６の（ｂ）に示されるように、Ｖｃｃの１／２
以上とする。尚、チップが２種類以上の電源電圧をサポ
ートしている時、上述の話は最も低い電源電圧に対して
あてはまることになる。
幅を長くするか電圧を高くするかして、１書き込みパル
スあたりの変化量ΔＶｔｈ１を大きくする。しかし、こ
れによってメモリセルがディプリートしやすくなる。よ
って、書き込みレベルを高くする。例えば、Ｖｗｖを
２．０Ｖにすると、ΔＶｔｈ１を０．４Ｖにすることが
できる。上述の３桁のばらつきを仮定すると、３Ｖのし
きい値電圧ばらつきと等価であるから８回のパルスで良
いことになる。それだけベリファイ動作の回数が少なく
なるので高速に書き込むことができる。即ち、書き込み
レベル（書込み状態のメモリセルのしきい値電圧）を従
来はＶｃｃの１／２以下にしようとしていたのに対し
て、図２６の（ｂ）に示されるように、Ｖｃｃの１／２
以上とする。尚、チップが２種類以上の電源電圧をサポ
ートしている時、上述の話は最も低い電源電圧に対して
あてはまることになる。
【０１１５】また、メモリセルの特性は、書込み時に印
加する電圧が同じ時、消去状態からＶｗｖのしきい値電
圧に達するのに必要な時間で３桁程ばらつく。３桁のば
らつきは、等価なしきい値電圧のばらつきに換算すると
３Ｖ程度となる。この電圧に換算したばらつきをΔＶｄ
ｖとする。今回は、消去レベル（消去状態にしきい値電
圧レベル）及び書込みレベル（書込み状態のしきい値電
圧）を相対的に高めとし、１書込みパルス当たりのしき
い値電圧の変化量をΔＶｔｈを大きくし、ベリファイ動
作回数を減らした。このとき、しきい値電圧のばらつき
を吸収する（小さくする）のに必要なベリファイ動作回
数をｎとすると、ｎ＝ΔＶｄｖ÷ΔＶｔｈ、となる。こ
の式から、メモリセルの構造や製造条件や個数などによ
って決まるΔＶｄｖが得られたとき、消去レベル及び書
込みレベルからの制限が無いときのΔＶｔｈの効果的な
設定方法が決まる。すなわち、ｎは整数であるので、Δ
Ｖｔｈを制限可能な刻み幅である０．１Ｖ大きくしたと
きに、ｎが１回以上減らない場合はΔＶｔｈをこれ以上
大きくしても、書込み動作速度の向上（書込みベリファ
イ回数の低減）という点で意味がないことになる。ここ
では、書込みレベルの制限を外しているとはいえ、ΔＶ
ｔｈを大きくすればするほど、書込み後のしきい値電圧
分布は大きくなり（ばらつきが大きくなり）、ディプリ
ートし易くなる。また、移動電荷量も大きくなり、絶縁
膜は移動出来る電荷量の累積値が１０クーロン程である
から書換え可能回数も少なくなってしまう。これによる
ならば、ΔＶｔｈは小さい方がよい。よって、ｎが１回
以上減らない場合には、ΔＶｔｈが最適な値であると考
えられる。すなわち、ΔＶｔｈを仮想的に０．１Ｖ増や
したとき、ベリファイ回数が１回以上減らなくなったと
きのΔＶｔｈの値を、粗い書込みに採用すればよい。
尚、書込みレベルがリードディスターブから制限を受け
て決まる場合には、書込みレベルの上限（最大ΔＶｔｈ
量）が決定される。
加する電圧が同じ時、消去状態からＶｗｖのしきい値電
圧に達するのに必要な時間で３桁程ばらつく。３桁のば
らつきは、等価なしきい値電圧のばらつきに換算すると
３Ｖ程度となる。この電圧に換算したばらつきをΔＶｄ
ｖとする。今回は、消去レベル（消去状態にしきい値電
圧レベル）及び書込みレベル（書込み状態のしきい値電
圧）を相対的に高めとし、１書込みパルス当たりのしき
い値電圧の変化量をΔＶｔｈを大きくし、ベリファイ動
作回数を減らした。このとき、しきい値電圧のばらつき
を吸収する（小さくする）のに必要なベリファイ動作回
数をｎとすると、ｎ＝ΔＶｄｖ÷ΔＶｔｈ、となる。こ
の式から、メモリセルの構造や製造条件や個数などによ
って決まるΔＶｄｖが得られたとき、消去レベル及び書
込みレベルからの制限が無いときのΔＶｔｈの効果的な
設定方法が決まる。すなわち、ｎは整数であるので、Δ
Ｖｔｈを制限可能な刻み幅である０．１Ｖ大きくしたと
きに、ｎが１回以上減らない場合はΔＶｔｈをこれ以上
大きくしても、書込み動作速度の向上（書込みベリファ
イ回数の低減）という点で意味がないことになる。ここ
では、書込みレベルの制限を外しているとはいえ、ΔＶ
ｔｈを大きくすればするほど、書込み後のしきい値電圧
分布は大きくなり（ばらつきが大きくなり）、ディプリ
ートし易くなる。また、移動電荷量も大きくなり、絶縁
膜は移動出来る電荷量の累積値が１０クーロン程である
から書換え可能回数も少なくなってしまう。これによる
ならば、ΔＶｔｈは小さい方がよい。よって、ｎが１回
以上減らない場合には、ΔＶｔｈが最適な値であると考
えられる。すなわち、ΔＶｔｈを仮想的に０．１Ｖ増や
したとき、ベリファイ回数が１回以上減らなくなったと
きのΔＶｔｈの値を、粗い書込みに採用すればよい。
尚、書込みレベルがリードディスターブから制限を受け
て決まる場合には、書込みレベルの上限（最大ΔＶｔｈ
量）が決定される。
【０１１６】図２７は、上記の事柄を消去レベル及び書
き込みレベルと１書き込みパルスあたりのしきい値電圧
の変化量の点から示したものである。消去時の判定電圧
をＶｅｖ（ベリファイ時のワード線電圧）とすると、メ
モリセルのしきい値電圧はこのＶｅｖ以上となる。消去
時のしきい値電圧の最大値がVt1である。また、書き込
み時の判定電圧をＶｗｖ（ベリファイ時のワード線電
圧）とすると、メモリセルのしきい値電圧はこのＶｗｖ
以下となる。特異なビットを除いた時には、しきい値電
圧分布の最低値がVt4である。このとき、ＶｅｖとＶｗ
ｖの間のしきい値電圧をもつメモリセルは存在しない。
このＶｅｖとＶｗｖの間をしきい値電圧のセルウインド
ウと呼ぶ。このセルウインドウの大きさ（ＶｅｖとＶｗ
ｖの電圧差）は、凡そ１Ｖである。この間に、読み出し
時のワード線電圧を設定する必要がある。
き込みレベルと１書き込みパルスあたりのしきい値電圧
の変化量の点から示したものである。消去時の判定電圧
をＶｅｖ（ベリファイ時のワード線電圧）とすると、メ
モリセルのしきい値電圧はこのＶｅｖ以上となる。消去
時のしきい値電圧の最大値がVt1である。また、書き込
み時の判定電圧をＶｗｖ（ベリファイ時のワード線電
圧）とすると、メモリセルのしきい値電圧はこのＶｗｖ
以下となる。特異なビットを除いた時には、しきい値電
圧分布の最低値がVt4である。このとき、ＶｅｖとＶｗ
ｖの間のしきい値電圧をもつメモリセルは存在しない。
このＶｅｖとＶｗｖの間をしきい値電圧のセルウインド
ウと呼ぶ。このセルウインドウの大きさ（ＶｅｖとＶｗ
ｖの電圧差）は、凡そ１Ｖである。この間に、読み出し
時のワード線電圧を設定する必要がある。
【０１１７】この１Ｖ程度のセルウインドウの中を、１
書き込みパルスあたりの０．２Ｖ以下の変化量ΔVth1で
消去状態から書き込み状態へ移行していたとき、そのし
きい値電圧分布は図２６の（ａ）に示される通りであ
る。これに対して、図２６（ｂ）では、セルウインドウ
の中をΔVth1=0.4V以上で消去状態から書き込み状態へ
移行する。これによって、ベリファイ回数が減るのでオ
ーバーヘッドが少なくなり高速書き込みが可能となる。
書き込みパルスあたりの０．２Ｖ以下の変化量ΔVth1で
消去状態から書き込み状態へ移行していたとき、そのし
きい値電圧分布は図２６の（ａ）に示される通りであ
る。これに対して、図２６（ｂ）では、セルウインドウ
の中をΔVth1=0.4V以上で消去状態から書き込み状態へ
移行する。これによって、ベリファイ回数が減るのでオ
ーバーヘッドが少なくなり高速書き込みが可能となる。
【０１１８】書込み動作として上記の粗い書込みを行な
うフラッシュメモリの構成についてはその全体的なブロ
ック図を提示しないが、これは、図６０のフラッシュメ
モリの構成において、１回の書込み電圧パルスの幅の設
定、ベリファイ電圧のレベル設定、ワード線選択レベル
の設定など、図６０に示される回路ブロックの機能を僅
かに変えるだけで実現出来るからである。
うフラッシュメモリの構成についてはその全体的なブロ
ック図を提示しないが、これは、図６０のフラッシュメ
モリの構成において、１回の書込み電圧パルスの幅の設
定、ベリファイ電圧のレベル設定、ワード線選択レベル
の設定など、図６０に示される回路ブロックの機能を僅
かに変えるだけで実現出来るからである。
【０１１９】図２８にはＡＮＤ型メモリセルにおける書
込みの意義とＮＡＮＤ型メモリセルにおける書込みの意
義の相違が示される。ここまでの説明では、メモリセル
のしきい値電圧を下げる動作を書込み動作と呼んでいる
が、これとは逆に、しきい値電圧が比較的低い状態に揃
えられたメモリセルを選択的にしきい値電圧の高い状態
にする動作（しきい値電圧を上げる動作）を書込みと呼
ぶこともある。前者においては、メモリセルのしきい値
電圧が0V以下になることは許されない。後者において
は、ＮＡＮＤ型メモリセル構造を例とすれば、同様の条
件は、メモリセルのしきい値電圧がＶｐｗ以上となるの
が許されないこととなる。Ｖｐｗは、読み出し時に非選
択メモリセルのワード線に印加する電圧（パスメモリセ
ル用のワード線電圧）である。
込みの意義とＮＡＮＤ型メモリセルにおける書込みの意
義の相違が示される。ここまでの説明では、メモリセル
のしきい値電圧を下げる動作を書込み動作と呼んでいる
が、これとは逆に、しきい値電圧が比較的低い状態に揃
えられたメモリセルを選択的にしきい値電圧の高い状態
にする動作（しきい値電圧を上げる動作）を書込みと呼
ぶこともある。前者においては、メモリセルのしきい値
電圧が0V以下になることは許されない。後者において
は、ＮＡＮＤ型メモリセル構造を例とすれば、同様の条
件は、メモリセルのしきい値電圧がＶｐｗ以上となるの
が許されないこととなる。Ｖｐｗは、読み出し時に非選
択メモリセルのワード線に印加する電圧（パスメモリセ
ル用のワード線電圧）である。
【０１２０】図２８に示されるようなしきい値電圧分布
の上記ＡＮＤ型メモリセル構造の場合、書込み時のベリ
ファイ電圧Ｖｗｖを２Ｖ又は１／２Ｖｃｃ以上とする。
図２８に示されるようなしきい値電圧分布の上記ＮＡＮ
Ｄ型メモリセル構造の場合、書込み時のベリファイ電圧
Ｖｗｖとパスメモリセル用のワード線電圧Ｖｐｗの電圧
差を2V以上又は１／２Ｖｃｃ以上とする。ちなみに、上
述の高精度の書込みモード（第２の書込みモード）と粗
い書込みモード（第１の書込みモード）を有するフラッ
シュメモリにおいて、図２８に示されるようなしきい値
電圧分布の上記ＡＮＤ型メモリセル構造の場合、書込み
時のベリファイ電圧Ｖｗｖ（０Ｖとの差である）が２つ
のモードで異なり、変化量が大きい粗い書込みモードの
方を高く設定する。一方、図２８に示されるようなしき
い値電圧分布の上記ＮＡＮＤ型メモリセル構造の場合、
ベリファイ電圧ＶｗｖとＶｐｗの電圧差が２つのモード
で異なり、変化量が大きい粗い書込みモードの方での差
を大きく設定することになる。
の上記ＡＮＤ型メモリセル構造の場合、書込み時のベリ
ファイ電圧Ｖｗｖを２Ｖ又は１／２Ｖｃｃ以上とする。
図２８に示されるようなしきい値電圧分布の上記ＮＡＮ
Ｄ型メモリセル構造の場合、書込み時のベリファイ電圧
Ｖｗｖとパスメモリセル用のワード線電圧Ｖｐｗの電圧
差を2V以上又は１／２Ｖｃｃ以上とする。ちなみに、上
述の高精度の書込みモード（第２の書込みモード）と粗
い書込みモード（第１の書込みモード）を有するフラッ
シュメモリにおいて、図２８に示されるようなしきい値
電圧分布の上記ＡＮＤ型メモリセル構造の場合、書込み
時のベリファイ電圧Ｖｗｖ（０Ｖとの差である）が２つ
のモードで異なり、変化量が大きい粗い書込みモードの
方を高く設定する。一方、図２８に示されるようなしき
い値電圧分布の上記ＮＡＮＤ型メモリセル構造の場合、
ベリファイ電圧ＶｗｖとＶｐｗの電圧差が２つのモード
で異なり、変化量が大きい粗い書込みモードの方での差
を大きく設定することになる。
【０１２１】図２９にはメモリセルの消去レベル及び書
込みレベルと紫外線照射時のしきい値電圧（熱平衡状態
Ｖｔｈｉ）との相関関係を図２８のＡＮＤ型メモリセル
構造とＮＡＮＤ型メモリセル構造の場合に分けて示して
ある。紫外線照射時のしきい値電圧Ｖｔｈｉは、概略的
にはフローティングゲートにエレクトロンやホールが平
衡状態におけるメモリセルのしきい値電圧を意味する。
込みレベルと紫外線照射時のしきい値電圧（熱平衡状態
Ｖｔｈｉ）との相関関係を図２８のＡＮＤ型メモリセル
構造とＮＡＮＤ型メモリセル構造の場合に分けて示して
ある。紫外線照射時のしきい値電圧Ｖｔｈｉは、概略的
にはフローティングゲートにエレクトロンやホールが平
衡状態におけるメモリセルのしきい値電圧を意味する。
【０１２２】図２９の（ａ），（ｂ）は、ＶｔｈｉをＶ
ｅｖとＶｗｖとの中間に設定したものである。したがっ
てリテンションマージン、リードディスターブマージン
が共に満たされる。この状態では、ほぼ同じ時間で消去
と書込みを行うことができる。図２９の（ｃ），（ｄ）
はＶｔｈｉをＶｗｖ側に設定したものである。低い印加
電圧で高速に書込みを行うことができる。但し消去の信
頼性が相対的に低くなる。図２９の（ｅ），（ｆ）はＶ
ｔｈｉをＶｅｖ側に設定したものである。図２９の
（ｃ），（ｄ）とは逆であってリテンションに対して強
くなる。
ｅｖとＶｗｖとの中間に設定したものである。したがっ
てリテンションマージン、リードディスターブマージン
が共に満たされる。この状態では、ほぼ同じ時間で消去
と書込みを行うことができる。図２９の（ｃ），（ｄ）
はＶｔｈｉをＶｗｖ側に設定したものである。低い印加
電圧で高速に書込みを行うことができる。但し消去の信
頼性が相対的に低くなる。図２９の（ｅ），（ｆ）はＶ
ｔｈｉをＶｅｖ側に設定したものである。図２９の
（ｃ），（ｄ）とは逆であってリテンションに対して強
くなる。
【０１２３】〔４．書込み電圧パルス幅等に対するトリ
ミング〕図３０は最小の書込み電圧パルス幅及び書込み
電圧パルス幅の変化の大きさをトリミングできるように
したフラッシュメモリＦＭＲＹ８の一例が示される。１
７０は書込み電圧印加用パルス列発生手段、１７１はト
リミング手段、１７２は全体的な制御手段である。同図
に示されるフラッシュメモリにおける書込みは、図１で
説明したのと同様に、書込み電圧一定で書込み電圧パル
ス幅を漸次増加させる形式とされる。このフラッシュメ
モリＦＭＲＹ８の基本的な構成は図６０の構成と同じで
あり、書込み電圧パルス幅に対してトリミング可能にす
るための手段が新たに追加されている。
ミング〕図３０は最小の書込み電圧パルス幅及び書込み
電圧パルス幅の変化の大きさをトリミングできるように
したフラッシュメモリＦＭＲＹ８の一例が示される。１
７０は書込み電圧印加用パルス列発生手段、１７１はト
リミング手段、１７２は全体的な制御手段である。同図
に示されるフラッシュメモリにおける書込みは、図１で
説明したのと同様に、書込み電圧一定で書込み電圧パル
ス幅を漸次増加させる形式とされる。このフラッシュメ
モリＦＭＲＹ８の基本的な構成は図６０の構成と同じで
あり、書込み電圧パルス幅に対してトリミング可能にす
るための手段が新たに追加されている。
【０１２４】トリミングの対象は二つ有り、第１は、図
３１に示されるように最小の書込み電圧パルス幅であ
る。即ち、書込み動作における最初の書込み電圧を与え
る期間である。図３１に示されるチップＢをチップＡと
同じパルス幅で最初の書込み電圧印加を行った場合に
は、実質的にしきい値電圧が殆ど変化されない無駄な書
込み及びベリファイを何回も経なければならず、書込み
効率が著しく低下する。最小の書込み電圧パルス幅をト
リミング可能であれば、プロセスばらつきによるメモリ
セルの特性の相違を、フラッシュメモリチップ間で揃え
ること、若しくは最適化することが可能になる。すなわ
ち、メモリセルのしきい値電圧のシフト量は、書込み電
圧が同一であっても、プロセスばらつきなどによって微
妙に異なることが予想される。このような特性の相違
を、フラッシュメモリのウェーハプロセス等の検査工程
で調整可能にすることは、高速書込みを可能にする上で
重要である。
３１に示されるように最小の書込み電圧パルス幅であ
る。即ち、書込み動作における最初の書込み電圧を与え
る期間である。図３１に示されるチップＢをチップＡと
同じパルス幅で最初の書込み電圧印加を行った場合に
は、実質的にしきい値電圧が殆ど変化されない無駄な書
込み及びベリファイを何回も経なければならず、書込み
効率が著しく低下する。最小の書込み電圧パルス幅をト
リミング可能であれば、プロセスばらつきによるメモリ
セルの特性の相違を、フラッシュメモリチップ間で揃え
ること、若しくは最適化することが可能になる。すなわ
ち、メモリセルのしきい値電圧のシフト量は、書込み電
圧が同一であっても、プロセスばらつきなどによって微
妙に異なることが予想される。このような特性の相違
を、フラッシュメモリのウェーハプロセス等の検査工程
で調整可能にすることは、高速書込みを可能にする上で
重要である。
【０１２５】トリミング対象の第２は、書込み電圧パル
ス幅の変化の大きさである。即ち、図３２の（ａ）と
（ｂ）に示されるように、パルス幅の漸次増加量をトリ
ミング対象とする。
ス幅の変化の大きさである。即ち、図３２の（ａ）と
（ｂ）に示されるように、パルス幅の漸次増加量をトリ
ミング対象とする。
【０１２６】図３３には書込み電圧を変化させる方式に
おいて、最小電圧絶対値及び変化の大きさをトリミング
できるようにしたフラッシュメモリＦＭＲＹ９が示され
る。１８０は書込み電圧列発生手段、１８１はトリミン
グ手段、１８２は全体的な制御手段である。同図に示さ
れるフラッシュメモリにおける書込みは、図５で説明し
たのと同様に、書込みパルス幅一定で書込み電圧を漸次
増加させる形式とされる。このフラッシュメモリＦＭＲ
Ｙ９の基本的な構成は図６０の構成と同じであり、書込
み電圧に対してトリミング可能にするための手段が新た
に追加されている。
おいて、最小電圧絶対値及び変化の大きさをトリミング
できるようにしたフラッシュメモリＦＭＲＹ９が示され
る。１８０は書込み電圧列発生手段、１８１はトリミン
グ手段、１８２は全体的な制御手段である。同図に示さ
れるフラッシュメモリにおける書込みは、図５で説明し
たのと同様に、書込みパルス幅一定で書込み電圧を漸次
増加させる形式とされる。このフラッシュメモリＦＭＲ
Ｙ９の基本的な構成は図６０の構成と同じであり、書込
み電圧に対してトリミング可能にするための手段が新た
に追加されている。
【０１２７】トリミングの対象は二つ有り、第１は、図
３４に示されるように最小の書込み電圧値ＶＡ，ＶＢで
ある。トリミング対象の第２は、図３５に示されるよう
に書込み電圧値の漸増幅ΔＶＷＡ，ΔＶＷＢである。
３４に示されるように最小の書込み電圧値ＶＡ，ＶＢで
ある。トリミング対象の第２は、図３５に示されるよう
に書込み電圧値の漸増幅ΔＶＷＡ，ΔＶＷＢである。
【０１２８】図３６には上記変化の大きさを途中で変え
ることができる手段を設けたフラッシュメモリＦＭＲＹ
１０が示される。１９０は書込み電圧印加用パルス列発
生手段又は書込み電圧列発生手段、１９１はパルス列設
定手段又は電圧列設定手段、１９２は全体的な制御手段
である。このフラッシュメモリＦＭＲＹ９の基本的な構
成は図６０の構成と同じである。
ることができる手段を設けたフラッシュメモリＦＭＲＹ
１０が示される。１９０は書込み電圧印加用パルス列発
生手段又は書込み電圧列発生手段、１９１はパルス列設
定手段又は電圧列設定手段、１９２は全体的な制御手段
である。このフラッシュメモリＦＭＲＹ９の基本的な構
成は図６０の構成と同じである。
【０１２９】例えば書込み電圧一定でパルス幅を漸増さ
せる形式の書込みを行うものである場合、図３７の
（ａ）に示される書込み特性で例示されるように、チッ
プ毎に書込み時間に対するしきい値電圧の変化の割合を
変えることができる。例えば、図３７の（ｂ）に示され
るように、直前のパルス幅に対するパルス幅の増加率が
ｒ１倍であるとき、途中からｒ２倍に変更することがで
きる。また、図３７の（ｃ）に示されるように、当初の
電圧増加量Ｖｒ１を途中からＶｒ２に変更することがで
きる。また、特に図示はしないが、変化の大きさを途中
で変えるとは、途中で変化させなくすること（一定値に
する）を含む概念である。
せる形式の書込みを行うものである場合、図３７の
（ａ）に示される書込み特性で例示されるように、チッ
プ毎に書込み時間に対するしきい値電圧の変化の割合を
変えることができる。例えば、図３７の（ｂ）に示され
るように、直前のパルス幅に対するパルス幅の増加率が
ｒ１倍であるとき、途中からｒ２倍に変更することがで
きる。また、図３７の（ｃ）に示されるように、当初の
電圧増加量Ｖｒ１を途中からＶｒ２に変更することがで
きる。また、特に図示はしないが、変化の大きさを途中
で変えるとは、途中で変化させなくすること（一定値に
する）を含む概念である。
【０１３０】図３８乃至図４２には、図３０乃至図３２
で説明した前記パルス幅をトリミングするための具体的
な構成が示されている。図３８には前記書込み電圧印加
用パルス列発生手段（パルスジェネレータとも称する）
１７０の一例が示され、図３９にはトリミング手段１７
１の一例が示され、図４０にはトリミング手段に含まれ
るアドレスジェネレータが示され、図４１にはアドレス
ジェネレータに含まれるトリミング回路の一例が示さ
れ、図４２にはパルスジェネレータやアドレスジェネレ
ータを構成するカウンタユニットの一例が示される。
で説明した前記パルス幅をトリミングするための具体的
な構成が示されている。図３８には前記書込み電圧印加
用パルス列発生手段（パルスジェネレータとも称する）
１７０の一例が示され、図３９にはトリミング手段１７
１の一例が示され、図４０にはトリミング手段に含まれ
るアドレスジェネレータが示され、図４１にはアドレス
ジェネレータに含まれるトリミング回路の一例が示さ
れ、図４２にはパルスジェネレータやアドレスジェネレ
ータを構成するカウンタユニットの一例が示される。
【０１３１】先ず、図４２に示されるカウンタユニット
ＢＣにおいて、ＣＬＫはクロック入力端子、Ｃｉは下位
からのキャリー入力端子、Ｄｏはデータ出力端子、Ｃi+
1はキャリー出力端子、Ｄｉはプリセットデータ入力端
子、Loadはプリセットデータ入力端子からのデータ入力
指示信号である。同図には、プリセットデータのロード
タイミングと、カウントアップ動作のタイミングも示さ
れている。
ＢＣにおいて、ＣＬＫはクロック入力端子、Ｃｉは下位
からのキャリー入力端子、Ｄｏはデータ出力端子、Ｃi+
1はキャリー出力端子、Ｄｉはプリセットデータ入力端
子、Loadはプリセットデータ入力端子からのデータ入力
指示信号である。同図には、プリセットデータのロード
タイミングと、カウントアップ動作のタイミングも示さ
れている。
【０１３２】図３８に示されるパルスジェネレータ１７
０は直列接続された所定複数段の前記カウンタユニット
ＢＣを有し、クロック入力端子ＣＬＫはクロック信号Ｃ
ＬＫ２が共通接続されている。このパルスジェネレータ
は、プリセットデータを計数値の初期値とする。カウン
タユニットＢＣの各桁出力はAND等の論理ゲートに供給
され、このＡＮＤゲートの出力が書込み電圧パルスとさ
れる。前記カウンタユニットＢＣの各桁が全部ビット
“１”にされることによってクロックパルスの周期が決
定される。したがって、パルスジェネレータのビット数
に対して、プリセットデータが小さいほど、書込み電圧
パルス幅は大きくされる。
０は直列接続された所定複数段の前記カウンタユニット
ＢＣを有し、クロック入力端子ＣＬＫはクロック信号Ｃ
ＬＫ２が共通接続されている。このパルスジェネレータ
は、プリセットデータを計数値の初期値とする。カウン
タユニットＢＣの各桁出力はAND等の論理ゲートに供給
され、このＡＮＤゲートの出力が書込み電圧パルスとさ
れる。前記カウンタユニットＢＣの各桁が全部ビット
“１”にされることによってクロックパルスの周期が決
定される。したがって、パルスジェネレータのビット数
に対して、プリセットデータが小さいほど、書込み電圧
パルス幅は大きくされる。
【０１３３】図３９に示されるトリミング手段は、前記
パルスジェネレータ１７０のプリセットデータを生成す
る。即ち、ＲＯＭのメモリアレイ１７１０は、パルスジ
ェネレータ１７０のプリセットデータとして、特に制限
されないが、全ビット“０”から全ビット“１”までの
値がＲＯＭワード毎ＷＤ０〜ＷＤｍに順番に位格納され
ている。ＲＯＭワードの選択はデコーダ１７１２が行
う。選択されたＲＯＭワードから読出されるプリセット
データはセンスアンプ１７１１で増幅されてパルスジェ
ネレータ１７０に供給される。
パルスジェネレータ１７０のプリセットデータを生成す
る。即ち、ＲＯＭのメモリアレイ１７１０は、パルスジ
ェネレータ１７０のプリセットデータとして、特に制限
されないが、全ビット“０”から全ビット“１”までの
値がＲＯＭワード毎ＷＤ０〜ＷＤｍに順番に位格納され
ている。ＲＯＭワードの選択はデコーダ１７１２が行
う。選択されたＲＯＭワードから読出されるプリセット
データはセンスアンプ１７１１で増幅されてパルスジェ
ネレータ１７０に供給される。
【０１３４】前記デコーダ１７１２にアドレス信号Ａ０
〜Ａｊを供給するアドレスジェネレータ１７１３は、図
４０に示されるように、直列接続された所定複数段の前
記カウンタユニットＢＣを有し、クロック入力端子ＣＬ
Ｋはクロック信号ＣＬＫ１が共通接続され、また、カウ
ンタユニットＢＣの間にはトリミング回路１７１４が配
置されている。ロード信号load1はそのハイレベルによ
ってアドレス出力を初期化することができる。
〜Ａｊを供給するアドレスジェネレータ１７１３は、図
４０に示されるように、直列接続された所定複数段の前
記カウンタユニットＢＣを有し、クロック入力端子ＣＬ
Ｋはクロック信号ＣＬＫ１が共通接続され、また、カウ
ンタユニットＢＣの間にはトリミング回路１７１４が配
置されている。ロード信号load1はそのハイレベルによ
ってアドレス出力を初期化することができる。
【０１３５】トリミング回路１７１４は図４１に示され
る回路構成を備えている。ヒューズＦＵＳ１，ＦＵＳ２
の非切断状態では、前段からのキャリーＣi+1（Ｃｉ
ｘ）を後段に、前段からのデータＤ0（Ａｉｘ）を桁信
号として出力する。一方のヒューズＦＵＳ１を切断する
と、後段へのキャリー出力Ｃiと桁信号Ａiは常時“１”
にされる。ヒューズＦＵＳ１，ＦＵＳ２を切断すると、
後段へのキャリー出力Ｃiは常時“１”、桁信号Ａiは常
時“０”にされる。したがって、アドレスジェネレータ
１７１３は、ヒューズＦＵＳ１，ＦＵＳ２の切断状態に
応じてアドレス信号Ａ０〜Ａｊの任意のビットを“１”
又は“０”に固定することができる。したがって、カウ
ンタユニットＢＣに配置されたトリミング回路１７１４
のヒューズＦＵＳ１，ＦＵＳ２を最下位側から所定個数
プログラムすることにより、ＲＯＭのメモリアレイ１７
１０から選択するワードの順番を１本置き、２本置き等
のように設定することができる。上位側のカウンタユニ
ットＢＣに配置されたトリミング回路１７１４のヒュー
ズＦＵＳ１，ＦＵＳ２をプログラムすれば、ＲＯＭのメ
モリアレイ１７１０から最初に選択するワードを任意に
指定することができる。これにより、図３０乃至図３２
で説明したように、前記書込み電圧パルスの最小幅と、
漸増幅を任意に設定することができる。
る回路構成を備えている。ヒューズＦＵＳ１，ＦＵＳ２
の非切断状態では、前段からのキャリーＣi+1（Ｃｉ
ｘ）を後段に、前段からのデータＤ0（Ａｉｘ）を桁信
号として出力する。一方のヒューズＦＵＳ１を切断する
と、後段へのキャリー出力Ｃiと桁信号Ａiは常時“１”
にされる。ヒューズＦＵＳ１，ＦＵＳ２を切断すると、
後段へのキャリー出力Ｃiは常時“１”、桁信号Ａiは常
時“０”にされる。したがって、アドレスジェネレータ
１７１３は、ヒューズＦＵＳ１，ＦＵＳ２の切断状態に
応じてアドレス信号Ａ０〜Ａｊの任意のビットを“１”
又は“０”に固定することができる。したがって、カウ
ンタユニットＢＣに配置されたトリミング回路１７１４
のヒューズＦＵＳ１，ＦＵＳ２を最下位側から所定個数
プログラムすることにより、ＲＯＭのメモリアレイ１７
１０から選択するワードの順番を１本置き、２本置き等
のように設定することができる。上位側のカウンタユニ
ットＢＣに配置されたトリミング回路１７１４のヒュー
ズＦＵＳ１，ＦＵＳ２をプログラムすれば、ＲＯＭのメ
モリアレイ１７１０から最初に選択するワードを任意に
指定することができる。これにより、図３０乃至図３２
で説明したように、前記書込み電圧パルスの最小幅と、
漸増幅を任意に設定することができる。
【０１３６】図４４には電源回路をトリミングするため
の回路構成が示されている。同図に示される電源回路１
８０は図６０の基準電源８４やチャージポンプ回路８４
に相当される。オペアンプ１８１の反転入力端子（−）
には制御信号Ｂ１〜Ｂｊによって０．１Ｖ刻みで電圧を
入力出来るようになっている。電源回路１８０の出力電
圧Ｖは抵抗回路１８２を介してオペアンプ１８１の非反
転入力端子（＋）に帰還されている。この抵抗回路１８
２は、制御信号Ｈ０〜Ｈｉによって帰還抵抗を選択す
る。オペアンプ１８１や抵抗回路１８２は図６０の電源
制御回路８２に含まれ、制御信号Ｂ1〜Ｂjは特に制限さ
れないが図６０の冗長ヒューズトリミング回路６７から
供給され、制御信号Ｈ0〜Ｈiは特に制限されないが図６
０のＲＯＭデコーダ７６から供給される。
の回路構成が示されている。同図に示される電源回路１
８０は図６０の基準電源８４やチャージポンプ回路８４
に相当される。オペアンプ１８１の反転入力端子（−）
には制御信号Ｂ１〜Ｂｊによって０．１Ｖ刻みで電圧を
入力出来るようになっている。電源回路１８０の出力電
圧Ｖは抵抗回路１８２を介してオペアンプ１８１の非反
転入力端子（＋）に帰還されている。この抵抗回路１８
２は、制御信号Ｈ０〜Ｈｉによって帰還抵抗を選択す
る。オペアンプ１８１や抵抗回路１８２は図６０の電源
制御回路８２に含まれ、制御信号Ｂ1〜Ｂjは特に制限さ
れないが図６０の冗長ヒューズトリミング回路６７から
供給され、制御信号Ｈ0〜Ｈiは特に制限されないが図６
０のＲＯＭデコーダ７６から供給される。
【０１３７】図４４において例えばＶｃｃ＝３Ｖ、i＝
１２、j＝２０、電源回路１８０は負の電位を出力でき
るものとする。このとき、Ｂ10＝ハイレベル、Ｂ1〜Ｂ9
＝ローレベル、Ｂ11〜Ｂ20＝ローレベルとするとオペア
ンプ１８１のリファレンス電圧は１Ｖにされる。ここ
で、フラッシュメモリチップの製品ばらつきによってＢ
10によて１Ｖが印加されない場合、他の信号Ｂ1〜Ｂ9，
Ｂ11〜Ｂjを選択することによって１Ｖを確実に得るこ
とができる。抵抗回路１８２で分圧された電圧Ｖａをオ
ペアンプ１８１で比較し、Ｖａ＞１のときは電源回路１
８０を動作させ、Ｖａ＜１のときは電源回路１８０の動
作を停止させる。停止条件は、Ｈk＝ハイレベル、Ｈ0＝
Ｈ1＝…Ｈk-1＝Ｈk+1＝…Ｈi＝ローレベルのとき、Ｖ＋
（Ｖｃｃ−Ｖ）ｋ／（１＋ｉ）＝Ｖｒｅｆｘｘとされ
る。Ｖｒｅｆｘｘは信号Ｂjで印加される電位である。
この式を上記条件で解くと、Ｖ＝（１３−３ｋ）／（１
３−ｋ）によってＨ9を選択するとＶ＝−３．５Ｖ、Ｈ1
0を選択するとＶ＝−５．７Ｖ、Ｈ11を選択するとＶ＝
−１０Ｖとされる。このように信号Ｈiを変化させるこ
とによって、書込み中に電位を変化させることが可能で
ある。
１２、j＝２０、電源回路１８０は負の電位を出力でき
るものとする。このとき、Ｂ10＝ハイレベル、Ｂ1〜Ｂ9
＝ローレベル、Ｂ11〜Ｂ20＝ローレベルとするとオペア
ンプ１８１のリファレンス電圧は１Ｖにされる。ここ
で、フラッシュメモリチップの製品ばらつきによってＢ
10によて１Ｖが印加されない場合、他の信号Ｂ1〜Ｂ9，
Ｂ11〜Ｂjを選択することによって１Ｖを確実に得るこ
とができる。抵抗回路１８２で分圧された電圧Ｖａをオ
ペアンプ１８１で比較し、Ｖａ＞１のときは電源回路１
８０を動作させ、Ｖａ＜１のときは電源回路１８０の動
作を停止させる。停止条件は、Ｈk＝ハイレベル、Ｈ0＝
Ｈ1＝…Ｈk-1＝Ｈk+1＝…Ｈi＝ローレベルのとき、Ｖ＋
（Ｖｃｃ−Ｖ）ｋ／（１＋ｉ）＝Ｖｒｅｆｘｘとされ
る。Ｖｒｅｆｘｘは信号Ｂjで印加される電位である。
この式を上記条件で解くと、Ｖ＝（１３−３ｋ）／（１
３−ｋ）によってＨ9を選択するとＶ＝−３．５Ｖ、Ｈ1
0を選択するとＶ＝−５．７Ｖ、Ｈ11を選択するとＶ＝
−１０Ｖとされる。このように信号Ｈiを変化させるこ
とによって、書込み中に電位を変化させることが可能で
ある。
【０１３８】〔５．ディジタルスチルカメラなどへの応
用〕上記粗い書込みで記憶されたデータを高精度（含む
多値）書込みで書き直す手法を採用したフラッシュメモ
リをディジタルスチルカメラに応用した場合について説
明する。
用〕上記粗い書込みで記憶されたデータを高精度（含む
多値）書込みで書き直す手法を採用したフラッシュメモ
リをディジタルスチルカメラに応用した場合について説
明する。
【０１３９】図４５にはそのようなディジタルスチルカ
メラが示されている。このカメラによれば、通常の撮影
は粗い書込みで高速に行い、書込と書込の間、又はカメ
ラの電源を切ったり、レンズカバーを閉めたりしたとき
に、粗い書込みで書き込まれているデータを高精度に書
込みし直すようにするものである。図４５においてCOF
で示されるものは、書込みと書込みの間であること、カ
メラの電源を切ったこと、レンズカバーを閉めたこと
（これによって電源を切った状態となる）を検出する検
出手段である。レンズからの画像は撮像手段CCDで検出
され、エンコーダENCでエンコードされ、入出力回路IO
からメモリカード１９１に与えられる。メモリカード１
９１は制御回路ASICがメモリチップM1, M2の制御などを
行う。メモリチップＭ１．Ｍ２は前記第１の書込みモー
ドと第２の書込みモードを有し、書き直し手段１０５を
有する図１で説明したフラッシュメモリ等である。書き
直しの手順は、基本的に図４で説明した通りである。書
き直しモードの指定（コマンド）は、検出手段ＣＯＦの
出力によって与えられ、撮影の間などに自動的に行われ
るようになっている。
メラが示されている。このカメラによれば、通常の撮影
は粗い書込みで高速に行い、書込と書込の間、又はカメ
ラの電源を切ったり、レンズカバーを閉めたりしたとき
に、粗い書込みで書き込まれているデータを高精度に書
込みし直すようにするものである。図４５においてCOF
で示されるものは、書込みと書込みの間であること、カ
メラの電源を切ったこと、レンズカバーを閉めたこと
（これによって電源を切った状態となる）を検出する検
出手段である。レンズからの画像は撮像手段CCDで検出
され、エンコーダENCでエンコードされ、入出力回路IO
からメモリカード１９１に与えられる。メモリカード１
９１は制御回路ASICがメモリチップM1, M2の制御などを
行う。メモリチップＭ１．Ｍ２は前記第１の書込みモー
ドと第２の書込みモードを有し、書き直し手段１０５を
有する図１で説明したフラッシュメモリ等である。書き
直しの手順は、基本的に図４で説明した通りである。書
き直しモードの指定（コマンド）は、検出手段ＣＯＦの
出力によって与えられ、撮影の間などに自動的に行われ
るようになっている。
【０１４０】図４６には図４５のディジタルスチルカメ
ラによる書き直し動作の一例が示される。この手順はス
テップ１９２で管理領域を参照し、高精度書込みがなさ
れていない場合に、粗い書込みデータを高精な書込みで
書き直しするものである。その処理はその処理は、カメ
ラカバーを閉じる操作に連動して、先頭アドレスから最
終アドレスに対して行われる。管理領域を参照する書き
直しの基本的な処理は、図２２〜図２５に基づいて説明
した通りである。
ラによる書き直し動作の一例が示される。この手順はス
テップ１９２で管理領域を参照し、高精度書込みがなさ
れていない場合に、粗い書込みデータを高精な書込みで
書き直しするものである。その処理はその処理は、カメ
ラカバーを閉じる操作に連動して、先頭アドレスから最
終アドレスに対して行われる。管理領域を参照する書き
直しの基本的な処理は、図２２〜図２５に基づいて説明
した通りである。
【０１４１】図４７には図４５のディジタルスチルカメ
ラによる書き直し動作の別の例が示される。この手順
は、今撮影して粗い書込みしか行っていないセクタアド
レスの情報が格納される書き直しアドレス格納バッファ
が設けられている場合に、それに格納されているセクタ
アドレス情報に基づいて、書き直しデータ領域を取得す
るものである。
ラによる書き直し動作の別の例が示される。この手順
は、今撮影して粗い書込みしか行っていないセクタアド
レスの情報が格納される書き直しアドレス格納バッファ
が設けられている場合に、それに格納されているセクタ
アドレス情報に基づいて、書き直しデータ領域を取得す
るものである。
【０１４２】書き直しのタイミングは、上記の他に、カ
メラ又はコンピュータシステムにおいて、メモリカード
を抜くと同時に粗い書込みで書き込まれたデータを高精
度書込みで書き直しを実行することも可能である。カメ
ラ又はコンピュータシステムで使用中は粗い書込みで高
速動作させ、メモリカードをその装置から抜いて保管さ
せておくときはリテンションに優れる高精度書込みとす
る。
メラ又はコンピュータシステムにおいて、メモリカード
を抜くと同時に粗い書込みで書き込まれたデータを高精
度書込みで書き直しを実行することも可能である。カメ
ラ又はコンピュータシステムで使用中は粗い書込みで高
速動作させ、メモリカードをその装置から抜いて保管さ
せておくときはリテンションに優れる高精度書込みとす
る。
【０１４３】図４８には、メモリカードの引き抜きによ
るＶｃｃの低下を制御回路ＤＴが検知したとき、メモリ
カード内のコンデンサＣ１の電荷で書き直しを行うよう
にしたメモリカードが示される。Ｖｃｃが低下すると、
制御回路ＤＴの制御によってスイッチＳ１，Ｓ２１がオ
フされ、外部のＶｃｃから切り離され、制御信号RWに書
き直し開始が指示される。そうすると、スイッチＳ２２
がオンされ、フラッシュメモリＭ１，Ｍ２に書き直し用
の電源が供給される。メモリカードを差し込む時にスイ
ッチＳ２１が遅れてオンすればメモリへの電源供給は遅
れない。なお、コンデンサＣ１は制御回路DTで発生した
Ｖｃｃよりも高い高電圧で充電しておいてもよい。
るＶｃｃの低下を制御回路ＤＴが検知したとき、メモリ
カード内のコンデンサＣ１の電荷で書き直しを行うよう
にしたメモリカードが示される。Ｖｃｃが低下すると、
制御回路ＤＴの制御によってスイッチＳ１，Ｓ２１がオ
フされ、外部のＶｃｃから切り離され、制御信号RWに書
き直し開始が指示される。そうすると、スイッチＳ２２
がオンされ、フラッシュメモリＭ１，Ｍ２に書き直し用
の電源が供給される。メモリカードを差し込む時にスイ
ッチＳ２１が遅れてオンすればメモリへの電源供給は遅
れない。なお、コンデンサＣ１は制御回路DTで発生した
Ｖｃｃよりも高い高電圧で充電しておいてもよい。
【０１４４】図４９の例は、図４８と同様の目的で構成
されているが、Ｖｃｃ'にコンデンサＣ１を直接接続す
ることで構成を簡単にしている。
されているが、Ｖｃｃ'にコンデンサＣ１を直接接続す
ることで構成を簡単にしている。
【０１４５】図５０の例も図４８と同様の目的で構成さ
れているが、メモリカード内に書き直し動作用の電池１
９３を設けている。
れているが、メモリカード内に書き直し動作用の電池１
９３を設けている。
【０１４６】図５１は図２６及び図２７で説明した粗い
書込みだけを行うフラッシュメモリの応用例システムが
示される。図２７で説明した粗い書込みだけを行う第１
のフラッシュメモリ２００はCPU２０１と第１のバス２
０２で接続されている。このような第１のフラッシュメ
モリ２００は高速書込みが可能であるからＣＰＵ２０１
のメインメモリとしての利用に位置付けられている。メ
モリコントローラ（MC）２０３を介して第２のフラッシ
ュメモリ２０４が第２のバス２０５に接続されている。
第２のフラッシュメモリ２０４は高精度の書込み（含む
多値）を行うものであり、例えば、データ保持時間が長
いことが要求されるようなファイルメモリとしての利用
に位置付けられている。
書込みだけを行うフラッシュメモリの応用例システムが
示される。図２７で説明した粗い書込みだけを行う第１
のフラッシュメモリ２００はCPU２０１と第１のバス２
０２で接続されている。このような第１のフラッシュメ
モリ２００は高速書込みが可能であるからＣＰＵ２０１
のメインメモリとしての利用に位置付けられている。メ
モリコントローラ（MC）２０３を介して第２のフラッシ
ュメモリ２０４が第２のバス２０５に接続されている。
第２のフラッシュメモリ２０４は高精度の書込み（含む
多値）を行うものであり、例えば、データ保持時間が長
いことが要求されるようなファイルメモリとしての利用
に位置付けられている。
【０１４７】図５２には前述の各種フラッシュメモリを
用いたファイルメモリシステムの一例ブロック図が示さ
れている。９０で示されるものは、特に制限されない
が、ＰＣカード化されたフラッシュメモリカードであ
り、ＡＴＡ（AT Attachment）カードの一種とされる。
このフラッシュメモリカード９０は特に制限されないが
ＩＤＥ（Integrated Device Electronics）に準拠した
標準バス９１を介してパーソナルコンピュータ等のコン
ピュータ９９に図示を省略するコネクタを介して着脱自
在に装着可能にされる。
用いたファイルメモリシステムの一例ブロック図が示さ
れている。９０で示されるものは、特に制限されない
が、ＰＣカード化されたフラッシュメモリカードであ
り、ＡＴＡ（AT Attachment）カードの一種とされる。
このフラッシュメモリカード９０は特に制限されないが
ＩＤＥ（Integrated Device Electronics）に準拠した
標準バス９１を介してパーソナルコンピュータ等のコン
ピュータ９９に図示を省略するコネクタを介して着脱自
在に装着可能にされる。
【０１４８】フラッシュメモリカード９０は、バスイン
タフェース部９２、ライトバッファ９３、ＥＣＣ回路９
４、マイクロコンピュータ９５、フラッシュメモリ９６
及び管理テーブルメモリ９７を有し、それらは内部バス
９８に共通接続されている。
タフェース部９２、ライトバッファ９３、ＥＣＣ回路９
４、マイクロコンピュータ９５、フラッシュメモリ９６
及び管理テーブルメモリ９７を有し、それらは内部バス
９８に共通接続されている。
【０１４９】前記バスインタフェース部９２はＡＴＡカ
ード等の仕様に準拠するように標準バス９１との間での
インタフェース制御を行う。ライトバッファ９３は標準
バス９１から供給される書込みデータを一時的に蓄える
データバッファであり、フラッシュメモリ９６にはライ
トバッファ９３に蓄えられたデータが書き込まれる。前
記ＥＣＣ回路９４はフラッシュメモリ９６に格納された
データの精度を向上させるためのエラー検出及びエラー
訂正機能を有する回路である。前記管理テーブルメモリ
９７は例えばフラッシュメモリやＥＥＰＲＯＭのような
電気的に書き換え可能な半導体メモリによって構成さ
れ、セクタ管理テーブルと書き換え回数管理テーブルが
形成されている。セクタ管理テーブルにはフラッシュメ
モリ９６の不良アドレス等が書き込まれる。特にフラッ
シュメモリの場合、書き込み/消去を繰り返して行なう
うちにメモリセルの特性が劣化するのでそのようなアド
レスを保持することが必要である。書き換え回数管理テ
ーブルはフラッシュメモリ９６におけるメモリセルの書
き換え回数を例えばフラッシュメモリのブロック毎に管
理する情報を保有する。フラッシュメモリのメモリセル
の特性は所定の書き換え回数の範囲内で保証されてい
る。前記マイクロコンピュータ９５はフラッシュメモリ
カード９０に対するアクセス要求に従ってカード内部を
全体的に制御し、例えばフラッシュメモリに対する動作
の指示や前記コマンドを発行してフラッシュメモリ９６
をアクセス制御したり管理テーブルメモリ９７を制御す
る。
ード等の仕様に準拠するように標準バス９１との間での
インタフェース制御を行う。ライトバッファ９３は標準
バス９１から供給される書込みデータを一時的に蓄える
データバッファであり、フラッシュメモリ９６にはライ
トバッファ９３に蓄えられたデータが書き込まれる。前
記ＥＣＣ回路９４はフラッシュメモリ９６に格納された
データの精度を向上させるためのエラー検出及びエラー
訂正機能を有する回路である。前記管理テーブルメモリ
９７は例えばフラッシュメモリやＥＥＰＲＯＭのような
電気的に書き換え可能な半導体メモリによって構成さ
れ、セクタ管理テーブルと書き換え回数管理テーブルが
形成されている。セクタ管理テーブルにはフラッシュメ
モリ９６の不良アドレス等が書き込まれる。特にフラッ
シュメモリの場合、書き込み/消去を繰り返して行なう
うちにメモリセルの特性が劣化するのでそのようなアド
レスを保持することが必要である。書き換え回数管理テ
ーブルはフラッシュメモリ９６におけるメモリセルの書
き換え回数を例えばフラッシュメモリのブロック毎に管
理する情報を保有する。フラッシュメモリのメモリセル
の特性は所定の書き換え回数の範囲内で保証されてい
る。前記マイクロコンピュータ９５はフラッシュメモリ
カード９０に対するアクセス要求に従ってカード内部を
全体的に制御し、例えばフラッシュメモリに対する動作
の指示や前記コマンドを発行してフラッシュメモリ９６
をアクセス制御したり管理テーブルメモリ９７を制御す
る。
【０１５０】〔６．多値書き込み可能なフラッシュメモ
リの他の例〕図６１には前記多値書込みが可能なフラッ
シュメモリの更に別の例が示される。このフラッシュメ
モリは、一つのメモリセルに２ビットの情報を書き込む
こと、即ち４値でデータを書込むことができ、そして当
該情報を読み出すことができる。更に、前述したよう
に、２値でデータの書込みを高速に行い、その後、2値
のデータを４値で書直しすることが可能にされている。
リの他の例〕図６１には前記多値書込みが可能なフラッ
シュメモリの更に別の例が示される。このフラッシュメ
モリは、一つのメモリセルに２ビットの情報を書き込む
こと、即ち４値でデータを書込むことができ、そして当
該情報を読み出すことができる。更に、前述したよう
に、２値でデータの書込みを高速に行い、その後、2値
のデータを４値で書直しすることが可能にされている。
【０１５１】図６１において３０３で示されるものは、
メモリセルアレイであり、センスラッチ回路３０４を挟
んで両側に配置されている。図６１では代表的に片側の
メモリセルアレイだけが図示されているが、実際には紙
面の表裏方向、即ちメモリセルアレイ３０３の深さ方向
にもう一つのメモリセルアレイが配置されているものと
理解されたい。メモリセルアレイ３０３は、フローティ
ングゲートとコントロールゲートを備えた多数のメモリ
セルを有し、メモリセルのコントロールゲートはワード
線３０６に、メモリセルのドレインはビット線３０５
に、メモリセルのソースは図示しないソース線に接続さ
れる。ワード線３０６及びビット線３０５は代表的にそ
れぞれ１本づつ示されている。ワードドライバ３０７は
ロウデコーダ３０８から出力される選択信号に基づいて
ワード線を駆動する。ビット線３０５の一端側にはセン
スラッチ回路３０４が設けられ、また、ビット線３０５
はカラムデコーダ３１１から出力される選択信号に基づ
いてカラムスイッチ回路で選択され、選択されたビット
線がメインアンプ３１０に導通される。図６１において
カラムスイッチ回路はセンスラッチ回路３０４に含まれ
ているものと理解されたい。カラムデコーダ３１１及び
ロウデコーダ３０８にはアドレスバッファ３１３からア
ドレス信号が供給される。消去、書込み、読み出しなど
の動作モードに応じて必要とされるワードドライバ３０
７等の動作電圧の切換えは電源切換え回路３０９によっ
て行われる。制御回路３１２は図示しないアクセス制御
信号やクロック信号３１８を外部から受け、また、デー
タバスなどを介してコマンドが供給される。制御回路３
１２はコマンドに従って内部動作を制御する。その制御
手法は、特に制限されないが、図６０で説明したフラッ
シュメモリと同様であり、コマンドのデコード結果に従
ってＲＯＭをアクセスし、ＲＯＭから読出される制御コ
ードをデコードすることによって各種内部制御信号を生
成する様になっている。コマンドによってフラッシュメ
モリに指定される動作モードは、特に制限されないが、
前記第1の書込みコマンドによる粗い書込み、そして前
記書直しモードを含んでいる。読み出しや消去動作モー
ドを備えていることは言うまでもない。図６１に示され
るフラッシュメモリにおいて、一方のメモリセルアレイ
３０３は第1の書込み（粗い書込み）専用領域とされ、
図示を省略した他方のメモリセルアレイは第2の書込み
（高精度書込み）専用領域とされる。書直しモードが指
定された場合には、前者メモリセルアレイにおける2個
のメモリセルのデータが一単位として、後者のメモリセ
ルアレイの1個のメモリセルに4値の内の一つの値で書込
まれる。
メモリセルアレイであり、センスラッチ回路３０４を挟
んで両側に配置されている。図６１では代表的に片側の
メモリセルアレイだけが図示されているが、実際には紙
面の表裏方向、即ちメモリセルアレイ３０３の深さ方向
にもう一つのメモリセルアレイが配置されているものと
理解されたい。メモリセルアレイ３０３は、フローティ
ングゲートとコントロールゲートを備えた多数のメモリ
セルを有し、メモリセルのコントロールゲートはワード
線３０６に、メモリセルのドレインはビット線３０５
に、メモリセルのソースは図示しないソース線に接続さ
れる。ワード線３０６及びビット線３０５は代表的にそ
れぞれ１本づつ示されている。ワードドライバ３０７は
ロウデコーダ３０８から出力される選択信号に基づいて
ワード線を駆動する。ビット線３０５の一端側にはセン
スラッチ回路３０４が設けられ、また、ビット線３０５
はカラムデコーダ３１１から出力される選択信号に基づ
いてカラムスイッチ回路で選択され、選択されたビット
線がメインアンプ３１０に導通される。図６１において
カラムスイッチ回路はセンスラッチ回路３０４に含まれ
ているものと理解されたい。カラムデコーダ３１１及び
ロウデコーダ３０８にはアドレスバッファ３１３からア
ドレス信号が供給される。消去、書込み、読み出しなど
の動作モードに応じて必要とされるワードドライバ３０
７等の動作電圧の切換えは電源切換え回路３０９によっ
て行われる。制御回路３１２は図示しないアクセス制御
信号やクロック信号３１８を外部から受け、また、デー
タバスなどを介してコマンドが供給される。制御回路３
１２はコマンドに従って内部動作を制御する。その制御
手法は、特に制限されないが、図６０で説明したフラッ
シュメモリと同様であり、コマンドのデコード結果に従
ってＲＯＭをアクセスし、ＲＯＭから読出される制御コ
ードをデコードすることによって各種内部制御信号を生
成する様になっている。コマンドによってフラッシュメ
モリに指定される動作モードは、特に制限されないが、
前記第1の書込みコマンドによる粗い書込み、そして前
記書直しモードを含んでいる。読み出しや消去動作モー
ドを備えていることは言うまでもない。図６１に示され
るフラッシュメモリにおいて、一方のメモリセルアレイ
３０３は第1の書込み（粗い書込み）専用領域とされ、
図示を省略した他方のメモリセルアレイは第2の書込み
（高精度書込み）専用領域とされる。書直しモードが指
定された場合には、前者メモリセルアレイにおける2個
のメモリセルのデータが一単位として、後者のメモリセ
ルアレイの1個のメモリセルに4値の内の一つの値で書込
まれる。
【０１５２】図６１に示されるフラッシュメモリにおけ
る4値書込み技術によって書込みされた一つのメモリセ
ルの情報記憶状態は、消去状態、第１の書込み状態、第
２の書込み状態、第３の書込み状態の中から選ばれた一
つの状態とされる。全部で４通りの情報記憶状態は、夫
々2値の２ビットのデータによって決定される状態とさ
れる。即ち、２ビットのデータを一つのメモリセルに記
憶することができる。そのために、書込み動作時にワー
ド線に印加する書込みベリファイ電圧を相互に異なる３
種類設定し、これらを順次切り替えて、３回に分けて書
込み動作を行い、これら各書込み動作において、書込み
を行うメモリセルに接続されたセンスラッチ（センスラ
ッチ回路３０４に含まれるセンスラッチ）に保持させる
２値（１ビット）の書込みデータ“０”または“１”
（‘ＬＯＷ’または‘Ｈｉｇｈ’）を、前記３回に分け
た書込み動作の各書込み動作毎に制御する、書込みデー
タ変換回路３０１を設け、一つのメモリセルに４値（２
ビット）の情報を書込む。また、読出し動作時にワード
線に印加するワード線選択レベルとしての電圧を３種類
設定し、３回の読出し動作でメモリセルから読み出され
る夫々２値（１ビット）のデータをセンスラッチ回路３
０４を介して取り込み、３回の読出し動作終了後に2ビ
ットで４値の情報に変換する読み出しデータ変換回路３
０２を備える。
る4値書込み技術によって書込みされた一つのメモリセ
ルの情報記憶状態は、消去状態、第１の書込み状態、第
２の書込み状態、第３の書込み状態の中から選ばれた一
つの状態とされる。全部で４通りの情報記憶状態は、夫
々2値の２ビットのデータによって決定される状態とさ
れる。即ち、２ビットのデータを一つのメモリセルに記
憶することができる。そのために、書込み動作時にワー
ド線に印加する書込みベリファイ電圧を相互に異なる３
種類設定し、これらを順次切り替えて、３回に分けて書
込み動作を行い、これら各書込み動作において、書込み
を行うメモリセルに接続されたセンスラッチ（センスラ
ッチ回路３０４に含まれるセンスラッチ）に保持させる
２値（１ビット）の書込みデータ“０”または“１”
（‘ＬＯＷ’または‘Ｈｉｇｈ’）を、前記３回に分け
た書込み動作の各書込み動作毎に制御する、書込みデー
タ変換回路３０１を設け、一つのメモリセルに４値（２
ビット）の情報を書込む。また、読出し動作時にワード
線に印加するワード線選択レベルとしての電圧を３種類
設定し、３回の読出し動作でメモリセルから読み出され
る夫々２値（１ビット）のデータをセンスラッチ回路３
０４を介して取り込み、３回の読出し動作終了後に2ビ
ットで４値の情報に変換する読み出しデータ変換回路３
０２を備える。
【０１５３】書直しモードでは、メモリセルから2ビッ
トで合計４値データを読み出し、これを前記書込みデー
タ変換回路３０１を通して1ビットで4値のデータとし
て、4値専用のメモリセルアレイに書込む。
トで合計４値データを読み出し、これを前記書込みデー
タ変換回路３０１を通して1ビットで4値のデータとし
て、4値専用のメモリセルアレイに書込む。
【０１５４】図６１を用いて、4値データの書込み動作
及び4値データの読み出し動作について、その概要をま
ず述べる。
及び4値データの読み出し動作について、その概要をま
ず述べる。
【０１５５】4値書込み動作は書き込む２値（１ビッ
ト）のデ−タ列をＤｉｎ１６からメインアンプ３１０で
増幅して書込みデ−タ変換回路１へ信号線３１７を通し
て送る。この書込みデ−タ変換回路３０１は、書き込む
２値（１ビット）のデ−タ列を、例えば奇数ビット、偶
数ビットに分離してメモリセルアレイ３０３中の非選択
のメモリセルに接続されるセンスラッチ（非選択センス
ラッチと言う）に信号線３１８を通して転送し、一時的
にラッチさせる。そのような非選択センスラッチはデー
タバッファとして兼用される。そして、書込みデータ変
換回路１は、「書込み１（第１の書込み状態を得るため
の書込み動作）」、「書込み２（第２の書込み状態を得
るための書込み動作）」、「書込み３（第３の書込み状
態を得るための書込み動作）」の各動作毎に、非選択セ
ンスラッチが保持しているデータを信号線３１８を通し
て取り込み、それを、「書込み１」、「書込み２」、
「書込み３」に応じて、選択されたメモリセルに書き込
む４値（２ビット）のデ−タに対応した２値（１ビッ
ト）のデ−タ“０”または“１”（'Ｌｏｗ'または'Ｈ
ｉｇｈ'）に変換し、変換したデータを信号線３１８を
通して、選択されたメモリセルに接続されたセンスラッ
チ回路３０４の中のセンスラッチ（選択センスラッチと
言う）に転送し、これにラッチされた２値データに従っ
て、前記「書込み１」、「書込み２」、「書込み３」の
各書込み動作が行われる。
ト）のデ−タ列をＤｉｎ１６からメインアンプ３１０で
増幅して書込みデ−タ変換回路１へ信号線３１７を通し
て送る。この書込みデ−タ変換回路３０１は、書き込む
２値（１ビット）のデ−タ列を、例えば奇数ビット、偶
数ビットに分離してメモリセルアレイ３０３中の非選択
のメモリセルに接続されるセンスラッチ（非選択センス
ラッチと言う）に信号線３１８を通して転送し、一時的
にラッチさせる。そのような非選択センスラッチはデー
タバッファとして兼用される。そして、書込みデータ変
換回路１は、「書込み１（第１の書込み状態を得るため
の書込み動作）」、「書込み２（第２の書込み状態を得
るための書込み動作）」、「書込み３（第３の書込み状
態を得るための書込み動作）」の各動作毎に、非選択セ
ンスラッチが保持しているデータを信号線３１８を通し
て取り込み、それを、「書込み１」、「書込み２」、
「書込み３」に応じて、選択されたメモリセルに書き込
む４値（２ビット）のデ−タに対応した２値（１ビッ
ト）のデ−タ“０”または“１”（'Ｌｏｗ'または'Ｈ
ｉｇｈ'）に変換し、変換したデータを信号線３１８を
通して、選択されたメモリセルに接続されたセンスラッ
チ回路３０４の中のセンスラッチ（選択センスラッチと
言う）に転送し、これにラッチされた２値データに従っ
て、前記「書込み１」、「書込み２」、「書込み３」の
各書込み動作が行われる。
【０１５６】こうして、奇数ビット、偶数ビットに分け
られた２値のデ−タを、非選択となるメモリセルのセン
スラッチに一時的に保持させて、ベリファイ電圧の異な
る３回の書込み動作（「書込み１」〜「書込み３」）毎
に、書込み変換回路３０１を用いて２値（１ビット）の
書込みデ−タを合成し、ベリファイ電圧がそれぞれ異な
る書込み動作を行うことによって、一つのメモリセルに
４値（２ビット）の情報を書き込むことができる。
られた２値のデ−タを、非選択となるメモリセルのセン
スラッチに一時的に保持させて、ベリファイ電圧の異な
る３回の書込み動作（「書込み１」〜「書込み３」）毎
に、書込み変換回路３０１を用いて２値（１ビット）の
書込みデ−タを合成し、ベリファイ電圧がそれぞれ異な
る書込み動作を行うことによって、一つのメモリセルに
４値（２ビット）の情報を書き込むことができる。
【０１５７】読出し動作では、異なる３種類の電圧が順
番にワード線３０６に印加され、各３回の読み出し動作
によってメモリセルアレイ３０３中のメモリセルから選
択センスラッチに読み出される２値（１ビット）の情報
“０”または“１”（'Ｌｏｗ'または'Ｈｉｇｈ'）は、
それぞれ異なる非選択センスラッチに転送されて、一時
的に保持される。３回の読み出し動作によって読み出さ
れ、選択センスラッチから非選択センスラッチに転送さ
れて、ラッチされた３種類の２値（１ビット）のデ−
タ”０”または”１”（“Ｌｏｗ”または“Ｈｉｇ
ｈ”）は、信号線３１９を通して読出しデ−タ変換回路
３０２に転送される。読み出しデータ変換回路３０２
は、そのようにして転送されたデータに基づいて、４値
（２ビット）のデ−タの上位ビット、下位ビットを合成
する。読み出しデータ変換回路３０２は、合成された上
位ビット及び下位ビットを交互に出力させて２値（１ビ
ット）のデ−タ列とし、これが、メインアンプ３１０で
増幅されて、Ｄｏｕｔ３１７から出力される。
番にワード線３０６に印加され、各３回の読み出し動作
によってメモリセルアレイ３０３中のメモリセルから選
択センスラッチに読み出される２値（１ビット）の情報
“０”または“１”（'Ｌｏｗ'または'Ｈｉｇｈ'）は、
それぞれ異なる非選択センスラッチに転送されて、一時
的に保持される。３回の読み出し動作によって読み出さ
れ、選択センスラッチから非選択センスラッチに転送さ
れて、ラッチされた３種類の２値（１ビット）のデ−
タ”０”または”１”（“Ｌｏｗ”または“Ｈｉｇ
ｈ”）は、信号線３１９を通して読出しデ−タ変換回路
３０２に転送される。読み出しデータ変換回路３０２
は、そのようにして転送されたデータに基づいて、４値
（２ビット）のデ−タの上位ビット、下位ビットを合成
する。読み出しデータ変換回路３０２は、合成された上
位ビット及び下位ビットを交互に出力させて２値（１ビ
ット）のデ−タ列とし、これが、メインアンプ３１０で
増幅されて、Ｄｏｕｔ３１７から出力される。
【０１５８】図６２には図６１に示されたフラッシュメ
モリのメモリセルアレイ３０３及びセンスラッチ回路３
０４に係る回路構成の一部が代表的に示されている。図
６２に示される構成は、センスラッチＳＬを挟んでビッ
ト線ＢＬの反対側にもビット線ＢＬａが配置されてい
る。特に制限されないが、ビット線ＢＬａはビット線Ｂ
Ｌと１対１対応で設けられている。アクセスに際して
は、相互に一方が他方のリファレンス用ビット線として
用いられ、何れがリファレンス用のビット線とされるか
は、アクセス対象とされるメモリセルの配置によって相
対的に決定される。それに関する制御は前記制御回路３
１２が行うことになる。
モリのメモリセルアレイ３０３及びセンスラッチ回路３
０４に係る回路構成の一部が代表的に示されている。図
６２に示される構成は、センスラッチＳＬを挟んでビッ
ト線ＢＬの反対側にもビット線ＢＬａが配置されてい
る。特に制限されないが、ビット線ＢＬａはビット線Ｂ
Ｌと１対１対応で設けられている。アクセスに際して
は、相互に一方が他方のリファレンス用ビット線として
用いられ、何れがリファレンス用のビット線とされるか
は、アクセス対象とされるメモリセルの配置によって相
対的に決定される。それに関する制御は前記制御回路３
１２が行うことになる。
【０１５９】図６２において、Ｎ１〜Ｎ８、Ｎ１ａ〜Ｎ
８ａはＮＭＯＳスイッチ、ＳＬはセンスラッチ、ＭＣ、
ＭＣａはメモリセル、ＶＣＣは電源電圧、ＶＷＥＬはメ
モリセルの基板電圧、ＧＮＤは接地電位、ＷＬ、ＷＬａ
はワード線、ＢＬ，ＢＬａはビット線、Ｓ、Ｓａは共通
ソース線、ＤＤＣ、ＤＤＣａはビット線をディスチャー
ジするための制御信号線、ＳｉＳ、ＳｉＳａはそれぞれ
メモリセルＭＣ、ＭＣａのソース側を共通ソース線Ｓ，
Ｓａに接続する制御信号線、ＲＰＣ、ＲＰＣａは読出し
動作時にビット線をプリチャージする制御信号線、Ｐ
Ｃ、ＰＣａは書込みベリファイ動作時にビット線をプリ
チャージする制御信号線、ＴＲ、ＴＲａはビット線とセ
ンスラッチを接続する制御信号線、ＩＯＴ、ＩＯＢは入
出力線、ＹＧはセンスラッチと入出力線を接続する制御
信号線、ＰＰ、ＰＮはそれぞれ、センスラッチＳＬのＰ
ＭＯＳトランジスタ、ＮＭＯＳトランジスタの動作電源
を表す。
８ａはＮＭＯＳスイッチ、ＳＬはセンスラッチ、ＭＣ、
ＭＣａはメモリセル、ＶＣＣは電源電圧、ＶＷＥＬはメ
モリセルの基板電圧、ＧＮＤは接地電位、ＷＬ、ＷＬａ
はワード線、ＢＬ，ＢＬａはビット線、Ｓ、Ｓａは共通
ソース線、ＤＤＣ、ＤＤＣａはビット線をディスチャー
ジするための制御信号線、ＳｉＳ、ＳｉＳａはそれぞれ
メモリセルＭＣ、ＭＣａのソース側を共通ソース線Ｓ，
Ｓａに接続する制御信号線、ＲＰＣ、ＲＰＣａは読出し
動作時にビット線をプリチャージする制御信号線、Ｐ
Ｃ、ＰＣａは書込みベリファイ動作時にビット線をプリ
チャージする制御信号線、ＴＲ、ＴＲａはビット線とセ
ンスラッチを接続する制御信号線、ＩＯＴ、ＩＯＢは入
出力線、ＹＧはセンスラッチと入出力線を接続する制御
信号線、ＰＰ、ＰＮはそれぞれ、センスラッチＳＬのＰ
ＭＯＳトランジスタ、ＮＭＯＳトランジスタの動作電源
を表す。
【０１６０】前記ビット線ＢＬ，ＢＬａは、特に制限さ
れないが、アルミニウム配線によって形成され、１本の
ビット線ＢＬ，ＢＬａには、特に制限されないが、メモ
リセルの直列回路が配置され（図６２にはメモリセルの
直列回路は１本のビット線に対して１本が代表的に示さ
れている）、当該複数個のメモリセルの直列回路の中か
ら一つを対応するビット線に導通させるためにＮＭＯＳ
スイッチＮ２，Ｎ２ａが設けられている。前記ＮＭＯＳ
スイッチＮ２，Ｎ２ａは制御信号ＳｉＤ，ＳｉＤａによ
ってスイッチ制御される。
れないが、アルミニウム配線によって形成され、１本の
ビット線ＢＬ，ＢＬａには、特に制限されないが、メモ
リセルの直列回路が配置され（図６２にはメモリセルの
直列回路は１本のビット線に対して１本が代表的に示さ
れている）、当該複数個のメモリセルの直列回路の中か
ら一つを対応するビット線に導通させるためにＮＭＯＳ
スイッチＮ２，Ｎ２ａが設けられている。前記ＮＭＯＳ
スイッチＮ２，Ｎ２ａは制御信号ＳｉＤ，ＳｉＤａによ
ってスイッチ制御される。
【０１６１】以下、上に述べた4値書込み動作、4値読出
し動作についての詳細を説明する。以下では、専ら4値
書込みと4値読み出しについて説明する。この内容が理
解されれば、書き直しの動作では、2値で書込まれたデ
ータをメモリセルアレイから読出して前記書込み変換回
路３０１を用いて4値書込みを行えばよいことを理解す
ることができる。この時の4値書込みアドレスは前述の
フラッシュメモリの例からも明らかなように内部で生成
すればよい。例えば2値書込み領域か4値書込み領域かを
指示するアドレスビット（例えば最上位ビット）だけを
変更して、最初の2値書込みデータの読み出しアドレス
を流用することができる。
し動作についての詳細を説明する。以下では、専ら4値
書込みと4値読み出しについて説明する。この内容が理
解されれば、書き直しの動作では、2値で書込まれたデ
ータをメモリセルアレイから読出して前記書込み変換回
路３０１を用いて4値書込みを行えばよいことを理解す
ることができる。この時の4値書込みアドレスは前述の
フラッシュメモリの例からも明らかなように内部で生成
すればよい。例えば2値書込み領域か4値書込み領域かを
指示するアドレスビット（例えば最上位ビット）だけを
変更して、最初の2値書込みデータの読み出しアドレス
を流用することができる。
【０１６２】《１》書込み動作 図６３から図７３を参照しながら書込み及び書込みベリ
ファイのための構成と作用を詳細に説明する。図６３に
は書込みベリファイ時にワード線に印加する電圧と、４
値（２ビット）の情報が書き込まれたメモリセルのしき
い値電圧の分布の関係を示す。この場合のメモリセルの
しきい値電圧とメモリセルに書込まれた４値（２ビッ
ト）の情報の対応づけは、しきい値電圧が一番高いＶｔ
ｈ０の状態（メモリセルの消去状態）を情報“００”が
書込まれた状態とし、しきい値電圧が二番目に高いＶｔ
ｈ１の状態を情報“０１”が書込まれた状態、しきい値
電圧が三番目に高い状態Ｖｔｈ２の状態を情報“１０”
が書込まれた状態、しきい値電圧が一番低いＶｔｈ３の
状態を情報“１１”が書込まれた状態としている。
ファイのための構成と作用を詳細に説明する。図６３に
は書込みベリファイ時にワード線に印加する電圧と、４
値（２ビット）の情報が書き込まれたメモリセルのしき
い値電圧の分布の関係を示す。この場合のメモリセルの
しきい値電圧とメモリセルに書込まれた４値（２ビッ
ト）の情報の対応づけは、しきい値電圧が一番高いＶｔ
ｈ０の状態（メモリセルの消去状態）を情報“００”が
書込まれた状態とし、しきい値電圧が二番目に高いＶｔ
ｈ１の状態を情報“０１”が書込まれた状態、しきい値
電圧が三番目に高い状態Ｖｔｈ２の状態を情報“１０”
が書込まれた状態、しきい値電圧が一番低いＶｔｈ３の
状態を情報“１１”が書込まれた状態としている。
【０１６３】一つのメモリセルに４値（２ビット）の情
報を記憶させるには、メモリセルのしきい値電圧の分布
を図６３の様に、４極化すればよい。書込み動作及びそ
れに続く書込みベリファイ動作によって、メモリセルの
しきい値電圧の分布を制御するために、書込みベリファ
イ電圧を図６３の４個のメモリセルのしきい値電圧Ｖｔ
ｈ０，Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３に対して、Ｖｔｈ
０＞Ｖｖ１＞Ｖｔｈ１，Ｖｔｈ１＞Ｖｖ２＞Ｖｔｈ２，
Ｖｔｈ２＞Ｖｖ３＞Ｖｔｈ３を満たす３種類の電圧Ｖｖ
１，Ｖｖ２，Ｖｖ３として、書込みベリファイ動作時に
ワ−ド線に印加する。図６４にそのワ−ド線印加電圧の
例を示してある。図６４中の「書込み１」、「書込み
２」、「書込み３」の各動作は全て、一回の書込みと一
回の書込みベリファイ動作の２つを表している。「書込
み１」の動作によって、４値デ−タ“０１”、“１
０”、“１１”を書込みたいメモリセルのしきい値電圧
をＶｖ１より低くし、「書込み２」の動作によって、４
値デ−タ“１０”、“１１”を書込みたいメモリセルの
しきい値電圧をＶｖ２より低くし、「書込み３」の動作
によっては、４値デ−タ“１１”を書込みたいメモリセ
ルのみのしきい値電圧をＶｖ３より低くする。「書込み
１」〜「書込み３」の各動作について以下に示す。
報を記憶させるには、メモリセルのしきい値電圧の分布
を図６３の様に、４極化すればよい。書込み動作及びそ
れに続く書込みベリファイ動作によって、メモリセルの
しきい値電圧の分布を制御するために、書込みベリファ
イ電圧を図６３の４個のメモリセルのしきい値電圧Ｖｔ
ｈ０，Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３に対して、Ｖｔｈ
０＞Ｖｖ１＞Ｖｔｈ１，Ｖｔｈ１＞Ｖｖ２＞Ｖｔｈ２，
Ｖｔｈ２＞Ｖｖ３＞Ｖｔｈ３を満たす３種類の電圧Ｖｖ
１，Ｖｖ２，Ｖｖ３として、書込みベリファイ動作時に
ワ−ド線に印加する。図６４にそのワ−ド線印加電圧の
例を示してある。図６４中の「書込み１」、「書込み
２」、「書込み３」の各動作は全て、一回の書込みと一
回の書込みベリファイ動作の２つを表している。「書込
み１」の動作によって、４値デ−タ“０１”、“１
０”、“１１”を書込みたいメモリセルのしきい値電圧
をＶｖ１より低くし、「書込み２」の動作によって、４
値デ−タ“１０”、“１１”を書込みたいメモリセルの
しきい値電圧をＶｖ２より低くし、「書込み３」の動作
によっては、４値デ−タ“１１”を書込みたいメモリセ
ルのみのしきい値電圧をＶｖ３より低くする。「書込み
１」〜「書込み３」の各動作について以下に示す。
【０１６４】「書込み１」、「書込み２」、「書込み
３」の各動作は「書込み１」の動作の前に消去動作を行
なう点と、書込みベリファイ時にワ−ド線に印加する電
圧が異なる２点を除き、図６２に代表的に示された回路
の動作は共通である。そこでまず、「書込み１」〜「書
込み３」の書込み及び書込みベリファイ動作における共
通の動作について、図６２を用いて説明する。
３」の各動作は「書込み１」の動作の前に消去動作を行
なう点と、書込みベリファイ時にワ−ド線に印加する電
圧が異なる２点を除き、図６２に代表的に示された回路
の動作は共通である。そこでまず、「書込み１」〜「書
込み３」の書込み及び書込みベリファイ動作における共
通の動作について、図６２を用いて説明する。
【０１６５】メモリセルＭＣに書き込む場合は非反転側
の入出力線ＩＯＴをハイレベル（以下単に’Ｈｉｇｈ’
とも記す）、反転側の入出力線ＩＯＢをローレベル（以
下単に’Ｌｏｗ’とも記す）にする。全ての動作におい
て、ＩＯＴとＩＯＢは常にコンプリメンタリ信号とな
る。そして、制御信号線ＹＧを選択レベルに立ち上げ
て、ＮＭＯＳスイッチＮ８とＮ８ａをオンさせる。これ
によってセンスラッチＳＬに、’Ｈｉｇｈ’のデータが
ラッチされる。このとき、センスラッチＳＬのノ−ドＡ
側は’Ｈｉｇｈ’、ノ−ドＡａ側は’Ｌｏｗ’となる。
次に、センスラッチＳＬのＰＭＯＳトランジスタ側の電
源電圧ＰＰを電源電圧ＶＣＣから例えば４〔Ｖ〕に上
げ、制御信号線ＰＣ線と制御信号線ＰＣａを選択レベル
に立ち上げてＮＭＯＳスイッチＮ５とＮ５ａをオンさせ
る。このとき、センスラッチＳＬに’Ｈｉｇｈ’がラッ
チされているから、センスラッチＳＬのノ−ドＡ側が’
Ｈｉｇｈ’で、ＮＭＯＳスイッチＮ７がオンし、ＮＭＯ
ＳスイッチＮ５を通してビット線ＢＬが４〔Ｖ〕にプリ
チャ−ジされる。一方、センスラッチＳＬのノ−ドＡａ
側は’Ｌｏｗ’であるから、ＮＭＯＳスイッチＮ７はオ
フの状態で、ビット線ＢＬａはプリチャ−ジされず、ビ
ット線ＢＬａは０〔Ｖ〕とされる。この後、制御信号線
ＰＣとＰＣａの電圧が非選択レベルにされて、ＮＭＯＳ
スイッチＮ５とＮ５ａがオフされ、次いで、制御信号線
ＳｉＤが立ち上げられ、ＮＭＯＳスイッチＮ２がオン状
態にされる。そして、ワ−ド線ＷＬに例えば−９〔Ｖ〕
が印加され、制御信号線ＴＲ、ＴＲａが選択レベルに立
ち上げられてＮＭＯＳスイッチＮ６、Ｎ６ａがオン状態
にされ、これによってメモリセルＭＣに書込みが行われ
る。このときメモリセルＭＣの基板電圧ＶＷＥＬは例え
ば０〔Ｖ〕にされる。この後、ワ−ド線ＷＬが０〔Ｖ〕
にされ、制御信号線ＴＲ、ＴＲａの電圧が非選択レベル
に立ち下げられてＮＭＯＳスイッチＮ６、Ｎ６ａがオフ
にされ、その後で、制御信号線ＤＤＣ、ＤＤＣａが選択
レベルに立ち上げられてＮＭＯＳスイッチＮ１、Ｎ１ａ
がオンにされることにより、書込み対象とされたビット
線ＢＬとリファレンス側のビット線ＢＬａがディスチャ
ージされ、これらビット線ＢＬ，ＢＬａの電位が０
〔Ｖ〕に初期化される。そして、制御信号線ＤＤＣ、Ｄ
ＤＣａの電圧が非選択レベルに立ち下げられてＮＭＯＳ
スイッチＮ１、Ｎ１ａがオフ状態にされてから、次に示
す書込みベリファイ動作が行なわれる。
の入出力線ＩＯＴをハイレベル（以下単に’Ｈｉｇｈ’
とも記す）、反転側の入出力線ＩＯＢをローレベル（以
下単に’Ｌｏｗ’とも記す）にする。全ての動作におい
て、ＩＯＴとＩＯＢは常にコンプリメンタリ信号とな
る。そして、制御信号線ＹＧを選択レベルに立ち上げ
て、ＮＭＯＳスイッチＮ８とＮ８ａをオンさせる。これ
によってセンスラッチＳＬに、’Ｈｉｇｈ’のデータが
ラッチされる。このとき、センスラッチＳＬのノ−ドＡ
側は’Ｈｉｇｈ’、ノ−ドＡａ側は’Ｌｏｗ’となる。
次に、センスラッチＳＬのＰＭＯＳトランジスタ側の電
源電圧ＰＰを電源電圧ＶＣＣから例えば４〔Ｖ〕に上
げ、制御信号線ＰＣ線と制御信号線ＰＣａを選択レベル
に立ち上げてＮＭＯＳスイッチＮ５とＮ５ａをオンさせ
る。このとき、センスラッチＳＬに’Ｈｉｇｈ’がラッ
チされているから、センスラッチＳＬのノ−ドＡ側が’
Ｈｉｇｈ’で、ＮＭＯＳスイッチＮ７がオンし、ＮＭＯ
ＳスイッチＮ５を通してビット線ＢＬが４〔Ｖ〕にプリ
チャ−ジされる。一方、センスラッチＳＬのノ−ドＡａ
側は’Ｌｏｗ’であるから、ＮＭＯＳスイッチＮ７はオ
フの状態で、ビット線ＢＬａはプリチャ−ジされず、ビ
ット線ＢＬａは０〔Ｖ〕とされる。この後、制御信号線
ＰＣとＰＣａの電圧が非選択レベルにされて、ＮＭＯＳ
スイッチＮ５とＮ５ａがオフされ、次いで、制御信号線
ＳｉＤが立ち上げられ、ＮＭＯＳスイッチＮ２がオン状
態にされる。そして、ワ−ド線ＷＬに例えば−９〔Ｖ〕
が印加され、制御信号線ＴＲ、ＴＲａが選択レベルに立
ち上げられてＮＭＯＳスイッチＮ６、Ｎ６ａがオン状態
にされ、これによってメモリセルＭＣに書込みが行われ
る。このときメモリセルＭＣの基板電圧ＶＷＥＬは例え
ば０〔Ｖ〕にされる。この後、ワ−ド線ＷＬが０〔Ｖ〕
にされ、制御信号線ＴＲ、ＴＲａの電圧が非選択レベル
に立ち下げられてＮＭＯＳスイッチＮ６、Ｎ６ａがオフ
にされ、その後で、制御信号線ＤＤＣ、ＤＤＣａが選択
レベルに立ち上げられてＮＭＯＳスイッチＮ１、Ｎ１ａ
がオンにされることにより、書込み対象とされたビット
線ＢＬとリファレンス側のビット線ＢＬａがディスチャ
ージされ、これらビット線ＢＬ，ＢＬａの電位が０
〔Ｖ〕に初期化される。そして、制御信号線ＤＤＣ、Ｄ
ＤＣａの電圧が非選択レベルに立ち下げられてＮＭＯＳ
スイッチＮ１、Ｎ１ａがオフ状態にされてから、次に示
す書込みベリファイ動作が行なわれる。
【０１６６】書込みベリファイ動作では先ず、センスラ
ッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰの電圧が
電源電圧ＶＣＣとされ、制御信号線ＰＣ線が選択レベル
に立ち上げられて、ＮＭＯＳスイッチＮ５がオン状態に
される。このとき、上記書込み動作で記したように、セ
ンスラッチＳＬに情報“１”（‘Ｈｉｇｈ’）がラッチ
されていると、ＮＭＯＳスイッチＮ７がオンし、ビット
線ＢＬはプリチャ−ジされるが、情報“０”（‘Ｌｏ
ｗ’）がラッチされている場合はＮＭＯＳスイッチＮ７
はオフであるからビット線ＢＬはプリチャ−ジされな
い。また、制御信号線ＲＰＣａが選択レベルに立ち上げ
られてＮＭＯＳスイッチＮ４ａがオン状態にされて、リ
ファレンス側のビット線ＢＬａがビット線ＢＬよりも低
い電圧にプリチャ−ジされる。次に、制御信号線ＰＣ、
ＲＰＣａの電圧が共に非選択レベルに立ち下げられてＮ
ＭＯＳスイッチＮ５，Ｎ４ａがオフ状態に反転された
後、センスラッチＳＬのＰＭＯＳトランジスタ側の電源
ＰＰがＶＳＳ（接地電位のよな低電位側の電源電圧）
に、ＮＭＯＳトランジスタ側の電源ＰＮがＶＣＣ（高電
位側の電源電圧）にされて、センスラッチＳＬがディス
チャ−ジされる。次いで、制御信号線ＳｉＤとＳｉＳが
選択レベルに立ち上げられて、ＮＭＯＳスイッチＮ２と
Ｎ３がオン状態にされ、ワ−ド線ＷＬにベリファイ電圧
Ｖｖ１、Ｖｖ２、Ｖｖ３の何れか一つが印加される。こ
のとき、ソ−ス線ＳとメモリセルＭＣの基板電圧ＶＷＥ
Ｌは０〔Ｖ〕にされる。前記書込み動作により、メモリ
セルＭＣのしきい値電圧がワード線の選択レベルよりも
低い状態になっている場合にはメモリセルＭＣがオン
し、ビット線ＢＬからソ−ス線Ｓ側に電流が流れ、ビッ
ト線ＢＬの電位が下がる。一方、書込み動作でメモリセ
ルＭＣのしきい値電圧がワード線の選択レベルよりも低
い状態になっていない場合にはメモリセルＭＣはオン状
態にされず、ビット線ＢＬの電位は下がらない。ワ−ド
線の電圧を０〔Ｖ〕に戻してから、制御信号線ＳｉＤ，
ＳｉＳの電圧を下げてＮＭＯＳスイッチＮ１とＮ３をオ
フさせ、制御信号線ＴＲとＴＲａを選択レベルに立ち上
げてＮＭＯＳスイッチＮ６とＮ６ａをオンさせ、センス
ラッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰをＶＣ
Ｃに、ＮＭＯＳトランジスタ側の電源ＰＮをＶＳＳにし
てセンスラッチＳＬを活性化し、これによってセンスラ
ッチＳＬは、ビット線ＢＬとリファレンス側のビット線
ＢＬａとの電位差を増幅する。このとき、メモリセルＭ
Ｃがオン状態にされていたなら、ビット線ＢＬ側の電位
が下がり、リファレンス側のビット線ＢＬａに対してレ
ベルが低くなったとき、センスラッチＳＬにラッチされ
た‘Ｈｉｇｈ’は‘Ｌｏｗ’に反転する。メモリセルが
オフであった場合にはビット線ＢＬａの電位が下がら
ず、リファレンス側のビット線ＢＬａに対してレベルが
高くされているので、センスラッチＳＬにラッチされた
‘Ｈｉｇｈ’は‘Ｈｉｇｈ’のまま反転しない。このベ
リファイ動作によって、センスラッチＳＬにラッチされ
た‘Ｈｉｇｈ’が‘Ｌｏｗ’に反転するまで、書込み動
作と、書込みベリファイ動作が繰り返される。上記書込
み及び書込みベリファイの各動作制御は制御回路３１２
によって行われる。
ッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰの電圧が
電源電圧ＶＣＣとされ、制御信号線ＰＣ線が選択レベル
に立ち上げられて、ＮＭＯＳスイッチＮ５がオン状態に
される。このとき、上記書込み動作で記したように、セ
ンスラッチＳＬに情報“１”（‘Ｈｉｇｈ’）がラッチ
されていると、ＮＭＯＳスイッチＮ７がオンし、ビット
線ＢＬはプリチャ−ジされるが、情報“０”（‘Ｌｏ
ｗ’）がラッチされている場合はＮＭＯＳスイッチＮ７
はオフであるからビット線ＢＬはプリチャ−ジされな
い。また、制御信号線ＲＰＣａが選択レベルに立ち上げ
られてＮＭＯＳスイッチＮ４ａがオン状態にされて、リ
ファレンス側のビット線ＢＬａがビット線ＢＬよりも低
い電圧にプリチャ−ジされる。次に、制御信号線ＰＣ、
ＲＰＣａの電圧が共に非選択レベルに立ち下げられてＮ
ＭＯＳスイッチＮ５，Ｎ４ａがオフ状態に反転された
後、センスラッチＳＬのＰＭＯＳトランジスタ側の電源
ＰＰがＶＳＳ（接地電位のよな低電位側の電源電圧）
に、ＮＭＯＳトランジスタ側の電源ＰＮがＶＣＣ（高電
位側の電源電圧）にされて、センスラッチＳＬがディス
チャ−ジされる。次いで、制御信号線ＳｉＤとＳｉＳが
選択レベルに立ち上げられて、ＮＭＯＳスイッチＮ２と
Ｎ３がオン状態にされ、ワ−ド線ＷＬにベリファイ電圧
Ｖｖ１、Ｖｖ２、Ｖｖ３の何れか一つが印加される。こ
のとき、ソ−ス線ＳとメモリセルＭＣの基板電圧ＶＷＥ
Ｌは０〔Ｖ〕にされる。前記書込み動作により、メモリ
セルＭＣのしきい値電圧がワード線の選択レベルよりも
低い状態になっている場合にはメモリセルＭＣがオン
し、ビット線ＢＬからソ−ス線Ｓ側に電流が流れ、ビッ
ト線ＢＬの電位が下がる。一方、書込み動作でメモリセ
ルＭＣのしきい値電圧がワード線の選択レベルよりも低
い状態になっていない場合にはメモリセルＭＣはオン状
態にされず、ビット線ＢＬの電位は下がらない。ワ−ド
線の電圧を０〔Ｖ〕に戻してから、制御信号線ＳｉＤ，
ＳｉＳの電圧を下げてＮＭＯＳスイッチＮ１とＮ３をオ
フさせ、制御信号線ＴＲとＴＲａを選択レベルに立ち上
げてＮＭＯＳスイッチＮ６とＮ６ａをオンさせ、センス
ラッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰをＶＣ
Ｃに、ＮＭＯＳトランジスタ側の電源ＰＮをＶＳＳにし
てセンスラッチＳＬを活性化し、これによってセンスラ
ッチＳＬは、ビット線ＢＬとリファレンス側のビット線
ＢＬａとの電位差を増幅する。このとき、メモリセルＭ
Ｃがオン状態にされていたなら、ビット線ＢＬ側の電位
が下がり、リファレンス側のビット線ＢＬａに対してレ
ベルが低くなったとき、センスラッチＳＬにラッチされ
た‘Ｈｉｇｈ’は‘Ｌｏｗ’に反転する。メモリセルが
オフであった場合にはビット線ＢＬａの電位が下がら
ず、リファレンス側のビット線ＢＬａに対してレベルが
高くされているので、センスラッチＳＬにラッチされた
‘Ｈｉｇｈ’は‘Ｈｉｇｈ’のまま反転しない。このベ
リファイ動作によって、センスラッチＳＬにラッチされ
た‘Ｈｉｇｈ’が‘Ｌｏｗ’に反転するまで、書込み動
作と、書込みベリファイ動作が繰り返される。上記書込
み及び書込みベリファイの各動作制御は制御回路３１２
によって行われる。
【０１６７】次に、メモリセルＭＣへの４値（２ビッ
ト）の書込みにおけるメモリセルのしきい値電圧の制御
方法について説明する。この制御方法は、後述の書込み
データ変換回路３０１により、３回の書込み動作に従
い、非選択のセンスラッチを用いて順次書き込む４値
（２ビット）のデータに対応した２値（１ビット）の信
号“０”または“１”（‘Ｌｏｗ’または‘Ｈｉｇ
ｈ’）に変換することによって、以下に示すように一つ
のメモリセルに４値（２ビット）の書込みを可能とす
る。
ト）の書込みにおけるメモリセルのしきい値電圧の制御
方法について説明する。この制御方法は、後述の書込み
データ変換回路３０１により、３回の書込み動作に従
い、非選択のセンスラッチを用いて順次書き込む４値
（２ビット）のデータに対応した２値（１ビット）の信
号“０”または“１”（‘Ｌｏｗ’または‘Ｈｉｇ
ｈ’）に変換することによって、以下に示すように一つ
のメモリセルに４値（２ビット）の書込みを可能とす
る。
【０１６８】今、図６５のように一本のワ−ド線ＷＬに
接続する４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，Ｍ
Ｃ４のそれぞれに、４値のデ−タ“００”、“０１”、
“１０”、“１１”を書き込む場合を考える。これら４
値のデ−タ“００”、“０１”、“１０”、“１１”は
１ビットのデ−タ列“０００１１０１１”を２個ずつ区
切ったものである。通常この８個のデ−タを書き込むた
めには８個のメモリセルが必要であるが、上記の様に１
ビットのデ−タ列を２個ずつ区切って、４値（２ビッ
ト）のデータ“００”、“０１”、“１０”、“１１”
とし、それぞれを１個のメモリセルに書き込めば４個の
メモリセルしか必要とせず、メモリの容量を２倍にする
ことが可能となる。
接続する４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，Ｍ
Ｃ４のそれぞれに、４値のデ−タ“００”、“０１”、
“１０”、“１１”を書き込む場合を考える。これら４
値のデ−タ“００”、“０１”、“１０”、“１１”は
１ビットのデ−タ列“０００１１０１１”を２個ずつ区
切ったものである。通常この８個のデ−タを書き込むた
めには８個のメモリセルが必要であるが、上記の様に１
ビットのデ−タ列を２個ずつ区切って、４値（２ビッ
ト）のデータ“００”、“０１”、“１０”、“１１”
とし、それぞれを１個のメモリセルに書き込めば４個の
メモリセルしか必要とせず、メモリの容量を２倍にする
ことが可能となる。
【０１６９】まず、書込み動作の前に、消去動作を行な
い、メモリセルＭＣ１〜ＭＣ４のしきい値電圧を、高い
Ｖｔｈ０にそろえる（図６６）。消去動作は図６２を用
いて説明すると、ワード線ＷＬとメモリセルＭＣの基板
電圧ＶＷＥＬにそれぞれ、例えば１２〔Ｖ〕と−４
〔Ｖ〕を印加し、共通ソース線Ｓに−４〔Ｖ〕を印加し
て、制御信号線ＳｉＳを選択レベルに立ち上げてＮＭＯ
ＳスイッチＮ３をオンさせてメモリセルＭＣのソース側
を−４〔Ｖ〕にすることで行われる。これによって、消
去対象とされたメモリセルＭＣの浮遊ゲートに電子が注
入されて、メモリセルＭＣのしきい値電圧が高い状態に
なる。この後に、書込み、書込みベリファイ動作を行な
う。このとき、ワ−ド線ＷＬには図６４に示されるよう
な電圧を印加するものとする。
い、メモリセルＭＣ１〜ＭＣ４のしきい値電圧を、高い
Ｖｔｈ０にそろえる（図６６）。消去動作は図６２を用
いて説明すると、ワード線ＷＬとメモリセルＭＣの基板
電圧ＶＷＥＬにそれぞれ、例えば１２〔Ｖ〕と−４
〔Ｖ〕を印加し、共通ソース線Ｓに−４〔Ｖ〕を印加し
て、制御信号線ＳｉＳを選択レベルに立ち上げてＮＭＯ
ＳスイッチＮ３をオンさせてメモリセルＭＣのソース側
を−４〔Ｖ〕にすることで行われる。これによって、消
去対象とされたメモリセルＭＣの浮遊ゲートに電子が注
入されて、メモリセルＭＣのしきい値電圧が高い状態に
なる。この後に、書込み、書込みベリファイ動作を行な
う。このとき、ワ−ド線ＷＬには図６４に示されるよう
な電圧を印加するものとする。
【０１７０】「書込み１」の動作ではまず、メモリセル
ＭＣ１〜ＭＣ４にそれぞれ接続するセンスラッチＳＬ１
〜ＳＬ４に書込み２値デ−タＷ１Ｔをラッチする。すな
わち、メモリセルＭＣ１に接続するセンスラッチＳＬ１
を‘Ｌｏｗ’（“０”をラッチ）にし、それ以外のメモ
リセルＭＣ２〜ＭＣ４に接続するセンスラッチＳＬ２〜
ＳＬ４は‘Ｈｉｇｈ’（“１”をラッチ）にして、メモ
リセルＭＣ２〜ＭＣ４に書込みを行なう。この後、すで
に述べた書込み、及び書込みベリファイ動作をワ−ド線
の電圧を書込み時には例えば−９〔Ｖ〕、書込みベリフ
ァイ時にはＶｖ１として行なう。図６７に示されるよう
に、メモリセルＭＣ２〜ＭＣ４のしきい値電圧がＶｔｈ
１となったら、「書込み１」の動作は終了し、続いて
「書込み２」の動作に移る。
ＭＣ１〜ＭＣ４にそれぞれ接続するセンスラッチＳＬ１
〜ＳＬ４に書込み２値デ−タＷ１Ｔをラッチする。すな
わち、メモリセルＭＣ１に接続するセンスラッチＳＬ１
を‘Ｌｏｗ’（“０”をラッチ）にし、それ以外のメモ
リセルＭＣ２〜ＭＣ４に接続するセンスラッチＳＬ２〜
ＳＬ４は‘Ｈｉｇｈ’（“１”をラッチ）にして、メモ
リセルＭＣ２〜ＭＣ４に書込みを行なう。この後、すで
に述べた書込み、及び書込みベリファイ動作をワ−ド線
の電圧を書込み時には例えば−９〔Ｖ〕、書込みベリフ
ァイ時にはＶｖ１として行なう。図６７に示されるよう
に、メモリセルＭＣ２〜ＭＣ４のしきい値電圧がＶｔｈ
１となったら、「書込み１」の動作は終了し、続いて
「書込み２」の動作に移る。
【０１７１】「書込み２」の動作はまず、書込み２値デ
−タＷ２ＴをメモリセルＭＣ１〜ＭＣ４にそれぞれ接続
するセンスラッチＳＬ１〜ＳＬ４にラッチさせる。すな
わち、メモリセルＭＣ１、ＭＣ２に接続するセンスラッ
チＳＬ１、ＳＬ２は“Ｌｏｗ”（“０”をラッチ）に
し、それ以外のメモリセルＭＣ３、ＭＣ４に接続するセ
ンスラッチＳＬ３、ＳＬ４は“Ｈｉｇｈ”（“１”をラ
ッチ）して、メモリセルＭＣ３、ＭＣ４に書込みを行な
う。この後は「書込み１」と同様に、ワ−ド線の電圧を
書込み時には例えば−９〔Ｖ〕、書込みベリファイ時に
はＶｖ２として書込み及び、書込みベリファイを行な
う。図６８に示されるように、メモリセルＭＣ３、ＭＣ
４のしきい値電圧がＶｔｈ２となったら、「書込み２」
の動作は終了し、続いて「書込み３」の動作に移る。
−タＷ２ＴをメモリセルＭＣ１〜ＭＣ４にそれぞれ接続
するセンスラッチＳＬ１〜ＳＬ４にラッチさせる。すな
わち、メモリセルＭＣ１、ＭＣ２に接続するセンスラッ
チＳＬ１、ＳＬ２は“Ｌｏｗ”（“０”をラッチ）に
し、それ以外のメモリセルＭＣ３、ＭＣ４に接続するセ
ンスラッチＳＬ３、ＳＬ４は“Ｈｉｇｈ”（“１”をラ
ッチ）して、メモリセルＭＣ３、ＭＣ４に書込みを行な
う。この後は「書込み１」と同様に、ワ−ド線の電圧を
書込み時には例えば−９〔Ｖ〕、書込みベリファイ時に
はＶｖ２として書込み及び、書込みベリファイを行な
う。図６８に示されるように、メモリセルＭＣ３、ＭＣ
４のしきい値電圧がＶｔｈ２となったら、「書込み２」
の動作は終了し、続いて「書込み３」の動作に移る。
【０１７２】「書込み３」の動作はまず、書込み２値デ
−タＷ３ＴをメモリセルＭＣ１〜ＭＣ４にそれぞれ接続
するセンスラッチＳＬ１〜ＳＬ４にラッチさせる。すな
わち、メモリセルＭＣ１〜ＭＣ３に接続するセンスラッ
チＳＬ１〜ＳＬ３は“Ｌｏｗ”（“０”をラッチ）に
し、メモリセルＭＣ４に接続するセンスラッチＳＬ４は
“Ｈｉｇｈ”（“１”をラッチ）にして、メモリセルＭ
Ｃ４にのみ書込みを行なう。この後は「書込み１」「書
込み２」と同様に、ワ−ド線の電圧を書込み時には例え
ば−９〔Ｖ〕、書込みベリファイ時にはＶｖ３として書
込み及び、書込みベリファイを行なう。図６９に示され
るように、メモリセルＭＣ４のしきい値電圧がＶｔｈ３
となったら、「書込み３」の動作は終了し、これで全書
込み動作が終了し、メモリセルＭＣ１〜ＭＣ４のそれぞ
れに４値（２ビット）の情報“００”、“０１”、“１
０”、“１１”が書き込まれたこととなる。このように
して、上述の書込みベリファイ時にワード線に印加する
電圧をＶｖ１〜Ｖｖ３に設定した「書込み１」〜「書込
み３」の３回の書込み動作を行うことにより、一つのメ
モリセルに４値（２ビット）の情報を書込むことができ
る。
−タＷ３ＴをメモリセルＭＣ１〜ＭＣ４にそれぞれ接続
するセンスラッチＳＬ１〜ＳＬ４にラッチさせる。すな
わち、メモリセルＭＣ１〜ＭＣ３に接続するセンスラッ
チＳＬ１〜ＳＬ３は“Ｌｏｗ”（“０”をラッチ）に
し、メモリセルＭＣ４に接続するセンスラッチＳＬ４は
“Ｈｉｇｈ”（“１”をラッチ）にして、メモリセルＭ
Ｃ４にのみ書込みを行なう。この後は「書込み１」「書
込み２」と同様に、ワ−ド線の電圧を書込み時には例え
ば−９〔Ｖ〕、書込みベリファイ時にはＶｖ３として書
込み及び、書込みベリファイを行なう。図６９に示され
るように、メモリセルＭＣ４のしきい値電圧がＶｔｈ３
となったら、「書込み３」の動作は終了し、これで全書
込み動作が終了し、メモリセルＭＣ１〜ＭＣ４のそれぞ
れに４値（２ビット）の情報“００”、“０１”、“１
０”、“１１”が書き込まれたこととなる。このように
して、上述の書込みベリファイ時にワード線に印加する
電圧をＶｖ１〜Ｖｖ３に設定した「書込み１」〜「書込
み３」の３回の書込み動作を行うことにより、一つのメ
モリセルに４値（２ビット）の情報を書込むことができ
る。
【０１７３】図６４のワ−ド線電圧印加の例では、それ
ぞれの段階（「書込み１」〜「書込み３」）での書込み
動作後の書込みベリファイ動作を一回行って、所要のし
きい値電圧を得られた場合である。ワ−ド線への書込み
電圧の印加形式は図６４の他に、図７０や図７１に示さ
れる方式を選択できる。図７０の方式は、１回の書込み
電圧の印加時間即ち書込みパルス幅を徐々に大きくする
制御を意味する。図７１の方式は、１回の書込みパルス
幅は一定とし、そのときの書込み電圧レベルを徐々に大
きく制御しようとするものである。
ぞれの段階（「書込み１」〜「書込み３」）での書込み
動作後の書込みベリファイ動作を一回行って、所要のし
きい値電圧を得られた場合である。ワ−ド線への書込み
電圧の印加形式は図６４の他に、図７０や図７１に示さ
れる方式を選択できる。図７０の方式は、１回の書込み
電圧の印加時間即ち書込みパルス幅を徐々に大きくする
制御を意味する。図７１の方式は、１回の書込みパルス
幅は一定とし、そのときの書込み電圧レベルを徐々に大
きく制御しようとするものである。
【０１７４】次に、２値（１ビット）の書込みデ−タ列
から、「書込み１」〜「書込み３」における４値（２ビ
ット）書込みのための２値デ−タＷ１Ｔ〜Ｗ３Ｔ、およ
びそのコンプリメンタリ信号Ｗ１Ｂ〜Ｗ３Ｂへの変換方
式について説明する。
から、「書込み１」〜「書込み３」における４値（２ビ
ット）書込みのための２値デ−タＷ１Ｔ〜Ｗ３Ｔ、およ
びそのコンプリメンタリ信号Ｗ１Ｂ〜Ｗ３Ｂへの変換方
式について説明する。
【０１７５】図７２には２値（１ビット）の書込みデー
タ列を奇数、偶数ビットに分離する回路の一例が示され
る。同図に示される回路の特長は、書き込むべき２値の
デ−タ列をＤＴ，ＤＢのコンプリメンタリ信号に分離し
た後で、互いに半周期ずれたクロック信号ＣＬＫ１，Ｃ
ＬＫ２によって、奇数ビットのＷＯＴ，ＷＯＢ（ＷＯＴ
とＷＯＢは互いにコンプリメンタリ信号）、偶数ビット
のＷＥＴ，ＷＥＢ（ＷＥＴとＷＥＢは互いにコンプリメ
ンタリ信号）に分離するという点である。
タ列を奇数、偶数ビットに分離する回路の一例が示され
る。同図に示される回路の特長は、書き込むべき２値の
デ−タ列をＤＴ，ＤＢのコンプリメンタリ信号に分離し
た後で、互いに半周期ずれたクロック信号ＣＬＫ１，Ｃ
ＬＫ２によって、奇数ビットのＷＯＴ，ＷＯＢ（ＷＯＴ
とＷＯＢは互いにコンプリメンタリ信号）、偶数ビット
のＷＥＴ，ＷＥＢ（ＷＥＴとＷＥＢは互いにコンプリメ
ンタリ信号）に分離するという点である。
【０１７６】図７３を用いて図７２に示される回路の動
作を説明する。図７３にはフラッシュメモリのデータ入
力端子（Ｄｉｎ）１６に２値（１ビット）の書込みデー
タ列が“１”、“１”と連続して（‘Ｈｉｇｈ’，‘Ｈ
ｉｇｈ’と連続して）入力された場合が一例として示さ
れ、この入力された書込みデータ列がインバータ回路Ｉ
ＮＶ１、ＩＮＶ２によりＤＴ，ＤＢのコンプリメンタリ
信号に分離され、分離された信号ＤＴ，ＤＢは、互いに
半周期ずれたクロック信号ＣＬＫ１，ＣＬＫ２に同期さ
れて、それぞれ互いにコンプリメンタリ信号の組ＷＯ
Ｔ，ＷＯＢ（奇数ビット）、ＷＥＴ，ＷＥＢ（偶数ビッ
ト）が形成される。この例においてコンプリメンタリ
（相補）信号に変換するのは、前記センスラッチＳＬの
入力が差動若しくは相補信号とされていることに応ずる
ものであり、必ずしもそれに限定されるものではない。
作を説明する。図７３にはフラッシュメモリのデータ入
力端子（Ｄｉｎ）１６に２値（１ビット）の書込みデー
タ列が“１”、“１”と連続して（‘Ｈｉｇｈ’，‘Ｈ
ｉｇｈ’と連続して）入力された場合が一例として示さ
れ、この入力された書込みデータ列がインバータ回路Ｉ
ＮＶ１、ＩＮＶ２によりＤＴ，ＤＢのコンプリメンタリ
信号に分離され、分離された信号ＤＴ，ＤＢは、互いに
半周期ずれたクロック信号ＣＬＫ１，ＣＬＫ２に同期さ
れて、それぞれ互いにコンプリメンタリ信号の組ＷＯ
Ｔ，ＷＯＢ（奇数ビット）、ＷＥＴ，ＷＥＢ（偶数ビッ
ト）が形成される。この例においてコンプリメンタリ
（相補）信号に変換するのは、前記センスラッチＳＬの
入力が差動若しくは相補信号とされていることに応ずる
ものであり、必ずしもそれに限定されるものではない。
【０１７７】図７４には、そのように偶数ビットと奇数
ビットに分離された相補データを用いて４値書込みを行
うための回路構成が示される。同図に示される構成は、
図１のメモリセルアレイ３０３、センスラッチ回路３０
４、書込み変換回路３０１、読出し変換回路３０２に対
応される構成例である。特に制限されないが、メモリセ
ルアレイ３０３は４個に分割されたメモリアレイ３０３
Ａ〜メモリアレイ３０３Ｄによって構成され、センスラ
ッチ回路３０４は４個に分割されたセンスラッチ回路３
０４Ａ〜センスラッチ回路３０４Ｄによって構成され、
書込み変換回路３０１は４個に分割された書込み変換回
路３０１Ａ〜書込み変換回路３０１Ｄによって構成され
る。アクセスは、４個のメモリアレイ３０３Ａ〜３０３
Ｄの中から選ばれた１個のメモリアレイに対して行われ
るものとする。前記コンプリメンタリ信号ＷＯＴ，ＷＯ
Ｂ、ＷＥＴ，ＷＥＢの信号線は、スイッチＳＷ１ａ〜Ｓ
Ｗ４ａを介して書き込み変換回路３０１Ａに、スイッチ
ＳＷ１ｂ〜ＳＷ４ｂを介して書き込み変換回路３０１Ｂ
に、スイッチＳＷ１ｃ〜ＳＷ４ｃを介して書き込み変換
回路１Ｃに、スイッチＳＷ１ｄ〜ＳＷ４ｄを介して書き
込み変換回路３０１Ｄに接続されている。また、入出力
線ＩＯＴａ，ＩＯＢａに結合された書込み変換回路３０
１Ａとセンスラッチ回路３０４ＡはスイッチＳＢａ，Ｓ
Ｔａを介して前記コンプリメンタリ信号ＷＯＴ，ＷＯＢ
の信号線に接続可能にされ、入出力線ＩＯＴｄ，ＩＯＢ
ｄに結合された書込み変換回路１Ｄとセンスラッチ回路
４ＤはスイッチＳＢｄ，ＳＴｄを介して前記コンプリメ
ンタリ信号ＷＯＴ，ＷＯＢの信号線に接続可能にされ
る。同様に、入出力線ＩＯＴｂ，ＩＯＢｂに結合された
書込み変換回路３０１Ｂとセンスラッチ回路３０４Ｂは
スイッチＳＢｂ，ＳＴｂを介して前記コンプリメンタリ
信号ＷＥＴ，ＷＥＢの信号線に接続可能にされ、入出力
線ＩＯＴｃ，ＩＯＢｃに結合された書込み変換回路１Ｃ
とセンスラッチ回路３０４ＣはスイッチＳＢｃ，ＳＴｃ
を介して前記コンプリメンタリ信号ＷＥＴ，ＷＥＢの信
号線に接続可能にされる。また、センスラッチ回路３０
４Ａ〜センスラッチ回路３０４Ｄは、スイッチＳＲＴ
ａ，ＳＲＢａ、ＳＲＴｂ，ＳＲＢｂ、ＳＲＴｃ，ＳＲＢ
ｃ、ＳＲＴｄ，ＳＲＢｄを介して相互にラッチ信号の授
受を行うことができる。前記各スイッチの制御は制御回
路１２によって行われる。また、各センスラッチ回路３
０４Ａ〜３０４ＤはスイッチＳＯＴａ，ＳＯＢａ、ＳＯ
Ｔｂ，ＳＯＢｂ、ＳＯＴｃ，ＳＯＢｃ、ＳＯＴｄ，ＳＯ
Ｂｄを介して読み出し変換回路２に接続可能にされてい
る。
ビットに分離された相補データを用いて４値書込みを行
うための回路構成が示される。同図に示される構成は、
図１のメモリセルアレイ３０３、センスラッチ回路３０
４、書込み変換回路３０１、読出し変換回路３０２に対
応される構成例である。特に制限されないが、メモリセ
ルアレイ３０３は４個に分割されたメモリアレイ３０３
Ａ〜メモリアレイ３０３Ｄによって構成され、センスラ
ッチ回路３０４は４個に分割されたセンスラッチ回路３
０４Ａ〜センスラッチ回路３０４Ｄによって構成され、
書込み変換回路３０１は４個に分割された書込み変換回
路３０１Ａ〜書込み変換回路３０１Ｄによって構成され
る。アクセスは、４個のメモリアレイ３０３Ａ〜３０３
Ｄの中から選ばれた１個のメモリアレイに対して行われ
るものとする。前記コンプリメンタリ信号ＷＯＴ，ＷＯ
Ｂ、ＷＥＴ，ＷＥＢの信号線は、スイッチＳＷ１ａ〜Ｓ
Ｗ４ａを介して書き込み変換回路３０１Ａに、スイッチ
ＳＷ１ｂ〜ＳＷ４ｂを介して書き込み変換回路３０１Ｂ
に、スイッチＳＷ１ｃ〜ＳＷ４ｃを介して書き込み変換
回路１Ｃに、スイッチＳＷ１ｄ〜ＳＷ４ｄを介して書き
込み変換回路３０１Ｄに接続されている。また、入出力
線ＩＯＴａ，ＩＯＢａに結合された書込み変換回路３０
１Ａとセンスラッチ回路３０４ＡはスイッチＳＢａ，Ｓ
Ｔａを介して前記コンプリメンタリ信号ＷＯＴ，ＷＯＢ
の信号線に接続可能にされ、入出力線ＩＯＴｄ，ＩＯＢ
ｄに結合された書込み変換回路１Ｄとセンスラッチ回路
４ＤはスイッチＳＢｄ，ＳＴｄを介して前記コンプリメ
ンタリ信号ＷＯＴ，ＷＯＢの信号線に接続可能にされ
る。同様に、入出力線ＩＯＴｂ，ＩＯＢｂに結合された
書込み変換回路３０１Ｂとセンスラッチ回路３０４Ｂは
スイッチＳＢｂ，ＳＴｂを介して前記コンプリメンタリ
信号ＷＥＴ，ＷＥＢの信号線に接続可能にされ、入出力
線ＩＯＴｃ，ＩＯＢｃに結合された書込み変換回路１Ｃ
とセンスラッチ回路３０４ＣはスイッチＳＢｃ，ＳＴｃ
を介して前記コンプリメンタリ信号ＷＥＴ，ＷＥＢの信
号線に接続可能にされる。また、センスラッチ回路３０
４Ａ〜センスラッチ回路３０４Ｄは、スイッチＳＲＴ
ａ，ＳＲＢａ、ＳＲＴｂ，ＳＲＢｂ、ＳＲＴｃ，ＳＲＢ
ｃ、ＳＲＴｄ，ＳＲＢｄを介して相互にラッチ信号の授
受を行うことができる。前記各スイッチの制御は制御回
路１２によって行われる。また、各センスラッチ回路３
０４Ａ〜３０４ＤはスイッチＳＯＴａ，ＳＯＢａ、ＳＯ
Ｔｂ，ＳＯＢｂ、ＳＯＴｃ，ＳＯＢｃ、ＳＯＴｄ，ＳＯ
Ｂｄを介して読み出し変換回路２に接続可能にされてい
る。
【０１７８】図７４に示される回路は、１つの選択され
たメモリアレイに４値（２ビット）の情報を書込むため
に、図７２の分離回路によって、奇数ビットと偶数ビッ
トに分離された信号を、２つの非選択メモリアレイに接
続するセンスラッチ回路にラッチさせて一時的に保持さ
せ、「書込み１」〜「書込み３」の各動作において、選
択されたメモリアレイに設けられた書込み変換回路を用
いて「書込み１」〜「書込み３」に対応される２値デー
タＷ１Ｔ〜Ｗ３Ｔ及びそのコンプリメンタリ信号Ｗ１Ｂ
〜Ｗ３Ｂを合成して、選択メモリアレイのセンスラッチ
回路３０４にラッチさせて書込みを行うものである。
たメモリアレイに４値（２ビット）の情報を書込むため
に、図７２の分離回路によって、奇数ビットと偶数ビッ
トに分離された信号を、２つの非選択メモリアレイに接
続するセンスラッチ回路にラッチさせて一時的に保持さ
せ、「書込み１」〜「書込み３」の各動作において、選
択されたメモリアレイに設けられた書込み変換回路を用
いて「書込み１」〜「書込み３」に対応される２値デー
タＷ１Ｔ〜Ｗ３Ｔ及びそのコンプリメンタリ信号Ｗ１Ｂ
〜Ｗ３Ｂを合成して、選択メモリアレイのセンスラッチ
回路３０４にラッチさせて書込みを行うものである。
【０１７９】例えばメモリアレイ３０３Ａを選択メモリ
アレイとし（メモリアレイ３０３Ｂ〜３０３Ｄは非選択
メモリアレイ）、この選択メモリアレイ３０３Ａに含ま
れるメモリセルに書き込みを行なう場合を考える。図６
９に示した回路によって分離された奇数ビットＷＯＴ，
ＷＯＢをスイッチＳＴｄ，ＳＢｄを閉じて、センスラッ
チ回路３０４Ｄに保持させ、偶数ビットＷＥＴ，ＷＥＢ
をスイッチＳＴｂ，ＳＢｂを閉じてセンスラッチ回路３
０４Ｂに保持させる。偶数ビットはセンスラッチ回路３
０４Ｃに保持させても良いが、ここではセンスラッチ回
路３０４Ｂに保持させた場合について、以下説明する。
「書込み１」〜「書込み３」の各動作において、センス
ラッチ回路３０４Ｄに保持された奇数ビットの情報ＷＯ
Ｔ、ＷＯＢと、センスラッチ回路３０４Ｂに保持され偶
数ビットの情報ＷＥＴ、ＷＥＢを、選択メモリアレイ３
０１Ａの書込み変換回路３０１ＡにスイッチＳＴｄ、Ｓ
Ｂｄ、ＳＴｂ、ＳＢｂとＳＷ１ａ〜ＳＷ４ａを閉じて転
送する。転送を受けた書込み変換回路３０１Ａは、４値
（２ビット）の情報をメモリセルに書込むための２値
（１ビット）のデータ“０”または“１”（‘Ｈｉｇ
ｈ’または‘Ｌｏｗ’）に変換して選択メモリアレイ３
０３Ａのセンスラッチ回路３０４Ａにラッチさせて書込
み及び、書込みベリファイを行なう。書込み変換回路３
０１Ａ〜３０１Ｄが行うデータ合成のための回路構成と
動作例を次に説明する。
アレイとし（メモリアレイ３０３Ｂ〜３０３Ｄは非選択
メモリアレイ）、この選択メモリアレイ３０３Ａに含ま
れるメモリセルに書き込みを行なう場合を考える。図６
９に示した回路によって分離された奇数ビットＷＯＴ，
ＷＯＢをスイッチＳＴｄ，ＳＢｄを閉じて、センスラッ
チ回路３０４Ｄに保持させ、偶数ビットＷＥＴ，ＷＥＢ
をスイッチＳＴｂ，ＳＢｂを閉じてセンスラッチ回路３
０４Ｂに保持させる。偶数ビットはセンスラッチ回路３
０４Ｃに保持させても良いが、ここではセンスラッチ回
路３０４Ｂに保持させた場合について、以下説明する。
「書込み１」〜「書込み３」の各動作において、センス
ラッチ回路３０４Ｄに保持された奇数ビットの情報ＷＯ
Ｔ、ＷＯＢと、センスラッチ回路３０４Ｂに保持され偶
数ビットの情報ＷＥＴ、ＷＥＢを、選択メモリアレイ３
０１Ａの書込み変換回路３０１ＡにスイッチＳＴｄ、Ｓ
Ｂｄ、ＳＴｂ、ＳＢｂとＳＷ１ａ〜ＳＷ４ａを閉じて転
送する。転送を受けた書込み変換回路３０１Ａは、４値
（２ビット）の情報をメモリセルに書込むための２値
（１ビット）のデータ“０”または“１”（‘Ｈｉｇ
ｈ’または‘Ｌｏｗ’）に変換して選択メモリアレイ３
０３Ａのセンスラッチ回路３０４Ａにラッチさせて書込
み及び、書込みベリファイを行なう。書込み変換回路３
０１Ａ〜３０１Ｄが行うデータ合成のための回路構成と
動作例を次に説明する。
【０１８０】図７５には書込み変換回路が備える書込み
デ−タ合成回路の一例が示される。図７４の書込み変換
回路３０１Ａ〜３０１Ｄは全てこの図７５に示した回路
によって実現されている。同図に示される書込みデータ
合成回路は、２ビットのコンプリメンタリ信号の内の非
反転データＷＯＴ，ＷＥＴを合成してセンスラッチＳＬ
の入出力線ＩＯＴに与えるデータＷ１Ｔ〜Ｗ３Ｔを「書
込み１」〜「書込み３」に対応してそれぞれ合成する回
路部分４００と、２ビットのコンプリメンタリ信号の内
の反転データＷＯＢ，ＷＥＢを合成してセンスラッチＳ
Ｌの入出力線ＩＯＢに与えるデータＷ１Ｂ〜Ｗ３Ｂを
「書込み１」〜「書込み３」に対応してそれぞれ合成す
る回路部分４０１とに大別される。回路部分４００は、
２ビットのコンプリメンタリ信号の内の非反転データＷ
ＯＴ，ＷＥＴに基づいて、「書込み１」のときはモード
信号ＭＷＤ１によって選択された信号パスを介してデー
タＷ１Ｔを形成し、「書込み２」のときはモード信号Ｍ
ＷＤ２によって選択された信号パスを介してデータＷ２
Ｔを形成し、「書込み３」のときはモード信号ＭＷＤ３
によって選択された信号パスを介してデータＷ３Ｔを形
成する。回路部分４０１は、２ビットのコンプリメンタ
リ信号の内の反転データＷＯＴ，ＷＥＴに基づいて、
「書込み１」のときはモード信号ＭＷＤ１によって選択
された信号パスを介してデータＷ１Ｂを形成し、「書込
み２」のときはモード信号ＭＷＤ２によって選択された
信号パスを介してデータＷ２Ｂを形成し、「書込み３」
のときはモード信号ＭＷＤ３によって選択された信号パ
スを介してデータＷ３Ｂを形成する。「書込み１」にお
いては、選択されたメモリアレイのセンスラッチＳＬの
入出力線ＩＯＴ，ＩＯＢにはデータＷ１Ｔ，Ｗ１Ｂが与
えられて書込み及び書込みベリファイが行われ、「書込
み２」においては、選択されたメモリアレイのセンスラ
ッチＳＬの入出力線ＩＯＴ，ＩＯＢにはデータＷ２Ｔ，
Ｗ２Ｂが与えられて書込み及び書込みベリファイが行わ
れ、「書込み３」においては、選択されたメモリアレイ
のセンスラッチＳＬの入出力線ＩＯＴ，ＩＯＢにはデー
タＷ３Ｔ，Ｗ３Ｂが与えられて書込み及び書込みベリフ
ァイが行われる。選択側の書込み変換回路３０１Ａに
は、「書込み１」〜「書込み３」の夫々において、ＷＯ
Ｔ，ＷＥＴが非選択側のセンスラッチ回路３０４Ｄか
ら、ＷＯＢ，ＷＥＢが非選択側のセンスラッチ回路３０
４Ｃから与えられる。
デ−タ合成回路の一例が示される。図７４の書込み変換
回路３０１Ａ〜３０１Ｄは全てこの図７５に示した回路
によって実現されている。同図に示される書込みデータ
合成回路は、２ビットのコンプリメンタリ信号の内の非
反転データＷＯＴ，ＷＥＴを合成してセンスラッチＳＬ
の入出力線ＩＯＴに与えるデータＷ１Ｔ〜Ｗ３Ｔを「書
込み１」〜「書込み３」に対応してそれぞれ合成する回
路部分４００と、２ビットのコンプリメンタリ信号の内
の反転データＷＯＢ，ＷＥＢを合成してセンスラッチＳ
Ｌの入出力線ＩＯＢに与えるデータＷ１Ｂ〜Ｗ３Ｂを
「書込み１」〜「書込み３」に対応してそれぞれ合成す
る回路部分４０１とに大別される。回路部分４００は、
２ビットのコンプリメンタリ信号の内の非反転データＷ
ＯＴ，ＷＥＴに基づいて、「書込み１」のときはモード
信号ＭＷＤ１によって選択された信号パスを介してデー
タＷ１Ｔを形成し、「書込み２」のときはモード信号Ｍ
ＷＤ２によって選択された信号パスを介してデータＷ２
Ｔを形成し、「書込み３」のときはモード信号ＭＷＤ３
によって選択された信号パスを介してデータＷ３Ｔを形
成する。回路部分４０１は、２ビットのコンプリメンタ
リ信号の内の反転データＷＯＴ，ＷＥＴに基づいて、
「書込み１」のときはモード信号ＭＷＤ１によって選択
された信号パスを介してデータＷ１Ｂを形成し、「書込
み２」のときはモード信号ＭＷＤ２によって選択された
信号パスを介してデータＷ２Ｂを形成し、「書込み３」
のときはモード信号ＭＷＤ３によって選択された信号パ
スを介してデータＷ３Ｂを形成する。「書込み１」にお
いては、選択されたメモリアレイのセンスラッチＳＬの
入出力線ＩＯＴ，ＩＯＢにはデータＷ１Ｔ，Ｗ１Ｂが与
えられて書込み及び書込みベリファイが行われ、「書込
み２」においては、選択されたメモリアレイのセンスラ
ッチＳＬの入出力線ＩＯＴ，ＩＯＢにはデータＷ２Ｔ，
Ｗ２Ｂが与えられて書込み及び書込みベリファイが行わ
れ、「書込み３」においては、選択されたメモリアレイ
のセンスラッチＳＬの入出力線ＩＯＴ，ＩＯＢにはデー
タＷ３Ｔ，Ｗ３Ｂが与えられて書込み及び書込みベリフ
ァイが行われる。選択側の書込み変換回路３０１Ａに
は、「書込み１」〜「書込み３」の夫々において、ＷＯ
Ｔ，ＷＥＴが非選択側のセンスラッチ回路３０４Ｄか
ら、ＷＯＢ，ＷＥＢが非選択側のセンスラッチ回路３０
４Ｃから与えられる。
【０１８１】図７６の（Ａ），（Ｂ），（Ｃ）には図７
５に示されるデータ合成回路によって得られる出力結果
が示されている。「書込み１」を行なう場合は、図７５
の信号ＭＷＤ１を’Ｈｉｇｈ’にする。同様に、「書込
み２」、「書込み３」を行なう場合はそれぞれ信号ＭＷ
Ｄ２，ＭＷＤ３を’Ｈｉｇｈ’にする。図７６の
（Ａ），（Ｂ），（Ｃ）に示されたＩＯＴ，ＩＯＢの出
力は、「書込み１」から「書込み３」の動作において、
外部からの書込むべき２値のデ−タ列（“０”“０”、
“０”“１”、“１”“０”、“１”“１”）に対して
図６７乃至図６９に示した書込み２値デ−タＷ１Ｔ〜Ｗ
３Ｔに対応される。
５に示されるデータ合成回路によって得られる出力結果
が示されている。「書込み１」を行なう場合は、図７５
の信号ＭＷＤ１を’Ｈｉｇｈ’にする。同様に、「書込
み２」、「書込み３」を行なう場合はそれぞれ信号ＭＷ
Ｄ２，ＭＷＤ３を’Ｈｉｇｈ’にする。図７６の
（Ａ），（Ｂ），（Ｃ）に示されたＩＯＴ，ＩＯＢの出
力は、「書込み１」から「書込み３」の動作において、
外部からの書込むべき２値のデ−タ列（“０”“０”、
“０”“１”、“１”“０”、“１”“１”）に対して
図６７乃至図６９に示した書込み２値デ−タＷ１Ｔ〜Ｗ
３Ｔに対応される。
【０１８２】同様に、他のメモリアレイに書込みを行な
う場合は、奇数ビット、偶数ビットに分けられたデ−タ
を非選択となるアレイのうちの２つのセンスラッチ回路
にデ−タを一時的に保持させて、書込みの時に、保持さ
れたデ−タを選択メモリの書込み変換回路に転送し、書
込みデ−タを合成して、選択メモリアレイのセンスラッ
チ回路にラッチさせればよい。
う場合は、奇数ビット、偶数ビットに分けられたデ−タ
を非選択となるアレイのうちの２つのセンスラッチ回路
にデ−タを一時的に保持させて、書込みの時に、保持さ
れたデ−タを選択メモリの書込み変換回路に転送し、書
込みデ−タを合成して、選択メモリアレイのセンスラッ
チ回路にラッチさせればよい。
【０１８３】尚、図７２に示される偶数、奇数ビットに
分離する回路と図７５に示されるデータ合成回路は書込
みデータ変換回路１に含まれている。
分離する回路と図７５に示されるデータ合成回路は書込
みデータ変換回路１に含まれている。
【０１８４】《２》読出し動作 次に、一つのメモリセルに格納された２ビット分の情報
を読み出すための構成を詳細に説明する。先ず、一つの
メモリセルに書き込まれた２ビット（４値）のデータを
読出し、１ビット（２値）のデ−タ列に変換するための
構成を図７７乃至図８６をも参照しながら説明する。
を読み出すための構成を詳細に説明する。先ず、一つの
メモリセルに書き込まれた２ビット（４値）のデータを
読出し、１ビット（２値）のデ−タ列に変換するための
構成を図７７乃至図８６をも参照しながら説明する。
【０１８５】前記項目《１》の書込み動作によって、図
７７のように、４極化されたメモリセルのしきい値電圧
に対して、この例では、読出し動作時にワ−ド線に印加
する電圧を、図７７に示す様なＶｔｈ０＞Ｖｒ１＞Ｖｔ
ｈ１、Ｖｔｈ１＞Ｖｒ２＞Ｖｔｈ２、Ｖｔｈ２＞Ｖｒ３
＞Ｖｔｈ３をそれぞれ満たす電圧Ｖｒ１、Ｖｒ２、Ｖｒ
３とする。そのときにワ−ド線に印加する電圧の例を図
７８に示す。ワ−ド線に電圧Ｖｒ１を印加して読出しを
行なう動作を「読出し１」とし、同様に電圧Ｖｒ２，Ｖ
ｒ３を印加して読出しを行なう動作をそれぞれ、「読出
し２」、「読出し３」と称する。このように読み出し動
作を３回行うことは、メモリセルに書込まれた４値（２
ビット）の情報を「読出し１」〜「読出し３」の各読み
出し動作毎に、２値（１ビット）の情報として読み出す
ことに他ならない。
７７のように、４極化されたメモリセルのしきい値電圧
に対して、この例では、読出し動作時にワ−ド線に印加
する電圧を、図７７に示す様なＶｔｈ０＞Ｖｒ１＞Ｖｔ
ｈ１、Ｖｔｈ１＞Ｖｒ２＞Ｖｔｈ２、Ｖｔｈ２＞Ｖｒ３
＞Ｖｔｈ３をそれぞれ満たす電圧Ｖｒ１、Ｖｒ２、Ｖｒ
３とする。そのときにワ−ド線に印加する電圧の例を図
７８に示す。ワ−ド線に電圧Ｖｒ１を印加して読出しを
行なう動作を「読出し１」とし、同様に電圧Ｖｒ２，Ｖ
ｒ３を印加して読出しを行なう動作をそれぞれ、「読出
し２」、「読出し３」と称する。このように読み出し動
作を３回行うことは、メモリセルに書込まれた４値（２
ビット）の情報を「読出し１」〜「読出し３」の各読み
出し動作毎に、２値（１ビット）の情報として読み出す
ことに他ならない。
【０１８６】前記「読出し１」〜「読出し３」における
メモリアレイ、センスラッチ回路を含む要部回路の動作
は共通であるので、図６２に基づいて先ずその共通部分
についての読出し動作を説明する。
メモリアレイ、センスラッチ回路を含む要部回路の動作
は共通であるので、図６２に基づいて先ずその共通部分
についての読出し動作を説明する。
【０１８７】データ読出しに際しては先ず、センスラッ
チＳＬのＰＭＯＳトランジスタ側の電源ＰＰを接地電位
ＶＳＳに、ＮＭＯＳトランジスタ側の電源ＰＮを電源電
圧ＶＣＣにする。この後、制御信号線ＲＰＣ、ＳｉＤを
選択レベルに立ち上げてそれぞれ、ＮＭＯＳスイッチＮ
４、Ｎ２をオン動作させて、選択されたメモリセルＭＣ
に接続するビット線ＢＬとノ−ドＡ側を例えば１Ｖにプ
リチャ−ジし、同時に制御信号線ＲＰＣａを選択レベル
に立ち上げてそれぞれ、ＮＭＯＳスイッチＮ４ａをオン
させて、リファレンス側のノ−ドＡａを例えば０．５
〔Ｖ〕にプリチャ−ジする。次に、制御信号線ＲＰＣ、
ＲＰＣａの電圧を非選択レベルに下げてＮＭＯＳスイッ
チＮ４、Ｎ４ａをオフ状態にしてから、制御信号線Ｓｉ
Ｓを選択レベルに立ち上げ、ＮＭＯＳスイッチＮ３をオ
ン状態に、そして、ソ−ス線Ｓと、メモリセルの基板電
圧ＶＷＥＬを０〔Ｖ〕とし、ワ−ド線に読出し電圧を印
加する。この時、メモリセルＭＣのしきい値電圧がワ−
ド線に印加された電圧よりも低い場合は、メモリセルＭ
Ｃがオン状態にされて、ビット線ＢＬ側からソ−ス線側
に電流が流れ、ビット線ＢＬとノ−ドＡ側の電圧が低下
する。一方、メモリセルＭＣのしきい値電圧がワ−ド線
に印加された電圧よりも高い場合は、メモリセルＭＣは
オン動作せず、メモリセルには電流は流れないからビッ
ト線ＢＬとノ−ドＡの電圧は下がらない。そして、ワ−
ド線ＷＬの電圧を０〔Ｖ〕にし、制御信号線ＳｉＤ、Ｓ
ｉＳの電圧を非選択レベルに下げてそれぞれ、ＮＭＯＳ
スイッチＮ２、Ｎ３をオフさせた後、制御信号線ＴＲ、
ＴＲａを選択レベルに立ち上げて、ＮＭＯＳスイッチＮ
６、Ｎ６ａをオン動作させ、次いで、センスラッチＳＬ
のＰＭＯＳトランジスタ側の電源ＰＰをＶＣＣに、ＮＭ
ＯＳトランジスタ側の電源をＶＳＳにし、ノ−ドＡとリ
ファレンス側のノ−ドＡａの電圧差を増幅する。増幅動
作が確定するタイミングをもって制御信号線ＹＧを選択
レベルに立ち上げて、ＮＭＯＳスイッチＮ８、Ｎ８ａを
オン動作させることにより、センスラッチＳＬが保持し
ている情報が、入出力線ＩＯＴ，ＩＯＢに出力される。
入出力線ＩＯＴ，ＩＯＢには互いにコンプリメンタリ信
号が出力される。
チＳＬのＰＭＯＳトランジスタ側の電源ＰＰを接地電位
ＶＳＳに、ＮＭＯＳトランジスタ側の電源ＰＮを電源電
圧ＶＣＣにする。この後、制御信号線ＲＰＣ、ＳｉＤを
選択レベルに立ち上げてそれぞれ、ＮＭＯＳスイッチＮ
４、Ｎ２をオン動作させて、選択されたメモリセルＭＣ
に接続するビット線ＢＬとノ−ドＡ側を例えば１Ｖにプ
リチャ−ジし、同時に制御信号線ＲＰＣａを選択レベル
に立ち上げてそれぞれ、ＮＭＯＳスイッチＮ４ａをオン
させて、リファレンス側のノ−ドＡａを例えば０．５
〔Ｖ〕にプリチャ−ジする。次に、制御信号線ＲＰＣ、
ＲＰＣａの電圧を非選択レベルに下げてＮＭＯＳスイッ
チＮ４、Ｎ４ａをオフ状態にしてから、制御信号線Ｓｉ
Ｓを選択レベルに立ち上げ、ＮＭＯＳスイッチＮ３をオ
ン状態に、そして、ソ−ス線Ｓと、メモリセルの基板電
圧ＶＷＥＬを０〔Ｖ〕とし、ワ−ド線に読出し電圧を印
加する。この時、メモリセルＭＣのしきい値電圧がワ−
ド線に印加された電圧よりも低い場合は、メモリセルＭ
Ｃがオン状態にされて、ビット線ＢＬ側からソ−ス線側
に電流が流れ、ビット線ＢＬとノ−ドＡ側の電圧が低下
する。一方、メモリセルＭＣのしきい値電圧がワ−ド線
に印加された電圧よりも高い場合は、メモリセルＭＣは
オン動作せず、メモリセルには電流は流れないからビッ
ト線ＢＬとノ−ドＡの電圧は下がらない。そして、ワ−
ド線ＷＬの電圧を０〔Ｖ〕にし、制御信号線ＳｉＤ、Ｓ
ｉＳの電圧を非選択レベルに下げてそれぞれ、ＮＭＯＳ
スイッチＮ２、Ｎ３をオフさせた後、制御信号線ＴＲ、
ＴＲａを選択レベルに立ち上げて、ＮＭＯＳスイッチＮ
６、Ｎ６ａをオン動作させ、次いで、センスラッチＳＬ
のＰＭＯＳトランジスタ側の電源ＰＰをＶＣＣに、ＮＭ
ＯＳトランジスタ側の電源をＶＳＳにし、ノ−ドＡとリ
ファレンス側のノ−ドＡａの電圧差を増幅する。増幅動
作が確定するタイミングをもって制御信号線ＹＧを選択
レベルに立ち上げて、ＮＭＯＳスイッチＮ８、Ｎ８ａを
オン動作させることにより、センスラッチＳＬが保持し
ている情報が、入出力線ＩＯＴ，ＩＯＢに出力される。
入出力線ＩＯＴ，ＩＯＢには互いにコンプリメンタリ信
号が出力される。
【０１８８】次に「読出し１」〜「読出し３」の各動作
におけるメモリセルに書き込まれた４値（２ビット）の
情報の読出しについて図７６の場合を一例として説明す
る。図７６においては、一本のワ−ド線ＷＬに接続した
４個のメモリセルＭＣ１〜ＭＣ４に、“００”、“０
１”、“１０”、“１１”のそれぞれ４値（２ビット）
のデ−タが書き込まれている場合を想定する。これらの
４個の値は、すでに述べた書込み動作により、２値（１
ビット）のデータ列“０００１１０１１”が２個ずつ区
切られて“００”、“０１”、“１０”、“１１”とし
て、それぞれメモリセルＭＣ１〜ＭＣ４に記憶されたも
のである。また、ＳＬ１〜ＳＬ４はそれぞれメモリセル
ＭＣ１〜ＭＣ４に接続されたセンスラッチを表す。この
例では、簡単なセンスラッチの構成により一つのメモリ
セルに記憶された多値（４値）の読み出しが実現でき
る。
におけるメモリセルに書き込まれた４値（２ビット）の
情報の読出しについて図７６の場合を一例として説明す
る。図７６においては、一本のワ−ド線ＷＬに接続した
４個のメモリセルＭＣ１〜ＭＣ４に、“００”、“０
１”、“１０”、“１１”のそれぞれ４値（２ビット）
のデ−タが書き込まれている場合を想定する。これらの
４個の値は、すでに述べた書込み動作により、２値（１
ビット）のデータ列“０００１１０１１”が２個ずつ区
切られて“００”、“０１”、“１０”、“１１”とし
て、それぞれメモリセルＭＣ１〜ＭＣ４に記憶されたも
のである。また、ＳＬ１〜ＳＬ４はそれぞれメモリセル
ＭＣ１〜ＭＣ４に接続されたセンスラッチを表す。この
例では、簡単なセンスラッチの構成により一つのメモリ
セルに記憶された多値（４値）の読み出しが実現でき
る。
【０１８９】図８０は「読出し１」の動作によって、メ
モリセルＭＣ１〜ＭＣ４のしきい値電圧とワード線に印
加する読出し電圧Ｖｒ１との関係及び、メモリセルＭＣ
１〜ＭＣ４から読み出され、センスラッチＳＬ１〜ＳＬ
４にラッチされる２値（１ビット）のデータＲ１Ｔの、
“０”又は“１”（‘Ｈｉｇｈ’又は‘Ｌｏｗ’）を示
した図である。同様に図６１、図８２もそれぞれメモリ
セルＭＣ１〜ＭＣ４のしきい値電圧とワード線に印加す
る読出し電圧Ｖｒ２、Ｖｒ３との関係及び、「読出し
２」、「読出し３」の各動作によって、メモリセルＭＣ
１〜ＭＣ４から読み出され、センスラッチＳＬ１〜ＳＬ
４にラッチされる２値（１ビット）のデ−タＲ２Ｔ，Ｒ
２Ｔを示した図である。前述の図７４の構成から成るフ
ラッシュメモリについて、これら２値（１ビット）の情
報が圧縮され、４値（２ビット）の情報が記憶されたメ
モリセルから読み出される２値（１ビット）のデ−タＲ
１Ｔ〜Ｒ３Ｔ、及びそのコンプリメンタリ信号Ｒ１Ｂ〜
Ｒ３Ｂから、メモリセルに４値のデータとして圧縮され
て記憶される前の２値（１ビット）の情報へ変換する手
法を説明する。
モリセルＭＣ１〜ＭＣ４のしきい値電圧とワード線に印
加する読出し電圧Ｖｒ１との関係及び、メモリセルＭＣ
１〜ＭＣ４から読み出され、センスラッチＳＬ１〜ＳＬ
４にラッチされる２値（１ビット）のデータＲ１Ｔの、
“０”又は“１”（‘Ｈｉｇｈ’又は‘Ｌｏｗ’）を示
した図である。同様に図６１、図８２もそれぞれメモリ
セルＭＣ１〜ＭＣ４のしきい値電圧とワード線に印加す
る読出し電圧Ｖｒ２、Ｖｒ３との関係及び、「読出し
２」、「読出し３」の各動作によって、メモリセルＭＣ
１〜ＭＣ４から読み出され、センスラッチＳＬ１〜ＳＬ
４にラッチされる２値（１ビット）のデ−タＲ２Ｔ，Ｒ
２Ｔを示した図である。前述の図７４の構成から成るフ
ラッシュメモリについて、これら２値（１ビット）の情
報が圧縮され、４値（２ビット）の情報が記憶されたメ
モリセルから読み出される２値（１ビット）のデ−タＲ
１Ｔ〜Ｒ３Ｔ、及びそのコンプリメンタリ信号Ｒ１Ｂ〜
Ｒ３Ｂから、メモリセルに４値のデータとして圧縮され
て記憶される前の２値（１ビット）の情報へ変換する手
法を説明する。
【０１９０】図７４の選択メモリアレイ３０３Ａの情報
を読み出す場合を一例として説明する。「読出し１」の
動作によって、読み出された２値（１ビット）のデ−タ
Ｒ１Ｔ及び、そのコンプリメンタリ信号Ｒ１Ｂはセンス
ラッチ回路３０４Ａから、スイッチＳＲＴａ，ＳＲＢ
ａ，ＳＲＴｂ，ＳＲＢｂを閉じてセンスラッチ回路３０
３Ｂへ転送され、それによってセンスラッチ３０４Ｂは
データＲ１Ｔ，Ｒ１Ｂを保持する。それらのスイッチＳ
ＲＴａ，ＳＲＢａ，ＳＲＴｂ，ＳＲＢｂを開いた（オフ
した）後、「読出し２」の動作が行われる。「読み出し
２」の場合には、スイッチスイッチＳＲＴａ，ＳＲＢ
ａ，ＳＲＴｃ，ＳＲＢｃが閉じられる（オンされる）こ
とにより、選択メモリアレイ３Ａから読み出された２値
（１ビット）のデ−タＲ２Ｔ，Ｒ２Ｂは、センスラッチ
回路３０４Ａからセンスラッチ３０４Ｃへ転送され、こ
れによってセンスラッチ回路３０４ＣはデータＲ２Ｔ，
Ｒ２Ｂを保持する。この後、これらのスイッチを開いて
から、「読出し３」の動作を開始して、２値（１ビッ
ト）のデ−タＲ３Ｔ，Ｒ３Ｂを読出し、センスラッチ３
０４Ａに保持させる。３個のセンスラッチ回路３０４
Ａ，３０４Ｂ，３０４Ｃに保持された３個の読み出しデ
−タはスイッチＳＯＴａ、ＳＯＢａ、ＳＯＴｂ、ＳＯＢ
ｂ、ＳＯＴｄ、ＳＯＢｄを介して読み出し変換回路３０
２に与えられる。読み出し変換回路３０２は、そのデ−
タを１ビットづつのデータ列に変換若しくは復元する。
を読み出す場合を一例として説明する。「読出し１」の
動作によって、読み出された２値（１ビット）のデ−タ
Ｒ１Ｔ及び、そのコンプリメンタリ信号Ｒ１Ｂはセンス
ラッチ回路３０４Ａから、スイッチＳＲＴａ，ＳＲＢ
ａ，ＳＲＴｂ，ＳＲＢｂを閉じてセンスラッチ回路３０
３Ｂへ転送され、それによってセンスラッチ３０４Ｂは
データＲ１Ｔ，Ｒ１Ｂを保持する。それらのスイッチＳ
ＲＴａ，ＳＲＢａ，ＳＲＴｂ，ＳＲＢｂを開いた（オフ
した）後、「読出し２」の動作が行われる。「読み出し
２」の場合には、スイッチスイッチＳＲＴａ，ＳＲＢ
ａ，ＳＲＴｃ，ＳＲＢｃが閉じられる（オンされる）こ
とにより、選択メモリアレイ３Ａから読み出された２値
（１ビット）のデ−タＲ２Ｔ，Ｒ２Ｂは、センスラッチ
回路３０４Ａからセンスラッチ３０４Ｃへ転送され、こ
れによってセンスラッチ回路３０４ＣはデータＲ２Ｔ，
Ｒ２Ｂを保持する。この後、これらのスイッチを開いて
から、「読出し３」の動作を開始して、２値（１ビッ
ト）のデ−タＲ３Ｔ，Ｒ３Ｂを読出し、センスラッチ３
０４Ａに保持させる。３個のセンスラッチ回路３０４
Ａ，３０４Ｂ，３０４Ｃに保持された３個の読み出しデ
−タはスイッチＳＯＴａ、ＳＯＢａ、ＳＯＴｂ、ＳＯＢ
ｂ、ＳＯＴｄ、ＳＯＢｄを介して読み出し変換回路３０
２に与えられる。読み出し変換回路３０２は、そのデ−
タを１ビットづつのデータ列に変換若しくは復元する。
【０１９１】図８３には「読出し１」〜「読出し３」の
動作によって読み出された２値（１ビット）のデ−タＲ
１Ｔ〜Ｒ３Ｔ及びそのコンプリメンタリ信号Ｒ１Ｂ〜Ｒ
３Ｂから、メモリセルに記憶されていた４値（２ビッ
ト）のデ−タ“００”、“０１”、“１０”、“１１”
に変換する回路例が示されている。
動作によって読み出された２値（１ビット）のデ−タＲ
１Ｔ〜Ｒ３Ｔ及びそのコンプリメンタリ信号Ｒ１Ｂ〜Ｒ
３Ｂから、メモリセルに記憶されていた４値（２ビッ
ト）のデ−タ“００”、“０１”、“１０”、“１１”
に変換する回路例が示されている。
【０１９２】同図に示される読み出しデータ合成回路
は、入出力線ＩＯＴ側の回路部分４００と入出力線ＩＯ
Ｂ側の回路部分４０１に大別される。回路部分４００
は、「読出し１」〜「読出し３」の３回の読み出しによ
って得られた非反転信号Ｒ１Ｔ〜Ｒ３Ｔに基づいて、２
ビットの非反転信号ＹＴ，ＸＴを並列的に形成する。回
路部分４０１は、「読出し１」〜「読出し３」の３回の
読み出しによって得られた反転信号Ｒ１Ｂ〜Ｒ３Ｂに基
づいて、２ビットの反転信号ＹＢ，ＸＢを並列的に形成
する。即ち、この読出しデータ合成回路は、センスラッ
チ回路３０４Ａ，３０４Ｂ，３０４Ｃから転送されるデ
−タＲ１Ｔ，Ｒ２Ｔ，Ｒ３Ｔとそのコンプリメンタリ信
号Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３Ｂを４値（２ビット）のデ−タ
列に変換する。ＸＴは４値（２ビット）のデ−タの上位
ビットを、ＹＴは下位ビットを表す。ＸＢ，ＹＢはその
信号のコンプリメンタリ信号である。例えば、４値のデ
ータが“１０”の場合、上位ビットは“１”、下位ビッ
トは“０”となる。
は、入出力線ＩＯＴ側の回路部分４００と入出力線ＩＯ
Ｂ側の回路部分４０１に大別される。回路部分４００
は、「読出し１」〜「読出し３」の３回の読み出しによ
って得られた非反転信号Ｒ１Ｔ〜Ｒ３Ｔに基づいて、２
ビットの非反転信号ＹＴ，ＸＴを並列的に形成する。回
路部分４０１は、「読出し１」〜「読出し３」の３回の
読み出しによって得られた反転信号Ｒ１Ｂ〜Ｒ３Ｂに基
づいて、２ビットの反転信号ＹＢ，ＸＢを並列的に形成
する。即ち、この読出しデータ合成回路は、センスラッ
チ回路３０４Ａ，３０４Ｂ，３０４Ｃから転送されるデ
−タＲ１Ｔ，Ｒ２Ｔ，Ｒ３Ｔとそのコンプリメンタリ信
号Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３Ｂを４値（２ビット）のデ−タ
列に変換する。ＸＴは４値（２ビット）のデ−タの上位
ビットを、ＹＴは下位ビットを表す。ＸＢ，ＹＢはその
信号のコンプリメンタリ信号である。例えば、４値のデ
ータが“１０”の場合、上位ビットは“１”、下位ビッ
トは“０”となる。
【０１９３】図８４には前記「読出し１」〜「読出し
３」によって得られたデータＲ１Ｔ〜Ｒ３Ｔ（Ｒ１Ｂ〜
Ｒ３Ｂ）とそれによって得られる合成出力ＸＴ，ＹＴ
（ＸＢ，ＹＢ）との関係が示されている。
３」によって得られたデータＲ１Ｔ〜Ｒ３Ｔ（Ｒ１Ｂ〜
Ｒ３Ｂ）とそれによって得られる合成出力ＸＴ，ＹＴ
（ＸＢ，ＹＢ）との関係が示されている。
【０１９４】前記読出しデータ合成回路で得られた上位
ビットのＸＴ，ＸＢ、下位ビットのＹＴ，ＹＢは、図８
５に示される回路で、交互に選択されて２ビットのデー
タとして出力される。図８５に示される回路は、クロッ
ク信号ＣＬＫ３に同期させて、上位ビットＸＴ，下位ビ
ットＹＴを交互にＩＯＴに、上位ビットのコンプリメン
タリ信号ＸＢ，下位ビットのコンプリメンタリ信号ＹＢ
を交互にＩＯＢへ出力させるＣＭＯＳトランスファゲー
トＧＸＴ，ＧＹＴが設けられて成る。これによって、一
つのメモリセルに記憶されている４値の情報を２ビット
のデ−タ列として読み出すことができる。
ビットのＸＴ，ＸＢ、下位ビットのＹＴ，ＹＢは、図８
５に示される回路で、交互に選択されて２ビットのデー
タとして出力される。図８５に示される回路は、クロッ
ク信号ＣＬＫ３に同期させて、上位ビットＸＴ，下位ビ
ットＹＴを交互にＩＯＴに、上位ビットのコンプリメン
タリ信号ＸＢ，下位ビットのコンプリメンタリ信号ＹＢ
を交互にＩＯＢへ出力させるＣＭＯＳトランスファゲー
トＧＸＴ，ＧＹＴが設けられて成る。これによって、一
つのメモリセルに記憶されている４値の情報を２ビット
のデ−タ列として読み出すことができる。
【０１９５】図８６には図８０の回路の一例動作タイミ
ングとして、“ＸＴ，ＹＴ”が“１１”の場合（コンプ
リメンタリ信号“ＸＢ，ＹＢ”は“００”）、すなわ
ち、一つのメモリセルに記憶された情報が４値（２ビッ
ト）で“１１”の場合を例としたＩＯＴ，ＩＯＢの出力
を表す。ＸＴ，ＸＢの信号は、クロック信号ＣＬＫ３が
‘Ｈｉｇｈ’の状態の時にＣＭＯＳトランスファゲート
ＧＸＴ，ＧＸＢが開いてそれぞれ入出力線ＩＯＴ，ＩＯ
Ｂに出力される。この時、ＣＭＯＳトランスファゲート
ＧＹＴ，ＧＹＢは閉じており、ＹＴ，ＹＢの信号は出力
されない。一方、クロック信号ＣＬＫ３が‘Ｌｏｗ’の
状態の時にはＣＭＯＳトランスファゲートＧＹＴ，ＧＹ
Ｂが開き、ＹＴ，ＹＢの信号が入出力線ＩＯＴ，ＩＯＢ
に出力され、ＸＴ，ＸＢの信号はトランスファゲートＧ
ＸＴ，ＧＸＢが閉じているため、出力されない。
ングとして、“ＸＴ，ＹＴ”が“１１”の場合（コンプ
リメンタリ信号“ＸＢ，ＹＢ”は“００”）、すなわ
ち、一つのメモリセルに記憶された情報が４値（２ビッ
ト）で“１１”の場合を例としたＩＯＴ，ＩＯＢの出力
を表す。ＸＴ，ＸＢの信号は、クロック信号ＣＬＫ３が
‘Ｈｉｇｈ’の状態の時にＣＭＯＳトランスファゲート
ＧＸＴ，ＧＸＢが開いてそれぞれ入出力線ＩＯＴ，ＩＯ
Ｂに出力される。この時、ＣＭＯＳトランスファゲート
ＧＹＴ，ＧＹＢは閉じており、ＹＴ，ＹＢの信号は出力
されない。一方、クロック信号ＣＬＫ３が‘Ｌｏｗ’の
状態の時にはＣＭＯＳトランスファゲートＧＹＴ，ＧＹ
Ｂが開き、ＹＴ，ＹＢの信号が入出力線ＩＯＴ，ＩＯＢ
に出力され、ＸＴ，ＸＢの信号はトランスファゲートＧ
ＸＴ，ＧＸＢが閉じているため、出力されない。
【０１９６】尚、図８３に示された読出しデータ合成回
路と、図８５に示された上位及び下位ビットの交互出力
回路は前記読出し変換回路３０２に含まれている。
路と、図８５に示された上位及び下位ビットの交互出力
回路は前記読出し変換回路３０２に含まれている。
【０１９７】以上説明したように、「読出し１」〜「読
出し３」の３回の動作により、メモリセルに書込まれて
いる４値（２ビット）の情報に対応して、夫々読み出さ
れた２値（１ビット）のデ−タを非選択メモリアレイの
センスラッチ回路３０４に転送して、３回の読出しが終
了した後に、これらの２値（１ビット）のデ−タを、読
出しデ−タ変換回路３０２によって、２値（１ビット）
のデ−タ列に変換して４値（２ビット）の情報を読み出
す。
出し３」の３回の動作により、メモリセルに書込まれて
いる４値（２ビット）の情報に対応して、夫々読み出さ
れた２値（１ビット）のデ−タを非選択メモリアレイの
センスラッチ回路３０４に転送して、３回の読出しが終
了した後に、これらの２値（１ビット）のデ−タを、読
出しデ−タ変換回路３０２によって、２値（１ビット）
のデ−タ列に変換して４値（２ビット）の情報を読み出
す。
【０１９８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例えば
本発明はフラッシュメモリに限定されず、ＥＥＰＲＯＭ
等の不揮発性メモリ、更にはそのようなメモリをオンチ
ップメモリとして備えたマイクロコンピュータ等の半導
体集積回路にも適用することができる。また、本発明に
係る半導体集積回路はディジタルスチルカメラやＰＣカ
ードに限定されず、その他種々のデータ処理システムに
広く適用することができる。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例えば
本発明はフラッシュメモリに限定されず、ＥＥＰＲＯＭ
等の不揮発性メモリ、更にはそのようなメモリをオンチ
ップメモリとして備えたマイクロコンピュータ等の半導
体集積回路にも適用することができる。また、本発明に
係る半導体集積回路はディジタルスチルカメラやＰＣカ
ードに限定されず、その他種々のデータ処理システムに
広く適用することができる。
【０１９９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０２００】すなわち、不揮発性メモリセルに対する書
き込み動作を高速化することができる。また、不揮発性
メモリセルに対する書き込み動作の高速化と、データ保
持の高信頼性とを両立することができる。
き込み動作を高速化することができる。また、不揮発性
メモリセルに対する書き込み動作の高速化と、データ保
持の高信頼性とを両立することができる。
【図１】粗い書込みモードと高精度書込みモードを有す
るフラッシュメモリの一例ブロック図である。
るフラッシュメモリの一例ブロック図である。
【図２】第１の書き込みと第２の書き込みの特性を夫々
示す説明図である。
示す説明図である。
【図３】第１の書込みモード及び第２の書込みモードに
おける書込み動作の一例フローチャートである。
おける書込み動作の一例フローチャートである。
【図４】書き直し動作の一例フローチャートである。
【図５】粗い書込みモードと高精度書込みモードを有す
る別のフラッシュメモリのブロック図である。
る別のフラッシュメモリのブロック図である。
【図６】図５のフラッシュメモリにおける第１の書き込
みと第２の書き込みの特性を示す説明図である。
みと第２の書き込みの特性を示す説明図である。
【図７】第１の書込みモードと第２の書込みモードを指
定するための条件を設定する手段を有するフラッシュメ
モリのブロック図が示される。
定するための条件を設定する手段を有するフラッシュメ
モリのブロック図が示される。
【図８】図7における動作切換え条件の一例を示す説明
図である。
図である。
【図９】書込み電圧パルス幅を第１の書込みモードと第
２の書込みモードとで同一とし、書込み電圧を第１の書
込みモードと第２の書込みモードで相互に相違する一定
電圧とするフラッシュメモリの一例ブロック図である。
２の書込みモードとで同一とし、書込み電圧を第１の書
込みモードと第２の書込みモードで相互に相違する一定
電圧とするフラッシュメモリの一例ブロック図である。
【図１０】図9のフラッシュメモリに関する書込み特性
図である。
図である。
【図１１】第２書込みモードによる高精度書込みを多値
書込みとするフラッシュメモリの一例ブロック図であ
る。
書込みとするフラッシュメモリの一例ブロック図であ
る。
【図１２】２値書込みと多値書込みの夫々におけるメモ
リセルのしきい値分布の一例説明図である。
リセルのしきい値分布の一例説明図である。
【図１３】２値で書込んだデータを多値で書直す時の動
作の一例を示す説明図ある。
作の一例を示す説明図ある。
【図１４】２値データを多値データに変換する別処方を
示す説明図である。
示す説明図である。
【図１５】記憶情報の2値から多値への書直し動作にお
けるメモリセルの初期状態を示す説明図である。
けるメモリセルの初期状態を示す説明図である。
【図１６】記憶情報の2値から多値への書直し動作にお
ける第1段階の書込みによるメモリセルの状態を示す説
明図である。
ける第1段階の書込みによるメモリセルの状態を示す説
明図である。
【図１７】記憶情報の2値から多値への書直し動作にお
ける第２段階の書込みによるメモリセルの状態を示す説
明図である。
ける第２段階の書込みによるメモリセルの状態を示す説
明図である。
【図１８】記憶情報の2値から多値への書直し動作にお
ける第３段階の書込みによるメモリセルの状態を示す説
明図である。
ける第３段階の書込みによるメモリセルの状態を示す説
明図である。
【図１９】記憶情報の2値から多値への書直し動作にお
ける書込み動作完了時点でのメモリセルの状態を示す説
明図である。
ける書込み動作完了時点でのメモリセルの状態を示す説
明図である。
【図２０】前記第１の書込みモードによる粗い書込み専
用のメモリマットと第２の書込みモードによる高精度書
込み（多値書込みを含む）専用のメモリマットを物理的
に分けるようにしたフラッシュメモリのブロック図であ
る。
用のメモリマットと第２の書込みモードによる高精度書
込み（多値書込みを含む）専用のメモリマットを物理的
に分けるようにしたフラッシュメモリのブロック図であ
る。
【図２１】粗い書込みと高精度書込みに兼用されるメモ
リマットを持つフラッシュメモリの一例ブロック図であ
る。
リマットを持つフラッシュメモリの一例ブロック図であ
る。
【図２２】第１の書込みモード（粗い書き込み）による
書込みデータと第２の書込みモード（高精度の書き込
み）による書込みデータとをメモリマット中に混在させ
る場合の例を示す説明図である。
書込みデータと第２の書込みモード（高精度の書き込
み）による書込みデータとをメモリマット中に混在させ
る場合の例を示す説明図である。
【図２３】図２２の構成を採用した場合の書込み動作の
一例フローチャートである。
一例フローチャートである。
【図２４】図２２の構成を採用した場合の読み出し動作
の一例フローチャートである。
の一例フローチャートである。
【図２５】図２２の構成を採用した場合の書き直し動作
の一例フローチャートである。
の一例フローチャートである。
【図２６】書き込みレベル（書込み状態のメモリセルの
しきい値電圧）をＶｃｃの１／２以下にした場合とＶｃ
ｃの１／２以上にした場合のしきい値電圧分布の比較説
明図である。
しきい値電圧）をＶｃｃの１／２以下にした場合とＶｃ
ｃの１／２以上にした場合のしきい値電圧分布の比較説
明図である。
【図２７】Ｖｃｃの１／２以上にした場合における消去
レベル及び書き込みレベルと一つの書込み電圧パルスあ
たりのしきい値電圧の変化量を示す説明図である。
レベル及び書き込みレベルと一つの書込み電圧パルスあ
たりのしきい値電圧の変化量を示す説明図である。
【図２８】ＡＮＤ型メモリセルにおける書込みの意義と
ＮＡＮＤ型メモリセルにおける書込みの意義の相違を示
す説明図である。
ＮＡＮＤ型メモリセルにおける書込みの意義の相違を示
す説明図である。
【図２９】メモリセルの消去レベル及び書込みレベルと
紫外線照射時のしきい値電圧（Ｖｔｈｉ）との相関関係
を図２８のＡＮＤ型メモリセル構造とＮＡＮＤ型メモリ
セル構造の場合に分けて示す説明図である。
紫外線照射時のしきい値電圧（Ｖｔｈｉ）との相関関係
を図２８のＡＮＤ型メモリセル構造とＮＡＮＤ型メモリ
セル構造の場合に分けて示す説明図である。
【図３０】最小の書込み電圧パルス幅及び書込み電圧パ
ルス幅の変化の大きさをトリミングできるようにしたフ
ラッシュメモリの一例ブロック図である。
ルス幅の変化の大きさをトリミングできるようにしたフ
ラッシュメモリの一例ブロック図である。
【図３１】図３０におけるトリミングの対象の一つであ
る最小の書込み電圧パルス幅のトリミングについての説
明図である。
る最小の書込み電圧パルス幅のトリミングについての説
明図である。
【図３２】図３０におけるもう一つのトリミング対象で
ある書込み電圧パルス幅の変化の大きさに関するトリミ
ングについての説明図である。
ある書込み電圧パルス幅の変化の大きさに関するトリミ
ングについての説明図である。
【図３３】書込み電圧を変化させる方式において最小電
圧絶対値及び変化の大きさをトリミングできるようにし
たフラッシュメモリの一例ブロック図である。
圧絶対値及び変化の大きさをトリミングできるようにし
たフラッシュメモリの一例ブロック図である。
【図３４】図３３における一つのトリミングの対象であ
る最小の書込み電圧値に関するトリミングの説明図であ
る。
る最小の書込み電圧値に関するトリミングの説明図であ
る。
【図３５】図３３におけるもうひとつのトリミング対象
である書込み電圧値の漸増幅に関するトリミングの説明
図である。
である書込み電圧値の漸増幅に関するトリミングの説明
図である。
【図３６】図３６にはしきい値電圧の漸増幅等を途中で
変えることができる手段を設けたフラッシュメモリの一
例ブロック図である。
変えることができる手段を設けたフラッシュメモリの一
例ブロック図である。
【図３７】図３６においてしきい値電圧の漸増幅等を途
中で変える手法の一例説明図である。
中で変える手法の一例説明図である。
【図３８】書込み電圧印加用パルス列発生手段（パルス
ジェネレータ）の一例ブロック図である。
ジェネレータ）の一例ブロック図である。
【図３９】トリミング手段の一例ブロック図である。
【図４０】トリミング手段に含まれるアドレスジェネレ
ータの一例ブロック図である。
ータの一例ブロック図である。
【図４１】アドレスジェネレータに含まれるとトリミン
グ回路の一例回路図である。
グ回路の一例回路図である。
【図４２】パルスジェネレータやアドレスジェネレータ
を構成するカウンタユニットの一例説明図である。
を構成するカウンタユニットの一例説明図である。
【図４３】書き込み電圧パルス毎にしきい値電圧を変化
させる手法の基本原理についての説明図である。
させる手法の基本原理についての説明図である。
【図４４】電源回路をトリミングするための一例回路図
である。
である。
【図４５】粗い書込みと高精度書込みモードを有するフ
ラッシュメモリを適用したディジタルスチルカメラの説
明図である。
ラッシュメモリを適用したディジタルスチルカメラの説
明図である。
【図４６】図４５のディジタルスチルカメラによる書き
直し動作の一例フローチャートである。
直し動作の一例フローチャートである。
【図４７】図４５のディジタルスチルカメラによる書き
直し動作の別のフローチャートである。
直し動作の別のフローチャートである。
【図４８】粗い書込みと高精度書込みモードを有するフ
ラッシュメモリを適用したメモリカードの一例ブロック
図である。
ラッシュメモリを適用したメモリカードの一例ブロック
図である。
【図４９】粗い書込みと高精度書込みモードを有するフ
ラッシュメモリを適用したメモリカードの別のブロック
図である。
ラッシュメモリを適用したメモリカードの別のブロック
図である。
【図５０】粗い書込みと高精度書込みモードを有するフ
ラッシュメモリを適用したメモリカードの更に異なるブ
ロック図である。
ラッシュメモリを適用したメモリカードの更に異なるブ
ロック図である。
【図５１】粗い書込みと高精度書込みモードを有するフ
ラッシュメモリを適用したコンピュータシステムのブロ
ック図である。
ラッシュメモリを適用したコンピュータシステムのブロ
ック図である。
【図５２】粗い書込みと高精度書込みモードを有するフ
ラッシュメモリを適用したファイルメモリシステムの一
例ブロック図である。
ラッシュメモリを適用したファイルメモリシステムの一
例ブロック図である。
【図５３】フラッシュメモリの構成をセンスラッチとプ
リチャージ回路を主体に示す回路図である。
リチャージ回路を主体に示す回路図である。
【図５４】メモリマットの詳細及びそのＸ系選択回路の
一例を示す回路図である。
一例を示す回路図である。
【図５５】ＡＮＤ型メモリセルのレイアウト構成例を示
す説明図である。
す説明図である。
【図５６】ＮＡＮＤ型メモリセルのレイアウト構成例を
示す説明図である。
示す説明図である。
【図５７】ＮＯＲ型メモリセルのレイアウト構成例を示
す説明図である。
す説明図である。
【図５８】ＤＩＮＯＲ型メモリセルのレイアウト構成例
を示す説明図である。
を示す説明図である。
【図５９】メモリ動作に応じてメモリセルに印加すべき
電圧状態の一例を示す説明図である。
電圧状態の一例を示す説明図である。
【図６０】フラッシュメモリの全体的なブロック図であ
る。
る。
【図６１】2値書込みと多値書き込みの双方をサポート
する別のフラッシュメモリのブロック図である。
する別のフラッシュメモリのブロック図である。
【図６２】図６１に示されるメモリセルアレイ及びセン
スラッチの一部分を詳細に示した一例回路図である。
スラッチの一部分を詳細に示した一例回路図である。
【図６３】一つのメモリセルに対する４値書込みにおけ
る書込みベリファイ電圧としきい値電圧との関係を示す
説明図である。
る書込みベリファイ電圧としきい値電圧との関係を示す
説明図である。
【図６４】書込み時におけるワード線印加電圧の一例を
示す説明図である。
示す説明図である。
【図６５】４値データの書込みの一例を説明するために
４個のメモリセルと夫々に書き込まれる４値書込みデー
タとの対応関係を示す説明図である。
４個のメモリセルと夫々に書き込まれる４値書込みデー
タとの対応関係を示す説明図である。
【図６６】図６４の書込み状態を得るための第１段階と
して４個のメモリセルを全て消去状態にしたときの当該
４個のメモリセルの閾値電圧を示す説明図である。
して４個のメモリセルを全て消去状態にしたときの当該
４個のメモリセルの閾値電圧を示す説明図である。
【図６７】図６４の書込み状態を得るための第２段階と
して４個のメモリセルを全て消去状態にした後の「書込
み１」によって得られるメモリセルの閾値電圧の変化を
示す説明図である。
して４個のメモリセルを全て消去状態にした後の「書込
み１」によって得られるメモリセルの閾値電圧の変化を
示す説明図である。
【図６８】図６４の書込み状態を得るための第３段階と
して「書込み２」によって得られるメモリセルの閾値電
圧の変化を示す説明図である。
して「書込み２」によって得られるメモリセルの閾値電
圧の変化を示す説明図である。
【図６９】図６４の書込み状態を得るための第４段階と
して「書込み３」によって得られるメモリセルの閾値電
圧の変化を示す説明図である。
して「書込み３」によって得られるメモリセルの閾値電
圧の変化を示す説明図である。
【図７０】書込み電圧の印加態様として書き込みパルス
幅を漸増させる場合の電圧波形図の一例を示す説明図で
ある。
幅を漸増させる場合の電圧波形図の一例を示す説明図で
ある。
【図７１】書込み電圧の印加態様として書き込みパルス
電圧を漸増させる場合の電圧波形図の一例を示す説明図
である。
電圧を漸増させる場合の電圧波形図の一例を示す説明図
である。
【図７２】書込みデータを偶数及び奇数ビットに分離す
る回路の一例を示す論理回路図である。
る回路の一例を示す論理回路図である。
【図７３】図７２に示される回路の一例動作タイミング
図である。
図である。
【図７４】図６１のメモリセルアレイ、センスラッチ回
路、書込み変換回路及び読出し変換回路の接続態様の一
例を示すブロック図である。
路、書込み変換回路及び読出し変換回路の接続態様の一
例を示すブロック図である。
【図７５】図７２に示される回路で偶数及び奇数に分離
されたデータから「書込み１」〜「書込み３」のための
データを生成する書込みデータ合成回路の一例論理回路
図である。
されたデータから「書込み１」〜「書込み３」のための
データを生成する書込みデータ合成回路の一例論理回路
図である。
【図７６】図７５の書込みデータ合成回路による合成結
果の一例を「書込み１」〜「書込み３」の夫々に対応し
て示す説明図である。
果の一例を「書込み１」〜「書込み３」の夫々に対応し
て示す説明図である。
【図７７】４値でデータが書き込まれたメモリセルに対
する読出し時におけるワード線電位とメモリセルの閾値
電圧との関係を示す説明図である。
する読出し時におけるワード線電位とメモリセルの閾値
電圧との関係を示す説明図である。
【図７８】読出しワード線へ印加する電圧の一例波形図
である。
である。
【図７９】４値データの読出しの一例を説明するために
４個のメモリセルと夫々に書き込まれた４値書込みデー
タとの対応関係を示す説明図である。
４個のメモリセルと夫々に書き込まれた４値書込みデー
タとの対応関係を示す説明図である。
【図８０】図７９に示されるメモリセルに対する「読出
し１」によって得られる２値データを示す説明図であ
る。
し１」によって得られる２値データを示す説明図であ
る。
【図８１】図７９に示されるメモリセルに対する「読出
し２」によって得られる２値データを示す説明図であ
る。
し２」によって得られる２値データを示す説明図であ
る。
【図８２】図７９に示されるメモリセルに対する「読出
し３」によって得られる２値データを示す説明図であ
る。
し３」によって得られる２値データを示す説明図であ
る。
【図８３】読出しデータ合成回路の一例を示す論理回路
図である。
図である。
【図８４】読出しデータ合成回路の出力結果の一例を示
す説明図である。
す説明図である。
【図８５】読出しデータ合成回路の出力に基づいて上位
ビットと下位ビットを交互に出力する回路の一例回路図
である。
ビットと下位ビットを交互に出力する回路の一例回路図
である。
【図８６】図８５に示される回路の一例動作タイミング
図である。
図である。
１ メモリマット ２ メモリマット １００ 第1の書き込み電圧印加用パルス列発生手段 １０１ 第1の書き込み電圧印加用パルス列発生手段 １０２ 第1のベリファイ電圧発生手段 １０３ 第2のベリファイ電圧発生手段 １０５ 書直し制御手段 １０６ 書換え制御手段 １２０ 第1の書き込み電圧列発生手段 １２１ 第2の書き込み電圧列発生手段 １３０ 切換え条件設定手段 １４０ パルス列発生手段 １４１ 第1の電圧発生手段 １４２ 第2の電圧発生手段 １４３ 切換え手段 １５０ 第1の書き込み電圧印加用パルス列発生手段 １５１ 第1の書き込み電圧印加用パルス列発生手段 １５２，１５３ 多値用データバッファ １５４ 第1のベリファイ電圧発生手段 １５５ 第2のベリファイ電圧発生手段 １５９Ａ 書直し制御手段 １５９Ｂ 書換え制御手段 １６０ 通常領域 １６１ 管理領域 １７０ 書き込み電圧印加用パルス列発生手段 １７１ トリミング手段 １８０ 書き込み電圧列発生手段 １８１ トリミング手段
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１０月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
などの半導体集積回路、そのような半導体集積回路を適
用したディジタルスチルカメラなどのデータ処理システ
ムに関する。
などの半導体集積回路、そのような半導体集積回路を適
用したディジタルスチルカメラなどのデータ処理システ
ムに関する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 弘 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 野副 敦史 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 吉田 敬一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 野田 敏史 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小谷 博昭 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (21)
- 【請求項１】 電気的消去及び書込み可能な不揮発性メ
モリセルを複数個備え、第１のしきい値電圧を持つ前記
不揮発性メモリセルのしきい値電圧が第２のしきい値電
圧に変化されるまで不揮発性メモリセルにパルス状電圧
を与えるための制御手段を含む半導体集積回路であっ
て、 前記制御手段は、前記パルス状電圧の印加毎に変化され
る不揮発性メモリセルのしきい値電圧の変化量が相対的
に大きくされる第１の動作モードと相対的に小さくされ
る第２の動作モードとを有するものであることを特徴と
する半導体集積回路。 - 【請求項２】 前記第１の動作モードによって得られる
メモリセルの第２のしきい値電圧は第２の動作モードに
よって得られるメモリセルの第２のしきい値電圧よりも
高いことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第１の動作モードにおけるメモリセ
ルへの書込みレベルは第２の動作モードにおけるそれよ
りも高いことを特徴とする請求項１記載の半導体集積回
路。 - 【請求項４】 制御手段は、第１の動作モードで書き込
んだデータを前記第２の動作モードで書直しさせる書き
直し制御手段を有するものであることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項５】 前記第１の動作モードにおける書込みデ
ータは２値データであり、前記第２の動作モードにおけ
る書込みデータは多値データであることを特徴とする請
求項２又は３記載の半導体集積回路。、 - 【請求項６】 前記書き直し制御手段は、第１の動作モ
ードで書込まれた２値データを、第２の動作モードで多
値データに書直しするものであることを特徴とする請求
項５記載の半導体集積回路。 - 【請求項７】 前記第１の動作モードでデータが書込ま
れる第１のメモリマットと、前記第２の動作モードでデ
ータが書込まれる第２のメモリマットを夫々別々に持つ
ものであることを特徴とする請求項１乃至６の何れか１
項記載の半導体集積回路。 - 【請求項８】 前記制御手段は、前記第１及び第２の動
作モードにおいて、パルス状電圧の電圧値を一定とし、
パルス状電圧のパルス幅の相違によってしきい値電圧の
変化量を相違させるものであることを特徴とする請求項
１記載の半導体集積回路。 - 【請求項９】 前記パルス状電圧のパルス幅の最小値を
調整可能なトリミング手段を有するものであることを特
徴とする請求項８記載の半導体集積回路。 - 【請求項１０】 前記トリミング手段は更に、前記パル
ス状電圧のパルス幅の漸次増加率を調整可能であること
を特徴とする請求項９記載の半導体集積回路。 - 【請求項１１】 前記制御手段は、前記第１及び第２の
動作モードにおいて、パルス状電圧のパルス幅を一定と
し、パルス状電圧の電圧値の相違によってしきい値電圧
の変化量を相違させるものであることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項１２】 前記パルス状電圧の最小値を調整可能
なトリミング手段を有するものであることを特徴とする
請求項１１記載の半導体集積回路。 - 【請求項１３】 前記トリミング手段は更に、前記パル
ス状電圧の漸次増加率を調整可能であることを特徴とす
る請求項１２記載の半導体集積回路。 - 【請求項１４】 ディジタルスチルカメラを構成するた
めのデータ処理装置であって、撮像手段と、請求項６記
載の半導体集積回路と、前記撮像手段で得られた画像デ
ータを前記第１の動作モードで逐次前記半導体集積回路
に格納させる指示を与えると共に、半導体集積回路に第
１の動作モードで格納された画像データを、前記撮像手
段による撮像処理の休止期間を利用して、前記第２の動
作モードにより多値データで半導体集積回路に書直しさ
せるモード制御手段とを含んで成るものであることを特
徴とするデータ処理装置。 - 【請求項１５】 ＰＣカードを構成するためのデータ処
理装置であって、請求項６記載の半導体集積回路と、Ｐ
Ｃカードへの外部電源の供給時は前記半導体集積回路に
対する書込み動作を前記第１の動作モードとし、ＰＣカ
ードへの外部電源の遮断に呼応して、前記半導体集積回
路に第１の動作モードで書込まれタイルデータを前記第
２の動作モードにより多値データで半導体集積回路に書
直しさせるモード制御手段とを含んで成るものであるこ
とを特徴とするデータ処理装置。 - 【請求項１６】 電気的消去及び書込み可能な不揮発性
メモリセルを複数個備え、第１のしきい値電圧を持つ前
記不揮発性メモリセルのしきい値電圧が第２のしきい値
電圧に変化されるまで不揮発性メモリセルにパルス状電
圧を与えるための制御手段を含む半導体集積回路であっ
て、 前記制御手段は、前記第２のしきい値電圧を、電源電圧
よりも低くかつ電源電圧の半分以上の範囲の電圧に制御
するものであることを特徴とする半導体集積回路。 - 【請求項１７】 電気的消去及び書込み可能な不揮発性
メモリセルを複数個備え、第１のしきい値電圧を持つ前
記不揮発性メモリセルのしきい値電圧が第２のしきい値
電圧に変化されるまで不揮発性メモリセルにパルス状電
圧を与えるための制御手段を含む半導体集積回路であっ
て、 前記制御手段は、電源電圧が３．３Ｖ近傍のとき、前記
第２のしきい値電圧を、３．３Ｖよりも低くかつ２Ｖ以
上の範囲の電圧に制御するものであることを特徴とする
半導体集積回路。 - 【請求項１８】 前記制御手段は、１回のパルス状電圧
によるしきい値電圧の変化量を０．４Ｖ以上とすること
を特徴とする請求項１６又は１７記載の半導体集積回
路。 - 【請求項１９】 前記制御手段は、１回のパルス状電圧
によるしきい値電圧の変化量を、前記第１のしきい値電
圧と第２のしきい値電圧との電圧差の１／３以上とする
ことを特徴とする請求項１６又は１７記載の半導体集積
回路。 - 【請求項２０】 電気的消去及び書込み可能な不揮発性
メモリセルを複数個備え、第１のしきい値電圧を持つ前
記不揮発性メモリセルのしきい値電圧が第２のしきい値
電圧に変化されるまで不揮発性メモリセルにパルス状電
圧を与えるための制御手段を含み、読み出し動作では非
選択の不揮発性メモリセルにこれをオン状態にするため
の制御電圧を与える半導体集積回路であって、 前記制御手段は、前記第２のしきい値電圧を、前記制御
電圧との電圧差が当該制御電圧よりも低くかつ電源電圧
の半分以上の範囲の電圧となるように制御するものであ
ることを特徴とする半導体集積回路。 - 【請求項２１】 電気的消去及び書込み可能な不揮発性
メモリセルを複数個備え、第１のしきい値電圧を持つ前
記不揮発性メモリセルのしきい値電圧が第２のしきい値
電圧に変化されるまで不揮発性メモリセルにパルス状電
圧を与えるための制御手段を含み、読み出し動作では非
選択の不揮発性メモリセルにこれをオン状態にするため
の制御電圧を与える半導体集積回路であって、 前記制御手段は、電源電圧が３．３Ｖ近傍のとき、前記
第２のしきい値電圧を、前記制御電圧との電圧差が３．
３Ｖよりも低くかつ２Ｖ以上の範囲の電圧となるように
制御するものであることを特徴とする半導体集積回路。
Priority Applications (7)
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|---|---|---|---|
| JP25821596A JP3930074B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体集積回路及びデータ処理システム |
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| US09/931,030 US6459621B1 (en) | 1996-09-30 | 2001-08-17 | Semiconductor integrated circuit and data processing system |
| US09/985,188 US6496418B2 (en) | 1996-09-30 | 2001-11-01 | Semiconductor integrated circuit and data processing system |
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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| KR (1) | KR19980025111A (ja) |
Cited By (62)
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|---|---|---|---|---|
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