JP2008257804A - 半導体装置 - Google Patents

Abstract

【課題】データ消去時間の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置は、データを不揮発的に記憶する。第１のトランジスタＴＲＡは、浮遊ゲートＦＧと、制御ゲートＣＧと、第１導通電極と、第２導通電極とを有する。第２のトランジスタＴＲＢは、第１のトランジスタＴＲＡと共通の浮遊ゲートＦＧと、第１のトランジスタＴＲＡの制御ゲートＣＧに結合される制御ゲートＣＧと、第１導通電極と、第１のトランジスタＴＲＡの第２導通電極に結合される第２導通電極とを有する。
【選択図】図３

Description

本発明は、半導体装置に関し、特に、データを不揮発的に記憶する半導体装置に関する。

ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）は、初期パラメータを格納したり、設定値を保持したりするための書き換え単位の小さいデータ記憶領域を有する。そして、ＥＥＰＲＯＭをマイクロコンピュータに内蔵することが要求されている。ＥＥＰＲＯＭをマイクロコンピュータに混載することにより、同一プロセスを使用することによる製造コストの削減を図ることができ、また、マイクロコンピュータを使用する装置の省スペース化を図ることができる。このようなマイクロコンピュータに内蔵されたＥＥＰＲＯＭには、たとえば１０万回のデータ書き換え保証、小さいデータ消去単位および早いデータ消去スピードが要求される。

たとえば、特許文献１には、以下のようなＥＥＰＲＯＭが開示されている。すなわち、基板と、基板から絶縁材料によって隔離された導電材料製の浮遊ゲートと、読み出し用第１チャネルとプログラミング用第２チャネルとを有する。そして、浮遊ゲートへの電荷注入点が、第１チャネルに重ならない構成である。
特開平６−１８８４２７号公報

しかしながら、特許文献１には、データ消去時間の増大を防ぐための具体的な方法が開示されていない。

それゆえに、本発明の目的は、データ消去時間の増大を防ぐことが可能な半導体装置を提供することである。

本発明に係る半導体装置は、要約すれば、データを不揮発的に記憶する半導体装置であって、第１のトランジスタは、浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する。第２のトランジスタは、第１のトランジスタと共通の浮遊ゲートと、第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、第１のトランジスタの第２導通電極に結合される第２導通電極とを有する。そして、データ読み出し時、第１のトランジスタおよび第２のトランジスタの制御ゲートに正の第１電圧が供給される。第１のトランジスタの第１導通電極に第１電圧より小さい正の第２電圧が供給される。第１のトランジスタおよび第２のトランジスタの第２導通電極に第２電圧より小さい第３電圧が供給される。第２のトランジスタの第１導通電極に第２電圧より小さい第４電圧が供給される。

また本発明のさらに別の局面に係る半導体装置は、要約すれば、データを不揮発的に記憶する半導体装置であって、第１のトランジスタは、浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する。第２のトランジスタは、第１のトランジスタと共通の浮遊ゲートと、第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、第１のトランジスタの第２導通電極に結合される第２導通電極とを有する。データ書き込み時、第１のトランジスタおよび第２のトランジスタの制御ゲートに正の第１電圧が供給される。第２のトランジスタの第１導通電極に第１電圧より小さい第２電圧が供給される。第１のトランジスタの第１導通電極に第２電圧より小さい第３電圧が供給される。第１のトランジスタおよび第２のトランジスタの第２導通電極に第２電圧より小さい第４電圧が供給される。

また本発明のさらに別の局面に係る半導体装置は、要約すれば、データを不揮発的に記憶する半導体装置であって、第１のトランジスタは、浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する。第２のトランジスタは、第１のトランジスタと共通の浮遊ゲートと、第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、第１のトランジスタの第２導通電極に結合される第２導通電極とを有する。データ消去時、第１のトランジスタおよび第２のトランジスタの制御ゲートに負の第１電圧が供給される。第１のトランジスタの第１導通電極および第２のトランジスタの第１導通電極が開放される。第１のトランジスタおよび第２のトランジスタの第２導通電極に正の第２電圧が供給される。

また本発明のさらに別の局面に係る半導体装置は、要約すれば、メモリセルは、閾値電圧の相違を利用してデータを不揮発的に記憶する。制御回路は、データ消去時、メモリセルの閾値電圧が第１ベリファイ電圧以下であるか否かを判定する。制御回路は、メモリセルの閾値電圧が第１ベリファイ電圧以下でない場合にはメモリセルに閾値電圧を小さくするための消去電圧を印加する。制御回路は、消去電圧の印加時間が第１の判定値を超えると第１の劣化状態を表わす信号を出力する。制御回路は、消去電圧の印加時間が第１の判定値より大きい第２の判定値を超えると第２の劣化状態を表わす信号を出力する。

また本発明のさらに別の局面に係る半導体装置は、要約すれば、メモリセルは、閾値電圧の相違を利用してデータを不揮発的に記憶する。制御回路は、データ消去時、メモリセルの閾値電圧が第１ベリファイ電圧以下であるか否かを判定する。制御回路は、メモリセルの閾値電圧が第１ベリファイ電圧以下でない場合にはメモリセルに閾値電圧を小さくするための消去電圧を印加し、さらに、メモリセルの閾値電圧が第１ベリファイ電圧より小さい第２ベリファイ電圧以上であるか否かを判定する。制御回路は、メモリセルの閾値電圧が第２ベリファイ電圧以上でない場合には、メモリセルに閾値電圧を大きくするための第１の書き込み電圧を印加する。制御回路は、メモリセルの閾値電圧が第１ベリファイ電圧以下である場合には、メモリセルの閾値電圧が、第１ベリファイ電圧より小さくかつ第２ベリファイ電圧より大きい第３ベリファイ電圧以上であるか否かを判定する。制御回路は、第３ベリファイ電圧以上でない場合にはメモリセルに閾値電圧を大きくするための第２の書き込み電圧を印加する。

また本発明のさらに別の局面に係る半導体装置は、要約すれば、データを不揮発的に記憶する半導体装置であって、第１のトランジスタは、浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する。第２のトランジスタは、第１のトランジスタと共通の浮遊ゲートと、第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、第１のトランジスタの第２導通電極に結合される第２導通電極とを有する。制御回路は、第１の電流と第２の電流とを比較し、比較結果に基づいて第１のトランジスタの第１導通電極および第２のトランジスタの第１導通電極間のショートの有無を検出する。第１の電流は、第１のトランジスタの第１導通電極および第２のトランジスタの第１導通電極の両方に第１の電圧を供給し、かつ第１のトランジスタおよび第２のトランジスタの第２導通電極に第１の電圧と異なる第２の電圧を供給した場合において第１のトランジスタおよび第２のトランジスタの第１導通電極と第１のトランジスタおよび第２のトランジスタの第２導通電極との間に流れる電流である。第２の電流は、第１のトランジスタの第１導通電極および第２のトランジスタの第１導通電極のいずれか一方に第１の電圧を供給し、かつ第１のトランジスタおよび第２のトランジスタの第２導通電極に第２の電圧を供給した場合において第１のトランジスタおよび第２のトランジスタの第１導通電極と第１のトランジスタおよび第２のトランジスタの第２導通電極との間に流れる電流である。

また本発明のさらに別の局面に係る半導体装置は、要約すれば、データを不揮発的に記憶する半導体装置であって、第１のトランジスタは、浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する。第２のトランジスタは、第１のトランジスタと共通の浮遊ゲートと、第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、第１のトランジスタの第２導通電極に結合される第２導通電極とを有する。第３のトランジスタは、浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する。第４のトランジスタは、第３のトランジスタと共通の浮遊ゲートと、第３のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、第３のトランジスタの第２導通電極に結合される第２導通電極とを有する。第５のトランジスタは、第２のトランジスタの第１導通電極および第３のトランジスタの第１導通電極間の導通および非導通を切り替える。

本発明によれば、半導体装置は、第１のトランジスタと、第１のトランジスタと共通の浮遊ゲートおよび第１のトランジスタの制御ゲートに結合される制御ゲートを有する第２のトランジスタとを備える。これにより、データ読み出しおよびデータ書き込みを別々のチャネルで行なうことができるため、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができる。

あるいは、本発明によれば、制御回路は、データ消去時、消去電圧または書き戻し電圧の印加時間が第１の判定値を超えると第１の劣化状態を表わす信号を出力する。また、制御回路は、消去電圧または書き戻し電圧の印加時間が第１の判定値より小さい第２の判定値を超えると第２の劣化状態を表わす信号を出力する。これにより、データ消去時間の要求仕様を満たさない状態に加えて、データ消去時間の要求仕様は満たすことが可能であるがメモリセルの劣化がある程度進行している状態を外部で認識することができる。

あるいは、本発明によれば、制御回路は、データ消去時、メモリセルの閾値電圧が第１ベリファイ電圧以下であるか否かを判定し、メモリセルの閾値電圧が第１ベリファイ電圧以下でない場合にはメモリセルに閾値電圧を小さくするための消去電圧を印加する。そして、消去電圧を印加するたびに、メモリセルの閾値電圧が第１ベリファイ電圧より小さい第２ベリファイ電圧以上であるか否かを判定し、メモリセルの閾値電圧が第２ベリファイ電圧以上でない場合には、メモリセルに閾値電圧を大きくするための書き込み電圧を印加する。これにより、メモリセルの閾値電圧分布が狭くなるようにデータ消去を行なうことができるため、メモリセルの閾値電圧分布が広範囲になることを防ぐことができる。

あるいは、本発明によれば、制御回路は、第１のトランジスタの第１導通電極および第２のトランジスタの第１導通電極の両方に電圧を供給した場合と、いずれか一方に電圧を供給した場合とで、第１のトランジスタおよび第２のトランジスタの第１導通電極と第１のトランジスタおよび第２のトランジスタの第２導通電極との間に流れる電流を比較する。そして、この比較結果に基づいて第１のトランジスタの第１導通電極および第２のトランジスタの第１導通電極間のショートの有無を検出する。これにより、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができる。

あるいは、本発明によれば、半導体装置は、第１のトランジスタと、第１のトランジスタと共通の浮遊ゲートおよび第１のトランジスタの制御ゲートに結合される制御ゲートを有する第２のトランジスタとを備える。また、第３のトランジスタと、第３のトランジスタと共通の浮遊ゲートおよび第３のトランジスタの制御ゲートに結合される制御ゲートを有する第４のトランジスタとを備える。さらに、第２のトランジスタの第１導通電極および第３のトランジスタの第１導通電極間の導通および非導通を切り替える第５のトランジスタを備える。これにより、第１のトランジスタの第１導通電極および第２のトランジスタの第１導通電極間のショートの有無を検出することができるため、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができる。

したがって、本発明によれば、半導体装置のデータ消去時間の増大を防ぐことができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係るマイクロコンピュータ内蔵用フラッシュメモリ（マイクロコンピュータ用フラッシュメモリモジュール）の構成を示す機能ブロック図である。

図１を参照して、フラッシュメモリモジュール１は、フラッシュメモリセルを有するメモリマット２と、外部から与えられるアドレス信号ＡＤをプリデコードするロウ／コラムプリデコーダ／バンクデコーダ３と、このロウ／コラムプリデコーダ／バンクデコーダ３からのプリデコード信号に従って、メモリマット２の行およびメモリブロックを選択するロウデコーダ／選択ゲート（ＳＧ）デコーダ４と、ロウ／コラムプリデコーダ／バンクデコーダ３からのプリデコード信号に従って、メモリマット２の列を選択する信号を生成するＹデコーダ５と、Ｙデコーダ５からの列選択信号に従ってメモリマット２の対応の列（ビット線）を選択し、かつ各列に対応して設けられるビット線の電圧レベルを初期化するＹゲート／ビット線リセット回路６と、データ読出時、Ｙゲート／ビット線リセット回路６により選択された列に読出されたデータを検出するセンスアンプ７と、データ書込時、このメモリマット２の選択列へデータを書き込む書込ドライバ８と、メモリマット２のソース線、Ｐウェル、ボトムＮウェルの電圧レベルを動作モードに応じて設定するソース線／Ｐウェル／ボトムＮウェルドライバ９とを含む。

メモリマット２においては、フラッシュメモリセルが行列状に配列され、各フラッシュメモリセルは、フローティングゲートの蓄積電荷に応じてデータを不揮発的に記憶する。メモリマット２は複数のメモリブロックに分割され、また、メモリブロックが複数のバンクに分割される。このメモリブロック選択のために、選択ゲート（選択トランジスタ）が設けられる。したがって、メモリマット２においては、選択されたバンクの選択されたメモリブロックの選択行／列のメモリセルに対してデータの読出が行なわれる。

このメモリマット２において、また、メモリセルが接続されるソース線が設けられ、また、メモリセルトランジスタの基板領域を形成するＰウェルが設けられ、このＰウェルを囲むようにボトムＮウェルが設けられる。これらのソース線、ＰウェルおよびボトムＮウェルの電圧レベルが、データの書込／読出／消去モードに応じて、ドライバ９により設定される。

フラッシュメモリモジュール１は、さらに、センスアンプ７および書込ドライバ８に結合され、読出／書込データを転送するデータハンドラ１０と、制御信号ＣＴＬおよびアドレス信号ＡＤに従ってこのフラッシュメモリモジュール１の内部動作を制御するとともに、データハンドラ１０から与えられたデータから出力データＤｏｕｔを生成して図示しないＣＰＵへ順次与えるシーケンサ１１と、シーケンサ１１の制御により、活性化され、クロック信号ＣＬＫ＿ＳＣおよびＣＬＫ＿ＣＰを生成するオシレータ１２と、オシレータ１２からのクロック信号ＣＬＫ＿ＣＰに従って内部の電圧ｉｎｔＶＰＰおよびＶｉｎを生成する電源回路１３と、外部から与えられるリセット信号ＩＲＰ＿ＶＤＤおよびＩＲＰ＿ＶＰＰに従って内部リセット信号ｉｎｔＩＲＰＶＰＰを生成してオシレータ１２および電源回路１３を初期化するリセット回路１４とを含む。

シーケンサ１１は、さらに、書込データを、アドレス信号バスを介して受け、また、オシレータ１２からのクロック信号ＣＬＫ＿ＳＣによりその動作サイクルが規定され、内部動作を制御信号およびアドレス信号に従って制御する。

電源回路１３は、このシーケンサ１１からの動作モード指定信号に従って、各動作モードに応じた電圧レベルの内部電圧Ｖｉｎを生成して、ロウデコーダ／ＳＴデコーダ４およびソース線／Ｐウェル／ボトムＮウェルドライバ９およびＹゲート／ビット線リセット回
路６および書込ドライバ８へ与える。この内部電圧Ｖｉｎは、後述する複数種類の電圧を含むが、図１においては、図面を簡略化するために、「Ｖｉｎ」でこれらの内部電圧群を示す。

外部からは、電圧ＶＤＤおよびＶＰＰが与えられる。シーケンサ１１は、外部電源電圧ＶＤＤに従って動作し、オシレータ１２は、外部電源電圧ＶＤＤおよび内部電圧ｉｎｔＶＰＰそれぞれを動作電源として発振動作を行なって、クロック信号ＣＬＫ＿ＳＣおよびＣＬＫ＿ＣＰを生成する。クロック信号ＣＬＫ＿ＣＰは、振幅ｉｎｔＶＰＰレベルであり、一方、クロック信号ＣＬＫ＿ＳＣが、振幅ＶＤＤレベルである。電源回路１３は、これらのクロック信号に従って、キャパシタのチャージポンプ動作により外部電源電圧ＶＰＰから、内部電圧ＶｉｎおよびｉｎｔＶＰＰを生成する。

オシレータ１２において、外部からの２種類の電源電圧ＶＤＤおよびＶＰＰが印加されているときに、安定に発振動作を行なって、クロック信号ＣＬＫ＿ＳＣおよびＣＬＫ＿ＣＰを生成する。外部電源電圧ＶＰＰとしては、たとえば、２．７Ｖから６．５Ｖの電圧範囲の電圧が利用可能とされる。外部電源電圧ＶＤＤは、このマイクロコンピュータの電源電圧と同様の電圧レベルであり、このフラッシュメモリモジュールにおけるマイクロコンピュータとのインターフェイス部分において用いられる。

外部電源電圧ＶＰＰは、外部電源電圧ＶＤＤよりも高いレベルの電圧であり、電源回路１３において、内部電圧を生成するために利用される。この外部電源電圧ＶＰＰは、各種システムに対応するため、その電圧レベルの許容範囲が極めて広い。

図２は、本発明の第１の実施の形態に係るメモリマットの構成を概略的に示す図である。なお、以下の説明において、ビット線が延在する方向を列方向と称し、ワード線が延在する方向を行方向と称する。図２では、代表的に１個のメモリブロックを示す。

図２を参照して、メモリマット２におけるメモリブロックＭＢは、行列状に配列される複数個のメモリセルＭＣと、複数個のメモリセルの各行に対応して配置される複数のワード線ＷＬと、複数個のメモリセルの各列に対応して配置される複数のメインビット線ＭＢＬと、メモリブロックに対応して配置される選択ゲート線ＳＧ＿ＲおよびＳＧ＿Ｐと、複数個の選択トランジスタＴＲＳ＿Ｒと、複数個の選択トランジスタＴＲＳ＿Ｐとを含む。メモリセルＭＣは、メモリセルトランジスタＴＲＡおよびＴＲＢを含む。

ワード線ＷＬ、選択ゲート線ＳＧ＿Ｒおよび選択ゲート線ＳＧ＿Ｐには、ロウデコーダ／選択ゲート（ＳＧ）デコーダ４からの制御電圧が供給される。メインビット線ＭＢＬには、Ｙゲート／ビット線リセット回路６からの制御電圧が供給される。

図３は、本発明の第１の実施の形態に係るメモリセルの構成を示す回路図である。
図３を参照して、メモリセルＭＣ０は、データ読み出し用のメモリセルトランジスタＴＲＡと、データ書き込み用のメモリセルトランジスタＴＲＢとを含む。メモリセルトランジスタＴＲＡは、浮遊ゲートＦＧと、制御ゲートＣＧと、ドレインと、ソースとを有する。メモリセルトランジスタＴＲＢは、メモリセルトランジスタＴＲＡと共通の浮遊ゲートＦＧと、メモリセルトランジスタＴＲＡの制御ゲートＣＧに結合される制御ゲートＣＧと、ドレインと、メモリセルトランジスタＴＲＡのソースに結合されるソースとを有する。後述するＰウェルＰＷおよびボトムＮウェルＮＷ間には寄生ダイオードＤが形成される。

メモリセルＭＣ０において、メモリセルトランジスタＴＲＡのドレインにサブビット線ＳＢＬ＿Ｒが接続され、ソースにソース線ＳＬが接続され、ゲートにワード線ＷＬ０が接続される。メモリセルトランジスタＴＲＢのドレインにサブビット線ＳＢＬ＿Ｐが接続され、ソースにソース線ＳＬが接続され、ゲートにワード線ＷＬ０が接続される。

同様に、メモリセルＭＣ１は、データ読み出し用のメモリセルトランジスタＴＲＡと、データ書き込み用のメモリセルトランジスタＴＲＢとを含む。メモリセルトランジスタＴＲＡは、浮遊ゲートＦＧと、制御ゲートＣＧと、ドレインと、ソースとを有する。メモリセルトランジスタＴＲＢは、メモリセルトランジスタＴＲＡと共通の浮遊ゲートＦＧと、メモリセルトランジスタＴＲＡの制御ゲートＣＧに結合される制御ゲートＣＧと、ドレインと、メモリセルトランジスタＴＲＡのソースに結合されるソースとを有する。後述するＰウェルＰＷおよびボトムＮウェルＮＷ間には寄生ダイオードＤが形成される。

メモリセルＭＣ１において、メモリセルトランジスタＴＲＡのドレインにサブビット線ＳＢＬ＿Ｒが接続され、ソースにソース線ＳＬが接続され、ゲートにワード線ＷＬ１が接続される。メモリセルトランジスタＴＲＢのドレインにサブビット線ＳＢＬ＿Ｐが接続され、ソースにソース線ＳＬが接続され、ゲートにワード線ＷＬ１が接続される。

選択トランジスタＴＲＳ＿Ｒは、選択ゲート線ＳＧ＿Ｒに接続されるゲートと、メインビット線ＭＢＬに接続されるドレインと、サブビット線ＳＢＬ＿Ｒに接続されるソースとを有する。

選択トランジスタＴＲＳ＿Ｐは、選択ゲート線ＳＧ＿Ｐに接続されるゲートと、メインビット線ＭＢＬに接続されるドレインと、サブビット線ＳＢＬ＿Ｐに接続されるソースとを有する。

図４は、本発明の第１の実施の形態に係るフラッシュメモリモジュールの構成を示す断面図である。

図４を参照して、フラッシュメモリモジュール１は、たとえばトリプルウェル構造であり、ｐ−型基板ＳＵＢと、ボトムＮウェルＮＷと、ＰウェルＰＷとを含む。メモリセルトランジスタは、制御ゲートＣＧと、浮遊ゲートＦＧと、ｎ＋型拡散領域ＤＲ１，ＤＲ２，ＤＲ５，ＤＲ６と、ｐ＋型拡散領域ＤＲ３，ＤＲ４とを含む。メモリセルトランジスタＴＲＡおよびＴＲＢの各々のドレインおよびソースは、ＰウェルＰＷにおいて形成される。

より詳細には、ｐ−型基板ＳＵＢは、接地電圧が供給される接地電位ノードＮ１に接続される。ボトムＮウェルＮＷは、ｐ−型基板ＳＵＢの主表面上に形成される。ｎ＋型拡散領域ＤＲ１およびＤＲ２は、ボトムＮウェルＮＷの表面に形成される。ＰウェルＰＷは、ボトムＮウェルＮＷの表面に、ｐ−型基板ＳＵＢの主表面と間隔をあけて形成される。ｐ＋型拡散領域ＤＲ３およびＤＲ４は、ＰウェルＰＷの表面に形成される。ｎ＋型拡散領域ＤＲ５およびＤＲ６は、ＰウェルＰＷの表面に、ボトムＮウェルＮＷと間隔をあけて形成される。

浮遊ゲートＦＧは、ｎ＋型拡散領域ＤＲ５およびＤＲ６に挟まれたＰウェルＰＷにおけるチャネルの上方にＰウェルＰＷと間隔をあけて設けられる。制御ゲートＣＧは、ｎ＋型拡散領域ＤＲ５およびＤＲ６に挟まれたＰウェルＰＷにおけるチャネルと浮遊ゲートＦＧを介して対向して設けられる。

図５は、本発明の第１の実施の形態に係るフラッシュメモリモジュールのデータ読み出し時、データ書き込み時およびデータ消去時において各電圧制御線に供給される電圧を示す図である。すなわち、図５は、ワード線ＷＬ、サブビット線ＳＢＬ＿Ｒ、サブビット線ＳＢＬ＿Ｐ、ソース線ＳＬ、ＰウェルＰＷ、選択ゲート線ＳＧ＿Ｒ、選択ゲート線ＳＧ＿Ｐ、メインビット線ＭＢＬおよびボトムＮウェルＮＷに供給される電圧を示している。また、「選択」とは、データ読み出し、データ書き込みまたはデータ消去対象のメモリセルを表わし、「非選択」とは、データ読み出し、データ書き込みおよびデータ消去対象外のメモリセルを表わす。

図６は、本発明の第１の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ読み出しの動作の一例を示す図である。

図５および図６を参照して、メモリセルＭＣに対するデータ読み出し時、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧに正の第１電圧が供給され、メモリセルトランジスタＴＲＡのドレインに第１電圧より小さい正の第２電圧が供給され、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに第２電圧より小さい第３電圧が供給され、メモリセルトランジスタＴＲＢのドレインに第２電圧より小さい第４電圧が供給され、ＰウェルＰＷに第３電圧以下の第５電圧が供給される。また、ボトムＮウェルＮＷに第５電圧以上の第６電圧が供給されることにより、ＰウェルＰＷおよびボトムＮウェルＮＷ間のフォワードバイアスを防ぐことができる。

たとえば、シーケンサ１１の制御に基づいて、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧに５Ｖの電圧が供給され、メモリセルトランジスタＴＲＡのドレインにメインビット線ＭＢＬおよびサブビット線ＳＢＬ＿Ｒを介して１Ｖの電圧が供給され、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに接地電圧が供給され、メモリセルトランジスタＴＲＢのドレインに接地電圧が供給され、ＰウェルＰＷに接地電圧が供給される。また、ボトムＮウェルＮＷに外部電源電圧ＶＤＤたとえば１．５Ｖの電圧が供給される。また、選択トランジスタＴＲＳ＿Ｒのゲートに選択ゲート線ＳＧ＿Ｒを介して６Ｖの電圧が供給され、選択トランジスタＴＲＳ＿Ｐのゲートに選択ゲート線ＳＧ＿Ｐを介して接地電圧が供給される。

このように、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに供給される電圧とメモリセルトランジスタＴＲＢのドレインに供給される電圧とを等しくすることにより、データ書き込み用のメモリセルトランジスタＴＲＢのドレイン−ソース間すなわちチャネルに電流が流れないようにする。

また、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに供給される電圧とＰウェルＰＷに供給される電圧とを等しくすることにより、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースとＰウェルＰＷとの間のフォワードバイアスを防ぐことができる。

メモリセルＭＣに対するデータ読み出しは、以下のように行なわれる。すなわち、選択トランジスタＴＲＳ＿Ｒをオン状態とし、選択トランジスタＴＲＳ＿Ｐをオフ状態とする。そして、読み出し電圧をワード線ＷＬ経由でメモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧに印加する。そして、読み出し用のメモリセルトランジスタすなわちメモリセルトランジスタＴＲＡのソース・ドレイン間に形成されるチャネルに電流が流れるか否かをセンスアンプ７で判定する。

なお、上記は選択メモリセルＭＣすなわちデータ読み出し対象のメモリセルＭＣに対する動作であるが、データ読み出し時における非選択メモリセルＭＣすなわちデータ読み出し対象外のメモリセルＭＣについては、たとえば以下のような動作になる。すなわち、シーケンサ１１の制御に基づいて、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧ、ドレイン、ソースおよびＰウェルＰＷに接地電圧が供給される。また、ボトムＮウェルＮＷに外部電源電圧ＶＤＤたとえば１．５Ｖの電圧が供給される。また、選択トランジスタＴＲＳ＿Ｒのゲートに選択ゲート線ＳＧ＿Ｒを介して接地電圧が供給され、選択トランジスタＴＲＳ＿Ｐのゲートに選択ゲート線ＳＧ＿Ｐを介して接地電圧が供給される。

図７は、本発明の第１の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ書き込みの動作の一例を示す図である。

図５および図７を参照して、メモリセルＭＣに対するデータ書き込み時、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧに正の第１電圧が供給され、メモリセルトランジスタＴＲＢのドレインに第１電圧より小さい第２電圧が供給され、メモリセルトランジスタＴＲＡのドレインに第２電圧より小さい第３電圧が供給され、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに第２電圧より小さい第４電圧が供給され、ＰウェルＰＷに第４電圧より小さい第５電圧が供給される。また、ボトムＮウェルＮＷに第５電圧以上の第６電圧が供給されることにより、ＰウェルＰＷおよびボトムＮウェルＮＷ間のフォワードバイアスを防ぐことができる。

たとえば、シーケンサ１１の制御に基づいて、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧに１０Ｖの電圧が供給され、メモリセルトランジスタＴＲＢのドレインにメインビット線ＭＢＬおよびサブビット線ＳＢＬ＿Ｐを介して４Ｖの電圧が供給され、メモリセルトランジスタＴＲＡのドレインに接地電圧が供給され、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに接地電圧が供給され、ＰウェルＰＷに−１Ｖの電圧が供給される。また、ボトムＮウェルＮＷに外部電源電圧ＶＤＤたとえば１．５Ｖの電圧が供給される。

このように、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに供給される電圧とメモリセルトランジスタＴＲＡのドレインに供給される電圧とを等しくすることにより、データ読み出し用のメモリセルトランジスタＴＲＡのドレイン−ソース間すなわちチャネルに電流が流れることを防ぐことができるため、メモリセルトランジスタＴＲＡの劣化を防ぐことができる。

また、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに供給される電圧と比べてＰウェルＰＷに供給される電圧を小さくすることにより、電界を発生させて電子の注入効率を高めることができる。

メモリセルＭＣに対するデータ書き込みは、以下のように行なわれる。すなわち、選択トランジスタＴＲＳ＿Ｒをオフ状態とし、選択トランジスタＴＲＳ＿Ｐをオン状態とする。そして、ＣＨＥ（Channel Hot Electron）現象を利用して、書き込み用のメモリセルトランジスタすなわちメモリセルトランジスタＴＲＢのソース・ドレイン間に形成されるチャネルから、浮遊ゲートＦＧに電子を注入して閾値電圧を徐々に上昇させる。すなわち、シーケンサ１１は、書き込み対象のメモリセルＭＣの閾値電圧を、マイクロコンピュータから受けたデータの論理レベルに対応する閾値電圧とすることにより、データ書き込みを行なう。たとえば、シーケンサ１１は、消去状態である論理レベル”１”に対応する閾値電圧から論理レベル”０”に対応する閾値電圧に上昇させる。

なお、上記は選択メモリセルＭＣすなわちデータ書き込み対象のメモリセルＭＣに対する動作であるが、データ書き込み時における非選択メモリセルＭＣすなわちデータ書き込み対象外のメモリセルＭＣについては、たとえば以下のような動作になる。すなわち、シーケンサ１１の制御に基づいて、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧ、ドレインおよびソースに接地電圧が供給される。メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのＰウェルＰＷに−１Ｖの電圧が供給される。また、ボトムＮウェルＮＷに外部電源電圧ＶＤＤたとえば１．５Ｖの電圧が供給される。また、選択トランジスタＴＲＳ＿Ｒのゲートに選択ゲート線ＳＧ＿Ｒを介して接地電圧が供給され、選択トランジスタＴＲＳ＿Ｐのゲートに選択ゲート線ＳＧ＿Ｐを介して接地電圧が供給される。

図８は、本発明の第１の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ消去の動作の一例を示す図である。

図５および図８を参照して、メモリセルＭＣに対するデータ消去時、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧに負の第１電圧が供給され、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレインが開放され、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに正の第２電圧が供給され、ＰウェルＰＷに正の第３電圧が供給される。また、ボトムＮウェルＮＷに第３電圧以上の第４電圧が供給されることにより、ＰウェルＰＷおよびボトムＮウェルＮＷ間のフォワードバイアスを防ぐことができる。

たとえば、シーケンサ１１の制御に基づいて、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧに−９Ｖの電圧が供給され、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレインが開放され、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに１０Ｖの電圧が供給され、ＰウェルＰＷに１０Ｖの電圧が供給される。また、ボトムＮウェルＮＷに１１Ｖの電圧が供給される。また、メインビット線ＭＢＬは開放状態とされる。

このように、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースに供給される電圧とＰウェルＰＷに供給される電圧とを等しくすることにより、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢのソースとＰウェルＰＷとの間のフォワードバイアスを防ぐことができる。

メモリセルＭＣに対するデータ消去は、以下のように行なわれる。すなわち、選択トランジスタＴＲＳ＿Ｒをオフ状態とし、選択トランジスタＴＲＳ＿Ｐをオフ状態とする。そして、ＦＮ（Fowler-Nordheim）トンネル現象を利用して、電荷蓄積層である浮遊ゲートＦＧからメモリセルトランジスタＴＲＡおよびＴＲＢのソース・ドレイン間に形成されるチャネルの両方へ電子を引き抜き、閾値電圧を消去状態である論理レベル”１”に対応する閾値電圧に下降させる。

なお、上記は選択メモリセルＭＣすなわちデータ消去対象のメモリセルＭＣに対する動作であるが、データ消去時における非選択メモリセルＭＣすなわちデータ消去対象外のメモリセルＭＣについては、たとえば以下のような動作になる。すなわち、シーケンサ１１の制御に基づいて、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢの制御ゲートＣＧ、ソースおよびＰウェルＰＷに接地電圧が供給される。また、ボトムＮウェルＮＷに１１Ｖの電圧が供給される。また、選択トランジスタＴＲＳ＿Ｒのゲートに選択ゲート線ＳＧ＿Ｒを介して接地電圧が供給され、選択トランジスタＴＲＳ＿Ｐのゲートに選択ゲート線ＳＧ＿Ｐを介して接地電圧が供給される。

図９は、本発明の第１の実施の形態に係る半導体装置の構成を示す機能ブロック図である。

図９を参照して、半導体装置２０１Ａは、たとえばマイクロコンピュータであり、ＳＲＡＭ（Static Random Access Memory）１０１と、ＣＰＵ（Central Processing Unit）１０２と、フラッシュメモリモジュール１０３および１０４と、高速バスＢＵＳＨＬおよびＢＵＳＨＵと、低速バスＢＵＳＬとを備える。

フラッシュメモリモジュール１０３および１０４は、前述のフラッシュメモリモジュール１と同様の構成を有する。フラッシュメモリモジュール１０３は、プログラムコードを保存する。また、フラッシュメモリモジュール１０４は、データを保存する。

また、ＣＰＵ１０２は、フラッシュメモリモジュール１０３および１０４へアドレス信号および制御信号等を出力することにより、フラッシュメモリモジュール１０３および１０４に対してデータ読み出しおよびデータ消去を行なう。また、ＣＰＵ１０２は、フラッシュメモリモジュール１０３および１０４へアドレス信号、データ信号および制御信号等を出力することにより、フラッシュメモリモジュール１０３および１０４に対してデータ書き込みを行なう。

より詳細には、ＣＰＵ１０２は、高速バスＢＵＳＨＵを介してフラッシュメモリモジュール１０３からプログラムコードを読み出しながら低速バスＢＵＳＬを介してフラッシュメモリモジュール１０４にデータを書き込む。また、ＣＰＵ１０２は、低速バスＢＵＳＬを介してフラッシュメモリモジュール１０４からデータを読み出しながら高速バスＢＵＳＨＵを介してフラッシュメモリモジュール１０３にプログラムコードを書きこむ。このように、本発明の第１の実施の形態に係る半導体装置２０１Ａでは、ＢＧＯ（Back Ground Operation）動作に対応することができる。

また、ＣＰＵ１０２は、ＳＲＡＭ１０１へアドレス信号および制御信号等を出力することにより、ＳＲＡＭ１０１に対してデータ読み出しおよびデータ消去を行なう。ＣＰＵ１０２は、ＳＲＡＭ１０１へアドレス信号、データ信号および制御信号等を出力することにより、ＳＲＡＭ１０１に対してデータ書き込みを行なう。

図１０は、本発明の第１の実施の形態に係る半導体装置の変形例の構成を示す機能ブロック図である。

図１０を参照して、半導体装置２０１Ｂは、たとえばマイクロコンピュータであり、ＳＲＡＭ（Static Random Access Memory）１０１と、ＣＰＵ（Central Processing Unit）１０２と、フラッシュメモリモジュール１０７と、高速バスＢＵＳＨＬおよびＢＵＳＨＵと、低速バスＢＵＳＬとを備える。フラッシュメモリモジュール１０７は、フラッシュメモリモジュール１０５および１０６を含めて１チップ化したものである。

フラッシュメモリモジュール１０５および１０６は、前述のフラッシュメモリモジュール１とほぼ同様の構成を有するが、シーケンサ１１および電源回路１３等が共通化されている点が異なる。フラッシュメモリモジュール１０５は、プログラムコードを保存する。また、フラッシュメモリモジュール１０６は、データを保存する。

フラッシュメモリモジュール１０７が含むシーケンサがフラッシュメモリモジュール１０５および１０６を個々に制御することにより、図９に示す半導体装置２０１Ａと同様のＢＧＯ動作が可能となる。

一般に、フラッシュメモリは、データ書き換えすなわちデータ書き込みおよびデータ消去を繰り返し行なうことによって、メモリセルのトンネル酸化膜において電子がトラップされていく。そうすると、チャネルへ電子を引き抜きにくくなり、閾値電圧が下がりにくくなる。また、データ書き換えを繰り返し行なうことによって、ＣＨＥによるチャネルの劣化が大きくなり、このためにトランジスタの相互コンダクタンスが劣化して閾値電圧が下がりにくくなる。閾値電圧が下がりにくくなると、データ消去に長時間を要することとなり、データ消去時間が要求仕様を満たさなくなってしまう。また、データ消去時間が一定の条件下では、閾値電圧がより大きいままの状態になることから、データ読み出しのマージンが小さくなってしまう。

しかしながら、本発明の第１の実施の形態に係る半導体装置では、メモリセルＭＣは、データ読み出し用のメモリセルトランジスタＴＲＡと、データ書き込み用のメモリセルトランジスタＴＲＢとを含む。このような構成により、データ読み出しおよびデータ書き込みを別々のチャネルで行なうことができるため、データ読み出し用のメモリセルトランジスタＴＲＡにおいてデータ書き換えによる電子のトラップおよび相互コンダクタンスの劣化を防ぐことができる。したがって、本発明の第１の実施の形態に係る半導体装置では、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができるため、データ消去時間の増大を防ぐことができる。

また、データ読み出し用のメモリセルトランジスタにおいてはトンネル酸化膜においてトラップされる電子が少なくなることから、データ書き換えによる電子のデトラップ特性すなわちトラップされた電子が浮遊ゲートから抜けてしまうことによってメモリセルの閾値電圧が下がることを防ぐことができ、メモリセルのデータ保持特性を向上させることができる。

なお、本発明の第１の実施の形態に係るフラッシュメモリモジュールは、ＮＯＲ型であると仮定して説明したが、これに限定されるものではなく、ＮＡＮＤ型のフラッシュメモリであっても本発明を適用することが可能である。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてフラッシュメモリモジュールに対するデータ消去のシーケンスに特徴を有する半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図１１は、本発明の第２の実施の形態に係る半導体装置２０２におけるシーケンサがフラッシュメモリモジュールに対してデータ消去を行なう際の動作手順を定めたフローチャートである。

図１２は、本発明の第２の実施の形態に係るフラッシュメモリモジュールのメモリセルの閾値電圧分布を示す図である。図１２において、ＶＲは、メモリセルＭＣに対する通常のデータ読み出しにおいてメモリセルＭＣの制御ゲートＣＧに印加される読み出し電圧である。たとえば、メモリセルＭＣの閾値電圧が読み出し電圧ＶＲより小さい場合にはメモリセルＭＣは消去状態すなわち記憶データの論理レベルが”１”と判定される。一方、メモリセルＭＣの閾値電圧が読み出し電圧ＶＲより大きい場合にはメモリセルＭＣは書き込み状態すなわち記憶データの論理レベルが”０”と判定される。

図１３は、本発明の第２の実施の形態に係るフラッシュメモリモジュールにおけるステータスレジスタを示す図である。

図１３を参照して、ステータスレジスタＲＥＧは、ビットＢ７〜Ｂ０の８ビットのデータ領域を有する。たとえば、ＭＳＢ（Most Significant Bit）であるビットＢ７はレディー・ビジービットであり、シーケンス動作中たとえばフラッシュメモリモジュールに対してデータ消去が行なわれているときには”０”が設定され、シーケンス動作が終了すると”１”にセットされる。ビットＢ６は予備である。ビットＢ５は消去エラービットであり、後述する消去ベリファイにおいて消去エラーが発生した場合に”１”にセットされる。ビットＢ４は書き込みエラービットであり、フラッシュメモリモジュールに対するデータ書き込みにおいてエラーが発生した場合に”１”にセットされる。ビットＢ３は予備である。ビットＢ２は過書き戻しエラービットであり、後述する過書き戻しベリファイにおいてエラーが発生した場合に”１”にセットされる。ビットＢ１は過消去エラービットであり、後述する過消去ベリファイにおいてエラーが発生した場合に”１”にセットされる。ＬＳＢ（Least Significant Bit）であるビットＢ０は消去劣化ワーニングビットであり、後述する消去ベリファイまたは過消去ベリファイにおいてメモリセルＭＣの劣化が検出された場合に”１”にセットされる。ステータスレジスタＲＥＧは、たとえば前述のシーケンサ１１内に設けられる。ステータスレジスタＲＥＧのビットＢ７〜Ｂ０は読み出し可能であり、たとえば前述のＣＰＵ１０２が読み出すことができる。

シーケンサ１１は、たとえばＣＰＵ１０２からデータ消去を表わす制御信号ＣＴＬと、アドレス信号ＡＤとを受けて、まず、消去ベリファイを行なう。すなわち、シーケンサ１１は、データ消去対象である１個のメモリセルＭＣの閾値電圧またはデータ消去対象である複数個のメモリセルＭＣの閾値電圧分布の上裾すなわち最大値と消去ベリファイ電圧ＶＵとを比較する。ここで、消去ベリファイ電圧ＶＵとは、読み出し電圧ＶＲより所定値小さい電圧である。また、ここでは、データ消去対象のメモリセルＭＣは複数個存在すると仮定して説明する。

より詳細には、シーケンサ１１は、消去ベリファイ電圧ＶＵを読み出し電圧としてデータ消去対象のメモリセルＭＣの制御ゲートＣＧに印加する。また、制御ゲートＣＧに印加される電圧以外は、たとえば図５および図６において説明したデータ読み出しにおける各電圧がメモリセルＭＣに印加される。そして、シーケンサ１１は、メモリセルＭＣを通して電流が流れるか否かをセンスアンプ７で判定することにより、メモリセルＭＣの閾値電圧分布の上裾と消去ベリファイ電圧ＶＵとを比較する。

シーケンサ１１は、図１２に示す閾値電圧分布Ａのように、データ消去対象のメモリセルＭＣの閾値電圧分布の上裾が消去ベリファイ電圧ＶＵより大きい場合には（ステップＳ１でＮＯ）、消去パルスのカウント値を１大きくする（ステップＳ２）。

そして、シーケンサ１１は、消去パルスのカウント値がｎ１以下である場合であって（ステップＳ３でＮＯ）、消去パルスのカウント値がｎ２以下であるときには（ステップＳ５でＮＯ）、すべてのデータ消去対象のメモリセルＭＣに対して消去電圧を印加する。たとえば、図５および図８において説明したデータ消去における各電圧がパルス状にフラッシュメモリモジュール１におけるメモリセルＭＣに供給される（ステップＳ７）。

ここで、ｎ１は、半導体装置２０２の要求仕様に対応する値、たとえば、フラッシュメモリモジュール１に対するデータ消去時間の要求仕様に対応する値である。また、ｎ２は、ｎ１より小さい値である。また、ｎ１およびｎ２は、たとえば半導体装置２０２の外部から変更可能である。このような構成により、半導体装置２０２が使用される装置の仕様に応じた設定を行なうことができる。

また、シーケンサ１１は、消去パルスのカウント値がｎ１より大きい場合には（ステップＳ３でＹＥＳ）、消去エラー状態であると判断し、ステータスレジスタＲＥＧの消去エラービットをセットし（ステップＳ４）、異常終了する（ステップＳ１７）。

一方、シーケンサ１１は、消去パルスのカウント値がｎ１以下である場合であって（ステップＳ３でＮＯ）、消去パルスのカウント値がｎ２より大きいとき（ステップＳ５でＹＥＳ）には、メモリセルＭＣが劣化していると判断し、ステータスレジスタＲＥＧの劣化ワーニングビットをセットする（ステップＳ６）。

劣化ワーニングビットをセットした後、シーケンサ１１は、すべてのデータ消去対象のメモリセルＭＣに対して消去電圧を印加する（ステップＳ７）。

シーケンサ１１は、メモリセルＭＣに消去電圧を印加した後、再びメモリセルＭＣの閾値電圧分布の上裾と消去ベリファイ電圧ＶＵとを比較する。そして、シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の上裾が消去ベリファイ電圧ＶＵ以下である場合には（ステップＳ１でＹＥＳ）、過消去ベリファイを行なう。すなわち、シーケンサ１１は、データ消去対象である複数個のメモリセルＭＣの閾値電圧分布の下裾すなわち最小値と過消去ベリファイ電圧ＶＤとを比較する。ここで、過消去ベリファイ電圧ＶＤは、消去ベリファイ電圧ＶＵより所定値小さい電圧である。

より詳細には、シーケンサ１１は、過消去ベリファイ電圧ＶＤを読み出し電圧としてデータ消去対象のメモリセルＭＣの制御ゲートＣＧに印加する。そして、シーケンサ１１は、メモリセルＭＣを通して電流が流れるか否かをセンスアンプ７で判定することにより、メモリセルＭＣの閾値電圧分布の下裾と過消去ベリファイ電圧ＶＤとを比較する。

シーケンサ１１は、図１２に示す閾値電圧分布Ｂのように、データ消去対象のメモリセルＭＣの閾値電圧分布の下裾が過消去ベリファイ電圧ＶＤより小さい場合には（ステップＳ８でＮＯ）、書き戻しパルスのカウント値を１大きくする（ステップＳ９）。

そして、シーケンサ１１は、書き戻しパルスのカウント値がｍ１以下である場合であって（ステップＳ１０でＮＯ）、書き戻しパルスのカウント値がｍ２以下であるときには（ステップＳ１２でＮＯ）、データ消去対象のメモリセルＭＣのうち、閾値電圧が過消去ベリファイ電圧ＶＤより小さいメモリセルＭＣに対して選択的に書き戻し電圧を印加する。たとえば、図５および図７において説明したデータ書き込みにおける各電圧がパルス状にフラッシュメモリモジュール１におけるメモリセルＭＣに供給される。このように、選択的にメモリセルＭＣに書き戻し電圧を印加することにより、正常なメモリセルＭＣの閾値電圧が上昇してしまうことを防ぐことができる（ステップＳ１４）。

ここで、ｍ１は、半導体装置２０２の要求仕様に対応する値、たとえば、フラッシュメモリモジュール１に対するデータ消去時間の要求仕様に対応する値である。また、ｍ２は、ｎ１より小さい値である。また、ｍ１およびｍ２は、たとえば半導体装置２０２の外部から変更可能である。このような構成により、半導体装置２０２が使用される装置の仕様に応じた設定を行なうことができる。

また、シーケンサ１１は、書き戻しパルスのカウント値がｍ１より大きい場合には（ステップＳ１０でＹＥＳ）、過消去エラー状態であると判断し、ステータスレジスタＲＥＧの過消去エラービットをセットし（ステップＳ１１）、異常終了する（ステップＳ１７）。

一方、シーケンサ１１は、書き戻しパルスのカウント値がｍ１以下である場合であって（ステップＳ１０でＮＯ）、書き戻しパルスのカウント値がｍ２より大きいとき（ステップＳ１２でＹＥＳ）には、メモリセルＭＣが劣化していると判断し、ステータスレジスタＲＥＧの劣化ワーニングビットをセットする（ステップＳ１３）。

劣化ワーニングビットをセットした後、シーケンサ１１は、データ消去対象のメモリセルＭＣのうち、閾値電圧が過消去ベリファイ電圧ＶＤより小さいメモリセルＭＣに対して選択的に書き戻し電圧を印加する（ステップＳ１４）。

シーケンサ１１は、メモリセルＭＣに書き戻し電圧を印加した後、再びメモリセルＭＣの閾値電圧分布の下裾と過消去ベリファイ電圧ＶＤとを比較する。そして、シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の下裾が過消去ベリファイ電圧ＶＤ以上である場合には（ステップＳ８でＹＥＳ）、過書き戻しベリファイを行なう。すなわち、シーケンサ１１は、データ消去対象である複数個のメモリセルＭＣの閾値電圧分布の上裾と過書き戻しベリファイ電圧とを比較する。ここで、過書き戻しベリファイ電圧は、消去ベリファイ電圧ＶＵより大きく、かつ読み出し電圧ＶＲより小さい電圧である。消去ベリファイ電圧ＶＵを過書き戻しベリファイ電圧より小さくすることにより、メモリセルＭＣに対する書き戻しのマージンを設けることができる、すなわち、メモリセルＭＣに対する書き戻しによって閾値電圧が読み出し電圧ＶＲを超えてしまうことを確実に防ぐことができる。

シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の上裾が過書き戻しベリファイ電圧より大きい場合には（ステップＳ１５でＮＯ）、過書き戻しエラー状態であると判断し、ステータスレジスタＲＥＧの過書き戻しエラービットをセットし（ステップＳ１６）、異常終了する（ステップＳ１７）。

一方、シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の上裾が過書き戻しベリファイ電圧以下である場合には（ステップＳ１５でＹＥＳ）、データ消去動作を正常終了する（ステップＳ１８）。このとき、データ消去対象のメモリセルＭＣの閾値電圧分布はたとえば図１２に示す閾値電圧分布Ｃのようになる。

前述のように、フラッシュメモリは、データ書き換えすなわちデータ書き込みおよびデータ消去を繰り返すたびに劣化し、閾値電圧が下がりにくくなってデータ消去に長時間を要することとなり、最終的にはデータ消去時間が要求仕様を満たさなくなってしまう。

ここで、従来の半導体装置では、データ消去が失敗した場合、すなわち所定時間内にデータ消去が完了しなかった場合には、フラッシュメモリモジュールを制御するＣＰＵ等の制御回路はフラッシュメモリモジュールまたは他の記憶回路において代替領域を用意してデータを保存する。制御回路は、フラッシュメモリモジュールに実際にデータ消去を行なわなければデータ消去が成功するか否かを判断することができない。また、従来の半導体装置では、データ消去が成功したか失敗したかの情報しか得ることができない。このため、データ消去の処理中に代替領域を用意して再度データ消去を行なう必要が生じることから、データ処理時間が増大してしまう。

しかしながら、本発明の第２の実施の形態に係る半導体装置は、消去電圧または書き戻し電圧の印加回数についての２つの判定値を有する。すなわち、シーケンサ１１は、消去電圧または書き戻し電圧の印加時間が第１の判定値（ｎ１またはｍ１）を超えると消去エラービットまたは過消去エラービットをセットする。また、シーケンサ１１は、消去電圧または書き戻し電圧の印加時間が第１の判定値より小さい第２の判定値（ｎ２またはｍ２）を超えると劣化ワーニングビットをセットする。このような構成により、データ消去時間の要求仕様を満たさない状態に加えて、データ消去時間の要求仕様は満たすことが可能であるがメモリセルの劣化がある程度進行している状態を外部で認識することができる。これにより、データ消去が正常終了する場合であっても今後メモリセルの劣化が進行してデータ消去が異常終了する可能性が高いことを検出することができる。このため、予めユーザまたはホスト側で代替領域を用意する等、データ消去時間の増大を防ぐための対策を行なうことが可能になる。したがって、本発明の第２の実施の形態に係る半導体装置では、データ消去時間の増大を防ぐことができる。また、半導体装置に対する処理の自由度および記憶データの安全性を向上させることができる。

なお、本発明の第２の実施の形態に係るフラッシュメモリモジュールでは、シーケンサ１１がステータスレジスタＲＥＧを含む構成であるとしたが、これに限定するものではない。シーケンサ１１が、ステータスレジスタＲＥＧを含む代わりにエラー状態およびワーニング状態を表わす信号をそれぞれ外部へ出力する構成であってもよい。

また、本発明の第２の実施の形態に係るフラッシュメモリモジュールでは、ｎ１、ｎ２、ｍ１およびｍ２は回数であるとしたが、これに限定するものではなく、メモリセルＭＣの制御ゲートＣＧに印加される消去電圧または書き戻し電圧の印加時間を示す値であればよい。

また、本発明の第２の実施の形態に係るフラッシュメモリモジュールでは、シーケンサ１１は、メモリセルＭＣの制御ゲートＣＧにパルス状の消去電圧およびパルス状の書き戻し電圧を印加する、すなわち断続的に消去電圧および書き戻し電圧を印加する構成であるとしたが、これに限定するものではない。シーケンサ１１が、メモリセルＭＣの制御ゲートＣＧに連続的に消去電圧および書き戻し電圧を印加し、消去電圧および書き戻し電圧の印加時間を計測する構成であってもよい。

また、本発明の第２の実施の形態に係るフラッシュメモリモジュールにおけるメモリセルは、図２および図３に示す構成に限定されるものではなく、閾値電圧の相違を利用してデータを不揮発的に記憶するメモリセルであれば本発明を適用することが可能である。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第３の実施の形態＞
本実施の形態は、第２の実施の形態に係る半導体装置と比べてデータ消去のシーケンスにおいて新たなベリファイ動作を追加した半導体装置に関する。以下で説明する内容以外は第２の実施の形態に係る半導体装置と同様である。

図１４は、本発明の第３の実施の形態に係る半導体装置２０３におけるシーケンサがフラッシュメモリモジュールに対してデータ消去を行なう際の動作手順を定めたフローチャートである。

図１５は、本発明の第３の実施の形態に係るフラッシュメモリモジュールのメモリセルの閾値電圧分布を示す図である。後述する超過消去ベリファイ電圧ＶＮ以外は図１２と同様である。

シーケンサ１１は、たとえばＣＰＵ１０２からデータ消去を表わす制御信号ＣＴＬと、アドレス信号ＡＤとを受けて、まず、消去ベリファイを行なう。すなわち、シーケンサ１１は、データ消去対象である１個のメモリセルＭＣの閾値電圧またはデータ消去対象である複数個のメモリセルＭＣの閾値電圧分布の上裾すなわち最大値と消去ベリファイ電圧ＶＵとを比較する。ここで、消去ベリファイ電圧ＶＵとは、読み出し電圧ＶＲより所定値小さい電圧である。また、ここでは、データ消去対象のメモリセルＭＣは複数個存在すると仮定して説明する。

より詳細には、シーケンサ１１は、消去ベリファイ電圧ＶＵを読み出し電圧としてデータ消去対象のメモリセルＭＣの制御ゲートＣＧに印加する。また、制御ゲートＣＧに印加される電圧以外は、たとえば図５および図６において説明したデータ読み出しにおける各電圧がメモリセルＭＣに印加される。そして、シーケンサ１１は、メモリセルＭＣを通して電流が流れるか否かをセンスアンプ７で判定することにより、メモリセルＭＣの閾値電圧分布の上裾と消去ベリファイ電圧ＶＵとを比較する。

シーケンサ１１は、図１５に示す閾値電圧分布Ａのように、データ消去対象のメモリセルＭＣの閾値電圧分布の上裾が消去ベリファイ電圧ＶＵより大きい場合には（ステップＳ２１でＮＯ）、消去パルスのカウント値を１大きくする（ステップＳ２２）。

そして、シーケンサ１１は、消去パルスのカウント値がｎ１より大きい場合には（ステップＳ２３でＹＥＳ）、消去エラー状態であると判断し、ステータスレジスタＲＥＧの消去エラービットをセットし（ステップＳ２４）、異常終了する（ステップＳ３５）。ここで、半導体装置２０３が備えるステータスレジスタＲＥＧは、たとえば図１３に示すステータスレジスタＲＥＧのビットＢ０を予備にしたものである。

ここで、ｎ１は、半導体装置２０３の要求仕様に対応する値、たとえば、フラッシュメモリモジュール１に対するデータ消去時間の要求仕様に対応する値である。また、ｎ１は、たとえば半導体装置２０３の外部から変更可能である。このような構成により、半導体装置２０３が使用される装置の仕様に応じた設定を行なうことができる。

一方、シーケンサ１１は、消去パルスのカウント値がｎ１以下である場合には（ステップＳ２３でＮＯ）、すべてのデータ消去対象のメモリセルＭＣに対して消去電圧を印加する。たとえば、図５および図８において説明したデータ消去における各電圧がパルス状にフラッシュメモリモジュール１におけるメモリセルＭＣに供給される（ステップＳ２５）。

そして、シーケンサ１１は、超過消去ベリファイを行なう。すなわち、シーケンサ１１は、データ消去対象である複数個のメモリセルＭＣの閾値電圧分布の下裾と超過消去ベリファイ電圧ＶＮとを比較する。ここで、超過消去ベリファイ電圧ＶＮとは、後述する過消去ベリファイ電圧ＶＤより小さい電圧であり、たとえば負電圧である。

より詳細には、シーケンサ１１は、超過消去ベリファイ電圧ＶＮを読み出し電圧としてデータ消去対象のメモリセルＭＣの制御ゲートＣＧに印加する。そして、シーケンサ１１は、メモリセルＭＣを通して電流が流れるか否かをセンスアンプ７で判定することにより、メモリセルＭＣの閾値電圧分布の下裾と超過消去ベリファイ電圧ＶＮとを比較する。

シーケンサ１１は、図１５に示す閾値電圧分布Ｄのように、データ消去対象のメモリセルＭＣの閾値電圧分布の下裾が超過消去ベリファイ電圧ＶＮより小さい場合には（ステップＳ２６でＮＯ）、データ消去対象のメモリセルＭＣの制御ゲートＣＧにパルス状の微量の書き戻し電圧を印加する。この場合の書き戻し電圧は、後述する過消去ベリファイ電圧ＶＤよりも小さく、かつ超過消去ベリファイ電圧ＶＮより大きい電圧である。また、制御ゲートＣＧに印加される電圧以外は、たとえば図５および図７において説明したデータ書き込みにおける各電圧がパルス状にメモリセルＭＣに印加される。なお、シーケンサ１１は、データ消去対象のメモリセルＭＣが複数個存在する場合には、データ消去対象のすべてのメモリセルＭＣの制御ゲートＣＧに書き戻し電圧を印加する。通常、正常なメモリセルＭＣの閾値電圧と超過消去ベリファイで不合格となるメモリセルＭＣの閾値電圧との差は大きい。このため、書き戻し電圧をデータ消去対象のすべてのメモリセルＭＣに印加しても、正常なメモリセルＭＣと比べて閾値電圧が極端に小さいメモリセルの閾値電圧だけを選択的に上昇させることができる（ステップ２７）。

シーケンサ１１は、メモリセルＭＣに書き戻し電圧を印加した後、再びメモリセルＭＣの閾値電圧分布の上裾と消去ベリファイ電圧ＶＵとを比較する。また、シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の下裾が超過消去ベリファイ電圧ＶＮより大きい場合には（ステップＳ２６でＹＥＳ）、再びメモリセルＭＣの閾値電圧分布の上裾と消去ベリファイ電圧ＶＵとを比較する。そして、シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の上裾が消去ベリファイ電圧ＶＵ以下である場合には（ステップＳ２１でＹＥＳ）、過消去ベリファイを行なう。すなわち、シーケンサ１１は、データ消去対象である複数個のメモリセルＭＣの閾値電圧分布の下裾すなわち最小値と過消去ベリファイ電圧ＶＤとを比較する。ここで、過消去ベリファイ電圧ＶＤは、消去ベリファイ電圧ＶＵより所定値小さい電圧である。

より詳細には、シーケンサ１１は、過消去ベリファイ電圧ＶＤを読み出し電圧としてデータ消去対象のメモリセルＭＣの制御ゲートＣＧに印加する。そして、シーケンサ１１は、メモリセルＭＣを通して電流が流れるか否かをセンスアンプ７で判定することにより、メモリセルＭＣの閾値電圧分布の下裾と過消去ベリファイ電圧ＶＤとを比較する。

シーケンサ１１は、図１５に示す閾値電圧分布Ｂのように、データ消去対象のメモリセルＭＣの閾値電圧分布の下裾が過消去ベリファイ電圧ＶＤより小さい場合には（ステップＳ２８でＮＯ）、書き戻しパルスのカウント値を１大きくする（ステップＳ２９）。

そして、シーケンサ１１は、書き戻しパルスのカウント値がｍ１以下である場合には（ステップＳ３０でＮＯ）、データ消去対象のメモリセルＭＣのうち、閾値電圧が過消去ベリファイ電圧ＶＤより小さいメモリセルＭＣの制御ゲートＣＧに選択的に書き戻し電圧を印加する。この場合の書き戻し電圧は、たとえば超過消去ベリファイにおける書き戻し電圧より大きい電圧である。また、制御ゲートＣＧに印加される電圧以外は、たとえば図５および図７において説明したデータ書き込みにおける各電圧がパルス状にメモリセルＭＣに印加される。この場合は、超過消去ベリファイと異なり、正常なメモリセルＭＣの閾値電圧と過消去ベリファイで不合格となるメモリセルＭＣの閾値電圧との差が小さい。このため、選択的にメモリセルＭＣに書き戻し電圧を印加することにより、正常なメモリセルＭＣの閾値電圧が上昇してしまうことを防ぐことができる（ステップＳ３２）。

ここで、ｍ１は、半導体装置２０３の要求仕様に対応する値、たとえば、フラッシュメモリモジュール１に対するデータ消去時間の要求仕様に対応する値である。また、ｍ１は、たとえば半導体装置２０３の外部から変更可能である。このような構成により、半導体装置２０３が使用される装置の仕様に応じた設定を行なうことができる。

また、シーケンサ１１は、書き戻しパルスのカウント値がｍ１より大きい場合には（ステップＳ３０でＹＥＳ）、過消去エラー状態であると判断し、ステータスレジスタＲＥＧの過消去エラービットをセットし（ステップＳ３１）、異常終了する（ステップＳ３５）。

シーケンサ１１は、メモリセルＭＣに書き戻し電圧を印加した後、再びメモリセルＭＣの閾値電圧分布の下裾と過消去ベリファイ電圧ＶＤとを比較する。そして、シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の下裾が過消去ベリファイ電圧ＶＤ以上である場合には（ステップＳ２８でＹＥＳ）、過書き戻しベリファイを行なう。すなわち、シーケンサ１１は、データ消去対象である複数個のメモリセルＭＣの閾値電圧分布の上裾と過書き戻しベリファイ電圧とを比較する。ここで、過書き戻しベリファイ電圧は、消去ベリファイ電圧ＶＵより大きく、かつ読み出し電圧ＶＲより小さい電圧である。消去ベリファイ電圧ＶＵを過書き戻しベリファイ電圧より小さくすることにより、メモリセルＭＣに対する書き戻しのマージンを設けることができる、すなわち、メモリセルＭＣに対する書き戻しによって閾値電圧が読み出し電圧ＶＲを超えてしまうことを確実に防ぐことができる。

シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の上裾が過書き戻しベリファイ電圧より大きい場合には（ステップＳ３３でＮＯ）、過書き戻しエラー状態であると判断し、ステータスレジスタＲＥＧの過書き戻しエラービットをセットし（ステップＳ３４）、異常終了する（ステップＳ３５）。

一方、シーケンサ１１は、データ消去対象のメモリセルＭＣの閾値電圧分布の上裾が過書き戻しベリファイ電圧以下である場合には（ステップＳ３３でＹＥＳ）、データ消去動作を正常終了する（ステップＳ３６）。このとき、データ消去対象のメモリセルＭＣの閾値電圧分布はたとえば図１５に示す閾値電圧分布Ｃのようになる。

一般に、フラッシュメモリモジュールでは、データ消去時、メモリセルの閾値電圧分布の上裾が、消去状態に対応する閾値電圧範囲の上限値以下に収まるまで繰り返し消去電圧が印加されるため、閾値電圧が他のメモリセルより早く閾値電圧範囲の上限値以下に収まったメモリセルに対しては、消去電圧の印加が過剰になってしまう。このため、データ消去対象のすべてのメモリセルの閾値電圧が、消去状態に対応する閾値電圧範囲の上限値以下に収まった時点において閾値電圧が極端に小さくなったメモリセルが存在し、結果的にメモリセルの閾値電圧分布が広範囲になってしまう。

閾値電圧が極端に小さくなったメモリセルは、書き戻しに要する時間がかなり長くなってしまう。また、閾値電圧が極端に小さくなったメモリセルは、電子の注入および放出が過剰に行われるために劣化が早く、信頼性の低下につながる。したがって、データ消去に長時間を要することとなり、データ消去時間が要求仕様を満たさなくなってしまう。

ここで、本発明の第３の実施の形態に係る半導体装置では、消去ベリファイにおいて、メモリセルＭＣに消去電圧を印加するたびに、過消去ベリファイで用いる過消去ベリファイ電圧ＶＤより小さい超過消去ベリファイ電圧ＶＮとメモリセルＭＣの閾値電圧とを比較する超過消去ベリファイを行なう。そして、閾値電圧が超過消去ベリファイ電圧ＶＮより小さいメモリセルが存在する場合には、過消去ベリファイ電圧ＶＤよりも小さく、かつ超過消去ベリファイ電圧ＶＮより大きい書き戻し電圧をメモリセルＭＣに印加する。このように、消去電圧と書き戻し電圧とを交互にメモリセルに印加することにより、メモリセルの閾値電圧分布が狭くなるようにデータ消去を行なうことが可能になる。したがって、本発明の第３の実施の形態に係る半導体装置では、メモリセルの閾値電圧分布が広範囲になることを防ぐことにより、データ消去時間の増大を防ぐことができる。また、メモリセルの劣化を防ぐことにより、メモリセルの信頼性を向上することができる。

なお、本発明の第３の実施の形態に係るフラッシュメモリモジュールにおけるメモリセルは、図２および図３に示す構成に限定されるものではなく、閾値電圧の相違を利用してデータを不揮発的に記憶するメモリセルであれば本発明を適用することが可能である。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第４の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてメモリセルにおけるショートを検出する機能を追加した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図１６は、本発明の第４の実施の形態に係る半導体装置２０４におけるメモリセル等の構成を概略的に示す図である。図１６は、図３に示す構成において、ワード線ＷＬと、メインビット線ＭＢＬと、サブビット線ＳＢＬ＿Ｒと、サブビット線ＳＢＬ＿Ｐと、ソース線ＳＬと、選択ゲート線ＳＧ＿Ｒと、選択ゲート線ＳＧ＿Ｐと、選択トランジスタＴＲＳ＿Ｒと、選択トランジスタＴＲＳ＿Ｐと、メモリセルトランジスタＴＲＡおよびＴＲＢとを代表的に示している。また、半導体装置２０４におけるシーケンサ１１は、判定回路２１を含む。判定回路２１は、センスアンプ７からソース線ＳＬへ流れる電流に基づいて、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間のショートの有無を検出する。

シーケンサ１１は、メモリセルの閾値電圧試験Ａを行なう。すなわち、シーケンサ１１は、選択トランジスタＴＲＳ＿Ｒをオン状態とし、選択トランジスタＴＲＳ＿Ｐをオフ状態とする。そして、シーケンサ１１は、ワード線ＷＬを介してメモリセルトランジスタＴＲＡおよびＴＲＢの制御ゲートＣＧに供給する読み出し電圧を所定範囲で変化させる。また、制御ゲートＣＧに印加される電圧以外は、たとえば図５および図６において説明したデータ読み出しにおける各電圧がメモリセルＭＣに印加される。そして、シーケンサ１１は、メモリセルＭＣを通して電流が流れるか否かをセンスアンプ７で判定することにより、読み出し電圧の変化範囲の各電圧値におけるメモリセルの閾値電圧分布を取得する。取得された閾値電圧分布は、シーケンサ１１から半導体装置２０４外部のテスターに転送され、テスターに保存される。テスターは、保存している閾値電圧分布を表示し、また、保存している閾値電圧分布をログファイルとして他の装置に出力する。

図１６は、サブビット線ＳＢＬ＿Ｒおよびサブビット線ＳＢＬ＿Ｐ間、すなわちメモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしていない場合を示している。すなわち、センスアンプ７から供給される電流Ｉ１は、メインビット線ＭＢＬ、選択トランジスタＴＲＳ＿Ｒ、サブビット線ＳＢＬ＿ＲおよびメモリセルトランジスタＴＲＡを介してソース線ＳＬへ流れる。

図１７は、メモリセルの閾値電圧試験Ａにおいて、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしている場合における電流経路を示す図である。

図１７を参照して、抵抗ＳＲは、ショートしているメモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間の抵抗である。

まず、センスアンプ７から供給される電流Ｉ２は、メインビット線ＭＢＬ、選択トランジスタＴＲＳ＿Ｒ、サブビット線ＳＢＬ＿ＲおよびメモリセルトランジスタＴＲＡを介してソース線ＳＬへ流れる。

ここで、メモリセルトランジスタＴＲＢの制御ゲートＣＧは、メモリセルトランジスタＴＲＡの制御ゲートＣＧと結合されているため、メモリセルトランジスタＴＲＢの制御ゲートＣＧには、メモリセルトランジスタＴＲＡの制御ゲートＣＧに印加される読み出し電圧と同じ電圧が印加される。したがって、メモリセルトランジスタＴＲＡを介した電流経路に加えて、センスアンプ７から供給される電流Ｉ２は、メインビット線ＭＢＬ、選択トランジスタＴＲＳ＿Ｒ、サブビット線ＳＢＬ＿Ｒ、サブビット線ＳＢＬ＿ＰおよびメモリセルトランジスタＴＲＢを介してソース線ＳＬへ流れる。したがって、電流Ｉ２の電流値は電流Ｉ１の略２倍になる。

ところで、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしている場合であっても、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なうことは可能である。しかしながら、このようなショートが生じている場合には、データ読み出しおよびデータ書き込みを別々のチャネルで行なうことができなくなってしまう。すなわち、データ読み出し用のメモリセルトランジスタＴＲＡにおいてデータ書き換えによる電子のトラップおよび相互コンダクタンスの劣化が生じるため、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなる。したがって、データ消去時間が増大してしまう。また、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしている場合であっても、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なうことは可能であることから、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なう通常の試験では、このようなショート状態を検出することができず、半導体装置が出荷されてからデータ消去時間の増大が生じる可能性がある。

そこで、本発明の第４の実施の形態に係る半導体装置２０４では、以下のようなメモリセルの閾値電圧試験Ｂを行なう。

図１８は、メモリセルの閾値電圧試験Ｂにおける電流経路を示す図である。
シーケンサ１１は、メモリセルの閾値電圧試験Ｂを行なう。すなわち、シーケンサ１１は、選択トランジスタＴＲＳ＿Ｒをオン状態とし、選択トランジスタＴＲＳ＿Ｐをオン状態とする。そして、シーケンサ１１は、ワード線ＷＬを介してメモリセルトランジスタＴＲＡおよびＴＲＢの制御ゲートＣＧに供給する読み出し電圧を所定範囲で変化させる。また、制御ゲートＣＧに印加される電圧以外は、たとえば図５および図６において説明したデータ読み出しにおける各電圧がメモリセルＭＣに印加される。そして、シーケンサ１１は、メモリセルＭＣを通して電流が流れるか否かをセンスアンプ７で判定することにより、読み出し電圧の変化範囲の各電圧値におけるメモリセルの閾値電圧分布を取得する。

センスアンプ７から供給される電流Ｉ３は、メインビット線ＭＢＬ、選択トランジスタＴＲＳ＿Ｒ、サブビット線ＳＢＬ＿ＲおよびメモリセルトランジスタＴＲＡを介してソース線ＳＬへ流れる。また、センスアンプ７から供給される電流Ｉ３は、メインビット線ＭＢＬ、選択トランジスタＴＲＳ＿Ｐ、サブビット線ＳＢＬ＿ＰおよびメモリセルトランジスタＴＲＢを介してソース線ＳＬへ流れる。すなわち、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間のショートの有無に関わらず、電流Ｉ３の電流値は電流Ｉ１の略２倍になる。

図１９は、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしていない場合の、メモリセルの閾値電圧試験ＡおよびＢの各々において取得されるメモリセルの閾値電圧分布を示す図である。

図１９を参照して、メモリセルの閾値電圧試験Ａにおいて取得されるメモリセルの閾値電圧分布Ａとメモリセルの閾値電圧試験Ｂにおいて取得されるメモリセルの閾値電圧分布Ｂとは大きく異なる。これは、前述のようにメモリセルの閾値電圧試験Ｂにおいてセンスアンプ７からソース線ＳＬへ流れる電流はメモリセルの閾値電圧試験Ａと比べて略２倍になる。このため、メモリセルの閾値電圧試験Ｂの方がメモリセルの閾値電圧試験Ａと比べてセンスアンプ７およびシーケンサ１１が認識するメモリセルの閾値電圧が小さくなるからである。

図２０は、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしている場合の、メモリセルの閾値電圧試験ＡおよびＢの各々において取得されるメモリセルの閾値電圧分布を示す図である。

図２０を参照して、メモリセルの閾値電圧試験Ａにおいて取得されるメモリセルの閾値電圧分布Ａとメモリセルの閾値電圧試験Ｂにおいて取得されるメモリセルの閾値電圧分布Ｂとは略同じである。これは、前述のようにメモリセルの閾値電圧試験Ａにおいてもセンスアンプ７からソース線ＳＬへ流れる電流が、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしていない場合と比べて略２倍になる。このため、メモリセルの閾値電圧試験ＡおよびＢにおいてセンスアンプ７およびシーケンサ１１が認識するメモリセルの閾値電圧が略同じになるからである。

判定回路２１は、メモリセルの閾値電圧試験Ａおよびメモリセルの閾値電圧試験Ｂの各々においてセンスアンプ７からソース線ＳＬへ流れる電流を比較し、両者の差が所定値以下である場合にはメモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしていると判断する。

本発明の第４の実施の形態に係る半導体装置では、以上のような構成により、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間のショートの有無を検出することができる。したがって、本発明の第４の実施の形態に係る半導体装置では、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができるため、データ消去時間の増大を防ぐことができる。

なお、本発明の第４の実施の形態に係る半導体装置では、メモリセルは、メモリセルトランジスタＴＲＡおよびメモリセルトランジスタＴＲＢを含む構成であるとしたが、これに限定するものではない。メモリセルは３チャネル型、すなわちデータ消去用のメモリセルトランジスタをさらに含む構成であってもよい。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第５の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてメモリセルにおけるショートを検出する機能を追加した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図２１は、本発明の第５の実施の形態に係る半導体装置２０５におけるメモリセル等の構成を概略的に示す図である。

図２１を参照して、半導体装置２０５は、第１の実施の形態に係る半導体装置と比べて、２個のメモリセルごとに１個のバイパストランジスタＴＲＢＹをさらに備える。すなわち、半導体装置２０５は、メモリセルＭＣ１１およびＭＣ１２と、選択トランジスタＴＲＳ＿Ｒ１およびＴＲＳ＿Ｒ２と、選択トランジスタＴＲＳ＿Ｐ１およびＴＲＳ＿Ｐ２と、バイパストランジスタＴＲＢＹと、ワード線ＷＬと、メインビット線ＭＢＬ０およびＭＢＬ１と、サブビット線ＳＢＬ＿Ｒ１およびＳＢＬ＿Ｒ２と、サブビット線ＳＢＬ＿Ｐ１およびＳＢＬ＿Ｐ２と、ソース線ＳＬと、選択ゲート線ＳＧ＿ＲおよびＳＧ＿Ｐとを含む。メモリセルＭＣ１１は、メモリセルトランジスタＴＲＡ１およびＴＲＢ１を含む。メモリセルＭＣ１２は、メモリセルトランジスタＴＲＡ２およびＴＲＢ２を含む。

バイパストランジスタＴＲＢＹは、たとえばＮチャネルＭＯＳトランジスタであり、メモリセルトランジスタＴＲＢ１のドレインに接続されるドレインと、メモリセルトランジスタＴＲＡ２のドレインに接続されるソースと、ゲートとを有する。

バイパストランジスタＴＲＢＹは、メモリセルトランジスタＴＲＢ１のドレインおよびメモリセルトランジスタＴＲＡ２のドレイン間の導通および非導通を切り替える。

半導体装置２０５におけるシーケンサ１１は、メモリセルのショート試験を行なう。すなわち、シーケンサ１１は、選択トランジスタＴＲＳ＿Ｒ１およびＴＲＳ＿Ｒ２、ならびにバイパストランジスタＴＲＢＹをオン状態とし、選択トランジスタＴＲＳ＿Ｐ１およびＴＲＳ＿Ｐ２をオフ状態とする。また、シーケンサ１１は、メモリセルトランジスタＴＲＡ１、ＴＲＡ２、ＴＲＢ１およびＴＲＢ２をオフ状態とする。そして、シーケンサ１１は、メモリセルトランジスタＴＲＡ１のドレインに電源電圧ＶＤＤを供給し、メモリセルトランジスタＴＲＡ２のドレインに接地電圧ＶＳＳを供給する。すなわち、シーケンサ１１は、メインビット線ＭＢＬ０に電源電圧ＶＤＤを供給し、メインビット線ＭＢＬ１に接地電圧ＶＳＳを供給する。

そして、シーケンサ１１は、メモリセルトランジスタＴＲＡ１のドレインおよびメモリセルトランジスタＴＲＡ２のドレイン間に流れる電流を検出する。より詳細には、シーケンサ１１は、センスアンプ７からメインビット線ＭＢＬ０を介してメインビット線ＭＢＬ１へ流れる電流をセンスアンプ７によって検出する。

メモリセルトランジスタＴＲＡ１のドレインおよびメモリセルトランジスタＴＲＢ１のドレイン間がショートしている場合には、図２１に示すようにセンスアンプ７からメインビット線ＭＢＬ０を介してメインビット線ＭＢＬ１へ電流が流れる。

シーケンサ１１は、センスアンプ７からメインビット線ＭＢＬ０を介してメインビット線ＭＢＬ１へ流れる電流が所定値以上である場合には、メモリセルトランジスタＴＲＡ１のドレインおよびメモリセルトランジスタＴＲＢ１のドレイン間がショートしていると判断する。

本発明の第４の実施の形態において説明したように、メモリセルトランジスタＴＲＡ１のドレインおよびメモリセルトランジスタＴＲＢ１のドレイン間がショートしている場合には、データ読み出しおよびデータ書き込みを別々のチャネルで行なうことができなくなってしまう。すなわち、データ読み出し用のメモリセルトランジスタＴＲＡにおいてデータ書き換えによる電子のトラップおよび相互コンダクタンスの劣化が生じるため、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなる。したがって、データ消去時間が増大してしまう。また、メモリセルトランジスタＴＲＡ１のドレインおよびメモリセルトランジスタＴＲＢ１のドレイン間がショートしている場合であっても、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なうことは可能であることから、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なう通常の試験では、このようなショート状態を検出することができず、半導体装置が出荷されてからデータ消去時間の増大が生じる可能性がある。

しかしながら、本発明の第５の実施の形態に係る半導体装置では、以上のような構成により、メモリセルトランジスタＴＲＡ１のドレインおよびメモリセルトランジスタＴＲＢ１のドレイン間のショートの有無を検出することができる。したがって、本発明の第５の実施の形態に係る半導体装置では、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができるため、データ消去時間の増大を防ぐことができる。

なお、本発明の第５の実施の形態に係る半導体装置では、たとえばメモリセルＭＣ１１は、メモリセルトランジスタＴＲＡ１およびメモリセルトランジスタＴＲＢ１を含む構成であるとしたが、これに限定するものではない。メモリセルは３チャネル型、すなわちデータ消去用のメモリセルトランジスタをさらに含む構成であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係るマイクロコンピュータ内蔵用フラッシュメモリ（マイクロコンピュータ用フラッシュメモリモジュール）の構成を示す機能ブロック図である。 本発明の第１の実施の形態に係るメモリマットの構成を概略的に示す図である。 本発明の第１の実施の形態に係るメモリセルの構成を示す回路図である。 本発明の第１の実施の形態に係るフラッシュメモリモジュールの構成を示す断面図である。 本発明の第１の実施の形態に係るフラッシュメモリモジュールのデータ読み出し時、データ書き込み時およびデータ消去時において各電圧制御線に供給される電圧を示す図である。 本発明の第１の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ読み出しの動作の一例を示す図である。 本発明の第１の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ書き込みの動作の一例を示す図である。 本発明の第１の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ消去の動作の一例を示す図である。 本発明の第１の実施の形態に係る半導体装置の構成を示す機能ブロック図である。 本発明の第１の実施の形態に係る半導体装置の変形例の構成を示す機能ブロック図である。 本発明の第２の実施の形態に係る半導体装置２０２におけるシーケンサがフラッシュメモリモジュールに対してデータ消去を行なう際の動作手順を定めたフローチャートである。 本発明の第２の実施の形態に係るフラッシュメモリモジュールのメモリセルの閾値電圧分布を示す図である。 本発明の第２の実施の形態に係るフラッシュメモリモジュールにおけるステータスレジスタを示す図である。 本発明の第３の実施の形態に係る半導体装置２０３におけるシーケンサがフラッシュメモリモジュールに対してデータ消去を行なう際の動作手順を定めたフローチャートである。 本発明の第３の実施の形態に係るフラッシュメモリモジュールのメモリセルの閾値電圧分布を示す図である。 本発明の第４の実施の形態に係る半導体装置２０４におけるメモリセル等の構成を概略的に示す図である。 メモリセルの閾値電圧試験Ａにおいて、メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしている場合における電流経路を示す図である。 メモリセルの閾値電圧試験Ｂにおける電流経路を示す図である。 メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしていない場合の、メモリセルの閾値電圧試験ＡおよびＢの各々において取得されるメモリセルの閾値電圧分布を示す図である。 メモリセルトランジスタＴＲＡのドレインおよびメモリセルトランジスタＴＲＢのドレイン間がショートしている場合の、メモリセルの閾値電圧試験ＡおよびＢの各々において取得されるメモリセルの閾値電圧分布を示す図である。 本発明の第５の実施の形態に係る半導体装置２０５におけるメモリセル等の構成を概略的に示す図である。

符号の説明

１，１０３〜１０７ フラッシュメモリモジュール、２ メモリマット、３ ロウ／コラムプリデコーダ／バンクデコーダ、４ ロウデコーダ／選択ゲート（ＳＧ）デコーダ、５ Ｙデコーダ、６ Ｙゲート／ビット線リセット回路、７ センスアンプ、８ 書込ドライバ、９ ソース線／Ｐウェル／ボトムＮウェルドライバ、２１ 判定回路、１０１ ＳＲＡＭ、１０２ ＣＰＵ、２０１Ａ，２０１Ｂ，２０２〜２０５ 半導体装置、ＢＵＳＨＬ，ＢＵＳＨＵ 高速バス、ＢＵＳＬ 低速バス、ＭＢ メモリブロック、ＭＣ，ＭＣ０，ＭＣ１１，ＭＣ１２ メモリセル、ＭＢＬ，ＭＢＬ０，ＭＢＬ１ メインビット線、ＳＧ＿Ｒ１，ＳＧ＿Ｒ２，ＳＧ＿Ｐ１，ＳＧ＿Ｐ２ 選択ゲート線、ＳＢＬ＿Ｒ１，ＳＢＬ＿Ｒ２，ＳＢＬ＿Ｐ１，ＳＢＬ＿Ｐ２ サブビット線、ＳＬ ソース線、ＷＬ ワード線、ＴＲＳ＿Ｒ１，ＴＲＳ＿Ｒ２，ＴＲＳ＿Ｐ１，ＴＲＳ＿Ｐ２ 選択トランジスタ、ＴＲＡ，ＴＲＢ，ＴＲＡ１，ＴＲＢ１，ＴＲＡ２，ＴＲＢ２ メモリセルトランジスタ、ＴＲＢＹ バイパストランジスタ、ＦＧ 浮遊ゲート、ＣＧ 制御ゲート、ＰＷ Ｐウェル、ＮＷ ボトムＮウェル、Ｄ ダイオード、ＳＵＢ ｐ−型基板、ＤＲ１，ＤＲ２，ＤＲ５，ＤＲ６ ｎ＋型拡散領域、ＤＲ３，ＤＲ４ ｐ＋型拡散領域。

Claims (21)

1. データを不揮発的に記憶する半導体装置であって、
   浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する第１のトランジスタと、
   前記第１のトランジスタと共通の浮遊ゲートと、前記第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、前記第１のトランジスタの第２導通電極に結合される第２導通電極とを有する第２のトランジスタとを備え、
   データ読み出し時、前記第１のトランジスタおよび前記第２のトランジスタの制御ゲートに正の第１電圧が供給され、前記第１のトランジスタの第１導通電極に前記第１電圧より小さい正の第２電圧が供給され、前記第１のトランジスタおよび前記第２のトランジスタの第２導通電極に前記第２電圧より小さい第３電圧が供給され、前記第２のトランジスタの第１導通電極に前記第２電圧より小さい第４電圧が供給される半導体装置。
2. 前記第３電圧および前記第４電圧は同じ電圧である請求項１記載の半導体装置。
3. 前記半導体装置は、さらに、第１ウェルを備え、
   前記第１のトランジスタおよび前記第２のトランジスタの各々の第１導通電極および第２導通電極は前記第１ウェルにおいて形成され、
   データ読み出し時、前記第１ウェルに前記第３電圧と同じ電圧が供給される請求項１記載の半導体装置。
4. 前記半導体装置は、さらに、第１ウェルを備え、
   前記第１のトランジスタおよび前記第２のトランジスタの各々の第１導通電極および第２導通電極は前記第１ウェルにおいて形成され、
   前記半導体装置は、さらに、
   前記第１ウェルが表面に形成され、前記第１ウェルに供給される電圧より大きい電圧が供給され、前記第１ウェルと異なる導電型の第２ウェルを備える請求項１記載の半導体装置。
5. データを不揮発的に記憶する半導体装置であって、
   浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する第１のトランジスタと、
   前記第１のトランジスタと共通の浮遊ゲートと、前記第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、前記第１のトランジスタの第２導通電極に結合される第２導通電極とを有する第２のトランジスタとを備え、
   データ書き込み時、前記第１のトランジスタおよび前記第２のトランジスタの制御ゲートに正の第１電圧が供給され、前記第２のトランジスタの第１導通電極に前記第１電圧より小さい第２電圧が供給され、前記第１のトランジスタの第１導通電極に前記第２電圧より小さい第３電圧が供給され、前記第１のトランジスタおよび前記第２のトランジスタの第２導通電極に前記第２電圧より小さい第４電圧が供給される半導体装置。
6. 前記第３電圧および前記第４電圧は同じ電圧である請求項５記載の半導体装置。
7. 前記半導体装置は、さらに、第１ウェルを備え、
   前記第１のトランジスタおよび前記第２のトランジスタの各々の第１導通電極および第２導通電極は前記第１ウェルにおいて形成され、
   データ書き込み時、前記第１ウェルに前記第４電圧より小さい電圧が供給される請求項５記載の半導体装置。
8. 前記半導体装置は、さらに、第１ウェルを備え、
   前記第１のトランジスタおよび前記第２のトランジスタの各々の第１導通電極および第２導通電極は前記第１ウェルにおいて形成され、
   前記半導体装置は、さらに、
   前記第１ウェルが表面に形成され、前記第１ウェルに供給される電圧より大きい電圧が供給され、前記第１ウェルと異なる導電型の第２ウェルを備える請求項５記載の半導体装置。
9. データを不揮発的に記憶する半導体装置であって、
   浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する第１のトランジスタと、
   前記第１のトランジスタと共通の浮遊ゲートと、前記第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、前記第１のトランジスタの第２導通電極に結合される第２導通電極とを有する第２のトランジスタとを備え、
   データ消去時、前記第１のトランジスタおよび前記第２のトランジスタの制御ゲートに負の第１電圧が供給され、前記第１のトランジスタの第１導通電極および前記第２のトランジスタの第１導通電極が開放され、前記第１のトランジスタおよび前記第２のトランジスタの第２導通電極に正の第２電圧が供給される半導体装置。
10. 前記半導体装置は、さらに、第１ウェルを備え、
    前記第１のトランジスタおよび前記第２のトランジスタの各々の第１導通電極および第２導通電極は前記第１ウェルにおいて形成され、
    データ消去時、前記第１ウェルに前記第２電圧と同じ電圧が供給される請求項９記載の半導体装置。
11. 前記半導体装置は、さらに、第１ウェルを備え、
    前記第１のトランジスタおよび前記第２のトランジスタの各々の第１導通電極および第２導通電極は前記第１ウェルにおいて形成され、
    前記半導体装置は、さらに、
    前記第１ウェルが表面に形成され、前記第１ウェルに供給される電圧より大きい電圧が供給され、前記第１ウェルと異なる導電型の第２ウェルを備える請求項９記載の半導体装置。
12. 閾値電圧の相違を利用してデータを不揮発的に記憶するメモリセルと、
    制御回路とを備え、
    前記制御回路は、データ消去時、前記メモリセルの閾値電圧が第１ベリファイ電圧以下であるか否かを判定し、前記メモリセルの閾値電圧が第１ベリファイ電圧以下でない場合には前記メモリセルに前記閾値電圧を小さくするための消去電圧を印加し、
    前記消去電圧の印加時間が第１の判定値を超えると第１の劣化状態を表わす信号を出力し、
    前記消去電圧の印加時間が前記第１の判定値より大きい第２の判定値を超えると第２の劣化状態を表わす信号を出力する半導体装置。
13. 前記消去電圧は、パルス状の電圧であり、
    前記制御回路は、前記パルス状の電圧の印加回数が第３の判定値を超えると第１の劣化状態を表わす信号を出力し、
    前記パルス状の電圧の印加回数が前記第３の判定値より大きい第４の判定値を超えると第２の劣化状態を表わす信号を出力する請求項１２記載の半導体装置。
14. 前記制御回路は、さらに、
    前記メモリセルの閾値電圧が第１ベリファイ電圧以下である場合には、前記メモリセルの閾値電圧が前記第１ベリファイ電圧より小さい第２ベリファイ電圧以上であるか否かを判定し、前記第２ベリファイ電圧以上でない場合には前記メモリセルに前記閾値電圧を大きくするための書き込み電圧を印加し、
    前記書き込み電圧の印加時間が第５の判定値を超えると前記第１の劣化状態を表わす信号を出力し、
    前記書き込み電圧の印加時間が前記第５の判定値より大きい第６の判定値を超えると前記第２の劣化状態を表わす信号を出力する請求項１２記載の半導体装置。
15. 前記第１の判定値および前記第２の判定値は変更可能である請求項１２記載の半導体装置。
16. 閾値電圧の相違を利用してデータを不揮発的に記憶するメモリセルと、
    制御回路とを備え、
    前記制御回路は、データ消去時、前記メモリセルの閾値電圧が第１ベリファイ電圧以下であるか否かを判定し、前記メモリセルの閾値電圧が前記第１ベリファイ電圧以下でない場合には前記メモリセルに前記閾値電圧を小さくするための消去電圧を印加し、さらに、前記メモリセルの閾値電圧が前記第１ベリファイ電圧より小さい第２ベリファイ電圧以上であるか否かを判定し、前記メモリセルの閾値電圧が前記第２ベリファイ電圧以上でない場合には、前記メモリセルに前記閾値電圧を大きくするための第１の書き込み電圧を印加し、
    前記メモリセルの閾値電圧が前記第１ベリファイ電圧以下である場合には、前記メモリセルの閾値電圧が、前記第１ベリファイ電圧より小さくかつ前記第２ベリファイ電圧より大きい第３ベリファイ電圧以上であるか否かを判定し、前記第３ベリファイ電圧以上でない場合には前記メモリセルに前記閾値電圧を大きくするための第２の書き込み電圧を印加する半導体装置。
17. 前記第１の書き込み電圧は前記メモリセルの制御ゲートに印加される電圧であり、前記第２ベリファイ電圧より大きく、かつ前記第３ベリファイ電圧より小さい請求項１６記載の半導体装置。
18. データを不揮発的に記憶する半導体装置であって、
    浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する第１のトランジスタと、
    前記第１のトランジスタと共通の浮遊ゲートと、前記第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、前記第１のトランジスタの第２導通電極に結合される第２導通電極とを有する第２のトランジスタと、
    前記第１のトランジスタの第１導通電極および前記第２のトランジスタの第１導通電極の両方に第１の電圧を供給し、かつ前記第１のトランジスタおよび前記第２のトランジスタの第２導通電極に前記第１の電圧と異なる第２の電圧を供給した場合において前記第１のトランジスタおよび前記第２のトランジスタの第１導通電極と前記第１のトランジスタおよび前記第２のトランジスタの第２導通電極との間に流れる第１の電流と、前記第１のトランジスタの第１導通電極および前記第２のトランジスタの第１導通電極のいずれか一方に前記第１の電圧を供給し、かつ前記第１のトランジスタおよび前記第２のトランジスタの第２導通電極に前記第２の電圧を供給した場合において前記第１のトランジスタおよび前記第２のトランジスタの第１導通電極と前記第１のトランジスタおよび前記第２のトランジスタの第２導通電極との間に流れる第２の電流とを比較し、前記比較結果に基づいて前記第１のトランジスタの第１導通電極および前記第２のトランジスタの第１導通電極間のショートの有無を検出する制御回路とを備える半導体装置。
19. 前記制御回路は、前記第１の電流と前記第２の電流との差が所定値以下である場合には、前記第１のトランジスタの第１導通電極および前記第２のトランジスタの第１導通電極間がショートしていると判断する請求項１８記載の半導体装置。
20. データを不揮発的に記憶する半導体装置であって、
    浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する第１のトランジスタと、
    前記第１のトランジスタと共通の浮遊ゲートと、前記第１のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、前記第１のトランジスタの第２導通電極に結合される第２導通電極とを有する第２のトランジスタと、
    浮遊ゲートと、制御ゲートと、第１導通電極と、第２導通電極とを有する第３のトランジスタと、
    前記第３のトランジスタと共通の浮遊ゲートと、前記第３のトランジスタの制御ゲートに結合される制御ゲートと、第１導通電極と、前記第３のトランジスタの第２導通電極に結合される第２導通電極とを有する第４のトランジスタと、
    前記第２のトランジスタの第１導通電極および前記第３のトランジスタの第１導通電極間の導通および非導通を切り替える第５のトランジスタとを備える半導体装置。
21. 前記半導体装置は、さらに、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタをオフ状態とし、前記第５のトランジスタをオン状態とし、前記第１のトランジスタの第１導通電極に第１の電圧を供給し、前記第３のトランジスタの第１導通電極に前記第１の電圧と異なる第２の電圧を供給し、前記第１のトランジスタの第１導通電極および前記第３のトランジスタの第１導通電極間に流れる電流に基づいて前記第１のトランジスタの第１導通電極および前記第２のトランジスタの第１導通電極間のショートの有無を検出する制御回路を備える請求項２０記載の半導体装置。

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