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KR101026385B1 - 전하트랩형 플래시 메모리소자의 동작 방법 - Google Patents

전하트랩형 플래시 메모리소자의 동작 방법 Download PDF

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KR101026385B1
KR101026385B1 KR1020090000913A KR20090000913A KR101026385B1 KR 101026385 B1 KR101026385 B1 KR 101026385B1 KR 1020090000913 A KR1020090000913 A KR 1020090000913A KR 20090000913 A KR20090000913 A KR 20090000913A KR 101026385 B1 KR101026385 B1 KR 101026385B1
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Abstract

데이터 리텐션 마진을 확보함으로써 데이터 리텐션 불량을 방지할 수 있는 전하트랩형 플래시 메모리소자의 동작 방법은, 메모리 셀을 프로그램 전압으로 프로그램하는 프로그램 단계와, 메모리 셀의 프로그램 상태를 프로그램검증 전압으로 검증하는 프로그램검증 단계와, 프로그램검증 단계를 패스한 메모리 셀의 데이터 리텐션 상태를 리텐션검증 전압으로 검증하는 리텐션검증 단계, 및 리텐션검증 단계를 패스한 메모리 셀의 데이터를 리드 전압으로 리드하여 프로그램 패스(pass) 또는 불량(fail)을 판정하는 리드 단계를 포함한다.
Figure R1020090000913
전하트랩형 플래시 메모리, 리텐션, 리텐션 불량, 재프로그램

Description

전하트랩형 플래시 메모리소자의 동작 방법{Operation method of charge trapping type flash memory device}
본 발명은 플래시 메모리소자에 관한 것으로서, 특히 전하트랩형 플래시 메모리소자의 동작 방법에 관한 것이다.
플래시 메모리소자로서 최근에 인접 셀 간의 상호 간섭을 극복하기 위하여 제안된 새로운 셀 구조는 플로팅게이트 대신 전하트랩층(charge trapping layer)을 이용하여 프로그램 및 소거 동작을 수행하는 전하트랩형 소자이다. 이러한 전하트랩형 소자로 널리 이용되고 있는 SONOS 또는 MANOS 구조의 플래시 메모리소자는 채널영역을 갖는 기판 상에 터널링층(tunneling layer), 전하트랩층, 블로킹층(blocking layer) 및 컨트롤게이트전극이 순차적으로 적층된 구조를 갖는 것이 일반적이다.
도 1은 전하트랩층을 갖는 플래시 메모리소자의 일 예를 도시한 단면도이다.
실리콘(Si) 기판과 같은 기판(100) 위에 산화막으로 이루어진 터닐링층(110)이 형성된다. 기판(100)에는 소스/드레인과 같은 불순물영역(102)이 상호 일정 간격 이격되도록 배치되고, 그 사이에는 채널영역(104)이 배치된다. 터널링층(110) 위에는 전하트랩층(120)으로서 실리콘질화막이 형성되고, 그 위에는 블로킹층(130)으로서의 절연막과, 컨트롤게이트전극(140)이 순차적으로 배치된다.
프로그램 동작은 컨트롤게이트전극(140)을 양으로 대전시키고 불순물영역(102)에 적절한 바이어스를 인가함으로써 이루어지는데, 기판(100)으로부터의 열전자들(hot electrons)이 전하트랩층(120) 내의 트랩 사이트(trap site)로 트랩되어 메모리 셀이 프로그램된다. 반면, 소거 동작은 컨트롤게이트전극(140)을 음으로 대전시키고 불순물영역(102)에 적절한 바이어스를 인가시킴으로써 이루어지는데, 기판으로부터의 홀들(holes)도 전하트랩층(120) 내의 트랩 사이트로 트랩된다. 전하트랩층으로 트랩된 홀들은 이미 트랩 사이트 내에 있는 여분의 전자들과 재결합하여 메모리 셀이 소거된다.
이러한 SONOS 또는 MANOS 구조의 플래시 메모리는 프로그램을 위해 전하트랩층(120)인 실리콘질화막에 전하를 주입한 후, 주입된 전하들이 터널링층(110) 또는 블로킹층(130)을 통해 손실될 수 있다. 전하트랩층에 트랩된 전하를 장시간 저장할 수 있는 전하 보유 특성은 전하트랩층(120)인 실리콘질화막의 특성에 크게 좌우되며, 실리콘질화막의 전하 보유 특성을 제어하는 것이 전하트랩형 플래시 메모리소자의 데이터 보유 특성 중 가장 중요한 요소 중 하나라고 할 수 있다.
전하트랩형 플래시 메모리소자의 데이터 보유 특성은 실리콘질화막의 특성을 향상시키거나, 터널링층 또는 블로킹층의 누설전류 특성을 향상시키는 등 제조공정상 ONO 스택 구조의 전하 보유 특성을 개선함으로써 가능하다. 이러한 일반적인 방법 외에, 셀의 전기적 동작을 통해 데이터 보유 마진을 개선하여 전하 보유 특성을 향상시키는 방법도 생각해볼 수 있다. 일반적으로 플래시 메모리 셀은 프로그램시 일정한 문턱전압(Vt) 수준의 프로그램 검증 동작을 수반하여 프로그램 동작이 이루어지며, 프로그램 후 프로그램 검증 전압보다 비교적 낮은 수준의 리드(read) 라인을 기준으로 프로그램 패스(pass) 또는 불량(fail)을 판단하게 된다.
도 2는 전하트랩층인 실리콘나이트라이드에 포함된 트랩 싸이트의 에너지 분포를 나타낸 도면이다.
전하트랩층인 실리콘나이트라이드는 절연막의 특성을 가지고 있으면서 그 내부에 전하를 트랩핑할 수 있는 수많은 트랩을 포함하고 있다. 실리콘나이트라이드 속의 트랩은 위치적으로 랜덤하게 분포하고 있으며, 에너지적으로는 도 2에 도시된 바와 같이 일정 범위의 에너지 레벨 분포를 나타낸다. 실리콘나이트라이드는 비교적 높은 에너지 레벨의 트랩(210)을 다수 포함하지만, 낮은 에너지 레벨의 트랩들(220)도 포함하고 있다. 이러한 낮은 에너지 레벨의 트랩(220)은 플래시 메모리소자의 프로그램/소거 동작으로 전하가 트랩된 후에, 일정 시간이 지나면서 트랩된 전하가 쉽게 디트랩(detrap)되어 도 3에 도시된 것과 같이 메모리 셀의 문턱전압이 크게 저하된다.
도 3은 전하트랩형 소자에서 전하 손실로 인한 메모리 셀의 문턱전압 변동을 나타낸 도면이다.
프로그램 동작에 의해 전하트랩층에 트랩된 전하들이 시간이 지남에 따라 디트랩됨으로써 메모리 셀의 문턱전압이 프로그램되었을 때의 문턱전압(310)에서 점차 낮아지게 된다. 통상 초기의 문턱전압 감소 폭이 가장 크고 시간이 경과하면서 점차 감소하여 문턱전압이 리드(read) 라인 이하로 감소하게 되면 리드 동작에서 프로그램되지 않은 셀로 판명되므로 데이터 리텐션 불량(retention fail)을 증가시키는 문제점이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전하트랩형 플래시 메모리소자의 데이터 리텐션 마진을 확보함으로써 데이터 리텐션 불량을 방지할 수 있는 전하트랩형 플래시 메모리소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 전하트랩형 플래시 메모리소자의 동작 방법은, 메모리 셀을 프로그램 전압으로 프로그램하는 프로그램 단계와, 메모리 셀의 프로그램 상태를 프로그램검증 전압으로 검증하는 프로그램검증 단계와, 프로그램검증 단계를 패스한 메모리 셀의 데이터 리텐션 상태를 리텐션검증 전압으로 검증하는 리텐션검증 단계, 및 리텐션검증 단계를 패스한 메모리 셀의 데이터를 리드 전압으로 리드하여 프로그램 패스(pass) 또는 불량(fail)을 판정하는 리드 단계를 포함하는 것을 특징으로 한다.
상기 프로그램검증 단계를 패스하지 못한 메모리 셀의 경우, 상기 프로그램검증 단계를 패스할 때까지 ISPP 방식으로 프로그램할 수 있다.
상기 리텐션검증 전압은, 상기 프로그램검증 전압과 상기 리드 전압 사이의 전압일 수 있다.
상기 리텐션검증 전압은, 리드전압+10％ ∼ 프로그램검증 전압-10％ 범위의 크기일 수 있다.
상기 리텐션검증 단계를 패스하지 못한 메모리 셀이 존재하는 경우, 상기 리 텐션검증 단계를 패스하지 못한 메모리 셀을 재프로그램할 수 있다. 이때, 상기 메모리 셀을 재프로그램하는 단계는 ISPP 방식으로 수행할 수 있다.
하나의 페이지 버퍼를 공유하는 둘 이상의 플레인(plane)에 대해 상기 프로그램 단계, 프로그램검증 단계, 리텐션검증 단계, 및 리드 단계를 개별적으로 수행할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 전하트랩형 플래시 메모리소자의 다른 동작 방법은, 메모리 셀을 프로그램 전압으로 프로그램하는 프로그램 단계와, 메모리 셀의 프로그램 상태를 프로그램검증 전압으로 검증하는 제1 프로그램검증 단계와, 제1 프로그램검증 단계를 패스한 메모리 셀의 데이터 리텐션 상태를 리텐션검증 전압으로 검증하는 리텐션검증 단계와, 리텐션검증 단계를 패스하지 못한 메모리 셀이 존재하는 경우, 리텐션검증 단계를 패스하지 못한 메모리 셀을 재프로그램하는 재프로그램단계와, 재프로그램된 메모리 셀의 프로그램 상태를 프로그램 검증전압으로 검증하는 제2 프로그램검증 단계, 및 제2 프로그램검증 단계를 패스한 메모리 셀의 데이터를 리드(read) 전압으로 리드하여 프로그램 패스(pass) 또는 불량(fail)을 판정하는 리드 단계를 포함하는 것을 특징으로 한다.
상기 재프로그램 단계에서, 상기 제2 프로그램검증단계를 패스할 때까지 ISPP 방식으로 프로그램할 수 있다.
상기 리텐션검증 전압은 상기 제1 프로그램검증 전압과 리드 전압 사이의 전압일 수 있다.
상기 리텐션검증 전압은 리드전압+10％ ∼ 제1 프로그램검증 전압-10％ 범위 의 크기일 수 있다.
상기 제2 프로그램검증 전압은 상기 제1 프로그램검증 전압 ± 1.0V 범위의 크기일 수 있다.
하나의 페이지 버퍼를 공유하는 둘 이상의 플레인(plane)에 대해 상기 프로그램 단계, 제1 프로그램검증 단계, 리텐션검증 단계, 재프로그램 단계, 제2 프로그램검증 단계 및 리드 단계를 개별적으로 진행할 수 있다.
본 발명에 따르면, 이와 같이 프로그램 후 일정 시간이 경과한 다음, 프로그램된 메모리 셀의 문턱전압을 확인하여 일정 레벨보다 낮을 경우 즉 문턱전압이 일정 수준 이하로 낮아진 메모리 셀을 다시 프로그램함으로써, 전하 손실로 인해 프로그램된 메모리 셀의 문턱전압이 감소하여 리텐션 불량이 발생하는 것을 방지할 수 있다. 또한, 리텐션 마진 확보를 위한 동작은 동일한 페이지 버퍼를 공유하는 페이지 또는 블록(block)에 대해 개별적으로 수행함으로써 리텐션 마진을 확보하기 위한 동작으로 인해 소자의 동작 시간이 증가하는 것을 최대한 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명은 셀 프로그램 검증라인과 리드라인 사이의 적절한 문턱전압 레벨을 설정하고, 이렇게 설정된 문턱전압 레벨 이하로 문턱전압이 감소된 셀은 적절한 프로그램 바이어스를 인가하여 검증라인 이상으로 재프로그램(re-program)함으로써 데이터 리텐션 마진을 확보하고 데이터 리텐션 불량을 개선하는 방법을 제시한다.
도 4는 본 발명에 따른 전하트랩형 플래시 메모리소자의 동작 방법을 설명하기 위하여 나타낸 흐름도이고, 도 5는 본 발명의 동작 방법에 따른 메모리 셀의 문턱전압 분포를 나타낸 도면이고, 도 6은 본 발명의 리텐션 리드 레벨에 대한 개념도이며, 도 7은 본 발명의 동작 방법에서 페이지 및 블록의 개별 동작을 나타낸 도면이다.
먼저, 프로그램하고자 하는 메모리 셀에 소정의 프로그램 전압(Vpgm)을 인가하여 메모리 셀을 프로그램한다(단계 410). 메모리 셀을 프로그램한 다음에는 메모리 셀이 적정 레벨로 프로그램되었는지를 검증한다(단계 420). 이때에는 소정 크기로 설정된 검증전압(verify voltage)을 사용한다. 메모리 셀이 적정 레벨로 프로그램되지 않은 경우, 즉 검증단계를 패스하지 못한 경우에는 검증단계를 패스할 때까지 ISPP 방식으로 프로그램한다. 즉, 프로그램 전압을 소정 크기의 스텝 전압(Vstep)만큼 증가시킨 다음(단계 430), 검증단계를 패스할 때까지 메모리 셀을 프로그램한다. 적정 레벨로 프로그램된 경우 메모리 셀들은 도 5의 "510"과 같은 문턱전압 분포를 갖는다.
메모리 셀이 적정 레벨로 프로그램되어 검증단계를 패스한 경우, 일정 시간이 경과된 후에 메모리 셀에 프로그램된 데이터의 리텐션 상태를 검증한다(단계 440). 앞서 설명한 바와 같이, 실리콘나이트라이드 전하트랩층에 트랩된 전하들이 시간이 경과하면서 디트랩되기 때문에 메모리 셀의 문턱전압이 도 5의 "520" 또는 "540"과 같이 점차 낮아지게 된다. 그리하여 모든 셀에 대한 프로그램 동작이 종료된 후 리드(read) 동작을 수행할 때, 프로그램되었던 메모리 셀이 프로그램되지 않은 상태로 판정되어 프로그램 불량(fail)이 되는 문제가 발생하게 된다. 따라서, 프로그램된 메모리 셀에 대해 일정 시간이 경과한 후 데이터 리텐션 상태를 확인하여 문턱전압을 다시 회복시켜주는 과정이 필요하다.
메모리 셀의 데이터 리텐션 상태를 검증하기 위하여 먼저, 어느 정도의 레벨이하의 문턱전압을 나타낼 경우 데이터 리텐션 검증단계를 패스한 것으로 판정할 것인지 리텐션 리드 레벨(retention read level)을 설정한다. 리텐션 리드 레벨은, 도 5 및 도 6에 도시된 바와 같이 프로그램 검증 레벨과 리드 레벨 사이의 값으로 설정할 수 있다. 리텐션 리드 레벨은 셀의 특성에 따라 적절한 수준으로 설정할 수 있다. 바람직하게는, 상기 리텐션 리드 레벨은 리드 단계의 전압 + 10％ 이상, 프로그램 검증전압 - 10％ 이하의 범위 내에서 설정할 수 있다.
리텐션 리드 레벨이 설정되면, 메모리 셀의 문턱전압을 확인하여 리텐션 리드 레벨보다 낮은 경우 검증단계를 패스하지 못한 것으로 판정하고, 리텐션 리드 레벨보다 높은 경우 검증단계를 패스한 것으로 판정한다.
문턱전압이 리텐션 리드 레벨보다 낮아 검증단계를 패스하지 못한 메모리 셀의 경우, 즉 디트랩 등의 이유로 전하가 손실되어 문턱전압이 낮아진 경우 다시 프로그램하여 도 5의 "530"과 같이 정해진 프로그램 검증 레벨 이상의 문턱전압을 갖도록 한다(단계 460, 470). 이때, 상기 메모리 셀을 다시 프로그램하는 과정은 ISPP 방식으로 수행할 수 있다. 즉, 프로그램 검증 단계(470)를 패스할 때까지 프로그램전압을 스텝전압만큼 증가시키면서 프로그램한다. 이때의 프로그램 검증 레벨은 단계 420의 검증 레벨±1.0Ⅴ의 범위 내에서 설정할 수 있다.
메모리 셀의 문턱전압이 리텐션 리드 레벨보다 높은 경우에는 메모리 셀의 데이터를 리드(read)하고(단계 450), 프로그램 단계를 패스했는지 또는 원하는 레벨로 프로그램되지 않아 불량이 되었는지를 판정하고(단계 480), 프로그램을 종료한다.
이와 같이 프로그램 후 일정 시간이 경과한 다음, 프로그램된 메모리 셀의 문턱전압을 확인하여 일정 레벨보다 낮을 경우 즉 문턱전압이 일정 수준 이하로 낮아진 메모리 셀을 다시 프로그램함으로써, 전하 손실로 인해 프로그램된 메모리 셀의 문턱전압이 감소하여 리텐션 불량이 발생하는 것을 방지할 수 있다.
한편, 본 발명의 리텐션 마진 확보를 위한 동작은 동일한 페이지 버퍼를 공유하는 페이지 또는 블록(block)에 대해 개별적으로 수행할 수 있다. 즉, 지정된 플레인(plane)의 페이지 또는 블록의 메모리 셀에 대해 일반적인 프로그램 및 프로그램 검증 동작을 수행하는 동안 다른 플레인의 페이지 또는 블록의 메모리 셀에 대해서는 리텐션 리드 및 재프로그램 동작을 함께 수행하는 것이다. 예를 들면, 도 7에 도시된 바와 같이, 플레인0의 지정된 페이지 또는 블록(710)의 메모리 셀에 대해 프로그램/검증 동작을 수행하는 동안 다른 플레인, 예를 들면 플레인1의 페이지 또는 블록(720)에서는 프로그램 리드 동작을 수행하여 프로그램 패스 또는 불량을 판단하는 동작을 수반하고, 플레인N-1의 페이지 또는 블록(730)에서는 리텐션 리드 동작을 하여 셀을 재프로그램할 것인지를 판단하는 동작을 하고, 플레인N의 페이지 또는 블록(740)에서는 셀에 대한 재프로그램 동작을 한다. 그리하여 리텐션 마진을 확보하기 위한 동작으로 인해 소자의 동작 시간이 증가하는 것을 최대한 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 전하트랩층을 갖는 플래시 메모리소자의 일 예를 도시한 단면도이다.
도 2는 전하트랩층인 실리콘나이트라이드에 포함된 트랩 싸이트의 에너지 분포를 나타낸 도면이다.
도 3은 전하트랩형 소자에서 전하 손실로 인한 메모리 셀의 문턱전압 변동을 나타낸 도면이다.
도 4는 본 발명에 따른 전하트랩형 플래시 메모리소자의 동작 방법을 설명하기 위하여 나타낸 흐름도이다.
도 5는 본 발명의 동작 방법에 따른 메모리 셀의 문턱전압 분포를 나타낸 도면이다.
도 6은 본 발명의 리텐션 리드 레벨에 대한 개념도이다.
도 7은 본 발명의 동작 방법에서 페이지 및 블록의 개별 동작을 나타낸 도면이다.

Claims (13)

  1. 메모리 셀을 프로그램 전압으로 프로그램하는 프로그램 단계;
    상기 메모리 셀의 프로그램 상태를 프로그램검증 전압으로 검증하는 프로그램검증 단계;
    상기 프로그램검증 단계를 패스한 메모리 셀의 데이터 리텐션 상태를 리텐션검증 전압으로 검증하는 리텐션검증 단계; 및
    상기 리텐션검증 단계를 패스한 메모리 셀의 데이터를 리드(read) 전압으로 리드하여 프로그램 패스(pass) 또는 불량(fail)을 판정하는 리드 단계를 포함하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  2. 제1항에 있어서,
    상기 프로그램검증 단계를 패스하지 못한 메모리 셀의 경우,
    상기 프로그램검증 단계를 패스할 때까지 ISPP 방식으로 프로그램하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  3. 제1항에 있어서,
    상기 리텐션검증 전압은,
    상기 프로그램검증 전압과 상기 리드 전압 사이의 전압인 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  4. 제3항에 있어서,
    상기 리텐션검증 전압은,
    리드전압+10％ ∼ 프로그램검증 전압-10％ 범위의 크기인 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  5. 제1항에 있어서,
    상기 리텐션검증 단계를 패스하지 못한 메모리 셀이 존재하는 경우,
    상기 리텐션검증 단계를 패스하지 못한 메모리 셀을 재프로그램하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  6. 제5항에 있어서,
    상기 메모리 셀을 재프로그램하는 단계는 ISPP 방식으로 수행하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  7. 제1항에 있어서,
    하나의 페이지 버퍼를 공유하는 둘 이상의 플레인(plane)에 대해 상기 프로그램 단계, 프로그램검증 단계, 리텐션검증 단계, 및 리드 단계를 개별적으로 수행하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  8. 메모리 셀을 프로그램 전압으로 프로그램하는 프로그램 단계;
    상기 메모리 셀의 프로그램 상태를 프로그램검증 전압으로 검증하는 제1 프로그램검증 단계;
    상기 제1 프로그램검증 단계를 패스한 메모리 셀의 데이터 리텐션 상태를 리텐션검증 전압으로 검증하는 리텐션검증 단계;
    상기 리텐션검증 단계를 패스하지 못한 메모리 셀이 존재하는 경우, 리텐션검증단계를 패스하지 못한 메모리 셀을 재프로그램하는 재프로그램단계;
    재프로그램된 메모리 셀의 프로그램 상태를 프로그램검증 전압으로 검증하는 제2 프로그램검증 단계; 및
    상기 제2 프로그램검증 단계를 패스한 메모리 셀의 데이터를 리드(read) 전압으로 리드하여 프로그램 패스(pass) 또는 불량(fail)을 판정하는 리드단계를 포함하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  9. 제8항에 있어서,
    상기 재프로그램단계는,
    상기 제2 프로그램검증 단계를 패스할 때까지 ISPP 방식으로 프로그램하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  10. 제8항에 있어서,
    상기 리텐션검증 전압은,
    상기 제1 프로그램검증 전압과 상기 리드 전압 사이의 전압인 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  11. 제8항에 있어서,
    상기 리텐션검증 전압은,
    리드전압+10％ ∼ 제1 프로그램검증 전압-10％ 범위의 크기인 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  12. 제8항에 있어서,
    하나의 페이지 버퍼를 공유하는 둘 이상의 플레인(plane)에 대해 상기 프로그램단계, 제1 프로그램 검증단계, 리텐션검증 단계, 재프로그램 단계, 제2 프로그램검증 단계 및 리드 단계를 개별적으로 수행하는 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
  13. 제8항에 있어서,
    상기 제2 프로그램검증 전압은,
    상기 제1 프로그램검증 전압 ± 1.0V 범위의 크기인 것을 특징으로 하는 전하트랩형 플래시 메모리소자의 동작 방법.
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