KR101312887B1 - 메모리 디바이스에서의 다중 레벨 프로그램 검증 - Google Patents

Abstract

다중 레벨 프로그램 검증을 위한 방법, 메모리 디바이스, 그리고 메모리 시스템이 개시된다. 하나의 이러한 방법에서, 일련의 프로그래밍 펄스가 프로그램되도록 메모리 셀에 인가된다. 초기 프로그램 검증 전압에서, 프로그램 검증 펄스는 각각의 프로그래밍 펄스에 이어 메모리 셀에 인가된다. 초기 프로그램 검증 전압은 급속 전하 손실 전압에 의해 증가된 검증 전압이다. 프로그래밍 펄스가 소정의 기준 전압에 도달하거나 프로그래밍 펄스의 양이 펄스 카운트 임계치에 도달한 후 급속 전하 손실 전압은 초기 프로그램 검증 전압으로부터 감해진다.

Description

메모리 디바이스에서의 다중 레벨 프로그램 검증{MULTIPLE LEVEL PROGRAM VERIFY IN A MEMORY DEVICE}

본 발명은 일반적으로 메모리(memory)에 관한 것으로 특히 특별한 실시예에 있어서 본 발명은 비휘발성 메모리(non-volatile memory)에 관한 것이다.

플래시 메모리 디바이스(flash memory device)는 넓은 범위의 전자 응용제품을 위한 비휘발성 메모리(non-volatile memory)의 대중적인 소스로서 개발되었다. 플래시 메모리 디바이스는 전형적으로 높은 메모리 밀도, 높은 신뢰성, 그리고 낮은 전력 소모를 허용하는 1-트랜지스터 메모리 셀(one-transistor memory cell)을 이용한다. 플래시 메모리에 대한 일반적인 사용은 퍼스널 컴퓨터(personal computer), 플래시 드라이브(flash drive), 디지털 카메라(digital camera), 그리고 셀룰러 전화기(cellular telephone)를 포함한다. 기본 입/출력 시스템(BIOS : basic input/output system)와 같은 프로그램 코드 및 시스템 데이터는 전형적으로 퍼스널 컴퓨터 시스템에서 사용하기 위해 플래시 메모리 디바이스에 저장된다.

도 1은 전형적인 종래 기술 프로그래밍과 검증 동작의 V_WL 대 시간의 플롯(plot)을 도시한다. 도면은 워드 라인 전압 V_WL으로서 타겟 메모리 셀(target memory cell)에 인가되는 일련의 증분식으로(incrementally) 증가하는 프로그래밍 펄스(programming pulse)(101)를 도시한다. 프로그래밍 펄스는 타겟 메모리 셀의 플로팅 게이트(floating gate)상의 전하 레벨(charge level)을 증가시키며, 이에 의해 셀의 임계 전압(V_t)을 증가시킨다. 각각의 프로그래밍 펄스(101)에 뒤이어, 검증 펄스(102)는 셀의 임계 전압이 타겟 프로그램된 레벨까지 증가되었는지를 결정하기 위해 V_vfy 레벨에서 발생한다.

프로그래밍에 뒤이어, 메모리 셀은 전하 손실의 여러 행태를 경험할 수 있다. 이들은 단일 비트 전하 손실, 본질적인 전하 손실(intrinsic charge loss), 그리고 급속 전하 손실(quick charge loss)을 포함한다.

단일 비트 전하 손실은 터널 산화물(tunnel oxide)을 통해 플로팅 게이트로부터 능동 영역(active region)으로 전자 누설(electron leakage)을 나타내는 결함있는 메모리 셀의 결과이다. 이러한 누설은 전형적으로 산화물 결함 또는 트랩 보조 터널링(trap assisted tunneling)에 기인하며 열등한 장기간 데이터 보류(inferior long-term data retention)를 가져온다.

본질적인 전하 손실은 채널 영역 바깥의 터널 산화물 인터페이스 근처 전자 트랩의 디트래핑(detrapping)이다. 본질적인 전하 손실은 고온 스트레스에 의해 가속될 수 있으며 장기간에 걸쳐 일어난다. 트랩 전하(trapped charge)는 초기에 셀(V_t)로 하여금 플로팅 게이트가 프로그램되는 것보다 높게 나타나도록 한다. 이어 프로그래밍 한참 후 이들 전자의 디트래핑은 임계 전압(threshold voltage)에서 한차례 시프트를 야기한다.

급속 전하 손실은 채널 영역 바깥의 터널 산화물 인터페이스 근처 전자 트랩의 디트래핑이며 프로그래밍 펄스에 뒤이어 즉각적인 V_t 시프트를 야기한다. 셀이 검증 동작을 통과할 때, 프로그램된 임계 전압은 터널 산화물내 트랩된 전하로 인해 보다 높게 나타난다. 셀이 프로그램 동작이 완료된 후에 판독될 때, 셀은 채널 영역 밖으로 누설되는 터널 산화물내 전하로 인해 프로그램 검증 동작 동안 획득된 V_t 보다 낮은 V_t를 갖는다. 이것은 주어진 상태에 대해 모든 가능한 임계 전압을 수용하기 위해 V_t 분포(distribution)의 확대를 요구할 수 있다.

도 2는 프로그램되는 타겟 셀의 결과적인 V_t를 도시한다. 도 3에 예시된 바와 같이, 상부 V_t 플롯(212,216)은 최대 임계 전압이고 하부 V_t 플롯(211, 214)은 최소 임계 전압이다. 도 1의 프로그래밍 펄스(101)가 타겟 셀 제어 게이트(target cell control gate)에 인가되기 때문에, V_t(211, 212)은 대략 V_{t _ vfy} 레벨까지 증가한다. 일단 이 레벨에서, 타겟 셀이 검증되고 더 프로그래밍되는 것이 억제된다. 이상적인 V_t(213, 215)은 V_t에서 체류 레벨(staying level)이 도시된다. 그러나, 실제 타겟 셀의 V_t(214, 216)은 최종 프로그래밍 펄스 거의 직 후에 감소되기 시작한다.

도 3은 타겟 프로그램된 상태에 대해 도 1에 도시된 방법으로 프로그램된 메모리 셀의 전형적인 종래 기술 V_t 분포를 예시한다. 도 3에서, 실선(301)이 실제 분포를 나타내는 반면에 점선(300)은 이상적인 분포(300)을 나타낸다. 이상적인 분포(300)의 하단(305)은 도 2의 플롯(213)에 따라서 V_t를 갖는 메모리 셀에 대응하고 이상적인 분포(300)의 상단(310)은 플롯(215)에 따라서 V_t를 갖는 메모리 셀에 대응한다. 유사하게, 실제 분포(301)의 하단(306)은 플롯(214)에 따라서 V_t를 갖는 메모리 셀에 대응하고 실제 분포(301)의 상단(307)은 플롯(216)에 따라서 V_t를 갖는 메모리 셀에 대응한다.

이상적인 분포(300)의 하단에서의 셀은 V_{pgm _ vfy} 에서 검증된다. 프로그래밍 동작과 이들 셀의 뒤이은 억제 후, 분포는 V_QCL 에 동일한 양만큼 음의 방향으로 이동되고 하단 V_t (306)에서 끝난다. 분포에서 이러한 시프트는 실제 하단 V_t (306)에서 시작하고 이상적인 상단 V_t (310)까지 연장되는 확대된 분포를 필요로 할 것이다.

단일 레벨 셀(single level cell : SLC) 메모리 디바이스에서, V_t 분포 확대는 전형적으로 프로그램된 메모리 셀의 판독에 영향을 끼치지 않는다. 그러나, 다중 레벨 셀(multiple level cell : MLC) 메모리 디바이스에서, 상태 분포는 전형적으로 낮은 공급 전압 범위내 모든 상태들에 적합하도록 하기 위해 보다 가까이 이격된다. 따라서, MLC 디바이스에서 V_t 분포를 확대하는 것은 디바이스내에 프로그램가능한 상태의 수를 감소시킬 수 있다. 추가적으로, 확대된 V_t 분포는 중첩될 수 있으며 다른 상태 판독시 에러를 가져온다.

전술한 이유로 인해, 그리고 본 발명의 명세서를 읽고 이해할 때 당업자에게 분명해질 아래에 설명된 다른 이유로 인해, 메모리 디바이스내 전하 손실의 영향을 감소시키기 위한 기술의 필요성이 존재한다.

도 1은 전형적인 종래 기술 프로그래밍 동작의 V_WL 대 시간의 플롯을 도시하는 도면.
도 2는 도 1의 전형적인 종래 기술 프로그래밍 동작 동안 타겟 셀의 실제 그리고 이상적인 V_t 의 플롯을 도시하는 도면.
도 3은, 도 2에 따라서, 급속 전하 손실에 의해 영향을 받은 전형적인 종래 기술 V_t 분포를 도시하는 도면.
도 4는 메모리 어레이의 부분의 일 실시예의 개략적인 다이어그램(diagram)을 도시하는 도면.
도 5는 도 4의 메모리 어레이에 따라서 V_t 분포의 일 실시예를 도시하는 도면.
도 6은 다중 레벨 검증을 포함하는 프로그래밍과 프로그램 검증을 위한 방법의 일 실시예의 흐름도를 도시하는 도면.
도 7은 도 6의 방법에 따라서 프로그램과 검증 펄스를 위한 V_WL 대 시간의 플롯을 도시하는 도면.
도 8은 다중 레벨 검증을 포함하는 프로그래밍과 프로그램 검증을 위한 방법의 대안적인 실시예의 흐름도를 도시하는 도면.
도 9는 메모리 시스템의 일 실시예의 블록도를 도시하는 도면.

본 발명의 이어지는 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면에 대해 참조 번호가 표기되었으며, 예시로서, 본 발명이 실행될 수 있는 특정한 실시예가 도시된다. 도면에서, 동일한 참조 번호는 여러 도면에 걸쳐서 실질적으로 유사한 구성요소를 기술한다. 이들 실시예는 당업자가 본 발명을 실행할 수 있도록 충분히 상세히 기술된다. 다른 실시예가 활용될 수 있으며, 논리적, 그리고 전기적 변화가 본 발명의 범주를 벗어남이 없이 이루어질 수도 있다. 따라서, 다음의 상세한 설명은 제한적 의미로서 간주되지 않으며, 본 발명의 범위는 첨부된 청구항과 이들 청구항의 등가물에 의해서만 정의된다.

도 4는 전하 손실 보상을 위한 방법의 일 실시예가 동작할 수 있는 일련의 비휘발성 메모리 셀을 포함하는 NAND 구조 메모리 어레이(401)의 부분의 개략적인 다이어그램을 예시한다. 뒤이은 논의가 NAND 메모리 디바이스를 지칭한다고 하더라도, 본 발명의 실시예는 이러한 구조에 제한되지 않으며 기타 메모리 디바이스 구조에서 사용될 수 있다.

어레이는 연속적인 스트링(404,405)과 같이 종렬로 정렬된 비휘발성 메모리 셀(401)의 어레이(예를 들어, 플로팅 게이트)로 구성된다. 셀(401)의 각각은 각각의 일련의 스트링(404, 405)내 드레인-소스(drain to source)에 결합된다. 다중 일련의 스트링(404, 405)을 가로질러 연결되는 액세스 라인(예를 들어, 워드 라인)(WL0-WL31)은 횡렬로 메모리 셀의 제어 게이트를 바이어스시키기 위해 횡으로 각각의 메모리 셀의 제어 게이트에 연결된다. 비트 라인(BL1, BL2)과 같은 데이터 라인은 스트링에 결합되며 궁극적으로 특별한 비트 라인상의 전류 또는 전압을 감지함으로써 각각의 셀의 상태를 검출하는 (도시되지 않은) 증폭기를 감지하기 위해 연결된다.

메모리 셀의 각각의 일련의 스트링(404, 405)은 소스 선택 게이트(source select gate)(416, 417)에 의해 소스 라인(source line)(406)에 결합되며 드레인 선택 게이트(drain select gate)(412, 413)에 의해 개별적인 비트 라인(BL1, BL2)에 결합된다. 소스 선택 게이트(416, 417)은 제어 게이트에 결합된 소스 선택 게이트 제어 라인 SG(S)(418)에 의해 제어된다. 드레인 선택 게이트(412, 413)는 드레인 선택 게이트 제어 라인 SG(D)(414)에 의해 제어된다.

각각의 메모리 셀은 단일 레벨 셀(SLC) 또는 다중 레벨 셀(MLC)로서 프로그램될 수 있다. 각각의 셀의 임계 전압(V_t)은 셀내에 저장되는 데이터를 표시한다. 예를 들어, SLC에서, 0.5V의 V_t는 프로그램된 셀을 표시할 있는 반면에 -0.5V의 V_t는 삭제된 셀을 표시할 수 있다. MLC는 상이한 상태를 각각 나타내는 다중 V_t 범위를 사용한다. 다중레벨 셀은 셀에 저장된 특정한 전압 범위에 비트 패턴을 할당함으로써 전통적인 플래시 셀의 아날로그 특성의 장점을 취할 수 있다. 이러한 기술은 셀에 할당된 전압 범위의 양에 따라서 셀당 둘 이상의 비트의 저장을 허용한다.

도 5는 어레이의 메모리 셀이, 예를 들어, 00, 01, 10 및 11로 프로그램될 수 있는 4개의 가능한 상태의 V_t 분포의 일 실시예를 예시한다. 본 도면은 각각의 프로그램된 또는 삭제된 상태에서 메모리 셀의 V_t 대 셀의 수를 도시한다.

도 5의 이러한 다이어그램은 논리 11 상태(501)가 최대 음 상태(most negative state)이며 전형적으로 삭제된 상태로서 지칭된다는 것을 도시한다. 논리 10 상태(502)는 최대 양 상태(most positive state)이다. 논리 01 상태(503) 및 논리 00 상태(504)는 최대 음 상태와 최대 양 상태(501, 502) 사이에 위치된다. 도 5의 상태는 본 발명의 실시예가 각각의 임계 전압 분포에 대해 상이한 논리 상태를 할당할 수 있기 때문에 단지 예시를 위한 것이다.

메모리 셀 프로그래밍에서, 메모리 셀의 임계 전압은 하나의 상태(501-504)에서 다른 상태로 이동된다. 예를 들어, 플래시 메모리 셀은 전형적으로 삭제된 상태(501)로부터 프로그램된다. 셀의 임계 전압은 초기 고전압(예를 들어, 대략 16V)에서 시작되어 셀이 원하는 데이터 또는 프로그래밍 알고리즘이 끝났다는 것을 나타내는 타겟(V_t)으로 프로그램될 때까지 스텝 전압(예를 들어, 1.0V)만큼 증가하는 일련의 증분적으로 증가하는 프로그래밍 펄스의 셀 제어 게이트로의 인가에 의해 증가된다.

도 5의 분포는 상태(502-504) 사이의 마진(510,511)에 의해 분리된다. 도 2에 기술된 바와 같이, 분포가 급속 전하 손실을 보충하기 위해 넓어졌다면, 하나의 상태는 다른 상태와 오버랩되어 판독 에러를 야기할 수 있다는 것을 알 수 있다.

도 5의 2 비트 MLC 상태는 단지 예시를 위한 것이다. 프로그래밍과 프로그램 검증을 위한 개시된 실시예는 어떠한 수의 비트에 의해 표시된 어떠한 수의 상태에 대해 사용될 수 있다.

뒤이어 논의된, 프로그램 검증 방법은 종래 기술에서 사용된 고정 검증 레벨 대신에 동적, 검증 레벨을 사용한다. 프로그래밍 동작의 초기 프로그램 검증은 보다 높은 전압이고, 터널 산화물 층에 트랩된 전자로 인해 초기 보다 높은 메모리 셀 임계 전압을 고려할 것이다. 동일한 프로그래밍 동작 동안 뒤이은 검증은 보다 낮은 프로그램 검증 전압일 것이다.

도 6은 급속 전하 손실의 영향을 감소시키기 위한 것과 같이 선택된 메모리 셀의 다중 레벨 검증을 갖는 프로그래밍 및 프로그램 검증을 위한 방법의 일 실시예의 흐름도를 예시한다. 프로그램 검증 전압은 초기에 V_{verify _ QCL} 로 설정된다(601). 이러한 전압은 V_verify + V_QCL로 정의되고 여기서 V_verify 는 전형적으로 프로그래밍 동작을 검증하기 위해 사용될 검증 전압이고 V_QCL는 프로그래밍 펄스가 발생한 후 QCL로 인한 메모리 셀의 V_t 강하이다.

일 실시예에서, V_QCL은 경험적인 실험에 의해 결정된다. 예를 들어, 각각의 프로그램된 전압에 대해 평균 급속 전하 손실은 소정의 수의 메모리 디바이스를 위해 결정될 수 있다. V_verify 와 V_QCL 둘다 상이하게 프로그램된 전압을 위해 상이하며, 따라서 V_{verify _ QCL} 은 상이하게 프로그램된 전압을 위해 다를 것이다.

그 다음 초기 프로그래밍 펄스는 프로그램되도록 선택된 메모리 셀의 제어 게이트에 인가된다(603). 앞서 논의된 바와 같이, 이러한 펄스는 초기 프로그래밍 전압(예를 들어, 16V)이고 그러한 특별한 메모리 셀의 V_t를 증가시킨다. 그 다음 프로그램 검증 동작은 자신의 V_t 가 V_{verify _ QCL} 레벨에 도달하는지를 결정하기 위해 메모리 셀에 대해 수행된다(605).

셀 검증이 통과되면(예를 들어, V_t 가 V_{verify _ QCL} 보다 크거나 동일)(607), 메모리 셀은 적어도 타겟 임계 전압으로 프로그램되었으며 더욱이 프로그래밍이 억제된다(609). 일 실시예에서, 프로그래밍 억제는 선택된 메모리 셀이 공급 전압(예를 들어, V_CC )에 의해 결합되는 비트 라인을 바이어스 시킴으로써 달성될 수 있다. 이것은 메모리 셀의 채널 전압을 증가시키며 더욱이 셀의 V_t 의 증가를 방지한다.

셀의 V_t 가 V_{verify _ QCL} 보다 작으면(607), 메모리 셀은 초기 프로그램 검증 동작을 실패하고 타겟 임계 전압으로 프로그램되지 않았다. 이 경우에, 프로그래밍 전압이 기준 전압(V_{pgm _ QCL}) 보다 작은 지가 결정된다(611). 기준 전압(V_{pgm _ QCL})은 실험과 메모리 디바이스의 기술의 특징 부여를 통해 결정된다. V_{pgm _ QCL}은 프로그램 방해, 급속 전하 손실, 그리고 다른 유해한 플래시 메모리 특성을 감소시키기 위해 선택된다.

프로그래밍 전압이 V_{pgm _ QCL} 보다 작으면, 프로그래밍 전압은 스텝 전압만큼 증분되고(613) 방법은 프로그램 검증 전압이 V_{verify _ QCL} 로 설정되는 초기 스텝으로부터 반복한다. 따라서 프로그래밍되는 메모리 셀은 초기 V_{verify _ QCL} 전압에 대해 다시 검증된다. 일 실시예에서, 프로그래밍 전압은 1V의 스텝 전압만큼 증가된다. 대안적인 실시예는 다른 스텝 전압을 사용할 수 있다.

프로그래밍 전압이 V_{pgm _ QCL} 보다 크거나 동일하면(611), 프로그램 검증 전압은 V_verify 로 설정된다. V_verify 전압은 실질적으로 V_{verify _ QCL} 과 동일하고 QCL 전압(V_QCL) 보다 작으며 실질적으로 전형적인 검증 동작 동안 사용된 공칭 검증 전압(nominal verify voltage)과 동일하다. 일 실시예에서, V_verify 는 4.0V이고 V_QCL은 4.2V의 V_{verify_QCL}을 유발하는 0.2V이다. 대안적인 실시예는 상이한 전압을 사용할 수 있다.

프로그래밍 전압은 스텝 전압(예를 들어, 1.0V)만큼 증가되고(617) 방법은 새로운 프로그래밍 펄스의 선택된 메모리 셀의 제어 게이트(603)로의 인가(603)로부터 반복된다. 방법은 이제 새로운 프로그램 검증 전압으로서 V_verify를 사용한다.

도 7은 도 6의 방법에서 유래하는 프로그래밍과 프로그램 검증 펄스의 플롯을 예시한다. 프로그래밍 펄스(701-706)는 증분 전압(V_step)에 의해 초기 펄스(701)로부터 최종 펄스(706)로 진폭이 증가하는 것으로 도시된다. 초기에, 프로그램 검증 펄스(710-713)는 앞서 기술된 바와 같이 V_{verify _ QCL} 레벨로 존재한다. 일단 프로그래밍 펄스(705)가 기준 전압(예를 들어, V_{pgm _ QCL})보다 큰 진폭을 가진다면, 프로그램 검증 전압은 V_verify로 감소되어 현재의 프로그래밍 동작을 위한 잔여 프로그램 검증 펄스(720, 721)이 V_verify 레벨로 존재하도록 한다. 이것은 선택된 메모리 셀이 프로그램 검증 동작을 통과하거나 프로그래밍 알고리즘이 끝날 때까지 계속된다.

도 8은 급속 전하 손실의 영향을 감소시키기 위해 다중 레벨 검증에 의해 선택된 메모리 셀의 프로그래밍 및 프로그램 검증을 위한 방법의 대안적인 실시예의 흐름도를 예시한다. 본 실시예에서, V_verify의 변화는 도 6의 실시예의 프로그래밍 전압 대신에 다수의 프로그래밍 펄스에 의해 트리거된다.

프로그램 검증 전압은 초기에 V_{verify _ QCL}로 설정된다(801). 이 전압은 V_verify + V_QCL로 정의되고 여기서 V_verify는 전형적으로 프로그래밍 동작을 검증하기 위해 사용될 검증 전압이고 V_QCL는 프로그래밍 펄스가 발생한 후 QCL로 인한 메모리 셀의 V_t 강하이다.

그 다음, 초기 프로그래밍 펄스는 프로그램되도록 선택된 메모리 셀의 제어 게이트(예를 들어, 워드 라인을 바이어스시킴)에 인가된다(803). 전술한 바와 같이, 이러한 펄스는 초기 프로그래밍 전압(예를 들어, 16V)이고 그러한 특별한 메모리 셀의 V_t를 증가시킨다. 그 다음 프로그램 검증 동작은 자신의 V_t 가 V_{verify _ QCL} 레벨에 도달하는지를 결정하기 위해 메모리 셀에 대해 수행된다(805).

셀 검증이 통과되면(예를 들어, V_t 가 V_{verify _ QCL} 보다 크거나 동일)(807), 메모리 셀은 적어도 타겟 임계 전압으로 프로그램되었으며 더욱이 프로그래밍이 억제된다(809). 일 실시예에서, 프로그래밍 억제는 선택된 메모리 셀이 공급 전압(예를 들어, V_CC )에 의해 결합되는 비트 라인을 바이어스 시킴으로써 달성될 수 있다. 이것은 메모리 셀의 채널 전압을 증가시키며 더욱이 셀의 V_t 의 증가를 방지한다.

셀의 V_t 가 V_{verify _ QCL} 보다 작으면(807), 메모리 셀은 초기 프로그램 검증 동작을 실패하고 타겟 임계 전압으로 프로그램되지 않았다. 이 경우에, 프로그래밍 펄스의 수가 특별한 펄스 카운트(예를 들어, N_{pgm _ QCL})에 도달하였는지가 결정된다(811). 기준 펄스 카운트(N_{pgm _ QCL})는 실험과 메모리 디바이스의 기술의 특징 부여를 통해 결정된다. N_{pgm _ QCL}은 프로그램 방해, 급속 전하 손실, 그리고 다른 유해한 플래시 메모리 특성을 감소시키기 위해 선택된다.

펄스 카운트가 N_{pgm _ QCL} 보다 작으면, 프로그래밍 전압은 스텝 전압만큼 증분되고(813) 방법은 프로그램 검증 전압이 V_{verify _ QCL} 로 설정되는 초기 스텝으로부터 반복한다. 따라서 프로그램되는 메모리 셀은 초기 V_{verify _ QCL} 전압에 대해 다시 검증된다. 일 실시예에서, 프로그래밍 전압은 1V의 스텝 전압만큼 증가된다. 대안적인 실시예는 다른 스텝 전압을 사용할 수 있다.

펄스 카운트가 N_{pgm _ QCL} 보다 크거나 동일하면(811), 프로그램 검증 전압은 V_verify로 설정된다(815). V_verify 전압은 실질적으로 V_{verify _ QCL} 과 동일하고 QCL 전압(V_QCL) 보다 작으며 실질적으로 정상적인 검증 동작 동안 사용된 전형적인 검증 전압(typical verify voltage)과 동일하다. 일 실시예에서, V_verify 는 4.0V이고 V_QCL은 4.2V의 V_{verify _ QCL}를 유발하는 0.2V이다. 대안적인 실시예는 상이한 전압을 사용할 수 있다.

프로그래밍 전압은 스텝 전압(예를 들어, 1.0V)만큼 증가되고(817) 방법은 새로운 프로그래밍 펄스의 선택된 메모리 셀의 제어 게이트로의 인가(803)로부터 반복된다. 방법은 이제 새로운 프로그램 검증 전압으로서 V_verify를 사용한다.

도 9는 메모리 디바이스(900)의 기능적인 블록 다이어그램을 예시한다. 메모리 디바이스(900)는 외부 프로세서(910)에 결합된다. 프로세서(910)는 마이크로프로세서 또는 몇몇 다른 유형의 제어기일 수 있다. 메모리 디바이스(900)와 프로세서(910)는 메모리 시스템(920)의 일부를 형성한다. 메모리 디바이스(900)는 본 발명의 이해를 돕는 메모리의 특징에 집중하기 위해 단순화되었다.

메모리 디바이스(900)는 도 3에 앞서 예시된 것과 같이 비휘발성 메모리 셀의 어레이(930)를 포함한다. 메모리 어레이(930)는 워드 라인 행과 비트 라인 열의 줄로 정렬된다. 일 실시예에서, 메모리 어레이(930)의 열은 메모리 셀의 일련의 스트링으로 구성된다. 종래 기술에 잘 알려진 바와 같이, 비트 라인에 대해 셀의 접속은 어레이가 NAND 구조인지, AND 구조인지, 또는 NOR 구조인지를 결정한다.

어드레스 버퍼 회로(940)는 I/O 회로(960)를 통해 제공된 어드레스 신호를 래치(latch)하기 위해 제공된다. 어드레스 신호는 메모리 어레이(930)를 액세스하기 위해 행 디코더(row decoder)(944)와 열 디코더(column decoder)(946)에 의해 수신 및 디코드된다. 본 발명의 이점과 함께, 어드레스 입력 접속의 수가 메모리 어레이(930)의 밀도 및 구조에 달려있다는 것이 당업자에 의해 이해될 것이다. 즉, 어드레스의 수는 증가된 메모리 셀 카운트와 증가된 뱅크 및 블록 카운트 모두에 의해 증가한다.

메모리 디바이스(900)는 감지 증폭기 회로(sensing amplifier circuitry)(950)를 이용하여 메모리 어레이 열(column)에서의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(930) 내의 데이터를 판독한다. 일 실시예에서, 감지 증폭기 회로(950)는 메모리 어레이(930)로부터 데이터의 행을 판독하고 래치(latch)하기 위해 결합된다. 데이터 입력 및 출력 버퍼 회로(960)는 제어기(910)를 갖는 복수의 데이터 접속(962)을 통하여 어드레스 통신과 마찬가지로 양방향 데이터 통신을 위해 포함된다. 기록 회로(955)는 메모리 어레이에 데이터를 기록하기 위해 제공된다.

메모리 제어 회로(970)는 프로세서(910)로부터 제어 접속(972)에 제공된 신호를 디코드한다. 이들 신호는 데이터 판독, 데이터 기록(프로그램), 그리고 삭제 동작을 포함하는 메모리 어레이(930)에 대한 동작을 제어하기 위해 사용된다. 메모리 제어 회로(970)는 메모리 제어 신호를 발생하기 위해 상태 머신(state machine), 시퀀서(sequencer), 또는 몇몇 다른 유형의 제어기일 수 있다. 일 실시예에서, 메모리 제어 회로(970)는 메모리 디바이스에서 급속한 전하 손실의 영향을 감소시키기 위해 본 발명의 실시예의 프로그래밍 및 다중 레벨 프로그램 검증 방법을 실행하도록 구성된다.

도 9에 예시된 플래시 메모리 디바이스는 메모리의 특징의 기본적인 이해를 용이하게 하기 위해 단순화되었다. 당업자는 플래시 메모리의 내부 회로 및 기능의 보다 상세히 이해한다.

결론

요약하면, 하나 이상의 실시예가 프로그래밍 동작 동안 메모리 디바이스내 급속한 전하 손실의 영향을 감소시킬 수 있다. 하나의 이러한 실시예에서, 동적, 다중 레벨 프로그램 검증 전압이 선택된 메모리 셀의 프로그램 검증동안 사용된다. 프로그램 검증 전압은 프로그래밍 후 경험된 전하 손실을 보상하기 위한 것과 같이 초기에 증가된다. 연관된 프로그래밍 펄스의 프로그래밍 전압이 기준 전압 레벨에 도달한 후 또는 프로그래밍 펄스의 수가 소정의 펄스 카운트 임계치에 도달한 후, 프로그램 검증 전압은 보다 낮은 프로그램 검증 전압으로 설정된다.

비록 특정한 실시예가 본 명세서에 예시되고 기술되었지만, 동일한 목적을 달성하기 위해 계산되는 어떠한 설비가 도시된 특정한 실시예를 대체할 수 있다는 것이 당업자에 의해 이해될 것이다. 본 발명의 많은 채택은 당업자에게 분명할 것이다. 따라서, 본 출원은 본 발명의 어떠한 채택 또는 변화를 커버하기 위한 것이다. 본 발명이 후속하는 청구항 및 청구항의 등가물에 의해서만 제한된다는 것은 명백하다.

Claims (20)

1. 메모리 디바이스에서 다중 레벨 프로그램 검증을 위한 방법으로서,
   선택된 메모리 셀에 다수의 프로그래밍 펄스를 인가하는 단계;
   연관된 프로그래밍 펄스의 프로그래밍 전압에 따라 프로그램 검증의 전압이 변하는 각각의 프로그래밍 펄스에 뒤이어 프로그램 검증을 수행하는 단계; 및
   상기 프로그램 검증이 상기 선택된 메모리 셀의 임계 전압이 타겟 전압과 적어도 동일하다는 것을 가리킬 때 상기 선택된 메모리 셀의 프로그래밍을 억제하는 단계를 포함하는, 다중 레벨 프로그램 검증을 위한 방법.
2. 청구항 1에 있어서,
   제 1 프로그램 검증은 뒤이은 프로그램 검증보다 높은 전압을 갖는, 다중 레벨 프로그램 검증을 위한 방법.
3. 청구항 1에 있어서,
   상기 연관된 프로그래밍 펄스의 상기 프로그래밍 전압이 기준 전압보다 크거나 동일한, 다중 레벨 프로그램 검증을 위한 방법.
4. 청구항 3에 있어서,
   상기 기준 전압은 상기 메모리 디바이스의 급속 전하 손실 특성에 따라 결정되는, 다중 레벨 프로그램 검증을 위한 방법.
5. 청구항 3에 있어서,
   증분된 프로그래밍 펄스를 발생하기 위해 스텝 전압만큼 상기 복수의 프로그래밍 펄스의 각각의 뒤이은 프로그래밍 펄스를 증가시키는 단계; 및
   각각의 증분된 프로그래밍 펄스를 상기 기준 전압과 비교하는 단계를 더 포함하는, 다중 레벨 프로그램 검증을 위한 방법.
6. 청구항 4에 있어서,
   초기 프로그램 검증 전압은 상기 메모리 디바이스의 상기 급속 전하 손실 특성에 따라 결정되는, 다중 레벨 프로그램 검증을 위한 방법.
7. 청구항 1에 있어서,
   상기 복수의 프로그래밍 펄스를 인가하는 단계는, 상기 선택된 메모리 셀의 제어 게이트에 일련의 프로그래밍 펄스를 인가하는 단계를 포함하고, 상기 일련의 프로그래밍 펄스의 각각의 프로그래밍 펄스는 상기 일련의 프로그래밍 펄스 내의 선행하는 프로그래밍 펄스를 초과하여 스텝 전압만큼 증가하고, 상기 프로그램 검증은 제 1 전압을 포함하고,
   상기 방법은,
   프로그래밍 펄스가 기준 프로그래밍 전압과 적어도 동일한 후에 각각의 뒤이은 프로그램 검증을 위해 상기 제 1 전압을 제 2 전압으로 감소시키는 단계를 더 포함하는, 다중 레벨 프로그램 검증을 위한 방법.
8. 청구항 7에 있어서,
   상기 제 1 전압을 감소시키는 단계는 상기 제 1 전압으로부터 급속 전하 손실 전압을 감산하는 단계를 포함하는, 다중 레벨 프로그램 검증을 위한 방법.
9. 청구항 7에 있어서,
   상기 제 1 전압을 상기 제 2 전압으로 감소시키는 단계는 상기 프로그래밍 펄스가 상기 기준 프로그래밍 전압과 동일하거나 이보다 클 때 행해지는, 다중 레벨 프로그램 검증을 위한 방법.
10. 청구항 7에 있어서,
    각각의 프로그램 검증은 상기 제 1 전압이나 상기 제 2 전압 중 하나에서 전압 펄스를 포함하는, 다중 레벨 프로그램 검증을 위한 방법.
11. 삭제
12. 삭제
13. 복수의 메모리 셀을 포함하는 메모리 어레이; 및
    상기 메모리 어레이의 동작을 제어하기 위해 상기 메모리 어레이에 결합된 제어 회로를 포함하고,
    상기 제어 회로는 기준 전압과 적어도 동일한 프로그래밍 전압에 따라 조절되는 동적 프로그램 검증 전압의 발생을 제어하도록 구성되고,
    상기 기준 전압은 상기 메모리 디바이스의 급속 전하 손실 특성에 따라 결정되고, 상기 제어 회로는 일련의 증가하는 프로그래밍 전압의 발생을 제어하도록 추가적으로 구성되고, 프로그램 검증 전압이 각각의 프로그래밍 전압에 뒤이어 나오고, 상기 제어 회로는 타겟 전압에 적어도 동일한 임계 전압을 갖는 메모리 셀들의 프로그래밍을 억제하도록 구성되는, 메모리 디바이스.
14. 청구항 13에 있어서,
    상기 메모리 어레이는 NAND 구조로 조직화되는, 메모리 디바이스.
15. 청구항 13에 있어서,
    상기 제어 회로는 상기 프로그래밍 전압이 상기 기준 전압과 동일하거나 이를 초과할 때 초기 프로그램 검증 전압보다 작은 제 2 프로그램 검증 전압의 발생을 제어하도록 추가적으로 구성되는, 메모리 디바이스.
16. 삭제
17. 청구항 13에 있어서,
    상기 제어 회로는 상기 기준 전압과 동일하거나 이것보다 큰 상기 프로그래밍 전압에 따라 상기 프로그램 검증 전압을 감소시키고 상기 프로그래밍 전압을 증가시키는 단계를 제어하도록 추가적으로 구성되는, 메모리 디바이스.
18. 삭제
19. 메모리 시스템의 동작을 제어하도록 구성된 제어기; 및
    상기 제어기에 결합된 메모리 디바이스를 포함하는 메모리 시스템으로서,
    상기 메모리 디바이스는,
    복수의 메모리 셀을 포함하는 메모리 어레이; 및
    상기 메모리 어레이에 결합되고 상기 메모리 어레이의 동작을 제어하도록 구성된 메모리 제어 회로를 포함하고, 프로그래밍 동작을 제어하도록 구성된 상기 메모리 제어 회로는 각각의 프로그래밍 펄스에 뒤이어 프로그램 검증 펄스를 갖는 일련의 증분식으로 증가하는 프로그래밍 펄스를 포함하고, 상기 제어 회로는 프로그래밍 펄스가 기준 전압과 적어도 동일할 때를 결정하고 초기 프로그램 검증 전압으로부터 뒤이은 프로그램 검증 펄스의 전압을 감소시키도록 구성되고,
    상기 메모리 제어 회로는 상기 프로그래밍 펄스를 증가시키고 상기 프로그래밍 펄스가 상기 기준 전압보다 작을 때 상기 뒤이은 프로그램 검증 펄스의 전압을 감소시키기 않도록 추가적으로 구성되는, 메모리 시스템.
20. 메모리 시스템의 동작을 제어하도록 구성된 제어기; 및
    상기 제어기에 결합된 메모리 디바이스를 포함하는 메모리 시스템으로서,
    상기 메모리 디바이스는,
    복수의 메모리 셀을 포함하는 메모리 어레이; 및
    상기 메모리 어레이에 결합되고 상기 메모리 어레이의 동작을 제어하도록 구성된 메모리 제어 회로를 포함하고, 프로그래밍 동작을 제어하도록 구성된 상기 메모리 제어 회로는 각각의 프로그래밍 펄스에 뒤이어 프로그램 검증 펄스를 갖는 일련의 증분식으로 증가하는 프로그래밍 펄스를 포함하고, 상기 제어 회로는 프로그래밍 펄스가 기준 전압과 적어도 동일할 때를 결정하고 초기 프로그램 검증 전압으로부터 뒤이은 프로그램 검증 펄스의 전압을 감소시키도록 구성되고,
    상기 메모리 제어 회로는 프로그램되는 메모리 셀의 임계 전압이 상기 초기 프로그램 검증 전압보다 작은 경우에만 상기 프로그래밍 펄스가 상기 기준 전압과 적어도 동일한 때를 결정하도록 추가적으로 구성되는, 메모리 시스템.

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