JP2021101401A - 半導体記憶装置 - Google Patents

Abstract

【課題】書き込み速度の低下を抑制し且つ閾値分布の広がりと偏りを抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数のメモリセルと、ワード線と、コントローラとを含む。複数のメモリセルの各々は、複数ビットのデータを記憶することが出来る。ワード線は、複数のメモリセルに接続される。コントローラは、複数のプログラムループを含む書き込み動作を実行する。書き込み動作においてコントローラは、初回のプログラムループのプログラム動作において、ワード線に第１プログラム電圧ＶＰＧＭｉｎｉｔを印加し、２回目のプログラムループのプログラム動作において、第１の場合にワード線に第２プログラム電圧ＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ１を印加し、第２の場合にワード線に第３プログラム電圧ＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ２を印加する。第１及び第２プログラム電圧の差は、第１及び第３プログラム電圧の差と異なる。
【選択図】図１２

Description

実施形態は、半導体記憶装置に関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

米国特許第９６９１４８６号明細書

書き込み速度の低下を抑制し且つ閾値分布の広がりと偏りを抑制すること。

実施形態の半導体記憶装置は、複数のメモリセルと、ワード線と、コントローラとを含む。複数のメモリセルの各々は、複数ビットのデータを記憶することが出来る。ワード線は、複数のメモリセルに接続される。コントローラは、複数のプログラムループを含む書き込み動作を実行する。複数のプログラムループの各々は、プログラム動作とベリファイ動作とを含む。書き込み動作においてコントローラは、初回のプログラムループのプログラム動作において、ワード線に第１プログラム電圧を印加し、２回目のプログラムループのプログラム動作において、第１の場合にワード線に第２プログラム電圧を印加し、第２の場合にワード線に第３プログラム電圧を印加する。第１プログラム電圧と第２プログラム電圧との差は、第１プログラム電圧と第３プログラム電圧との差と異なる。

実施形態に係る半導体記憶装置の構成例を示すブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるロウデコーダモジュールの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるセンスアンプモジュールの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置においてメモリセルトランジスタに適用されるデータの割り付けの一例を示す概略図。 実施形態に係る半導体記憶装置の書き込み動作の流れの概要を示すタイミングチャート。 実施形態に係る半導体記憶装置の書き込み動作における初回のプログラムループによるメモリセルトランジスタの閾値分布の変化の一例を示す閾値分布図。 実施形態に係る半導体記憶装置の書き込み動作の流れの具体例を示すフローチャート。 実施形態に係る半導体記憶装置の書き込み動作におけるセル疲弊が低い場合の処理の一例を示すタイミングチャート。 実施形態に係る半導体記憶装置の書き込み動作におけるセル疲弊が低い場合のメモリセルトランジスタの閾値分布の変化の一例を示す閾値分布図。 実施形態に係る半導体記憶装置の書き込み動作におけるセル疲弊が高い場合の処理の一例を示すタイミングチャート。 実施形態に係る半導体記憶装置の書き込み動作におけるセル疲弊が高い場合のメモリセルトランジスタの閾値分布の変化の一例を示す閾値分布図。 実施形態の比較例に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布の一例を示す閾値分布図。 実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布の一例を示す閾値分布図。 実施形態の第１変形例に係る半導体記憶装置の書き込み動作におけるセル疲弊が高い場合の処理の一例を示すタイミングチャート。 実施形態の第２変形例に係る半導体記憶装置の書き込み動作におけるセル疲弊が高い場合の処理の一例を示すタイミングチャート。 実施形態の第３変形例に係る半導体記憶装置の書き込み動作の一例を示すフローチャート。 実施形態の第３変形例に係る半導体記憶装置の書き込み動作におけるセル疲弊が高い場合の処理の一例を示すタイミングチャート。 実施形態の第４変形例に係る半導体記憶装置の書き込み動作の一例を示すフローチャート。 実施形態の第４変形例に係る半導体記憶装置の書き込み動作におけるセル疲弊が高い場合の処理の一例を示すタイミングチャート。 実施形態に係る半導体記憶装置の書き込み動作におけるセル疲弊が高い場合のベリファイ電圧の一例を示す概略図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［１］実施形態
以下に、実施形態に係る半導体記憶装置１について説明する。

［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。

メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合を含み、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。

半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。

コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれであるかをメモリコントローラ２に通知する信号である。レディ状態は半導体記憶装置１が命令を受け付ける状態であり、ビジー状態は半導体記憶装置１が、命令を受け付けない状態である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。

以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

［１−１−２］半導体記憶装置１の回路構成
（メモリセルアレイ１０の回路構成について）
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明されたメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。

（ロウデコーダモジュール１５の回路構成について）
図３は、実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１５の回路構成の一例を示している。図３に示すように、ロウデコーダモジュール１５は、例えばロウデコーダＲＤ０〜ＲＤｎを含み、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介してドライバモジュール１４に接続される。

以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に注目して、ロウデコーダＲＤの詳細な回路構成について説明する。ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０〜ＴＲ１７を含んでいる。

ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。言い換えると、転送ゲート線ｂＴＧには、転送ゲート線ＴＧの反転信号が入力される。

トランジスタＴＲ０〜ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０〜ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに共通接続される。トランジスタＴＲ１３〜ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに共通接続される。また、各トランジスタＴＲは、ドライバモジュール１４から配線された信号線と、対応するブロックＢＬＫに設けられた配線との間に接続される。

具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに共通接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。

つまり、信号線ＣＧ０〜ＣＧ７は、複数のブロックＢＬＫ間で共有されたグローバルワード線として使用され、ワード線ＷＬ０〜ＷＬ７は、ブロック毎に設けられたローカルワード線として使用される。また、信号線ＳＧＤＤ０〜ＳＧＤＤ３並びにＳＧＳＤは、複数のブロックＢＬＫ間で共有されたグローバル転送ゲート線として使用され、選択ゲート線ＳＧＤ０〜ＳＧＤ３並びにＳＧＳは、ブロック毎に設けられたローカル転送ゲート線として使用される。

以上の構成によりロウデコーダモジュール１５は、ブロックＢＬＫを選択することが出来る。具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。

尚、以上で説明したロウデコーダモジュール１５の回路構成はあくまで一例であり、適宜変更され得る。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計される。

（センスアンプモジュール１６の回路構成について）
図４は、実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６の回路構成の一例を示している。図４に示すように、各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、論理回路ＬＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含んでいる。

ビット線接続部ＢＬＨＵは、関連付けられたビット線ＢＬとセンスアンプ部ＳＡとの間に接続された高耐圧のトランジスタを含む。センスアンプ部ＳＡ、論理回路ＬＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、バスＬＢＵＳに共通接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信することが出来る。

各センスアンプ部ＳＡには、例えばシーケンサ１３によって生成された制御信号ＳＴＢが入力される。そして、センスアンプ部ＳＡは、制御信号ＳＴＢがアサートされたタイミングに基づいて、関連付けられたビット線ＢＬに読み出されたデータが“０”であるか“１”であるかを判定する。つまり、センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいて、選択されたメモリセルの記憶するデータを判定する。

論理回路ＬＣは、共通のバスＬＢＵＳに接続されたラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬに保持されたデータを用いて様々な論理演算を実行する。具体的には、論理回路ＬＣは、２個のラッチ回路に保持されたデータを用いて、ＡＮＤ演算、ＯＲ演算、ＮＡＮＤ演算、ＮＯＲ演算、ＥＸＮＯＲ演算等を実行することが出来る。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのそれぞれは、データを一時的に保持する。ラッチ回路ＸＤＬは、半導体記憶装置１の入出力回路とセンスアンプユニットＳＡＵとの間のデータＤＡＴの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。半導体記憶装置１は、少なくともラッチ回路ＸＤＬが空いていればレディ状態になることが出来る。

図５は、実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵの回路構成の一例を示している。図５に示すように、例えば、センスアンプ部ＳＡはトランジスタ２０〜２７並びにキャパシタ２８を含み、ビット線接続部ＢＬＨＵはトランジスタ２９を含んでいる。トランジスタ２０は、Ｐ型のＭＯＳトランジスタである。トランジスタ２１〜２７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタ２９は、トランジスタ２０〜２７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。

トランジスタ２０のソースは、電源線に接続される。トランジスタ２０のドレインは、ノードＮＤ１に接続される。トランジスタ２０のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。トランジスタ２１のドレインは、ノードＮＤ１に接続される。トランジスタ２１のソースは、ノードＮＤ２に接続される。トランジスタ２１のゲートには、制御信号ＢＬＸが入力される。トランジスタ２２のドレインは、ノードＮＤ１に接続される。トランジスタ２２のソースは、ノードＳＥＮに接続される。トランジスタ２２のゲートには、制御信号ＨＬＬが入力される。

トランジスタ２３のドレインは、ノードＳＥＮに接続される。トランジスタ２３のソースは、ノードＮＤ２に接続される。トランジスタ２３のゲートには、制御信号ＸＸＬが入力される。トランジスタ２４のドレインは、ノードＮＤ２に接続される。トランジスタ２４のゲートには、制御信号ＢＬＣが入力される。トランジスタ２５のドレインは、ノードＮＤ２に接続される。トランジスタ２５のソースは、ノードＳＲＣに接続される。トランジスタ２５のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。

トランジスタ２６のソースは、接地される。トランジスタ２６のゲートは、ノードＳＥＮに接続される。トランジスタ２７のドレインは、バスＬＢＵＳに接続される。トランジスタ２７のソースは、トランジスタ２６のドレインに接続される。トランジスタ２７のゲートには、制御信号ＳＴＢが入力される。キャパシタ２８の一方電極は、ノードＳＥＮに接続される。キャパシタ２８の他方電極には、クロックＣＬＫが入力される。

トランジスタ２９のドレインは、トランジスタ２４のソースに接続される。トランジスタ２９のソースは、ビット線ＢＬに接続される。トランジスタ２９のゲートには、制御信号ＢＬＳが入力される。

ラッチ回路ＳＤＬは、例えばインバータ３０及び３１、並びにＮ型のＭＯＳトランジスタ３２及び３３を含んでいる。インバータ３０の入力ノードはノードＳＬＡＴに接続され、インバータ３０の出力ノードはノードＳＩＮＶに接続される。インバータ３１の入力ノードはノードＳＩＮＶに接続され、インバータ３１の出力ノードはノードＳＬＡＴに接続される。トランジスタ３２の一端はノードＳＩＮＶに接続され、トランジスタ３２の他端はバスＬＢＵＳに接続され、トランジスタ３２のゲートには制御信号ＳＴＩが入力される。トランジスタ３３の一端はノードＳＬＡＴに接続され、トランジスタ３３の他端はバスＬＢＵＳに接続され、トランジスタ３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＳＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＳＩＮＶにおいて保持されるデータはノードＳＬＡＴに保持されるデータの反転データに相当する。

ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様である。例えば、ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを保持し、ノードＡＩＮＶにおいてその反転データを保持する。また、例えば、ラッチ回路ＡＤＬのトランジスタ３２のゲートには制御信号ＡＴＩが入力され、ラッチ回路ＡＤＬのトランジスタ３３のゲートには制御信号ＡＴＬが入力される。ラッチ回路ＢＤＬ、ＣＤＬ、及びＸＤＬの説明は省略する。

以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタ２０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、及びＢＬＳ、並びにクロックＣＬＫのそれぞれは、例えばシーケンサ１３によって生成される。

尚、実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６は、以上で説明した回路構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプユニットＳＡＵ内の論理回路ＬＣは、センスアンプユニットＳＡＵ内のラッチ回路のみで論理演算を実行することが可能であれば省略されても良い。

［１−１−３］データの記憶方式について
実施形態に係る半導体記憶装置１では、１つのメモリセルトランジスタＭＴが記憶することが可能なデータのビット数に応じて、閾値分布が複数設定される。各メモリセルトランジスタＭＴの閾値電圧は、書き込まれるデータの種類に応じて、複数の閾値分布のうちいずれかの領域に配置される。以下では、互いに異なるデータが割り当てられた複数の閾値分布の各々のことを、“ステート”と呼ぶ
図６は、実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値分布、読み出し電圧、及びベリファイ電圧の一例を示している。尚、以下で参照される閾値分布図において、縦軸のＮＭＴｓはメモリセルトランジスタＭＴの個数に対応し、横軸のＶｔｈはメモリセルトランジスタＭＴの閾値電圧に対応している。

図６に示すように、実施形態に係る半導体記憶装置１では、例えば複数のメモリセルトランジスタＭＴによって８種類の閾値分布が形成される。この８種類の閾値分布は、例えば、閾値電圧の低い方から順に、それぞれ“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、“Ｇ”ステートと呼ばれる。“Ｅｒ”ステートは、メモリセルトランジスタＭＴの消去状態に対応している。“Ａ”ステート〜“Ｇ”ステートのそれぞれは、メモリセルトランジスタＭＴにデータが書き込まれた状態に対応している。

そして、“Ｅｒ”ステート〜“Ｇ”ステートのそれぞれには、互いに異なる３ビットデータが割り当てられ、隣り合う２つのステート間では１ビットデータのみが異なるように設定される。このように、１つのメモリセルトランジスタに対して３ビットデータを記憶させる方法は、例えばＴＬＣ（Triple-Level Cell）方式と呼ばれる。以下に、８種類の閾値分布に対するデータの割り付けの一例を羅列する。

“Ｅｒ”ステート：“１１１（上位ビット／中位ビット／下位ビット）”データ
“Ａ”ステート：“１１０”データ
“Ｂ”ステート：“１００”データ
“Ｃ”ステート：“０００”データ
“Ｄ”ステート：“０１０”データ
“Ｅ”ステート：“０１１”データ
“Ｆ”ステート：“００１”データ
“Ｇ”ステート：“１０１”データ。

隣り合うステート間のそれぞれには、書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ベリファイ電圧ＡＶが“Ｅｒ”ステートと“Ａ”ステートとの間に設定され、ベリファイ電圧ＢＶが“Ａ”ステートと“Ｂ”ステートとの間に設定され、ベリファイ電圧ＣＶが“Ｂ”ステートと“Ｃ”ステートとの間に設定され、ベリファイ電圧ＤＶが“Ｃ”ステートと“Ｄ”ステートとの間に設定され、ベリファイ電圧ＥＶが“Ｄ”ステートと“Ｅ”ステートとの間に設定され、ベリファイ電圧ＦＶが“Ｅ”ステートと“Ｆ”ステートとの間に設定され、ベリファイ電圧ＧＶが“Ｆ”ステートと“Ｇ”ステートとの間に設定される。書き込み動作において半導体記憶装置１は、あるデータを記憶させるメモリセルトランジスタＭＴの閾値電圧が当該データに対応するベリファイ電圧を超えたことを検知すると、当該メモリセルトランジスタＭＴに対するプログラムを完了する。

また、隣り合うステート間のそれぞれには、読み出し動作で使用される読み出し電圧が設定される。具体的には、“Ｅｒ”ステートと“Ａ”ステートとの間に読み出し電圧ＡＲが設定され、“Ａ”ステートと“Ｂ”ステートとの間に読み出し電圧ＢＲが設定され、“Ｂ”ステートと“Ｃ”ステートとの間に読み出し電圧ＣＲが設定され、“Ｃ”ステートと“Ｄ”ステートとの間に読み出し電圧ＤＲが設定され“Ｄ”ステートと“Ｅ”ステートとの間に読み出し電圧ＥＲが設定され“Ｅ”ステートと“Ｆ”ステートとの間に読み出し電圧ＦＲが設定され“Ｆ”ステートと“Ｇ”ステートとの間に読み出し電圧ＧＲが設定される。また、“Ｇ”ステートよりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。

読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲは、それぞれ“Ｅｒ”ステートと“Ａ”ステート以上との区別と、“Ａ”ステート以下と“Ｂ”ステート以上との区別と、“Ｂ”ステート以下と“Ｃ”ステート以上との区別と、“Ｃ”ステート以下と“Ｄ”ステート以上との区別と、“Ｄ”ステート以下と“Ｅ”ステート以上との区別と、“Ｅ”ステート以下と“Ｆ”ステート以上との区別と、“Ｆ”ステート以下と“Ｇ”ステート以上との区別と、に使用される。ゲートに読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。読み出し動作において半導体記憶装置１は、読み出し電圧を用いてメモリセルトランジスタＭＴが分布するステートを判定することによって、読み出しデータを確定させる。

例えば、図６に示されたデータの割り付けが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧ＡＲ及びＥＲのそれぞれを用いた読み出し動作によって確定する。中位ビットで構成される１ページデータ（中位ページデータ）は、読み出し電圧ＢＲ、ＤＲ及びＦＲのそれぞれを用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧ＣＲ及びＧＲのそれぞれを用いた読み出し動作によって確定する。複数の読み出し電圧が使用されるページの読み出し動作では、論理回路ＬＣが演算処理を適宜実行する。

尚、以上で説明した１つのメモリセルトランジスタＭＴが記憶するデータのビット数は一例であり、これに限定されない。例えば、メモリセルトランジスタＭＴには、１ビット、２ビット、又は４ビット以上のデータが記憶されても良い。半導体記憶装置１では、メモリセルトランジスタＭＴが記憶するビット数に応じて、形成される閾値分布の数や、読み出し電圧、読み出しパス電圧、ベリファイ電圧等が適宜設定され得る。

［１−２］半導体記憶装置１の動作
次に、実施形態に係る半導体記憶装置の動作について説明する。以下の説明では、選択されたワード線ＷＬのことをＷＬｓｅｌと呼ぶ。ワード線ＷＬに電圧が印加されることは、ドライバモジュール１４が信号線ＣＧ及びロウデコーダモジュール１５を介して当該配線に電圧を印加することに対応している。

［１−２−１］書き込み動作の概要
まず、実施形態に係る半導体記憶装置１における書き込み動作の概要について説明する。図７は、第１実施形態に係る半導体記憶装置１における書き込み動作の流れの概要の一例を示している。図７に示すように、半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。本例における書き込み動作は、Ｎ回（Ｎは２以上の整数）のプログラムループを含んでいる。書き込み動作におけるプログラムループの回数は、メモリセルトランジスタＭＴの疲弊状態（以下、セル疲弊と呼ぶ）に応じて変わり得る。プログラムループは、プログラム動作（“Program”）とベリファイ動作（“Verify”）とを含んでいる。以下に、プログラム動作とベリファイ動作とについて簡潔に説明する。

プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。プログラム動作において、選択されたセルユニットＣＵ内のメモリセルトランジスタＭＴは、センスアンプユニットＳＡＵ内に保持された書き込みデータに基づいて、プログラム対象（program-target）又はプログラム禁止（program-inhibit）に設定される。具体的には、センスアンプユニットＳＡＵ内で保持された書き込みデータに対応するステート（以下、書き込みステートと呼ぶ）の閾値電圧に到達していないメモリセルトランジスタＭＴが、プログラム対象に設定される。一方で、書き込みステートの閾値電圧に到達しているメモリセルトランジスタＭＴが、プログラム禁止に設定される。

プログラム動作では、ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加される。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な高電圧である。ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加されると、ワード線ＷＬｓｅｌに接続され且つプログラム対象のビット線ＢＬに接続されたメモリセルトランジスタＭＴの閾値電圧が上昇する。一方で、ワード線ＷＬｓｅｌに接続され且つプログラム禁止のビット線ＢＬに接続されたメモリセルトランジスタＭＴの閾値電圧の上昇は、例えばセルフブースト技術によって抑制される。シーケンサ１３は、プログラム動作が終了すると、ベリファイ動作に移行する。

ベリファイ動作では、ベリファイ電圧ＶＣＧを用いた読み出し動作が実行される。そして、選択されたセルユニットＣＵ内のメモリセルトランジスタＭＴの閾値電圧が、書き込みステートの閾値電圧に達したか否かが判定される。ベリファイ電圧ＶＣＧは、例えばベリファイ電圧ＡＶ〜ＧＶのいずれかに対応している。各センスアンプユニットＳＡＵが閾値電圧の判定に使用するベリファイ電圧ＶＣＧは、各センスアンプユニットＳＡＵ内のラッチ回路に保持されたデータに基づいて決定される。ベリファイ読み出しによって、書き込みステートの閾値電圧に到達したことが確認されたメモリセルトランジスタＭＴは、ベリファイにパスしたものと判定される。各センスアンプユニットＳＡＵは、書き込みステートのベリファイ結果を、内部のいずれかのラッチ回路に保持する。

書き込み動作において、プログラム電圧ＶＰＧＭは、例えばプログラムループが繰り返される度にステップアップされる。つまり、ワード線ＷＬｓｅｌに印加されるプログラム電圧ＶＰＧＭは、実行されたプログラムループの回数に応じて高くなる。以下では、プログラム電圧ＶＰＧＭのステップアップ量のことをステップアップ電圧ＤＶＰＧＭとも呼ぶ。ステップアップ電圧ＤＶＰＧＭは、任意の値に設定され得る。各プログラムループのベリファイ動作において、ベリファイが実行されるステートの種類及び数は、プログラムループの進行に応じて適宜変更され得る。

また、半導体記憶装置１は、プログラムループの後に検出動作（“Detection”）を適宜実行する。検出動作においてシーケンサ１３は、ベリファイ動作による読み出し結果に基づいて、書き込みステート毎に書き込みが完了したメモリセルトランジスタＭＴの数をカウントする。そして、シーケンサ１３は、当該ステートの書き込みが完了したか否かを判定する。プログラムループの繰り返しにおいてシーケンサ１３は、例えば“Ａ”ステート〜“Ｇ”ステートのベリファイにパスしていないメモリセルトランジスタＭＴの数が所定の数を下回ったことを検知すると、書き込み動作を終了する。

実施形態に係る半導体記憶装置１において、シーケンサ１３は、少なくとも初回のプログラムループ（“1st Loop”）と２回目のプログラムループ（“2nd Loop”）との間に検出動作を実行する。そして、シーケンサ１３は、初回のプログラムループの後に実行した検出動作の結果に基づいて、２回目以降のプログラムループの処理方法を変更し得る。

ここで、本動作に関連するメモリセルトランジスタＭＴの特性の一例について、図８を用いて説明する。以下では、初回のプログラムループで使用されるプログラム電圧ＶＰＧＭのことを、ＶＰＧＭｉｎｉｔと呼ぶ。図８は、実施形態に係る半導体記憶装置１の書き込み動作における初回のプログラムループによるメモリセルトランジスタＭＴの閾値分布の変化の一例を示している。図８（１）〜（３）は、書き込み対象のセルユニットＣＵにおけるセル疲弊が低程度（low）、中程度（middle）、高程度（High）である場合にそれぞれ対応している。また、図８（１）〜（３）のそれぞれは、初回のプログラムループで同じプログラム電圧ＶＰＧＭｉｎｉｔが使用された場合の閾値電圧の変化を示している。

図８（１）に示すように、プログラム電圧ＶＰＧＭは、例えばセル疲弊が低程度である場合において、初回のプログラムループによって書き込み対象のメモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＡＶを超えて且つ読み出し電圧ＢＲよりも低くなるように設定される。セル疲弊が低程度である場合の閾値電圧の上昇幅（以下、Ｖｔｈシフトとも呼ぶ）を、“小”と定義する。図８（２）に示すように、セル疲弊が中程度になると、初回のプログラムループによるメモリセルトランジスタＭＴのＶｔｈシフトが大きくなる（Ｖｔｈシフト：中）。図８（３）に示すように、セル疲弊が高程度になると、メモリセルトランジスタＭＴのＶｔｈシフトがさらに大きくなる（Ｖｔｈシフト：大）。

このように、プログラム動作におけるメモリセルトランジスタＭＴのＶｔｈシフトは、セル疲弊に応じて変化する。具体的には、セル疲弊が高くなるほど、メモリセルトランジスタＭＴのＶｔｈシフトが大きくなる。

初回のプログラムループにおけるＶｔｈシフトが大きくなると、“Ａ”ステート書き込みのメモリセルトランジスタＭＴにおける過書き込みが、初回のプログラムループによって発生し得る。言い換えると、書き込み対象のメモリセルトランジスタＭＴの閾値電圧が、初回のプログラムループによって読み出し電圧ＢＲを超える可能性がある。尚、本明細書では、“Ａ”ステート書き込みのメモリセルトランジスタＭＴのうち、例えばベリファイ電圧ＡＶを超えたメモリセルトランジスタＭＴの個数がある値を超えたときに、過書き込みが発生したものと仮定する。

実施形態に係る半導体記憶装置１は、例えば過書き込みが発生したことを初回のプログラムループの後の検出動作で検出し、２回目以降のプログラムループの処理方法を変更する。図９は、実施形態に係る半導体記憶装置１の書き込み動作におけるフローチャートの一例を示している。図９に示すように、書き込み動作においてシーケンサ１３は、ステップＳ１０〜Ｓ１８の処理を実行し得る。

具体的には、まずシーケンサ１３は、初回のプログラムループ（１ｓｔプログラムループ）を実行する（ステップＳ１０）。続けて、シーケンサ１３は、検出動作を実行する（ステップＳ１１）。次に、シーケンサ１３は、検出動作の結果に基づいて、“Ａ”ベリファイにパスしたメモリセルトランジスタＭＴの数（“Ａ”パスセル数）が、所定の閾値ＮＴを超えたか否かを確認する（ステップＳ１２）。

“Ａ”パスセル数が閾値ＮＴ以下である場合（ステップＳ１２、ＮＯ）、シーケンサ１３は、ＶＰＧＭ＝ＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ１の処理を実行する。すなわち、プログラム電圧ＶＰＧＭが、ＤＰＶＧＭ１だけステップアップされる（ステップＳ１３）。

一方で、“Ａ”パスセル数が閾値ＮＴを超えている場合（ステップＳ１２、ＹＥＳ）、シーケンサ１３は、ＶＰＧＭ＝ＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ２の処理を実行する。すなわち、プログラム電圧ＶＰＧＭが、ＤＰＶＧＭ２だけステップアップされる（ステップＳ１４）。ＤＶＰＧＭ２は、ゼロ以上且つＤＶＰＧＭ１未満の値である。さらに、シーケンサ１３は、ＡＶ＝ＡＶＰの処理を実行する。すなわち、“Ａ”ステートのベリファイに使用される電圧が、ベリファイ電圧ＡＶＰに設定される（ステップＳ１５）。ＡＶＰは、書き込み動作の開始時のベリファイ電圧ＡＶよりも高く且つ読み出し電圧ＢＲよりも低い電圧である。

ステップＳ１３又はＳ１５の処理の後に、シーケンサ１３は、２回目のプログラムループ（Ｎｔｈプログラムループ）を実行する（ステップＳ１６）。そして、シーケンサ１３は、全てのステートのベリファイにパスしたか否かを確認する（ステップＳ１７）。

全てのステートのベリファイにパスしていない場合（ステップＳ１７、ＮＯ）、シーケンサ１３は、ＶＰＧＭ＝ＶＰＧＭ（Ｎｔｈ）＋ＤＶＰＧＭ１の処理を実行する。すなわち、プログラム電圧ＶＰＧＭがＤＰＶＧＭ１だけステップアップされる（ステップＳ１８）。それから、シーケンサ１３は、ステップＳ１６に戻り、ステップＳ１６のプログラムループとステップＳ１７の判定動作とを再度実行する。ステップＳ１７において、全てのステートのベリファイにパスしたことが確認された場合（ステップＳ１７、ＹＥＳ）、シーケンサ１３は、書き込み動作を終了する。

尚、ステップＳ１７における判定動作は、検出動作を含んでいる。シーケンサ１３は、実行されたプログラムループの回数に応じて、ステップＳ１６の処理の後にステップＳ１８の処理を実行しても良い。言い換えると、シーケンサ１３は、所定の回数のプログラムループを実行するまで、検出動作を省略しても良い。また、書き込み動作が終了するトリガーは、ステップＳ１７の処理に限定されない。例えば、シーケンサ１３は、プログラムループを所定の回数実行したことに基づいて、書き込み動作を終了しても良い。

［１−２−２］書き込み動作の具体例
以下に、実施形態に係る半導体記憶装置１における書き込み動作の具体例について説明する。具体例としては、ステップＳ１２の処理において“ＮＯ”の場合（すなわち、セル疲弊が低い場合）と、ステップＳ１２の処理において“ＹＥＳ”の場合（すなわち、セル疲弊が高い場合）との２条件について順に例示する。

（セル疲弊が低い場合の書き込み動作について）
図１０は、実施形態に係る半導体記憶装置１の書き込み動作においてセル疲弊が低い場合の処理の一例であり、初回〜４回目のプログラムループにおいてワード線ＷＬｓｅｌに印加される電圧を示している。尚、以下では、シーケンサ１３が、初回及び２回目のプログラムループにおいて“Ａ”ステートのベリファイを実行し、３回目及び４回目のプログラムループにおいて“Ａ”及び“Ｂ”ステートのベリファイを実行するものと仮定する。

図１０に示すように、初回のプログラムループ（“1st Loop”）では、ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭｉｎｉｔとベリファイ電圧ＡＶとが順に印加される。セル疲弊が低い場合、シーケンサ１３は、続く検出処理の後にステップＳ１３の処理を実行する。つまり、２回目のプログラムループ（“2nd Loop”）では、ワード線ＷＬｓｅｌにＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ１とベリファイ電圧ＡＶとが順に印加される。

そして、３回目のプログラムループ（“3rd Loop”）では、ワード線ＷＬｓｅｌにＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ１＊２とベリファイ電圧ＡＶ及びＢＶとが順に印加される。４回目のプログラムループ（“4th Loop”）では、ワード線ＷＬｓｅｌにＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ１＊３とベリファイ電圧ＡＶ及びＢＶとが順に印加される。その後、シーケンサ１３は、プログラム電圧がＤＶＰＧＭ１ずつステップアップされたプログラム動作と、書き込み動作の進行に応じたベリファイ動作とを含むプログラムループを適宜実行する。

図１１は、実施形態に係る半導体記憶装置１の書き込み動作においてセル疲弊が低い場合のメモリセルトランジスタＭＴの閾値分布の変化の一例を示している。図１１（１）〜（４）は、それぞれ初回〜４回目のプログラムループの直後の閾値分布に対応している。本例では、書き込み対象である複数のメモリセルトランジスタＭＴの閾値電圧が、初回〜４回目のプログラムループによってベリファイ電圧ＡＶを超えるものと仮定する。

図１１（１）に示すように、セル疲弊が低い場合、初回のプログラムループ後のＶｔｈシフトは小さい。例えば、初回のプログラムループ後の閾値分布の上裾は、ベリファイ電圧ＡＶと読み出し電圧ＢＲとの間に位置している。この時点でベリファイ電圧ＡＶを超えた閾値電圧を有する複数のメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ１１”と呼ぶ。

図１１（２）に示すように、２回目のプログラムループでは、閾値分布が、ステップアップ電圧ＤＶＰＧＭ１に基づいた電圧分だけシフトする。例えば、２回目のプログラムループ後の閾値分布の上裾は、読み出し電圧ＢＲの近傍に位置している。この時点で、ベリファイ電圧ＡＶを超えた閾値電圧を有し、且つ分布Ｄ１１に含まれない複数のメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ１２”と呼ぶ。

図１１（３）に示すように、３回目のプログラムループでは、閾値分布が、ステップアップ電圧ＤＶＰＧＭ１に基づいた電圧だけシフトする。例えば、３回目のプログラムループ後の閾値分布の上裾は、読み出し電圧ＢＲを超えている。この時点で、ベリファイ電圧ＡＶを超えた閾値電圧を有し、且つ分布Ｄ１１及びＤ１２に含まれない複数のメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ１３”と呼ぶ。

図１１（４）に示すように、４回目のプログラムループでは、閾値分布が、ステップアップ電圧ＤＶＰＧＭ１に基づいた電圧だけシフトする。例えば、４回目のプログラムループ後の閾値分布の下裾は、ベリファイ電圧ＡＶを超えている。この時点で、ベリファイ電圧ＡＶを超えた閾値電圧を有し、且つ分布Ｄ１１、Ｄ１２、及びＤ１３に含まれない複数のメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ１４”と呼ぶ。

“Ａ”ステート書き込みのメモリセルトランジスタＭＴに対するベリファイは、閾値電圧がベリファイ電圧ＡＶを超えたプログラムループにおいてパスする。つまり、“Ａ”ステート書き込みのメモリセルトランジスタＭＴは、分布Ｄ１１、Ｄ１２、Ｄ１３、及びＤ１４のいずれかに含まれる。その結果、“Ａ”ステートの閾値分布が、分布Ｄ１１、Ｄ１２、Ｄ１３、及びＤ１４のいずれかに含まれた“Ａ”ステート書き込みの複数のメモリセルトランジスタＭＴの総計によって形成される。

（セル疲弊が高い場合の書き込み動作について）
図１２は、実施形態に係る半導体記憶装置１の書き込み動作においてセル疲弊が高い場合の処理の一例であり、初回〜４回目のプログラムループにおいてワード線ＷＬｓｅｌに印加される電圧を示している。

図１２に示すように、初回のプログラムループ（“1st Loop”）では、ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭｉｎｉｔとベリファイ電圧ＡＶとが順に印加される。セル疲弊が高い場合、シーケンサ１３は、続く検出処理の後にステップＳ１４及びＳ１５の処理を順に実行する。つまり、２回目のプログラムループ（“2nd Loop”）では、ワード線ＷＬｓｅｌにＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ２とベリファイ電圧ＡＶＰとが順に印加される。続くプログラムループにおけるプログラム電圧ＶＰＧＭは、ステップＳ１８の処理によってステップアップされた電圧が使用され、“Ａ”ステートのベリファイ電圧は、ＡＶＰのまま維持される。

具体的には、３回目のプログラムループ（“3rd Loop”）では、ワード線ＷＬｓｅｌにＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ２＋ＤＶＰＧＭ１とベリファイ電圧ＡＶＰ及びＢＶとが順に印加される。４回目のプログラムループ（“4th Loop”）では、ワード線ＷＬｓｅｌにＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ２＋ＤＶＰＧＭ１＊２とベリファイ電圧ＡＶＰ及びＢＶとが順に印加される。その後、シーケンサ１３は、プログラム電圧がＤＶＰＧＭ１ずつステップアップされたプログラム動作と、書き込み動作の進行に応じたベリファイ動作とを含むプログラムループを適宜実行する。

図１３は、実施形態に係る半導体記憶装置１の書き込み動作においてセル疲弊が高い場合のメモリセルトランジスタＭＴの閾値分布の変化の一例を示している。図１３（１）〜（４）は、それぞれ初回〜４回目のプログラムループの直後の閾値分布に対応している。本例では、書き込み対象である複数のメモリセルトランジスタＭＴの閾値電圧が、初回〜４回目のプログラムループによってベリファイ電圧ＡＶＰを超えるものと仮定する。

図１３（１）に示すように、セル疲弊が高い場合、初回のプログラムループ後のＶｔｈシフトは大きい。例えば、初回のプログラムループ後の閾値分布の上裾は、読み出し電圧ＢＲを超えている。この時点で、ベリファイ電圧ＡＶ及びＡＶＰ間の閾値電圧を有するメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ２１Ａ”と呼び、ベリファイ電圧ＡＶＰ及び読み出し電圧ＢＲ間の閾値電圧を有するメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ２１Ｂ”と呼び、読み出し電圧ＢＲを超えた閾値電圧を有する複数のメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ２１Ｃ”と呼ぶ。

図１３（２）に示すように、２回目のプログラムループでは、閾値分布が、ステップアップ電圧ＤＶＰＧＭ２に基づいた電圧分だけシフトする。つまり、２回目のプログラムループにおける閾値分布のシフト量は、ステップアップ電圧ＤＰＧＭ１が適用されたプログラムループよりも抑制される。この時点で、ベリファイ電圧ＡＶＰを超えた閾値分布を有し、且つ分布Ｄ２１Ａ、Ｄ２１Ｂ、及びＤ２１Ｃに含まれない複数のメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ２２”と呼ぶ。

図１３（３）に示すように、３回目のプログラムループでは、閾値分布が、ステップアップ電圧ＤＶＰＧＭ１に基づいた電圧だけシフトする。例えば、３回目のプログラムループ後の閾値分布の上裾は、読み出し電圧ＢＲを超えている。この時点で、ベリファイ電圧ＡＶＰを超えた閾値電圧を有し、且つ分布Ｄ２１Ａ、Ｄ２１Ｂ、Ｄ２１Ｃ、及びＤ２２に含まれない複数のメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ２３”と呼ぶ。

図１３（４）に示すように、４回目のプログラムループでは、閾値分布が、ステップアップ電圧ＤＶＰＧＭ１に基づいた電圧だけシフトする。例えば、４回目のプログラムループ後の閾値分布の下裾は、ベリファイ電圧ＡＶを超えている。この時点でベリファイ電圧ＡＶＰを超えた閾値電圧を有し且つ分布Ｄ２１Ａ、Ｄ２１Ｂ、Ｄ２１Ｃ、Ｄ２２、及びＤ２３に含まれない複数のメモリセルトランジスタＭＴによって形成される閾値分布のことを“Ｄ２４”と呼ぶ。

“Ａ”ステート書き込みのメモリセルトランジスタＭＴに対するベリファイは、初回のプログラムループにおいて閾値電圧がベリファイ電圧ＡＶを超えたプログラムループ、又は２回目以降のプログラムループにおいて閾値電圧がベリファイ電圧ＡＶＰを超えたプログラムループにおいてパスする。つまり、“Ａ”ステート書き込みのメモリセルトランジスタＭＴは、分布Ｄ２１Ａ、Ｄ２１Ｂ、Ｄ２１Ｃ、Ｄ２２、Ｄ２３、及びＤ２４のいずれかに含まれる。その結果、“Ａ”ステートの閾値分布が、分布Ｄ２１Ａ、Ｄ２１Ｂ、Ｄ２１Ｃ、Ｄ２２、Ｄ２３、及びＤ２４のいずれかに含まれた“Ａ”ステート書き込みの複数のメモリセルトランジスタＭＴの総計によって形成される。

［１−３］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１に依れば、書き込み速度の低下を抑制し、且つ閾値分布の広がりと偏りを抑制することが出来る。以下に、実施形態に係る半導体記憶装置１の効果の詳細について説明する。

半導体記憶装置において、消去動作後や書き込み動作後の複数のメモリセルトランジスタＭＴの閾値電圧は、正規分布に近いばらつきを有している。この閾値電圧のばらつきは、メモリセルトランジスタＭＴの形状や、セル疲弊の状態に応じて変わり得る。また、書き込み動作において、書き込み対象のメモリセルトランジスタＭＴの閾値電圧は、理想的には、関連付けられた書き込みステートのベリファイ電圧から、当該ベリファイ電圧にステップアップ電圧ＤＶＰＧＭを加算した電圧までの範囲に収められる。

初回のプログラムループで使用されるプログラム電圧ＶＰＧＭｉｎｉｔが高く且つセル疲弊が高い場合、初回のプログラムループによる過書き込みが、“Ａ”ステート書き込みのメモリセルトランジスタＭＴにおいて発生し得る。“Ａ”ステートにおける過書き込みの発生は、プログラム電圧ＶＰＧＭｉｎｉｔを低く設定することによって抑制することが出来る。しかしながら、プログラム電圧ＶＰＧＭｉｎｉｔを低くすると、書き込み動作において実行されるプログラムループの回数が多くなり、書き込み時間が長くなる。

プログラム電圧ＶＰＧＭｉｎｉｔを低くすることなく“Ａ”ステートにおける過書き込みを抑制する方法としては、特定のセルユニットＣＵにおける書き込み動作によってワード線ＷＬを共有する他のセルユニットＣＵの特性を見積もり、その結果を用いて他のセルユニットＣＵのプログラム電圧ＶＰＧＭｉｎｉｔを調整することが考えられる。これにより、半導体記憶装置は、フィードバックを適用したセルユニットＣＵにおいて、最適なプログラム電圧ＶＰＧＭｉｎｉｔを用いたプログラム動作を実行することが出来、当該セルユニットＣＵにおける書き込み時間を短くすることが出来る。

しかしながら、この方法では、特定のセルユニットＣＵの書き込み時間が、低いプログラム電圧ＶＰＧＭｉｎｉｔが使用されることによって長くなってしまう。また、この方法は、セルユニットＣＵの特性の情報を保持するための記憶領域を必要とする場合がある。例えば、書き込み動作がブロックＢＬＫ単位ではなく、ブロックＢＬＫ間で行き来する場合には、ブロックＢＬＫの総数にワード線ＷＬの本数を掛けた分の記憶領域が必要になる。このような記憶領域を設けることは、メモリセルアレイ１０の回路面積の増加に繋がり、半導体記憶装置１のチップ面積の増大の要因となり得る。

これに対して、実施形態に係る半導体記憶装置1は、初回のプログラムループで使用されるプログラム電圧ＶＰＧＭｉｎｉｔを、可能な範囲で高く設定する。この場合、初回のプログラムループにおける過書き込みが、セル疲弊が高くなることに応じて発生し得る。一方で、過書き込みは、２回目のプログラムループにおけるプログラム動作においても発生し得る。そこで、実施形態に係る半導体記憶装置１は、２回目のプログラムループにおいて発生し得る過書き込みを抑制することによって、書き込み時間を抑制し、且つ“Ａ”ステートの閾値分布の上裾の広がりを抑制する。

具体的には、実施形態に係る半導体記憶装置１は、初回のプログラムループ後の検知動作によって、書き込み対象のセルユニットＣＵのセル疲弊の状態を確認する。そして、半導体記憶装置１は、セル疲弊が低い場合に、２回目以降のプログラムループで使用されるプログラム電圧のステップアップ量にＤＶＰＧＭ１を適用する。一方で、半導体記憶装置１は、セル疲弊が高い場合に、２回目のプログラムループで使用されるプログラム電圧のステップアップ量にＤＶＰＧＭ１よりも低いＤＶＰＧＭ２を適用し、“Ａ”ステートのベリファイ電圧をＡＶＰに変更する。また、半導体記憶装置は、３回目以降のプログラムループで使用されるプログラム電圧のステップアップ量にＤＶＰＧＭ１を適用する。

ここで、図１４及び図１５を用いて、セル疲弊が高い場合におけるメモリセルトランジスタＭＴの閾値分布について、比較例を用いて説明する。図１４及び図１５は、それぞれ比較例及び実施形態におけるメモリセルトランジスタＭＴの閾値分布の一例を示している。比較例は、セル疲弊が高い場合に、ステップアップ電圧ＤＶＰＧＭの変更を実行しない書き込み動作に対応している。図１４と図１５との間では、“Ａ”ステートの閾値分布の形状及び位置が異なっている。

図１４に示すように、比較例では、“Ａ”ステートの閾値分布の上裾が大きく広がっている。この上裾の広がりは、例えば書き込み動作の序盤のプログラムループによる過書き込みが原因で生じている。序盤のプログラムループによる過書き込みが発生すると、“Ａ”ステートの閾値分布の非対称性が大きくなる。閾値分布の非対称性が大きくなると、“Ａ”ステートと“Ｂ”ステートとの間で最適な読み出し電圧の設定が困難になり、エラービット数が増加するおそれがある。その結果、実施形態の比較例に係る半導体記憶装置では、メモリコントローラ２等によるエラー訂正の成功確率が低下することが考えられる。

図１５に示すように、実施形態では、“Ａ”ステートの閾値分布の上裾の広がりが、２回目のプログラム動作で使用されるプログラム電圧を下げることによって抑制されている。また、“Ａ”ステートの閾値分布の下裾の広がりが、ベリファイ電圧ＡＶＰを使用することによって抑制され、“Ａ”ステートの閾値分布の重心が、正方向にシフトしている。その結果、実施形態では、“Ａ”ステートの閾値分布の非対称性が改善している。

以上のように、実施形態に係る半導体記憶装置１は、セル疲弊が低い場合の書き込み時間を短くすることが出来、さらに、セル疲弊が高い場合の“Ａ”ステートの閾値分布の上裾の広がりを抑制することが出来る。言い換えると、実施形態に係る半導体記憶装置１は、書き込み速度の低下を抑制し、且つ閾値分布の広がりと偏りを抑制することが出来る。

その結果、実施形態に係る半導体記憶装置１は、“Ａ”ステートと“Ｂ”ステートとの間で最適な読み出し電圧を設定することが出来る。そして、実施形態に係る半導体記憶装置は、読み出し電圧ＡＲを用いた読み出し動作におけるエラービット数を抑制することが出来、メモリコントローラ２等によるエラー訂正の成功確率を改善させることが出来る。

尚、実施形態に係る半導体記憶装置１では、“Ａ”ステートのベリファイ電圧がＡＶＰに変更されることによって、図１３に示された分布Ｄ２１Ａに対応する“Ａ”ステート書き込みのメモリセルトランジスタＭＴが、“Ａ”ステートの閾値分布の下裾として残る。しかしながら、閾値分布の広がりへの影響は、分布Ｄ２１Ａに対応する“Ａ”ステート書き込みのメモリセルトランジスタＭＴが残存することよりも、書き込み動作のノイズ等による閾値分布の広がりの方が支配的である。このため、分布Ｄ２１Ａが、最終的な“Ａ”ステートの閾値分布に与える影響は小さい。

また、書き込み動作の途中で“Ａ”ステートのベリファイ電圧を上げることは、“Ａ”ステートの閾値分布の上裾の広がりの原因になり得る。しかしながら、実施形態に係る半導体記憶装置１は、２回目のプログラムループで使用されるプログラム電圧のステップアップ量を抑制している。このため、ベリファイ電圧を上げたことによる“Ａ”ステートの閾値分布の上裾の広がりは、２回目のプログラム動作による閾値電圧の上昇量が減ることにより相殺され得る。また、“Ａ”ステートのベリファイ電圧を上げることは、“Ｅｒ”ステートと“Ａ”ステートの間の閾値分布の重なりを抑制する。つまり、半導体記憶装置１は、読み出し電圧ＡＲによる読み出し動作のマージンを確保することも出来る。

また、ステップＳ１４及びＳ１５の処理が実行された場合の書き込み時間は、プログラムループ数が増加することによって長くなり得る。しかしながら、セル疲弊が高い状態のメモリセルトランジスタＭＴに対する書き込み動作は、セル疲弊が低い状態のメモリセルトランジスタＭＴよりも早く終了する傾向がある。このため、ステップＳ１４及びＳ１５の処理が実行された場合に発生し得るプログラムループ数の増加は、セル疲弊に伴うプログラムループ数の減少によって相殺され得る。

また、実施形態における書き込み動作では、ステップＳ１５の処理が省略されても良い。言い換えると、ステップＳ１２において“Ａ”パスセル数が所定の閾値ＮＴを超えた場合に、“Ａ”ステートのベリファイ電圧がＡＶＰに設定されなくても良い。実施形態に係る半導体記憶装置１は、少なくとも２回目のプログラムループで使用されるプログラム電圧のステップアップ量が、初回のプログラムループのベリファイ結果に基づいて変更可能であれば良い。このような場合においても、半導体記憶装置１は、“Ａ”ステートの閾値分布の上裾の広がりを抑制することが出来る。

また、実施形態における書き込み動作では、ステップＳ１４の処理が省略されても良い。言い換えると、ステップＳ１２において“Ａ”パスセル数が所定の閾値ＮＴを超えた場合に、プログラム電圧ＶＰＧＭのステップアップをすることなく、“Ａ”ステートのベリファイ電圧のみが変更されても良い。このような場合においても、半導体記憶装置１は、“Ａ”ステートの閾値分布の下裾の広がりを抑制し、且つ“Ａ”ステートの閾値分布の上裾の広がりを抑制することが出来る。

また、ステップＳ１２において“Ａ”パスセル数が所定の閾値ＮＴを超えた場合に、プログラム電圧ＶＰＧＭのステップアップ量にセル疲弊が低い場合と同じステップアップ電圧ＤＶＰＧＭ１が適用され、“Ａ”ステートのベリファイ電圧のみが変更されても良い。このような場合においても、半導体記憶装置１は、“Ａ”ステートの閾値分布の下裾の広がりを抑制することが出来る。

［２］実施形態の第１変形例
図１６は、実施形態の第１変形例に係る半導体記憶装置１の書き込み動作においてセル疲弊が高い場合の処理の一例であり、初回〜４回目のプログラムループにおいてワード線ＷＬｓｅｌに印加される電圧を示している。図１６に示すように、実施形態の第１変形例における書き込み動作は、図１２に示された実施形態における書き込み動作に対して、初回のプログラムループにおけるベリファイ動作の処理が異なる。

具体的には、実施形態の第１変形例では、初回のプログラムループのベリファイ動作において、ワード線ＷＬｓｅｌに例えばベリファイ電圧ＡＶ及びＡＶＰがそれぞれ印加される。そして、シーケンサ１３が、続く検出動作において、例えばベリファイ電圧ＡＶＰを超えたメモリセルトランジスタＭＴの数をカウントする。それから、シーケンサ１３が、当該カウント結果と閾値ＮＴとを比較して、ステップＳ１３又はＳ１４の処理に移行する。実施形態の第１変形例におけるその他の動作は、実施形態と同様である。

以上のように、実施形態の第１変形例に係る半導体記憶装置１は、初回の検出動作に関連付けられたベリファイ電圧を、ベリファイ電圧ＡＶ以外に設定する。このように、初回の検出動作に関連付けられた判定条件（すなわち、ステップＳ１２の処理）は、必ずしもベリファイ電圧ＡＶによる読み出し結果を使用していなくても良い。尚、初回の検出動作に関連付けられたベリファイ電圧はＡＶＰに限定されず、その他の電圧も適用され得る。

その結果、実施形態の第１変形例に係る半導体記憶装置１は、実施形態と同様の効果を得ることが出来、且つ書き込み動作においてセル疲弊が高い場合の処理が開始されるタイミングをより細かく調整することが出来る。また、実施形態の第１変形例に係る半導体記憶装置１は、初回の検出動作においてカウントされ得るメモリセルトランジスタＭＴの数を適切な範囲に設定することによって、当該検出動作の時間を短縮することが出来る。

［３］実施形態の第２変形例
図１７は、実施形態の第２変形例に係る半導体記憶装置１の書き込み動作においてセル疲弊が高い場合の処理の一例であり、初回〜４回目のプログラムループにおいてワード線ＷＬｓｅｌに印加される電圧を示している。図１７に示すように、実施形態の第２変形例における書き込み動作は、図１２に示された実施形態における書き込み動作に対して、初回及び２回目のプログラムループにおけるプログラム動作の処理が異なる。

具体的には、実施形態の第２変形例では、ステップＳ１４及びＳ１５の処理が実行される場合、初回及び２回目のプログラムループのプログラム動作において、ワード線ＷＬｓｅｌにパルス幅がＷＰであるプログラム電圧（広パルス）が印加される。３回目以降のプログラムループのプログラム動作において、ワード線ＷＬｓｅｌにパルス幅がＮＰよりも狭いＮＰであるプログラム電圧（狭パルス）が印加される。つまり、初回及び２回目のプログラムループのプログラム電圧は、３回目以降のプログラムループのプログラム電圧よりも長い時間、ワード線ＷＬｓｅｌに印加される。

また、実施形態の第２変形例においてシーケンサ１３は、図示が省略されているが、２回目のプログラムループにおいて、直前の検出動作の結果に応じて狭パルスと広パルスとを使い分けることが出来る。例えば、シーケンサ１３は、２回目のプログラムループにおいて、ステップＳ１３の処理を経由した場合に狭パルスのプログラム電圧を使用し、ステップＳ１４及びＳ１５の処理を経由した場合に広パルスのプログラム電圧を使用する。実施形態の第１変形例におけるその他の動作は、実施形態と同様である。

以上のように、実施形態の第２変形例に係る半導体記憶装置１は、初回のプログラム動作におけるプログラム電圧ＶＰＧＭのパルス幅を、後半のプログラムループにおけるプログラム電圧ＶＰＧＭのパルス幅よりも広く設定する。そして、実施形態の第２変形例に係る半導体記憶装置１は、初回の検出動作の結果に基づいて、２回目のプログラムループにおけるプログラム電圧ＶＰＧＭのパルス幅を変更する。

これにより、実施形態の第２変形例に係る半導体記憶装置１は、セル疲弊が低い場合、すなわち閾値分布が広がりにくい場合に、書き込み動作の時間を短縮することが出来る。また、実施形態の第２変形例に係る半導体記憶装置１は、セル疲弊が高い場合に、初回及び２回目のプログラムループにおけるプログラム動作のノイズ成分を抑制することが出来る。従って、実施形態の第３変形例に係る半導体記憶装置１は、実施形態よりも閾値分布の幅を狭くすることが出来、メモリセルトランジスタＭＴに書き込まれたデータの信頼性を向上させることが出来る。

［４］実施形態の第３変形例
図１８は、実施形態の第３変形例に係る半導体記憶装置１の書き込み動作におけるフローチャートの一例を示している。図１８に示すように、実施形態の第３変形例における書き込み動作は、図９に示された実施形態における書き込み動作の処理と、ステップＳ１６の前に追加されたステップＳ２０〜Ｓ２５の処理とを含んでいる。

具体的には、シーケンサ１３は、ステップＳ１３又はＳ１５の処理の後に、２回目のプログラムループを実行する（ステップＳ２０）。続けて、シーケンサ１３は、検出動作を実行する（ステップＳ２１）。次に、シーケンサ１３は、検出動作の結果に基づいて、“Ａ”ベリファイにパスしたメモリセルトランジスタＭＴの数（“Ａ”パスセル数）が、所定の閾値ＮＴ２を超えたか否かを確認する（ステップＳ２２）。

“Ａ”パスセル数が閾値ＮＴ２以下である場合（ステップＳ２２、ＮＯ）、シーケンサ１３は、ＶＰＧＭ＝ＶＰＧＭ＋ＤＶＰＧＭ１の処理を実行する（ステップＳ２３）。“Ａ”パスセル数が閾値ＮＴ２を超えている場合（ステップＳ２２、ＹＥＳ）、シーケンサ１３は、ＶＰＧＭ＝ＶＰＧＭ＋ＤＶＰＧＭ２の処理（ステップＳ２４）と、ＡＶ＝ＡＶＰの処理（ステップＳ２５）とを実行する。そして、ステップＳ２３又はＳ２５の処理の後に、シーケンサ１３は、ステップＳ１６の処理、すなわち次のプログラムループの処理に移行する。

実施形態の第３変形例において、ステップＳ２０〜Ｓ２５の処理は、それぞれステップＳ１０〜Ｓ１５の処理と類似している。尚、ステップＳ１２において使用される所定の閾値ＮＴと、ステップＳ２２において使用される所定の閾値ＮＴ２とは、同じであっても良いし、異なっていても良い。閾値ＮＴ及びＮＴ２を異なる数値にする場合には、ＮＴよりもＮＴ２を大きくすることが好ましい。閾値を高く設定することによってカウント数が小さくなり、検出動作の時間が短縮され得る。

図１９は、実施形態の第３変形例に係る半導体記憶装置１の書き込み動作においてセル疲弊が高い場合の処理の一例であり、初回〜４回目のプログラムループにおいてワード線ＷＬｓｅｌに印加される電圧を示している。図１９に示すように、実施形態の第３変形例における書き込み動作は、図１２に示された実施形態における書き込み動作に対して、２回目のプログラムループの後に検出動作が挿入されていることと、３回目以降のプログラムループにおけるプログラム電圧の値とが異なる。

具体的には、３回目のプログラムループ（“3rd Loop”）では、ワード線ＷＬｓｅｌにＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ２＊２が印加される。４回目のプログラムループ（“4th Loop”）では、ワード線ＷＬｓｅｌにＶＰＧＭｉｎｉｔ＋ＤＶＰＧＭ２＊２＋ＤＶＰＧＭ１が印加される。その後、シーケンサ１３は、プログラム電圧がＤＶＰＧＭ１ずつステップアップされたプログラム動作と、書き込み動作の進行に応じたベリファイ動作とを含むプログラムループを適宜実行する。実施形態の第３変形例におけるその他の動作は、実施形態と同様である。

以上のように、実施形態の第３変形例に係る半導体記憶装置１は、初回のプログラムループで実行した判定動作と当該判定動作に基づく処理とを、２回目のプログラムループにおいても実行する。尚、初回のプログラムループで実行された判定動作と当該判定動作に基づく処理とは、３回目のプログラムループに対して適用されても良い。つまり、シーケンサ１３は、ステップＳ１２〜Ｓ１５に対応する処理を、書き込み動作の開始から所定の回数のプログラムループにおいて実行しても良い。

その結果、実施形態の第３変形例に係る半導体記憶装置１は、２回目以降のプログラムループにおいてＶｔｈシフトが大きい場合に生じ得る過書き込みの発生を抑制することが出来る。従って、実施形態の第３変形例に係る半導体記憶装置１は、実施形態よりも閾値分布の幅の広がりを抑制することが出来、セル疲弊が高い場合の書き込みデータの信頼性を向上させることが出来る。

［５］実施形態の第４変形例
図２０は、実施形態の第４変形例に係る半導体記憶装置１の書き込み動作におけるフローチャートの一例を示している。図２０に示すように、実施形態の第４変形例における書き込み動作は、図９に示された実施形態における書き込み動作の処理と、ステップＳ１５の後に追加されたステップＳ３０〜Ｓ３２の処理とを含んでいる。

具体的には、シーケンサ１３は、ステップＳ１５の処理の後に、Ｍ回目（Ｍは２以上の整数）のプログラムループを実行する（ステップＳ３０）。次に、シーケンサ１３は、処理されたプログラムループの回数が、所定の閾値Ｎ’ｌｏｏｐを超えたか否かを確認する。すなわち、シーケンサ１３は、Ｍ＞Ｎ’ｌｏｏｐを満たすか否かを確認する（ステップＳ３１）。

Ｍ＞Ｎ’ｌｏｏｐを満たさない場合（ステップＳ３１、ＮＯ）、シーケンサ１３は、ＶＰＧＭ＝ＶＰＧＭ（Ｍｔｈ）＋ＤＶＰＧＭ２の処理を実行し（ステップＳ３２）、ステップＳ３０の処理に戻る。Ｍ＞Ｎ’ｌｏｏｐを満たす場合（ステップＳ３１、ＹＥＳ）、シーケンサ１３は、ＶＰＧＭ＝ＶＰＧＭ（Ｎｔｈ）＋ＤＶＰＧＭ１の処理を実行し（ステップＳ１８）、ステップＳ１６の処理、すなわち次のプログラムループの処理に移行する。

また、図２０では、ステップＳ１３の処理が省略されている。その代わりに、“Ａ”パスセル数が所定の閾値ＮＴ以下である場合（ステップＳ１２、ＮＯ）、シーケンサ１３は、ＶＰＧＭ＝ＶＰＧＭ（Ｎｔｈ）＋ＤＶＰＧＭ１の処理を実行し（ステップＳ１８）、ステップＳ１６の処理、すなわち次のプログラムループの処理に移行する。

図２１は、実施形態の第４変形例に係る半導体記憶装置１の書き込み動作においてセル疲弊が高い場合の処理の一例であり、初回〜４回目のプログラムループにおいてワード線ＷＬｓｅｌに印加される電圧を示している。図２１に示すように、実施形態の第４変形例における書き込み動作は、図１９に示された実施形態の第３変形例における書き込み動作に対して、２回目のプログラムループの後に挿入された検出動作が省略された処理を実行する。実施形態の第４変形例におけるその他の動作は、実施形態の第３変形例と同様である。

以上のように、実施形態の第４変形例に係る半導体記憶装置１は、実施形態の第３変形例と同様の動作を、初回のプログラムループで実行した判定動作の結果のみに基づいて実行する。つまり、実施形態に第４変形例に係る半導体記憶装置１は、セル疲弊が高い場合において、ステップアップ電圧ＤＶＰＧＭ２を用いたプログラムループを、書き込み動作の開始から所定の回数のプログラムループにおいて実行することが出来る。

その結果、実施形態の第４変形例に係る半導体記憶装置１は、実施形態の第３変形例と同様に、過書き込みの発生を抑制することが出来、閾値分布の幅の広がりを抑制することが出来る。従って、実施形態の第４変形例に係る半導体記憶装置１は、セル疲弊が高い場合の書き込みデータの信頼性を向上させることが出来る。また、実施形態の第４変形例における書き込み時間は、２回目の検出動作が省略されたことによって、実施形態の第３変形例における書き込み時間よりも短くすることが出来る。

尚、実施形態の第４変形例では、セル疲弊が高い場合におけるステップアップ電圧がＤＶＰＧＭ２からＤＶＰＧＭ１に遷移する場合について例示したが、これに限定されない。例えば、シーケンサ１３は、セル疲弊が高いことを検知したことに基づいて、各プログラムループにおけるプログラム電圧のステップアップ量を、書き込み動作が完了するまでＤＶＰＧＭ２に設定しても良い。これにより、半導体記憶装置１は、“Ａ”ステートよりも高いステートの閾値分布の上裾の広がりを抑制することが出来る。

［６］実施形態の第５変形例
図２２は、実施形態の第５変形例に係る半導体記憶装置１の書き込み動作におけるセル疲弊が高い場合のベリファイ電圧の一例を示している。図２２に示すように、実施形態の第５変形例に係る半導体記憶装置１は、ベリファイ電圧ＡＶＰを使用することに応じて、その他のベリファイ電圧もシフトさせる。

具体的には、例えば実施形態で説明したステップＳ１５の処理において、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートのベリファイ電圧が、それぞれベリファイ電圧ＡＶＰ、ＢＶＰ、ＣＶＰ、ＤＶＰ、ＥＶＰ、ＦＶＰ、及びＧＶＰに設定される。ベリファイ電圧ＡＶＰ、ＢＶＰ、ＣＶＰ、ＤＶＰ、ＥＶＰ、ＦＶＰ、及びＧＶＰは、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶよりも高い電圧である。

このように、実施形態の第５変形例に係る半導体記憶装置１は、セル疲弊が高い場合において、“Ａ”〜“Ｇ”ステートの閾値分布の全体をプラス方向にシフトさせる。つまり、実施形態の第５変形例に係る半導体記憶装置１は、セル疲弊が高いことにより生じた上裾の広がりを考慮して、閾値電圧が高い方のステートのベリファイ電圧を変更する。その結果、実施形態の第５変形例に係る半導体記憶装置１は、隣り合うステート間の分布の重なりを実施形態よりも減らすことが出来る。

尚、実施形態の第５変形例において、セル疲弊が高い場合にベリファイ電圧が変更されるステートは、１つのステートであっても複数のステートであっても良い。ベリファイ電圧が変更されるステートとしては、任意のステートが選択され得る。また、実施形態の第５変形例に係る半導体記憶装置１は、閾値分布のシフトに伴い、読み出し電圧ＡＲ〜ＧＲもシフトさせることが好ましい。これにより、実施形態の第５変形例に係る半導体記憶装置１は、読み出しエラーの発生を最小限に抑制することが出来る。

［７］その他の変形例等
実施形態では、メモリセルの疲弊状態に基づいて書き込み動作の処理を変更する場合について例示したが、これに限定されない。メモリセルトランジスタＭＴの閾値電圧は、セル疲弊に依らずに、プログラム電圧に対する感度が異なる場合がある。例えば、メモリセルトランジスタＭＴの特性は、その形成位置に応じて異なり得る。このため、閾値電圧が上昇しやすいメモリセルトランジスタＭＴと、閾値電圧が上昇しにくいメモリセルトランジスタＭＴとが、メモリセルアレイ１０内に混在し得る。実施形態及び各変形例で説明した動作は、少なくとも書き込み特性が異なるメモリセルトランジスタＭＴ又は書き込み特性が変わったメモリセルトランジスタＭＴに対して適用されていれば良い。

実施形態では、シーケンサ１３が様々な動作を兼任する場合について例示したが、これに限定されない。実施形態で説明したシーケンサ１３の処理は、その他の回路によって実行されても良い。例えば、半導体記憶装置１がカウンタを備え、当該カウンタによって、ベリファイにパスしたメモリセルトランジスタＭＴの数がカウントされても良い。

上記変形例は、可能な範囲で組み合わされても良い。例えば、第１変形例は、第２〜第５変形例の何れとも組み合わされ得る。第２変形例は、第３〜第５変形例の何れとも組み合わされ得る。第３変形例は、第５変形例と組み合わされ得る。第４変形例は、第５変形例と組み合わされ得る。また、３種類以上の変形例が組み合わされることも可能である。半導体記憶装置１は、各変形例の組み合わせによって、組み合わされた変形例のそれぞれの効果を得ることが出来る。

上記実施形態で書き込み動作の説明に用いたタイミングチャートは、あくまで一例である。例えば、各時刻において信号及び配線のそれぞれの電圧が制御されるタイミングは、ずれていても良い。また、上記実施形態で書き込み動作の説明に用いたフローチャートは、あくまで一例である。各フローチャートの処理の一部は、順番を入れ替えることも可能である。例えば、ステップＳ１４とステップＳ１５との順番は入れ替えられても良い。また、上記実施形態において、メモリセルアレイ１０内の各種配線に印加される電圧は、ドライバモジュール１４及びロウデコーダモジュール１５間の信号線の電圧に基づいて推測されても良い。例えば、ワード線ＷＬｓｅｌに印加される電圧は、信号線ＣＧの電圧に基づいて推測され得る。

本明細書において“Ｈ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオン状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオフ状態になる電圧である。“Ｌ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオフ状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオン状態になる電圧である。“トランジスタの一端”は、ＭＯＳトランジスタのドレイン又はソースのことを示している。“トランジスタの他端”は、ＭＯＳトランジスタのソース又はドレインのことを示している。

本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“オフ状態”は、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＳＡＵ…センスアンプユニット、ＲＤ…ロウデコーダ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (14)

1. 各々が複数ビットのデータを記憶することが可能な複数のメモリセルと、
   前記複数のメモリセルに接続されたワード線と、
   複数のプログラムループを含む書き込み動作を実行するコントローラと、
   を備え、
   前記複数のプログラムループの各々は、プログラム動作とベリファイ動作とを含み、
   前記書き込み動作において前記コントローラは、
   初回のプログラムループのプログラム動作において、
   前記ワード線に第１プログラム電圧を印加し、
   ２回目のプログラムループのプログラム動作において、
   第１の場合に前記ワード線に第２プログラム電圧を印加し、
   第２の場合に前記ワード線に第３プログラム電圧を印加し、
   前記第１プログラム電圧と前記第２プログラム電圧との差は、前記第１プログラム電圧と前記第３プログラム電圧との差と異なる、
   半導体記憶装置。
2. 前記書き込み動作において前記コントローラは、
   ３回目のプログラムループのプログラム動作において、
   前記第１の場合に前記ワード線に第４プログラム電圧を印加し、
   前記第２の場合に前記ワード線に第５プログラム電圧を印加し、
   前記第１プログラム電圧と前記第２プログラム電圧との差は、前記第２プログラム電圧と前記第４プログラム電圧との差と、前記第３プログラム電圧と前記第５プログラム電圧との差に等しく、前記第１プログラム電圧と前記第３プログラム電圧との差よりも大きい、
   請求項１に記載の半導体記憶装置。
3. 前記書き込み動作において前記コントローラは、
   Ｎ回目（Ｎは４以上の整数）のプログラムループのプログラム動作において、
   前記第１の場合に前記ワード線に第６プログラム電圧を印加し、
   前記第２の場合に前記ワード線に第７プログラム電圧を印加し、
   前記第４プログラム電圧と前記第６プログラム電圧との差は、前記第５プログラム電圧と前記第７プログラム電圧との差と等しい、
   請求項２に記載の半導体記憶装置。
4. 前記書き込み動作において前記コントローラは、
   前記初回のプログラムループのベリファイ動作において、前記ワード線に第１ベリファイ電圧を印加し、
   前記初回のプログラムループにおいて前記第１ベリファイ電圧によるベリファイにパスしたメモリセルの個数が第１閾値以下である場合に、前記第１の場合の前記２回目のプログラムループを実行し、
   前記初回のプログラムループにおいて前記第１ベリファイ電圧によるベリファイにパスしたメモリセルの個数が前記第１閾値を超えている場合に、前記第２の場合の前記２回目のプログラムループを実行する、
   請求項１乃至請求項３のいずれか一項に記載の半導体記憶装置。
5. 前記書き込み動作において前記コントローラは、
   前記２回目のプログラムループのベリファイ動作において、
   前記第１の場合に前記ワード線に前記第１ベリファイ電圧を印加し、
   前記第２の場合に前記ワード線に前記第１ベリファイ電圧を印加することなく前記第１ベリファイ電圧よりも高い第２ベリファイ電圧を印加する、
   請求項４に記載の半導体記憶装置。
6. 前記複数のメモリセルは、書き込むデータに基づいて複数のステートに分類され、
   前記第１ベリファイ電圧と前記第２ベリファイ電圧とは、同じステートのベリファイに使用される、
   請求項５に記載の半導体記憶装置。
7. 前記書き込み動作において前記コントローラは、
   前記初回のプログラムループのベリファイ動作において、前記ワード線に前記第１ベリファイ電圧と異なる第３ベリファイ電圧を印加し、
   前記初回のプログラムループにおいて前記第３ベリファイ電圧によるベリファイにパスしたメモリセルの個数が第１閾値以下である場合に、前記第１の場合の前記２回目のプログラムループを実行し、
   前記初回のプログラムループにおいて前記第３ベリファイ電圧によるベリファイにパスしたメモリセルの個数が前記第１閾値を超えている場合に、前記第２の場合の前記２回目のプログラムループを実行する、
   請求項５に記載の半導体記憶装置。
8. 前記第５プログラム電圧が印加される時間は、前記第３プログラム電圧が印加される時間よりも短い、
   請求項２に記載の半導体記憶装置。
9. 前記第３プログラム電圧が印加される時間は、前記第１プログラム電圧が印加される時間と等しい、
   請求項８に記載の半導体記憶装置。
10. 前記書き込み動作において前記コントローラは、
    前記第２の場合の前記２回目のプログラムループの後の３回目のプログラムループのプログラム動作において、
    第３の場合に前記ワード線に第８プログラム電圧を印加し、
    第４の場合に前記ワード線に第９プログラム電圧を印加し、
    前記第３プログラム電圧と前記第８プログラム電圧との差は、前記第３プログラム電圧と前記第９プログラム電圧との差よりも大きい
    請求項１に記載の半導体記憶装置。
11. 前記書き込み動作において前記コントローラは、
    前記第２の場合の前記２回目のプログラムループのベリファイ動作において、前記ワード線に第１ベリファイ電圧を印加し、
    前記第２の場合の前記２回目のプログラムループにおいて前記第１ベリファイ電圧によるベリファイにパスしたメモリセルの個数が第２閾値以下である場合に、前記第３の場合の前記３回目のプログラムループを実行し、
    前記第２の場合の前記２回目のプログラムループにおいて前記第１ベリファイ電圧によるベリファイにパスしたメモリセルの個数が前記第２閾値を超えている場合に、前記第４の場合の前記３回目のプログラムループを実行する、
    請求項１０に記載の半導体記憶装置。
12. 前記書き込み動作において前記コントローラは、
    前記初回のプログラムループのベリファイ動作において、前記ワード線に第１ベリファイ電圧を印加し、
    前記初回のプログラムループにおいて前記第１ベリファイ電圧によるベリファイにパスしたメモリセルの個数が第１閾値以下である場合に、前記第１の場合の前記２回目のプログラムループと前記第３の場合の前記３回目のプログラムループとを実行し、
    前記初回のプログラムループにおいて前記第１ベリファイ電圧によるベリファイにパスしたメモリセルの個数が前記第１閾値を超えている場合に、前記第２の場合の前記２回目のプログラムループと前記第４の場合の前記３回目のプログラムループとを実行する、
    請求項１０に記載の半導体記憶装置。
13. 前記書き込み動作において前記コントローラは、
    前記初回のプログラムループのベリファイ動作において、前記ワード線に第１ベリファイ電圧を印加し、
    前記初回のプログラムループにおいて前記第１ベリファイ電圧によるベリファイにパスしたメモリセルの個数が第１閾値以下である場合に、前記第１の場合の前記２回目のプログラムループを実行し、
    前記初回のプログラムループにおいて前記第１ベリファイ電圧によるベリファイにパスしたメモリセルの個数が前記第１閾値を超えている場合に、前記第２の場合の前記２回目のプログラムループを実行し、
    前記第２の場合の前記２回目のプログラムループの後に、直前のプログラムループで使用されたプログラム電圧に対して前記第３プログラム電圧と前記第１プログラム電圧との差分が加算されたプログラム電圧を用いたプログラムループを、第１の回数実行する、
    請求項１に記載の半導体記憶装置。
14. 前記複数のメモリセルは、書き込むデータに基づいて複数のステートに分類され、
    前記複数のステートは、少なくとも第１ステート、及び第２ステートを含み、
    前記書き込み動作において前記コントローラは、
    前記第２の場合の前記２回目のプログラムループを実行した後に前記第１ステートのベリファイに使用する電圧を、前記第１の場合の前記２回目のプログラムループを実行した後に前記第１ステートのベリファイに使用する電圧よりも高く設定し、
    前記第２の場合の前記２回目のプログラムループを実行した後に前記第２ステートのベリファイに使用する電圧を、前記第１の場合の前記２回目のプログラムループを実行した後に前記第２ステートのベリファイに使用する電圧よりも高く設定する、
    請求項１に記載の半導体記憶装置。

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