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KR101780422B1 - 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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KR101780422B1
KR101780422B1 KR1020100113468A KR20100113468A KR101780422B1 KR 101780422 B1 KR101780422 B1 KR 101780422B1 KR 1020100113468 A KR1020100113468 A KR 1020100113468A KR 20100113468 A KR20100113468 A KR 20100113468A KR 101780422 B1 KR101780422 B1 KR 101780422B1
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South Korea
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김형곤
이철호
장홍석
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삼성전자주식회사
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Abstract

본 발명은 불휘발성 메모리 장치의 읽기 방법에 관한 것이다. 본 발명의 읽기 방법은, 읽기 커맨드를 수신하는 단계, 어드레스들을 수신하는 단계, 읽기 인에이블 신호의 천이를 검출하는 단계, 상기 읽기 인에이블 신호의 천이를 참조하여 스트로브 신호를 발생하는 단계, 상기 수신된 어드레스들에 대응하는 데이터를 읽는 단계, 그리고 상기 스트로브 신호가 특정 횟수 천이한 후에 상기 읽혀진 데이터를 출력하는 단계를 포함한다.

Description

불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, READING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(Semiconductor memory device)는 실리콘(Si, Silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, Gallium arsenide), 인화인듐(InP, Indium Phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 읽기 커맨드를 수신하는 단계, 어드레스들을 수신하는 단계, 읽기 인에이블 신호의 천이를 검출하는 단계, 상기 읽기 인에이블 신호의 천이를 참조하여 스트로브 신호를 발생하는 단계, 상기 수신된 어드레스들에 대응하는 데이터를 읽는 단계, 그리고 상기 스트로브 신호가 특정 횟수 천이한 후에 상기 읽혀진 데이터를 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이, 수신된 어드레스들에 응답하여 상기 메모리 셀 어레이의 워드 라인을 선택하는 어드레스 디코더, 상기 수신된 어드레스들에 대응하는 데이터를 상기 메모리 셀 어레이로부터 읽고, 상기 읽혀진 데이터를 클록에 응답하여 전달하는 읽기 및 쓰기 회로, 읽기 인에이블 신호를 참조하여 상기 클록을 발생하는 클록 발생기, 그리고 상기 읽기 인에이블 신호에 응답하여 스트로브 신호를 외부로 출력하고, 상기 읽기 및 쓰기 회로로부터 전달되는 상기 읽혀진 데이터를 외부로 출력하는 입출력 구동기를 포함하되, 상기 읽혀진 데이터는 상기 스트로브 신호가 특정 횟수 천이한 후에 출력된다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는, 메모리 셀 어레이, 수신된 어드레스들에 응답하여 상기 메모리 셀 어레이의 워드 라인을 선택하는 어드레스 디코더, 상기 수신된 어드레스들에 대응하는 데이터를 상기 메모리 셀 어레이로부터 읽고, 상기 읽혀진 데이터를 클록에 응답하여 전달하는 읽기 및 쓰기 회로, 읽기 인에이블 신호를 참조하여 상기 클록을 발생하는 클록 발생기, 그리고 상기 읽기 인에이블 신호에 응답하여 스트로브 신호를 외부로 출력하고, 상기 읽기 및 쓰기 회로로부터 전달되는 상기 읽혀진 데이터를 외부로 출력하는 입출력 구동기를 포함하되, 상기 읽혀진 데이터는 상기 스트로브 신호가 특정 횟수 천이한 후에 출력된다.
본 발명에 의하면, 스트로브 신호가 특정 횟수 천이한 후에 입출력 신호가 출력된다. 스트로브 신호가 안정된 후에 입출력 신호가 출력되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 읽기 방법을 보여주는 순서도이다.
도 3은 도 1의 불휘발성 메모리 장치가 읽혀진 데이터를 출력하는 방법을 보여주는 순서도이다.
도 4는 도 1의 클록 발생기를 보여주는 블록도이다.
도 5는 도 4의 클록 제어기를 보여주는 블록도이다.
도 6은 도 4의 클록 발생 회로를 보여주는 블록도이다.
도 7은 도 1의 불휘발성 메모리 장치의 동작을 설명하기 위한 제 1 타이밍도이다.
도 8은 도 1의 불휘발성 메모리 장치의 동작을 설명하기 위한 제 2 타이밍도이다.
도 9는 도 1의 불휘발성 메모리 장치의 동작을 설명하기 위한 제 3 타이밍도이다.
도 10은 도 1의 불휘발성 메모리 장치에서 레이턴시 옵션이 선택된 제 1 예를 설명하기 위한 타이밍도이다.
도 11은 도 1의 불휘발성 메모리 장치에서 레이턴시 옵션이 선택된 제 2 예를 설명하기 위한 타이밍도이다.
도 12는 도 1의 불휘발성 메모리 장치에서 레이턴시 옵션이 선택된 제 3 예를 설명하기 위한 타이밍도이다.
도 13은 도 1의 불휘발성 메모리 장치에서 레이턴시 옵션이 선택된 제 4 예를 설명하기 위한 타이밍도이다.
도 14는 도 6의 제 1 및 제 2 디코딩부들의 구현 예를 보여주는 블록도이다.
도 15는 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 16은 도 15의 불휘발성 메모리 장치가 데이터를 읽는 방법을 보여주는 순서도이다.
도 17은 도 15의 불휘발성 메모리 장치에서 레이턴시 옵션이 선택된 예를 설명하기 위한 타이밍도이다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 19는 도 18의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20은 도 19 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
이하에서, '칩 인에이블 신호'는 칩 인에이블 신호(CE) 및 칩 인에이블 반전 신호(/CE)를 공통적으로 지칭하는 용어로 사용된다. 또한, '읽기 인에이블 신호'는 읽기 인에이블 신호(RE) 및 읽기 인에이블 반전 신호(/RE)를 공통적으로 지칭하는 용어로 사용된다.
칩 인에이블 신호(/CE)는 칩이 선택된 때에 활성화되는 신호로 정의된다. 예시적으로, 활성화된 칩 인에이블 신호(/CE)는 고정된 제 1 레벨을 가질 수 있다. 비활성화된 칩 인에이블 신호(/CE)는 고정된 제 2 레벨을 가질 수 있다.
읽기 인에이블 신호(/RE)는 읽기 동작 시에 활성화되는 신호로 정의된다. 예시적으로, 활성화된 읽기 인에이블 신호(/RE)는 반복적으로 천이하는 레벨을 가질 수 있다. 비활성화된 읽기 인에이블 신호(/RE)는 고정된 레벨을 가질 수 있다.
이하에서, 플래시 메모리 장치를 참조하여 본 발명의 기술적 사상이 설명된다. 그러나 본 발명의 기술적 사상은 플래시 메모리 장치에 한정되지 않는다. 본 발명의 기술적 사상은 플래시 메모리, MRAM (Magnetoresistive Random Access Memory), FRAM (Ferroelectric RAM), PRAM (Phase-change RAM), RRAM (Resistive RAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함하는 장치에 적용될 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134), 클록 발생기(140), 조합 논리(150), 역다중화기(160), 입출력 구동기(170), 프로그램 회로(180), 그리고 제어 로직(190)을 포함한다.
메모리 셀 어레이(110)는 제 1 내지 제 4 서브 어레이들(111~114)을 포함한다. 제 1 내지 제 4 서브 어레이들(111~114) 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)에 연결된다.
메모리 셀 어레이(110)는 제 1 내지 제 4 서브 어레이들(111~114)로 구성되는 것으로 한정되지 않는다. 예를 들면, 메모리 셀 어레이(110)는 제 1 내지 제 4 서브 어레이들(111~114)과 더불어 적어도 하나의 서브 어레이를 더 포함하도록 응용될 수 있다.
메모리 셀들은 2차원 어레이 구조를 갖도록 또는 3차원/수직 어레이 구조를 갖도록 배열될 것이다. 예시적인 3차원 어레이 구조가 미국특허 공개번호 제20080/0023747호에 "SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS"라는 제목으로 그리고 미국특허 공개번호 제2008/0084729호에 "SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 제 1 내지 제 4 서브 어레이들(111~114)에 연결된다. 어드레스 디코더(120)는 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 워드 라인(WL)을 선택한다. 어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 비트 라인들(BL)을 통해 제 1 내지 제 4 서브 어레이들(111~114)에 각각 연결된다. 제 1 읽기 및 쓰기 회로(131)는 제 1 서브 어레이(111)에 연결되고, 제 2 읽기 및 쓰기 회로(132)는 제 2 서브 어레이(112)에 연결되고, 제 3 읽기 및 쓰기 회로(133)는 제 3 서브 어레이(113)에 연결되고, 그리고 제 4 읽기 및 쓰기 회로(134)는 제 4 서브 어레이(114)에 연결된다.
제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 제 1 및 제 2 데이터 경로들(DATA1, DATA2)을 통해 역 다중화기(160)에 연결된다. 제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 제 1 데이터 경로(DATA1)를 통해 역 다중화기(160)에 연결되고, 그리고 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 제 2 데이터 경로(DATA2)를 통해 역 다중화기(160)에 연결된다.
제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 제 1 및 제 2 서브 어레이들(111, 112)로부터 수신된 어드레스(ADDR)에 대응하는 데이터를 읽도록 구성된다. 제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 제 1 클록(CLK1)에 응답하여 읽혀진 데이터를 역다중화기(160)로 전송하도록 구성된다.
예시적으로, 제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 제 1 데이터 경로(DATA1)에 연결된 데이터 래치들(미도시됨)을 포함한다. 제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 읽혀진 데이터를 데이터 래치들(미도시)에 저장하도록 구성된다. 데이터 래치들(미도시)은 제 1 클록(CLK1)에 응답하여 데이터를 저장하도록 구성된다.
제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 제 3 및 제 4 서브 어레이들(113, 114)로부터 수신된 어드레스(ADDR)에 대응하는 데이터를 읽도록 구성된다. 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 제 2 클록(CLK2)에 응답하여 읽혀진 데이터를 역다중화기(160)로 전송하도록 구성된다.
예시적으로, 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 제 2 데이터 경로(DATA2)에 연결된 데이터 래치들(미도시됨)을 포함한다. 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 읽혀진 데이터를 데이터 래치들(미도시됨)에 저장하도록 구성된다. 데이터 래치들(미도시됨)은 제 2 클록(CLK2)에 응답하여 데이터를 저장하도록 구성된다.
제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 제 1 내지 제 4 서브 어레이들(111~114)에 데이터를 기입하도록 구성된다. 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 제 1 내지 제 4 서브 어레이들(111~114)로부터 데이터를 읽고, 읽혀진 데이터를 제 1 내지 제 4 서브 어레이들(111~114)에 다시 기입하도록 구성된다. 즉, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 카피-백 동작을 수행하도록 구성된다.
클록 발생기(140)는 외부로부터 칩 인에이블 신호(/CE) 및 읽기 인에이블 신호(/RE)를 수신하도록 구성된다. 클록 발생기(140)는 프로그램 회로(180)로부터 레이턴시 옵션(LO: Latency Option)을 수신하도록 구성된다. 클록 발생기(140)는 수신된 칩 인에이블 신호(/CE), 읽기 인에이블 신호(/RE), 그리고 레이턴시 옵션(LO)에 기반하여 제 1 클록(CLK1) 및 제 2 클록(CLK2)을 발생하도록 구성된다.
제 1 클록(CLK1)은 제 1 및 제 2 읽기 및 쓰기 회로들(131, 132), 그리고 조합 논리(150)에 전달된다. 제 2 클록(CLK2)은 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)에 전달된다. 예시적으로, 제 2 클록(CLK2)은 제 1 클록(CLK1)의 반전 신호일 수 있다.
예시적으로, 제 1 및 제 2 클록들(CLK1, CLK2)은 천이하는 읽기 인에이블 신호(/RE)의 주기보다 긴 주기를 가질 수 있다. 예를 들면, 제 1 및 제 2 클록들(CLK1, CLK2)의 주기는 읽기 인에이블 신호(/RE)의 주기의 두 배일 수 있다.
조합 논리(150)는 외부로부터 읽기 인에이블 신호(/RE)를 수신하도록 구성된다. 조합 논리(150)는 클록 발생 회로로부터 제 1 클록(CLK1)을 수신하도록 구성된다. 수신된 읽기 인에이블 신호(/RE) 및 제 1 클록(CLK1)에 기반하여, 조합 논리(150)는 제 1 내지 제 4 선택 신호들(SEL1~SEL4), 그리고 스트로브 준비 신호(IN_DQS)를 발생하도록 구성된다. 조합 논리(150)는 프로그램 회로(180)로부터 레이턴시 옵션(LO: Latency Option)을 수신하도록 구성된다. 조합 논리(150)는 특히, 레이턴시 옵션(LO)을 참조하여, 제 1 내지 제 4 선택 신호들(SEL1~SEL4)을 생성할 수 있다.
예시적으로, 조합 논리(150)는 제 1 내지 제 4 선택 신호들(SEL1~SEL4)을 모두 비활성화 하거나 교대로 활성화할 수 있다. 조합 논리(150)는 읽기 인에이블 신호(/RE)와 동일한 파형을 갖는 스트로브 준비 신호(IN_DQS)를 발생할 수 있다.
역다중화기(160)는 제 1 및 제 2 데이터 경로들(DATA1, DATA2)을 통해 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)과 연결된다. 역다중화기(160)는 조합 논리(150)로부터 제 1 내지 제 4 선택 신호들(SEL1~SEL4)을 수신하도록 구성된다. 제 1 내지 제 4 선택 신호들(SEL1~SEL4)에 응답하여, 역다중화기(160)는 제 1 및 제 4 읽기 및 쓰기 회로들(131~134) 중 하나를 입출력 구동기(170)에 전기적으로 연결하도록 구성된다.
예를 들면, 제 1 선택 신호(SEL1)에 응답하여, 역다중화기(160)는 제 1 읽기 및 쓰기 회로(131)를 입출력 구동기(170)에 전기적으로 연결한다. 제 2 선택 신호(SEL2)에 응답하여, 역다중화기(160)는 제 2 읽기 및 쓰기 회로(132)를 입출력 구동기(170)에 전기적으로 연결한다. 제 3 선택 신호(SEL3)에 응답하여, 역다중화기(160)는 제 3 읽기 및 쓰기 회로(133)를 입출력 구동기(170)에 전기적으로 연결한다. 제 4 선택 신호(SEL4)에 응답하여, 역다중화기(160)는 제 4 읽기 및 쓰기 회로(134)를 입출력 구동기(170)에 전기적으로 연결한다.
입출력 구동기(170)는 외부와 스트로브 신호(DQS) 및 입출력 신호(DQ)를 교환하도록 구성된다. 입출력 구동기(170)는 역다중화기(160)와 데이터를 교환하도록 구성된다. 쓰기 동작 시에, 입출력 구동기(170)는 외부로부터 수신된 입출력 신호(DQ)를 역다중화기(160)를 통해 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)에 전송하도록 구성된다. 읽기 동작 시에, 입출력 구동기(170)는 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)로부터 역다중화기(160)를 통해 수신된 데이터를 입출력 신호(DQ)로서 외부로 출력하도록 구성된다.
읽기 동작 시에, 입출력 구동기(170)는 조합 논리(150)로부터 스트로브 준비 신호(IN_DQS)를 수신한다. 수신된 스트로브 준비 신호(IN_DQS)에 응답하여, 입출력 구동기(170)는 외부로 스트로브 신호(DQS)를 출력하도록 구성된다. 스트로브 신호(DQS)는 스트로브 준비 신호(IN_DQS)와 동일한 파형을 갖되, 스트로브 준비 신호(IN_DQS)에 비하여 특정 시간 지연된 신호일 수 있다.
프로그램 회로(180)는 레이턴시 옵션(LO)을 저장하도록 구성된다. 프로그램 회로(180)는 저장된 레이턴시 옵션(LO)을 클록 발생기(140)에 제공하도록 구성된다. 레이턴시 옵션(LO)은 제 1 및 제 2 클록들(CLK1, CLK2)을 발생하는 타이밍에 대한 정보를 포함한다. 더 상세하게는, 레이턴시 옵션(LO)은 스트로브 신호(DQS) 또는 읽기 인에이블 신호(/RE)에 기반하여 제 1 및 제 2 클록들(CLK1, CLK2)을 발생하는 타이밍에 대한 정보를 포함한다.
프로그램 회로(180)는 데이터를 저장할 수 있는 회로를 포함한다. 예를 들면, 프로그램 회로(180)는 모드 레지스터 셋(MRS: Mode Register Set) 또는 피쳐 셋(Feature set) 명령을 통해 프로그램될 수 있다. 또는, 프로그램 회로(180)는 레이저 퓨즈, 전기 퓨즈, 그리고 불휘발성 메모리 셀들 중 적어도 하나를 포함할 수 있다.
제어 로직(190)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(190)은 제 1 내지 제 4 서브 어레이들(111~114), 어드레스 디코더(120), 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134), 클록 발생기(140), 조합 논리(150), 역다중화기(160), 입출력 구동기(170), 그리고 프로그램 회로(180)의 동작을 제어하도록 구성된다. 제어 로직(190)은 외부로부터 수신되는 제어 신호(CTRL)에 응답하여 동작하도록 구성된다. 도 1에 도시되어 있지 않지만, 제어 로직(190)은 칩 인에이블 신호(/CE) 및 읽기 인에이블 신호(/RE)를 더 수신할 수 있다.
도 2는 본 발명의 실시 예에 따른 읽기 방법을 보여주는 순서도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 읽기 명령에 따른 데이터의 출력 절차가 설명될 것이다.
S110 단계에서, 읽기 커맨드가 수신된다. 예를 들면, 읽기 커맨드는 제어 신호(CTRL)로서 제어 로직(190)에 전달될 수 있다. 수신된 읽기 커맨드에 응답하여, 제어 로직(190)은 제 1 내지 제 4 서브 어레이들(111~114), 어드레스 디코더(120), 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134), 클록 발생기(140), 조합 논리(150), 역다중화기(160), 입출력 구동기(170), 그리고 프로그램 회로(180)를 제어할 수 있다.
S120 단계에서, 어드레스(ADDR)가 수신된다. 어드레스(ADDR)는 어드레스 디코더(120)에 전달된다. 어드레스 디코더(120)는 수신된 어드레스(ADDR)를 디코딩할 수 있다.
S110 단계와 S120 단계는 도 2에 도시된 순서에 국한되지는 않는다. S110 단계 및 S120 단계는 순차적으로, 역순으로, 또는 동시에 수행될 수 있다. 또한, 둘 이상의 읽기 커맨드들이 수신될 때, 적어도 하나의 읽기 커맨드가 수신되고, 어드레스(ADDR)가 수신되고, 이후에 나머지 읽기 커맨드가 수신될 수 있다.
S130 단계에서, 천이하는 읽기 인에이블 신호(/RE)에 기반하여 스트로브 신호(DQS)가 발생한다. 예를 들면, 조합 논리(150)는 천이하는 읽기 인에이블 신호(/RE)에 응답하여, 천이하는 읽기 인에이블 신호(/RE)와 동일한 파형을 갖되 특정 시간 지연된 스트로브 준비 신호(IN_DQS)를 발생한다. 예시적으로, 스트로브 준비 신호(IN_DQS)는 읽기 인에이블 신호(/RE)의 반주기 만큼 지연될 수 있다. 다른 예로서, 스트로브 준비 신호(IN_DQS)는 읽기 인에이블 신호(/RE)와 동기될 수 있다. 입출력 구동기(170)는 스트로브 준비 신호(IN_DQS)에 기반하여, 스트로브 신호(DQS)를 발생한다.
S140 단계에서, 수신된 어드레스(ADDR)에 대응하는 데이터가 읽혀진다. 예를 들면, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 수신된 어드레스(ADDR)에 대응하는 데이터를 제 1 내지 제 4 서브 어레이들(111~114)로부터 읽는다.
S150 단계에서, 스트로브 신호(DQS)가 특정 횟수 천이한 후에, 읽혀진 데이터가 출력된다. 예를 들면, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 스트로브 신호(DQS)가 특정 횟수 천이한 후에, 읽혀진 데이터를 역다중화기(160)로 전송한다. 역다중화기(160)는 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)을 선택적으로 입출력 구동기(170)에 연결한다. 입출력 구동기(170)는 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)로부터 전달되는 데이터를 입출력 신호(DQ)로서 출력한다.
도 3은 도 1의 불휘발성 메모리 장치(100)가 읽혀진 데이터를 출력하는 방법을 보여주는 순서도이다. 도 3을 참조하면, 도 2의 S150 단계에 대응하는 세부 절차들이 설명될 것이다.
S210 단계에서, 천이하는 읽기 인에이블 신호(/RE) 및 레이턴시 옵션(LO)에 기반하여 지연된 클록이 발생한다. 클록 발생기(140)는 읽기 인에이블 신호(/RE)의 천이가 검출되고, 레이턴시 옵션(LO)에 대응하는 횟수만큼 읽기 인에이블 신호(/RE)가 천이한 후에, 제 1 및 제 2 클록들(CLK1, CLK2)을 발생할 수 있다. 제 1 및 제 2 클록들(CLK1, CLK2)은 천이하는 읽기 인에이블 신호(/RE)의 상승 에지(Rising edge) 및 하강 에지(Falling edge) 중 하나에 동기될 수 있다.
S220 단계에서, 지연된 클록에 응답하여 수신된 컬럼 어드레스들에 대응하는 데이터가 출력되기 시작한다. 즉, 제 1 및 제 2 클록들(CLK1, CLK2)에 응답하여, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 읽혀진 데이터를 역다중화기(160)로 전송한다. 역다중화기(160)는 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)로부터 전송된 데이터를 입출력 구동기(170)로 전달한다. 즉, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)에 의해 읽혀진 데이터는, 스트로브 신호(DQS)를 기준으로 특정 시간 지연된 제 1 및 제 2 클록들(CLK1, CLK2)에 응답하여 외부로 출력된다.
결국, 독출된 데이터는 스트로브 신호(DQS)를 기준으로 특정의 클록 사이클 이후에 외부로 출력될 수 있다.
도 4는 도 1의 클록 발생기(140)를 보여주는 블록도이다. 도 4를 참조하면, 클록 발생기(140)는 클록 제어기(141) 및 클록 발생 회로(143)를 포함한다.
클록 제어기(141)는 칩 인에이블 신호(/CE), 그리고 읽기 인에이블 신호(/RE)를 수신한다. 클록 제어기(141)는 칩 인에이블 신호(/CE), 그리고 읽기 인에이블 신호(/RE)에 응답하여 상승 마스크 신호들(MASK_R) 및 하강 마스크 신호들(MASK_F)을 발생하도록 구성된다.
상승 마스크 신호들(MASK_R)은 천이하는 읽기 인에이블 신호(/RE)의 상승 에지들에 동기되어 활성화되는 신호들을 포함한다. 예를 들면, 상승 마스크 신호들(MASK_R)은 천이하는 읽기 인에이블 신호(/RE)의 제 1 내지 제 m 상승 에지들에 동기되어 활성화되는 신호들을 포함한다. 상승 마스크 신호들(MASK_R)은 항상 활성 상태인 신호를 더 포함할 수 있다.
하강 마스크 신호들(MASK_F)은 천이하는 읽기 인에이블 신호(/RE)의 하강 에지들에 동기되어 활성화되는 신호들을 포함한다. 예를 들면, 하강 마스크 신호들(MASK_R)은 천이하는 읽기 인에이블 신호(/RE)의 제 1 내지 제 m 하강 에지들에 동기되어 활성화되는 신호들을 포함한다. 하강 마스크 신호들(MASK_R)은 항상 활성 상태인 신호를 더 포함할 수 있다.
클록 발생 회로(143)는 레이턴시 옵션(LO), 읽기 인에이블 신호(/RE), 상승 마스크 신호들(MASK_R), 그리고 하강 마스크 신호들(MASK_F)을 수신하도록 구성된다. 클록 발생 회로(143)는 천이하는 읽기 인에이블 신호(/RE)에 응답하여 제 1 클록(CLK1) 및 제 2 클록(CLK2)을 발생한다. 여기서, 제 1 클록(CLK1)을 발생하는 타이밍은 상승 마스크 신호들(MASK_R) 및 하강 마스크 신호들(MASK_F) 중 하나의 마스크 신호에 응답하여 결정될 수 있다. 여기서, 제 2 클록(CLK2)은 제 1 클록(CLK1)의 반전 신호일 수 있다.
도 5는 도 4의 클록 제어기(141)를 보여주는 블록도이다. 도 5를 참조하면, 클록 제어기(141)는 제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm), 그리고 제 1 내지 제 m 하강 플립플롭들(DFF_F1~DFF_Rm)을 포함한다.
제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm)은 직렬 연결된다. 즉, 제 k-1 상승 플립플롭(DFF_R(k-1), k는 1보다 크고 m과 같거나 그보다 작은 정수)의 출력 노드는 제 k 상승 플립플롭(DFF_Rk)의 입력 노드와 연결된다.
제 k 상승 플립플롭(DFF_Rk)의 출력 노드의 신호는 제 k+1 상승 마스크 신호(MASK_R(k+1))로 제공된다. 제 1 상승 플립플롭(DFF_R1)의 입력 노드는 전원 전압(VCC)에 연결된다. 제 1 상승 플립플롭(DFF_R1)의 입력 노드의 신호는 제 1 상승 마스크 신호(MASK_R1)로 제공된다.
즉, 제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm)은 제 1 상승 플립플롭(DFF_R1)의 입력 노드의 신호, 그리고 제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm)의 출력 노드들의 신호들을 각각 제 1 내지 제 n 상승 마스크 신호들(MASK_R1~MASK_Rn, n은 m보다 1이 큰 정수)로 제공한다.
제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm)은 읽기 인에이블 신호(/RE)에 응답하여 동작한다. 예시적으로, 제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm)은 천이하는 읽기 인에이블 신호(/RE)의 상승 에지에 동기되어 동작한다. 천이하는 읽기 인에이블 신호(/RE)의 첫 번째 상승 에지에서, 제 1 상승 플립플롭(DFF_R1)의 입력 노드의 신호는 제 1 상승 플립플롭(DFF_R1)의 출력 노드로 전달된다. 즉, 천이하는 읽기 인에이블 신호(/RE)의 첫 번째 상승 에지에서, 제 1 상승 플립플롭(DFF_R1)의 출력 노드에 전원 전압(VCC)이 전달된다.
천이하는 읽기 인에이블 신호(/RE)의 두 번째 상승 에지에서, 제 2 상승 플립플롭(DFF_R2)의 입력 노드의 신호는 제 2 상승 플립플롭(DFF_R2)의 출력 노드로 전달된다. 즉, 읽기 인에이블 신호(/RE)의 두 번째 상승 에지에서, 제 2 상승 플립플롭(DFF_R2)의 출력 노드에 전원 전압(VCC)이 전달된다.
마찬가지로, 천이하는 읽기 인에이블 신호(/RE)의 k 번째 상승 에지에서, 제 k 상승 플립플롭(DFF_Rk)의 출력 노드에 전원 전압(VCC)이 전달된다. 즉, 제 1 상승 마스크 신호(MASK_R1)는 항상 활성 상태이고, 제 k 상승 마스크 신호(MASK_Rk)는 천이하는 읽기 인에이블 신호(/RE)의 k-1 번째 상승 에지에서 활성화된다.
제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm)은 리셋 신호(nRST)에 응답하여 리셋된다. 리셋 신호(nRST)는 칩 인에이블 신호(/CE)에 응답하여 활성화된다. 예를 들면, 리셋 신호(nRST)는 칩 인에이블 신호(/CE)가 활성화될 때 함께 활성화될 수 있다. 리셋 신호(nRST)는 칩 인에이블 신호(/CE)가 활성화된 후에 활성화될 수 있다. 즉, 읽기 동작이 완료된 후 다음 읽기 동작이 수행될 때, 제 2 내지 제 n 상승 마스크 신호들(MASK_R2~MASK_Rn)은 비활성화된다. 리셋 신호(nRST)는 칩 인에이블 신호(/CE)에 응답하여 클록 제어기(141)에 의해 생성된다.
제 1 내지 제 m 하강 플립플롭들(DFF_F1~DFF_Fm)은 직렬 연결된다. 즉, 제 k-1 하강 플립플롭(DFF_F(k-1), k는 1보다 크고 m과 같거나 그보다 작은 정수)의 출력 노드는 제 k 하강 플립플롭(DFF_ㄹk)의 입력 노드와 연결된다.
제 1 내지 제 m 하강 플립플롭들(DFF_R1~DFF_Rm)은 읽기 인에이블 신호(/RE)의 반전 신호에 응답하여 동작하도록 구성된다. 예시적으로, 제 1 내지 제 m 하강 플립플롭들(DFF_R1~DFF_Rm)은 천이하는 읽기 인에이블 신호(/RE)의 하강 에지에 동기되어 동작한다.
읽기 인에이블 신호(/RE)의 반전 신호에 응답하여 동작하는 것을 제외하면, 제 1 내지 제 m 하강 플립플롭들(DFF_F1~DFF_Fm)은 제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm)과 동일하게 동작한다. 즉, 제 1 하강 마스크 신호(MASK_F1)는 항상 활성 상태이다. 제 k 하강 마스크 신호(MASK_Fk)는 천이하는 읽기 인에이블 신호(/RE)의 k-1 번째 하강 에지에 동기되어 활성화된다. 읽기 동작이 완료된 후 다시 읽기 동작이 수행될 때, 제 2 내지 제 n 하강 마스크 신호들(MASK_F2~MASK_Fn)은 비활성화된다.
도 6은 도 4의 클록 발생 회로(143)를 보여주는 블록도이다. 도 6을 참조하면, 클록 발생 회로(143)는 제 1 내지 제 3 디코딩부들(DU1~DU3), 제 1 및 제 2 디코더들(145, 147) 그리고 제 1 및 제 2 플립플롭들(146, 148)을 포함한다. 이하에서, 제 1 내지 제 n 상승 마스크 신호들(MASK_R1~MASK_Rn)에 기반하여 생성되는 클록들을 제 1 내지 제 n 상승 클록들(CLK_R1~CLK_Rn)이라 정의한다. 제 1 내지 제 n 하강 마스크 신호들(MASK_F1~MASK_Fn)에 기반하여 생성되는 클록들을 제 1 내지 제 n 하강 클록들(CLK_F1~CLK_Fn)이라 정의한다.
제 1 디코딩부(DU1)는 제 1 내지 제 n 상승 마스크 신호들(MASK_R1~MASK_Rn)을 수신한다. 제 1 디코딩부(DU1)는 레이턴시 옵션(LO)에 응답하여 제 1 내지 제 n 상승 마스크 신호들(MASK_R1~MASK_Rn) 중 하나를 선택한다. 선택된 마스크 신호는 상승 마스크 신호(MASK_R)로서 제 1 디코더(145)에 전달된다.
제 2 디코딩부(DU2)는 제 1 내지 제 n 하강 마스크 신호들(MASK_F1~MASK_Fn)을 수신한다. 제 2 디코딩부(DU2)는 레이턴시 옵션(LO)에 응답하여 제 1 내지 제 n 하강 마스크 신호들(MASK_F1~MASK_Fn) 중 하나를 선택한다. 선택된 마스크 신호는 하강 마스크 신호(MASK_F)로서 제 2 디코더(147)에 전달된다.
제 1 디코더(145)는 상승 마스크 신호(MASK_R)에 응답하여 동작한다. 예시적으로, 제 1 디코더(145)는 상승 마스크 신호들(MASK_R1~MASK_Rn) 중 하나의 상승 마스크 신호에 응답하여 동작한다. 상승 마스크 신호(MASK_R)가 활성 상태일 때, 제 1 디코더(145)는 제 1 플립플롭(146)의 출력 노드(Q)를 제 1 플립플롭(146)의 입력 노드(D)에 전기적으로 연결한다. 상승 마스크 신호(MASK_R)가 비활성 상태일 때, 제 1 디코더(145)는 제 1 플립플롭(146)의 반전 출력 노드(nQ)를 제 1 플립플롭(146)의 입력 노드(D)에 전기적으로 연결한다.
제 1 플립플롭(146)의 입력 노드(D)는 제 1 디코더(145)에 연결된다. 제 1 플립플롭(146)은 읽기 인에이블 신호(/RE)에 응답하여 동작한다. 제 1 플립플롭(146)의 출력 노드(Q) 및 반전 출력 노드(nQ)는 제 1 디코더(145)에 연결된다. 제 1 플립플롭(146)의 출력 노드(Q)의 신호는 상승 클록(CLK_R)으로 사용된다.
제 2 디코더(147)는 하강 마스크 신호(MASK_F)에 응답하여 동작한다. 예시적으로, 제 2 디코더(147)는 하강 마스크 신호들(MASK_F1~MASK_Fn) 중 하나의 하강 마스크 신호에 응답하여 동작한다. 하강 마스크 신호(MASK_F)가 활성 상태일 때, 제 2 디코더(147)는 제 2 플립플롭(148)의 출력 노드(Q)를 제 2 플립플롭(148)의 입력 노드(D)에 전기적으로 연결한다. 하강 마스크 신호(MASK_F)가 비활성 상태일 때, 제 2 디코더(147)는 제 2 플립플롭(148)의 반전 출력 노드(nQ)를 제 2 플립플롭(148)의 입력 노드(D)에 전기적으로 연결한다.
제 2 플립플롭(148)의 입력 노드(D)는 제 2 디코더(147)에 연결된다. 제 2 플립플롭(148)은 읽기 인에이블 신호(/RE)의 반전 신호에 응답하여 동작한다. 제 2 플립플롭(148)의 출력 노드(Q) 및 반전 출력 노드(nQ)는 제 2 디코더(147)에 연결된다. 제 2 플립플롭(148)의 출력 노드(Q)의 신호는 하강 클록(CLK_F)으로 사용된다.
제 3 디코딩부(DU3)는 상승 클록(CLK_R) 및 하강 클록(CLK_F)을 수신한다. 제 3 디코딩부(DU3)는 레이턴시 옵션(LO)에 응답하여 상승 클록(CLK_R) 및 하강 클록(CLK_F) 중 하나를 선택한다. 선택된 클록은 제 1 클록(CLK1)으로 출력된다. 그리고 도 4에 도시된 바와 같이 제 2 클록(CLK2)은 인버터를 통해 제 1 클록(CLK1)을 반전하여 생성하게 될 것이다.
도 7은 도 1의 불휘발성 메모리 장치(100)의 동작을 설명하기 위한 제 1 타이밍도이다. 도 1, 그리고 도 3 내지 도 7을 참조하여, 스트로브 신호(DQS)의 생성 절차가 이하에서 설명될 것이다.
제 2 시간(t2)에 불휘발성 메모리 장치(100)를 선택하기 위한 칩 인에이블 신호(/CE)가 활성화된다. 칩 인에이블 신호(/CE)의 활성화에 응답하여, 제 2 시간에 리셋 신호(nRST)가 발생한다. 즉, 제 2 시간에, 클록 제어기(141)의 제 1 내지 제 m 상승 플립플롭들(DFF_R1~DFF_Rm) 그리고 제 1 내지 제 m 하강 플립플롭들(DFF_F1~DFF_Fm)이 리셋된다.
제 4 시간(t4)에, 읽기 인에이블 신호(/RE)가 천이한다. 즉, 제 4 시간(t4)에, 읽기 인에이블 신호(/RE)의 천이가 검출된다. 조합 논리(150)는 읽기 인에이블 신호(/RE)와 동일한 파형을 갖되, 읽기 인에이블 신호(/RE)를 기준으로 특정 클록이 지연된 스트로브 준비 신호(IN_DQS)를 발생한다. 스트로브 준비 신호(IN_DQS)에 응답하여, 입출력 구동기(170)는 스트로브 준비 신호(IN_DQS)와 동일한 파형을 갖는 스트로브 신호(DQS)를 발생한다. 즉, 제 4 시간(t4)에, 입출력 구동기(170)는 천이하는 스트로브 신호(DQS)를 출력한다.
도 8은 도 1의 불휘발성 메모리 장치(100)의 동작을 설명하기 위한 제 2 타이밍도이다. 도 1, 그리고 도 3 내지 도 8 참조하면, 제 4 시간(t4)부터 읽기 인에이블 신호(/RE)가 천이한다.
클록 제어기(141)에서, 제 1 상승 마스크 신호(MASK_R1)는 항상 하이 레벨이다. 즉, 제 1 상승 마스크 신호(MASK_R1)가 제 1 디코딩부(DU1)에 의해 선택되어 제 1 디코더(145)에 입력될 때, 제 1 플립플롭(146)의 입력 노드(D)는 항상 반전 출력 노드(nQ)와 전기적으로 연결된다. 초기 상태에서, 제 1 플립플롭(146)의 입력 노드(D)의 신호는 로우 레벨, 출력 노드(Q)의 신호는 로우 레벨이고, 반전 출력 노드(nQ)의 신호는 하이 레벨이다.
제 4 시간(t4)에 읽기 인에이블 신호(/RE)가 로우 레벨로부터 하이 레벨로 천이할 때, 제 1 플립플롭(146)의 반전 출력 노드(nQ)의 하이 레벨 신호가 제 1 플립플롭(146)에 입력된다. 이때, 제 1 플립플롭(146)의 출력 노드(Q)의 신호는 로우 레벨로부터 하이 레벨로 천이한다. 반전 출력 노드(nQ)의 신호는 하이 레벨로부터 로우 레벨로 천이한다.
제 6 시간(t6)에 읽기 인에이블 신호(/RE)가 다시 로우 레벨로부터 하이 레벨로 천이할 때, 제 1 플립플롭(146)의 반전 출력 노드(nQ)의 로우 레벨 신호가 제 1 플립플롭(146)에 입력된다. 이때, 제 1 플립플롭(146)의 출력 노드(Q)의 신호는 하이 레벨로부터 로우 레벨로 천이한다. 반전 출력 노드(nQ)의 신호는 로우 레벨로부터 하이 레벨로 천이한다. 즉, 제 1 상승 클록(CLK_R1)은 읽기 인에이블 신호(/RE)의 첫 번째 상승 에지에 동기되어 발생된다.
클록 제어기(141)에서, 제 2 상승 마스크 신호(MASK_R2)는 읽기 인에이블 신호(/RE)의 첫 번째 상승 에지에 동기하여 활성화된다. 즉, 제 2 상승 마스크 신호(MASK_R2)가 제 1 디코딩부(DU1)에 의해 선택되어 제 1 디코더(145)에 입력될 때, 제 1 디코더(145)는 읽기 인에이블 신호(/RE)의 첫 번째 상승 에지에 동기되어 반전 출력 노드(nQ) 및 입력 노드(D)를 전기적으로 연결한다.
제 6 시간(t6)에 읽기 인에이블 신호(/RE)의 두 번째 상승 에지에서, 제 1 플립플롭(146)의 반전 출력 노드(nQ)의 하이 레벨 신호가 제 1 플립플롭(146)에 입력된다. 이때, 제 1 플립플롭(146)의 출력 노드(Q)의 신호는 하이 레벨로 천이한다. 제 1 플립플롭(146)의 반전 출력 노드(nQ)의 신호는 로우 레벨로 천이한다.
제 8 시간(t8)에 읽기 인에이블 신호(/RE)의 세 번째 상승 에지에서, 제 1 플립플롭(146)의 반전 출력 노드(nQ)의 로우 레벨 신호가 제 1 플립플롭(146)에 입력된다. 이때, 제 1 플립플롭(146)의 출력 노드(Q)의 신호는 로우 레벨로 천이하고, 반전 출력 노드(nQ)의 신호는 하이 레벨로 천이한다. 즉, 제 2 상승 클록(CLK_R2)은 읽기 인에이블 신호(/RE)의 두 번째 상승 에지에 동기되어 발생한다.
클록 제어기(141)에서, 제 k 상승 마스크 신호(MASK_Rk)가 디코딩 부(DU1)에 의해 선택되어 디코더(145)에 입력될 때, 제 k 상승 클록(CLK_Rk)이 발생한다. 제 k 상승 클록(CLK_Rk)은 읽기 인에이블 신호(/RE)의 k 번째 상승 에지에 동기되어 발생된다.
도 9는 도 1의 불휘발성 메모리 장치(100)의 동작을 설명하기 위한 제 3 타이밍도이다. 도 1, 그리고 도 3 내지 도 9를 참조하면, 제 4 시간(t4)부터 읽기 인에이블 신호(/RE)가 천이한다.
클록 제어기(141)에서, 제 1 하강 마스크 신호(MASK_F1)는 항상 하이 레벨이다. 즉, 제 1 하강 마스크 신호(MASK_F1)가 제 2 디코딩부(DU2)에 의해 선택되어 제 2 디코더(147)에 입력될 때, 제 2 플립플롭(148)의 입력 노드(D)는 항상 반전 출력 노드(nQ)와 전기적으로 연결된다.
제 5 시간(t5)에 읽기 인에이블 신호(/RE)가 하이 레벨로부터 로우 레벨로 천이할 때, 제 2 플립플롭(148)의 반전 출력 노드(nQ)의 하이 레벨 신호가 제 2 플립플롭(148)에 입력된다. 이때, 제 2 플립플롭(148)의 출력 노드(Q)의 신호는 로우 레벨로부터 하이 레벨로 천이한다. 반전 출력 노드(nQ)의 신호는 하이 레벨로부터 로우 레벨로 천이한다.
제 7 시간(t7)에 읽기 인에이블 신호(/RE)가 다시 하이 레벨로부터 로우 레벨로 천이할 때, 제 2 플립플롭(148)의 반전 출력 노드(nQ)의 로우 레벨 신호가 제 2 플립플롭(148)에 입력된다. 이때, 제 2 플립플롭(148)의 출력 노드(Q)의 신호는 하이 레벨로부터 로우 레벨로 천이한다. 반전 출력 노드(nQ)의 신호는 로우 레벨로부터 하이 레벨로 천이한다.
즉, 제 1 하강 클록(CLK_F1)은 읽기 인에이블 신호(/RE)의 첫 번째 하강 에지에 동기되어 발생된다.
클록 제어기(141)에서, 제 2 하강 마스크 신호(MASK_F2)는 읽기 인에이블 신호(/RE)의 첫 번째 하강 에지에 동기하여 활성화된다. 즉, 제 2 하강 마스크 신호(MASK_F2)가 제 2 디코딩부(DU2)에 의해 선택되어 제 2 디코더(147)에 입력될 때, 제 2 디코더(147)는 읽기 인에이블 신호(/RE)의 첫 번째 하강 에지에 동기되어 반전 출력 노드(nQ) 및 입력 노드(D)를 전기적으로 연결한다.
제 7 시간(t7)에 읽기 인에이블 신호(/RE)의 두 번째 하강 에지에서, 제 2 플립플롭(148)의 반전 출력 노드(nQ)의 하이 레벨 신호가 제 2 플립플롭(148)에 입력된다. 이때, 제 2 플립플롭(148)의 출력 노드(Q)의 신호는 하이 레벨로 천이한다. 제 2 플립플롭(148)의 반전 출력 노드(nQ)의 신호는 로우 레벨로 천이한다.
제 9 시간(t9)에 읽기 인에이블 신호(/RE)의 세 번째 하강 에지에서, 제 2 플립플롭(148)의 반전 출력 노드(nQ)의 로우 레벨 신호가 제 2 플립플롭(148)에 입력된다. 이때, 제 2 플립플롭(148)의 출력 노드(Q)의 신호는 로우 레벨로 천이하고, 반전 출력 노드(nQ)의 신호는 하이 레벨로 천이한다.
즉, 제 2 하강 클록(CLK_F2)은 읽기 인에이블 신호(/RE)의 두 번째 하강 에지에 동기되어 발생된다.
클록 제어기(141)에서, 제 k 하강 마스크 신호(MASK_Fk)가 제 2 디코더(147)에 입력될 때, 제 k 하강 클록(CLK_Fk)이 발생된다. 제 k 하강 클록(CLK_Fk)은 읽기 인에이블 신호(/RE)의 k 번째 하강 에지에 동기되어 발생된다.
즉, 클록 발생기(140)는 레이턴시 옵션(LO)에 응답하여, 읽기 인에이블 신호(/RE)의 k 번째 상승 에지에 동기되는 제 k 상승 클록(CLK_Rk) 및 k 번째 하강 에지에 동기되는 제 k 하강 클록(CLK_Fk)을 발생할 수 있다. 레이턴시 옵션(LO)에 따라, 클록 발생기(140)는 제 k 상승 클록(CLK_Rk)과 제 k 하강 클록(CLK_Fk) 중 하나를 제 1 클록(CLK1)으로 출력한다. 클록 발생기(140)는 제 1 클록(CLK1)의 반전 클록을 제 2 클록(CLK2)으로서 발생할 수 있다.
도 10은 도 1의 불휘발성 메모리 장치(100)에서 레이턴시 옵션(LO=0 Clock Cycle)이 선택된 제 1 예를 설명하기 위한 타이밍도이다. 도 1, 그리고 도 3 내지 도 10을 참조하면, 제 4 시간(t1)에 읽기 인에이블 신호(/RE)가 천이하기 시작한다. 입출력 구동기(170)는 읽기 인에이블 신호(/RE)에 응답하여 스트로브 신호(DQS)를 발생한다. 스트로브 신호(DQS)는 읽기 인에이블 신호(/RE)와 동일한 파형을 갖되 지연된 신호이다. 예시적으로, 스트로브 신호(DQS)는 읽기 인에이블 신호(/RE)가 천이하기 시작한 후, 제 5 시간(t5)에 천이하기 시작한다.
예시적으로, 레이턴시 옵션(LO)에 기반하여 제 1 상승 클록(CLK_R1)이 선택된 것으로 가정한다. 클록 발생기(140)는 레이턴시 옵션(LO) 및 천이하는 읽기 인에이블 신호(/RE)에 응답하여 제 1 클록(CLK1) 및 제 2 클록(CLK2)을 발생한다. 제 1 클록(CLK1) 및 제 2 클록(CLK2)은 읽기 인에이블 신호(/RE)의 첫 번째 상승 에지에 동기되어 발생된다.
제 2 클록(CLK2)은 제 1 클록(CLK1)의 반전 클록일 수 있다. 제 1 클록(CLK1)은 제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)에 공급되고, 제 2 클록(CLK2)은 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)에 공급된다.
제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 수신된 어드레스(ADDR)에 대응하는 데이터를 제 1 및 제 2 서브 어레이들(111, 112)로부터 읽는다. 제 1 클록(CLK1)에 동기하여, 제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 읽혀진 데이터를 역다중화기(160)로 전송한다. 예를 들면, 제 1 클록(CLK1)이 하이 레벨일 때, 제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 읽혀진 데이터를 역다중화기(160)로 전송한다.
제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 수신된 어드레스(ADDR)에 대응하는 데이터를 제 3 및 제 4 서브 어레이들(113, 114)로부터 읽는다. 제 2 클록(CLK2)에 동기하여, 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 읽혀진 데이터를 역다중화기(160)로 전송한다. 예를 들면, 제 2 클록(CLK2)이 하이 레벨일 때, 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 읽혀진 데이터를 역다중화기(160)로 전송한다.
읽기 인에이블 신호(/RE) 및 제 1 클록(CLK1)에 응답하여, 조합 논리(150)는 선택 신호들(SEL1~SEL4)을 활성화한다. 제 1 클록(CLK1)이 발생된 때에, 읽기 인에이블 신호(/RE)의 상승 에지 및 하강 에지에 동기되어 제 1 내지 제 4 선택 신호들(SEL1~SEL4)이 순차적으로 그리고 반복적으로 발생된다. 예를 들면, 조합 논리(150)는 레이턴시 옵션(LO=0)을 참조하여 읽기 인이에블 신호(/RE)를 지연한 스트로브 준비 신호(IN_DQS, DQS와 동일 위상)와 제 1 클록(CLK1)과의 곱 신호를 제 1 선택 신호(SEL1)로 생성할 수 있다. 그리고 제 2 내지 제 4 선택 신호들(SEL2~SEL4)은 제 1 선택 신호(SEL1)를 반 클록 주기만큼 각각 지연하여 생성할 수 있다.
제 1 내지 제 4 선택 신호들(SEL1~SEL4)에 응답하여, 역다중화기(160)는 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)을 입출력 구동기(170)와 전기적으로 연결한다. 즉, 제 1 내지 제 4 선택 신호들(SEL1~SEL4) 중 활성화된 선택 신호에 대응하는 읽혀진 데이터가 입출력 구동기(170)를 통해 입출력 신호(DQ)로 출력된다.
예시적으로, 제 1 데이터 경로(DATA1)를 통해 전송되는 제 1, 제 5, 그리고 제 9 데이터(D1, D5, D9)는 제 1 읽기 및 쓰기 회로(131)로부터 전송된 데이터이다. 제 2, 제 6, 그리고 제 10 데이터(D2, D6, D10)는 제 2 읽기 및 쓰기 회로(132)로부터 전송된 데이터이다. 제 2 데이터 경로(DATA2)를 통해 전송되는 제 3, 제 7, 그리고 제 11 데이터(D3, D7, D11)는 제 3 읽기 및 쓰기 회로(133)로부터 전송된 데이터이다. 제 4, 제 8, 그리고 제 12 데이터(D4, D8, D12)는 제 4 읽기 및 쓰기 회로(134)로부터 전송된 데이터이다. 제 1 내지 제 4 선택 신호들(SEL1~SEL4)에 따라, 제 1 내지 제 12 데이터(D1~D12)가 순차적으로 입출력 신호(DQ)로 출력된다. 이상에서는, 스트로브 신호(DQS)의 상승 및 하강 에지들에 맞춰 데이터가 출력되는 DDR(Dual Data Rate) 인터페이스 방식의 불휘발성 메모리 장치(100)를 예로 본 발명의 이점이 설명되었다. 그러나 본 발명은 DDR 인터페이스 방식의 불휘발성 메모리 장치(100)에만 국한되지는 않음이 잘 이해될 것이다.
도 10에 도시된 바와 같이, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 읽혀진 데이터를 스트로브 신호(DQS)가 천이하기 시작할 때 전송한다. 전송된 데이터는 입출력 구동기(170)를 통해 입출력 신호(DQ)로 출력된다.
도 11은 도 1의 불휘발성 메모리 장치(100)에서 레이턴시 옵션(LO=0.5 Clock Cycle)이 선택된 제 2 예를 설명하기 위한 타이밍도이다. 도 1, 도 3 내지 도 9, 그리고 도 11을 참조하면, 제 4 시간(t4)에 읽기 인에이블 신호(/RE)가 천이하기 시작한다. 그리고, 제 5 시간(t5)에 스트로브 신호(DQS)가 천이하기 시작한다.
예시적으로, 레이턴시 옵션(LO)에 응답하여 제 1 하강 클록(CLK_F1)이 선택된 것으로 가정한다. 클록 발생기(140)는 레이턴시 옵션(LO) 및 천이하는 읽기 인에이블 신호(/RE)에 응답하여 제 1 클록(CLK1) 및 제 2 클록(CLK2)을 발생한다. 제 1 클록(CLK1) 및 제 2 클록(CLK2)은 읽기 인에이블 신호(/RE)의 첫 번째 하강 에지에 동기되어 발생된다.
제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 수신된 어드레스(ADDR)에 대응하는 데이터를 읽고, 읽혀진 데이터를 제 1 클록(CLK1)에 동기하여 역다중화기(160)로 전송한다. 그리고 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 수신된 어드레스(ADDR)에 대응하는 데이터를 읽고, 읽혀진 데이터를 제 2 클록(CLK2)에 동기하여 역다중화기(160)로 전송한다.
예시적으로, 제 1 데이터 경로(DATA1)를 통해 전송되는 제 1, 제 5, 그리고 제 9 데이터(D1, D5, D9)는 제 1 읽기 및 쓰기 회로(131)로부터 전송된 데이터이다. 제 2, 제 6, 그리고 제 10 데이터(D2, D6, D10)는 제 2 읽기 및 쓰기 회로(132)로부터 전송된 데이터이다. 제 2 데이터 경로(DATA2)를 통해 전송되는 제 3, 제 7, 그리고 제 11 데이터(D3, D7, D11)는 제 3 읽기 및 쓰기 회로(133)로부터 전송된 데이터이다. 제 4 및 제 8 데이터(D4, D8)는 제 4 읽기 및 쓰기 회로(134)로부터 전송된 데이터이다. 제 1 내지 제 4 선택 신호들(SEL1~SEL4)에 따라, 제 1 내지 제 11 데이터(D1~D11)가 순차적으로 입출력 신호(DQ)로 출력된다.
여기서, 제 1 내지 제 4 선택 신호들(SEL1~SEL4)은 레이턴시 옵션(LO=0.5)에 따라 읽기 인이에블 신호(/RE)와 제 1 클록(CLK1)과의 곱 신호를 기반으로 생성될 수 있다. 예를 들면, 읽기 인이에블 신호(/RE)와 제 1 클록(CLK1)과의 곱 신호를 제 1 선택 신호(SEL1)로 생성할 수 있다. 그리고 제 2 내지 제 4 선택 신호들(SEL2~SEL4)은 제 1 선택 신호(SEL1)를 반 클록 주기만큼 각각 지연하여 생성할 수 있다.
도 11에 도시된 바와 같이, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 읽혀진 데이터를 스트로브 신호(DQS)가 한 번 천이한 후에 전송한다. 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 스트로브 신호(DQS)가 반주기 발생된 후에 읽혀진 데이터를 전송한다. 더 상세하게는, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 읽혀진 데이터를 스트로브 신호(DQS)의 첫 번째 하강 에지에 동기하여 전송한다. 전송된 데이터는 입출력 구동기(170)를 통해 입출력 신호(DQ)로 출력된다.
도 12는 도 1의 불휘발성 메모리 장치(100)에서 레이턴시 옵션(LO=1 Clock Cycle)이 선택된 제 3 예를 설명하기 위한 타이밍도이다. 도 1, 도 3 내지 도 9, 그리고 도 12를 참조하면, 제 4 시간(t4)에 읽기 인에이블 신호(/RE)가 천이하기 시작한다. 그리고 제 5 시간(t5)에 스트로브 신호(DQS)가 천이하기 시작한다.
예시적으로, 레이턴시 옵션(LO=1)에 응답하여 제 2 상승 클록(CLK_R2)이 선택된 것으로 가정한다. 클록 발생기(140)는 레이턴시 옵션(LO) 및 천이하는 읽기 인에이블 신호(/RE)에 응답하여 제 1 클록(CLK1) 및 제 2 클록(CLK2)을 발생한다. 제 1 클록(CLK1) 및 제 2 클록(CLK2)은 읽기 인에이블 신호(/RE)의 두 번째 상승 에지에 동기되어 발생된다.
제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 수신된 어드레스(ADDR)에 대응하는 데이터를 읽고, 읽혀진 데이터를 제 1 클록(CLK1)에 동기하여 역다중화기(160)로 전송한다. 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 수신된 어드레스(ADDR)에 대응하는 데이터를 읽고, 읽혀진 데이터를 제 2 클록(CLK2)에 동기하여 역다중화기(160)로 전송한다.
예시적으로, 제 1 데이터 경로(DATA1)를 통해 전송되는 제 1, 제 5, 그리고 제 9 데이터(D1, D5, D9)는 제 1 읽기 및 쓰기 회로(131)로부터 전송된 데이터이다. 제 2, 제 6, 그리고 제 10 데이터(D2, D6, D10)는 제 2 읽기 및 쓰기 회로(132)로부터 전송된 데이터이다. 제 2 데이터 경로(DATA2)를 통해 전송되는 제 3 및 제 7 데이터(D3, D7)는 제 3 읽기 및 쓰기 회로(133)로부터 전송된 데이터이다. 제 4 및 제 8 데이터(D4, D8)는 제 4 읽기 및 쓰기 회로(134)로부터 전송된 데이터이다. 제 1 내지 제 4 선택 신호들(SEL1~SEL4)에 따라, 제 1 내지 제 10 데이터(D1~D10)가 순차적으로 입출력 신호(DQ)로 출력된다.
여기서, 제 1 내지 제 4 선택 신호들(SEL1~SEL4)은 레이턴시 옵션(LO=1)에 따라 읽기 인이에블 신호(/RE)가 반주기 지연된 스트로브 준비 신호(IN_DQS, DQS와 동일 위상)와 제 1 클록(CLK1)과의 곱 신호를 기반으로 생성될 수 있다. 예를 들면, 스트로브 준비 신호(IN_DQS)와 제 1 클록(CLK1)과의 곱 신호를 제 1 선택 신호(SEL1)로 생성할 수 있다. 그리고 제 2 내지 제 4 선택 신호들(SEL2~SEL4)은 제 1 선택 신호(SEL1)를 반 클록 주기만큼 각각 지연하여 생성할 수 있다.
도 12에 도시된 바와 같이, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 읽혀진 데이터를 스트로브 신호(DQS)가 두 번 천이한 후에 전송한다. 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 스트로브 신호(DQS)가 한 주기 발생된 후에 읽혀진 데이터를 전송한다. 더 상세하게는, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 읽혀진 데이터를 스트로브 신호(DQS)의 두 번째 상승 에지에 동기하여 전송한다. 전송된 데이터는 입출력 구동기(170)를 통해 입출력 신호(DQ)로 출력된다.
도 13은 도 1의 불휘발성 메모리 장치(100)에서 레이턴시 옵션(LO=1.5 Clock Cycle)이 선택된 제 4 예를 설명하기 위한 타이밍도이다. 도 1, 도 3 내지 도 9, 그리고 도 13을 참조하면, 제 4 시간(t4)에 읽기 인에이블 신호(/RE)가 천이하기 시작한다. 그리고, 제 5 시간(t5)에 스트로브 신호(DQS)가 천이하기 시작한다.
예시적으로, 레이턴시 옵션(LO)에 응답하여 제 2 하강 클록(CLK_F2)이 선택된 것으로 가정한다. 클록 발생기(140)는 레이턴시 옵션(LO=1.5) 및 천이하는 읽기 인에이블 신호(/RE)에 응답하여 제 1 클록(CLK1) 및 제 2 클록(CLK2)을 발생한다. 제 1 클록(CLK1) 및 제 2 클록(CLK2)은 읽기 인에이블 신호(/RE)의 두 번째 상승 에지에 동기되어 발생된다.
제 1 및 제 2 읽기 및 쓰기 회로들(131, 132)은 수신된 어드레스(ADDR)에 대응하는 데이터를 읽고, 읽혀진 데이터를 제 1 클록(CLK1)에 동기하여 역다중화기(160)로 전송한다. 제 3 및 제 4 읽기 및 쓰기 회로들(133, 134)은 수신된 어드레스(ADDR)에 대응하는 데이터를 읽고, 읽혀진 데이터를 제 2 클록(CLK2)에 동기하여 역다중화기(160)로 전송한다.
예시적으로, 제 1 데이터 경로(DATA1)를 통해 전송되는 제 1, 제 5, 그리고 제 9 데이터(D1, D5, D9)는 제 1 읽기 및 쓰기 회로(131)로부터 전송된 데이터이다. 제 2 및 제 6 데이터(D2, D6)는 제 2 읽기 및 쓰기 회로(132)로부터 전송된 데이터이다. 제 2 데이터 경로(DATA2)를 통해 전송되는 제 3 및 제 7 데이터(D3, D7)는 제 3 읽기 및 쓰기 회로(133)로부터 전송된 데이터이다. 제 4 및 제 8 데이터(D4, D8)는 제 4 읽기 및 쓰기 회로(134)로부터 전송된 데이터이다. 제 1 내지 제 4 선택 신호들(SEL1~SEL4)에 따라, 제 1 내지 제 9 데이터(D1~D9)가 순차적으로 입출력 신호(DQ)로 출력된다.
여기서, 제 1 내지 제 4 선택 신호들(SEL1~SEL4)은 레이턴시 옵션(LO=1.5)에 따라 읽기 인이에블 신호(/RE)와 제 1 클록(CLK1)과의 곱 신호를 기반으로 생성될 수 있다. 예를 들면, 읽기 인이에블 신호(/RE)와 제 1 클록(CLK1)과의 곱 신호를 제 1 선택 신호(SEL1)로 생성할 수 있다. 그리고 제 2 내지 제 4 선택 신호들(SEL2~SEL4)은 제 1 선택 신호(SEL1)를 반 클록 주기만큼 각각 지연하여 생성할 수 있다.
도 13에 도시된 바와 같이, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 읽혀진 데이터를 스트로브 신호(DQS)가 세 번 천이한 후에 전송한다. 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 스트로브 신호(DQS)가 한 주기 반 발생된 후에 읽혀진 데이터를 전송한다. 더 상세하게는, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 읽혀진 데이터를 스트로브 신호(DQS)의 두 번째 하강 에지에 동기하여 전송한다. 전송된 데이터는 입출력 구동기(170)를 통해 입출력 신호(DQ)로 출력된다.
상술된 바와 같이, 레이턴시 옵션(LO)에 따라 상승 클록들(CLK_R1~CLK_Rn) 및 하강 클록들(CLK_F1~CLK_Fn) 중 하나가 선택된다. 선택된 클록으로부터 제 1 및 제 2 클록들(CLK1, CLK2)이 발생된다. 제 1 및 제 2 클록들(CLK1, CLK2)은 레이턴시 옵션(LO)에 따라 스트로브 신호(DQS)를 기준으로 특정 시간 지연된다. 읽혀진 데이터는 제 1 및 제 2 클록들(CLK1, CLK2)에 동기되어 출력된다. 따라서, 불휘발성 메모리 장치(100)는 레이턴시 옵션(LO)에 따라 스트로브 신호(DQS)가 특정 횟수 천이한 후에 입출력 신호(DQ)를 출력한다.
스트로브 신호(DQS)는 고정된 레벨로부터 천이하기 시작한다. 스트로브 신호(DQS)가 천이하기 시작할 때, 스트로브 신호(DQS)에서 왜곡이 발생할 수 있다. 스트로브 신호(DQS)의 주파수가 증가할수록, 스트로브 신호(DQS)에서 왜곡이 발생할 확률은 증가한다. 본 발명의 실시 예에 따르면, 스트로브 신호(DQS)가 특정 횟수 천이한 후에 입출력 신호(DQ)가 출력된다. 즉, 스트로브 신호(DQS)가 안정된 후에 입출력 신호(DQ)가 출력된다. 따라서, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
도 14는 도 6의 제 1 및 제 2 디코딩부들(DU1, DU2)의 구현 예를 보여주는 블록도이다. 예시적으로, 제 1 디코딩부(DU1)는 제 1 내지 제 5 상승 마스크 신호들(MASK_R1~MASK_R5)을 수신하는 것으로 가정한다. 제 2 디코딩부(DU2)는 제 1 내지 제 5 하상 마스크 신호들(MAKS_F1~MASK_F5)을 수신하는 것으로 가정한다. 그러나, 제 1 및 제 2 디코딩부들(DU1, DU2)이 수신하는 마스크 신호들의 수는 한정되지 않는다.
도 14를 참조하면, 제 1 디코딩부(DU1)는 제 1 내지 제 3 디코더들(D1~D3)을 포함한다. 제 1 디코더(D1)는 제 1 내지 제 4 마스크 신호들(MASK_R1~MASK_R4)을 수신한다. 제 2 디코더(D2)는 제 2 내지 제 5 마스크 신호들(MASK_R2~MASK_R5)을 수신한다. 제 1 디코더(D1)는 레이턴시 옵션(LO)에 응답하여 제 1 내지 제 4 마스크 신호들(MASK_R1~MASK_R4) 중 하나를 선택 및 출력할 수 있다. 제 2 디코더(D2)는 레이턴시 옵션(LO)에 응답하여 제 2 내지 제 5 마스크 신호들(MASK_R2~MASK_R5) 중 하나를 선택 및 출력할 수 있다. 예시적으로, 제 1 및 제 2 디코더들(D1, D2)은 네 개의 입력들 중 하나를 선택하는 오프셋(Offset) 값을 레이턴시 옵션(LO)으로부터 획득할 수 있다. 획득된 오프셋 값에 따라, 제 1 및 제 2 디코더들(D1, D2)은 입력들 중 하나를 출력으로 전달할 수 있다.
예시적으로, 레이턴시 옵션(LO)의 오프셋이 '0 Clock cycle'을 나타낼 때, 제 1 디코더(D1)는 제 1 상승 마스크 신호(MASK_R1)를 출력하고 제 2 디코더(D2)는 제 2 상승 마스크 신호(MASK_R2)를 출력할 수 있다. 레이턴시 옵션(LO)의 오프셋이 '0.5 Clock cycle'를 나타낼 때, 제 1 디코더(D1)는 제 2 상승 마스크 신호(MASK_R2)를 출력하고 제 2 디코더(D2)는 제 3 상승 마스크 신호(MASK_R3)를 출력할 수 있다. 레이턴시 옵션(LO)의 오프셋이 '0.5×k Clock cycle'를 나타낼 때, 제 1 디코더(D1)는 입력들 중 제 k 번째 입력을 출력으로 전달하고 제 2 디코더(D2)는 입력들 중 제 k 번째 입력을 출력으로 전달할 수 있다.
제 3 디코더(D3)는 제 1 및 제 2 디코더들(D1, D2)의 출력 신호들을 수신한다. 레이턴시 옵션(LO)에 응답하여, 제 3 디코더(D3)는 제 1 및 제 2 디코더들(D1, D2)의 출력 신호들 중 하나를 상승 마스크 신호(MASK_R)로 출력한다.
제 2 디코딩부(DU2)는 제 4 내지 제 6 디코더들(D4~D6)을 포함한다. 제 2 디코딩부(DU2)는 제 1 내지 제 5 하강 마스크 신호들(MASK_F1~MASK_F5) 및 레이턴시 옵션(LO)에 응답하여 하강 마스크 신호(MASK_F)를 출력한다.
제 1 내지 제 5 상승 마스크 신호들(MASK_R1~MASK_R5) 대신 제 1 내지 제 5 하강 마스크 신호들(MASK_F1~MASK_F5)을 수신하는 것을 제외하면, 제 2 디코딩부(DU2)는 제 1 디코딩부(DU1)와 동일한 구조를 가지며 동일하게 동작한다. 따라서, 제 2 디코딩부(DU2)에 대한 상세한 설명은 생략된다. 제 1 및 제 2 디코딩부들(DU1, DU2)이 도 14에 도시된 바와 같이 구성될 때, 제 1 클록(CLK1)의 발생 타이밍은 레이턴시 옵션(LO)에 따라 조절될 수 있다.
도 14를 참조하여 설명된 바와 같이, 제 1 및 제 2 디코딩부들(DU1, DU2)은 복잡도가 낮은 디코더들을 복수 개 조합함으로써 구현될 수 있다. 이때, 복잡도가 낮은 복수의 디코더들에 공급되는 오프셋을 조절함으로써, 상승 마스크 신호(MASK_R) 및 하강 마스크 신호(MASK_F)가 출력될 수 있다.
도 15는 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치(100a)를 보여주는 블록도이다. 도 15를 참조하면, 불휘발성 메모리 장치(100a)는 메모리 셀 어레이(110), 어드레스 디코더(120a), 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134), 클록 발생기(140a), 조합 논리(150), 역다중화기(160), 입출력 구동기(170), 프로그램 회로(180a), 그리고 제어 로직(190)을 포함한다.
어드레스 디코더(120a), 클록 발생기(140a), 그리고 프로그램 회로(180a)를 제외하면, 불휘발성 메모리 장치(100a)는 도 1을 참조하여 설명된 불휘발성 메모리 장치(100a)와 동일한 구조를 갖는다. 따라서, 중복되는 구성 요소들에 대한 상세한 설명은 생략된다.
어드레스 디코더(120a)는 프로그램 회로(180a)로부터 레이턴시 옵션(LO)을 수신하도록 구성된다. 어드레스 디코더(120a)는 더미 어드레스 발생기(121)를 포함한다. 더미 어드레스 발생기(121)는 레이턴시 옵션(LO)에 기반하여 더미 어드레스를 발생하도록 구성된다. 어드레스 디코더(120a)는 발생된 더미 어드레스 및 수신된 어드레스(ADDR)를 디코딩하도록 구성된다. 더미 어드레스는 제 1 내지 제 4 서브 어레이들(111~114)에 대응하는 어드레스이다.
클록 발생기(140)는 제 1 및 제 2 클록들(CLK1, CLK2)을 발생하도록 구성된다. 예를 들면, 클록 발생기(140)는 읽기 인에이블 신호(/RE)가 천이하기 시작할 때, 읽기 인에이블 신호(/RE)의 첫 번째 상승 에지에 동기되는 제 1 및 제 2 클록들(CLK1, CLK2)을 발생할 수 있다.
프로그램 회로(180a)는 레이턴시 옵션(LO)을 저장한다. 레이턴시 옵션(LO)은 더미 어드레스 발생기(121)가 몇 개의 더미 어드레스들을 발생할 지에 대한 정보를 포함한다.
불휘발성 메모리 장치(100a)는 도 2를 참조하여 설명된 동작 방법에 따라 동작한다. 즉, 불휘발성 메모리 장치(100a)에서, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 스트로브 신호(DQS)가 특정 횟수 천이한 후에 읽혀진 데이터를 역다중화기(160) 및 입출력 구동기(170)를 통해 출력하도록 구성된다.
도 16은 도 15의 불휘발성 메모리 장치(100a)가 데이터를 읽는 방법을 보여주는 순서도이다. 예시적으로, 도 16에 도시된 순서도는 도 2의 데이터를 읽는 단계(S150)에 대응한다. 도 2, 도 15 및 도 16을 참조하면, S310 단계에서 수신된 어드레스(ADDR)에 기반하여 적어도 하나의 더미 어드레스가 발생된다. 예를 들면, 더미 어드레스 발생기(121)는 미리 저장하는 어드레스를 더미 어드레스로서 발생할 수 있다. 더미 어드레스 발생기(121)는 수신된 어드레스(ADDR) 중 적어도 하나의 어드레스를 더미 어드레스로 발생할 수 있다.
S320 단계에서, 적어도 하나의 더미 어드레스에 대응하는 데이터가 읽혀진다. 어드레스 디코더(120a)는 적어도 하나의 더미 어드레스 중 더미 행 어드레스를 디코딩하여 워드 라인들(WL)을 선택한다. 어드레스 디코더(120a)는 적어도 하나의 더미 어드레스 중 더미 열 어드레스를 디코딩한다. 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 디코딩된 더미 열 어드레스에 기반하여, 적어도 하나의 더미 어드레스에 대응하는 데이터를 읽는다.
S330 단계에서, 수신된 어드레스(ADDR)에 대응하는 데이터가 읽혀진다. 어드레스 디코더(120a)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하여 워드 라인들(WL)을 선택한다. 어드레스 디코더(120a)는 수신된 어드레스(ADDR) 중 열 어드레스들(DCA)을 디코딩한다. 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 디코딩된 열 어드레스들(DCA)에 기반하여, 수신된 어드레스(ADDR)에 대응하는 데이터를 읽는다.
도 17은 도 15의 불휘발성 메모리 장치(100a)에서 레이턴시 옵션이 선택된 예를 설명하기 위한 타이밍도이다. 도 15 및 도 17을 참조하면, 제 4 시간(t4)에 읽기 인에이블 신호(/RE)가 천이하기 시작한다. 읽기 인에이블 신호(/RE)의 천이에 따라, 입출력 구동기(170)는 스트로브 신호(DQS)를 발생한다. 클록 발생기(140)는 제 1 및 제 2 클록들(CLK1, CLK2)을 발생한다.
더미 어드레스 발생기(121)는 레이턴시 옵션(LO)에 따라 적어도 하나의 더미 어드레스를 발생한다. 예시적으로, 더미 어드레스 발생기(121)는 네 개의 더미 어드레스들을 발생한 것으로 가정한다.
제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 발생된 더미 어드레스들에 대응하는 데이터를 읽는다. 읽혀진 데이터(DD)는 역다중화기(160) 및 입출력 구동기(170)를 통해 입출력 신호(DQ)로 출력된다.
더미 어드레스들에 대응하는 데이터가 읽혀진 후에, 제 1 내지 제 4 읽기 및 쓰기 회로들(131~134)은 수신된 어드레스(ADDR)에 대응하는 데이터를 읽는다. 읽혀진 제 1 내지 제 8 데이터(D1~D8)로서 역다중화기(160) 및 입출력 구동기(170)를 통해 입출력 신호(DQ)로 출력된다.
수신된 어드레스(ADDR)에 대응하는 데이터는 적어도 하나의 더미 어드레스에 대응하는 데이터가 출력된 후에 출력된다. 즉, 수신된 어드레스(ADDR)에 대응하는 데이터는 스트로브 신호(DQS)가 특정 횟수 천이한 후에 출력된다. 데이터 스트로브 신호(DQS)가 안정화된 후에 데이터 신호(DQ)가 출력되므로, 불휘발성 메모리 장치(100a)의 신뢰성이 향상된다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치들(100, 100a) 중 하나와 동일한 구조를 가지며 동일하게 동작한다. 즉, 불휘발성 메모리 장치(1100)는 스트로브 신호(DQS)가 특정 횟수 천이한 후에 입출력 신호(DQ)를 출력하도록 구성된다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(Background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 읽기 인에이블 신호(/RE) 및 칩 인에이블 신호(/CE)를 제공하도록 구성된다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)와 입출력 신호(DQ)를 교환하도록 구성된다. 읽기 동작 시에, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)로부터 제공되는 스트로브 신호(DQS)가 특정 횟수 천이한 후에, 불휘발성 메모리 장치(1100)로부터 데이터 신호(DQ)를 수신하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(Processing unit), 호스트 인터페이스(Host interface), 그리고 메모리 인터페이스(Memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (Multimedia card) 프로토콜, PCI (Peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (Small computer small interface) 프로토콜, ESDI (Enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽혀진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(Net-book), PDA (Personal Digital Assistants), 포터블(Portable) 컴퓨터, 웹 타블렛(Web tablet), 태블릿 컴퓨터(Tablet computer), 무선 전화기(Wireless phone), 모바일 폰(Mobile phone), 스마트폰(Smart phone), E-북(E-book), PMP(Portable multimedia player), 휴대용 게임기, 네비게이션(Navigation) 장치, 블랙박스(Black box), 디지털 카메라(Digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-Dimensional television), 디지털 음성 녹음기(Digital audio recorder), 디지털 음성 재생기(Digital audio player), 디지털 영상 녹화기(Digital picture recorder), 디지털 영상 재생기(Digital picture player), 디지털 동영상 녹화기(Digital video recorder), 디지털 동영상 재생기(Digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 도 18의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 19를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
불휘발성 메모리 칩들 각각은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치들(100, 100a) 중 하나와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 칩들 각각은 스트로브 신호(DQS)가 특정 횟수 천이한 후에 입출력 신호(DQ)를 출력하도록 구성된다.
도 19에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 20은 도 19를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 20을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 20에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 20에서, 도 19를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 18을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 18 및 도 19를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 100a; 불휘발성 메모리 장치
110; 메모리 셀 어레이
111~114; 제 1 내지 제 4 서브 어레이들
120, 120a; 어드레스 디코더
121; 더미 어드레스 발생기
131~134; 제 1 내지 제 4 읽기 및 쓰기 회로들
140, 140a; 클록 발생기
141; 클록 제어기
143; 클록 발생 회로
145, 147; 제 1 및 제 2 디코더들
146, 148; 제 1 및 제 2 플립플롭들
150; 조합 로직
160; 역다중화기
170; 입출력 구동기
180, 180a; 프로그램 회로
190; 제어 로직

Claims (20)

  1. 삭제
  2. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    읽기 커맨드를 수신하는 단계;
    어드레스들을 수신하는 단계;
    읽기 인에이블 신호의 천이를 검출하는 단계;
    상기 읽기 인에이블 신호의 천이를 참조하여 스트로브 신호를 발생하는 단계;
    상기 수신된 어드레스들에 대응하는 데이터를 읽는 단계; 그리고
    상기 스트로브 신호가 특정 횟수 천이한 후에 상기 읽혀진 데이터를 출력하는 단계를 포함하되,
    상기 읽기 인에이블 신호는 상기 읽기 커맨드 및 상기 어드레스가 수신되기 전에는 일정한 레벨을 유지하고, 상기 읽기 커맨드 및 상기 어드레스가 수신된 이후에 토글링되며,
    상기 읽혀진 데이터를 출력하는 단계는,
    상기 읽기 인에이블 신호보다 지연된 클록을 발생하는 단계; 그리고
    상기 읽혀진 데이터를 상기 지연된 클록에 동기하여 출력하는 단계를 포함하는 읽기 방법.
  3. 제 2 항에 있어서,
    상기 지연된 클록은 레이턴시 옵션에 따라 상기 천이하는 읽기 인에이블 신호의 상승 에지 및 하강 에지 중 하나에 동기되는 읽기 방법.
  4. 제 2 항에 있어서,
    상기 지연된 클록의 발생 시점은 레이턴시 옵션에 따라 결정되는 읽기 방법.
  5. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    읽기 커맨드를 수신하는 단계;
    어드레스들을 수신하는 단계;
    읽기 인에이블 신호의 천이를 검출하는 단계;
    상기 읽기 인에이블 신호의 천이를 참조하여 스트로브 신호를 발생하는 단계;
    상기 수신된 어드레스들에 대응하는 데이터를 읽는 단계; 그리고
    상기 스트로브 신호가 특정 횟수 천이한 후에 상기 읽혀진 데이터를 출력하는 단계를 포함하되,
    상기 읽기 인에이블 신호는 상기 읽기 커맨드 및 상기 어드레스가 수신되기 전에는 일정한 레벨을 유지하고, 상기 읽기 커맨드 및 상기 어드레스가 수신된 이후에 토글링되며,
    상기 수신된 어드레스들에 대응하는 데이터를 읽는 단계는,
    상기 수신된 어드레스들에 기반하여 적어도 하나의 더미 어드레스를 발생하는 단계;
    상기 적어도 하나의 더미 어드레스에 대응하는 데이터를 읽는 단계; 그리고
    상기 수신된 어드레스들에 대응하는 데이터를 읽는 단계를 포함하는 읽기 방법.
  6. 제 5 항에 있어서,
    상기 읽혀진 데이터를 출력하는 단계는,
    상기 적어도 하나의 더미 어드레스에 대응하는 데이터를 출력한 후에 상기 수신된 어드레스들에 대응하는 데이터를 출력하는 단계를 포함하는 읽기 방법.
  7. 제 5 항에 있어서,
    상기 더미 어드레스를 발생하는 단계는, 미리 저장된 어드레스를 읽는 단계를 포함하는 읽기 방법.
  8. 제 5 항에 있어서,
    상기 더미 어드레스를 발생하는 단계는, 상기 수신된 어드레스들 중 적어도 하나의 어드레스로부터 상기 더미 어드레스를 생성하는 단계를 포함하는 읽기 방법.
  9. 메모리 셀 어레이;
    수신된 어드레스들에 응답하여 상기 메모리 셀 어레이의 워드 라인을 선택하는 어드레스 디코더;
    상기 수신된 어드레스들에 대응하는 데이터를 상기 메모리 셀 어레이로부터 읽고, 상기 읽혀진 데이터를 클록에 응답하여 전달하는 읽기 및 쓰기 회로;
    읽기 인에이블 신호를 참조하여 상기 클록을 발생하는 클록 발생기; 그리고
    상기 읽기 인에이블 신호에 응답하여 스트로브 신호를 외부로 출력하고, 상기 읽기 및 쓰기 회로로부터 전달되는 상기 읽혀진 데이터를 외부로 출력하는 입출력 구동기를 포함하되,
    상기 읽혀진 데이터는 상기 스트로브 신호가 특정 횟수 천이한 후에 출력되고,
    상기 읽기 인에이블 신호는 읽기 커맨드 및 상기 어드레스가 수신되기 전에는 일정한 레벨을 유지하고, 상기 읽기 커맨드 및 상기 어드레스가 수신된 이후에 토글링되며,
    상기 클록 발생기는 상기 스트로브 신호가 특정 횟수 천이한 후에 상기 클록을 발생하도록 구성되는 불휘발성 메모리 장치.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 클록 발생기는,
    상기 읽기 인에이블 신호의 상승 에지에 동기하여 활성화되는 복수의 상승 마스크 신호들을 발생하는 클록 제어기; 그리고
    상기 복수의 상승 마스크 신호들에 동기되어 상기 클록을 발생하는 클록 발생 회로를 포함하는 불휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 클록 제어기는, 상기 읽기 인에이블 신호의 상승 에지에 동기하여 동작하는 직렬 연결된 복수의 플립플롭들을 포함하고, 상기 직렬 연결된 복수의 플립플롭들 중 첫 번째 플립플롭의 입력 노드는 전원 전압에 연결되고, 그리고 상기 첫 번째 플립플롭의 입력 노드 및 상기 직렬 연결된 복수의 플립플롭들의 출력 노드들의 신호들은 상기 상승 마스크 신호들로 사용되는 불휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 복수의 플립플롭들은 칩 인에이블 신호가 활성화될 때 리셋되도록 구성되는 불휘발성 메모리 장치.
  14. 제 11 항에 있어서,
    상기 클록 발생 회로는,
    플립플롭; 그리고
    상기 복수의 상승 마스크 신호들 중 하나에 응답하여 상기 플립플롭의 출력 노드 및 반전 출력 노드 중 하나를 상기 플립플롭의 입력 노드에 전기적으로 연결하는 디코더를 포함하고,
    상기 플립플롭의 출력 노드의 신호가 상기 클록으로 제공되는 불휘발성 메모리 장치.
  15. 제 11 항에 있어서,
    상기 복수의 상승 마스크 신호들 중 하나를 선택하는 레이턴시 옵션을 저장 및 제공하는 프로그램 회로를 더 포함하는 불휘발성 메모리 장치.
  16. 제 11 항에 있어서,
    상기 클록 제어기는 상기 읽기 인에이블 신호의 하강 에지에 동기하여 활성화되는 복수의 하강 마스크 신호들을 발생하도록 구성되고,
    상기 클록 발생 회로는 상기 복수의 상승 마스크 신호들 및 상기 복수의 하강 마스크 신호들에 동기되어 상기 클록을 발생하도록 구성되는 불휘발성 메모리 장치.
  17. 제 9 항에 있어서,
    상기 메모리 셀 어레이는 복수의 서브 어레이들로 분할되고, 상기 읽기 및 쓰기 회로는 상기 복수의 서브 어레이들에 각각 대응하는 복수의 읽기 및 쓰기 회로들로 분할되며,
    상기 불휘발성 메모리 장치는,
    상기 클록 및 상기 읽기 인에이블 신호에 동기되어 선택 신호를 발생하도록 구성되는 조합 로직; 그리고
    상기 선택 신호에 응답하여 상기 복수의 읽기 및 쓰기 회로들을 중 적어도 하나를 상기 입출력 구동기와 전기적으로 연결하는 역다중화기를 더 포함하는 불휘발성 메모리 장치.
  18. 제 9 항에 있어서,
    상기 어드레스 디코더는 적어도 하나의 더미 어드레스를 발생하는 더미 어드레스 발생기를 포함하되, 상기 읽기 및 쓰기 회로는 상기 적어도 하나의 더미 어드레스에 대응하는 데이터를 상기 메모리 셀 어레이로부터 읽고, 그 후에 상기 수신된 어드레스들에 대응하는 데이터를 상기 메모리 셀 어레이로부터 읽도록 구성되는 불휘발성 메모리 장치.
  19. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 불휘발성 메모리 장치는,
    메모리 셀 어레이;
    수신된 어드레스들에 응답하여 상기 메모리 셀 어레이의 워드 라인을 선택하는 어드레스 디코더;
    상기 수신된 어드레스들에 대응하는 데이터를 상기 메모리 셀 어레이로부터 읽고, 상기 읽혀진 데이터를 클록에 응답하여 전달하는 읽기 및 쓰기 회로;
    읽기 인에이블 신호를 참조하여 상기 클록을 발생하는 클록 발생기; 그리고
    상기 읽기 인에이블 신호에 응답하여 스트로브 신호를 외부로 출력하고, 상기 읽기 및 쓰기 회로로부터 전달되는 상기 읽혀진 데이터를 외부로 출력하는 입출력 구동기를 포함하되,
    상기 읽혀진 데이터는 상기 스트로브 신호가 특정 횟수 천이한 후에 출력되고,
    상기 읽기 인에이블 신호는 읽기 커맨드 및 상기 어드레스가 수신되기 전에는 일정한 레벨을 유지하고, 상기 읽기 커맨드 및 상기 어드레스가 수신된 이후에 토글링되며,
    상기 클록 발생기는 상기 스트로브 신호가 특정 횟수 천이한 후에 상기 클록을 발생하도록 구성되는 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 불휘발성 메모리 장치 및 상기 컨트롤러는 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성하는 메모리 시스템.
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Patent event date: 20170125

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20170726

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20170125

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20160720

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20170726

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20170320

Comment text: Amendment to Specification, etc.

Patent event code: PX09012R01I

Patent event date: 20160908

Comment text: Amendment to Specification, etc.

Patent event code: PX09012R01I

Patent event date: 20151020

Comment text: Amendment to Specification, etc.

Patent event code: PX09012R01I

Patent event date: 20110105

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20170907

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20170823

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20170726

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20170320

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20160908

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20151020

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20110105

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
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