KR101416740B1 - 플래시 메모리 장치 및 그것의 읽기 방법 - Google Patents

Abstract

여기에 개시된 플래시 메모리 장치는 제 1 그룹과 제 2 그룹으로 분리되고 제 1 및 제 2 선택 라인들 사이에 배열된 워드 라인들을 갖는 메모리 블록; 선택된 워드 라인이 상기 제 1 및 제 2 그룹들 중 어느 하나에 속하는 지에 따라서, 상기 제 1 및 제 2 선택 라인들의 액티브 순서 및 비 선택 워드 라인들에 인가될 상기 제 1 및 제 2 읽기 전압들을 결정하는 제어 로직; 그리고 읽기 동작시, 상기 제어로직에 의해서 결정된 결과에 따라 상기 비 선택된 워드 라인들을 상기 제 1 및 제 2 읽기 전압들로 구동하고, 상기 제 1 및 제 2 선택 라인들을 액티브시키는 행 선택 회로를 포함한다.

Description

플래시 메모리 장치 및 그것의 읽기 방법{FLASH MEMORY DEVICE AND READ METHOD THEREOF}

본 발명은 플래시 메모리 장치에 관한 것으로, 좀더 구체적으로는 읽기 동작시 소프트 프로그램 현상을 방지할 수 있는 플래시 메모리 장치에 관한 것이다.

일반적으로, 플래시 메모리 장치는 복수의 메모리 영역들이 한 번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리 장치는 각 저장소자에 사용되는 로직 게이트의 형태에 따라 낸드(NAND) 플래시 메모리 장치와 노어(NOR) 플래시 메모리 장치로 이루어진다. 낸드 플래시 메모리 장치는 노어 플래시 메모리장치에 비해 집적도가 매우 높다.

도 1은 일반적인 낸드 플래시 메모리 장치를 보여주는 블록도이다.

도 1을 참조하면, 낸드 플래시 메모리 장치(10)는 메모리 셀 어레이(20), 행 선택 회로(도면에는 "X-SEL"라 표기됨)(40), 그리고 페이지 버퍼 회로(60)를 포함한다. 메모리 셀 어레이(20)는 비트 라인들(BL0~BLm-1)에 각각 연결되는 복수 개의 셀 스트링들(또는 낸드 스트링들)(21)을 포함한다. 각 열의 셀 스트링(21)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(string selection transistor, SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(ground selection transistor, GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 또는 메모리 셀들(MC0~MCn-1)로 구성된다. 각 열의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결된 드레인과 스트링 선택 라인(string selection line, SSL)에 연결된 게이트를 갖는다. 접지 선택 트랜지스터(GST)는 공통 소오스 라인(common source line, CSL)에 연결된 소오스와 접지 선택 라인(ground selection line, GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 메모리 셀들(MCn-1~MC0)이 직렬 연결되어 있다. 각 셀 스트링의 셀들은 플로팅 게이트 트랜지스터들로 구성되며, 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들(WLn-1~WL0)에 각각 연결된다. 스트링 선택 라인(SSL), 워드 라인들(WL0~WLn-1), 그리고 접지 선택 라인(GSL)은 행 선택 회로(40)에 전기적으로 연결되어 있다. 메모리 셀 어레이(20)를 통해 배열되는 비트 라인들(BL0~BLm-1)은 페이지 버퍼 회로(60)에 전기적으로 연결되어 있다.

행 선택 회로(40)는 행 어드레스 정보에 따라 워드 라인들 중 하나의 워드 라인을 선택하고, 선택된 워드 라인과 비선택된 워드 라인들로 각 동작 모드에 따 른 워드 라인 전압들을 공급한다. 예를 들면, 행 선택 회로(40)는 프로그램 동작 모드시 선택되는 워드 라인으로 프로그램 전압(program voltage)을 공급하고 비선택되는 워드 라인들로 패스 전압(pass voltage)을 공급한다. 페이지 버퍼 회로(60)는 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들(BL0~BLm-1)로 전원 전압(또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압(또는 프로그램 전압: program voltage)을 각각 공급한다. 잘 알려진 바와 같이, 낸드형 플래시 메모리(10)의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 메모리의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로, 미국특허공보 5,696,717호에 "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGE VERIFICATION CAPABILITY"라는 제목으로 각각 게재되어 있다.

행 선택 회로(40)는 읽기 동작 모드시(또는, 독출 동작시) 선택되는 워드 라인으로 접지 전압(GND)을 공급하고 비선택되는 워드 라인들로 읽기 전압(read voltage)을 공급한다. 페이지 버퍼 회로(60)는 읽기/검증 동작 모드에서 비트 라인들(BL0~BLm-1)을 통해 선택된 워드 라인의 메모리 셀들로부터 데이터를 감지한다. 페이지 버퍼 회로(60)의 감지 동작을 통해 메모리 셀이 프로그램된 셀인지 소거된 셀인지 여부가 확인된다. 이러한 페이지 버퍼 회로의 일 예는 미국특허공보 제5,761,132호에 "INTEGRATED CIRCUIT MEMORY DEVICES WITH LATCH-FREE BUFFERS THEREIN FOR PREVENTING READ FAILURES"라는 제목으로 게재되어 있다.

읽기 동작 모드는 비트라인 디스챠지(bitline discharge), 비트라인 프리챠지(bitline precharge), 비트라인 디벨로프(bitline develop), 및 감지(sensing) 구간으로 구성된다. 전술한 구간들은 순차적으로 구성된다. 비트라인 디스챠지 구간동안 비트라인은 디스챠지 된다. 디스챠지된 비트라인은 비트라인 프리챠지 구간동안 특정 프리차지 레벨을 갖도록 프리챠지 된다. 또한, 비트 라인을 디스챠지 후, 비트라인 프리챠지 구간에서 비선택된 워드 라인들에 읽기 전압(Vread)(예를 들면, +4.5V)이 인가되고, 선택된 워드 라인에 0V 가 인가된다. 비트라인 디벨로프 구간동안, 선택된 워드 라인에 연결된 메모리 셀이 소거된 셀이면(즉, 온 셀이면), 비트라인의 프리챠지 레벨은 로우 레벨(예를 들면, 접지 레벨)로 떨어지게 된다. 그러나 메모리 셀이 프로그램된 셀이면(즉, 오프 셀이면), 비트라인의 프리챠지 레벨은 그대로 유지된다. 이와 같이, 메모리 셀의 프로그램 상태에 따라 비트라인의 프리챠지 레벨이 달라지게 되는데, 이를 비트라인 디벨로프(bitline develop)라 한다. 비트라인의 프리챠지 레벨은 감지 구간동안 페이지 버퍼 회로(60)에 의해 감지된다. 이러한 읽기 동작을 통해서 메모리 셀이 소거된 셀인지 프로그램된 셀인지 판단된다.

읽기 동작 모드시, 비트라인 디벨로프 구간에서 읽기 전압이 스트링 선택 라인 또는 접지 선택 라인에 인가될 경우, 스트링 선택 라인에 인접한 워드라인 또는 접지 선택 라인에 인접한 워드 라인은 커플링 현상에 의해 읽기 전압보다 승압 된다. 이러한 경우, 스트링 선택 라인에 인접한 워드라인 또는 접지 선택 라인에 인접한 워드라인에 연결된 셀들은 소프트 프로그램될 수 있다.

본 발명의 목적은 읽기 동작시 소프트 프로그램 현상을 방지할 수 있는 플래시 메모리 장치를 제공하는데 있다.

본 발명의 특징에 따른 플래시 메모리 장치는: 제 1 그룹과 제 2 그룹으로 분리되고 제 1 및 제 2 선택 라인들 사이에 배열된 워드 라인들을 갖는 메모리 블록; 선택된 워드 라인이 상기 제 1 및 제 2 그룹들 중 어느 하나에 속하는 지에 따라서, 상기 제 1 및 제 2 선택 라인들의 액티브 순서 및 비 선택 워드 라인들에 인가될 상기 제 1 및 제 2 읽기 전압들을 결정하는 제어 로직; 그리고 읽기 동작시, 상기 제어 로직에 의해서 결정된 결과에 따라 상기 비 선택된 워드 라인들을 상기 제 1 및 제 2 읽기 전압들로 구동하고, 상기 제 1 및 제 2 선택 라인들을 액티브시키는 행 선택 회로를 포함한다.

이 실시 예에 있어서, 상기 제 1 그룹은 상기 제 1 선택라인과 인접하며, 상기 제 1 선택라인은 접지 선택라인으로 구성되고, 상기 제 2 그룹은 상기 제 2 선택라인과 인접하며, 상기 제 2 선택라인은 스트링 선택 라인으로 구성된다.

이 실시 예에 있어서, 상기 제 1 읽기 전압은 제 2 읽기 전압보다 낮고, 커플링 현상에 의해 높아진 상기 제 1 읽기 전압은 제 2 읽기 전압보다 높지 않다.

이 실시 예에 있어서, 상기 선택된 워드 라인이 상기 제 1 그룹에 속하는 경우, 상기 행 선택 회로는 상기 제 2 선택라인에 바로 인접한 비 선택된 워드 라인 을 상기 제 1 읽기 전압으로 구동한다.

이 실시 예에 있어서, 상기 행 선택 회로는 상기 제 1 읽기 전압이 인가된 비 선택된 워드라인을 제외한 나머지 비 선택된 워드라인들을 상기 제 2 읽기 전압으로 구동한다.

이 실시 예에 있어서, 상기 제 2 선택 라인은 비트 라인 디벨로프시 액티브되고, 상기 제 1 선택라인은 비트 라인 프리챠지시 액티브된다.

이 실시 예에 있어서, 상기 선택된 워드 라인이 상기 제 2 그룹에 속하는 경우, 상기 행 선택 회로는 상기 제 1 선택라인에 바로 인접한 비 선택된 워드 라인을 상기 제 1 읽기 전압으로 구동한다.

이 실시 예에 있어서, 상기 행 선택 회로는 상기 제 1 읽기 전압이 인가된 비 선택된 워드라인을 제외한 나머지 비 선택된 워드라인들을 상기 제 2 읽기 전압으로 구동한다.

이 실시 예에 있어서, 상기 제 1 선택 라인은 상기 비트 라인 디벨로프시 액티브되고, 상기 제 2 선택라인은 상기 비트 라인 프리챠지시 액티브된다.

본 발명의 다른 특징에 따른 제 1 그룹과 제 2 그룹으로 분리되고 제 1 및 제 2 선택 라인들 사이에 배열된 워드 라인들을 갖는 메모리 블록을 포함하는 플래시 메모리 장치의 읽기 방법은: (a) 선택된 워드 라인이 상기 제 1 및 제 2 그룹 중 어느 하나에 속하는 지를 판별하는 단계; 및 (b) 판별 결과에 따라서, 상기 제 1 및 제 2 선택 라인의 액티브 순서 및 비 선택 워드 라인들에 인가되는 읽기 전압을 결정하는 단계를 포함한다.

이 실시 예에 있어서, 상기 제 1 그룹은 상기 제 1 선택라인과 인접하며, 상기 제 1 선택라인은 접지 선택라인으로 구성되고, 상기 제 2 그룹은 상기 제 2 선택라인과 인접하며, 상기 제 2 선택라인은 스트링 선택 라인으로 구성된다.

이 실시 예에 있어서, 상기 제 1 읽기 전압의 레벨은 상기 제 2 읽기 전압보다 낮다.

이 실시 예에 있어서, 상기 선택된 워드 라인이 상기 제 1 그룹에 속하는 경우, 비트라인 프리챠지시 상기 제 1 읽기 전압은 상기 제 2 선택라인에 바로 인접한 비 선택된 워드 라인에 인가되고, 제 2 읽기 전압은 상기 제 1 및 제 2 그룹들에 속하는 나머지 비 선택된 워드라인들에 인가되고, 상기 제 1 선택라인이 액티브되며; 비트 라인 디벨로프시 상기 제 2 선택라인이 액티브된다.

이 실시 예에 있어서, 상기 선택된 워드 라인이 상기 제 2 그룹에 속하는 경우, 비트라인 프리챠지시 상기 제 1 읽기 전압은 상기 제 1 선택라인에 바로 인접한 비 선택된 워드 라인에 인가되고, 제 2 읽기 전압은 상기 제 1 및 제 2 그룹들에 속하는 나머지 비 선택된 워드라인들에 인가되고, 상기 제 2 선택라인은 액티브되며; 비트 라인 디벨로프시 상기 제 1 선택라인이 액티브된다.

본 발명에 따른 플래시 메모리 장치는 읽기 동작시 소프트 프로그램 현상을 방지 할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한 다.

본 발명의 플래시 메모리 장치는 읽기 동작시, 스트링 선택 라인에 인접한 워드라인 또는 접지 선택 라인에 인접한 워드 라인에 제 2 읽기 전압보다 낮은 제 1 읽기 전압을 인가한다. 따라서, 액티브된 스트링 선택 라인에 인접한 워드라인 또는 액티브된 접지 선택 라인에 인접한 워드 라인의 전압이 커플링 현상에 의해 높아지더라도, 본 발명의 플래시 메모리 장치는 소프트 프로그램 현상을 방지할 수 있다.

제 1 그룹과 제 2 그룹으로 분리되고 제 1 및 제 2 선택 라인들 사이에 배열된 워드 라인들을 갖는 메모리 블록, 선택된 워드 라인이 상기 제 1 및 제 2 그룹들 중 어느 하나에 속하는 지에 따라서, 상기 제 1 및 제 2 선택 라인들의 액티브 순서 및 비 선택 워드 라인들에 인가될 상기 제 1 및 제 2 읽기 전압들을 결정하는 제어 로직, 그리고 읽기 동작시, 상기 제어로직에 의해서 결정된 결과에 따라 상기 비 선택된 워드 라인들을 상기 제 1 및 제 2 읽기 전압들로 구동하고, 상기 제 1 및 제 2 선택 라인들을 액티브시키는 행 선택 회로를 포함한다. 이러한 구성에 의해 본 발명의 플래시 메모리 장치는 선택된 워드 라인의 위치에 따라서, 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)에 바로 인접한 워드라인들에 제 2 읽기 전압보다 낮은 제 2 읽기 전압을 인가한다. 디벨로프 구간에서 스트링 선택 라인에 인접한 워드라인 또는 접지 선택 라인에 인접한 워드 라인에 연결된 메모리 셀들에 발생할 수 있는 소프트 프로그램 현상을 방지할 수 있을 것이다.

도 2는 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다.

도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택 회로(120), 전압 발생 회로(130), 제어 로직(140), 그리고 페이지 버퍼 회로(150)를 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(미 도시됨)을 포함하며, 메모리 블록들은 각각 도 1에 도시된 바와 같이 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 포함한다.

행 선택 회로(120)는 읽기 동작 모드시(또는, 독출 동작시) 선택된 워드 라인으로 접지 전압(GND)을 공급하고, 비 선택된 워드 라인들로 대응되는 제 1 및 제 2 읽기 전압들(Vread1, Vread2)을 공급한다. 제 1 읽기 전압(Vread1)은 선택된 워드라인의 위치에 따라서 스트링 선택 라인(SSL)에 인접한 워드라인(WLn-1) 및 접지 선택 라인(GSL)에 인접한 워드라인(WL0) 중 하나에 인가될 것이다. 제 2 읽기 전압(Vread2)은 비 선택된 워드라인들 중 제 1 읽기 전압(Vread1)이 인가된 워드라인을 제외한 나머지 워드라인들에 인가될 것이다.

페이지 버퍼 회로(150)는 읽기 동작시 메모리 셀들에 저장된 데이터를 감지하며, 입/출력 장치(160)는 읽기 동작시 감지된 데이터를 외부로 제공한다.

전압 발생 회로(130)는 읽기 동작시 제어 로직(140)의 제어에 의해 제 1 및 제 2 읽기 전압들(Vread1, Vread2)을 발생한다. 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 낮게 설정될 것이다. 제 1 읽기 전압(Vread1)이 인가된 비 선택된 워드라인(WL0 또는 WL31)의 전압이 커플링 현상에 의해 높아질 경우, 높아진 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 높지 않을 것이다. 제 2 읽기 전압(Vread2)은 종래기술에서 기술한 읽기 전압(Vread)과 같다.

제어로직(140)은 플래시 메모리 장치(100)의 전반적인 동작을 제어한다. 읽기 동작 모드시, 제어로직(140)은 제 1 및 제 2 읽기 전압들(Vread1, Vread2)이 발생되도록 전압 발생 회로(130)를 제어한다. 또한, 제어 로직(140)는 선택된 워드 라인의 위치에 따라서, 비 선택 워드 라인들에 인가되는 읽기 전압 및 선택 라인들(SSL,GSL)의 액티브 시점을 결정하도록 행 선택 회로(120)를 제어한다.

플래시 메모리 장치(100)의 읽기 동작 모드시, 제 1 읽기 전압(Vread1)은 선택된 워드라인의 위치에 따라서 스트링 선택 라인(SSL)에 인접한 워드라인(WLn-1) 및 접지 선택 라인(GSL)에 인접한 워드라인(WL0) 중 하나에 인가된다. 또한, 비트라인 디벨로프시 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)은 액티브 된다. 액티브된 스트링 선택 라인(SSL)에 인접한 워드라인(WLn-1) 또는 접지 선택 라인(GSL)에 인접한 워드 라인(WL0)은 커플링 현상에 의해 승압 된다. 그러나, 제 1 읽기 전압(Vread1)의 레벨은 제 2 읽기 전압(Vread2)의 레벨보다 낮다. 또한, 커플링 현상에 의해 높아진 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 높지 않다. 따라서, 워드 라인들(WL0 또는 WL31)에 연결된 메모리 셀들은 커플링 현상에 따른 소프트 프로그램 현상을 방지할 수 있을 것이다.

결과적으로, 읽기 동작 모드시, 플래시 메모리 장치(100)는 디벨로프 구간에서 스트링 선택 라인에 인접한 워드라인 또는 접지 선택 라인에 인접한 워드 라인에 연결된 메모리 셀들에 발생할 수 있는 소프트 프로그램 현상을 방지할 수 있을 것이다.

도 3 및 도 4는 도 2에 도시된 플래시 메모리 장치의 읽기 동작 타이밍도 이다.

이하, 메모리 블록이 32개의 워드 라인들(WL0~WL31)을 포함한다는 가정하에 플래시 메모리 장치(100)의 읽기 동작이 설명될 것이다. 또한, 워드 라인들(WL0~WL31) 중 워드 라인들(WL0~WL15)은 제 1 그룹, 그리고 워드 라인들(WL16~WL31)은 제 2 그룹이라 칭한다. 그러나 이러한 구성은 일 실시 예에 불과하며, 본 발명에서 설명될 워드라인 그룹들의 워드라인 개수 및 구성은 다양한 형태로 변경 가능하다.

도 3은 제 1 그룹(WL0~WL15)에 속한 워드라인이 선택될 경우, 플래시 메모리 장치(100)의 읽기 동작 타이밍도이다. 도 4는 제 2 그룹(WL16~WL31)에 속한 워드라인이 선택될 경우, 플래시 메모리 장치(100)의 읽기 동작 타이밍도이다.

먼저, 도 3을 참조하여 제 1 그룹(WL0~WL15)에 속한 워드 라인이 선택될 경우, 플래시 메모리 장치(100)의 읽기 동작을 설명하면 다음과 같다.

도 3을 참조하면, 비트 라인 디스챠지 구간(BL Discharge)동안 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소오스 라인(CSL), 및 워드라인들(WL0~WL31)에 접지 전압(OV)이 인가된다.

비트 라인 프리챠지 구간(BL Precharge)동안, 비트 라인은 특정 프리차지 레벨을 갖도록 프리챠지 된다. 또한, 도 3에 도시된 바와 같이, 제 2 읽기 전압(Vread2)이 접지 선택 라인(GSL), 그리고 제 1 그룹(WL0~WL15) 및 제 2 그 룹(WL16~WL31)의 비 선택된 워드 라인들에 인가된다. 제 2 읽기 전압(Vread2)을 인가받는 접지 선택 라인(GSL)은 액티브된다. 접지 전압(0V)이 스트링 선택 라인(SSL)에는 인가되며, 제 1 읽기 전압(Vread1)이 제 2 그룹(WL16~WL31)의 비 선택된 워드 라인(WL31)에는 인가된다. 제 1 그룹(WL0~WL15)의 선택된 워드 라인에는 접지 전압(0V)이 인가된다.

비트 라인 프리챠지 구간(BL Precharge)동안 접지 전압(0V)이 스트링 선택 라인(SSL)에 인가되므로, 선택된 워드라인의 셀이 소거 셀이라도, 셀 스트링은 전류 패스를 형성하지 않는다.

비트라인이 프리챠지되는 구간 동안, 스트링 선택 라인(SSL) 및 접지 선택라인(GSL)에 제 2 읽기 전압(Vread2)이 인가되고, 선택된 워드라인에 연결된 메모리 셀은 소거된 셀이라 가정한다. 이러한 경우, 소거된 셀은 온 셀이므로, 셀 스트링은 전류 패스를 형성하게 된다. 따라서, 비트라인이 프리챠지되는 구간 동안, 스트링 선택 라인(SSL) 및 접지 선택라인(GSL)에 제 2 읽기 전압(Vread2)이 인가되면, 플래시 메모리 장치는 불필요한 전력을 소모할 수 있다. 그러나, 전술한 바와 같이, 플래시 메모리 장치(100)의 셀 스트링은 비트라인이 프리챠지되는 구간 동안 전류 패스를 형성하지 않는다. 따라서, 본 발명의 플래시 메모리 장치(100)는 비트라인이 프리챠지되는 구간 동안 불필요한 전력을 소모하지 않는다.

도 3에 도시된 바와 같이, 비트 라인 디벨로프 구간(BL Develop)동안, 제 2 읽기 전압(Vread2)이 스트링 선택 라인(SSL)에 인가된다. 따라서, 액티브된 스트링 선택 라인(SSL)에 인접한 비 선택된 워드 라인(WL31)의 전압은 스트링 선택 라 인(SSL)에 인가되는 전압과의 커플링 현상에 의해 상승 된다. 그러나, 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 낮다. 또한, 제 1 읽기 전압(Vread1)이 인가된 비 선택된 워드 라인(WL31)의 전압이 커플링 현상에 의해 높아질 경우, 높아진 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 높지 않을 것이다. 따라서, 커플링 현상에 따른 비 선택된 워드 라인(WL31)에 연결된 메모리 셀들의 소프트 프로그램 현상이 방지될 수 있을 것이다.

접지 선택 라인(GSL)이 비트 라인 프리챠지 구간(BL Precharge)에서 로우(L) 레벨 전압, 그리고 비트 라인 디벨로프 구간(BL Develop)에서 제 2 읽기 전압(Vread2)을 인가받을 경우, 읽기 동작에 문제가 생길 수 있다. 예를 들어, 워드라인(WL0)이 선택되고, 비트 라인 디벨로프 구간(BL Develop)에서 접지 선택 라인(GSL)이 제 2 읽기 전압(Vread2)을 인가받을 경우, 커플링에 의해 선택된 워드 라인(WL0)의 전압이 높아지게 된다. 선택된 워드 라인(WL0)의 전압이 높아질 경우, 정상적인 읽기 동작이 수행되지 않을 수 있다. 따라서, 선택된 워드 라인이 제 1 그룹(WL0~WL15)에 있을 경우, 제 2 읽기 전압(Vread2)이 비트 라인 프리챠지 구간(BL Precharge)에서 접지 선택 라인(GSL)에 인가된다.

도 4를 참조하여 제 2 그룹(WL16~WL31)에 속한 워드 라인이 선택될 경우, 플래시 메모리 장치(100)의 읽기 동작을 설명하면 다음과 같다.

비트 라인 디스챠지 구간(BL Discharge)동안의 타이밍도는 도 3에 도시된 것과 같으므로 설명을 생략한다.

도 4를 참조하면, 비트 라인 프리챠지 구간(BL Precharge)동안, 도 4에 도시 된 바와 같이, 제 2 읽기 전압(Vread2)이 스트링 선택 라인(SSL), 그리고 제 1 그룹(WL0~WL15) 및 제 2 그룹(WL16~WL31)의 비 선택된 워드 라인들에 인가된다. 제 2 읽기 전압(Vread2)을 인가받는 스트링 선택 라인(SSL)은 액티브 된다. 접지 전압(0V)이 접지 선택 라인(GSL)에 인가되며, 제 1 읽기 전압(Vread1)이 제 1 그룹(WL0~WL15)의 비 선택된 워드 라인(WL0)에 인가된다. 제 2 그룹(WL16~WL31)의 선택된 워드 라인에는 접지 전압(0V)이 인가된다.

비트 라인 프리챠지 구간(BL Precharge)동안 접지 전압(0V)이 접지 선택 라인(GSL)에 인가되므로, 선택된 워드라인의 셀이 소거 셀이라도, 셀 스트링은 전류 패스를 형성하지 않는다. 따라서, 본 발명의 플래시 메모리 장치(100)는 비트라인이 프리챠지되는 구간 동안 불필요한 전력을 소모하지 않는다.

도 4에 도시된 바와 같이, 비트 라인 디벨로프 구간(BL Develop)동안, 제 2 읽기 전압(Vread2)이 접지 선택 라인(GSL)에 인가된다. 따라서, 액티브된 접지 선택 라인(GSL)에 인접한 비 선택된 워드라인(WL0)의 전압은 접지 선택 라인(GSL)에 인가되는 전압과의 커플링 현상에 의해 상승 된다. 그러나, 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 낮다. 또한, 제 1 읽기 전압(Vread1)이 인가된 비 선택된 워드 라인(WL31)의 전압이 커플링 현상에 의해 높아질 경우, 높아진 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 높지 않을 것이다. 따라서, 커플링 현상에 따른 비 선택된 워드 라인(WL0)에 연결된 메모리 셀들의 소프트 프로그램 현상이 방지될 수 있을 것이다.

스트링 선택 라인(SSL)이 비트 라인 프리챠지 구간(BL Precharge)에서 로 우(L) 레벨 전압, 그리고 비트 라인 디벨로프 구간(BL Develop)에서 제 2 읽기 전압(Vread2)을 인가받을 경우, 읽기 동작에 문제가 생길 수 있다. 예를 들어, 워드라인(WL31)이 선택되고, 비트 라인 디벨로프 구간(BL Develop)에서 스트링 선택 라인(SSL)이 제 2 읽기 전압(Vread2)을 인가받을 경우, 커플링에 의해 선택된 워드 라인(WL31)의 전압이 높아지게 된다. 선택된 워드 라인(WL31)의 전압이 높아질 경우, 정상적인 읽기 동작이 수행되지 않을 수 있다. 따라서, 선택된 워드 라인이 제 2 그룹(WL16~WL31)에 있을 경우, 제 2 읽기 전압(Vread2)이 비트 라인 프리챠지 구간(BL Precharge)에서 스트링 선택 라인(SSL)에 인가된다.

결과적으로, 플래시 메모리 장치는 읽기 동작 모드시, 디벨로프 구간에서 스트링 선택 라인에 인접한 워드 라인 또는 접지 선택 라인에 인접한 워드 라인에 연결된 메모리 셀들에 발생할 수 있는 소프트 프로그램 현상을 방지할 수 있다.

도 5는 본 발명의 실시 예에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 순서도 이다.

도 5를 참조하면, 읽기 동작 모드시, 단계(S1000)에서 선택된 워드 라인이 제 1 그룹(WL0~WL15) 및 제 2 그룹(WL16~WL31) 중 어느 하나에 속하는지 판별된다.

제 1 그룹(WL0~WL15)에 선택된 워드라인이 속하는 경우, 비트라인 프리챠지시, 접지 선택라인(GSL)은 액티브 되며, 상기 제 1 읽기 전압(Vread1)은 스트링 선택라인에(SSL) 바로 인접한 비 선택된 워드 라인에 인가된다(S2000). 또한, 제 2 읽기 전압(Vread2)은 상기 제 1 읽기 전압(Vread1)이 인가된 비 선택된 워드라인을 제외한 나머지 비 선택된 워드라인들에 인가된다(S2000). 이후 비트 라인 디벨로프 시, 스트링 선택라인(SSL)이 액티브된다.(S3000)

제 2 그룹(WL16~WL31)에 선택된 워드라인이 속하는 경우, 비트라인 프리챠지시, 스트링 선택라인(SSL)은 액티브 되며, 상기 제 1 읽기 전압(Vread1)은 접지 선택라인에(GSL) 바로 인접한 비 선택된 워드 라인에 인가된다(S4000). 또한, 제 2 읽기 전압(Vread2)은 상기 제 1 읽기 전압(Vread1)이 인가된 비 선택된 워드라인을 제외한 나머지 비 선택된 워드라인들에 인가된다(S4000). 이후 비트 라인 디벨로프시, 접지 선택라인(GSL)이 액티브된다.(S5000)

전술한 바와 같이, 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 낮게 설정된다. 제 1 읽기 전압(Vread1)이 인가된 비 선택된 워드라인(WL0 또는 WL31)의 전압이 커플링 현상에 의해 높아질 경우, 높아진 제 1 읽기 전압(Vread1)은 제 2 읽기 전압(Vread2)보다 높지 않을 것이다. 따라서, 제 1 읽기 전압(Vread1)이 워드 라인(WL31) 또는 워드 라인(WL0)에 인가되므로, 비트라인 디벨로프시, 워드 라인(WL31) 또는 워드 라인(WL0)에 연결된 메모리 셀들에 발생할 수 있는 소프트 프로그램 현상이 방지된다.

결과적으로, 본 발명의 플래시 메모리 장치는 읽기 동작 모드시, 디벨로프 구간에서 스트링 선택 라인에 인접한 워드라인 또는 접지 선택 라인에 인접한 워드 라인에 연결된 메모리 셀들에 발생할 수 있는 소프트 프로그램 현상을 방지할 수 있다.

도 6은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치(100)를 포함한 컴퓨팅 시스템이 도 6에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(30)에 전기적으로 연결된 마이크로프로세서(400), 사용자 인터페이스(500), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(300), 플래시 메모리 컨트롤러(200), 그리고 플래시 메모리 장치(100)를 포함한다. 플래시 메모리 컨트롤러(200)와 플래시 메모리 장치(100)는 플래시 메모리 시스템을 구성한다. 플래시 메모리 장치(100)는 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(100)에는 마이크로프로세서(400)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 플래시 메모리 컨트롤러(200)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 일반적인 낸드 플래시 메모리 장치를 보여주는 블록도;

도 2는 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도;

도 3 및 도 4는 도 2에 도시된 플래시 메모리 장치의 읽기 동작 타이밍도;

도 5는 본 발명의 실시 예에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 순서도; 그리고

도 6은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.

<도면의 주요 부분에 대한 부호 설명>

10, 100: 플래시 메모리 장치 20, 110: 메모리 셀 어레이

40, 120: 행 선택 회로 130: 전압 발생 회로

140: 제어 로직 60, 150: 페이지 버퍼 회로

200: 메모리 컨트롤러 300: 모뎀

400: 마이크로 프로세서 500: 유저 인터페이스

600: 배터리

Claims (17)

1. 제 1 그룹과 제 2 그룹으로 분리되고 제 1 및 제 2 선택 라인들 사이에 배열된 워드 라인들을 갖는 메모리 블록;

   선택된 워드 라인이 상기 제 1 및 제 2 그룹들 중 어느 하나에 속하는 지에 따라서, 상기 제 1 및 제 2 선택 라인들의 액티브 순서 및 비 선택 워드 라인들에 인가될 읽기 전압을 결정하는 제어 로직; 그리고

   읽기 동작시, 상기 제어로직에 의해서 결정된 결과에 따라 상기 비 선택된 워드 라인들을 상기 읽기 전압으로 구동하고, 상기 제 1 및 제 2 선택 라인들을 액티브시키는 행 선택 회로를 포함하는 플래시 메모리 장치.
2. 제 1 항에 있어서,

   상기 제 1 그룹은 상기 제 1 선택 라인과 인접하며, 상기 제 1 선택 라인은 접지 선택 라인으로 구성되고, 상기 제 2 그룹은 상기 제 2 선택 라인과 인접하며, 상기 제 2 선택 라인은 스트링 선택 라인으로 구성된 플래시 메모리 장치.
3. 제 1 항에 있어서,

   상기 읽기 전압은 제 1 읽기 전압 및 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압을 포함하고, 커플링 현상에 의해 높아진 상기 제 1 읽기 전압은 상기 제 2 읽기 전압보다 높지 않은 플래시 메모리 장치.
4. 삭제
5. 제 2 항에 있어서,

   상기 선택된 워드 라인이 상기 제 1 그룹에 속하는 경우, 상기 행 선택 회로는 상기 제 2 선택 라인에 바로 인접한 비 선택된 워드 라인을 제 1 읽기 전압으로 구동하고,

   상기 행 선택 회로는 상기 제 1 읽기 전압이 인가된 비 선택된 워드라인을 제외한 나머지 비 선택된 워드라인들을 제 2 읽기 전압으로 구동하는 플래시 메모리 장치.
6. 삭제
7. 제 5 항에 있어서,

   상기 제 2 선택 라인은 비트 라인 디벨로프시 액티브되고, 상기 제 1 선택 라인은 비트 라인 프리챠지시 액티브되는 플래시 메모리 장치.
8. 제 2 항에 있어서,

   상기 선택된 워드 라인이 상기 제 2 그룹에 속하는 경우, 상기 행 선택 회로는 상기 제 1 선택 라인에 바로 인접한 비 선택된 워드 라인을 제 1 읽기 전압으로 구동하고,

   상기 행 선택 회로는 상기 제 1 읽기 전압이 인가된 비 선택된 워드라인을 제외한 나머지 비 선택된 워드라인들을 제 2 읽기 전압으로 구동하는 플래시 메모리 장치.
9. 삭제
10. 제 8 항에 있어서,

    상기 제 1 선택 라인은 비트 라인 디벨로프시 액티브되고, 상기 제 2 선택 라인은 비트 라인 프리챠지시 액티브되는 플래시 메모리 장치.
11. 제 1 그룹과 제 2 그룹으로 분리되고 제 1 및 제 2 선택 라인들 사이에 배열된 워드 라인들을 갖는 메모리 블록을 포함하는 플래시 메모리 장치의 읽기 방법에 있어서:

    (a) 선택된 워드 라인이 상기 제 1 및 제 2 그룹 중 어느 하나에 속하는 지를 판별하는 단계; 및

    (b) 판별 결과에 따라서, 상기 제 1 및 제 2 선택 라인의 액티브 순서 및 비 선택 워드 라인들에 인가되는 읽기 전압을 결정하는 단계를 포함하는 플래시 메모리 장치의 읽기 방법.
12. 제 11 항에 있어서,

    상기 제 1 그룹은 상기 제 1 선택 라인과 인접하며, 상기 제 1 선택 라인은 접지 선택 라인으로 구성되고, 상기 제 2 그룹은 상기 제 2 선택 라인과 인접하며, 상기 제 2 선택 라인은 스트링 선택 라인으로 구성되고,

    상기 선택된 워드 라인이 상기 제 1 그룹에 속하는 경우, 비트라인 프리챠지시 제 1 읽기 전압은 상기 제 2 선택 라인에 바로 인접한 비 선택된 워드 라인에 인가되고, 제 2 읽기 전압은 상기 제 1 및 제 2 그룹들에 속하는 나머지 비 선택된 워드라인들에 인가되고, 상기 제 1 선택 라인이 액티브되며, 비트 라인 디벨로프시 상기 제 2 선택 라인이 액티브되고,

    상기 선택된 워드 라인이 상기 제 2 그룹에 속하는 경우, 비트라인 프리챠지시 상기 제 1 읽기 전압은 상기 제 1 선택 라인에 바로 인접한 비 선택된 워드 라인에 인가되고, 상기 제 2 읽기 전압은 상기 제 1 및 제 2 그룹들에 속하는 나머지 비 선택된 워드라인들에 인가되고, 상기 제 2 선택 라인은 액티브되며, 비트 라인 디벨로프시 상기 제 1 선택 라인이 액티브되는 플래시 메모리 장치의 읽기 방법.
13. 제 11 항에 있어서,

    상기 제 1 읽기 전압의 레벨은 상기 제 2 읽기 전압보다 낮은 플래시 메모리 장치의 읽기 방법.
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