CN101106114A - 芯片结构及其形成方法 - Google Patents
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Abstract
本发明公开了一种芯片结构及其形成方法。该芯片结构包括一基底、一焊垫、一第一保护层、一第二保护层以及一导电凸块。焊垫形成在基底上。第一保护层形成在基底上并露出焊垫。第二保护层形成在第一保护层上，第二保护层具有一保护层开口，保护层开口位于焊垫上方。导电凸块形成在焊垫上，部分导电凸块填充在保护层开口内。其中，保护层开口底部的宽度大于保护层开口顶部的宽度，使得第二保护层钳住导电凸块。
Description
技术领域
本发明涉及一种芯片结构及其形成方法，特别是一种可抗应力的芯片结构及其形成方法。
背景技术
请分别参考图1A至图1G，图1A至图1G表示传统形成芯片结构的示意图。形成芯片结构需经过以下流程。首先如图1A所示，在基底101上形成第一保护层103，并露出一焊垫105。接着，在第一保护层103上形成一第二保护层107，并利用曝光显影的方式在109上形成一保护层开口。接着，如图1C所示，在第一保护层103上沉积凸块下金属层111(Under Bump Metallurgylayer，UBM)，并进行凸块下金属层111的布图工艺。如图1D所示，在凸块下金属层111上更形成一第一光阻层113。然后，如图1E所示，蚀刻凸块下金属层111，并移除第一光阻层113。再来请参考图1F，在第二保护层107上形成一第二光阻层118，并在保护层开口109中填充导电材料119(例如锡膏)。最后，如图1G所示，回焊(Reflow)导电材料119以形成导电凸块123并去除第二光阻层118，从而形成芯片结构100。
当完成芯片结构100后，必须对芯片结构100进行可靠度的测试(Reliability test)。测试项目例如，温度、压力及机械性质的变化，而且必须周期且反复的进行测试。然而，目前测试的结果中常会出现在芯片结构100中，导电凸块123和凸块下金属层111，或是凸块下金属层111与焊垫105之间常常会有脱离的现象。追究原因，其实是因为导电凸块123、凸块下金属层111以及焊垫105的膨胀系数不同所致。当三者膨胀系数不同时，容易产生应力来分离导电凸块123、凸块下金属层111及焊垫105。也就是说，许多的传统芯片结构100中，导电凸块123、凸块下金属层111及焊垫105间，彼此的黏着力不足以抵挡可靠度测试中温度、压力及机械性质变化所产生的分离应力。也因此降低了产品的可靠度及竞争力。
发明内容
本发明所要解决的技术问题在于提供一种提升抗应力能力的芯片结构，以增加产品的可靠度及竞争力。此外，本发明另一个要解决的问题是还要提供一种制造该芯片结构的方法。
为解决上述提供一种提升抗应力能力的芯片结构问题，本发明提供之技术手段包括一种芯片结构，该芯片结构具有一基底、一焊垫、一第一保护层、一第二保护层以及一导电凸块。焊垫形成在基底上。第一保护层形成在基底上并露出焊垫。第二保护层形成在第一保护层上，第二保护层具有一保护层开口，保护层开口位于焊垫上方。导电凸块形成在焊垫上，部分导电凸块系填充于保护层开口内。其中，保护层开口底部的宽度大于保护层开口顶部的宽度，使第二保护层钳住导电凸块。
为解决上述芯片结构制造方法问题，本发明提供之技术手段包括一种芯片结构制造方法，该芯片结构制造方法包括：首先，提供一基底。然后，在基底上形成一第一保护层及一焊垫，且焊垫外露于第一保护层。接着，在第一保护层上形成一第二保护层，并且第二保护层具有一保护层开口以露出焊垫，保护层开口底部的宽度大于保护层开口顶部的宽度。最后，形成一导电凸块，部分导电凸块配置在保护层开口中，导电凸块与焊垫电性连接。
本发明所提供的芯片结构及其制造方法是利用保护层开口的底部宽度大于顶部宽度，从而可协助第二保护层夹持住导电凸块，防止导电凸块脱落离开焊垫及凸块下金属层。因此可增加芯片结构的可靠度及提升芯片结构的抗应力值。
附图说明
图1A至图1G为表示传统形成芯片结构的示意图；
图2A至图2H分别表示形成芯片结构流程示意图；
图3为表示第二保护层形成底切示意图；
第4图绘示形成芯片结构的流程图。
其中，附图标记说明如下：
100芯片结构 200芯片结构
101基底 201基底
103第一保护层 203第一保护层
105焊垫 205焊垫
107第二保护层 207第二保护层
109保护层开口 209第二保护层
111凸块下金属层 211凸块下金属层
113第一光阻层 213第一光阻层
118第二光阻层 218第二光阻层
119导电材料 244导电材料
123导电凸块 223导电凸块
237焦点 239光罩
240光阻层开口
具体实施方式
请参考图2A至图2H以及图4，图2A至图2F分别表示形成芯片结构的流程示意图，图4表示形成芯片结构的流程图。如图2A所示，首先为步骤301，在基底201(Wafer)上形成第一保护层203(passivation layer)，并露出焊垫205(Pad)。焊垫205的材料通常是铝或铜，由此与外部电路形成电性连接。第一保护层203用于保护基底201并平坦化表面。接下来步骤303，如图2B所示，在第一保护层203上进一步形成一第二保护层207，并在第二保护层207上形成一保护层开口209。保护层开口209底部的宽度b1大于保护层开口209顶部的宽度b2，从而形成一底切(Undercut)。第二保护层207的材料例如为感光聚酰亚胺(photosensitive polyimide)，可用于达到吸收应力(Stress Buffer)及缓冲应力的效果。然后步骤305如图2C所示，在第二保护层207及焊垫205上沉积凸块下金属层211(Under Bump Metallurgy layer，UBM layer)。由于保护层开口209具有底切，因此当沉积凸块下金属层211时，第二保护层207上的凸块下金属层211不会连接至焊垫205上的凸块下金属层211。凸块下金属层211通常由一黏着层(adhesion layer)、阻障层(barrier layer)与一润湿层所组成(粘着层、阻障层及润湿层未显示在图中)。黏着层可以为焊垫205及第一保护层203提供良好的黏着性，其材料可为铝、钛、铬、钨化钛等。阻障层用于防止导电凸块223(绘示于第2H图中)与焊垫205的金属互相扩散，其材料可为镍钒、镍等。润湿层向凸块下金属层211与导电凸块223之间提供良好的粘附性，其材料可为铜、钼、铂。
接下来是步骤307，请参考图2D，在凸块下金属层211上形成一第一光阻层213，并图案化第一光阻层213。然后为步骤309，请参考图2E对部分的凸块下金属层211进行蚀刻，并移除第一光阻层213。接着步骤311，形成一第二光阻层218，并图案化第二光阻层218，使第二光阻层218具有一光阻层开口240。然后步骤313，在光阻层开口240内填充导电材料244，导电材料244例如为锡膏。而填充的方式较佳为以印刷方式填入到光阻层开口240内。最后，步骤315中回焊导电材料244以形成一导电凸块223，并移除第二光阻层218，而成为芯片结构200。
如图2H所示，在芯片结构200中由于保护层开口209底部宽度b1大于顶部宽度b2，使保护层开口209的截面大致呈梯型。因此在芯片结构200中，导电凸块223的底部被锚定在保护层开口209内。当芯片结构200进行可靠度测试时，梯形状的保护层开口209可以增加导电凸块223抗应力的能力(应力是由不同的温度压力及机械性质变化所产生)。以下将说明，如何形成梯形状的保护层开口209。形成方式可透过下列几种，包括：第一种是以调整曝光机焦距的方式。第二种是采用过度显影的方式。
请参考图3，图3为第二保护层形成底切的示意图。在形成每一个保护层开口209时，通过调整曝光机，使光线经过光罩239，曝光时光线射入第二保护层207，光线焦点237位于第二保护层207的上方，并在底部形成一锐角θ，再经过显影去除部分的第二保护层207，使每个保护层开口209形成下部大上部小的梯形状。另外，第二种方式通过光线照在第二保护层207上方，第二保护层207所吸收光线的能量较高，因此通过显影时间的增加，第二保护层207底部被移除的量大于顶部，因而可以形成底切(Undercut)形状。
本发明上述实施例所揭露的芯片结构，保护层开口的底部宽度大于顶部宽度，可协助第二保护层夹持住导电凸块，防止导电凸块脱落离开焊垫及凸块下金属层。因此，以增加芯片结构的可靠度及提升芯片结构的抗应力值。
以上所述仅为本发明其中的较佳实施例而已，并非用来限定本发明的实施范围；即凡依本发明权利要求所作的均等变化与修饰，皆为本发明专利范围所涵盖。
Claims (10)
1.一种芯片结构，其特征在于，该芯片包括：
一基底；
一焊垫，形成在该基底上；
一第一保护层，形成在该基底上并露出该焊垫；
一第二保护层，形成在该第一保护层上，该第二保护层具有一保护层开口，该保护层开口位于该焊垫上方；以及
一导电凸块，形成在该焊垫上，部分该导电凸块填充于该保护层开口内；
其中该保护层开口底部的宽度大于该保护层开口顶部的宽度，使该第二保护层钳住该导电凸块。
2.如权利要求1所述的芯片结构，其特征在于，该芯片结构进一步包括一凸块下金属层(Under Bump Metallurgy layer，UBM)，形成在该导电凸块以及该焊垫之间。
3.如权利要求2所述的芯片结构，其特征在于，该凸块下金属层更形成在该导电凸块以及该第二保护层之间。
4.一种形成权利要求1所述的芯片结构的方法，其特征在于，该方法包括以下步骤：
提供一基底；
在该基底上形成一第一保护层以及一焊垫，并且该焊垫为外露于该第一保护层；
在该第一保护层上形成一第二保护层，并且该第二保护层具有一保护层开口以露出该焊垫，该保护层开口底部的宽度大于该保护层开口顶部的宽度；以及
形成一导电凸块，部分该导电凸块配置在该保护层开口中，该导电凸块与该焊垫电性连接。
5.如权利要求4所述的形成芯片结构的方法，其特征在于，在该第一保护层上形成该第二保护层的步骤之后，和在该保护层开口形成该导电凸块的步骤之前更包括以下步骤：
在该第二保护层以及该焊垫上沉积一凸块下金属层；
在该凸块下金属层之上形成一第一光阻层，并图案化该第一光阻层；以及
对部分该凸块下金属层进行蚀刻，并移除该第一光阻层。
6.如权利要求5所述的形成芯片结构的方法，其特征在于，形成该导电凸块的步骤包括：
形成一第二光阻层；
图案化该第二光阻层，使该第二光阻层具有一光阻层开口，该光阻层开口位于该保护层开口上方；
在该光阻层开口以及该保护层开口内填充一导电材料；以及
回焊该导电材料，并移除该第二光阻层以形成该导电凸块。
7.如权利要求4所述的形成芯片结构的方法，其特征在于，在形成该第二保护层的步骤中包括：
在该第一保护层上涂布该第二保护层，该第二保护层的材料为感光聚酰亚胺(photosensitive polyimide)；
使用一光罩以对该第二保护层进行曝光；以及
对该第二保护层进行过度显影，以形成该保护层开口。
8.如权利要求4所述的形成芯片结构的方法，其特征在于，在对该第二保护层进行曝光的步骤中更包括：
调整一曝光机的曝光焦距，使得进行曝光时光线焦点位于该第二保护层的上方形成锐角。
9.如权利要求8所述的形成芯片结构的方法，其特征在于，在显影该第二保护层的步骤中进一步包括：
控制显影该第二保护层的时间，使该第二保护层底部所被显影液侵蚀的面积大于该第二保护层的顶部。
10.如权利要求9所述的形成芯片结构的方法，其特征在于，在形成该第二保护层的步骤包括：
在该第一保护层上涂布该第二保护层，该第二保护层的材料为感光聚酰亚胺(photosensitive poiyimide)；
使用一光罩以对该第二保护层进行曝光，进行曝光时光线焦点位于该第二保护层的上方；以及
对该第二保护层进行显影以形成该保护层开口。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201351A (zh) * | 2010-03-25 | 2011-09-28 | 新科金朋有限公司 | 半导体器件和形成用于无铅凸块连接的双ubm结构的方法 |
| CN102244019A (zh) * | 2010-05-12 | 2011-11-16 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| CN104465426A (zh) * | 2014-12-25 | 2015-03-25 | 颀中科技（苏州）有限公司 | 凸块的制作方法及凸块组件 |
| CN104952735A (zh) * | 2014-03-25 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | 具有金属柱的芯片封装结构及其形成方法 |
| CN108666298A (zh) * | 2017-03-27 | 2018-10-16 | 中芯国际集成电路制造(北京)有限公司 | 芯片应力测试组件及其制备方法 |
| CN109166791A (zh) * | 2018-07-23 | 2019-01-08 | 上海集成电路研发中心有限公司 | 一种自对准混合键合结构及其制作方法 |
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2006
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201351A (zh) * | 2010-03-25 | 2011-09-28 | 新科金朋有限公司 | 半导体器件和形成用于无铅凸块连接的双ubm结构的方法 |
| US9711438B2 (en) | 2010-03-25 | 2017-07-18 | STATS ChipPAC, Pte. Ltd. | Semiconductor device and method of forming a dual UBM structure for lead free bump connections |
| CN102201351B (zh) * | 2010-03-25 | 2016-09-14 | 新科金朋有限公司 | 半导体器件和形成用于无铅凸块连接的双ubm结构的方法 |
| US8993431B2 (en) | 2010-05-12 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating bump structure |
| US9257401B2 (en) | 2010-05-12 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating bump structure and bump structure |
| CN102244019A (zh) * | 2010-05-12 | 2011-11-16 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| CN104952735A (zh) * | 2014-03-25 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | 具有金属柱的芯片封装结构及其形成方法 |
| CN104952735B (zh) * | 2014-03-25 | 2018-10-16 | 中芯国际集成电路制造(上海)有限公司 | 具有金属柱的芯片封装结构及其形成方法 |
| CN104465426A (zh) * | 2014-12-25 | 2015-03-25 | 颀中科技（苏州）有限公司 | 凸块的制作方法及凸块组件 |
| CN104465426B (zh) * | 2014-12-25 | 2018-04-27 | 颀中科技（苏州）有限公司 | 凸块的制作方法 |
| CN108666298A (zh) * | 2017-03-27 | 2018-10-16 | 中芯国际集成电路制造(北京)有限公司 | 芯片应力测试组件及其制备方法 |
| CN108666298B (zh) * | 2017-03-27 | 2019-12-10 | 中芯国际集成电路制造(北京)有限公司 | 芯片应力测试组件及其制备方法 |
| CN109166791A (zh) * | 2018-07-23 | 2019-01-08 | 上海集成电路研发中心有限公司 | 一种自对准混合键合结构及其制作方法 |
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