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JP5664392B2 - 半導体装置、半導体装置の製造方法、及び配線基板の製造方法 - Google Patents

半導体装置、半導体装置の製造方法、及び配線基板の製造方法 Download PDF

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JP5664392B2 JP2011064837A JP2011064837A JP5664392B2 JP 5664392 B2 JP5664392 B2 JP 5664392B2 JP 2011064837 A JP2011064837 A JP 2011064837A JP 2011064837 A JP2011064837 A JP 2011064837A JP 5664392 B2 JP5664392 B2 JP 5664392B2
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565—Only outside the bonding interface of the bump connector
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16014—Structure relative to the bonding area, e.g. bond pad the bump connector being smaller than the bonding area, e.g. bond pad
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Description

本開示は、はんだバンプが形成された半導体装置、及びその半導体装置の製造方法に関する。また、配線基板の製造方法に関する。
近年の半導体デバイスの高集積化に伴い、複数の半導体チップを単一のパッケージ内に積層して実装するチップオンチップの技術や、半導体チップを半導体ウエハ上に実装するチップオンウエハの技術が提案されている。図１３に、従来の半導体装置に形成される一般的なはんだバンプの断面の概略構成を示す。
図１３に示すように、従来の半導体装置２０５は、半導体基板２０３の電極パッド部（図示せず）上に形成された高融点金属材料からなるバリアメタル層２０１と、低融点金属材料からなるはんだ層２０２とで構成されている。バリアメタル層２０１を構成する高融点金属材料としては、例えば、Ｎｉ、Ｃｕ、Ａｕが用いられる。また、はんだ層２０２は、バリアメタル層２０１上部に形成され、はんだ層２０２を構成する低融点金属材料としては、Ｓｎ、Ｉｎ、Ｂｉ等が用いられている。そして、従来のはんだバンプ２００では、図１３に示すように、はんだ層２０２の外径がバリアメタル層２０１の外径とほぼ同じか、それよりも大きく形成されるのが一般的である（特許文献１参照）。
図１４Ａ、Ｂに、はんだバンプ２００が形成された２つの半導体装置２０５を接合する従来の半導体装置の製造工程を示す。図１４Ａ、Ｂでは、接合される二つの半導体装置を半導体装置２０５ａ、２０５ｂとして説明する。
まず、図１４Ａに示すように、一方の半導体装置２０５ａのはんだバンプ２００が形成された面を、他方の半導体装置２０５ｂのはんだバンプ２００が形成された面に対向させるように、図示しないフリップチップボンダーを用いてマウントする。
その後、図１４Ｂに示すように、はんだ層２０２の融点以上の温度条件下で対向するはんだバンプ２００を接触させ、はんだ層２０２間の接続を行う。このとき、フリップチップボンダーにより半導体装置２０５ａ、２０５ｂ間の距離（ギャップ）を制御しながら、一方の半導体装置２０５ａを他方の半導体装置２０５ｂ側に接近させる。
特開平９−９７７９５号公報
ところで、図１４Ａ、Ｂに示したチップ間接続の工程では、フリップチップボンダーの機械精度や制御性に起因して、フリップチップボンダーによって移動される側の半導体装置２０５ａに、傾きや反りが発生してしまうという問題がある。また、半導体装置２０５ａ、２０５ｂのはんだバンプ２００が形成される面にはグローバルな段差が形成されている場合がある。このため、半導体装置２０５の接続時には、図１４Ａ、Ｂに示すように、一方の半導体装置２０５ａが他方の半導体装置２０５ｂに対して傾いて接触され、半導体装置２０５ａ、２０５ｂ間のギャップが広い領域ａと狭い領域ｂとに、ギャップ差が発生する。そして、現状では、この半導体装置２０５ａ、２０５ｂ間のギャップ差をキャンセルするために、はんだ層２０２は一定以上厚く形成しておく必要がある。
そうすると、対向する半導体装置２０５ａ、２０５ｂ間のギャップが最適とされた領域ａでは、図１５Ａに示すように低融点金属からなるはんだ層２０２があまり潰れない状態で接合する。しかしながら、半導体装置２０５ａ、２０５ｂ間のギャップが狭い領域ｂでは、図１５Ｂに示すように、はんだ層２０２が潰れ、高融点金属からなるバリアメタル層２０１の外径から大きくはみ出てしまう。半導体装置２０５ａ、２０５ｂ上に形成されるはんだバンプ２００が微細ピッチで形成されている場合、図１５Ｂに示すように、ギャップが狭い領域ｂでは隣接するはんだ層２０２が接触し、ショートする恐れがある。
近年、デバイスの小型化に伴い、はんだバンプ２００間の挟ピッチ化が求められている。このため、はんだバンプ２００間のピッチが縮小化した場合にも、隣接するはんだバンプ２００間がショートしない構成が望まれている。
本開示は、はんだバンプを介した半導体装置の接合プロセスにおいて、接合精度の向上が図られ、歩留まりの向上が図られた半導体装置、並びに配線基板を提供することを目的とする。
上記課題を解決し、本開示の半導体装置は、基板の電極パッド部上に形成されたバリアメタル層と、バリアメタル層上面の中央部に形成され、バリアメタル層の外径よりも小さい外径を有して形成されたはんだ層とからなるはんだバンプを備える。そして、バリアメタル層上面のはんだ層が形成されていない面には、溶融したはんだ層に対して濡れ性の悪い材料からなるストッパ膜が形成されており、ストッパ膜は、バリアメタル層及びはんだ層を形成する際に用いたフォトレジスト層をアッシングにより除去する工程でバリアメタル層上面に形成された酸化膜で構成されている。
本開示の半導体装置の製造方法は、基板に形成された電極パッド部上部に、電極パッド部の中央部が開口した第１のフォトレジスト層を介してバリアメタル層を形成する工程と、バリアメタル層上部に、バリアメタル層の中央部が開口され、第１のフォトレジスト層の開口の内径よりも小さい内径の開口を有する第２のフォトレジスト層を介してバリアメタル層の外径よりも小さい外径のはんだ層を形成する工程を含む。また、バリアメタル層上面のはんだ層が形成されない領域に、はんだ層に対して濡れ性の悪い材料からなるストッパ膜を形成する工程と、を有し、第１及び第２のフォトレジスト層はアッシングにより除去され、ストッパ膜は、アッシングによってバリアメタル層上面に形成される酸化膜によって形成する。
本開示の半導体装置及びその製造方法では、バリアメタル層の外径が、はんだ層の外径よりも小さい径を有して形成されるため、溶融したはんだ層が潰れた場合に、バリアメタル層上部から大幅にはみ出るのを防ぐことができる。
本開示の配線基板の製造方法は、基板に形成された電極パッド部の中央部を開口するフォトレジスト層を形成する工程と、フォトレジスト層を介して電極パッド部上部にはんだ層を形成する工程を含む。また、電極パッド部上面のはんだ層が形成されない領域に、はんだ層に対して濡れ性の悪い材料からなるストッパ膜を形成する工程と、を有し、フォトレジスト層はアッシングにより除去され、ストッパ膜は、アッシングによって電極パッド部上面に形成される酸化膜によって形成する。
本開示の配線基板の製造方法では、電極パッド部上部に形成されるはんだ層が、パターニングされたフォトレジスト層を介して形成されるため、配線パッド部上部の所望の領域に精度良く形成することができる。
本開示によれば、チップ間接合において、歩留まりの向上や品質の向上が図られる半導体装置、及び配線基板を得ることができる。
本開示の第１の実施形態に係る半導体装置のはんだバンプが形成された部分の断面構成図である。 Ａ、Ｂ、Ｃ 本開示の第１の実施形態に係る半導体装置の要部の製造工程を示す図（その１）である。 Ｄ、Ｅ、Ｆ 本開示の第１の実施形態に係る半導体装置の要部の製造工程を示す図（その２）である。 Ｇ、Ｈ、Ｉ 本開示の第１の実施形態に係る半導体装置の要部の製造工程を示す図（その３）である。 Ｊ、Ｋ 本開示の第１の実施形態に係る半導体装置の要部の製造工程を示す図（その４）である。 Ａ、Ｂ 本開示の第１の実施形態で形成された２つの半導体装置をはんだバンプを介して接合する工程を示す図である。 Ａ、Ｂ ギャップ差が広い領域における断面の拡大図（図６Ｂのａに相当）と、ギャップ差が狭い領域における断面の拡大図（図６Ｂのｂに相当）である。 Ａ、Ｂ 変形例１に係る半導体装置と半導体装置の接合工程図である。 Ａ、Ｂ 変形例２に係る半導体装置と配線基板の接合工程図である。 Ａ、Ｂ、Ｃ 本開示の第２の実施形態に係る半導体装置の要部の製造工程を示す図（その１）である。 Ｄ、Ｅ、Ｆ 本開示の第２の実施形態に係る半導体装置の要部の製造工程を示す図（その２）である。 Ａ、Ｂ、Ｃ、Ｄ 本開示の第３の実施形態に係る配線基板の要部の製造工程を示す図である。 従来の半導体装置に形成される一般的なはんだバンプの断面を示す概略構成図である。 Ａ、Ｂ 従来の２つの半導体装置をはんだバンプを介して接合する工程を示す図である。 Ａ、Ｂ ギャップが広い領域ａにおける拡大図と、ギャップが狭い領域ｂにおける拡大図である。
以下に、本開示の実施形態に係る半導体装置、半導体装置の製造方法、配線基板の製造方法の一例を、図１〜図１２を参照しながら説明する。本開示の実施形態は以下の順で説明する。なお、本開示は以下の例に限定されるものではない。
１．第１の実施形態：半導体装置
１−１ 半導体装置の構成
１−２ 半導体装置の製造方法
１−３ 変形例１
１−４ 変形例２
２．第２の実施形態：半導体装置
３．第３の実施形態：配線基板の製造方法
〈１．第１の実施形態：半導体装置〉
まず、本開示の第１の実施形態に係る半導体装置、及びその半導体装置の製造方法について説明する。
［１−１ 半導体装置の構成］
図１に、本開示の第１の実施形態に係る半導体装置５０のはんだバンプ１が形成された部分の断面構成を示す。図１に示すように、本実施形態例の半導体装置５０は、半導体基板５の回路面上に形成された電極パッド部９と、電極パッド部９の周縁及び半導体基板５の回路面を覆う絶縁膜（以下パッシベーション膜）６とを備える。そして、電極パッド部９上に順に形成された密着層７及びシードメタル層８と、そのシードメタル層８上部に順に形成されたバリアメタル層２、及びはんだ層３とで構成されるはんだバンプ１を備える。さらに、はんだバンプ１を構成するバリアメタル層２上面にはストッパ膜４が形成されている。
電極パッド部９は、例えば、アルミニウム（Ａｌ）から成り、半導体装置５０を構成する半導体基板５の主面、例えば回路面（図示せず）上に所望の面積を有して構成されている。
パッシベーション膜６は、例えばＳｉＮ又はＳｉＯ２からなり、電極パッド部９の中央部分を露出する開口部１０を有し、電極パッド部９の周縁及び半導体基板５表面を被覆するように形成されている。
密着層７は、例えばＴｉから成り、パッシベーション膜６に露出された電極パッド部９上部に形成されている。密着層７により、はんだバンプ１と電極パッド部９との密着性が向上する。
シードメタル層８は、例えばＣｕからなり、密着層７上部に形成されている。シードメタル層８は、バリアメタル層２を電解めっきで形成するために設けられる層である。
バリアメタル層２は、電極パッド部９直上に、密着層７、シードメタル層８を介して形成されており、電極パッド部９の面積よりも小さい面積で形成されている。バリアメタル層２は、はんだ層３に用いられる材料の融点よりも高い融点を有する高融点金属材料を用いることができ、例えば、Ｎｉ、Ｃｕ、Ａｕのいずれかを用いることができる。バリアメタル層２の厚みは、１〜１０μｍで形成されている。
はんだ層３は、バリアメタル層２直上の中央部に形成され、バリアメタル層２の外径よりも小さい外径を有して形成されている。はんだ層３は、バリアメタル層２に用いられる材料の融点よりも低い融点を有する低融点金属材料を用いることができ、例えばＳｎ、Ｉｎ、Ｂｉのいずれかを用いることができる。はんだ層３の厚みは、２〜２０μｍで形成されており、バリアメタル層２とはんだ層３との高さの比が例えば２：１となるように形成されている。
ストッパ膜４は、バリアメタル層２上面のはんだ層３が形成されていない領域、すなわち、バリアメタル層２上面の周縁に形成されている。ストッパ膜４は、はんだ層３を溶融したときに、溶融したはんだ層３がバリアメタル層２上面に広がるのを抑制するための層であり、はんだ層３の材料に対して濡れ性の悪い材料で構成される。本実施形態例では、ストッパ膜４は、ＳｉＯ２膜で形成された例とする。
本実施形態例のはんだバンプ１では、低融点金属材料で構成されるはんだ層３の外径が高融点金属材料で構成されるバリアメタル層２の外径よりも小さく形成されている。このため、はんだ層３が潰れて横方向（半導体基板５の面に水平な方向）広がった場合にも、バリアメタル層２上面から著しくはみ出るようなことが無くなる。また、バリアメタル層２上面のはんだ層３が形成されていない領域にははんだ層３の材料に対して濡れ性の悪い材料からなるストッパ膜４が形成されている。このため、溶融したはんだ層３とストッパ膜４表面の接触角が大きく、はんだ層３が横方向に広がりにくくなる。
［１−２ 半導体装置の製造方法］
図２Ａ〜図５Ｋに、本実施形態例の半導体装置５０の要部の製造工程図を示す。図２Ａ〜図５Ｋを用いて、本実施形態例の半導体装置５０の製造方法について説明する。
まず、図２Ａに示すように、半導体基板５を準備し、半導体基板５上部の回路面上にアルミニウムからなる電極パッド部９を形成する。次に、電極パッド部９の周縁及び半導体基板５上部を覆い、電極パッド部９の中央部分を露出する開口部１０を有するパッシベーション膜６を形成する。その後、Ａｒガスを用いたプラズマエッチングにより、露出した電極パッド部９表面を洗浄する。
次に、図２Ｂに示すように、スパッタ法を用いて１００ｎｍ〜５００ｎｍ程度の厚みのＴｉからなる密着層７を形成する。密着層７は、電極パッド部９とはんだバンプ１の密着性を高めるために設けられる層である。
次に、図２Ｃに示すように、スパッタ法を用いて、１００〜１０００ｎｍ程度の厚みのＣｕからなるシードメタル層８を形成する。シードメタル層８は、抵抗を下げるための膜であり、後の工程で用いられる電解めっき法におけるシードメタルとして機能する。
次に、図３Ｄに示すように、半導体基板５の表面側全面に第１のフォトレジスト層１１を塗布により形成する。
次に、図３Ｅに示すように、図２Ａの工程において、パッシベーション膜６に露出された電極パッド部９の領域よりも少し大きい領域が開口されたマスク１２を第１のフォトレジスト層１１上部に形成し、露光する。
次に、現像することにより、図３Ｆに示すように、第１のフォトレジスト層１１の露光された部分が除去され、シードメタル層８の中央部分が露出する開口部１３が形成される。その後、露出されたシードメタル層８上部を、酸素、及びＡｒガスを用いてディスカム処理を行う。
次に、図４Ｇに示すように、電解めっき法を用いて、シードメタル層８上部にＮｉからなるバリアメタル層２を例えば１〜１０μｍの厚みに形成する。
次に、バリアメタル層２上面、及び第１のフォトレジスト層１１全面を被覆する第２のフォトレジスト層１４を更に形成する。第２のフォトレジスト層１４では、バリアメタル層２直上において、バリアメタル層２の外径よりも小さい外径の開口が形成されたマスクを第２のフォトレジスト層１４上部に形成し、露光する。
次に、現像することにより、図４Ｈに示すように、第２のフォトレジスト層１４の露光された部分が除去され、バリアメタル層２の中央部分を露出する開口部１５が形成される。この開口部１５に露出された面積はバリアメタル層２の面積よりも小さい。
次に、図４Ｉに示すように、電解めっき法を用いて、露出したバリアメタル層２上部にＳｎからなるはんだ層３を例えば２〜２０μｍの厚みに形成する。
次に、図５Ｊに示すように、Ｏ２ガスを用いて第１及び第２のフォトレジスト層１１、１４をアッシングし除去する。このアッシング工程により、露出したバリアメタル層２表面にストッパ膜４となるＮｉの酸化膜が形成される。このＮｉの酸化膜は、はんだ層３に対して濡れ性の悪い膜であり、はんだ層３が横方向に流れるのを防ぐストッパ膜４として用いられる。その後、露出したシードメタル層８をウェットエッチングで除去し、続けて、露出した密着層７をウェットエッチングで除去する。
このようにして、本実施形態例では、はんだバンプ１を有する半導体装置５０が形成される。
次に、本実施形態例で形成されたはんだバンプを備える半導体装置５０同士をはんだバンプを介して接続する工程について説明する。図６Ａ、Ｂは、本実施形態例で形成された２つの半導体装置をはんだバンプを介して接合する工程を示す図である。図６Ａ、Ｂでは、半導体装置５０において、半導体基板５と、その半導体基板５上に形成されるバリアメタル層２及びはんだ層３から成るはんだバンプ１のみを図示し、その他の構造は省略して示す。
上述したはんだバンプ１を備える２つの半導体装置５０を準備する。以下の説明では、２枚の半導体装置を区別する場合には、それぞれ、上側半導体装置５０ａ、下側半導体装置５０ｂとし、区別しない場合には、半導体装置５０として説明する。
まず、図６Ａに示すように、一方の半導体装置（以下、下側半導体装置）５０ｂを、図示しないフリップチップボンダー装置内のステージにはんだバンプ１が上方を向くように設置する。次に、下側半導体装置５０ｂのはんだバンプ１を被覆するようにフラックス１６を塗布する。そして、フリップチップボンダー装置の吸着ヘッド（図示せず）で他方の半導体装置（以下、上側半導体装置）５０ａをはんだバンプ１同士が対向するように下側半導体装置５０ｂ上部にマウントする。これにより、フラックス１６の粘着性を利用して下側半導体装置５０ｂと上側半導体装置５０ａが固定される。
次に、固定された上側半導体装置５０ａと下側半導体装置５０ｂとをリフロー炉（図示せず）内に装填する。そして、リフロー炉内で加熱及び冷却の処理を施すことで、上側半導体装置５０ａと下側半導体装置５０ｂのはんだ層３同士が溶融して接着しその状態で固まるため、はんだ付けが完了する。
次に、はんだ付けされた上側半導体装置５０ａと下側半導体装置５０ｂとの間に残存しているフラックス１６を除去した後、上側半導体装置５０ａと下側半導体装置５０ｂとの間に、毛細管現象を用いて熱硬化性樹脂を充填し、硬化する。これにより、図６Ｂに示すように、アンダーフィル層１７を形成する。アンダーフィル層１７を形成することで、上側半導体装置５０ａと下側半導体装置５０ｂとのはんだ層３の接合部を外部ストレスから保護することができ、また、接合後に起こり得るショートを防止することができる。
このようにして、上側半導体装置５０ａと下側半導体装置５０ｂがはんだバンプ１を介して電気的に接続される。
ところで、上述したように、フリップチップボンダーに起因する上側半導体装置５０ａの傾きや反り、又は半導体装置５０のグローバルな段差により、接合時に上側半導体装置５０ａと下側半導体装置５０ｂとのギャップに差が出ることがある。図７Ａに、ギャップ差が広い領域における断面の拡大図（図６Ｂのａに相当）を示し、図７Ｂに、ギャップ差が狭い領域における断面の拡大図（図６Ｂのｂに相当）を示す。
現状のフリップチップボンダーの機械精度や半導体装置５０のグローバル段差により、上側半導体装置５０ａと下側半導体装置５０ｂとの間の領域で、例えば±３〜５μｍのギャップ差が発生する。そうすると、はんだ層３の高さはそのギャップ差に対応し得る高さにする必要があり、はんだ層３の高さを一定以上にしなければならないという制約がある。本実施形態例では、従来のはんだバンプにおけるはんだ層の高さ（本実施形態例では、２〜２０μｍ）を維持したはんだバンプ１を形成することができる。このため、図７Ａ、Ｂに示すように、上側半導体装置５０ａと下側半導体装置５０ｂの接合時において、ギャップ差の異なる全領域において確実に接合が行える。
また、本実施形態例では、はんだバンプ１において、はんだ層３の外径がバリアメタル層２の外径よりも小さく形成され、さらに、バリアメタル層２上面のはんだ層３が形成されない領域にはストッパ膜４が形成される。これにより、上側半導体装置５０ａと下側半導体装置５０ｂの接合時において、ギャップが狭い領域で溶融したはんだ層３が潰れた場合にも、横方向に著しく広がることがない。このため、図７Ｂに示すように、ギャップ差が狭い領域において、はんだ層３が潰れた場合にも、隣接するはんだバンプ１同士が接触するのを防ぐことができる。
そして、本実施形態例では、はんだ層３が横方向に広がりにくい構成とされるので、はんだバンプ１の狭ピッチ化により、隣接するはんだバンプ１間の距離が小さくなった場合にも、接合時において、隣接するはんだバンプ１同士が接触するのを防ぐことができる。
以上のように、本実施形態例のはんだバンプ１を形成することにより、チップオンチップやチップオンウエハの構成とする場合において、確実に接合ができ、かつ、隣接するはんだバンプ１間のショートを防止することができる。これにより、チップ間接合において、歩留まりや、品質の向上を図ることができる。
なお、上述した図６Ａ、Ｂの例では、上側半導体装置５０ａと下側半導体装置５０ｂのはんだ層３を接合した後、アンダーフィル層１７を形成する例としたが、接合と同時にアンダーフィル層１７を形成する例としてもよい。この場合は、下側半導体装置５０ｂのはんだバンプ１を被覆するようにフラックス機能を有する熱硬化性樹脂からなるアンダーフィル層を塗布し、上側半導体装置５０ａをマウントする。そして、はんだ層３の融点以上であり、熱硬化性樹脂の硬化開始温度よりも低い温度で加熱して上側半導体装置５０ａと下側半導体装置５０ｂのはんだ層３を接合し、冷却して凝固させる。その後、熱硬化性樹脂の熱硬化開始温度以上の温度で加熱することにより、熱硬化性樹脂が硬化しアンダーフィル層が形成される。
このように、本実施形態例では、様々な接合方法に適用可能である。
ところで、本実施形態例では、接合する２つの半導体装置のうち、少なくとも一方の半導体装置を本実施形態例の半導体装置５０とすることで、接合時における接合精度を向上させることができる。
［１−３ 変形例１］
図８Ａ、Ｂに、変形例１に係る半導体装置と半導体装置の接合工程図を示す。変形例１では、本実施形態例で形成したはんだバンプ１を有する半導体装置５０と、従来のはんだバンプ２００を有する半導体装置２０５とを接合する例について説明する。
図８Ａに示すように、変形例１では、マウントされる側の半導体装置（以下、下側半導体装置）２０５を、従来のはんだバンプ２００が形成された半導体装置とする。また、マウントする側の半導体装置（以下、上側半導体装置５０）を本実施形態例の半導体装置とする。
下側半導体装置２０５では、半導体基板２０３上部にバリアメタル層２０１と、そのバリアメタル層２０１の外径とほぼ同じ外径で形成されたはんだ層２０２からなるはんだバンプ２００が複数個形成されている。変形例１においても、図６Ａと同様にして、下側半導体装置２０５にフラックス１６を塗布した後、上側半導体装置５０をマウントし、リフロー炉内で両者のはんだ層３、２０２を溶融して接合する。これにより、図８Ｂに示すように、下側半導体装置２０５と上側半導体装置５０とが接合する。
変形例１においても、上側半導体装置５０に形成されたはんだバンプ１におけるはんだ層３が横方向に広がりにくいため、隣接するはんだバンプ１（２００）間のショートを防止することができる。このように、接合される２つの半導体装置のうち、どちらか一方を本実施形態例の半導体装置とした場合にも、本実施形態例と同様の効果を得ることができる。
［１−４ 変形例２］
次に、図９Ａ、Ｂに、変形例２に係る半導体装置と配線基板との接合工程図を示す。変形例２では、配線基板１０２に、本実施形態例のはんだバンプ１を有する半導体装置５０を接合する例について説明する。図９Ａに示すように、本実施形態例では、マウントされる側に配線基板１０２を配置し、マウントする側を本実施形態例のはんだバンプ１が形成された半導体装置５０とする。
配線基板１０２では、基板１００の回路面側に、配線ランド１０１が形成され、配線ランド１０１以外の基板１００上面はソルダーレジストからなる絶縁膜（図示せず）に被覆された構成とされている。変形例２においても、図６Ａと同様にして配線基板１０２の露出した配線ランド１０１にはんだバンプ１が対向するように半導体装置５０をマウントし、はんだ層３を溶融させて配線ランド１０１に接合する。これにより、配線基板１０２と半導体装置５０とが接合する。
変形例２においても、半導体装置５０に形成されたはんだバンプ１におけるはんだ層３が横方向に広がりにくいため、隣接するはんだバンプ１間のショートを防止することができる。
その他、第１の実施形態と同様の効果を得ることができる。
〈２．第２の実施形態：半導体装置〉
次に、本開示の第２の実施形態に係る半導体装置、及び半導体装置の製造方法について説明する。本実施形態例では、ストッパ膜を、はんだ層に対して濡れ性の悪い金属材料で形成する例である。
図１０Ａ〜図１１Ｆは本実施形態例の半導体装置の製造方法について説明する。バリアメタル層２を形成するまでの工程は図２Ａ〜図４Ｇと同様であるから重複説明を省略する。なお、このとき、第１のフォトレジスト層１１の高さは、形成するバリアメタル層２の高さとほぼ同じ高さに形成するのが好ましい。
バリアメタル層２を形成した後、図１０Ａに示すように、バリアメタル層２上面を含む全面にストッパ膜２０を構成する金属材料層を形成する。このストッパ膜２０を構成する金属材料としては、はんだ層３に対して濡れ性の悪い材料であればよく、例えば、Ｔｉ、Ｗ、Ｔａのいずれかの金属材料や、ＴｉＮ、ＴｉＷ、ＴｉＯＮ、又はＴｉＮ等の合金を用いることができる。
その後、図１０Ｂに示すように、ストッパ膜２０を残す部分のみを被覆する第２のフォトレジスト層２１を形成し、露出した部分の金属材料層を除去する。これにより、バリアメタル層２の周縁にのみストッパ膜２０が形成される。
次に、図１０Ｃに示すように、第１及び第２のフォトレジスト層１１、２１を除去する。
次に、図１１Ｄに示すように、図４Ｈと同様にして、はんだ層３が形成される部分のみを開口する第３のフォトレジスト層２２を形成する。その後、電解めっき法を用い、第３のフォトレジスト層２２の開口に露出したバリアメタル層２上部にＳｎからなるはんだ層３を２〜１０μｍの厚みに形成する。
その後、第３のフォトレジスト層２２を除去し、第１の実施形態と同様にしてシードメタル層８、及び密着層７を除去することにより、半導体基板５上にはんだバンプ１が形成される。
本実施形態例の半導体装置５０においても、はんだバンプ１において、はんだ層３の外径がバリアメタル層２の外径よりも小さい径で形成されるので、はんだバンプ１が狭ピッチ化した場合にも、隣接するはんだバンプ１間でのショートが低減される。
また、本実施形態例の半導体装置５０では、ストッパ膜２０が金属材料で形成されるため、酸化膜でストッパ膜２０を形成する場合よりもはんだ層３がぬれ広がりにくくなる。
その他、第１の実施形態と同様の効果を得ることができる。
本実施形態例では、ストッパ膜をはんだ層の形成前に金属材料で形成する例としたが、同様の工程で、酸化膜をストッパ膜として形成することもできる。すなわち、はんだ層の形成前の工程で酸化膜からなるストッパ膜を形成し、図１０Ａ〜図１１Ｆと同様の工程でパターニングしてもよい。酸化膜からなるストッパ膜を、第１の実施形態のようにアッシング工程で形成するのではなく、アッシング工程とは別の工程で形成することで、確実にストッパ膜を形成することができる。
〈３．第３の実施形態：配線基板の製造方法〉
次に、本開示の第３の実施形態に係る配線基板の製造方法について説明する。本実施形態例では、プリント配線基板に形成された電極パッド部（以下、配線ランド）に、はんだ層をパターニング形成する例である。図１２Ａ〜図１２Ｄに、本実施形態例の配線基板の製造工程を示す
まず、図１２Ａに示すように、所望の回路が形成された基板３０と、基板３０上面の配線ランド３１が形成された領域を開口する開口部３３を有し、基板３０全面を被覆するソルダーマスク３２が形成されたプリント配線基板３７を準備する。本実施形態例では、配線ランド３１は、銅で構成された例とする。
次に、図１２Ｂに示すように、露出した配線ランド３１の中央部を露出する開口部３５を有するフォトレジスト層３４を基板３０全面に形成する。
次に、図１２Ｃに示すように、フォトレジスト層３４を介して露出した配線ランド３１上に、電解めっき法を用いてはんだ層３６を形成する。これにより、露出した配線ランド３１の中央部に、配線ランド３１よりも小さい径ではんだ層３６が形成される。その後、フォトレジスト層３４を除去することにより、はんだ層３６が形成されたプリント配線基板３７が完成する。
本実施形態例では、プリント配線基板３７において、フォトレジスト層３４で開口された部分にはんだ層３６を形成することができるので、はんだ層３６の外径を、配線ランド３１の径よりも小さくすることができ、また、所定の径に精度良く形成することができる。これにより、このプリント配線基板３７上に、例えば第１の実施形態の半導体装置４０を接合する場合にも、隣接するはんだ層間がショートしてしまうのを防ぐことができる。
その他、第１の実施形態と同様の効果を得ることができる。
以上、第１〜第３の実施形態に本開示の実施形態を示したが、本開示は上述の例に限られるものではなく、趣旨を逸脱しない範囲内において種々の変更が可能である。また、第１〜第３の実施形態に係る構成を組み合わせて構成することも可能である。
なお、本開示は、以下の構成をとることもできる。
（１）
基板の電極パッド部上に形成されたバリアメタル層と、
前記バリアメタル層上面の中央部に形成され、外径よりも小さい外径を有して形成されたはんだ層とからなるはんだバンプ
を備える半導体装置。
（２）
前記バリアメタル層上面のはんだ層が形成されていない面には、溶融したはんだ層に対して濡れ性の悪い材料からなるストッパ膜が形成されている
（１）に記載の半導体装置。
（３）
ストッパ膜は、酸化膜からなる
（２）に記載の半導体装置。
（４）
ストッパ膜は、金属材料からなる
（２）に記載の半導体装置。
（５）
基板に形成された電極パッド部上部に、バリアメタル層を形成する工程と、
前記バリアメタル層上部に、前記バリアメタル層の外径よりも小さい外径のはんだ層を形成する工程と、
を含む半導体装置の製造方法。
（６）
前記バリアメタル層は、電極パッド部の中央部が開口した第１のフォトレジスト層を介して形成し、
前記はんだ層は、前記バリアメタル層の中央部が開口され、前記第１のフォトレジスト層の開口の内径よりも小さい内径の開口を有する第２のフォトレジスト層を介して形成する
（５）記載の半導体装置の製造方法。
（７）
さらに、前記バリアメタル層上面のはんだ層が形成されない領域に、前記はんだ層に対して濡れ性の悪い材料からなるストッパ膜を形成する工程を有する
（６）に記載の半導体装置の製造方法。
（８）
アッシングにより、前記第１及び第２のフォトレジスト層を除去する工程を有し、
前記ストッパ膜は、前記アッシングによって前記バリアメタル層上面に形成される酸化膜によって構成する
（７）に記載の半導体装置の製造方法。
（９）
前記ストッパ膜は、前記はんだ層を形成する前に、前記バリアメタル層上面の周縁に形成する
（７）に記載の半導体装置の製造方法。
（１０）
前記ストッパ膜は、の金属材料で形成する
（９）に記載の半導体装置の製造方法。
（１１）
基板に形成された電極パッド部の中央部を開口するフォトレジスト層を形成する工程と、
前記フォトレジスト層を介して前記電極パッド部上部にはんだ層を形成する工程と、
を含む配線基板の製造方法。
１・・・はんだバンプ、２・・・バリアメタル層、３・・・はんだ層、４・・・ストッパ膜、５・・・半導体基板、６・・・パッシベーション膜、７・・・密着層、８・・・シードメタル層、９・・・電極パッド部、１０・・・開口部、１１・・・第１のフォトレジスト層、１３・・・半導体装置、 １４・・・第２のフォトレジスト層、１５・・・開口部、１６・・・フラックス、１７・・・アンダーフィル層、２０・・・ストッパ膜、２１・・・第２のフォトレジスト層、２２・・・第３のフォトレジスト層、３０・・・基板、３１・・・配線ランド、３２・・・ソルダーマスク、３３・・・開口部、３４・・・フォトレジスト層、３５・・・開口部、３６・・・はんだ層、３７・・・プリント配線基板、４０・・・半導体装置、１００・・・基板、１０１・・・配線ランド、１０２・・・配線基板

Claims (3)

  1. 基板の電極パッド部上に形成されたバリアメタル層と、
    前記バリアメタル層上面の中央部に形成され、外径よりも小さい外径を有して形成されたはんだ層とからなるはんだバンプとを備え、
    前記バリアメタル層上面のはんだ層が形成されていない面には、溶融したはんだ層に対して濡れ性の悪い材料からなるストッパ膜が形成されており、前記ストッパ膜は、前記バリアメタル層及び前記はんだ層を形成する際に用いたフォトレジスト層をアッシングにより除去する工程で前記バリアメタル層上面に形成された酸化膜で構成されている
    半導体装置。
  2. 基板に形成された電極パッド部上部に、電極パッド部の中央部が開口した第１のフォトレジスト層を介してバリアメタル層を形成する工程と、
    前記バリアメタル層上部に、前記バリアメタル層の中央部が開口され、前記第１のフォトレジスト層の開口の内径よりも小さい内径の開口を有する第２のフォトレジスト層を介して前記バリアメタル層の外径よりも小さい外径のはんだ層を形成する工程と、
    前記バリアメタル層上面のはんだ層が形成されない領域に、前記はんだ層に対して濡れ性の悪い材料からなるストッパ膜を形成する工程と、を有し、
    前記第１及び第２のフォトレジスト層はアッシングにより除去され、前記ストッパ膜は、前記アッシングによって前記バリアメタル層上面に形成される酸化膜によって形成する
    半導体装置の製造方法。
  3. 基板に形成された電極パッド部の中央部を開口するフォトレジスト層を形成する工程と、
    前記フォトレジスト層を介して前記電極パッド部上部にはんだ層を形成する工程と、
    前記電極パッド部上面のはんだ層が形成されない領域に、前記はんだ層に対して濡れ性の悪い材料からなるストッパ膜を形成する工程と、を有し、
    前記フォトレジスト層はアッシングにより除去され、前記ストッパ膜は、前記アッシングによって前記電極パッド部上面に形成される酸化膜によって形成する
    配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9065236B2 (en) * 2010-04-30 2015-06-23 Seagate Technology Method and apparatus for aligning a laser diode on a slider
KR101782503B1 (ko) * 2011-05-18 2017-09-28 삼성전자 주식회사 솔더 범프 붕괴를 억제하는 반도체 소자의 범프 형성방법
US8552556B1 (en) 2011-11-22 2013-10-08 Amkor Technology, Inc. Wafer level fan out package
JP2014157906A (ja) * 2013-02-15 2014-08-28 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体装置
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6406975B2 (ja) * 2014-10-24 2018-10-17 三菱電機株式会社 半導体素子および半導体装置
KR101637422B1 (ko) 2014-12-10 2016-07-08 주식회사 지2터치 터치 스크린 패널
KR101582940B1 (ko) 2014-12-10 2016-01-07 주식회사 지2터치 터치 신호 검출 장치 및 터치 신호 검출 방법
JP2016134481A (ja) * 2015-01-19 2016-07-25 富士通株式会社 積層チップ及び積層チップの製造方法
KR101837511B1 (ko) * 2016-04-04 2018-03-14 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101760062B1 (ko) 2016-04-28 2017-07-21 주식회사 지2터치 터치 신호 검출 장치 및 터치 신호 검출 방법
KR20160070729A (ko) 2016-04-28 2016-06-20 주식회사 지2터치 터치 신호 검출 장치 및 터치 신호 검출 방법
KR20160070727A (ko) 2016-04-28 2016-06-20 주식회사 지2터치 터치 신호 검출 장치 및 터치 신호 검출 방법
US10879211B2 (en) 2016-06-30 2020-12-29 R.S.M. Electron Power, Inc. Method of joining a surface-mount component to a substrate with solder that has been temporarily secured
KR20160084349A (ko) 2016-07-01 2016-07-13 주식회사 지2터치 터치 스크린 패널
KR20160150630A (ko) 2016-12-22 2016-12-30 주식회사 지2터치 터치 신호 검출 장치 및 터치 신호 검출 방법
TW201826899A (zh) * 2017-01-03 2018-07-16 台虹科技股份有限公司 可撓性電路板之製造方法
US10695875B2 (en) * 2018-03-19 2020-06-30 Asia Vital Components Co., Ltd. Soldering method of soldering jig
JP7332304B2 (ja) * 2019-02-14 2023-08-23 キオクシア株式会社 半導体装置およびその製造方法
US10943880B2 (en) * 2019-05-16 2021-03-09 Advanced Micro Devices, Inc. Semiconductor chip with reduced pitch conductive pillars
CN112687619A (zh) 2020-12-25 2021-04-20 上海易卜半导体有限公司 形成半导体封装件的方法及半导体封装件
CN115312408A (zh) * 2021-05-04 2022-11-08 Iqm 芬兰有限公司 用于竖直互连的电镀
DE102021130307A1 (de) 2021-11-19 2023-05-25 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterchip und verfahren zum verbinden eines halbleiterchips mit einem anschlussträger

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022A (en) * 1849-01-09 Cast-iron oak-wheel
JPS5710947A (en) * 1980-06-24 1982-01-20 Fujitsu Ltd Semiconductor element
JP3053675B2 (ja) * 1991-09-09 2000-06-19 ローム株式会社 半導体装置およびその製造方法
JPH05283412A (ja) * 1992-02-13 1993-10-29 Mitsubishi Electric Corp 半導体装置，およびその製造方法
JPH06342796A (ja) * 1993-05-31 1994-12-13 Olympus Optical Co Ltd 突起電極の形成方法
JPH07240434A (ja) * 1994-03-02 1995-09-12 Oki Electric Ind Co Ltd バンプ電極、およびその製造方法
JPH0997795A (ja) 1995-09-29 1997-04-08 Sony Corp バンプ形成方法
US6232563B1 (en) * 1995-11-25 2001-05-15 Lg Electronics Inc. Bump electrode and method for fabricating the same
JPH10294318A (ja) * 1997-04-18 1998-11-04 Toshiba Corp 電子部品
JP4270632B2 (ja) * 1999-03-12 2009-06-03 株式会社東芝 ドライエッチングを用いた半導体装置の製造方法
JP2001077323A (ja) * 1999-07-02 2001-03-23 Toshiba Corp 半導体装置の製造方法
JP3387083B2 (ja) * 1999-08-27 2003-03-17 日本電気株式会社 半導体装置及びその製造方法
TW464927B (en) * 2000-08-29 2001-11-21 Unipac Optoelectronics Corp Metal bump with an insulating sidewall and method of fabricating thereof
JP2002076598A (ja) * 2000-08-30 2002-03-15 Tdk Corp 部品搭載基板の製造方法
US6319846B1 (en) * 2001-01-05 2001-11-20 Taiwan Semiconductor Manufacturing Company, Ltd Method for removing solder bodies from a semiconductor wafer
JP2002261111A (ja) * 2001-03-06 2002-09-13 Texas Instr Japan Ltd 半導体装置及びバンプ形成方法
JP2003031576A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体素子及びその製造方法
JP3514314B2 (ja) * 2001-07-25 2004-03-31 ローム株式会社 半導体装置およびその製造方法
US6605524B1 (en) * 2001-09-10 2003-08-12 Taiwan Semiconductor Manufacturing Company Bumping process to increase bump height and to create a more robust bump structure
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
CN1166481C (zh) * 2002-06-28 2004-09-15 威盛电子股份有限公司 高分辨率焊接凸块形成方法
JP3823318B2 (ja) * 2003-03-11 2006-09-20 セイコーエプソン株式会社 半導体チップの回路基板への実装方法、半導体装置、電子デバイスおよび電子機器
JP4571781B2 (ja) * 2003-03-26 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI230989B (en) * 2004-05-05 2005-04-11 Megic Corp Chip bonding method
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
JP2006202969A (ja) * 2005-01-20 2006-08-03 Taiyo Yuden Co Ltd 半導体装置およびその実装体
WO2007056183A1 (en) * 2005-11-02 2007-05-18 Second Sight Medical Products, Inc. Implantable microelectronic device and method of manufacture
TWI287846B (en) * 2006-03-17 2007-10-01 Advanced Semiconductor Eng Method for forming metal bumps
US20070231951A1 (en) * 2006-03-29 2007-10-04 Mahadevan Suryakumar Reducing layer count in semiconductor packages
JP4768491B2 (ja) * 2006-03-30 2011-09-07 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7858521B2 (en) * 2006-12-21 2010-12-28 Palo Alto Research Center Incorporated Fabrication for electroplating thick metal pads
TWI419242B (zh) * 2007-02-05 2013-12-11 Chipmos Technologies Inc 具有加強物的凸塊結構及其製造方法
TWI378544B (en) * 2007-07-19 2012-12-01 Unimicron Technology Corp Package substrate with electrically connecting structure
KR20090059504A (ko) * 2007-12-06 2009-06-11 삼성전자주식회사 반도체 장치 및 그 제조방법들
US8324738B2 (en) * 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8441124B2 (en) * 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8338286B2 (en) * 2010-10-05 2012-12-25 International Business Machines Corporation Dimensionally decoupled ball limiting metalurgy
JP5663607B2 (ja) * 2011-02-10 2015-02-04 パナソニックＩｐマネジメント株式会社 半導体装置
WO2013101243A1 (en) * 2011-12-31 2013-07-04 Intel Corporation High density package interconnects

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