[go: up one dir, main page]

JP2002026056A - 半田バンプの形成方法及び半導体装置の製造方法 - Google Patents

半田バンプの形成方法及び半導体装置の製造方法

Info

Publication number
JP2002026056A
JP2002026056A JP2000211861A JP2000211861A JP2002026056A JP 2002026056 A JP2002026056 A JP 2002026056A JP 2000211861 A JP2000211861 A JP 2000211861A JP 2000211861 A JP2000211861 A JP 2000211861A JP 2002026056 A JP2002026056 A JP 2002026056A
Authority
JP
Japan
Prior art keywords
photoresist
solder
opening
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000211861A
Other languages
English (en)
Inventor
Natsuya Ishikawa
夏也 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000211861A priority Critical patent/JP2002026056A/ja
Priority to TW090116690A priority patent/TW526594B/zh
Priority to US09/902,151 priority patent/US20020064930A1/en
Priority to KR1020010041491A priority patent/KR20020006468A/ko
Publication of JP2002026056A publication Critical patent/JP2002026056A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/1155—Selective modification
    • H01L2224/11552—Selective modification using a laser or a focussed ion beam [FIB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】 ＩＣチップに良好な半田バンプを安価に形成
できる半田バンプの形成方法及び半導体装置の製造方法
を提供すること。 【解決手段】 ウエーハ１に形成した耐熱性の低い安価
なフォトレジスト５に開口部６を形成し、この開口部６
に充填した半田ペースト９のみをレーザ光１６によって
局部的に加熱して半田バンプ１０を形成する。これによ
り、高精度に形成された開口部６内に所定量の半田バン
プ１０をばらつきなしに形成できると共に、安価なフォ
トレジストの使用により、低コストな半田バンプの形成
方法を提供できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば半導体装
置、特にフリップチップ型ＩＣの電極に良好な半田バン
プを形成できる半田バンプの形成方法及び半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】高密度実装の方法として知られるフリッ
プチップ実装は、ＩＣチップの電極に形成されたバンプ
と称される突起電極により、ＩＣチップと回路基板との
接続を行う実装方法である。そしてこの場合、ＩＣチッ
プの電極に球状の半田バンプを形成する方法としては、
半田蒸着法、電解めっき法、印刷法等が用いられてい
る。
【０００３】しかしながら、半田蒸着法は、半田の蒸着
に時間がかかるためコストが高いこと、特にメタルマス
クを用いた蒸着法の場合、蒸着中の熱によってメタルマ
スクの伸び及び浮きが生じてファインピッチなバンプ形
成が困難であった。またフォトレジストを用いたリフト
オフ法の場合は厚い半田膜をリフトオフするのが困難で
あるという問題があった。
【０００４】電解半田めっき法は、成長した半田組成が
ばらつくことと電解めっきするための配線を形成しなけ
ればならず、またバンプ形成後はその配線を除去する工
程が必要であり、工程が多いためコストが高いことと、
形成されたバンプ高さのばらつきがめっき成長のばらつ
きにより生じ易いという問題があった。
【０００５】しかし、印刷法は、上記した蒸着法及び電
解めっき法と異なりスクリーンマスクを用いて半田ペー
ストを転写し、その後加熱溶融して半田バンプを形成す
る方法であり、蒸着法及び電解めっき法と比較して短時
間に大量の半田バンプを形成できるため低コストで半田
バンプを形成できるが、ファインピッチ化により更にス
クリーンマスクの開口形状が小さくなるため、スクリー
ンマスクの開口アスペクト比が高くなり、開口部に充填
された半田ペーストが全てＩＣの電極部に転写されず、
スクリーンマスク内に残ってしまい、半田の転写効率が
低下して転写がばらつき、結果として形成したバンプ高
さのばらつきが大きくなってしまい、蒸着法及び電解め
っき法と比較してファインピッチな半田バンプの形成が
困難であるという問題がある。
【０００６】
【発明が解決しようとする課題】そこで、上記した問題
の解決策として、本出願人は印刷法を用いてファインピ
ッチな半田バンプを形成する方法を特開平７−３２１１
１３号広報に記載された方法（以下、先願の方法と称す
る）により提案している。
【０００７】この先願の方法は、スクリーンマスクを使
用せずに耐熱性のレジストを用いて半田バンプが形成さ
れる部分に開口部を形成し、その中に半田ペーストを充
填したまま加熱溶融することにより、スクリーンマスク
による半田の転写工程を省くことができるため、この転
写工程を行う場合に生じる転写効率低下によるバンプ高
さのばらつきが発生せず、従来の印刷法に比べてファイ
ンピッチなバンプ形成が可能である。
【０００８】上記した如く、先願によれば、印刷方式を
用いたことにより低コストで大量の半田バンプの形成を
可能にし、かつ耐熱性のフォトレジストを用いるため、
ファインピッチたな半田バンプ形成が可能であるという
優れた特長を有するものであるが、なお改善の余地があ
ることが判明した。
【０００９】即ち、図１１に示すように、耐熱性のフォ
トレジスト５ＡをＩＣ上に残したままで実装する場合、
半田バンプ１０の高さは耐熱性のフォトレジスト５が存
在するために低くなり、この製法で製造された耐熱性の
フォトレジスト５がついた半田バンプ付きＩＣ１をフリ
ップチップ実装する場合、実装の信頼性を高めるために
バンプ付きＩＣ１と実装基板１２の間に封入する封止樹
脂１１領域のギャップ幅が小さくなるため、封止樹脂１
１の封入性が悪くなって封入効率が低下する現象が生し
易い。これは半田バンプがファインピッチになるほど半
田バンプ高さが低くなるために顕著になる。
【００１０】しかし、実際には、一般的に耐熱性のフォ
トレジストとしてはポリイミド若しくは、ＰＢＯ（ポリ
パラフェニレンベンゾビスオキサゾール）及びＢＣＢ
（ベンゾシクロブテン）等が挙げられるが、アッシング
が困難であるためそのまま残すことになる。仮に除去し
ても、上記の材料はいずれも高価な材料であり、従って
耐熱性のフォトレジストを残しても除去しても、高価な
耐熱性のフォトレジストを利用するため、低コスト化し
難い課題が残っていた。
【００１１】そこで本発明の目的は、良好な半田バンプ
を安価に形成できる半田バンプの形成方法及び半導体装
置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】即ち、本発明は、半導体
ウエーハにフォトレジストを形成する工程と、前記フォ
トレジストを所定パターンに露光する工程と、前記フォ
トレジストを現像して前記フォトレジストに開口部を形
成する工程と、前記開口部に半田材料を供給する工程
と、前記開口部内の前記半田材料のみを加熱溶融して球
状化し、半田バンプを形成する工程とを有する、半田バ
ンプの形成方法。（以下、本発明の半田バンプの形成方
法と称する。）に係るものである。
【００１３】本発明の半田バンプの形成方法によれば、
マスクとしてスクリーンマスクを使用せず、フォトレジ
ストを用いて開口部形状を決定しているため、開口精度
よく形成でき、半田バンプを形成する開口部に半田材料
を所定の量だけ、ばらつきを少なく充填でき、所定のバ
ンプ高さ及び形状の半田バンプを形成することができる
ことに加えて、開口部に供給された半田材料のみを加熱
するので、開口部内の半田材料のみが溶融し、液状化し
た半田材料の表面張力により球状化した半田バンプを開
口部内に形成することができ、また開口部以外は加熱さ
れないため、耐熱性の低い安価なフォトレジストを使用
することができる。
【００１４】また、本発明は、半導体ウエーハにフォト
レジストを形成する工程と、前記フォトレジストを所定
パターンに露光する工程と、前記フォトレジストを現像
して前記フォトレジストに開口部を形成する工程と、前
記開口部に半田材料を供給する工程と、前記開口部内の
前記半田材料のみを加熱溶融して球状化し、半田バンプ
を形成する工程とを有する、半導体装置の製造方法（以
下、本発明の半導体装置の製造方法と称する。）に係る
ものである。
【００１５】本発明の半導体装置の製造方法によれば、
上記した半田バンプの形成方法に基づいて半田バンプが
形成されるので、それと同様な効果が奏せられる半田バ
ンプを有する半導体装置の製造方法を提供することがで
きる。
【００１６】
【発明の実施の形態】上記した本発明の半田バンプの形
成方法及び半導装置の製造方法においては、前記半田材
料として半田ペーストを前記開口部内に充填し、この充
填された半田ペーストを加熱熔融して球状化することが
望ましい。
【００１７】この場合、前記加熱熔融をレーザ光の照射
によって行うことが望ましい。
【００１８】また、前記加熱熔融を可視光の照射によっ
て行うこともできる。
【００１９】そして、前記半田バンプの形成後に、前記
フォトレジストを除去する工程を更に有するようにして
もよい。
【００２０】前記フォトレジストとしてノボラック樹脂
系の材料を用いることが望ましい。
【００２１】そして、前記半導体ウエーハから切出した
半導体チップを、前記半田バンプを介して回路基板に実
装する工程を更に有することが望ましい。
【００２２】以下、上記した本発明の実施の形態を図面
参照下に更に具体的に説明する。
【００２３】本実施の形態は、印刷方式の利点である低
コストを維持し、印刷方式の弱点であるファインピッチ
なバンプ配列を可能にするものであり、高価な耐熱性フ
ォトレジストを用いずに、安価なノボラック樹脂系等の
フォトレジストを用いる。そして、図１に示すように加
熱手段としてはレーザ光１又は図２に示すように可視光
を用いて、半田ペーストを加熱溶融させることによりフ
ォトレジストへの熱ダメージを最小限に抑えて、低コス
トかつファインピッチ（従来のピッチ２００μｍに対し
て１００〜１５０μｍのピッチに形成する）な半田バン
プを形成するものである。
【００２４】即ち、本実施の形態の半田バンプは、後述
する製造工程により、ウエーハ１の電極パッド２上にバ
リアメタル層４が形成され、パッシベーション膜３上の
フォトレジスト層５に開口部６が形成され、この開口部
６内に供給された半田ペースト９（図７参照）が、図１
に示すように、レーザ１５の照射光１６により局部的に
加熱熔融され、液状化した半田ペースト９の表面張力に
より球状の半田バンプ１０を形成することができる。
【００２５】また、図２に示すように、上記と同様の製
造工程によって供給された半田ペースト９に対し、例え
ばハロゲンランプ１８からレンズ１９及び反射鏡１７
（図中の２０はスリット）を介して照射される可視光２
１により局部的に加熱し、上記と同様な球状の半田バン
プ１０を形成することもできる。
【００２６】一般的に製造されているノボラック樹脂系
のフォトレジストは、耐熱温度が約１００℃前後である
ため２〜３分程度で変形が生じ、１５０℃前後になると
変形に併せて変質も生じる。また、一般的に半田ペース
トを加熱させるためのリフロー装着では、ウエーハ１全
体を加熱させるため、ＳｎＰｂ系共晶バンプを製造する
場合、ピーク温度が２４０℃、約１５０℃の加熱温度の
場合では１〜３分、また約１００℃の加熱温度の場合で
は５〜７分程度の時間加熱されるため、この加熱条件で
リフロー装置を通した場合、ノボラック樹脂系のフォト
レジストは変形・変質を起してしまっていた。
【００２７】しかし、本実施の形態は上記したノボラッ
ク樹脂系のフォトレジストを用いても、レーザ光１６又
は可視光２１を用いて半田ペースト９のみを１つのバン
プ当り、０．１〜１秒程度の短時間の加熱を行い、しか
も局部的に集中加熱させて半田を溶融させるので半田ペ
ースト９のみが加熱溶融され、短時間に球状の半田バン
プ１０を形成することができる。
【００２８】上記した如く、局所的に半田ペースト９の
みを加熱するため、加熱時、半田ペースト９周辺に存在
するフォトレジスト５に熱がほとんど伝わらず、フォト
レジスト５の熱ダメージは最小限に抑えられ、その後の
有機溶剤もしくは酸素プラズマを用いたアッシング時に
容易にフォトレジストを除去することもできる。
【００２９】次に、本実施の形態による半田バンプの形
成方法を図３〜図７に示す。
【００３０】図３（ａ）は、半導体ウエーハ１におい
て、半導体チップ領域７の一部の電極パッド２上にバリ
アメタル層４が形成された状態を示している。バリアメ
タル層４は公知の電解めっき法、蒸着法、スパッタリン
グ法及び無電解めっき法など、又はこれらの組み合わせ
による方法で形成される。また、パッシベーション膜３
は、窒化シリコン膜、酸化シリコン膜等公知のウエハー
プロセスで形成されたものである。
【００３１】また、図３（ｂ）に示すように、電極パッ
ド２の露出面積を小さくするために、更にポリイミド等
による補助パッシベーション膜３Ａを形成してもよい。
【００３２】上記した各部の寸法例としては、例えば電
極パッド２のパッドピッチが１２０μｍの場合は、電極
パッド２の寸法は１００μｍ角、パッシベーション膜３
の厚みは１．５μｍ、開口部の寸法は９５μｍ角、補助
パッシベーション膜３Ａの厚みは２μｍ、開口部の寸法
は６０μｍφ、バリアメタル層４の構成の代表的な組み
合わせとその厚みは、Ａｌ電極パッド２の上にＣｒ１０
０ｎｍ、接着層としてのＣｕ２μｍ、Ｃｕの保護幕とし
てのＡｕ１００ｎｍの順である。また、バリアメタル層
４の径の寸法は７０μｍφである。また、バリアメタル
層４の構成は下からＣｒ、Ｎｉ、Ｃｕでもよく、或いは
下からＣｒ、Ｎｉ、Ａｕでもよい。
【００３３】次に、図４に示すように、フォトレジスト
を図３の工程終了後の上面に塗布してフォトレジスト層
５を形成する。塗布はスピンコート法などによって行え
ばよい。
【００３４】フォトレジスト層５の材料としては、所定
の開口形状になるようなパターニング精度を有している
ものであれば、ポジ型又はネガ型のフォトレジストのい
ずれでもよい。本実施の形態ではポジ型フォトレジスト
であり、大量生産されているノボラック樹脂系のレジス
ト（東京応化社製のＰＭＥＲ−９００）を使用し、塗布
膜厚は、２０μｍ程度に成膜した。
【００３５】次に、図５に示すように、開口部６を形成
する。この開口部６はフォトレジスト層５をマスキング
して、紫外線などによる露光後に、有機溶剤による現象
を行うことにより高精度に形成することができる。開口
部６の形状は円形、楕円形及び長方形等のいずれでもよ
く、開口部６の面積とレジスト５の厚みによって半田ペ
ーストの充填量を制御することができる。
【００３６】次に、図６に示すように、フォトレジスト
層５に形成した開口部６にスキージ８を使用して半田ペ
ースト９を刷り込むようにして供給する。この実施の形
態で使用した半田ペースト９の組成は、錫：鉛＝６３：
３７（重量％）であり、半田粒子の粒径は５〜１５μｍ
φのものを使用した。
【００３７】上記の如く、スキージ８による刷り込みに
よって図７に示すように、半田ペースト９が各開口部６
に充填された状態になり、開口部６以外の場所に半田ペ
ーストは供給されない。
【００３８】次に、既述した図１に示すように、開口部
６に充填された半田ペースト９に対してビーム径を絞っ
たレーザ光１６をレーザ１５から照射する。本実施の形
態ではビーム径は３０μｍφ程度に絞り照射した。
【００３９】レーザ１５としてはＹＡＧレーザを使用
し、レーザ光１６の波長は１０６４ｎｍ、出力は５Ｊで
あった。これにより１バンプあたり０．３秒程度の照射
時間で半田ペースト９は溶融し、球状の半田バンプ１０
が形成された。更に、レーザ光１６をスキャニングさせ
ながら照射することにより、所定の場所に充填された半
田ペースト９は順次に溶融（ウエットバック）し、全て
球状の半田バンプ１０が形成された。
【００４０】また、図２で既述したように、開口部６に
充填された半田ペースト９に対してビーム径を絞った可
視光２１を照射しても同様の半田バンプ１０を形成する
ことができる。本実施の形態においては、ビーム径を２
００μｍφ程度に絞り照射した。可視光源としては、
１．０ｋＷのハロゲンランプ１８を用い、光は反射鏡１
７及びレンズ１９と更にスリット２０により集光し、こ
れにより１秒程度の照射時間で半田ペースト９は溶融
し、球状の半田バンプ１０を形成することができた。
【００４１】ハロゲンランプを光源とした場合、小さい
ビーム径に絞ることは難しいが、開口部６よりビーム幅
が広くても光束の中心部がより高温になり、光束の外周
部の温度は中心部より低いため、フォトレジスト層５が
照射されても熱ダメージは最小限に抑えることができ
る。
【００４２】上記した如く、本実施の形態は、ＩＣ（集
積回路）などが形成された半導体ウエーハ１の電極２上
にバリアメタル４を形成させた後、通常のフォトレジス
トによるフォトレジスト層５を形成し、このフォトレジ
スト５に開口部６を形成して、この開口部６に半田ペー
スト９をスキージ８により充填し、半田ペースト９の部
分のみをレーザ光又は可視光で加熱することにより、周
囲のフォトレジスト５の温度はほとんど上昇することな
く半田ペース９のみを溶融させることができる。
【００４３】しかも、フォトレジストを用いて開口形状
を決定するため高精度に開口部６を形成でき、この開口
部６に所定量の半田ペースト９をばらつきなく充填で
き、所定の高さ及び形状の半田バンプを形成することが
できるため、ファインピッチな半田バンプ１０の形成が
可能であることに加え、安価なフォトレジストの使用に
より低コストで半田バンプ１０を作製することができ
る。
【００４４】本実施の形態のフォトレジスト５は除去せ
ずにそのまま残しておくこともできるが、除去する場合
は、ＤＭＳＯ（ジメチルスルホキシド）、ＮＭＰ（ノル
マルメチルピロリドン）等の有機溶剤による洗浄により
除去してもよく、又は酸素プラズマによるアッシングを
行って除去することもできる。いずれの場合も、バンプ
溶融時のフォトレジスト５への熱ダメージを最小に抑え
たレーザ光又は可視光による半田ペースト部への局所加
熱により、フォトレジスト５が実質的に変質しないの
で、容易に除去が可能である。なお、フォトレジスト５
は例えば除去せずに残す場合は、耐熱性の材料を用いる
こともできる。
【００４５】最後に、球状の半田バンプ１０の表面に固
着したままのフラックス残渣を除去するために、グリコ
ールエーテル系又は炭化水素系等の市販のフラックス洗
浄剤を用いて洗浄を行うことにより、球状の半田バンプ
１０が完成する。
【００４６】上記した本実施の形態によるフォトレジス
ト層５を残したままのＩＣチップ７を用い、このＩＣチ
ップ７を実装基板１２に実装する状況を図８に示す。
【００４７】即ち、図８（ａ）に示すように、ＩＣチッ
プ７を実装基板１２へフェースダウンさせ、これらをリ
フローすることにより、図８（ｂ）に示すように、半田
バンプ１０が実装基板１２の電極パッド１３に熔着して
実装基板１２とＩＣチップ７が接続され、このＩＣチッ
プ７のフォトレジスト層５と実装基板１２との間に封止
樹脂１１を封入して、ＩＣチップ７の実装が完了する。
この場合、フォトレジスト５が残ったままである点では
図１１に既述した先願と同様であるが、フォトレジスト
５を安価な材料で形成しているので、コスト低減を実現
できる。
【００４８】図９は本実施の形態によるフォトレジスト
５を上記した如く、有機溶剤による洗浄等によって除去
した場合の状態を示す。
【００４９】図１０は、上記の如くフォトレジスト５を
除去したＩＣチップ７を用い、実装基板１２との間に封
止樹脂１１を配して実装した状態を示す。図示の如く、
この場合はフォトレジスト５が存在しないため、ＩＣチ
ップ７と実装基板１２との間のギャップが確保され、封
止樹脂１１の層を厚く形成でき、ＩＣチップ７と実装基
板１２との接着力を高めることができる。
【００５０】このように、フォトレジスト５を除去する
ことにより、実装基板１２に実装する場合に、ＩＣチッ
プ７と実装基板１２との間に封入する封止樹脂１１を入
れるギャップ幅が大きくとれるため、封止樹脂の封入性
を高めることができ、これにより、バンプサイズが減小
してバンプ強度が小さくなっても、封止樹脂の封入性が
向上するためにファインピッチ化を容易に実現すること
ができる。
【００５１】以上のいずれの場合も、本実施の形態によ
れば、フォトレジスト５を用いて開口形状を決定するた
め精度の良い開口部６を形成でき、この開口部６に所定
量の半田ペースト９をスキージ８でばらつきなく供給で
き、この供給されたペースト９のみをレーザ光１６又は
可視光２１により局部的に加熱し、熔融するので、周囲
のフォトレジスト５が熱によるダメージを受けることな
く、供給されたペースト９によって所定の高さ及び形状
の半田バンプ１０を形成することができる。また、安価
なフォトレジストを使用できるため、低コストに半田バ
ンプ１０を形成することができると共に、フォトレジス
ト５をバンプ形成後に容易に除去できるため、ＩＣチッ
プ７と実装基板１２との間のギャップを十分に確保する
ことができ、このギャップに封止樹脂１１を確実に入れ
ることができることにより、信頼性の高い実装を行うこ
とができる（図９、図１０参照）。
【００５２】従って、従来の問題点であった封入樹脂１
１の封入効率の低下、及び高価な耐熱性フォトレジスト
使用による低コスト化し難いという問題を解消できると
共に、フォトレジストをマスクとした印刷法を用いた優
れた方法の実現により、蒸着法及び電解めっき法で半田
バンプを形成する必要もなく、これらの問題点に影響さ
れることもなくなる。
【００５３】上記した本発明の実施の形態は、本発明の
技術的思想に基づき変形することができる。
【００５４】例えば、既述した半田バンプ形成に至る製
造工程、各部の構造及び材料等は実施の形態以外の適宜
に行うことができる。
【００５５】また、半田ペーストの局部的加熱方法も実
施の形態と同等な方法であれば、適宜に採用することが
できる。
【００５６】また、実施の形態の半田バンプの形成方法
は半導体装置に限らず適用することができる。例えばボ
ール状又は粒状半田をレジスト開口部内に落とし込み、
レーザ光等による局部加熱でリフローして半田バンプを
形成することもできる。
【００５７】
【発明の作用効果】上述した如く、本発明の半田バンプ
の形成方法は、半導体ウエーハにフォトレジストを形成
する工程と、前記フォトレジストを所定パターンに露光
する工程と、前記フォトレジストを現像して前記フォト
レジストに開口部を形成する工程と、前記開口部に半田
材料を供給する工程と、前記開口部内の前記半田材料の
みを加熱熔融して球状化し、半田バンプを形成する工程
とを有し、開口部に供給された半田材料のみを加熱する
ので、マスクとしてスクリーンマスクを使用せず、フォ
トレジストを用いて開口部を開口精度よく形成でき、半
田バンプを形成する開口部に半田材料を所定の量だけば
らつきを少なく充填でき、所定のバンプ高さおよび形状
の半田バンプを形成することができることに加えて、開
口部に供給された半田材料のみを加熱するので、開口部
内の半田材料のみが熔融し、液状化した半田材料の表面
張力により球状化した半田バンプを開口部内に形成する
ことができ、また開口部以外は加熱されないため、耐熱
性の低い安価なフォトレジストを使用することができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるレーザ光による局
部加熱の状態を示す概略断面図である。
【図２】同、実施の形態における可視光による局部加熱
の状態を示す概略断面図である。
【図３】同、実施の形態における半導体装置への半田バ
ンプ形成の一工程を示す概略断面図である。
【図４】同、実施の形態における半導体装置への半田バ
ンプ形成の他の一工程を示す概略断面図である。
【図５】同、実施の形態における半導体装置への半田バ
ンプ形成の他の一工程を示す概略断面図である。
【図６】同、実施の形態における半導体装置への半田バ
ンプ形成の他の一工程を示す概略断面図である。
【図７】同、実施の形態における半導体装置への半田バ
ンプ形成の更に他の一工程を示す概略断面図である。
【図８】同、実施の形態による半導体装置の実装状態を
示す概略断面図である。
【図９】同、実施の形態による半導体装置の実装前の状
態を示す概略断面図である。
【図１０】同、実施の形態による半導体装置の他の実装
状態を示す概略断面図である。
【図１１】先願による半導体装置の実装後の状態を示す
概略断面図である。
【符号の説明】
１…ウエーハ、２、１３…電極パッド、４…バリアメタ
ル、５、５Ａ…フォトレジスト層、６…開口部、７…Ｉ
Ｃチップ領域又はＩＣチップ、８…スキージ、９…半田
ペースト、１０…半田バンプ、１１…封止樹脂、１２…
実装基板、１６…レーザ光、２１…可視光

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエーハにフォトレジストを形成
    する工程と、 前記フォトレジストを所定パターンに露光する工程と、 前記フォトレジストを現像して前記フォトレジストに開
    口部を形成する工程と、 前記開口部に半田材料を供給する工程と、 前記開口部内の前記半田材料のみを加熱熔融して球状化
    し、半田バンプを形成する工程とを有する、半田バンプ
    の形成方法。
  2. 【請求項２】 前記半田材料として半田ペーストを前記
    開口部内に充填し、この充填された半田ペーストを加熱
    熔融して球状化する、請求項１に記載した半田バンプの
    形成方法。
  3. 【請求項３】 前記加熱熔融をレーザ光の照射によって
    行う、請求項１に記載した半田バンプの形成方法。
  4. 【請求項４】 前記加熱熔融を可視光の照射によって行
    う、請求項１に記載した半田バンプの形成方法。
  5. 【請求項５】 前記半田バンプの形成後に、前記フォト
    レジストを除去する工程を更に有する、請求項１に記載
    した半田バンプの形成方法。
  6. 【請求項６】 前記フォトレジストとしてノボラック樹
    脂系の材料を用いる、請求項１に記載した半田バンプの
    形成方法。
  7. 【請求項７】 半導体ウエーハにフォトレジストを形成
    する工程と、 前記フォトレジストを所定パターンに露光する工程と、 前記フォトレジストを現像して前記フォトレジストに開
    口部を形成する工程と、 前記開口部に半田材料を供給する工程と、 前記開口部内の前記半田材料のみを加熱熔融して球状化
    し、半田バンプを形成する工程とを有する、半導体装置
    の製造方法。
  8. 【請求項８】 前記半導体ウエーハから切出した半導体
    チップを前記半田バンプを介して回路基板に実装する工
    程を更に有する、請求項７に記載した半導体装置の製造
    方法。
  9. 【請求項９】 前記半田材料として半田ペーストを前記
    開口部内に充填し、この充填された半田ペーストを加熱
    熔融して球状化する、請求項７に記載した半導体装置の
    製造方法。
  10. 【請求項１０】 前記加熱熔融をレーザ光の照射によっ
    て行う、請求項７に記載した半導体装置の製造方法。
  11. 【請求項１１】 前記加熱熔融を可視光の照射によって
    行う、請求項７に記載した半導体装置の製造方法。
  12. 【請求項１２】 前記半田バンプの形成後に、前記フォ
    トレジストを除去する工程を更に有する、請求項７に記
    載した半導体装置の製造方法。
  13. 【請求項１３】 前記フォトレジストとしてノボラック
    樹脂系の材料を用いる、請求項７に記載した半導体装置
    の製造方法。
JP2000211861A 2000-07-12 2000-07-12 半田バンプの形成方法及び半導体装置の製造方法 Pending JP2002026056A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000211861A JP2002026056A (ja) 2000-07-12 2000-07-12 半田バンプの形成方法及び半導体装置の製造方法
TW090116690A TW526594B (en) 2000-07-12 2001-07-09 Method for forming a solder bump, and process for fabricating a semiconductor device
US09/902,151 US20020064930A1 (en) 2000-07-12 2001-07-10 Method for forming a solder bump, and process for fabricating a semiconductor device
KR1020010041491A KR20020006468A (ko) 2000-07-12 2001-07-11 솔더 범프 형성 방법 및 반도체 디바이스 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000211861A JP2002026056A (ja) 2000-07-12 2000-07-12 半田バンプの形成方法及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2002026056A true JP2002026056A (ja) 2002-01-25

Family

ID=18707887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000211861A Pending JP2002026056A (ja) 2000-07-12 2000-07-12 半田バンプの形成方法及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20020064930A1 (ja)
JP (1) JP2002026056A (ja)
KR (1) KR20020006468A (ja)
TW (1) TW526594B (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318212A (ja) * 2002-04-26 2003-11-07 Murata Mfg Co Ltd 蒸着リフトオフによるバンプ形成に用いるレジストパターンおよびその形成方法、バンプおよびその形成方法、ならびに弾性表面波素子およびその製造方法
KR100597995B1 (ko) 2005-01-27 2006-07-10 주식회사 네패스 반도체 패키지용 범프 및 제조 방법, 이를 이용한 반도체패키지
JP2009064812A (ja) * 2007-09-04 2009-03-26 Panasonic Corp 半導体装置の電極構造およびその関連技術
JP2009514228A (ja) * 2005-10-25 2009-04-02 フリースケール セミコンダクター インコーポレイテッド 取付基板上にはんだ接点を形成する方法
JP2009524932A (ja) * 2006-01-25 2009-07-02 フリースケール セミコンダクター インコーポレイテッド 接合用の隣接収納部を有する半導体相互接続、及び形成方法
JP2009170892A (ja) * 2008-01-11 2009-07-30 Qimonda Ag ハンダ接点およびその形成方法
US7642647B2 (en) 2004-05-20 2010-01-05 Nec Electronics Corporation Semiconductor device
JP2011086873A (ja) * 2009-10-19 2011-04-28 Panasonic Corp 半導体装置
JPWO2021220649A1 (ja) * 2020-04-28 2021-11-04

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003255804A (ja) 2001-12-07 2003-09-10 Canon Inc プロセスカートリッジの再生産方法および現像装置の再生産方法
JP2003255806A (ja) 2002-02-28 2003-09-10 Canon Inc プロセスカートリッジ、現像装置および画像形成装置
US6712260B1 (en) * 2002-04-18 2004-03-30 Taiwan Semiconductor Manufacturing Company Bump reflow method by inert gas plasma
KR100541396B1 (ko) 2003-10-22 2006-01-11 삼성전자주식회사 3차원 ｕｂｍ을 포함하는 솔더 범프 구조의 형성 방법
JP2005175128A (ja) * 2003-12-10 2005-06-30 Fujitsu Ltd 半導体装置及びその製造方法
TWI278090B (en) * 2004-10-21 2007-04-01 Int Rectifier Corp Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7834376B2 (en) 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7279409B2 (en) * 2005-10-31 2007-10-09 Freescale Semiconductor, Inc Method for forming multi-layer bumps on a substrate
US7422973B2 (en) * 2006-01-27 2008-09-09 Freescale Semiconductor, Inc. Method for forming multi-layer bumps on a substrate
TW200803639A (en) * 2006-06-01 2008-01-01 Unimicron Technology Corp Selective metal surface treatment process and apparatus for circuit board and resist used in the process
CN101490830B (zh) * 2006-07-10 2012-07-04 Nxp股份有限公司 发射机应答器以及制造发射机应答器的方法
WO2008007327A2 (en) * 2006-07-10 2008-01-17 Nxp B.V. Integrated circuit, transponder, method of producing an integrated circuit and method of producing a transponder
CN101506989B (zh) 2006-07-31 2014-02-19 威世-硅尼克斯 用于SiC肖特基二极管的钼势垒金属及制造工艺
US7407878B2 (en) * 2006-09-28 2008-08-05 Intel Corporation Method of providing solder bumps on a substrate using localized heating
KR100788191B1 (ko) * 2007-04-25 2008-01-02 주식회사 고려반도체시스템 반도체 소자의 범프형성방법
KR100985796B1 (ko) * 2008-07-15 2010-10-06 삼성전기주식회사 인쇄회로기판의 제조 방법
US9761549B2 (en) * 2012-11-08 2017-09-12 Tongfu Microelectronics Co., Ltd. Semiconductor device and fabrication method
US8853002B2 (en) * 2013-01-04 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for metal bump die assembly
KR102270748B1 (ko) 2013-11-07 2021-06-30 삼성전자주식회사 솔더볼 부착 장치, 솔더볼 부착 방법 및 이를 포함하는 반도체 패키지의 제조 방법
TWI606565B (zh) * 2016-08-31 2017-11-21 金寶電子工業股份有限公司 封裝結構及其製作方法
US10969730B2 (en) 2019-02-25 2021-04-06 Canon Kabushiki Kaisha Image forming apparatus and image forming unit
US11011444B2 (en) * 2019-08-14 2021-05-18 Advanced Semiconductor Engineering, Inc. Semiconductor package structure

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318212A (ja) * 2002-04-26 2003-11-07 Murata Mfg Co Ltd 蒸着リフトオフによるバンプ形成に用いるレジストパターンおよびその形成方法、バンプおよびその形成方法、ならびに弾性表面波素子およびその製造方法
US7642647B2 (en) 2004-05-20 2010-01-05 Nec Electronics Corporation Semiconductor device
KR100597995B1 (ko) 2005-01-27 2006-07-10 주식회사 네패스 반도체 패키지용 범프 및 제조 방법, 이를 이용한 반도체패키지
JP2009514228A (ja) * 2005-10-25 2009-04-02 フリースケール セミコンダクター インコーポレイテッド 取付基板上にはんだ接点を形成する方法
JP2009524932A (ja) * 2006-01-25 2009-07-02 フリースケール セミコンダクター インコーポレイテッド 接合用の隣接収納部を有する半導体相互接続、及び形成方法
JP2009064812A (ja) * 2007-09-04 2009-03-26 Panasonic Corp 半導体装置の電極構造およびその関連技術
JP2009170892A (ja) * 2008-01-11 2009-07-30 Qimonda Ag ハンダ接点およびその形成方法
JP2011086873A (ja) * 2009-10-19 2011-04-28 Panasonic Corp 半導体装置
WO2011048717A1 (ja) * 2009-10-19 2011-04-28 パナソニック株式会社 半導体装置
US8698309B2 (en) 2009-10-19 2014-04-15 Panasonic Corporation Semiconductor device
JPWO2021220649A1 (ja) * 2020-04-28 2021-11-04
JP7637907B2 (ja) 2020-04-28 2025-03-03 パナソニックＩｐマネジメント株式会社 半田プリコート形成装置および実装基板製造装置

Also Published As

Publication number Publication date
KR20020006468A (ko) 2002-01-19
US20020064930A1 (en) 2002-05-30
TW526594B (en) 2003-04-01

Similar Documents

Publication Publication Date Title
JP2002026056A (ja) 半田バンプの形成方法及び半導体装置の製造方法
JP3554695B2 (ja) 半導体集積回路におけるハンダ相互接続を製造する方法および半導体集積回路を製造する方法
US7473998B2 (en) Method for forming bump protective collars on a bumped wafer
JP3588027B2 (ja) Ｉｃチップを基板に接合する方法
US5466635A (en) Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
US6400036B1 (en) Flip-chip package structure and method of fabricating the same
US6759319B2 (en) Residue-free solder bumping process
JP5664392B2 (ja) 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
US5492863A (en) Method for forming conductive bumps on a semiconductor device
JP5079304B2 (ja) 基板上に多層バンプを形成する方法
TW592013B (en) Solder bump structure and the method for forming the same
JP5562438B2 (ja) 電子部品実装体、電子部品、基板
CN101106114A (zh) 芯片结构及其形成方法
JP2000133667A (ja) 突起電極の形成方法
US6429046B1 (en) Flip chip device and method of manufacture
US6977213B1 (en) IC chip solder bump structure and method of manufacturing same
TWI223425B (en) Method for mounting passive component on wafer
JP3671999B2 (ja) 半導体装置およびその製造方法ならびに半導体実装装置
JP4326105B2 (ja) フリップチップ実装方法
JPH01161850A (ja) 半導体装置の製造方法
JP3640781B2 (ja) 半導体装置及びその製造方法
JPH1079403A (ja) 半導体装置及びその製造方法
TWI242868B (en) Solder terminal and fabricating method thereof
JP2008098210A (ja) 突起電極形成方法、並びに半導体装置の製造方法、および半導体装置
TW507337B (en) Method of forming high flip chip solder bump