JP2009231681A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2009231681A JP2009231681A JP2008077347A JP2008077347A JP2009231681A JP 2009231681 A JP2009231681 A JP 2009231681A JP 2008077347 A JP2008077347 A JP 2008077347A JP 2008077347 A JP2008077347 A JP 2008077347A JP 2009231681 A JP2009231681 A JP 2009231681A
- Authority
- JP
- Japan
- Prior art keywords
- barrier layer
- layer
- semiconductor device
- common electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 230000004888 barrier function Effects 0.000 claims abstract description 160
- 238000005530 etching Methods 0.000 claims abstract description 58
- 239000000463 material Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims description 38
- 238000000059 patterning Methods 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 7
- 239000007772 electrode material Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 46
- 229910045601 alloy Inorganic materials 0.000 abstract description 10
- 239000000956 alloy Substances 0.000 abstract description 10
- 239000010408 film Substances 0.000 description 46
- 229910000679 solder Inorganic materials 0.000 description 26
- 239000010949 copper Substances 0.000 description 20
- 230000008569 process Effects 0.000 description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 239000010409 thin film Substances 0.000 description 17
- 239000011651 chromium Substances 0.000 description 13
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000007747 plating Methods 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 10
- 229910052804 chromium Inorganic materials 0.000 description 10
- 239000010931 gold Substances 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 229910001069 Ti alloy Inorganic materials 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910001080 W alloy Inorganic materials 0.000 description 7
- 238000009713 electroplating Methods 0.000 description 7
- JUZTWRXHHZRLED-UHFFFAOYSA-N [Si].[Cu].[Cu].[Cu].[Cu].[Cu] Chemical compound [Si].[Cu].[Cu].[Cu].[Cu].[Cu] JUZTWRXHHZRLED-UHFFFAOYSA-N 0.000 description 6
- 229910021360 copper silicide Inorganic materials 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 229910000990 Ni alloy Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 229910001120 nichrome Inorganic materials 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910019974 CrSi Inorganic materials 0.000 description 2
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- OZECDDHOAMNMQI-UHFFFAOYSA-H cerium(3+);trisulfate Chemical compound [Ce+3].[Ce+3].[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O OZECDDHOAMNMQI-UHFFFAOYSA-H 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910001431 copper ion Inorganic materials 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000007779 soft material Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910001295 No alloy Inorganic materials 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 1
- DYRBFMPPJATHRF-UHFFFAOYSA-N chromium silicon Chemical compound [Si].[Cr] DYRBFMPPJATHRF-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000003912 environmental pollution Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000005596 ionic collisions Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 229920002577 polybenzoxazole Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- OKJMLYFJRFYBPS-UHFFFAOYSA-J tetraazanium;cerium(4+);tetrasulfate Chemical compound [NH4+].[NH4+].[NH4+].[NH4+].[Ce+4].[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O OKJMLYFJRFYBPS-UHFFFAOYSA-J 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】 半導体基板のストリートに合金層を形成すること無く、しかもバリア層の横方向エッチングであるサイドエッチング量が少ない半導体装置および半導体装置の製造方法を提供する。
【解決手段】 半導体装置の入出力端子となる電極パッド２と、電極パッド２上に順次設けるバリア層および共通電極層６と、この共通電極層６上に設ける突起電極１１を有する半導体装置において、バリア層は、２層からなるとともに、突起電極１１材料または共通電極層６材料と電極パッド２材料とが相互に拡散することを抑制する材料からなり、共通電極層６側の第２のバリア層５は、電極パッド２側の第１のバリア層４より膜厚が薄い半導体装置およびその製造方法により、第２のバリア層５のサイドエッチング量を少なくすることが可能となり、さらに半導体基板のストリートに合金層が形成されることはない。
【選択図】 図１５
【解決手段】 半導体装置の入出力端子となる電極パッド２と、電極パッド２上に順次設けるバリア層および共通電極層６と、この共通電極層６上に設ける突起電極１１を有する半導体装置において、バリア層は、２層からなるとともに、突起電極１１材料または共通電極層６材料と電極パッド２材料とが相互に拡散することを抑制する材料からなり、共通電極層６側の第２のバリア層５は、電極パッド２側の第１のバリア層４より膜厚が薄い半導体装置およびその製造方法により、第２のバリア層５のサイドエッチング量を少なくすることが可能となり、さらに半導体基板のストリートに合金層が形成されることはない。
【選択図】 図１５
Description
本発明は突起電極を備える半導体装置およびその製造方法に関し、より詳しくは突起電極下部に形成するバリア層のサイドエッチング量を少なくする技術に関する。
突起電極下部に形成するバリア層の横方向のエッチング量（サイドエッチング量）を少なくする先行技術文献として、たとえば特許文献１と特許文献２がある。
はじめに、特許文献１に記載されている半導体装置の製造方法を、図１６の断面図を用いて説明する。
半導体基板１０１に形成された電極パッド１０２を露出させるように、絶縁膜１０３に開口を形成する。この電極パッド１０２は、半導体装置の入出力端子である。その後、クロム（Ｃｒ）からなるバリア層１０４を、のちほど形成する突起電極１１０の平面パターン大きさと同じ大きさになるように形成する。
その後、銅（Ｃｕ）からなる共通電極層１０６を、半導体基板１０１の全面にスパッタリング法にて形成する。その後、共通電極層１０６上に感光性レジスト１０８をスピンコート法により形成する。さらにその後、フォトリソグラフィー技術を用いて、感光性レジスト１０８を突起電極１１０の形成予定領域が開口するようにパターニングする。その後、共通電極層１０６をメッキ電極として用いる電解メッキ処理により、半田からなる突起電極１１０を感光性レジスト１０８の開口内に形成する。
その後、図１６には図示しないが、感光性レジスト１０８を除去し、共通電極層１０６を突起電極１１０と整合する領域に残すようにエッチングして、突起電極１１０を備える半導体装置を得る。
はじめに、特許文献１に記載されている半導体装置の製造方法を、図１６の断面図を用いて説明する。
半導体基板１０１に形成された電極パッド１０２を露出させるように、絶縁膜１０３に開口を形成する。この電極パッド１０２は、半導体装置の入出力端子である。その後、クロム（Ｃｒ）からなるバリア層１０４を、のちほど形成する突起電極１１０の平面パターン大きさと同じ大きさになるように形成する。
その後、銅（Ｃｕ）からなる共通電極層１０６を、半導体基板１０１の全面にスパッタリング法にて形成する。その後、共通電極層１０６上に感光性レジスト１０８をスピンコート法により形成する。さらにその後、フォトリソグラフィー技術を用いて、感光性レジスト１０８を突起電極１１０の形成予定領域が開口するようにパターニングする。その後、共通電極層１０６をメッキ電極として用いる電解メッキ処理により、半田からなる突起電極１１０を感光性レジスト１０８の開口内に形成する。
その後、図１６には図示しないが、感光性レジスト１０８を除去し、共通電極層１０６を突起電極１１０と整合する領域に残すようにエッチングして、突起電極１１０を備える半導体装置を得る。
つぎに、特許文献２に記載されている半導体装置の製造方法を、図１８と図１９の断面図を用いて説明する。
図１８に示すように、半導体基板２０１の電極パッド２０２を露出させるように、絶縁膜２０３に開口を形成する。その後、半導体基板２０１の全面に、クロムからなるバリア層２０４と、金（Ａｕ）からなる共通電極層２０６とを順次形成する。
その後、図１８には図示しないが、スピンコート法とフォトリソグラフィー技術によって、突起電極２１１の形成予定領域が開口する感光性レジストを形成する。その後、共通電極層２０６をメッキ電極とする電解メッキ処理によって、感光性レジストの開口内に金（Ａｕ）からなる突起電極２１１を形成する。その後、感光性レジストを除去する。さらにその後、突起電極２１１から露出する共通電極層２０６をエッチングして、突起電極２１１と整合するように形成する。
その後、図１９に図示するように、半導体基板２０１の全面にポジ型レジスト２０８を形成し、全面露光処理と現像処理を行ない突起電極２１１が横方向に張り出した庇の下にポジ型レジスト２０８を形成する。
その後、ポジ型レジスト２０８をエッチングマスクに用いて、バリア層２０４をウェットエッチングする。さらにその後、ポジ型レジスト２０８を除去して、突起電極２１１を備える半導体装置を得る。
図１８に示すように、半導体基板２０１の電極パッド２０２を露出させるように、絶縁膜２０３に開口を形成する。その後、半導体基板２０１の全面に、クロムからなるバリア層２０４と、金（Ａｕ）からなる共通電極層２０６とを順次形成する。
その後、図１８には図示しないが、スピンコート法とフォトリソグラフィー技術によって、突起電極２１１の形成予定領域が開口する感光性レジストを形成する。その後、共通電極層２０６をメッキ電極とする電解メッキ処理によって、感光性レジストの開口内に金（Ａｕ）からなる突起電極２１１を形成する。その後、感光性レジストを除去する。さらにその後、突起電極２１１から露出する共通電極層２０６をエッチングして、突起電極２１１と整合するように形成する。
その後、図１９に図示するように、半導体基板２０１の全面にポジ型レジスト２０８を形成し、全面露光処理と現像処理を行ない突起電極２１１が横方向に張り出した庇の下にポジ型レジスト２０８を形成する。
その後、ポジ型レジスト２０８をエッチングマスクに用いて、バリア層２０４をウェットエッチングする。さらにその後、ポジ型レジスト２０８を除去して、突起電極２１１を備える半導体装置を得る。
特許文献１に記載されている半導体装置の製造方法においては、図１６に示すように、電解メッキ処理のメッキ電極として使用する共通電極層１０６を形成する前に、バリア層１０４をパターニングしている。このため、バリア層１０４はサイドエッチングされず、平面パターン大きさが小さくなることは発生しない。
しかし、特許文献１では、図１７の断面図を用いて説明するような課題を有する。なお、図１７においては、図１６と同一構成要素には同一符号を付している。半導体基板１０１をダイシング処理して半導体チップに分離するため領域として、半導体チップの境界領域はストリート１１１となっている。このストリート１１１には、アライメントマークを形成している。アライメントマークは、露光工程において、フォトマスクの位置合わせ（アライメント）を行なうために使用する。アライメント誤差を小さくするために、ストリート１１１では、半導体基板１０１のシリコン（Ｓｉ）を露出させている。このためバリア層１０４のパターニング工程後には、ストリート１１１からクロムが除去されて、半導体基板１０１のシリコンが露出する。
シリコンが露出しているストリート１１１に、銅からなる共通電極層１０６を形成すると、銅とシリコンは３００℃程度の温度で相互拡散する。その結果、シリコンと銅が合金化して、銅シリサイドからなる合金層１１２がストリート１１１に形成される。スパッタリング処理においては、銅ターゲットから飛び出した銅イオンは半導体基板１０１に衝突する。イオン衝突によって半導体基板１０１は、３００℃以上の温度に上昇する。銅シリサイドからなる合金層１１２は、銅のエッチング液であるたとえば硫酸セリウム水溶液では、エッチングすることができない。よって、合金層１１２はアライメントマーク上に残存して、アライメント誤差が大きくなるという課題が発生する。
さらに、半導体基板１０１にクロムシリコン（ＣｒＳｉ２）からなる薄膜抵抗体を形成し、レーザートリミングにて抵抗値を調整する場合、薄膜抵抗体は露出している。このため、薄膜抵抗体を構成するシリコンと共通電極層１０６の銅が相互拡散して、薄膜抵抗体の抵抗値が大幅に変化してしまうという課題もある。
しかし、特許文献１では、図１７の断面図を用いて説明するような課題を有する。なお、図１７においては、図１６と同一構成要素には同一符号を付している。半導体基板１０１をダイシング処理して半導体チップに分離するため領域として、半導体チップの境界領域はストリート１１１となっている。このストリート１１１には、アライメントマークを形成している。アライメントマークは、露光工程において、フォトマスクの位置合わせ（アライメント）を行なうために使用する。アライメント誤差を小さくするために、ストリート１１１では、半導体基板１０１のシリコン（Ｓｉ）を露出させている。このためバリア層１０４のパターニング工程後には、ストリート１１１からクロムが除去されて、半導体基板１０１のシリコンが露出する。
シリコンが露出しているストリート１１１に、銅からなる共通電極層１０６を形成すると、銅とシリコンは３００℃程度の温度で相互拡散する。その結果、シリコンと銅が合金化して、銅シリサイドからなる合金層１１２がストリート１１１に形成される。スパッタリング処理においては、銅ターゲットから飛び出した銅イオンは半導体基板１０１に衝突する。イオン衝突によって半導体基板１０１は、３００℃以上の温度に上昇する。銅シリサイドからなる合金層１１２は、銅のエッチング液であるたとえば硫酸セリウム水溶液では、エッチングすることができない。よって、合金層１１２はアライメントマーク上に残存して、アライメント誤差が大きくなるという課題が発生する。
さらに、半導体基板１０１にクロムシリコン（ＣｒＳｉ２）からなる薄膜抵抗体を形成し、レーザートリミングにて抵抗値を調整する場合、薄膜抵抗体は露出している。このため、薄膜抵抗体を構成するシリコンと共通電極層１０６の銅が相互拡散して、薄膜抵抗体の抵抗値が大幅に変化してしまうという課題もある。
特許文献２に記載されている半導体装置の製造方法においては、図１９に示すように、突起電極２１１の庇下部にポジ型レジスト２０８を形成し、バリア層２０４のエッチングを行なっていることから、バリア層２０４のサイドエッチング量をある程度抑制することができる。
しかし、ポジ型レジスト２０８は、バリア層２０４の上面のみに形成されている。ウェットエッチング処理においては、ジャストエッチング時間にオーバーエッチング時間を加算して行ない、半導体基板２０１内および半導体基板２０１間のエッチングばらつきを吸収して残膜が生じないようにしている。このため、バリア層２０４の膜厚方向のエッチングが完了するジャストエッチング後のオーバーエッチング時間においては、バリア層２０４のエッチングされた側面部は、エッチャントに接触している。すなわち、オーバーエッチング時間においては、バリア層２０４は横方向のエッチング（サイドエッチング）が進行する。また、ウェットエッチングにおいては、一般的に、厚さ方向に比べて横方向のエッチング速度が数倍から数十倍速い。このことから、図１９に示すように、バリア層２０４はサイドエッチングされて、バリア層２０４の平面パターン大きさは、突起電極２１１に比べて小さくなる。このため特許文献２においては、突起電極２１１と電極パッド２０２の接触面積が減少して、突起電極２１１の機械的強度、とくに剪断強度が下するという課題を有する。
しかし、ポジ型レジスト２０８は、バリア層２０４の上面のみに形成されている。ウェットエッチング処理においては、ジャストエッチング時間にオーバーエッチング時間を加算して行ない、半導体基板２０１内および半導体基板２０１間のエッチングばらつきを吸収して残膜が生じないようにしている。このため、バリア層２０４の膜厚方向のエッチングが完了するジャストエッチング後のオーバーエッチング時間においては、バリア層２０４のエッチングされた側面部は、エッチャントに接触している。すなわち、オーバーエッチング時間においては、バリア層２０４は横方向のエッチング（サイドエッチング）が進行する。また、ウェットエッチングにおいては、一般的に、厚さ方向に比べて横方向のエッチング速度が数倍から数十倍速い。このことから、図１９に示すように、バリア層２０４はサイドエッチングされて、バリア層２０４の平面パターン大きさは、突起電極２１１に比べて小さくなる。このため特許文献２においては、突起電極２１１と電極パッド２０２の接触面積が減少して、突起電極２１１の機械的強度、とくに剪断強度が下するという課題を有する。
本発明の目的は、上記の課題を解決して、半導体基板のストリートに合金層を形成することが無く、かつバリア層のサイドエッチング量が少ない半導体装置および半導体装置の製造方法を提供することである。
上記目的を達成するために、本発明における半導体装置およびその製造方法では、下記記載の手段を採用する。
本発明の半導体装置は、半導体装置の入出力端子となる電極パッドと、該電極パッド上に順次設けるバリア層および共通電極層と、該共通電極層上に設ける突起電極を有する半導体装置において、前記バリア層は、２層からなるとともに、前記突起電極材料または前記共通電極層材料と前記電極パッド材料とが相互に拡散することを抑制する材料からなり、
前記共通電極層側の第２のバリア層は、前記電極パッド側の第１のバリア層より膜厚が薄いことを特徴とする。
本発明の半導体装置は、前記共通電極層と前記突起電極との間にポストを設けることを特徴とする。
本発明の半導体装置は、前記ポストと前記共通電極層は同じ材料であることを特徴とする。
本発明の半導体装置の製造方法は、電極パッド露出する絶縁膜を形成する工程と、第１のバリア層を前記電極パッド上にパターニングする第１のバリア層パターニング工程と、前記第１のバリア層より膜厚の薄い第２のバリア層を形成す工程と、前記第２のバリア層上に共通電極層を形成する工程と、前記共通電極層上に突起電極を形成する工程と、前記共通電極層を前記突起電極と整合するようにエッチングする工程と、前記第２のバリア層を前記突起電極と整合するようにウェットエッチングする工程を有することを特徴とする。
本発明の半導体装置の製造方法における前記第１のバリア層パターニング工程では、前記第１のバリア層をストリートから除去することを特徴とする。
本発明の半導体装置は、半導体装置の入出力端子となる電極パッドと、該電極パッド上に順次設けるバリア層および共通電極層と、該共通電極層上に設ける突起電極を有する半導体装置において、前記バリア層は、２層からなるとともに、前記突起電極材料または前記共通電極層材料と前記電極パッド材料とが相互に拡散することを抑制する材料からなり、
前記共通電極層側の第２のバリア層は、前記電極パッド側の第１のバリア層より膜厚が薄いことを特徴とする。
本発明の半導体装置は、前記共通電極層と前記突起電極との間にポストを設けることを特徴とする。
本発明の半導体装置は、前記ポストと前記共通電極層は同じ材料であることを特徴とする。
本発明の半導体装置の製造方法は、電極パッド露出する絶縁膜を形成する工程と、第１のバリア層を前記電極パッド上にパターニングする第１のバリア層パターニング工程と、前記第１のバリア層より膜厚の薄い第２のバリア層を形成す工程と、前記第２のバリア層上に共通電極層を形成する工程と、前記共通電極層上に突起電極を形成する工程と、前記共通電極層を前記突起電極と整合するようにエッチングする工程と、前記第２のバリア層を前記突起電極と整合するようにウェットエッチングする工程を有することを特徴とする。
本発明の半導体装置の製造方法における前記第１のバリア層パターニング工程では、前記第１のバリア層をストリートから除去することを特徴とする。
本発明ではバリア層を２層で構成するとともに、共通電極層側の第２のバリア層は電極パッド側の第１のバリア層より膜厚を薄くする。
このため本発明では、バリア層のサイドエッチング量を少なくすることが可能となり、さらに半導体基板のストリートに合金層が形成されることはない。よって、バリア層の平面パターン大きさは、突起電極とほぼ同じになり、突起電極の機械的強度が大きくなり、長期信頼性が高い半導体装置が得られる。さらに本発明では、アライメント誤差が小さくなり、薄膜抵抗体の抵抗値の変動は生じない。
このため本発明では、バリア層のサイドエッチング量を少なくすることが可能となり、さらに半導体基板のストリートに合金層が形成されることはない。よって、バリア層の平面パターン大きさは、突起電極とほぼ同じになり、突起電極の機械的強度が大きくなり、長期信頼性が高い半導体装置が得られる。さらに本発明では、アライメント誤差が小さくなり、薄膜抵抗体の抵抗値の変動は生じない。
以下、本発明を実施するための最良の形態における半導体装置の構造および半導体装置の製造方法を、図１から図１５の断面図を用いて説明する。
実施形態を説明する図面においては、各構成部材の大きさや膜厚は理解しやすい大きさや膜厚に適宜拡大または縮小しており、実際の構成部材の大きさや膜厚と相違する。なお、図１から図１５では、半導体基板１の内部に形成するトランジスタやダイオードなどの能動素子や、抵抗や容量など受動素子や、コンタクトホールや、複数のメタル層などの図示は省略している。
実施形態を説明する図面においては、各構成部材の大きさや膜厚は理解しやすい大きさや膜厚に適宜拡大または縮小しており、実際の構成部材の大きさや膜厚と相違する。なお、図１から図１５では、半導体基板１の内部に形成するトランジスタやダイオードなどの能動素子や、抵抗や容量など受動素子や、コンタクトホールや、複数のメタル層などの図示は省略している。
はじめに、図１５を用いて本発明の半導体装置の構造を説明する。
半導体装置の入出力端子である電極パッド２を半導体基板１に設ける。さらに、電極パッド２の中央部が開口する絶縁膜３を設ける。電極パッド２の上面に、順次、第１のバリア層４と、第２のバリア層５と、共通電極層６を設ける。第２のバリア層５と共通電極層６は、第１のバリア層４のパターニング工程後に成膜する。さらに、共通電極層６の上面にポスト９を介して突起電極１１を設ける。
このように、本発明のバリア層は、第１のバリア層４と第２のバリア層５との２層から
なる。また、共通電極層６側の第２のバリア層５膜厚は、電極パッド２側の第１のバリア層４膜厚より薄くする。これらの第１のバリア層４と第２のバリア層５は、共通電極層６材料やこの共通電極層６上に形成するポスト９材料や突起電極１１材料と、電極パッド２材料との相互拡散を抑制する材料からなる。具体的には、第１のバリア層４と第２のバリア層５は、高融点金属材料、たとえばチタン（Ｔｉ）や、チタン・タングステン合金などのチタン合金や、クロム（Ｃｒ）や、ニクロム（ＮｉＣｒ）などのニッケル合金や、モリブデン（Ｍｏ）などから形成する。
第１のバリア層４のパターニング工程後に形成される第２のバリア層５は、１０ｎｍから６０ｎｍの膜厚範囲とすることが好ましい。第２のバリア層５の膜厚下限値を１０ｎｍとした理由は、スパッタリングによる被膜形成時に、第２のバリア層５にピンホールが発生しない膜厚が１０ｎｍ以上であるためである。第２のバリア層５を１０ｎｍ以上とすることによりピンホールが発生せず、ストリートにおいて半導体基板１と共通電極層６との間の全域に第２のバリア層５を介在させることができる。このため、半導体基板１と共通電極層６が相互拡散することはなく、突起電極１１と整合するように、第２のバリア層５をウェットエッチングする工程で除去できる。なお、上記した高融点金属被膜からなる第２のバリア層５と半導体基板１との相互拡散は、アルミニウムやアルミニウム合金からなるメタル層の溶融温度に近い、温度６００℃以上である。よって、図１７に図示されたような合金層１１２はストリート１１１に形成されず、アライメント誤差が大きくなるということは発生しない。さらに、薄膜抵抗体も第２のバリア層５を介して共通電極層６を設けている。このことから、薄膜抵抗体を構成するシリコンと共通電極層６の銅が相互拡散することはなく、薄膜抵抗体の抵抗値が変化してしまうということは発生しない。
第２のバリア層５の膜厚上限値を６０ｎｍとした理由は、ウェットエッチング処理にて第２のバリア層５をエッチングするとき、サイドエッチングの進行を抑制することが可能な膜厚が６０ｎｍ以下であるためである。これは以下に記載する理由による。すなわち、６０ｎｍ以下の微小間隙部に存在するエッチャントのイオン濃度（第２のバリア層５のイオン濃度）は急速に上昇してエッチングが進行せず、しかも微小間隙部のエッチャントは停留して、微小間隙部以外の領域のエッチャントとエッチング液の交換が行なわれない。この結果、第２のバリア層５を６０ｎｍ以下（１０ｎｍ以上）の膜厚に設定することにより、第２のバリア層５のサイドエッチングは、ほとんど発生しない。よって、第２のバリア層５の平面パターン大きさは、ポスト９（突起電極１１下面部）の平面パターン大きさとほぼ同じとなり、突起電極１１の機械的強度が大きくなり、長期信頼性が高い半導体装置が得られる。
ここで、第１のバリア層４と第２のバリア層５と共通電極層６は、アンダーバンプメタル（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌ：バンプ下地金属膜）を構成する。
突起電極１１は、軟質材料である半田や金（Ａｕ）から構成し、半田はスズ（Ｓｎ）・銀（Ａｇ）合金などの鉛（Ｐｂ）を含まないものを使用する。突起電極１１を半田から構成するときは球形状の断面形状を有し、金（Ａｕ）からなるときはストレートウォール形状を有する。そして、突起電極１１は、半導体装置と回路基板とを電気的および機械的に接続し、回路基板の反りや突起電極１１高さばらつきを軟質材料である半田や金（Ａｕ）で吸収して、実装信頼性を確保する役割をもつ。
ポスト９は、半導体装置と回路基板との間隙寸法を大きくして、半導体装置と回路基板との熱膨張係数の違いに起因して発生する応力を低減する役割を具備する。ポスト９は、銅（Ｃｕ）、ニッケル（Ｎｉ）、またはニッケル合金などからなる。
半導体装置の入出力端子である電極パッド２を半導体基板１に設ける。さらに、電極パッド２の中央部が開口する絶縁膜３を設ける。電極パッド２の上面に、順次、第１のバリア層４と、第２のバリア層５と、共通電極層６を設ける。第２のバリア層５と共通電極層６は、第１のバリア層４のパターニング工程後に成膜する。さらに、共通電極層６の上面にポスト９を介して突起電極１１を設ける。
このように、本発明のバリア層は、第１のバリア層４と第２のバリア層５との２層から
なる。また、共通電極層６側の第２のバリア層５膜厚は、電極パッド２側の第１のバリア層４膜厚より薄くする。これらの第１のバリア層４と第２のバリア層５は、共通電極層６材料やこの共通電極層６上に形成するポスト９材料や突起電極１１材料と、電極パッド２材料との相互拡散を抑制する材料からなる。具体的には、第１のバリア層４と第２のバリア層５は、高融点金属材料、たとえばチタン（Ｔｉ）や、チタン・タングステン合金などのチタン合金や、クロム（Ｃｒ）や、ニクロム（ＮｉＣｒ）などのニッケル合金や、モリブデン（Ｍｏ）などから形成する。
第１のバリア層４のパターニング工程後に形成される第２のバリア層５は、１０ｎｍから６０ｎｍの膜厚範囲とすることが好ましい。第２のバリア層５の膜厚下限値を１０ｎｍとした理由は、スパッタリングによる被膜形成時に、第２のバリア層５にピンホールが発生しない膜厚が１０ｎｍ以上であるためである。第２のバリア層５を１０ｎｍ以上とすることによりピンホールが発生せず、ストリートにおいて半導体基板１と共通電極層６との間の全域に第２のバリア層５を介在させることができる。このため、半導体基板１と共通電極層６が相互拡散することはなく、突起電極１１と整合するように、第２のバリア層５をウェットエッチングする工程で除去できる。なお、上記した高融点金属被膜からなる第２のバリア層５と半導体基板１との相互拡散は、アルミニウムやアルミニウム合金からなるメタル層の溶融温度に近い、温度６００℃以上である。よって、図１７に図示されたような合金層１１２はストリート１１１に形成されず、アライメント誤差が大きくなるということは発生しない。さらに、薄膜抵抗体も第２のバリア層５を介して共通電極層６を設けている。このことから、薄膜抵抗体を構成するシリコンと共通電極層６の銅が相互拡散することはなく、薄膜抵抗体の抵抗値が変化してしまうということは発生しない。
第２のバリア層５の膜厚上限値を６０ｎｍとした理由は、ウェットエッチング処理にて第２のバリア層５をエッチングするとき、サイドエッチングの進行を抑制することが可能な膜厚が６０ｎｍ以下であるためである。これは以下に記載する理由による。すなわち、６０ｎｍ以下の微小間隙部に存在するエッチャントのイオン濃度（第２のバリア層５のイオン濃度）は急速に上昇してエッチングが進行せず、しかも微小間隙部のエッチャントは停留して、微小間隙部以外の領域のエッチャントとエッチング液の交換が行なわれない。この結果、第２のバリア層５を６０ｎｍ以下（１０ｎｍ以上）の膜厚に設定することにより、第２のバリア層５のサイドエッチングは、ほとんど発生しない。よって、第２のバリア層５の平面パターン大きさは、ポスト９（突起電極１１下面部）の平面パターン大きさとほぼ同じとなり、突起電極１１の機械的強度が大きくなり、長期信頼性が高い半導体装置が得られる。
ここで、第１のバリア層４と第２のバリア層５と共通電極層６は、アンダーバンプメタル（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌ：バンプ下地金属膜）を構成する。
突起電極１１は、軟質材料である半田や金（Ａｕ）から構成し、半田はスズ（Ｓｎ）・銀（Ａｇ）合金などの鉛（Ｐｂ）を含まないものを使用する。突起電極１１を半田から構成するときは球形状の断面形状を有し、金（Ａｕ）からなるときはストレートウォール形状を有する。そして、突起電極１１は、半導体装置と回路基板とを電気的および機械的に接続し、回路基板の反りや突起電極１１高さばらつきを軟質材料である半田や金（Ａｕ）で吸収して、実装信頼性を確保する役割をもつ。
ポスト９は、半導体装置と回路基板との間隙寸法を大きくして、半導体装置と回路基板との熱膨張係数の違いに起因して発生する応力を低減する役割を具備する。ポスト９は、銅（Ｃｕ）、ニッケル（Ｎｉ）、またはニッケル合金などからなる。
つぎに、本発明の半導体装置の製造方法を説明する。
図１に示すように、入出力端子となる電極パッド２を形成した半導体基板１を用意する。この電極パッド２は、半導体基板１に形成されたトランジスタやダイオードなどの能動素子や抵抗や容量などの受動素子とメタル層によって接続している。電極パッド２は、半導体基板１の周縁部で、かつ素子間分離絶縁膜（図示せず）上に形成している。電極パッド２はメタル層と同じ材料であるアルミニウムまたはアルミニウム合金からなる。
この電極パッド２を含む半導体基板１上の全面に絶縁膜３を形成する。その後、フォトリソグラフィー技術とエッチング技術を用いて、電極パッド２の中央領域が開口するように、絶縁膜３をパターニングする。絶縁膜３の開口の断面形状は、開口底面より開口上面を大きく、かつ開口側壁はテーパ形状にすることが好ましい。絶縁膜３の開口の断面形状をテーパ状にすると、アンダーバンプメタルの段差被覆性が良好となり、開口側壁にも平坦部と同じ膜厚で形成することができ、開口近傍の段差における断線や抵抗増加の発生を防止できる。また、電極パッド２の周辺部から水分の侵入を防ぐために、電極パッド２周辺部は絶縁膜３にて被覆することが望ましい。絶縁膜３はパッシベーション膜とも呼ばれ、酸化シリコン膜や窒化シリコン膜などの無機絶縁膜、またはポリイミド樹脂やポリベンゾオキサゾール樹脂などの有機絶縁膜からなる。有機絶縁膜を用いる場合、感光性を具備するものを適用すれば、フォトリソグラフィー処理だけで絶縁膜３に開口を形成することができる。そして、半導体基板１に形成した前記の能動素子や受動素子やメタル層なども、絶縁膜３にて被覆される。なお、薄膜抵抗体上の絶縁膜３は、レーザートリミングを行なうための開口を形成する。
図１に示すように、入出力端子となる電極パッド２を形成した半導体基板１を用意する。この電極パッド２は、半導体基板１に形成されたトランジスタやダイオードなどの能動素子や抵抗や容量などの受動素子とメタル層によって接続している。電極パッド２は、半導体基板１の周縁部で、かつ素子間分離絶縁膜（図示せず）上に形成している。電極パッド２はメタル層と同じ材料であるアルミニウムまたはアルミニウム合金からなる。
この電極パッド２を含む半導体基板１上の全面に絶縁膜３を形成する。その後、フォトリソグラフィー技術とエッチング技術を用いて、電極パッド２の中央領域が開口するように、絶縁膜３をパターニングする。絶縁膜３の開口の断面形状は、開口底面より開口上面を大きく、かつ開口側壁はテーパ形状にすることが好ましい。絶縁膜３の開口の断面形状をテーパ状にすると、アンダーバンプメタルの段差被覆性が良好となり、開口側壁にも平坦部と同じ膜厚で形成することができ、開口近傍の段差における断線や抵抗増加の発生を防止できる。また、電極パッド２の周辺部から水分の侵入を防ぐために、電極パッド２周辺部は絶縁膜３にて被覆することが望ましい。絶縁膜３はパッシベーション膜とも呼ばれ、酸化シリコン膜や窒化シリコン膜などの無機絶縁膜、またはポリイミド樹脂やポリベンゾオキサゾール樹脂などの有機絶縁膜からなる。有機絶縁膜を用いる場合、感光性を具備するものを適用すれば、フォトリソグラフィー処理だけで絶縁膜３に開口を形成することができる。そして、半導体基板１に形成した前記の能動素子や受動素子やメタル層なども、絶縁膜３にて被覆される。なお、薄膜抵抗体上の絶縁膜３は、レーザートリミングを行なうための開口を形成する。
その後、図２に示すように、半導体基板１の全面に第１のバリア層４を形成する。第１のバリア層４は、チタン・タングステン合金（ＴｉＷ）からなり、スパッタリング法にて形成する。第１のバリア層４であるチタン・タングステン合金は、チタンが５重量％から２０重量％を含み、残りがタングステンの合金膜を使用する。第１のバリア層４の膜厚は、２００ｎｍから５００ｎｍであることが好ましい。
ここで、第１のバリア層４を成膜する前に、スパッタリング装置にアルゴン（Ａｒ）ガスを導入し、半導体基板１を陰極として、電極パッド２表面に形成された自然酸化膜をスパッタエッチング（逆スパッタリング）により除去することが好ましい。スパッタエッチングにおいては、イオン化されたアルゴンを電極パッド２に衝突させ、電極パッド２表面から自然酸化膜（Ａｌ２Ｏ３）の原子を弾き飛ばしながらエッチングしている。この結果、電極パッド２と第１のバリア層４との接着性が良好となるとともに、両被膜間の接触抵抗を小さくできる。
その後、半導体基板１の全面に、感光性材料であるフォトレジスト４ａをスピンコート法にて形成する。
その後、図３に示すように、所定のフォトマスクを用いて露光処理と現像処理を行なうフォソリソグラフィー技術を用いて、フォトレジスト４ａをパターニングする。その後、パターン形成したフォトレジスト４ａをエッチングマスクに用いて、第１のバリア層４をエッチングする。第１のバリア層４のエッチング処理は、湿式エッチングまたは乾式エッチングのどちらでも良い。なお、半導体基板１をダイシングして半導体チップに分離するための領域であるストリートでは、第１のバリア層４をエッチング除去する。
フォトレジスト４ａの平面パターン大きさは、電極パッド２の平面パターン大きさと同じか、あるいは電極パッド２より大きくする。好ましくは、フォトレジスト４ａの平面パターン大きさは、電極パッド２の平面パターン大きさより大きくする。フォトレジスト４ａを電極パッド２の平面パターン大きさより大きくした場合は、隣接する電極パッド２上のフォトレジスト４ａとの間に所定の間隙を設ける大きさで形成する。第１のバリア層４の平面パターン大きさを大きくすると、第１のバリア層４と第２のバリア層５を同一材料で形成したとき、第２のバリア層５のエッチング処理工程時に第１のバリア層４のパターン細りが発生しても、第１のバリア層４の平面パターン大きさを突起電極の平面パターン大きさより大きな状態で維持できる。
ここで、第１のバリア層４を成膜する前に、スパッタリング装置にアルゴン（Ａｒ）ガスを導入し、半導体基板１を陰極として、電極パッド２表面に形成された自然酸化膜をスパッタエッチング（逆スパッタリング）により除去することが好ましい。スパッタエッチングにおいては、イオン化されたアルゴンを電極パッド２に衝突させ、電極パッド２表面から自然酸化膜（Ａｌ２Ｏ３）の原子を弾き飛ばしながらエッチングしている。この結果、電極パッド２と第１のバリア層４との接着性が良好となるとともに、両被膜間の接触抵抗を小さくできる。
その後、半導体基板１の全面に、感光性材料であるフォトレジスト４ａをスピンコート法にて形成する。
その後、図３に示すように、所定のフォトマスクを用いて露光処理と現像処理を行なうフォソリソグラフィー技術を用いて、フォトレジスト４ａをパターニングする。その後、パターン形成したフォトレジスト４ａをエッチングマスクに用いて、第１のバリア層４をエッチングする。第１のバリア層４のエッチング処理は、湿式エッチングまたは乾式エッチングのどちらでも良い。なお、半導体基板１をダイシングして半導体チップに分離するための領域であるストリートでは、第１のバリア層４をエッチング除去する。
フォトレジスト４ａの平面パターン大きさは、電極パッド２の平面パターン大きさと同じか、あるいは電極パッド２より大きくする。好ましくは、フォトレジスト４ａの平面パターン大きさは、電極パッド２の平面パターン大きさより大きくする。フォトレジスト４ａを電極パッド２の平面パターン大きさより大きくした場合は、隣接する電極パッド２上のフォトレジスト４ａとの間に所定の間隙を設ける大きさで形成する。第１のバリア層４の平面パターン大きさを大きくすると、第１のバリア層４と第２のバリア層５を同一材料で形成したとき、第２のバリア層５のエッチング処理工程時に第１のバリア層４のパターン細りが発生しても、第１のバリア層４の平面パターン大きさを突起電極の平面パターン大きさより大きな状態で維持できる。
ここからが、本発明のポイントとなる半導体装置の製造方法である。
図４に示すように、第１のバリア層４上のフォトレジスト４ａを剥離液にて除去する。この結果、電極パッド２と同じか、あるいは電極パッド２より大きな平面パターン大きさを有する第１のバリア層４が得られる。
その後、図５に示すように、半導体基板１の全面に第２のバリア層５と共通電極層６と
をスパッタリング法で成膜する。このスパッタリング装置を用いて第２のバリア層５と共通電極層６を形成するときは、スパッタリング装置の減圧状態を解除することなく、半導体基板１に連続的に形成する。このように成膜すれば、第２のバリア層５と共通電極層６との間に接着性を阻害する酸化膜や不純物層が形成されない。
第２のバリア層５は、第１のバリア層４と異なる材料であるクロム（Ｃｒ）を用いる。クロムからなる第２のバリア層５の膜厚は、前記したように、成膜時にピンホールがなく、しかもサイドエッチングが発生しない膜厚である１０ｎｍから６０ｎｍの範囲とすることが好ましい。なお、第２のバリア層５は、第１のバリア層４と同じ材料とすることも可能であり、このときは第２のバリア層５のエッチング時におけるパターン細りを考慮して、前記したように、第１のバリア層４の平面パターン大きさはできるだけ大きくすることが望ましい。
共通電極層６は、銅（Ｃｕ）を用いる。銅からなる共通電極層６の膜厚は、０．２μｍから１．０μｍとする。この共通電極層６は、後工程で形成するポストと突起電極を電解メッキ法にて形成するとき、メッキ電極としての役割を具備する。なお、第２のバリア層５もメッキ電極として機能する。
図４に示すように、第１のバリア層４上のフォトレジスト４ａを剥離液にて除去する。この結果、電極パッド２と同じか、あるいは電極パッド２より大きな平面パターン大きさを有する第１のバリア層４が得られる。
その後、図５に示すように、半導体基板１の全面に第２のバリア層５と共通電極層６と
をスパッタリング法で成膜する。このスパッタリング装置を用いて第２のバリア層５と共通電極層６を形成するときは、スパッタリング装置の減圧状態を解除することなく、半導体基板１に連続的に形成する。このように成膜すれば、第２のバリア層５と共通電極層６との間に接着性を阻害する酸化膜や不純物層が形成されない。
第２のバリア層５は、第１のバリア層４と異なる材料であるクロム（Ｃｒ）を用いる。クロムからなる第２のバリア層５の膜厚は、前記したように、成膜時にピンホールがなく、しかもサイドエッチングが発生しない膜厚である１０ｎｍから６０ｎｍの範囲とすることが好ましい。なお、第２のバリア層５は、第１のバリア層４と同じ材料とすることも可能であり、このときは第２のバリア層５のエッチング時におけるパターン細りを考慮して、前記したように、第１のバリア層４の平面パターン大きさはできるだけ大きくすることが望ましい。
共通電極層６は、銅（Ｃｕ）を用いる。銅からなる共通電極層６の膜厚は、０．２μｍから１．０μｍとする。この共通電極層６は、後工程で形成するポストと突起電極を電解メッキ法にて形成するとき、メッキ電極としての役割を具備する。なお、第２のバリア層５もメッキ電極として機能する。
その後、図６に示すように、半導体基板１上の全面に感光性レジスト８をスピンコート法により形成する。感光性レジスト８は、５μｍから２０μｍの厚さで形成する。感光性レジスト８は、剥離性が良好なポジ型レジストを使用することが好ましい。ネガ型レジストも感光性レジスト８として適用可能であるが、剥離性が若干良くないので、剥離処理では剥離液温度を高温にし、長時間浸漬する必要である。
さらにその後、図７に示すように、所定のフォトマスクを用いてフォトリソグラフィー処理である露光処理と現像処理とを行ない、電極パッド２の上の共通電極層６が開口するように、感光性レジスト８をパターニングする。
この感光性レジスト８は、開口部である電極パッド２上の領域に、選択的にポストと突起電極を形成する役割をもつメッキマスクとして機能する。
さらにその後、図７に示すように、所定のフォトマスクを用いてフォトリソグラフィー処理である露光処理と現像処理とを行ない、電極パッド２の上の共通電極層６が開口するように、感光性レジスト８をパターニングする。
この感光性レジスト８は、開口部である電極パッド２上の領域に、選択的にポストと突起電極を形成する役割をもつメッキマスクとして機能する。
その後、図８に示すように、感光性レジスト８開口内の共通電極層６上にポスト９を形成する。このポスト９は、銅からなり、電解メッキ法により形成する。この電解メッキ処理のとき、第２のバリア層５と共通電極層６とをメッキの電極として使用する。ポスト９は、５μｍから２５μｍの厚さで形成する。ポスト９の断面形状は、感光性レジスト８の膜厚以下に形成して側壁部が半導体基板１表面に対して垂直なストレートウォール形状、あるいは感光性レジスト８の膜厚を超えて形成して基部より頂部が張り出したマッシュルーム形状のどちらでもよい。ストレートウォール形状のポスト９とすると、電極パッド２間のピッチ寸法が微細化に対応できる。また、マッシュルーム形状のポスト９とすると、半田との接合面積が大きくなり、接合強度が高くなる。
ポスト９は、半導体装置と回路基板との間隙寸法を大きくして、半導体装置と回路基板との熱膨張係数の違いに起因して発生する応力を低減する役割をもつとともに、後述の工程で形成する半田層１０と共通電極層６との相互拡散を防ぐバリア層としての役割をもつ。ポスト９材料としては、銅以外に、ニッケルや、ニッケル合金も適用可能である。
ポスト９は、半導体装置と回路基板との間隙寸法を大きくして、半導体装置と回路基板との熱膨張係数の違いに起因して発生する応力を低減する役割をもつとともに、後述の工程で形成する半田層１０と共通電極層６との相互拡散を防ぐバリア層としての役割をもつ。ポスト９材料としては、銅以外に、ニッケルや、ニッケル合金も適用可能である。
その後、図９に示すように、半田層１０を形成する。この半田層１０は、第２のバリア層５と共通電極層６をメッキ電極とする電解メッキ法により、感光性レジスト８開口内のポスト９上に形成する。図９において半田層１０は、感光性レジスト８の膜厚を超える厚さで形成している。感光性レジスト８の厚さを超えて形成した半田層１０は、等方的にメッキ膜が形成されることから、断面形状がマッシュルーム形状となる。半田層１０は、無鉛半田である、たとえばスズ（Ｓｎ）・銀（Ａｇ）合金からなる。環境汚染を発生させる鉛を含まない半田を半田層１０として使用する。
この半田層１０は、半田をメッキ法で形成する以外に、感光性レジスト８開口内のポスト９上に半田ボールを搭載する方法や、半田ペーストを感光性レジスト８開口内のポスト
９上にスキージにて充填する方法を用いて形成してもよい。
その後、図１０に示すように、メッキマスクとして用いた感光性レジスト８を、剥離液を用いて除去する。
その後、共通電極層６のエッチング処理を行なう。共通電極層６のエッチングは、ポスト９をエッチングのマスクとして用いて、硫酸セリウム水溶液（液温度は室温）からなるエッチャントへ浸漬して、銅からなる共通電極層６をエッチングする。この結果、ポスト９に整合する領域に、共通電極層６をパターニングすることができる。ポスト９と共通電極層６とを同じ金属材料とした場合は、共通電極層６と同時にポスト９もエッチングされる。そこで、共通電極層６の厚さを１０００ｎｍ程度以下と薄く設定すれば、共通電極層６のエッチング時間を短くすることが可能となって、ポスト９のエッチング量を少なくすることができる。
この半田層１０は、半田をメッキ法で形成する以外に、感光性レジスト８開口内のポスト９上に半田ボールを搭載する方法や、半田ペーストを感光性レジスト８開口内のポスト
９上にスキージにて充填する方法を用いて形成してもよい。
その後、図１０に示すように、メッキマスクとして用いた感光性レジスト８を、剥離液を用いて除去する。
その後、共通電極層６のエッチング処理を行なう。共通電極層６のエッチングは、ポスト９をエッチングのマスクとして用いて、硫酸セリウム水溶液（液温度は室温）からなるエッチャントへ浸漬して、銅からなる共通電極層６をエッチングする。この結果、ポスト９に整合する領域に、共通電極層６をパターニングすることができる。ポスト９と共通電極層６とを同じ金属材料とした場合は、共通電極層６と同時にポスト９もエッチングされる。そこで、共通電極層６の厚さを１０００ｎｍ程度以下と薄く設定すれば、共通電極層６のエッチング時間を短くすることが可能となって、ポスト９のエッチング量を少なくすることができる。
その後、第１１図に示すように、硫酸セリウムアンモニウムからなるエッチャントに浸漬して、クロムからなる第２のバリア層５のエッチング処理を行なう。第２のバリア層５のエッチングは、ポスト９下層の共通電極層６をエッチングマスクとしたウェットエッチングにて、共通電極層６（ポスト９）から露出する領域の第２のバリア層５をエッチング除去する。なお、この第２のバリア層５のエッチングの際、チタン・タングステン合金からなる第１のバリア層４、銅からなる共通電極層６とポスト９、および半田層１０は、いずれもエッチングされない。
第２のバリア層５は、前述のように、１０ｎｍから６０ｎｍの膜厚に設定している。このため、本発明では、第２のバリア層５のサイドエッチング量を少なくすることができる。以下この理由を、図１１における破線部１２を拡大して図示する図１２を用いて説明する。
第２のバリア層５の厚さ方向におけるエッチングが終了（ジャストエッチング）した後、エッチングされて露出した第２のバリア層５側面部がエッチャントに接触するオーバーエッチング時間においては、第２のバリア層５は横方向のエッチング、すなわちサイドエッチングが進行する。さらに一般的に、ウェットエッチングにおけるサイドエッチングは、厚さ方向エッチングに比べて、横方向のエッチング速度が数倍から数十倍速い。
図１２は、オーバーエッチング時間において、第２のバリア層５のサイドエッチングがわずかに進行した状態を示す。このように、第２のバリア層５がわずかにサイドエッチングされた領域は、第１のバリア層４上面と共通電極層６下面と第２のバリア層５側面とに囲まれ、第２のバリア層５側面と対向する面に開口を有する空間となる。該開口から該空間に流入して、該空間に存在するエッチャントを、以下、微小間隙部エッチャント７ｂと称する。
前記したように、第２のバリア層５は、１０ｎｍから６０ｎｍの極薄の膜厚に設定している。よって、該空間に存在する微小間隙部エッチャント７ｂの体積は、当然、極めて小さい。このため、微小間隙部エッチャント７ｂは、第２のバリア層５をエッチングしたエッチャントのイオン濃度（第２のバリア層５のイオン濃度）が急速に高くなり、エッチング能力が急激に低下して、エッチングがほとんど進行しない状態となる。
さらに、該空間の開口部寸法、すなわち第２のバリア層５膜厚寸法が極めて小さいことから、微小間隙部エッチャント７ｂと、この微小間隙部エッチャント７ｂ以外の領域のエッチャント７ａとは、エッチング液の交換が行なわれない。したがって、エッチャントは該空間に停留して、該空間に存在する微小間隙部エッチャント７ｂのイオン濃度は変化せず、イオン濃度が高い状態が維持される。したがって、エッチングがほとんど進行しない状態がオーバーエッチング時間のあいだ持続して、第２のバリア層５はサイドエッチングされない。このことから、本発明では、第２のバリア層５のサイドエッチング量を極めて小さくすることができる。
第２のバリア層５は、前述のように、１０ｎｍから６０ｎｍの膜厚に設定している。このため、本発明では、第２のバリア層５のサイドエッチング量を少なくすることができる。以下この理由を、図１１における破線部１２を拡大して図示する図１２を用いて説明する。
第２のバリア層５の厚さ方向におけるエッチングが終了（ジャストエッチング）した後、エッチングされて露出した第２のバリア層５側面部がエッチャントに接触するオーバーエッチング時間においては、第２のバリア層５は横方向のエッチング、すなわちサイドエッチングが進行する。さらに一般的に、ウェットエッチングにおけるサイドエッチングは、厚さ方向エッチングに比べて、横方向のエッチング速度が数倍から数十倍速い。
図１２は、オーバーエッチング時間において、第２のバリア層５のサイドエッチングがわずかに進行した状態を示す。このように、第２のバリア層５がわずかにサイドエッチングされた領域は、第１のバリア層４上面と共通電極層６下面と第２のバリア層５側面とに囲まれ、第２のバリア層５側面と対向する面に開口を有する空間となる。該開口から該空間に流入して、該空間に存在するエッチャントを、以下、微小間隙部エッチャント７ｂと称する。
前記したように、第２のバリア層５は、１０ｎｍから６０ｎｍの極薄の膜厚に設定している。よって、該空間に存在する微小間隙部エッチャント７ｂの体積は、当然、極めて小さい。このため、微小間隙部エッチャント７ｂは、第２のバリア層５をエッチングしたエッチャントのイオン濃度（第２のバリア層５のイオン濃度）が急速に高くなり、エッチング能力が急激に低下して、エッチングがほとんど進行しない状態となる。
さらに、該空間の開口部寸法、すなわち第２のバリア層５膜厚寸法が極めて小さいことから、微小間隙部エッチャント７ｂと、この微小間隙部エッチャント７ｂ以外の領域のエッチャント７ａとは、エッチング液の交換が行なわれない。したがって、エッチャントは該空間に停留して、該空間に存在する微小間隙部エッチャント７ｂのイオン濃度は変化せず、イオン濃度が高い状態が維持される。したがって、エッチングがほとんど進行しない状態がオーバーエッチング時間のあいだ持続して、第２のバリア層５はサイドエッチングされない。このことから、本発明では、第２のバリア層５のサイドエッチング量を極めて小さくすることができる。
また、半導体基板１をダイシング処理時に半導体チップに分離するため境界領域であるストリート１ａを、図１３を用いて説明する。
このストリート１ａには、フォトマスクの位置合わせ（アライメント）のためのアライメントマーク（図示せず）を形成している。このことから、露光装置の光学系によるアライメントマークの検出精度を向上させて、アライメント誤差を小さくするために、ストリート１ａでは、半導体基板１のシリコン（Ｓｉ）を露出させている。すなわち、第１のバリア層４は、前記したように、ストリート１ａではエッチング除去している。
本発明におけるストリート１ａでは、半導体基板１に第２のバリア層５を介して共通電極層６が形成される。第２のバリア層５は、前記したように、チタンや、チタン・タングステン合金などのチタン合金や、クロムや、ニクロムなどのニッケル合金や、モリブデンなどの高融点金属材料から形成している。これらの高融点金属からなる第２のバリア層５と、半導体基板１のシリコンとの相互拡散は、温度６００℃以上で発生する。このため、共通電極層６をスパッタリング法にて形成するとき、銅ターゲットから飛び出した銅イオンが半導体基板１に衝突することに起因して温度３００℃程度に上昇しても、半導体基板１と共通電極層６との間に第２のバリア層５が介在することから、銅シリサイドは形成されない。
さらに、第２のバリア層５は膜厚を１０ｎｍ以上で形成すれば、成膜された膜にピンホールはほとんど観察されない。よって、ピンホールを介して、半導体基板１と共通電極層６とが、相互拡散を生じることはない。
さらに、図示しないが、半導体基板１にクロムシリコン（ＣｒＳｉ２）からなる薄膜抵抗体においても、薄膜抵抗体上に第２のバリア層５を介して共通電極層６が形成される。よって、第２のバリア層５が介在することから、薄膜抵抗体を構成するシリコンと共通電極層６の銅が相互拡散することはなく、薄膜抵抗体の抵抗値が変化することはない。
このストリート１ａには、フォトマスクの位置合わせ（アライメント）のためのアライメントマーク（図示せず）を形成している。このことから、露光装置の光学系によるアライメントマークの検出精度を向上させて、アライメント誤差を小さくするために、ストリート１ａでは、半導体基板１のシリコン（Ｓｉ）を露出させている。すなわち、第１のバリア層４は、前記したように、ストリート１ａではエッチング除去している。
本発明におけるストリート１ａでは、半導体基板１に第２のバリア層５を介して共通電極層６が形成される。第２のバリア層５は、前記したように、チタンや、チタン・タングステン合金などのチタン合金や、クロムや、ニクロムなどのニッケル合金や、モリブデンなどの高融点金属材料から形成している。これらの高融点金属からなる第２のバリア層５と、半導体基板１のシリコンとの相互拡散は、温度６００℃以上で発生する。このため、共通電極層６をスパッタリング法にて形成するとき、銅ターゲットから飛び出した銅イオンが半導体基板１に衝突することに起因して温度３００℃程度に上昇しても、半導体基板１と共通電極層６との間に第２のバリア層５が介在することから、銅シリサイドは形成されない。
さらに、第２のバリア層５は膜厚を１０ｎｍ以上で形成すれば、成膜された膜にピンホールはほとんど観察されない。よって、ピンホールを介して、半導体基板１と共通電極層６とが、相互拡散を生じることはない。
さらに、図示しないが、半導体基板１にクロムシリコン（ＣｒＳｉ２）からなる薄膜抵抗体においても、薄膜抵抗体上に第２のバリア層５を介して共通電極層６が形成される。よって、第２のバリア層５が介在することから、薄膜抵抗体を構成するシリコンと共通電極層６の銅が相互拡散することはなく、薄膜抵抗体の抵抗値が変化することはない。
第２のバリア層５のエッチングが終了した状態を示す図１４のように、第２のバリア層５のサイドエッチング量は少なく、ポスト９や共通電極層６の外形パターン大きさとほぼ同じパターン大きさとなる。
ストリート１ａでは、従来技術のように、銅シリサイドは形成されず、共通電極層６と第２のバリア層５とのエッチャントにより、それぞれエッチングされ、半導体基板１が露出する。したがって、アライメントマーク上に銅シリサイドは形成されず、アライメント誤差は小さくなる。さらに、薄膜抵抗体でも、この薄膜抵抗体上の共通電極層６と第２のバリア層５とは、それらのエッチャントによりエッチングされて、薄膜抵抗体が露出してレーザートリミングが可能となる。
ストリート１ａでは、従来技術のように、銅シリサイドは形成されず、共通電極層６と第２のバリア層５とのエッチャントにより、それぞれエッチングされ、半導体基板１が露出する。したがって、アライメントマーク上に銅シリサイドは形成されず、アライメント誤差は小さくなる。さらに、薄膜抵抗体でも、この薄膜抵抗体上の共通電極層６と第２のバリア層５とは、それらのエッチャントによりエッチングされて、薄膜抵抗体が露出してレーザートリミングが可能となる。
つぎに、図１５に示すように、リフロー処理（ウエットバック処理）を行なうことにより、半田層１０を溶融させて突起電極１１を形成する。このリフロー処理では、半導体基板１の半田層１０を形成した面にフラックスをスピンコート法によって１０μｍから５０μｍの厚さで形成したのち、半田層１０の融点を越える２３０℃から２６０℃の温度で加熱処理を行なう。リフロー処理により半田層１０は溶融して、表面張力で丸くなり、球形状の突起電極１１が得られる。このリフロー処理により形成される球形状の突起電極１１は、高さ１００μｍ程度に形成される。その後、洗浄処理を行ないフラックスを除去する。
このリフロー処理は、フラックス塗布を行なわないで、水素還元雰囲気中の加熱処理を行なって半田層１０を溶融させてもよい。還元雰囲気中のリフロー処理においては、フラックスの塗布、および洗浄工程を省略できる利点を有する。
このリフロー処理は、フラックス塗布を行なわないで、水素還元雰囲気中の加熱処理を行なって半田層１０を溶融させてもよい。還元雰囲気中のリフロー処理においては、フラックスの塗布、および洗浄工程を省略できる利点を有する。
このように、本発明では、第２のバリア層５は、膜厚を１０ｎｍから６０ｎｍとしているため、サイドエッチング量を小さくすることが可能である。さらに、第１のバリア層４の平面パターン大きさを電極パッド２と同等以上の大きさとしている。さらにまた、電極パッド２材料と、突起電極１１材料または共通電極層６材料とは、相互拡散することはない。
よって、突起電極１１またはポスト９と電極パッド２との接触面積を大きくできること
から、突起電極１１の機械的強度および回路基板に接合したときの接合強度が高くなる。
よって、突起電極１１またはポスト９と電極パッド２との接触面積を大きくできること
から、突起電極１１の機械的強度および回路基板に接合したときの接合強度が高くなる。
以上の説明では、第１のバリア層４としてチタン・タングステン合金、第２のバリア層５としてクロムを用いた実施形態で説明したが、第１のバリア層４と第２のバリア層５とを同じ材料で形成してもよい。このときは、第２のバリア層５のエッチング時に第１のバリア層４もエッチングされるが、第１のバリア層４は第２のバリア層５より平面パターン大きさを大きくしているとともに膜厚も厚いことから、多少サイドエッチングされてもパターン大きさが第２のバリア層５より小さくなることはない。
第１のバリア層４と第２のバリア層５の材料としては、チタン・タングステン合金やクロムのほかに、チタン、ニクロム、またはモリブデンなどの相互拡散を抑制する材料を用いることができる。
また、以上の説明では、共通電極層６と突起電極１１との間にポスト９を設ける実施形態で説明したが、ポスト９の形成は省略することができる。ポスト９を形成しないときは、共通電極層６を３μｍ〜５μｍ程度と厚く形成すればよい。
第１のバリア層４と第２のバリア層５の材料としては、チタン・タングステン合金やクロムのほかに、チタン、ニクロム、またはモリブデンなどの相互拡散を抑制する材料を用いることができる。
また、以上の説明では、共通電極層６と突起電極１１との間にポスト９を設ける実施形態で説明したが、ポスト９の形成は省略することができる。ポスト９を形成しないときは、共通電極層６を３μｍ〜５μｍ程度と厚く形成すればよい。
１ 半導体基板
２ 電極パッド
３ 絶縁膜
４ 第１のバリア層
４ａ フォトレジスト
５ 第２のバリア層
６ 共通電極層
７ａ エッチャント
７ｂ 微小間隙部エッチャント
８ 感光性レジスト
９ ポスト
１０ 半田層
１１ 突起電極
１２ 破線部
２ 電極パッド
３ 絶縁膜
４ 第１のバリア層
４ａ フォトレジスト
５ 第２のバリア層
６ 共通電極層
７ａ エッチャント
７ｂ 微小間隙部エッチャント
８ 感光性レジスト
９ ポスト
１０ 半田層
１１ 突起電極
１２ 破線部
Claims (5)
- 半導体装置の入出力端子となる電極パッドと、該電極パッド上に順次設けるバリア層および共通電極層と、該共通電極層上に設ける突起電極を有する半導体装置において、
前記バリア層は、２層からなるとともに、前記突起電極材料または前記共通電極層材料と前記電極パッド材料とが相互に拡散することを抑制する材料からなり、
前記共通電極層側の第２のバリア層は、前記電極パッド側の第１のバリア層より膜厚が薄い
ことを特徴とする半導体装置。 - 前記共通電極層と前記突起電極との間にポストを設ける
ことを特徴とする請求項１に記載の半導体装置。 - 前記ポストと前記共通電極層は同じ材料である
ことを特徴とする請求項２に記載の半導体装置。 - 電極パッドが露出する絶縁膜を形成する工程と、
第１のバリア層を前記電極パッド上にパターニングする第１のバリア層パターニング工程と、
前記第１のバリア層より膜厚の薄い第２のバリア層を形成す工程と、
前記第２のバリア層上に共通電極層を形成する工程と、
前記共通電極層上に突起電極を形成する工程と、
前記共通電極層を前記突起電極と整合するようにエッチングする工程と、
前記第２のバリア層を前記突起電極と整合するようにウェットエッチングする工程を有する
ことを特徴とする半導体装置の製造方法。 - 前記第１のバリア層パターニング工程では、前記第１のバリア層をストリートから除去する
ことを特徴とする請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008077347A JP2009231681A (ja) | 2008-03-25 | 2008-03-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008077347A JP2009231681A (ja) | 2008-03-25 | 2008-03-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009231681A true JP2009231681A (ja) | 2009-10-08 |
Family
ID=41246728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008077347A Pending JP2009231681A (ja) | 2008-03-25 | 2008-03-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009231681A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010114131A1 (ja) | 2009-04-03 | 2010-10-07 | 株式会社神戸製鋼所 | 冷延鋼板およびその製造方法 |
| JP2015046423A (ja) * | 2013-08-27 | 2015-03-12 | 株式会社村田製作所 | 配線接続構造およびこの配線接続構造を有する誘電体薄膜キャパシタ |
| CN106298711A (zh) * | 2015-06-26 | 2017-01-04 | 矽创电子股份有限公司 | 电子组件与制造方法 |
| CN107026139A (zh) * | 2016-02-01 | 2017-08-08 | 意法半导体股份有限公司 | 制造半导体器件的方法和对应的器件 |
| KR101849117B1 (ko) * | 2011-10-19 | 2018-04-18 | 에스케이하이닉스 주식회사 | 연결 범프를 포함하는 전자 소자의 패키지, 전자 시스템 및 제조 방법 |
| IT201700087318A1 (it) * | 2017-07-28 | 2019-01-28 | St Microelectronics Srl | Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici e suo metodo di preparazione |
| US10593625B2 (en) | 2017-07-28 | 2020-03-17 | Stmicroelectronics S.R.L. | Semiconductor device and a corresponding method of manufacturing semiconductor devices |
| US11469194B2 (en) | 2018-08-08 | 2022-10-11 | Stmicroelectronics S.R.L. | Method of manufacturing a redistribution layer, redistribution layer and integrated circuit including the redistribution layer |
-
2008
- 2008-03-25 JP JP2008077347A patent/JP2009231681A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010114131A1 (ja) | 2009-04-03 | 2010-10-07 | 株式会社神戸製鋼所 | 冷延鋼板およびその製造方法 |
| KR101849117B1 (ko) * | 2011-10-19 | 2018-04-18 | 에스케이하이닉스 주식회사 | 연결 범프를 포함하는 전자 소자의 패키지, 전자 시스템 및 제조 방법 |
| JP2015046423A (ja) * | 2013-08-27 | 2015-03-12 | 株式会社村田製作所 | 配線接続構造およびこの配線接続構造を有する誘電体薄膜キャパシタ |
| CN106298711A (zh) * | 2015-06-26 | 2017-01-04 | 矽创电子股份有限公司 | 电子组件与制造方法 |
| JP2017017302A (ja) * | 2015-06-26 | 2017-01-19 | ▲し▼創電子股▲ふん▼有限公司 | 電子素子及び製造方法 |
| CN114373730A (zh) * | 2015-06-26 | 2022-04-19 | 矽创电子股份有限公司 | 电子组件与制造方法 |
| US9773746B2 (en) | 2015-06-26 | 2017-09-26 | Sitronix Technology Corp. | Electronic element and manufacturing method |
| US10163769B2 (en) | 2015-06-26 | 2018-12-25 | Sitronix Technology Corp. | Manufacturing method for electronic element |
| CN107026139B (zh) * | 2016-02-01 | 2021-05-28 | 意法半导体股份有限公司 | 制造半导体器件的方法和对应的器件 |
| US10483220B2 (en) | 2016-02-01 | 2019-11-19 | Stimicroelectronics S.R.L. | Method of manufacturing semiconductor devices and corresponding device |
| CN107026139A (zh) * | 2016-02-01 | 2017-08-08 | 意法半导体股份有限公司 | 制造半导体器件的方法和对应的器件 |
| US10593625B2 (en) | 2017-07-28 | 2020-03-17 | Stmicroelectronics S.R.L. | Semiconductor device and a corresponding method of manufacturing semiconductor devices |
| US10790226B2 (en) | 2017-07-28 | 2020-09-29 | Stmicroelectronics S.R.L. | Integrated electronic device with a redistribution region and a high resilience to mechanical stresses and method for its preparation |
| IT201700087318A1 (it) * | 2017-07-28 | 2019-01-28 | St Microelectronics Srl | Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici e suo metodo di preparazione |
| US11587866B2 (en) | 2017-07-28 | 2023-02-21 | Stmicroelectronics S.R.L. | Integrated electronic device with a redistribution region and a high resilience to mechanical stresses and method for its preparation |
| US11469194B2 (en) | 2018-08-08 | 2022-10-11 | Stmicroelectronics S.R.L. | Method of manufacturing a redistribution layer, redistribution layer and integrated circuit including the redistribution layer |
| US12021046B2 (en) | 2018-08-08 | 2024-06-25 | Stmicroelectronics S.R.L. | Redistribution layer and integrated circuit including redistribution layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101211798B (zh) | 焊料凸块结构及其制作方法 | |
| TWI498978B (zh) | 在半導體封裝中有內部中心柱的焊接凸塊 | |
| US6989326B2 (en) | Bump manufacturing method | |
| KR100376357B1 (ko) | 반도체장치 | |
| JP2009231681A (ja) | 半導体装置およびその製造方法 | |
| JPH0715910B2 (ja) | 金属接点パッド形成方法及び金属接点ターミナル形成方法 | |
| JP2007317979A (ja) | 半導体装置の製造方法 | |
| US20060214296A1 (en) | Semiconductor device and semiconductor-device manufacturing method | |
| KR20000071360A (ko) | 아이씨 칩의 지지기판 본딩 프로세스 | |
| TW201243971A (en) | Semiconductor device, method of manufacturing the same, and method of manufacturing wiring board | |
| WO2013192054A1 (en) | Semiconductor chip with expansive underbump metallization structures | |
| US20160351540A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| US8294266B2 (en) | Conductor bump method and apparatus | |
| JP3538029B2 (ja) | 半導体装置の製造方法 | |
| CN101567355A (zh) | 半导体封装基板及其制法 | |
| JP4324572B2 (ja) | バンプの形成方法 | |
| US8093148B2 (en) | Method for manufacturing semiconductor device having electrode for external connection | |
| JP2000133667A (ja) | 突起電極の形成方法 | |
| JP2011029314A (ja) | 半導体装置の製造方法 | |
| US20030157438A1 (en) | Bump forming process | |
| JP2001007135A (ja) | 半導体装置の製造方法 | |
| JP2007258629A (ja) | チップサイズパッケージの製造方法 | |
| JP2005150578A (ja) | 半導体装置及びその製造方法 | |
| JP3972211B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11354578A (ja) | 半導体装置及びその製造方法 |