CN108666298A - 芯片应力测试组件及其制备方法 - Google Patents
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Abstract
本发明提供一种芯片应力测试组件及其制备方法，制备方法包括：1）提供一芯片应力测试结构，芯片应力测试结构包括芯片功能结构及位于芯片功能结构上方的环形焊垫；芯片功能结构及环形焊垫的顶部均覆盖有钝化保护层；2）在钝化保护层内形成第一开口；3）去除焊垫，以在第一开口下方形成第二开口；4）将第一基板固定于所述步骤3）得到的芯片应力测试结构的底部；5）在步骤4）得到的芯片应力测试结构的顶部表面放置焊料层；6）提供第二基板，将第二基板通过焊料层固定于芯片应力测试结构的顶部。本发明避免了粘合层对芯片应力测试结果的影响，提高了测试结果的可靠性；且制备工艺简单，制备成功率较高。
Description
技术领域
本发明涉及半导体测试技术领域，特别是涉及一种芯片应力测试组件及其制备方法。
背景技术
芯片应力测试(die pull)是现有半导体芯片产品的一种有效衡量金属与绝缘薄膜层间粘合性能的测试项目，目前芯片应力测试组件的制备方法一般为：将芯片直接通过粘合层固定到上下两个基板上而得到芯片应力测试组件，然后将得到的芯片应力测试组件置于测试机台上进行测试。将芯片应力测试结构固定于上下两个基板上是非常重要的步骤，而在上述制备方法中，是由操作人员人工操作将芯片应力测试结构通过粘合层固定于上下两个基板上，不同的操作人员、粘合层配方的变化以及粘合层的平整度均会影响测试的结果，这使得现有芯片应力测试中芯片应力测试组件制备的成功率较低，测试结果可靠性较差。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种芯片应力测试组件及其制备方法，用于解决现有技术中芯片应力测试结果容易受到操作人员、粘合层配以及粘合层的平整度的影响，进而导致芯片应力测试组件制备的成功率较低、测试结果可靠性较差的问题。
为实现上述目的及其他相关目的，本发明提供一种上述芯片应力测试组件的制备方法，所述芯片应力测试组件的制备方法至少包括以下步骤：
1)提供一芯片应力测试结构，所述芯片应力测试结构包括芯片功能结构及位于所述芯片功能结构上方的环形焊垫，所述环形焊垫与所述芯片功能结构的顶层金属层相连接；所述芯片功能结构及所述环形焊垫的顶部均覆盖有钝化保护层；
2)在所述钝化保护层内形成第一开口，所述第一开口暴露出所述环形焊垫；
3)去除所述环形焊垫，以在所述第一开口下方形成第二开口，所述第二开口暴露出所述芯片功能结构的顶层金属层；
4)提供第一基板，将所述第一基板固定于所述步骤3)得到的所述芯片应力测试结构的底部；
5)在步骤4)得到的所述芯片应力测试结构的顶部表面放置焊料层；
6)提供第二基板，将所述第二基板通过所述焊料层固定于所述芯片应力测试结构的顶部。
作为本发明的芯片应力测试组件的制备方法的一种优选方案，步骤2)中，采用光刻、刻蚀工艺在所述钝化保护层内形成第一开口。
作为本发明的芯片应力测试组件的制备方法的一种优选方案，所述第一开口的宽度小于所述环形焊垫的最大宽度。
作为本发明的芯片应力测试组件的制备方法的一种优选方案，步骤3)中，将步骤2)得到的所述芯片应力测试结构置于酸溶液中，以去除所述环形焊垫，在所述第一开口下方形成第二开口。
作为本发明的芯片应力测试组件的制备方法的一种优选方案，步骤4)中，所述第一基板通过粘合层固定于所述步骤3)得到的所述芯片应力测试结构的底部。
作为本发明的芯片应力测试组件的制备方法的一种优选方案，步骤6)中，将所述第二基板通过所述焊料层固定于所述芯片应力测试结构的顶部包括以下步骤：
61)将所述第二基板置于所述焊料层表面；
62)将步骤61)得到的结构置于高温炉中进行回流工艺处理，以使得所述第二基板通过所述焊料层固定于所述芯片应力测试结构的顶部。
作为本发明的芯片应力测试组件的制备方法的一种优选方案，步骤62)中，回流工艺处理的温度为150℃～300℃。
本发明还提供一种芯片应力测试组件，所述芯片应力测试组件至少包括：
芯片应力测试结构，所述芯片应力测试结构包括芯片功能结构及位于所述芯片功能结构上方钝化保护层，所述钝化保护层内形成有开口结构，所述开口结构暴露出所述芯片功能结构的顶层金属层；
焊料层，位于所述芯片应力测试结构表面及所述开口结构内；
第一基板，固定于所述芯片应力测试结构的底部；
第二基板，经由所述焊料层固定于所述芯片应力测试结构顶部。
作为本发明的芯片应力测试组件的一种优选方案，所所述开口结构为环形开口结构。
作为本发明的芯片应力测试组件的一种优选方案，所述开口结构的数量为两个或多个。
作为本发明的芯片应力测试组件的一种优选方案，所述开口结构包括位于所述芯片功能结构的顶层金属层上方的第二开口及位于所述第二开口上方的第一开口，所述第第一开口的宽度小于所述第二开口的最大宽度。
如上所述，本发明的芯片应力测试组件及其制备方法，具有以下有益效果：本发明通过在芯片应力测试结构内设置暴露出芯片功能结构的顶层金属层的开口结构，并通过焊料层将芯片应力测试结构固定于第二基板表面，焊料层位于芯片应力测试结构表面及开口结构内，增强了芯片应力测试结构与第二基板之间的粘附力，相较于现有技术中的芯片应力测试组件，避免了粘合层对芯片应力测试结果的影响，提高了测试结果的可靠性；同时，本发明的芯片应力测试组件的制备工艺简单，制备成功率较高。
附图说明
图1显示为本发明实施例一中提供的芯片应力测试组件的制备方法的流程图。
图2至图8显示为本发明实施例一中提供的芯片应力测试组件的制备方法在各步骤的截面结构示意图。。
元件标号说明
1 芯片应力测试结构
111 金属层
112 层间介质层
113 重新布线层
121 环形焊垫
124 金属插塞
13 钝化保护层
131 第一钝化保护层
132 第二钝化保护层
14 第一开口
15 第二开口
2 焊料层
3 第一基板
4 第二基板
5 粘合层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本发明提供一种芯片应力测试组件的制备方法，所述芯片应力测试组件的制备方法至少包括以下步骤：
1)提供一芯片应力测试结构，所述芯片应力测试结构包括芯片功能结构及位于所述芯片功能结构上方的环形焊垫，所述环形焊垫与所述芯片功能结构的顶层金属层相连接；所述芯片功能结构及所述环形焊垫的顶部均覆盖有钝化保护层；
2)在所述钝化保护层内形成第一开口，所述第一开口暴露出所述环形焊垫；
3)去除所述环形焊垫，以在所述第一开口下方形成第二开口，所述第二开口暴露出所述芯片功能结构的顶层金属层；
4)提供第一基板，将所述第一基板固定于所述步骤3)得到的所述芯片应力测试结构的底部；
5)在步骤4)得到的所述芯片应力测试结构的顶部表面放置焊料层；
6)提供第二基板，将所述第二基板通过所述焊料层固定于所述芯片应力测试结构的顶部。
请参阅图1中的S1步骤及图2，提供一芯片应力测试结构1，所述芯片应力测试结构1包括芯片功能结构及位于所述芯片功能结构上方的环形焊垫121，所述环形焊垫121与所述芯片功能结构的顶层金属层相连接；所述芯片功能结构及所述环形焊垫121的顶部均覆盖有钝化保护层13。
需要说明的是，为了便于凸出本发明的发明点，图2中仅以所述芯片应力测试结构1的部分结构作为示例，并未完全示出所述芯片应力测试结构1的全部结构。
作为示例，如图2所示，所述芯片功能结构包括多层依次层叠的金属层111，各层所述金属层111之间由层间介质层112相隔离，相邻各金属层111之间通过金属插塞124相连接。所述芯片功能结构的顶部设有钝化保护层13，所述钝化保护层13包括第一钝化保护层131及第二钝化保护层132，所述第一钝化保护层131位于顶层的所述金属层111的上表面，所述第二钝化保护层132位于所述第一钝化保护层131的上表面；所述第一钝化保护层131的表面还设有重新布线层113，所述第二钝化保护层132位于所述重新布线层113的外围。
作为示例，如图2所示，所述环形焊垫121贯穿所述第一钝化保护层131，且部分延伸至所述第二钝化保护层132的表面，位于所述第二钝化保护层132表面的所述环形焊垫121的宽度大于位于所述第一钝化保护层131内的所述环形焊垫121的宽度。
请参阅图1中的S2步骤及图3，在所述钝化保护层13内形成第一开口14，所述第一开口14暴露出所述环形焊垫121。
作为示例，采用光刻、刻蚀工艺在所述钝化保护层内对应于所述环形焊垫121的位置形成第一开口14。
作为示例，所述第一开口14的宽度小于所述环形焊垫121的最大宽度。
需要说明的是，为了便于凸出本发明的发明点，图3中仅以所述芯片应力测试结构1的部分结构作为示例，并未完全示出所述芯片应力测试结构1的全部结构。
请参阅图1中的S3步骤及图4及图5，其中，图4为所述芯片应力测试结构1部分结构的截面结构示意图，图5为图4的俯视图，去除所述环形焊垫121，以在所述第一开口14下方形成第二开口15，所述第二开口15暴露出所述芯片功能结构的顶层金属层。
作为示例，将步骤2)得到的所述芯片应力测试结构1置于酸溶液中，以去除所述环形焊垫121，在所述第一开口14下方形成第二开口15。
作为示例，所述环形焊垫121可以为但不仅限于铝焊垫，所述酸溶液可以为但不仅限于盐酸溶液、硫酸溶液或硝酸溶液中的一种或多种。
作为示例，所述第二开口15为去除所述环形焊垫121而得到，所述第二开口15的形状与所述环形焊垫121的形状相同，以确保所述第二开口15暴露出所述芯片功能结构的顶层金属层，并确保所述第二开口15的最大宽度大于所述第一开口14的宽度。所述第二开口15的最大宽度大于所述第一开口14的宽度，在后续形成焊料层时，可以使得焊料层嵌入所述钝化保护层13内，以增强芯片应力测试结构1与后续设置的第一基板之间的粘附力。
请参阅图1中的S4步骤及图6，提供第一基板3，将所述第一基板3固定于所述步骤3)得到的所述芯片应力测试结构1的底部。
作为示例，所述第一基板3通过粘合层5固定于所述步骤3)得到的所述芯片应力测试结构1的底部。所述粘合层5可以为粘胶层等现有技术中用于粘贴的材料层，此处不做具体限定。
请参阅图1中的S5步骤及图7，在步骤4)得到的所述芯片应力测试结构1的顶部表面放置焊料层2。
作为示例，所述焊料层2可以为但不仅限于锡层。
请参阅图1中的S6步骤及图8，提供第二基板4，将所述第二基板4通过所述焊料层2固定于所述芯片应力测试结构1的顶部。
作为示例，将所述第二基板4通过所述焊料层2固定于所述芯片应力测试结构1的顶部包括以下步骤：
61)将所述第二基板4置于所述焊料层2表面；
62)将步骤61)得到的结构置于高温炉中进行回流工艺处理，以使得所述第二基板4通过所述焊料层2固定于所述芯片应力测试结构1的顶部。在回流工艺处理过程中，所述焊料层2会融化，除了大部分仍位于步骤4)得到的所述芯片应力测试结构1的顶部表面之外，另外部分所述焊料层2会回流至所述第一开口14及所述第二开口15内，甚至填充满所述第一开口14及所述第二开口15。
作为示例，步骤62)中，回流工艺处理的温度可以为但不仅限于150℃～300℃。
本实施例的制备方法通过所述焊料层2将所述芯片应力测试结构1固定于第二基板4表面，所述焊料层2位于芯片应力测试结构1表面及开口内，增强了所述芯片应力测试结构1与所述第二基板4之间的粘附力，相较于现有技术中的芯片应力测试组件，避免了粘合层对芯片应力测试结果的影响，提高了测试结果的可靠性；同时，本发明的芯片应力测试组件的制备工艺简单，制备成功率较高。
实施例二
请继续参阅图4、图5、图6及图8，本发明还提供一种芯片应力测试组件，所述芯片应力测试组件至少包括：芯片应力测试结构1，所述芯片应力测试结构1包括芯片功能结构及位于所述芯片功能结构上方钝化保护层13，所述钝化保护层13内形成有开口结构，所述开口结构暴露出所述芯片功能结构的顶层金属层；此处所述开口结构包括图4中的第一开口14及第二开口15；焊料层2，所述焊料层2位于所述芯片应力测试结构1表面及所述开口结构内；第一基板3，所述第一基板3固定于所述芯片应力测试结构1的底部；第二基板4，所述第二基板4经由所述焊料层2固定于所述芯片应力测试结构1顶部。
作为示例，所述开口结构为环形开口结构。
作为示例，所述开口结构的数量为两个或多个。
作为示例，所述开口结构包括位于所述芯片功能结构的顶层金属层上方的第二开口15及位于所述第二开口15上方的第一开口14，所述第第一开口14的宽度小于所述第二开口15的最大宽度。
综上所述，本发明提供一种芯片应力测试组件及其制备方法，所述芯片应力测试组件的制备方法至少包括以下步骤：1)提供一芯片应力测试结构，所述芯片应力测试结构包括芯片功能结构及位于所述芯片功能结构上方的环形焊垫，所述环形焊垫与所述芯片功能结构的顶层金属层相连接；所述芯片功能结构及所述环形焊垫的顶部均覆盖有钝化保护层；2)在所述钝化保护层内形成第一开口，所述第一开口暴露出所述环形焊垫；3)去除所述环形焊垫，以在所述第一开口下方形成第二开口，所述第二开口暴露出所述芯片功能结构的顶层金属层；4)提供第一基板，将所述第一基板固定于所述步骤3)得到的所述芯片应力测试结构的底部；5)在步骤4)得到的所述芯片应力测试结构的顶部表面放置焊料层；6)提供第二基板，将所述第二基板通过所述焊料层固定于所述芯片应力测试结构的顶部。本发明通过在芯片应力测试结构内设置暴露出芯片功能结构的顶层金属层的开口结构，并通过焊料层将芯片应力测试结构固定于第二基板表面，焊料层位于芯片应力测试结构表面及开口结构内，增强了芯片应力测试结构与第二基板之间的粘附力，相较于现有技术中的芯片应力测试组件，避免了粘合层对芯片应力测试结果的影响，提高了测试结果的可靠性；同时，本发明的芯片应力测试组件的制备工艺简单，制备成功率较高。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种芯片应力测试组件的制备方法，其特征在于，所述芯片应力测试组件的制备方法至少包括以下步骤：
1)提供一芯片应力测试结构，所述芯片应力测试结构包括芯片功能结构及位于所述芯片功能结构上方的环形焊垫，所述环形焊垫与所述芯片功能结构的顶层金属层相连接；所述芯片功能结构及所述环形焊垫的顶部均覆盖有钝化保护层；
2)在所述钝化保护层内形成第一开口，所述第一开口暴露出所述环形焊垫；
3)去除所述环形焊垫，以在所述第一开口下方形成第二开口，所述第二开口暴露出所述芯片功能结构的顶层金属层；
4)提供第一基板，将所述第一基板固定于所述步骤3)得到的所述芯片应力测试结构的底部；
5)在步骤4)得到的所述芯片应力测试结构的顶部表面放置焊料层；
6)提供第二基板，将所述第二基板通过所述焊料层固定于所述芯片应力测试结构的顶部。
2.根据权利要求1所述的芯片应力测试组件的制备方法，其特征在于：步骤2)中，采用光刻、刻蚀工艺在所述钝化保护层内形成第一开口。
3.根据权利要求1所述的芯片应力测试组件的制备方法，其特征在于：所述第一开口的宽度小于所述环形焊垫的最大宽度。
4.根据权利要求1所述的芯片应力测试组件的制备方法，其特征在于：步骤3)中，将步骤2)得到的所述芯片应力测试结构置于酸溶液中，以去除所述环形焊垫，在所述第一开口下方形成第二开口。
5.根据权利要求1所述的芯片应力测试组件的制备方法，其特征在于：步骤4)中，所述第一基板通过粘合层固定于所述步骤3)得到的所述芯片应力测试结构的底部。
6.根据权利要求1所述的芯片应力测试组件的制备方法，其特征在于：步骤6)中，将所述第二基板通过所述焊料层固定于所述芯片应力测试结构的顶部包括以下步骤：
61)将所述第二基板置于所述焊料层表面；
62)将步骤61)得到的结构置于高温炉中进行回流工艺处理，以使得所述第二基板通过所述焊料层固定于所述芯片应力测试结构的顶部。
7.根据权利要求6所述的芯片应力测试组件的制备方法，其特征在于：步骤62)中，回流工艺处理的温度为150℃～300℃。
8.一种芯片应力测试组件，其特征在于，所述芯片应力测试组件至少包括：
芯片应力测试结构，所述芯片应力测试结构包括芯片功能结构及位于所述芯片功能结构上方钝化保护层，所述钝化保护层内形成有开口结构，所述开口结构暴露出所述芯片功能结构的顶层金属层；
焊料层，位于所述芯片应力测试结构表面及所述开口结构内；
第一基板，固定于所述芯片应力测试结构的底部；
第二基板，经由所述焊料层固定于所述芯片应力测试结构顶部。
9.根据权利要求8所述的芯片应力测试组件，其特征在于：所述开口结构为环形开口结构。
10.根据权利要求9所述的芯片应力测试组件，其特征在于：所述开口结构的数量为两个或多个。
11.根据权利要求8所述的芯片应力测试组件，其特征在于：所述开口结构包括位于所述芯片功能结构的顶层金属层上方的第二开口及位于所述第二开口上方的第一开口，所述第第一开口的宽度小于所述第二开口的最大宽度。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112526315A (zh) * | 2020-11-05 | 2021-03-19 | 长江存储科技有限责任公司 | 一种封装芯片的测试方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200423273A (en) * | 2003-04-17 | 2004-11-01 | Advanced Semiconductor Eng | Fixture for die-pull test |
| CN101106114A (zh) * | 2006-07-11 | 2008-01-16 | 日月光半导体制造股份有限公司 | 芯片结构及其形成方法 |
| US20150136466A1 (en) * | 2013-11-19 | 2015-05-21 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board and method for manufacturing the same |
-
2017
- 2017-03-27 CN CN201710186774.1A patent/CN108666298B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200423273A (en) * | 2003-04-17 | 2004-11-01 | Advanced Semiconductor Eng | Fixture for die-pull test |
| CN101106114A (zh) * | 2006-07-11 | 2008-01-16 | 日月光半导体制造股份有限公司 | 芯片结构及其形成方法 |
| US20150136466A1 (en) * | 2013-11-19 | 2015-05-21 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board and method for manufacturing the same |
Non-Patent Citations (1)
| Title |
|---|
| XIALI CHEN ETC.: ""Sample Preparation DOE for the Die Pull Test"", 《2015 IEEE 22ND INTERNATIONAL SYMPOSIUM ON THE PHYSICAL AND FAILURE ANALYSIS OF INTEGRATED CIRCUITS》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112526315A (zh) * | 2020-11-05 | 2021-03-19 | 长江存储科技有限责任公司 | 一种封装芯片的测试方法 |
| CN112526315B (zh) * | 2020-11-05 | 2021-11-12 | 长江存储科技有限责任公司 | 一种封装芯片的测试方法 |
Also Published As
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|---|---|
| CN108666298B (zh) | 2019-12-10 |
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