WO2008053612A1

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Publication number: WO2008053612A1
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Inventors: Toshihide Tsubata
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Description

明細書

アクティブマトリクス基板およびそれを備えた表示装置

技術分野

[0001] 本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス基板

、および、それを備えた液晶表示装置等のアクティブマトリクス型表示装置に関する。背景技術

[0002] アクティブマトリクス基板は、液晶表示装置や EL (Electroluminescence)表示装置等のアクティブマトリクス型表示装置において広く用いられている。例えばアクティブマトリクス型の液晶表示装置では、液晶パネルとその駆動回路から主要部が構成されており、液晶パネルは、通常、スイッチング素子としての薄膜トランジスタ（Thin Film Transistor以下「TFT」と略記する。）や画素電極等を含む画素回路がマトリクス状に配置されたアクティブマトリクス基板と、ガラス等の透明な絶縁性基板上に全面にわたって対向電極や配向膜が順次積層された対向基板と、両基板の間に挟持された液晶層と、両基板のそれぞれの外表面に貼り付けられた偏光板とから構成される。

[0003] 図 23は、上記のような液晶表示装置に用いられる従来のアクティブマトリクス基板 7 00の構造を示す平面図であり、 1つの画素に相当する部分のパターン構成を示している。アクティブマトリクス基板 700は、複数のデータ信号線 715と、当該複数のデータ信号線 715と交差する複数の走查信号線 716と、当該複数のデータ信号線 715と当該複数の走查信号線 716との各交差点近傍に形成されたスィッチング素子としての TFT712と、画素電極 717とを備える。走查信号線 716は TFT712のゲート電極を兼ねており、 TFT712のソース電極 719がデータ信号線 715に接続され、ドレイン電極 708がドレイン引き出し電極 707を介して画素電極 717に接続される。ドレイン引き出し電極 707と画素電極 717との間に配される絶縁膜には穴が開けられており、これによつてドレイン引き出し電極 707と画素電極 717とを接続するコンタクトホール 710が形成されている。画素電極 717は ITO (Indium Tin Oxide)等の透明電極であり、当該アクティブマトリクス基板 700を含む液晶パネルの後方からの光 (バックライト光）を透過させる。 [0004] このアクティブマトリクス基板 700においては、走査信号線 716に与えられる走査信号としてのゲートオン電圧によって TFT712がオン状態（ソース電極 719とドレイン電極 708とが導通した状態）となり、この状態においてデータ信号線 715に与えられるデータ信号が、ソース電極 719、ドレイン電極 708およびドレイン引き出し電極 707を介して画素容量 (画素電極 717と対向電極によって形成される容量）に書き込まれる。なお、このアクティブマトリクス基板 700には、走查信号線 716に沿って保持容量線 718が形成されており、この保持容量線 718は、 TFT712のオフ期間中における液晶層の自己放電を回避する等の機能を有する。

[0005] ところで、 CRT (Cathode Ray Tube :陰極線管）のようなインパルス型の表示装置においては、個々の画素に着目すると、画像が表示される点灯期間と画像が表示されない消灯期間とが交互に繰り返される。例えば動画の表示が行われた場合にも、 1画面分の画像の書き換えが行われる際に消灯期間が揷入されるため、動いている物体の残像が人間の視覚に生じることがない。このため、背景と物体とが明瞭に見分けられ、違和感なく動画が視認される。

[0006] これに対し、上記のようなアクティブマトリクス基板を使用した液晶表示装置のようなホールド型の表示装置では、個々の画素の輝度は各画素容量に保持される電圧によって決まり、画素容量における保持電圧は、一旦書き換えられると 1フレーム期間維持される。このようにホールド型の表示装置では、画素データとして画素容量に保持すべき電圧は、一旦書き込まれると次に書き換えられるまで保持されるので、各フレームの画像は、その 1フレーム前の画像と時間的に近接することになる。これにより

、動画が表示される場合に、人間の視覚には動いている物体の残像が生じる。例えば図 22に示すように、動レヽてレ、る物体を表す画像 OIが尾を引くように残像 AIが生じる（以下、この残像を「尾引残像」という）。

[0007] アクティブマトリクス型の液晶表示装置等のようなホールド型の表示装置では、動画表示の際にこのような尾引残像が生じるので、主として動画表示が行われるテレビ等のディスプレイには従来よりインパルス型の表示装置が採用されるのが一般的である。ところ力近年、テレビ等のディスプレイについて軽量化や薄型化が強く要求されており、そのようなディスプレイについて軽量化や薄型化が容易な液晶表示装置のようなホールド型の表示装置の採用が急速に進んでいる。

特許文献 1 :日本の特開平 4— 309995号公報

特許文献 2 :日本の特開平 5— 119346号公報

特許文献 3 :日本の特開 2003— 255912号公幸艮

特許文献 4 :日本の特開 2003— 66918号公報

特許文献 5 :日本の特開平 9— 243998号公報

特許文献 6 :日本の特開 2004— 61590号公報

発明の開示

発明が解決しょうとする課題

[0008] アクティブマトリクス型の液晶表示装置等のようなホールド型の表示装置にぉレ、て上記の尾引残像を改善する方法として、 1フレーム期間中に黒表示を行う期間を揷入する（以下「黒揷入」とレ、う）等により液晶表示装置における表示を (擬似的に)インパルス化するという方法が知られている（例えば特許文献 4 (日本の特開 2003— 66 918号公報）（これは米国特許第 7， 161, 576号に対応する））。しかし、ホールド型表示装置としてのアクティブマトリクス型液晶表示装置において、従来の方法によつてインパルス化を実現しょうとすると、黒揷入のために駆動回路等が複雑化すると共に、駆動回路の動作周波数も増大し、画素容量の充電のために確保できる時間も短くなる。

[0009] このような問題を解決するために、液晶表示装置等のアクティブマトリクス基板において、各画素形成部に 2つのスイッチング素子を設け、画素形成部への画素データの伝達のための第 1の信号線に加えて、黒データの伝達のための第 2の信号線を別途設ける構成が提案されている（例えば特許文献 3 (日本の特開 2003— 255912号公報））。しかし、このような構成では、アクティブマトリクス基板の構造が複雑となるだけでなく、第 2の信号線に印加する黒表示のための信号の電源が必要となることから、駆動回路が複雑化し、消費電力も増大する。

[0010] また、近年、アクティブマトリクス型液晶表示装置において解像度の向上が進んでレ、ることから、画素データの画素容量への書き込みに確保可能な充電時間が短くなる傾向にある。充電時間が短くなると、充電不足のために画素容量に正しい画素データが書き込めなレ、虞が生じる。

[0011] ところで、 2水平期間毎にデータ信号の極性が反転されるドット反転駆動方式 (以下「2Hドット反転駆動方式」という）の液晶表示装置において、消費電力を低減するためにデータ信号の極性反転時に隣接データ信号線間を短絡するというチャージシェァ方式が採用される場合がある（例えば特許文献 5 (日本の特開平 9— 243998号公報））。この場合、極性反転単位としての 2ラインの間で画素容量の充電量に差が生じ、ライン状の横筋ムラが視認されることがある。これに対し、データ信号を 1水平期間毎のブランキング期間に正極性と負極性の間の或る中間電位とすることで充電特性を均一にする方法が提案されている（特許文献 6 (日本の特開 2004— 61590号公報）（これは米国特許出願公開第 2004Z0017344号に対応する））。

[0012] しかし、高解像度化の進行やインパルス化のための駆動周波数の増大によって充電時間やチャージシェア期間の十分な確保が困難になると、このような方法を採用しても、上記極性反転単位としての 2ラインの間での画素容量の充電量の差が十分には解消されず、ライン状の横筋ムラが視認される虞がある。また、十分なチャージシェァ期間を確保できないために各データ信号線電位がソースセンター電位または共通電位に達しない場合には、そのことが充電不足を悪化させる要因にもなる。このように解像度の向上や駆動周波数の増大に伴って充電不足が問題になる点は、 1Hドット反転駆動方式の液晶表示装置にぉレ、ても同様である。

[0013] 一方、特許文献 2 (日本の特開平 5— 119346号公報）には、画素電極下に延在された補助容量電極を備えるアクティブマトリクス型の液晶表示装置であって、画素電極にソースを接続され前段のゲートライン（走査信号線）にゲートを接続され補助容量電極にドレインを接続された補助スイッチング素子を設け、前段のゲートラインのゲート信号 (走査信号)で画素電極を補助容量電極の電位 (共通電位)まで充電するように構成された液晶表示装置が開示されている。この構成によれば、画素電極を目標電位 (表示画像の画素値に相当する電位）に充電する前に補助スイッチング素子を介して当該画素電極が共通電位に充電されるので、画素数の増加による画素容量の充電不足を抑えることができる。しかし、当該公報では、動画表示における尾引残像の解消等のための表示のインパルス化については何ら言及されていなレ、。また、当該公報に開示された構成では、画素電極が補助スィッチング素子を介して共通電位に充電されるのは、その画素電極の目標電位への充電の直前（早くとも 1水平期間程度前）であるので、上記補助スイッチング素子を表示のインパルス化のために利用することはできない。

[0014] そこで本発明は、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示のィンパルス化を可能とし且つ画素容量の充電特性を向上させることのできるアクティブマトリクス基板、および、それを備えた表示装置を提供することを目的とする。

課題を解決するための手段

[0015] 本発明の第 1の局面は、アクティブマトリクス基板であって、

複数のデータ信号線と、

前記複数のデータ信号線と交差する複数の画素走査信号線と、

前記複数のデータ信号線と前記複数の画素走査信号線との各交差点に対応して設けられ、対応する交差点を通過する画素走査信号線によってオンおよびオフされる画素スイッチング素子と、

前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素スィッチング素子を介して接続された画素電極と、

各画素電極との間に所定容量が形成されるように配設された保持容量線と、前記複数の画素走査信号線にそれぞれ対応する複数の放電用走査信号線と、各画素電極に対応して設けられ、対応する画素電極に接続された画素スィッチング素子をオンおよびオフするための画素走查信号線に対応する放電用走查信号線によってオンおよびオフされる放電用スイッチング素子とを備え、

各画素電極は、対応する放電用スイッチング素子を介して前記保持容量線に接続されていることを特徴とする。

[0016] 本発明の第 2の局面は、本発明の第 1の局面において、

前記保持容量線は、前記データ信号線に沿った方向に延びる延伸部を有し、前記放電用スイッチング素子は、ドレイン電極およびソース電極を有する薄膜トランジスタであり、

前記ドレイン電極は、前記放電用スイッチング素子に対応する画素電極に接続されており、

前記ソース電極は、所定のソース引き出し電極を介して前記延伸部に接続されてレ、ることを特徴とする。

[0017] 本発明の第 3の局面は、本発明の第 2の局面において、

前記延伸部と前記ソース引き出し電極とは、前記画素電極の縁に沿って環状に配置された構造体を構成することを特徴とする。

[0018] 本発明の第 4の局面は、本発明の第 2の局面において、

前記放電用スイッチング素子としての薄膜トランジスタのソースに接続される電極およびドレインに接続される電極は、前記データ信号線と同一の材料で形成されれてレ、ることを特徴とする。

[0019] 本発明の第 5の局面は、本発明の第 1の局面において、

前記保持容量線は、前記画素電極の縁に沿って前記データ信号線に平行に延びる部分と前記画素電極の縁に沿って前記画素走査信号線に平行に延びる部分とを含む環状部分を有してレヽることを特徴とする。

[0020] 本発明の第 6の局面は、本発明の第 1の局面において、

前記放電用スイッチング素子は、前記放電用走査信号線を形成する電極パターンに重なるように配置されてレ、ることを特徴とする。

[0021] 本発明の第 7の局面は、本発明の第 1の局面において、

前記画素電極は、前記放電用走査信号線に重なるように配置されていることを特徴とする。

[0022] 本発明の第 8の局面は、ノーマリブラックモードの表示装置であって、

本発明の第 1から第 7の局面のいずれかの局面に係るアクティブマトリクス基板と、前記アクティブマトリクス基板における各画素電極に対向するように配置された共通電極と、

前記複数の画素走查信号線のそれぞれが各フレーム期間において少なくとも 1回は選択状態となるように、前記画素スイッチング素子をオン状態とするアクティブな信号を前記複数の画素走査信号線に選択的に印加し当該アクティブな信号を印加されている画素走査信号線を選択状態とする画素走査信号線駆動回路と、前記複数の放電用走査信号線のそれぞれは対応する画素走査信号線が選択状態から非選択状態に変化した第 iの時点から次のフレーム期間において選択状態となる第 2の時点までに所定期間だけ選択状態となるように、前記放電用スィッチング素子をオン状態とするアクティブな信号を前記複数の放電用走査信号線に選択的に印加し当該アクティブな信号を印加されている放電用走査信号線を選択状態とする放電用走査信号線駆動回路と、

表示すべき画像を表す複数のデータ信号を所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、

前記共通電極に所定の共通電位を与える共通電位供給部と、

前記共通電位に略等しい所定電位を前記保持容量線に与える保持容量線電位供給部と

を備えることを特徴とする。

[0023] 本発明の第 9の局面は、本発明の第 8の局面において、

前記データ信号線駆動回路は、 2以上の所定数の水平期間毎に電圧極性が反転するように前記複数のデータ信号を生成することを特徴とする。

[0024] 本発明の第 10の局面は、本発明の第 8の局面において、

前記データ信号線駆動回路は、

所定数のデータ信号線毎に極性が反転するように前記複数のデータ信号を生成し、

前記複数のデータ信号の極性が反転する時に所定期間だけ、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線を互いに短絡することを特徴とする。

[0025] 本発明の第 11の局面は、本発明の第 10の局面において、

前記データ信号線駆動回路は、 1水平期間毎に所定期間だけ、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線を互いに短絡することを特徴とする。

[0026] 本発明の第 12の局面は、本発明の第 11の局面において、前記データ信号線駆動回路は、前記複数のデータ信号線が互いに短絡されている時に所定の固定電位を前記複数のデータ信号線に与えることを特徴とする。

[0027] 本発明の第 13の局面は、本発明の第 12の局面において、

前記固定電位は、前記所定電位に等しいことを特徴とする。

[0028] 本発明の第 14の局面は、テレビジョン受信機であって、

本発明の第 8の局面に係る表示装置を備えたことを特徴とする。

[0029] 本発明の第 15の局面は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の画素走査信号線と、前記複数のデータ信号線と前記複数の画素走査信号線との各交差点に対応して設けられ、対応する交差点を通過する画素走査信号線によってオンおよびオフされる画素スイッチング素子と、前記画素スィッチング素子に対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、前記画素電極との間に所定容量が形成されるように配設された保持容量線とを含むアクティブマトリクス基板と、当該アクティブマトリクス基板における各画素電極に対向するように配置された共通電極とを備えるノーマリブラックモードの表示装置の駆動方法であって、

前記複数の画素走査信号線のそれぞれが各フレーム期間において少なくとも 1回は選択状態となるように、前記画素スイッチング素子をオン状態とするアクティブな信号を前記複数の画素走査信号線に選択的に印加し当該アクティブな信号を印加されている画素走査信号線を選択状態とする画素走査信号線駆動ステップと、表示すべき画像を表す複数のデータ信号を所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動ステップと、

前記共通電極に所定の共通電位を与える共通電位供給ステップと、

前記共通電位に略等しい所定電位を前記保持容量線に与える保持容量線電位供給ステップと、

各画素電極を前記保持容量線に短絡させる放電ステップとを備え、

前記アクティブマトリクス基板は、

前記複数の画素走査信号線にそれぞれ対応する複数の放電用走査信号線と、各画素電極に対応して設けられ、対応する画素電極に接続された画素スィッチング素子をオンおよびオフするための画素走査信号線に対応する放電用走査信号線によってオンおよびオフされる放電用スイッチング素子とを更に含み、

各画素電極は、対応する放電用スイッチング素子を介して前記保持容量線に接続され、

前記放電ステップでは、前記複数の放電用走查信号線のそれぞれは対応する画素走查信号線が選択状態から非選択状態に変化した第 1の時点から次のフレーム期間において選択状態となる第 2の時点までに所定期間だけ選択状態となるように、前記放電用スイッチング素子をオン状態とするアクティブな信号が前記複数の放電用走查信号線に選択的に印加され当該アクティブな信号を印加されている放電用走查信号線が選択状態とされることを特徴とする。

[0030] 本発明の他の局面については、本発明の上記局面および下記実施形態についての説明から明らかとなるので、説明を省略する。

発明の効果

[0031] 本発明の第 1の局面によれば、各画素電極は、アクティブマトリクス基板において画素走査信号線にそれぞれ対応して配設された放電用走査信号線によってオン Zォフされる放電用スイッチング素子を介して保持容量線に接続されている。したがって、液晶表示装置のように 1フレーム期間毎に極性の反転される画素データとしての電圧が画素容量に充電される表示装置において本発明の当該局面に係るアクティブマトリクス基板が使用される場合には、各画素容量は、画素データ書込に対応する充電の前に、逆極性の充電電荷を放電用走查信号線への放電用走查信号の印加によって放電される。これにより、解像度等が増大しても充電不足が抑制されるので表示品質を高めることができる。また、当該表示装置がノーマリブラックモードである場合には、各放電用走查信号線への放電用走查信号の印加によって表示ライン毎に黒表示期間を挿入することができるので、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示をインパル化することで、動画の表示性能を改善することができる

[0032] 本発明の第 2の局面によれば、保持容量線はデータ信号線に平行に延びる延伸部を有しており、これにより画素電極の電位に対する他の電極の電位変動による影響を抑制することができる。

[0033] 本発明の第 3の局面によれば、保持容量線の延伸部と放電用スイッチング素子としての薄膜トランジスタのソース引き出し電極とは、画素電極の縁に沿って環状に配置された構造体を構成するので、データ信号線や、画素走査信号線、放電用走査信号線の電位変動による画素電極電位への影響を抑制することができる。

[0034] 本発明の第 4の局面によれば、放電用スイッチング素子としての薄膜トランジスタのソースに接続される電極およびドレインに接続される電極はデータ信号線と同一の材料で形成されてレ、るので、これらの電極をデータ信号線の形成工程にぉレ、て形成すること力 Sでき、これらの電極を別途形成する必要がない。

[0035] 本発明の第 5の局面によれば、保持容量線は、画素電極の縁に沿ってデータ信号線に平行に延びる部分と画素電極の縁に沿って画素走查信号線に平行に延びる部分とを有しているので、データ信号線や画素走査信号線の電位変動による画素電極電位への影響が抑制される。これにより、画素電極とデータ信号線によって形成される寄生容量、および、画素電極と画素走査信号線によって形成される寄生容量が低減されることになり、表示品質を向上させることができる。

[0036] 本発明の第 6の局面によれば、放電用スイッチング素子は放電用走査信号線を形成する電極パターンに重なるように配置されているので、開口率を大きくすることができる。

[0037] 本発明の第 7の局面によれば、放電用走査信号線に重なるように画素電極が配置されることにより広い画素領域が確保されるので、開口率を大きくすることができる。

[0038] 本発明の第 8の局面によれば、ノーマリブラックモードの表示装置において、各画素走查信号線に対応して放電用走查信号線が設けられており、各画素走查信号線は、表示すべき画像の画素データの書込のために各フレーム期間において少なくとも 1回は選択状態となり、各放電用走査信号線は、それに対応する画素走査信号線が選択状態から非選択状態に変化した第 1の時点から次のフレーム期間において選択状態となる第 2の時点までに所定期間だけ選択状態となる。これにより表示ライン毎に黒表示期間が挿入されるので、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示をインパルィ匕することができ、動画の表示性能を改善することができる。本発明の当該局面に係る表示装置が、液晶表示装置のように 1フレーム期間毎に極性の反転される（画素データとしての）電圧が画素容量に充電される表示装置である場合には、各画素容量は、画素データ書込に対応する充電の前に、逆極性の充電電荷を放電用走查信号線への放電用走查信号の印加によって放電される。すなわち、液晶表示装置では、画素データの書込は、或る極性の電圧で充電された画素容量を逆の極性の電圧で充電することを意味するので、黒揷入のための画素容量の放電がプリチャージとしても機能することになる。これにより、解像度等が増大しても充電不足が抑制されるので、表示品質を高めることができる。

[0039] 本発明の第 9の局面によれば、画素データ書込に対応する画素容量の充電の前に当該画素容量における逆極性の充電電荷が黒揷入のために放電されることにより、画素データ書込における充電不足が抑制される。したがって、各データ信号の極性を 2以上の所定数の水平期間毎に反転することによりデータ信号線駆動回路の消費電力を低減しつつ、上記黒挿入のための放電により横筋ムラの発生を防止することができる。

[0040] 本発明の第 10の局面によれば、データ信号は所定数のデータ信号線毎に極性が反転する電圧信号として生成され、データ信号の極性が反転する時に所定期間だけアクティブマトリクス基板におけるデータ信号線が互いに短絡されることにより、データ信号線間で電荷の移動（チャージシェア）が行われる。これにより、データ信号線駆動回路の消費電力が低減されると共に、画素データ書込に対応する画素容量の充電の前に各データ信号線が中間電位となる。このようなチャージシェア動作と画素容量における充電電荷の黒揷入のための放電とが相俟って、画素データ書込における画素容量の充電不足が確実に抑制されるので、表示品質を向上させることができる。

[0041] 本発明の第 11の局面によれば、データ信号は所定数のデータ信号線毎に極性が反転する電圧信号として生成され、 1水平期間毎の所定期間にアクティブマトリクス基板上のデータ信号線が互いに短絡される。これにより 1水平期間毎にデータ信号線間で電荷の移動が行われるので、 2以上の所定数の水平期間毎にデータ信号の極性が反転する場合であっても、画素データ書込における画素容量の充電不足を抑制しつつ充電条件を均一化することができ、横筋ムラの発生を確実に防止することができる。

[0042] 本発明の第 12の局面によれば、アクティブマトリクス基板上のデータ信号線が互いに短絡されている時 (チャージシェア期間）にそれらのデータ信号線に固定電位が与えられるので、表示階調によらずチャージシェア期間直後の各データ信号線の電位は常に同一となる。このことと画素容量における黒揷入のための放電とが相俟って、画素データ書込における画素容量の充電条件が均一化されるので、 2以上の所定数の水平期間毎にデータ信号の極性が反転する場合における横筋ムラの発生をより確実に防止することができる。

[0043] 本発明の第 13の局面によれば、保持容量線の電位に等しい固定電位がチャージシェア期間に各データ信号線に与えられるので、画素データ書込のための画素容量の充電開始時点において、当該画素容量を形成する画素電極の電位と当該画素容量の充電のためのデータ信号を伝達すべきデータ信号線の電位とが等しくなる。これにより、正負いずれの極性のデータ信号で画素容量を充電する場合であっても、充電条件を同一にすることができるので、 2以上の所定数の水平期間毎にデータ信号の極性が反転する場合における横筋ムラの発生を精度よく抑制することができる。なお、上記固定電位としては、共通電極に与えるべき共通電位、または、データ信号の最小値と最大値との間の中央値に相当する電位を使用することができる。

[0044] 本発明の他の局面の効果については、本発明の上記局面の効果および下記実施形態についての説明から明らかであるので、説明を省略する。

図面の簡単な説明

[0045] [図 1]本発明の第 1の実施形態に係る液晶表示装置におけるアクティブマトリクス基板のパターン構成の第 1の例を示す平面図である。

[図 2]上記第 1の実施形態におけるアクティブマトリクス基板のパターン構成の第 2の例を示す平面図である。

[図 3]図 2の A— A線における断面図である。

[図 4]上記第 1の実施形態におけるアクティブマトリクス基板のパターン構成の第 3の例を示す平面図である。 [図 5]上記第 1の実施形態に係る液晶表示装置の構成を示すブロック図である。園 6]上記第 1の実施形態におけるアクティブマトリクス基板の電気的構成を示す等価回路図である。

園 7]上記第 1の実施形態に係る液晶表示装置におけるソースドライバの構成を示すブロック図である。

園 8]上記ソースドライバの出力部の第 1の構成例を示す回路図である。

[図 9]上記第 1の実施形態に係る液晶表示装置の動作を説明するための信号波形図

(A〜G)である。

園 10]チャージシェア方式が採用された従来の 2Hドット反転駆動の液晶表示装置におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。園 11]上記第 1の実施形態におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。

園 12]上記ソースドライバの出力部の第 2の構成例を示す回路図である。

園 13]上記ソースドライバの出力部の第 3の構成例を示す回路図である。

園 14]本発明の第 2の実施形態に係る液晶表示装置の動作を説明するための信号波形図（A〜G)である。

園 15]上記第 2の実施形態におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。

園 16]上記第 2の実施形態の変形例におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。

園 17]本発明の他の実施形態におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。

園 18]本発明の他の実施形態に係る液晶表示装置の構成を示すブロック図である。園 19]本発明に係るアクティブマトリクス基板を使用したテレビジョン受信機用の表示装置の構成例を示すブロック図である。

園 20]本発明に係るアクティブマトリクス基板を使用したテレビジョン受信機のチューナ部を含めた全体構成を示すブロック図である。

園 21]上記テレビジョン受信機の機械的構成を示す分解斜視図である。園 22]ホールド型表示装置での動画表示における課題を説明するための図である。園 23]従来のアクティブマトリクス基板のパターン構成を示す部分平面図である。符号の説明

10 …画素 TFT (画素スイッチング素子）

12 …放電用 TFT (放電用スイッチング素子）

12d …ドレイン電極

12s …ソース電極

14 …ソース引き出し電極

16a〜16e …（保持容量線の）延伸部

100 …表示部

110 …アクティブマトリクス基板

120 …対向基板

200 …表示制御回路

300 …ソースドライバ（データ信号線駆動回路）

302 …データ信号生成部

304 …出力部

410 …画素ゲートドライバ（画素走查信号線駆動回路）

420 …放電用ゲートドライバ (放電用走査信号線駆動回路）

600 …共通電極 ·保持容量線駆動回路

(共通電位供給部、保持容量線電位供給部）

610 …共通電極駆動回路 (共通電位供給部）

620 · · ·保持容量線駆動回路 (保持容量線電位供給部）

Clc …液晶容量

Ccs …保持容量

Ep …画素電極

Ec …共通電極

SWa …第 1の M〇Sトランジスタ

SWb, SWc …第 2の MOS卜ランジスタ SLi · ··ソースライン (データ信号線）（i=l, 2,…， N)

GLj …画素ゲートライン (画素走査信号線）（j = l, 2, ···, M)

GdLj · '··放電用ゲートライン (放電用走査信号線） (j = l, 2，…， M)

CsL …保持容量線

S(i) ■· -データ信号 (i=l, 2, ·■·, N)

G(j) ■ ·-画素走查信号 (j = l， 2,■·-, M)

Gd(j)-- •放電用走査信号 (j = l, 2,…， M)

Vcom …共通電位 (対向電圧）

VSdc •■·ソースセンター電位（データ信号の直流レベル）

Csh …チャージシェア制御信号

Pw •■ ·画素データ書込パルス

Pb …黒電圧印加パルス

Tsh …チャージシェア期間

発明を実施するための最良の形態

[0047] 以下、添付図面を参照して本発明の実施形態について説明する。

<1.第 1の実施形態 >

<1.1 構成および動作 >

本発明に係るアクティブマトリクス基板を使用した液晶表示装置の一例を第 1の実施形態として説明する。図 5は、本実施形態に係る液晶表示装置の構成を示すプロック図である。図 6は、本実施形態におけるアクティブマトリクス基板 110の回路構成の第 1の例を示す等価回路図であり、このアクティブマトリクス基板 110の一部舞接 4画素に相当する部分） 101の電気的構成を示している。

[0048] この液晶表示装置は、アクティブマトリクス基板 110を用いたアクティブマトリクス型の表示部 100と、データ信号線駆動回路としてのソースドライバ 300と、画素走查信号線駆動回路としての画素ゲートドライバ 410と、放電用走査信号線駆動回路としての放電用ゲートドライバ 420と、共通電位供給部および保持容量線電位供給部としての共通電極 ·保持容量線駆動回路 600と、ソースドライバ 300、画素ゲートドライバ 410、放電用ゲートドライバ 420、および共通電極 ·保持容量線駆動回路 600を制御するための表示制御回路 200とを備えている。

[0049] 上記液晶表示装置における表示部 100は、液晶層を挟持する 1対の電極基板からなり、各電極基板の外表面には偏光板が貼り付けられている。上記 1対の電極基板の一方はアクティブマトリクス基板 110である。図 5および図 6に示すように、このァクティブマトリクス基板 110では、ガラス等の絶縁性基板上に、複数本 (M本）の画素走查信号線としての画素ゲートライン GL1〜GLMと、それらの画素ゲートライン GL1〜 GLMのそれぞれと交差する複数本 (N本）のデータ信号線としてのソースライン SL1 〜SLNと、それらの画素ゲートライン GL1〜GLMとソースライン SL1〜SLNとの交差点にそれぞれ対応して設けられた複数個（M X N個）の画素回路と、それらの画素ゲートライン GL1〜GLMにそれぞれ対応する複数本 (M本）の放電用ゲートライン G dLl〜GdLMとが形成されている。各画素回路は、対応する交差点を通過する画素ゲートライン GLjにゲート端子が接続される共に当該交差点を通過するソースライン S Liにソース端子が接続されたスイッチング素子である TFT (以下「画素 TFT」という） 1 0と、その画素 TFT10のドレイン端子（電極）に接続された画素電極 Epとを含んでいる。

[0050] 一方、上記 1対の電極基板の他方は対向基板 120と呼ばれ、ガラス等の透明な絶縁性基板上に全面にわたって共通電極 Ecが形成されている。この共通電極 Ecは、上記複数個（M X N個）の画素回路に共通的に設けられている。そして、アクティブマトリクス基板 110における各画素回路は、共通的に設けられた共通電極 Ecおよび液晶層と共に画素形成部を構成し、この画素形成部では、画素電極 Epと共通電極 E cとにより液晶容量 Clcが形成されている。また、この画素容量に確実に電圧を保持すべぐ液晶容量 Clcに並列に保持容量 Ccsが設けられる。すなわち、アクティブマトリクス基板 110では、各画素ゲートライン GLjに平行に保持容量線 CsLが配設されており、この保持容量線 CsLと絶縁膜等を挟んで対向する画素電極 Epとによって上記保持容量 Ccsが形成されている。したがって、画素データとしてのデータ信号 S (i)を書き込んで保持すべき容量 (以下ではこの容量を「画素容量」と呼び、記号" Cp"で示すものとする）は、液晶容量 Clcと補助容量 Ccsとからなる。すなわち、これらの記号" Cp"、 "Clc", "Ccs"が容量値をも示すものとすると、 Cp = Clc + Ccsとなる。 [0051] さらに本実施形態では、図 6に示すように、アクティブマトリクス基板 110における各画素回路は、画素 TFT10に加えて、放電用スイッチング素子としての TFT (以下「放電用 TFT」という） 12を含んでいる。このため、画素ゲートライン GL1〜GLMとソースライン SL：!〜 SLNとの各交差点には、 1つの画素回路が対応すると共に、その画素回路に含まれる画素電極 Ep、画素 TFT10および放電用 TFT12も対応している。したがって、各画素電極 Epには、 1つの画素 TFT10と 1つの放電用 TFT12が対応することになる。また、本実施形態では、各画素ゲートライン GLjには、それに対応する放電用ゲートライン GdLjがそれに沿って配設されている。各放電用 TFT12のゲート端子は、それに対応する画素 TFT10のゲート端子に接続される画素ゲートライン G Ljに対応する放電用ゲートライン GdLjに接続され、各放電用 TFT12のドレイン端子は、それに対応する画素電極 Epに接続され、各放電用 TFT12のソース端子は、それに対応する画素電極 Epと補助容量を形成するように配設された保持容量線 CsL に接続されている。アクティブマトリクス基板 110におけるいずれかの放電用ゲートライン GdLjにアクティブな信号 (TFT12をオンさせる電圧）が与えられると、アクティブな信号を与えられた放電用ゲートライン GdLjに接続された放電用 TFT12はオン状態となり、その放電用ゲートライン GdLjが通過する各画素回路内の画素電極 Epは、放電用 TFT12を介して保持容量線 CsLに電気的に接続 (短絡）される。

[0052] 図 5および図 6に示すように、各画素形成部における画素電極 Epには、後述のように動作するソースドライバ 300および画素ゲートドライバ 410により、表示すべき画像に応じた電位が与えられ、共通電極 Ecには、共通電極 ·保持容量線駆動回路 600 により所定電位が共通電位 Vcomとして与えられる（この共通電位 Vcomは「対向電圧」または「共通電圧」とも呼ばれる）。これにより、画素電極 Epと共通電極 Ecとの間の電位差に応じた電圧が液晶に印加され、この電圧印加によって液晶層に対する光の透過量が制御されることで画像表示が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには偏光板が使用され、本実施形態に係る液晶表示装置では、ノーマリブラックとなるように偏光板が配置される。なお、図 5に示すように、共通電極 Ecに与えられる共通電位 Vcomは保持容量線 CsLおよびソースドラィバ 300にも与えられる。 [0053] 表示制御回路 200は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号 Dvと、当該デジタルビデオ信号 Dvに対応する水平同期信号 HSYおよび垂直同期信号 VSYと、表示動作を制御するための制御信号 Dcとを受け取り、それらの信号 Dv， HSY, VSY, Dcに基づき、そのデジタルビデオ信号 Dvの表す画像を表示部 100に表示させるための信号として、データスタートパルス信号 SSPと、データクロック信号 SCKと、チャージシェア制御信号 Cshと、表示すべき画像を表すデジタル画像信号 DA (ビデオ信号 Dvに相当する信号）と、画素ゲートスタートパルス信号 GSP と、画素ゲートクロック信号 GCKと、画素ゲートドライバ出力制御信号 GOEと、放電用ゲートスタートパルス信号 GSPdと、放電用ゲートクロック信号 GCKdと、放電用ゲートドライバ出力制御信号 G〇Edとを生成し出力する。より詳しくは、ビデオ信号 Dv を内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号 DAとして表示制御回路 200から出力し、そのデジタル画像信号 DAの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号 SCKを生成し、水平同期信号 HSYに基づき 1水平期間毎に所定期間だけハイレベル (Hレベル)となる信号としてデータスタートパルス信号 SSPを生成し、垂直同期信号 VSYに基づき 1フレーム期間（1垂直走査期間）毎に所定期間だけ Hレベルとなる信号として画素ゲートスタートパルス信号 GSPおよび放電用ゲートスタートパルス信号 GSPdを生成し、水平同期信号 HSYに基づき画素ゲートクロック信号 GCKおよび放電用ゲートクロック信号 GCKdを生成し、水平同期信号 HSYおよび制御信号 Dcに基づきチャージシェア制御信号 Csh、画素ゲートドライバ出力制御信号 GOEおよび放電用ゲートドライバ出力制御信号 GOEdを生成する。

[0054] 上記のようにして表示制御回路 200において生成された信号のうち、デジタル画像信号 DAとチャージシェア制御信号 Cshとデータスタートパルス信号 SSPとデータクロック信号 SCKとは、ソースドライバ 300に入力され、画素ゲートスタートパルス信号 G SPと画素ゲートクロック信号 GCKと画素ゲートドライバ出力制御信号 G〇Eとは、画素ゲートドライバ 410に入力され、放電用ゲートスタートパルス信号 GSPdと放電用ゲ一トクロック信号 GCKdと放電用ゲートドライバ出力制御信号 G〇Edとは、放電用ゲートドライバ 420に入力される。 [0055] ソースドライバ 300は、デジタル画像信号 DAとデータスタートパルス信号 SSPおよびデータクロック信号 SCKに基づき、デジタル画像信号 DAの表す画像の各水平走查線 (各表示ライン）における画素値に相当するアナログ電圧としてデータ信号 S (1) 〜S (N)を 1水平期間毎（1H毎）に生成し、これらのデータ信号 S (1)〜S (N)をソースライン SL1〜SLNにそれぞれ印加する。

[0056] 本実施形態では、液晶層への印加電圧の極性が 1フレーム期間毎に反転されると共に各フレーム内において n画素ゲートライン毎（nは 2以上）かつ 1ソースライン毎にも反転されるようにデータ信号 S (1)〜S (N)が出力される駆動方式すなわち nHドット反転駆動方式が採用されている。したがって、ソースドライバ 300は、ソースライン S L1〜SLNへの印加電圧の極性をソースライン毎に反転させ、かつ、各ソースライン S Liに印加されるデータ信号 S (i)の極性を n水平期間毎に反転させる。ここで、ソースラインへの印加電圧の極性反転の基準となる電位は、データ信号 S (1)〜S (N)の直流レベル（直流成分に相当する電位）であり、この直流レベルは、一般的には共通電極 Ecの直流レベルとは一致せず、各画素形成部における画素 TFTのゲート'ドレイン間の寄生容量 Cgdによる引き込み電圧 AVdだけ共通電極 Ecの直流レベルと異なる。ただし、寄生容量 Cgdによる引き込み電圧 AVdが液晶の光学的しきい値電圧 Vt hに対して十分に小さい場合には、データ信号 S (1)〜S (N)の直流レベルは共通電極 Ecの直流レベルに等しいとみなせるので、データ信号 S (1)〜S (N)の極性すなわちソースラインへの印加電圧の極性は共通電極 Ecの電位 Vcomを基準として n水平期間毎に反転すると考えてもよい。

[0057] 図 7は、本実施形態におけるソースドライバ 300の構成を示すブロック図である。このソースドライバ 300は、データ信号生成部 302と出力部 304と力構成されている。データ信号生成部 302は、データスタートパルス信号 SSPおよびデータクロック信号 SCKに基づきデジタル画像信号 DAから、ソースライン SL1〜SLNにそれぞれ対応するアナログ電圧信号 d (l)〜d (N)を生成する。このデータ信号生成部 302の構成は、従来のソースドライバと同様であるので説明を省略する。出力部 304は、データ信号生成部 302で生成されるアナログ電圧信号 d (i)をインピーダンス変換し、データ信号 S (i)として出力する（i= l , 2,…， N)。 [0058] また、このソースドライバ 300では、消費電力を低減するために、各データ信号 S (i) (i= l, 2, · · · , N)の極性が反転する時に所定期間（水平ブランキング程度の短い期間) Tshだけ隣接ソースライン間が短絡されるチャージシェア方式が採用されている。このため、ソースドライバ 300における出力部 304は、図 8に示すように構成されている。すなわち、この出力部 304は、デジタル画像信号 DAに基づき生成されたアナ口グ電圧信号 d (l)〜d (N)を受け取り、これらのアナログ電圧信号 d (l)〜d (N)をインピーダンス変換することによって、ソースライン SL：!〜 SLNで伝達すべき映像信号としてデータ信号 S (1)〜S (N)を生成し、このインピーダンス変換のための電圧ホロヮとして N個の出力バッファ 31を有している。各バッファ 31の出力端子にはスィッチング素子としての第 1の MOS (Metal Oxide Semiconductor)トランジスタ SWaが接続され、各バッファ 31からのデータ信号 S (i)は第 1の M〇Sトランジスタ SWaを介してソースドライバ 300の出力端子から出力される（i= l， 2, ·■·, N)。また、ソースドライバ 30 0の隣接する出力端子間は、スイッチング素子としての第 2の MOSトランジスタ SWb によって接続されている（これにより隣接ソースライン間が第 2の MOSトランジスタ SW bによって接続されることになる）。そして、表示制御回路 200から入力されるチャージシェア制御信号 Csh力上記の出力端子間の第 2の MOSトランジスタ SWbのゲート端子に与えられる。また、各バッファ 31の出力端子に接続された第 1の MOSトランジスタ SWaのゲート端子には、インバータ 33の出力信号すなわちチャージシェア制御信号 Cshの論理反転信号が与えられる。

[0059] 上記構成によれば、チャージシェア制御信号 Cshが非アクティブ（ローレベル）のときには、第 1の MOSトランジスタ SWaがオンし（導通状態となり）、第 2の MOSトランジスタ SWbがオフする（遮断状態となる）ので、各バッファ 31からのデータ信号は、第 1の M〇Sトランジスタ SWaを介してソースドライバ 300から出力される。一方、チヤ一ジシェア制御信号 Cshがアクティブ（ハイレベル）のときには、第 1の M〇Sトランジスタ SWaがオフし (遮断状態となり）、第 2の MOSトランジスタ SWbがオンする（導通状態となる）ので、各バッファ 31からのデータ信号は出力されず（すなわちデータ信号 S ( 1)〜S (N)のソースライン SL1〜SLNへの印加は遮断され）、表示部 100における隣接ソースライン力第 2の MOSトランジスタ SWbを介して短絡される。 [0060] 本構成におけるソースドライバ 300では、図 9 (A)に示すように、 n水平期間（nH) 毎、ここでは n= 2である 2水平期間（2H)毎に極性の反転する映像信号としてアナ口グ電圧信号 d (i)が生成され、表示制御回路 200では、図 9 (B)に示すように、各アナログ電圧信号 d (i)の極性が反転する時に 1水平ブランキング期間程度の短い期間 T shだけハイレベル（Hレベル）となるチャージシヱァ制御信号 Cshが生成される。ここで、アナログ電圧信号 d (i)の極性は、データ信号 S (i)の最小値と最大値との間の中央値に相当するソースセンター電位（データ信号 S (i)の直流レベル) VSdcを基準として決定されるものとする。この点は以下においても同様であり、データ信号 S (i)についても同様にして極†生が決まるものとする。また、図 9 (B)に示すチャージシェア制御信号 Cshが Hレベルとなる期間 Tshは、電荷再分配のために隣接データ信号線が短絡される期間であり、「チャージシェア期間」と呼ばれる。

[0061] 上記のように、ソースドライバ 300では、チャージシェア制御信号 Cshがローレベル

(Lレベル）のときには各アナログ電圧信号 d (i)がデータ信号 S (i)として出力され、チヤージシェア制御信号 Cshが Hレベルのときには、データ信号 S (1)〜S (N)のソースライン SL1〜SLNへの印加が遮断されると共に隣接ソースラインが互いに短絡される。本構成では、 nHドット反転駆動方式が採用されていることから隣接ソースラインの電圧は互いに逆極性であるため、各ソースライン SLiの電圧は、チャージシェア期間 Tshにおいて、正極性のデータ信号の電圧と負極性のデータ信号の電圧との間の或る中間電位に向かって変化する。

[0062] 本液晶表示装置では、各データ信号 S (i)は、データ信号 S (i)の直流レベルであるソースセンター VSdcを基準として極性が反転し、このソースセンター電位 VSdcは共通電位 Vcomに近い値である。そして図 9 (C)に示すように、各データ信号 S (i)は、チャージシェア期間 Tshにおいて、チャージシェア動作によりソースセンター電位 VS dcに等しくなる。ただし、ここでは理想的なデータ信号波形を記載しており、各データ信号 S (i)の値すなわち各ソースライン SLiの電圧 Vsは、実際には後述の図 11に示すように変化し、各チャージシェア期間 Tshの終了時点には、ソースセンター電位 V Sdcに概ね等しい値すなわち共通電位 Vcomに近い電位となっている。なお、データ信号の極性反転時に隣接ソースラインを短絡することで各ソースライン SLiの電圧 Vsをデータ信号 S (i)の直流レベル VSdcに概ね等しくするための構成は、図 8に示した構成に限定されるものではない。

[0063] 画素ゲートドライバ 410は、画素ゲートスタートパルス信号 GSPおよび画素ゲートクロック信号 GCKと、画素ゲートドライバ出力制御信号 GOEとに基づき、各データ信号 S (1)〜S (N)を各画素形成部（の画素容量 Cp)に書き込むために、デジタル画像信号 DAの各フレーム期間（各垂直走查期間）において画素ゲートライン GL：!〜 GL Mをほぼ 1水平期間ずつ順次選択する。すなわち、画素ゲートドライバ 410は、図 9 ( D)および図 9 (F)に示すような画素データ書込パルス Pwを含む走查信号 G (1)〜G (M)を画素ゲートライン GL1〜GLMにそれぞれ印加する。これにより、パルス Pwが印加されている画素ゲートライン GLjは選択状態となり、選択状態の画素ゲートライン GLjに接続された画素 TFT10がオン状態となる（非選択状態の画素ゲートラインに接続された画素 TFT10はオフ状態となる）。ここで、画素データ書込パルス Pwは水平期間（1H)のうち表示期間に相当する有効走査期間で Hレベルとなる。

[0064] 放電用ゲートドライバ 420は、放電用ゲートスタートパルス信号 GSPdおよび放電用ゲートクロック信号 GCKdと、放電用ゲートドライバ出力制御信号 GOEdとに基づき、各画素形成部の画素容量 Cpに蓄積された電荷を放電させるために、各フレーム期間において放電用ゲートライン GdLl〜GdLMをほぼ 1水平期間ずつ順次選択する。すなわち、放電用ゲートドライバ 420は、図 9 (E)および図 9 (G)に示すようなパルス Pbを含む放電用走査信号 Gd (1)〜Gd (M)を放電用ゲートライン GdLl〜GdLMにそれぞれ印加する。これにより、パルス Pbが印加されている放電用ゲートライン GdLj は選択状態となり、選択状態の放電用ゲートライン GdLjに接続された放電用 TFT1 2がオン状態となる（非選択状態の放電用ゲートラインに接続された放電用 TFT12 はオフ状態となる）。本実施形態ではノーマリブラックモードで表示が行われるので、各放電用走查信号 Gd (j) (j = l , 2, ·■·, M)のパルス Pbによる各画素容量 Cpの放電は、黒表示に相当する電圧（以下「黒電圧」とレ、う）を各画素容量 Cpに印加することを意味する。そこで以下では、このパルス Pbを「黒電圧印カロパルス」と呼ぶものとする。

[0065] 各放電用ゲートライン GdLjに印加される放電用走查信号 Gd (j)に含まれる黒電圧印加パルス Pbは、当該放電用ゲートライン GdLjに対応する画素ゲートライン GLjに印加される画素走査信号 G (j)に含まれる画素データ書込パルス Pwに対応してレ、る。そして、図 9 (D)〜図 9 (G)に示すように、各黒電圧印加パルス Pbは、それに対応する画素データ書込パルス Pwから所定期間 Tdpだけ遅れて現れる。この所定時間 Tdpは、画素データに相当する電圧が画素容量 Cpに保持される期間であり、その長さは 1フレーム期間（IV)よりも短ぐ例えば 2/3フレーム期間程度である。以下では、この所定期間 Tdpを「画像表示期間」という。

[0066] 各画素形成部では、画素データ書き込みパルス Pwによってその内部の画素 TFT 10がオン状態である間、当該画素 TFT10のソース端子に接続されたソースライン S Liの電位が当該画素 TFT10を介して画素電極 Epに与えられる。これにより、ソースライン SLiの電圧としてのデータ信号 S (i)が当該画素電極 Epに対応する画素容量 C pに書き込まれる。その後、上記の画像表示期間 Tdpが経過すると、当該画素形成部内の放電用 TFT12のゲート端子に黒電圧印加パルス Pbが与えられ、これにより当該放電用 TFT12がオン状態である間、当該画素電極 Epは当該放電用 TFT12を介して保持容量線 CsLに接続 (短絡)される。その結果、当該画素形成部内の画素容量 Cpの蓄積電荷が放電され、当該画素容量 Cpは黒電圧を印加された状態となる

[0067] したがって、各画素形成部は、画像表示期間 Tdpの間は、その内部の画素 TFT1 0を介して画素電極 Epに与えられるソースライン SLiの電位に対応する電圧を画素容量 Cpに保持することで、デジタル画像信号 DAに基づく表示画素を形成する。一方、各画素形成部は、その内部の放電用 TFT12のゲート端子に与えられる放電用走查信号 Gd (j)に黒電圧印加パルス Pbが現れてから、その内部の画素 TFT10のゲート端子に与えられる画素走查信号 G (j)に次の画素データ書込ノ^レス Pwが現れるまでの期間（1フレーム期間から画像表示期間 Tdpを除いた残りの期間) Tbkは、その内部の画素容量 Cpに黒電圧を保持することで黒の画素を形成する。その結果、当該放電用走査信号 Gd (j)に対応する表示ラインは、その期間 Tbkは黒表示となる (以下、この期間 Tbkを「黒表示期間」という）。したがって本実施形態では、表示ライン毎に黒表示の期間が揷入されることで、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示がインパルス化される。これにより、動画における尾引残像が抑制され、動画表示の性能が改善される。

[0068] 共通電極'保持容量線駆動回路 600は、表示制御回路 200の制御の下に、所定の固定電位である共通電位 Vcomを、対向基板 120における共通電極 Ecに与えると共に、アクティブマトリクス基板 110上の保持容量線 CsLにも与える。この共通電極. 保持容量線駆動回路 600は、共通電極 Ecに共通電位 Vcomを与える共通電位供給部として機能すると共に、保持容量線 CsLに保持容量線電位として共通電位 Vco mを与える保持容量線電位供給部として機能している。なお、本実施形態では共通電位と保持容量線電位とは同一であるが、後述のように、これらの電位は異なっていてもよい。

[0069] < 1. 2 作用および効果 >

図 10は、チャージシェア方式が採用された 2Hドット反転駆動の従来の液晶表示装置におけるアクティブマトリクス基板の動作を示す詳細な信号波形図である。この従来の液晶表示装置では、各ソースライン SLiの電位 Vsは、チャージシェア期間 Tsh 内にソースセンター電位 VSdcに概ね等しくなる。しかし、画素走査信号 G (j)における画素データ書込パルス p_wによって画素データ書込のための画素容量 Cpの充電が開始される前に、当該画素容量 Cpに対し、 1フレーム期間前のソースライン SLiの電位すなわち極性の異なるデータ信号 S (i)の示す画素データが書き込まれている。このため、この画素データ書込パルス Pwによる充電の開始時点 tlにおいて、当該画素容量 Cpを形成する画素電極 Epの電位 Vp (j, i)は、 1フレーム期間前に書き込まれた画素データに対応する負極性の電位となっている。このため、表示の高解像化等によって 1水平期間が短くなると、 2H反転駆動における極性反転の単位である 2ラインのうち 1ライン目の画素電極 Epの電位 Vp (j, i)は、図 10に示すように、当該画素データ書込パルス Pwの期間（画素ゲートライン GLjが選択状態となる期間）内に目標電位に到達せず、充電不足となる。

[0070] 上記極性反転の単位である 2ラインのうち 2ライン目の画素電極 Epの電位 Vp (j + 1 , i)は、画素走查信号 G (j + 1)の画素データ書込パルス Pwによる充電の開始時点 t 2において、同様に、 1フレーム期間前に書き込まれた画素データに対応する負極性の電位となっている。し力し、ソースライン SLiの電位 Vsは、この 2ライン目の画素容量 Cpの充電開始時点 t2において既に目標電位となっている。したがって、当該 2ライン目における画素電極 Epの電位 Vp (j + 1, i)は、当該画素データ書込パルス Pw の期間に目標電位に到達しないとしても、図 10に示すように、上記 1ライン目における画素電極 Epの電位 Vp (j， i)よりも高くなる。

[0071] このように、 2Hドット反転駆動の従来の液晶表示装置では、チャージシェア方式を採用しても、表示の高解像度化等によって 1水平期間が短くなると、極性反転の単位である 2ラインのうちの 1ライン目の画素容量の充電量と 2ライン目の画素容量の充電量とに差が生じる。その結果、この差が輝度差となって現れ、ライン状の横筋ムラが視認、されること力 feる。

[0072] これに対し本実施形態では、図 9 (A)〜9 (C)に示すように、 2Hドット反転駆動方式の液晶表示装置において上記従来例と同様にチャージシェア動作が行われることに加えて、図 9 (E)および 9 (G)に示すような黒電圧印力 Pパルス Pbにより、各画素電極 Epが放電用 TFT12を介して保持容量線 CsLに短絡される。保持容量線 CsLには共通電位 Vcomが与えられているので、これにより各画素容量 Cpは、画素データに相当するデータ信号 S (i) (ソースライン SLiの電位）で充電されてから 2/3フレーム期間程度の画像表示期間 Tdpが経過した時点で放電される。その結果、極性反転の単位である 2ラインのうち 1ライン目の画素容量 Cpに対する充電が画素走査信号 G (j)の画素データ書込パルス Pwにより開始される時点 tlでは、当該 1ライン目における画素電極 Epの電位 Vp (j, i)は、その時点 tl以前における放電用走査信号 G d (j)の黒電圧印加パルス Pbによる当該画素容量 Cpの放電によって、保持容量線 C sLの電位すなわち共通電位 Vcomに等しくなつている。また、ソースライン SLiの電位は、従来例と同様、チャージシヱァ動作によってソースセンター電位 VSdcに概ね等しい電位（共通電位 Vcomに近い電位）となっている。したがって、当該 1ライン目における画素電極 Epの電位 Vp (j， i)は、図 11に示すように、画素データ書込パルス Pwの期間において目標電位に到達し、充電不足が抑制される。

[0073] また、極性反転の単位である 2ラインのうち 2ライン目の画素容量 Cpに対する充電が画素走查信号 G (j + 1)の画素データ書込パルス Pwにより開始される時点 t2のおいても、その時点 t2以前における放電用走査信号 Gd (j + 1)の黒電圧印加パルス P bによる当該画素容量 Cpの放電によって、保持容量線 CsLの電位すなわち共通電位 Vcomに等しくなつている。そして、ソースライン SLiの電位 Vsは、この時点 t2において既に目標電位にとなっている。したがって、当該 2ライン目における画素電極 Ep の電位 Vp (j + 1 , i)も、図 11に示すように、上記 1ライン目における画素電極 Epの電位 Vp (j， i)と同様、当該画素データ書込パルス Pwの期間において目標電位に到達し、充電不足が抑制される。

[0074] このように本実施形態によれば、 2H反転駆動における極性反転の単位である 2ラインのうちの 1ライン目と 2ライン目とでは、画素容量 Cpにおける充電開始時点 tl , t2 においてソースライン SLiの電位 Vsが異なる力画素電極 Epの電位 Vp (j， i)、 Vp (j + 1 , i)は共に共通電位 Vcomとなっている。このため、画素電極 Epの電位 Vp (j， i) 、 Vp (j + 1 , i)は、当該 2ラインのいずれにおいても画素データ書込パルス Pwによつて目標電位に到達し、当該 2ラインにおける 1ライン目の画素容量の充電量と 2ライン目の画素容量の充電量との間には実質的に差が生じず、ライン状の横筋ムラが視認されることはない。また、既述のように、黒電圧印カロパルス Pbによる画素容量 Cpの放電によって表示ライン毎に黒表示期間 Tbkが挿入されることにより、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示がインパル化される。これにより、動画における尾引残像を抑制し、動画の表示性能を改善することができる。このように本実施形態によれば、ホールド型の表示装置であるアクティブマトリクス型液晶表示装置において、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示をインパルス化することで動画の表示性能を改善し、かつ、画素容量の充電特性の向上（充電量の差の抑制および充電不足の解消）により表示品質を高めることができる。

[0075] なお、本実施形態ではドット反転駆動を前提としてチャージシェア方式が採用されているが、チャージシェア方式が採用されていない場合またはドット反転駆動が採用されていない場合であっても、基本的には同様の効果が得られる。ただし、画素容量の充電特性の改善の観点からはチャージシェア方式を採用するのが好ましい。

[0076] < 1. 3 アクティブマトリクス基板のパターン構成〉

次に、図 1〜図 4を参照して、上記実施形態に係る液晶表示装置を実現するためのアクティブマトリクス基板 110のパターン構成について説明する。

[0077] 図 1は、本実施形態におけるアクティブマトリクス基板 110のパターン構成の第 1の例を示す平面図であって、 6画素に相当する部分のパターン構成を示している。画素ゲートライン GLjとソースライン SLiの交差部近傍に画素 TFT10が設けられている (i= l， 2,■· - , N ;j = l， 2,■· - , M)。この例では、画素ゲートライン GLjが画素 TFT1 0のゲート電極（端子） 10gを兼ねており、画素 TFT10のソース電極（端子） 10sはソースライン SLiに接続され、ドレイン電極 (端子） 10dは、層間絶縁膜に設けられたコンタクトホール 11を介して画素電極 Epに接続されている。

[0078] また、画素ゲートライン GLjに沿うように放電用ゲートライン GdLjが配置され、放電用ゲートライン GdLjの近傍には放電用 TFT12が設けられている。この放電用 TFT1 2のゲート電極 (端子） 12gは、放電用ゲートライン GdLjに接続されており、その放電用 TFT12のソース電極（端子） 12sは、ソース引き出し電極 14およびコンタクトホール 15を介して保持容量線 CsLに接続されており、そのドレイン電極 (端子） 12dはコンタクトホール 17を介して上記画素電極 Epに接続されてレ、る。

[0079] 図 1の例では、放電用 TFT12のソース電極 12sおよびドレイン電極 12dにそれぞれ接続されているソース引き出し電極 14およびドレイン引き出し電極 13は、放電用ゲートライン GdLjと重ならなレ、。このようにすれば、放電用 TFT12のチャネル部で膜残り欠陥等により放電用 TFT12が常時導通状態となった場合 (TFT12の短絡故障の場合）に、レーザ照射等によりソース引き出し電極 14またはドレイン引き出し電極 1 3を分断することで当該短絡故障の修正が可能となる。また、図 1の例では、画素電極 Epが放電用ゲートライン GdLjおよび放電用 TFT12と重なっている。このパターン構成は、画素領域を広くすることができるので、開口率の向上に有効である。

[0080] なお、放電用 TFT12のソース電極 12sおよびドレイン電極 12dとそれらの電極 12s , 12dにそれぞれ接続される電極は、ソースライン SLiと同一の材料で形成されるのが好ましい（パターン構成の他の例においても同様)。このようにすれば、放電用 TF T12のソース電極 12sおよびドレイン電極 12dとそれらの電極 12s, 12dにそれぞれ接続される電極をソースライン SLiの形成工程にぉレ、て形成することができ、これらの電極を別途形成する必要がなレ、からである。 [0081] 図 2は、本実施形態に係るアクティブマトリクス基板 110のパターン構成の第 2の例を示す平面図であって、 2画素に相当する部分のパターン構成を示している。図 3は、図 2の A— A線における断面図である。この第 2の例における構成要素のうち第 1の例の構成要素と同一または対応するものについては同一の参照符号を付すものとし、以下では同一部分の説明を省略する。

[0082] この第 2の例では、画素ゲートライン GLj (j = l， 2, …， M)に平行であって画素電極 Epの中央を通過するように配設された保持容量線 CsLが、各画素回路において、画素電極 Epの縁部（エッジ部）に沿ってソースライン SLiに平行に延びる 4つの延伸部 16a〜： 16dを有している。これらの延伸部 16a〜： 16dは、画素電極 Epに対するソースライン SL1， SL2の電位変化の影響を抑制するためのシールド電極として機能する。これら 4つの延伸部 16a〜： 16dのうち放電用ゲートライン GdLjに向力、う延伸部 16b, 16cの両端部は、コンタクトホール 15を介してソース引き出し電極 14によって互いに接続され、そのソース引き出し電極 14は放電用 TFT12のソース電極 12sに接続されている。

[0083] すなわち、図 3に示すように、透明性絶縁基板としてのガラス基板 20上に保持容量線 CsLの延伸部 16b, 16cとシリコンナイトライド（SiNx)等からなるゲート絶縁膜 22 が順に形成されており、その上に形成されたソース引き出し電極 14が、ゲート絶縁膜 22に設けられたコンタクトホール 15を介して保持容量線 CsLの延伸部 16b, 16cと電気的に接続されている。このソース引き出し電極 14の上には、シリコンナイトライド等からなるパッシベーシヨン膜としての層間絶縁膜 24およびアクリル系感光性樹脂等からなる層間絶縁膜 26が順に形成されており、更にその上に ITO (Indium Tin Oxi de)等からなる透明性電極として画素電極 Epが形成されてレ、る。

[0084] このようにして第 2の例では、放電用ゲートライン GdLjに近接する位置に、当該放電用ゲートライン GdLjとは異なるレイヤーであるソース引き出し電極 14が形成されている。これにより、保持容量線 CsLと放電用ゲートライン GdLjとの短絡を抑制することができる。また、保持容量線 CsLの一部が異なるレイヤーで形成されることになるので、断線確率が低減される。

[0085] また、図 2に示すように、この第 2の例では、放電用ゲートライン GdLjが放電用 TFT 12のゲート電極（端子）を兼ねており、この放電用 TFT12は、絶縁層を介して放電用ゲートライン GdLjに覆われている。アクティブマトリクス基板の製造時の歩留まりの点では、放電用 TFT12とそのソース引き出し電極およびドレイン弓 Iき出し電極が放電用ゲートライン GdLjと重ならない上記第 1の例が有利である力開口率の点ではこの第 2の例が有利である。

[0086] 図 4は、本実施形態に係るアクティブマトリクス基板 110のパターン構成の第 3の例を示す平面図であり、 2画素に相当する部分のパターン構成を示している。この第 3 の例における構成要素のうち第 1または第 2の例の構成要素と同一または対応するものについては同一の参照符号を付すものとし、以下では同一部分についての詳しい説明を省略する。

[0087] この第 3の例では、上記第 2の例と同様、画素電極 Epの電位に対するソースライン SL1 , SL2の電位変化の影響を抑制すベぐ保持容量線 CsLが、各画素回路において、画素電極 Epの縁部に沿ってソースライン SLiに平行に延びる 4つの延伸部 16 a〜16dを有している。これらの延伸部 16a〜16dのうち画素ゲートライン GLjに向力つて延びる延伸部 16a, 16dは、画素電極 Epの縁部に沿って画素ゲートライン GLj に平行に延びる電極（以下「水平延伸部」とレ、う） 16eによって互いに接続され、この水平延伸部 16eと共に保持容量線 CsLに一体化したパターンとして形成されている。この水平延伸部 16eは、画素電極 Epの電位に対する画素ゲートライン GLjの電位変化の影響を抑制するためのシールド電極として機能する。また、放電用ゲートライン GdLjに向力う延伸部 16b, 16cの両端部は、上記第 2の例と同様、コンタクトホーノレ 15を介してソース引き出し電極 14によって互いに接続され、そのソース引き出し電極 14は放電用 TFT12のソース電極 12sに接続されている。

[0088] この第 3の例では、このようにして画素電極 Epの縁部に沿って形成された保持容量線 CsLの 5つの延伸部 16a〜16eとソース引き出し電極 14とによって環状の構造体が構成されてレ、る。このような環状の構造体が保持容量線 CsLの一部として形成されることにより、画素電極 Epとソースライン SLiによって形成される寄生容量、および、画素電極 Epと画素ゲートライン GLjによって形成される寄生容量を低減し、表示品質を向上させることができる。 [0089] なお、上記のように保持容量線 CsLは水平延伸部 16eを有することから、画素 TFT 10のドレイン電極 10dは、ドレイン引き出し電極 18およびコンタクトホール 11を介して画素電極 Epの中央部で当該画素電極 Epに接続されている。また、ドレイン引き出し電極 18は、この接続箇所において保持容量線 CsLと対向する部分 19を有しており、この部分 19が保持容量電極として絶縁膜を介して保持容量線 CsLと対向することにより保持容量 Ccsが形成されている。

[0090] < 1. 4 ソースドライバの他の構成例 >

既述のように本実施形態では、ソースドライバ 300の出力部 304は、図 8に示すように構成されている（以下、図 8に示す構成を「第 1の構成例」という）。この構成では、各ソースライン SLiの電位 Vsは、チャージシェア期間 Tshにおいて、ソースセンター電位 VSdcに近い中間電位に向かって変化する力チャージシェア期間 Tshにおいて完全にソースセンター電位 VSdcまたは共通電位 Vcomに到達することは保証されなレ、。し力し、図 11からわかるように、充電特性の向上の観点から、チャージシェア期間 Tshにおいて各ソースライン SLiの電位 Vsを共通電位 Vcomまたはソースセンター電位 VSdcに到達させるのが好ましレ、。

[0091] 図 12は、チャージシェア期間 Tshにおいて各ソースライン SLiの電位 Vsを共通電位 Vcomに到達させるためのソースドライバ 300の出力部 304の構成例（以下「第 2 の構成例」という）を示す回路図である。この構成例による出力部 304における構成要素のうち第 1の構成例におけるものと同一の構成要素については、同一の参照符号を付して説明を省略する。

[0092] 本構成例による出力部 304も、第 1の構成例と同様、各ソースライン SLi (i= l， 2, …， N)に対しスイッチング素子としての第 2の MOSトランジスタ SWcが 1個ずつ設けられている。しかし、第 1の構成例では、隣接ソースライン間に 1個ずつ第 2の MOSトランジスタ SWbが揷入されるようにスィッチ回路が構成されるのに対し、本構成例では、ソースドライバ 300がその外部から共通電位 Vcomを受け取るための入力端子（以下「共通電位入力端子」という）を有し、その共通電位入力端子と各ソースライン S Liとの間に 1個ずつ第 2の MOSトランジスタ SWcが揷入されるようにスィッチ回路が構成される。すなわち本構成例では、各ソースライン SLiに接続されるべきソースドラィバの出力端子は、これら第 2の MOSトランジスタ SWcのいずれ力 1つを介して共通電位入力端子に接続されている。そして、これら第 2の MOSトランジスタ SWcのゲート端子のいずれにもチャージシェア制御信号 Cshが与えられる。

[0093] 上記のような第 2の構成例によれば、チャージシェア制御信号 Cshに基づき、チヤージシェア期間 Tsh以外（の有効走査期間）では、データ信号生成部 302で生成されたアナログ電圧信号 d ( l )〜d (N)がバッファ 31を介してデータ信号 S ( 1 )〜S (N) として出力されてソースライン SL1〜SLNに印加され、チャージシェア期間 Tshでは、データ信号 S ( 1 )〜S (N)のソースライン SL1〜SLNへの印加が遮断されると共に全ソースライン SL：!〜 SLNが共通電位入力端子に接続される。したがって、チャージシェア期間 Tshでは、ソースライン SL1〜SLNが互いに短絡されることによるチヤ一ジシェア動作と共通電位入力端子を介した共通電位 Vcomの供給とにより、各ソースライン SLiが共通電位 Vcomとなる。よって、この第 2の構成例によるソースドライバを使用すれば、各ソースライン SLiの電位は表示階調によらず各チャージシェア期間 T shにおいて常に共通電位 Vcomとなり、黒電圧印カロパルス Pbによる画素容量の放電と相俟って充電不足が確実に抑制され充電特性がさらに改善される。その結果、第 1の構成例によるソースドライバを使用する場合に比べ、 2H反転駆動等における横筋ムラの発生をより確実に防止することができる。

[0094] なお、上記のような第 2の構成例の場合、保持容量線 CsLに与えられる電位に等しい固定電位 (Vcom)がチャージシェア期間 Tshに各データ信号線に与えられるので、画素データ書込のための画素容量 Cpの充電開始時点において、当該画素容量 C Pを形成する画素電極 Epの電位と当該画素容量 Cpの充電のためのデータ信号 S (i )を伝達すべきソースライン SLiの電位とが等しくなる。これにより、正負いずれの極性のデータ信号で画素容量を充電する場合であっても、充電条件を同一にすることができる。その結果、 nHドットライン反転駆動 (n≥ 2)の場合において横筋ムラの発生を精度よく抑制することができる。なお、上記固定電位としては、共通電位 Vcomに代えて下記の第 3の構成のようにソースセンター電位 VSdcを使用してもょレ、。

[0095] 図 13は、ソースドライバ 300の出力部 304の第 3の構成例を示す回路図である。この第 3の構成例による出力部 304は、第 2の構成例と同様に、 N個の第 1の MOSトランジスタ SWa、 N個の第 2の MOSトランジスタ SWc、およびインバータ 33を備える。しかし、この出力部 304は、共通電位入力端子に代えて、ソースセンター電位 VSdc を供給するチャージシェア電圧固定用電源 35 (以下、単に「固定電源」ともいう）を備え、各出力端子は、 N個の第 2の M〇Sトランジスタ SWcのいずれ力 4つを介して固定電源 35に接続されている。その他は第 2の構成例と同様の構成となっている。

[0096] 上記のような第 3の構成例によれば、チャージシェア制御信号 Cshに基づき、チヤージシェア期間 Tsh以外（の有効走査期間）では、データ信号生成部 302で生成されたアナログ電圧信号 d ( l )〜d (N)がバッファ 31を介してデータ信号 S ( 1 )〜S (N) として出力されてソースライン SL 1〜SLNに印加され、チャージシェア期間 Tshでは、データ信号 S ( 1 )〜S (N)のソースライン SL1〜SLNへの印加が遮断されると共に全ソースライン SL 1〜SLNが固定電源 35に接続される。したがって、チャージシェア期間 Tshでは、ソースライン SL 1〜SLNが互いに短絡されることによるチャージシェァ動作と固定電源 35からのソースセンター電位 VSdcの供給とにより、各ソースライン SLiがソースセンター電位 VSdcとなる。よって、この第 3の構成例によるソースドライバを使用すれば、各ソースライン SLiの電位は表示階調によらず各チャージシェア期間 Tshにおいて常にソースセンター電位 VSdcとなり、黒電圧印加パルス Pbによる画素容量の放電と相俟って充電不足が確実に抑制され充電特性がさらに改善される。その結果、第 1の構成例によるソースドライバを使用する場合に比べ、 2H反転駆動等における横筋ムラの発生をより確実に防止することができる。

[0097] < 2.第 2の実施形態 >

次に、本発明に係るアクティブマトリクス基板を使用した液晶表示装置の他の例を第 2の実施形態として説明する。本実施形態に係る液晶表示装置は、表示制御回路によって生成されるチャージシェア制御信号 Cshが異なる点を除き、上記第 1の実施形態と同様の構成を有しているので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。なお以下では、ソースドライバ 300の出力部 304は、図 1 2に示すように構成されており（第 2の構成例）、チャージシェア制御信号 Cshが Hレベルのときに即ちチャージシェア期間 Tshにおいて各ソースライン SLi (i = l , 2 , …， N)に共通電位 Vcomが与えられるものとする。 [0098] 図 14は、本実施形態に係る液晶表示装置の動作を説明するための信号波形図である。この液晶表示装置も、第 1の実施形態と同様、 2Hドット反転駆動方式が採用されており、ソースドライバ 300のデータ信号生成部 302は、映像信号として図 14 (A) に示すアナログ電圧信号 d (l)〜d (N)を生成する。これらのアナログ電圧信号 d (l) 〜d (N)はソースドライバ 300の出力部 304に与えられる（図 7参照）。

[0099] 本実施形態における表示制御回路 200は、チャージシェア制御信号 Cshとして図 1 4 (B)に示すような信号を生成する。このチャージシェア制御信号 Cshは、画像表示の水平ブランキング期間に相当する期間で 1水平期間毎に Hレべノレとなり、この点で、アナログ電圧信号 d (i)もしくはデータ信号 S (i)の極性が反転する時にのみ Hレべルとなる第 1の実施形態におけるチャージシェア制御信号 Csh (図 9 (B) )と相違する

[0100] ソースドライバ 300における出力部 304は、図 12に示すように構成されているので、このようなチャージシェア制御信号 Cshに基づき、上記アナログ電圧信号 d (l)〜d ( N)から図 14 (C)に示すようなデータ信号 S (1)〜S (N)を生成し、これらのデータ信号 S (1)〜S (N)をソースライン SL1〜SLNにそれぞれ印加する。このように本実施形態では、チャージシェア期間 Tshが 1水平期間毎に設けられており、そのチャージシェア期間 Tshの間、各ソースライン SLiが互レ、に短絡されると共に各ソースライン S Liに共通電位 Vcomが与えられる（i= l , 2, · · ·, N)。なお、チャージシェア期間 Tsh 以外の期間では、上記のアナログ電圧信号 d (l)〜d (N)がデータ信号 S (1)〜S (N )としてソースライン SL1〜SLNにそれぞれ印加される。

[0101] 画素ゲートドライバ 410は、第 1の実施形態と同様、図 14 (D)および図 14 (F)に示すような画素走查信号 G (1)〜G (M)を生成し、これらの画素走查信号 G (1)〜G ( M)を画素ゲートライン GL (1)〜GL (M)にそれぞれ印加する。放電用ゲートドライバ 420も、第 1の実施形態と同様、図 14 (E)および図 14 (G)に示すような放電用走查信号 Gd (1)〜Gd (M)を生成し、これらの放電用走查信号 Gd (1)〜Gd (M)を放電用ゲートライン GdL (1)〜GdL (M)にそれぞれ印加する。

[0102] 上記のような液晶表示装置の動作により、第 1の実施形態と同様、表示ライン毎に黒表示の期間が挿入されることで、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示がインパルス化され、その結果、動画における尾引残像が抑制され、動画表示の性能が改善される。これに加え本実施形態では、チャージシェア制御信号

Cshに基づくソースドライバ 300の出力部 304の動作により、画素容量 Cpの充電特性が更に改善される。この詳細につき以下に説明する。

[0103] 図 15は、本実施形態に係る液晶表示装置におけるアクティブマトリクス基板の動作を示す詳細な信号波形図である。図 15に示すように本実施形態では、 1水平期間毎にチャージシェア期間 Tshが設けられており、チャージシェア期間 Tshの終了時点で各ソースライン SLiが共通電位 Vcomとなる。また、第 1の実施形態と同様、各画素容量 Cpは、画素データ書込パルス Pwによって充電が開始される前に、黒電圧印加パルス Pbによって放電されることで画素電極 Epの電位 Vpも共通電位 Vcomとなっている。このようにして、 2H反転駆動における極性反転の単位である 2ラインのうち 1ライン目の画素容量 Cpおよび 2ライン目の画素容量 Cpのレ、ずれにっレ、ても、それらの充電の開始時点 tl, t2において、ソースライン SLiの電位は共に共通電位 Vcomとなり、画素電極 Epの電位 Vp (j, i) , Vp (j + 1, i)も共に共通電位 Vcomとなっている。したがって、画素容量 Cpの充電不足が更に抑制される。しかも、当該 1ライン目と 2 ライン目とで画素容量 Cpの充電開始時の条件（ソースラインの電位および画素電極の電位）が同一となっているので、当該 2ラインにおける 1ライン目の画素容量と 2ライン目の画素容量についての充電量の差が確実に解消される。また、既述のように、黒電圧印加パルス Pbによる画素容量 Cpの放電によって表示ライン毎に黒表示期間 Tbkが挿入されることにより、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示がインパル化される。このようにして本実施形態によれば、ホールド型の表示装置であるアクティブマトリクス型液晶表示装置において、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示をインパルス化することで動画の表示性能を改善し、かつ、画素容量の充電特性を更に向上させることにより表示品質を高めることができる。

[0104] 上記第 2の実施形態では、ソースドライバ 300の出力部 304を図 12に示すような構成とすることにより、チャージシェア期間 Tshにおいて各ソースライン SLiに共通電位 Vcomが与えられる力これに代えて、その出力部 304を図 13に示すような構成とすることにより、チャージシェア期間 Tshにおいて各ソースライン SLiにソースセンター電位 VSdcが与えられるようにしてもよレ、。この場合、アクティブマトリクス基板 110におけるソースライン SLiの電位 Vsおよび画素電極 Epの電位 Vp (j, i) , Vp (j + 1 , i)は、画素容量 Cpが充電されるときに、図 16に示すように変化する。

[0105] すなわち、 2H反転駆動における極性反転の単位である 2ラインのうち 1ライン目の画素容量 Cpおよび 2ライン目の画素容量 Cpのレ、ずれにっレ、ても、それらの充電の開始時点 tl , t2において、ソースライン SLiの電位は共に固定電位としてのソースセンター電位 VSdcとなり、画素電極 Epの電位 Vp (j， i)， Vp (j + 1, i)は共に共通電位 Vcomとなっている。したがって、充電開始時点 tl， t2におけるソースライン SLiの電位と画素電極 Epの電位とは若干異なるものの概ね等しい電位であり、当該 1ライン目と 2ライン目との間では、画素容量 Cpの充電開始時の条件（ソースラインの電位および画素電極の電位）は一致している。よって、上記のようにソースドライバ 300の出力部 304を図 12に示すような構成とした場合であっても、上記第 2の実施形態と同様の効果が得られる。

[0106] また、上記第 2の実施形態において、ソースドライバ 300の出力部 304を、上記第 1 の実施形態と同様、図 8に示す構成 (第 1の構成例）としてもよい。充電特性の向上（充電不足の抑制および充電条件の均一化）の点では、当該構成よりも図 12または図 13に示す構成の方が好ましいが、上記第 2の実施形態において当該構成を採用しても、上記第 1の実施形態に比べ、充電条件が均一化され、横筋ムラの発生防止の点で有利である。

[0107] < 3.他の実施形態および変形例 >

上記第 1および第 2の実施形態では、 2Hドット反転駆動方式が採用されていたが、本発明に係るアクティブマトリクス基板は、 1Hドット反転駆動方式の液晶表示装置にも使用可能であり、ドット反転駆動方式でないライン反転駆動方式の液晶表示装置にも使用可能である。例えば 1Hドット反転駆動方式の液晶表示装置に本発明に係るアクティブマトリクス基板を適用した場合、そのアクティブマトリクス基板におけるソースライン SLiの電位 Vsおよび画素電極 Epの電位 Vp (j, i) , Vp (j + 1 , i)は、画素容量 Cpが充電されるときに、図 17に示すように変化する。ただし、図 17に示した例では、チャージシェア期間 Tshにおいて、各ソースライン SLiに固定電位としてのソースセンター電位 VSdcが与えられるものとする。

[0108] この場合、各ラインにおける画素容量 Cpの充電の開始時点において、ソースライン SLiの電位は共に固定電位としてのソースセンター電位 VSdcとなり、画素電極 Epの電位 Vp (j， i) , Vp (j + 1, i)は共に共通電位 Vcomとなる。したがって、高解像度化等によって 1水平期間（充電に確保可能な時間）が短くなつても、画素容量 Cpの充電不足が抑制され、異なるライン間での画素容量の充電量差に起因するライン状の横筋ムラも抑制される。よって、上記第 1および第 2の実施形態と同様、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示をインパルス化することで動画の表示性能を改善し、かつ、画素容量の充電特性を向上（充電量の差の抑制および充電不足の解消）させることで表示品質を高めることができる。

[0109] また、上記第 1および第 2の実施形態では、アクティブマトリクス基板 110における保持容量線 CsLに共通電極 ·保持容量線駆動回路 600により共通電位 Vcomが与えられるが（図 5)、図 18に示すように、共通電極'保持容量線駆動回路 600に代えて共通電極駆動回路 610と保持容量線駆動回路 620とを別々に設け、保持容量線 CsLに共通電位 Vcom以外の電位（ただし、共通電位 Vcomに近い電位）を与えるようにしてもよい。図 18に示した例では、保持容量線 CsLには保持容量線駆動回路 62 0によりソースセンター電位 VSdcが与えられる。なお、この例では、ソースドライバ 30 0にもソースセンター電位 VSdcが与えられ、チャージシェア期間 Tshにおいて、各ソースライン SLiの電位 Vpはソースセンター電位 VSdcとなる（図 16参照）。このような構成であっても、上記第 2の実施形態と実質的に同様の効果が得られる。

[0110] く 4.テレビジョン受信機への適用 >

次に、本発明に係るアクティブマトリクス基板をテレビジョン受信機に使用した例について説明する。図 19は、テレビジョン受信機用の表示装置 800の構成を示すプロック図である。この表示装置 800は、 YZC分離回路 80と、ビデオクロマ回路 81と、 A /Dコンバータ 82と、液晶コントローラ 83と、液晶パネル 84と、バックライト駆動回路 8 5と、ノックライト 86と、マイコン（マイクロコンピュータ） 87と、階調回路 88とを備えている。 [0111] 上記液晶パネル 44は、本発明に係るアクティブマトリクス基板を使用した表示部と、その表示部を駆動するためのソースドライバ、画素ゲートドライバ、放電用ゲートドラィバおよび共通電極 ·保持容量線駆動回路を含んでおり、その具体的な構成については、本発明の各実施形態や各変形例につき説明した何れの構成であってもよい（図 5〜図 9、図 11〜図 18参照）。

[0112] 上記構成の表示装置 800では、まず、テレビジョン信号としての複合カラー映像信号 Scvが外部力 YZC分離回路 80に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路 81にて光の 3原色に対応するアナログ RGB信号に変換され、さらに、このアナログ RGB信号は AZDコンバータ 8 2により、デジタル RGB信号に変換される。このデジタル RGB信号は液晶コントローラ 83に入力される。また、 Y/C分離回路 80では、外部から入力された複合カラー映像信号 Scvから水平および垂直同期信号も取り出され、これらの同期信号もマイコン 87を介して液晶コントローラ 83に入力される。

[0113] 液晶パネル 84には、液晶コントローラ 83からデジタル RGB信号力上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路 88では、カラー表示の 3原色 R, G, Bそれぞれの階調電圧が生成され、それらの階調電圧も液晶パネル 84に供給される。液晶パネル 84では、これらの RGB信号、タイミング信号および階調電圧に基づき内部のソースドライバや画素ゲートドライバ、放電用ゲートドライバ等により駆動用信号 (データ信号、画素走査信号、放電用走査信号等）が生成され、それらの駆動用信号に基づき（アクティブマトリクス基板を使用した）内部の表示部にカラー画像が表示される。なお、この液晶パネル 84によって画像を表示するには、液晶パネル 84の後方から光を照射する必要があり、この表示装置 800 では、マイコン 87の制御の下にバックライト駆動回路 85がバックライト 86を駆動することにより、液晶パネル 84の裏面に光が照射される。

[0114] 上記の処理を含め、システム全体の制御はマイコン 87が行う。なお、外部から入力される映像信号 (複合カラー映像信号)としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この表示装置 800では、様々な映像信号に基づいた画像表示が可能である。

[0115] 上記構成の表示装置 800でテレビジョン放送に基づく画像を表示する場合には、図 20に示すように、当該表示装置 800にチューナ部 90が接続される。このチューナ部 90は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチヤンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号 Scvを取り出す。この複合力ラー映像信号 Scvは、既述のように表示装置 800に入力され、この複合カラー映像信号 Scvに基づく画像が当該表示装置 800によって表示される。

[0116] 図 21は、上記構成の表示装置をテレビジョン受信機とするときの機械的構成の一例を示す分解斜視図である。図 21に示した例では、テレビジョン受信機は、その構成要素として、上記表示装置 800の他に第 1筐体 801および第 2筐体 806を有しており、表示装置 800を第 1筐体 801と第 2筐体 806とで包み込むようにして挟持した構成となっている。第 1筐体 801には、表示装置 800で表示される画像を透過させる開口部 801aが形成されている。また、第 2筐体 806は、表示装置 800の背面側を覆うものであり、当該表示装置 800を操作するための操作用回路 805が設けられると共に、下方に支持用部材 808が取り付けられている。

[0117] 以上のようなテレビジョン受信機によれば、液晶パネル 84内のアクティブマトリクス基板や、ソースドライバ、画素ゲートドライバ、放電用ゲートドライバ等が上記第 1もしくは第 2の実施形態またはそれらの変形例と同様の構成となっているので、表示装置の駆動回路等の複雑化や動作周波数の増大を抑えつつ表示をインパルス化することで動画の表示性能を改善し、かつ、画素容量の充電特性の向上により表示品質を高めること力できる。

産業上の利用可能性

[0118] 本発明は、アクティブマトリクス基板またはそれを備えた表示装置に適用されるものであって、特に、アクティブマトリクス型の液晶表示装置およびそれに使用されるァクティブマトリクス基板に適してレ、る。

Claims

請求の範囲

[1] 複数のデータ信号線と、

前記複数のデータ信号線と前記複数の画素走査信号線との各交差点に対応して設けられ、対応する交差点を通過する画素走查信号線によってオンおよびオフされる画素スイッチング素子と、

各画素電極との間に所定容量が形成されるように配設された保持容量線と、前記複数の画素走査信号線にそれぞれ対応する複数の放電用走査信号線と、各画素電極に対応して設けられ、対応する画素電極に接続された画素スィッチング素子をオンおよびオフするための画素走査信号線に対応する放電用走査信号線によってオンおよびオフされる放電用スイッチング素子とを備え、

各画素電極は、対応する放電用スイッチング素子を介して前記保持容量線に接続されていることを特徴とする、アクティブマトリクス基板。

[2] 前記保持容量線は、前記データ信号線に沿った方向に延びる延伸部を有し、前記放電用スイッチング素子は、ドレイン電極およびソース電極を有する薄膜トランジスタであり、

前記ソース電極は、所定のソース引き出し電極を介して前記延伸部に接続されてレ、ることを特徴とする、請求項 1に記載のアクティブマトリクス基板。

[3] 前記延伸部と前記ソース引き出し電極とは、前記画素電極の縁に沿って環状に配置された構造体を構成することを特徴とする、請求項 2に記載のアクティブマトリクス基板。

[4] 前記放電用スイッチング素子としての薄膜トランジスタのソースに接続される電極およびドレインに接続される電極は、前記データ信号線と同一の材料で形成されてレ、ることを特徴とする、請求項 2に記載のアクティブマトリクス基板。

[5] 前記保持容量線は、前記画素電極の縁に沿って前記データ信号線に平行に延びる部分と前記画素電極の縁に沿って前記画素走査信号線に平行に延びる部分とを含む環状部分を有してレ、ることを特徴とする、請求項 1に記載のアクティブマトリクス基板。

[6] 前記放電用スイッチング素子は、前記放電用走査信号線を形成する電極パターンに重なるように配置されていることを特徴とする、請求項 1に記載のアクティブマトリクス基板。

[7] 前記画素電極は、前記放電用走査信号線に重なるように配置されていることを特徴とする、請求項 1に記載のアクティブマトリクス基板。

[8] ノーマリブラックモードの表示装置であって、

請求項 1から 7までのいずれ力、 1項に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板における各画素電極に対向するように配置された共通電極と、

前記複数の画素走査信号線のそれぞれが各フレーム期間において少なくとも 1回は選択状態となるように、前記画素スイッチング素子をオン状態とするアクティブな信号を前記複数の画素走査信号線に選択的に印加し当該アクティブな信号を印加されている画素走査信号線を選択状態とする画素走査信号線駆動回路と、

前記複数の放電用走査信号線のそれぞれは対応する画素走査信号線が選択状態から非選択状態に変化した第 iの時点から次のフレーム期間において選択状態となる第 2の時点までに所定期間だけ選択状態となるように、前記放電用スィッチング素子をオン状態とするアクティブな信号を前記複数の放電用走査信号線に選択的に印加し当該アクティブな信号を印加されている放電用走査信号線を選択状態とする放電用走査信号線駆動回路と、

を備えることを特徴とする、表示装置。

[9] 前記データ信号線駆動回路は、 2以上の所定数の水平期間毎に電圧極性が反転するように前記複数のデータ信号を生成することを特徴とする、請求項 8に記載の表示装置。

[10] 前記データ信号線駆動回路は、

前記複数のデータ信号の極性が反転する時に所定期間だけ、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線を互いに短絡することを特徴とする、請求項 8に記載の表示装置。

[11] 前記データ信号線駆動回路は、 1水平期間毎に所定期間だけ、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線を互いに短絡することを特徴とする、請求項 10に記載の表示装置。

[12] 前記データ信号線駆動回路は、前記複数のデータ信号線が互いに短絡されている時に所定の固定電位を前記複数のデータ信号線に与えることを特徴とする、請求項 11に記載の表示装置。

[13] 前記固定電位は、前記所定電位に等しいことを特徴とする、請求項 12に記載の表示装置。

[14] 前記保持容量線電位供給部は、前記共通電位を前記所定電位として前記保持容量線に与えることを特徴とする、請求項 12に記載の表示装置。

[15] 前記固定電位は、前記データ信号の最小値と最大値との間の中央値に相当する電位であることを特徴とする、請求項 12に記載の表示装置。

[16] 前記保持容量線電位供給部は、前記データ信号の最小値と最大値との間の中央値に相当する電位を前記所定電位として前記保持容量線に与えることを特徴とする

、請求項 11に記載の表示装置。

[17] 請求項 8に記載の表示装置を備えたことを特徴とするテレビジョン受信機。

[18] 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の画素走査信号線と、前記複数のデータ信号線と前記複数の画素走査信号線との各交差点に対応して設けられ、対応する交差点を通過する画素走査信号線によってオンおよびオフされる画素スイッチング素子と、前記画素スィッチング素子に対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、前記画素電極との間に所定容量が形成されるように配設された保持容量線とを含むァクティブマトリクス基板と、当該アクティブマトリクス基板における各画素電極に対向するように配置された共通電極とを備えるノーマリブラックモードの表示装置の駆動方法であって、

前記複数の画素走查信号線のそれぞれが各フレーム期間において少なくとも 1回は選択状態となるように、前記画素スイッチング素子をオン状態とするアクティブな信号を前記複数の画素走査信号線に選択的に印加し当該アクティブな信号を印加されている画素走查信号線を選択状態とする画素走查信号線駆動ステップと、表示すべき画像を表す複数のデータ信号を所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動ステップと、

前記アクティブマトリクス基板は、

前記複数の画素走査信号線にそれぞれ対応する複数の放電用走査信号線と、各画素電極に対応して設けられ、対応する画素電極に接続された画素スィッチング素子をオンおよびオフするための画素走查信号線に対応する放電用走查信号線によってオンおよびオフされる放電用スイッチング素子とを更に含み、

前記放電ステップでは、前記複数の放電用走查信号線のそれぞれは対応する画素走查信号線が選択状態から非選択状態に変化した第 1の時点から次のフレーム期間において選択状態となる第 2の時点までに所定期間だけ選択状態となるように、前記放電用スイッチング素子をオン状態とするアクティブな信号が前記複数の放電用走査信号線に選択的に印加され当該アクティブな信号を印加されている放電用走查信号線が選択状態とされることを特徴とする、駆動方法。

[19] 前記データ信号線駆動ステップでは、 2以上の所定数の水平期間毎に電圧極性が反転するように前記複数のデータ信号が生成されることを特徴とする、請求項 18に記載の駆動方法。

[20] 前記データ信号線駆動ステップでは、

所定数のデータ信号線毎に極性が反転するように前記複数のデータ信号が生成され、

前記複数のデータ信号の極性が反転する時に所定期間だけ、前記複数のデータ信号線への前記複数のデータ信号の印加が遮断されると共に前記複数のデータ信号線が互いに短絡されることを特徴とする、請求項 18に記載の駆動方法。

[21] 前記データ信号線駆動ステップでは、 1水平期間毎に所定期間だけ、前記複数のデータ信号線への前記複数のデータ信号の印加が遮断されると共に前記複数のデータ信号線が互いに短絡されることを特徴とする、請求項 20に記載の駆動方法。