CN115394262B - 像素驱动电路及显示面板 - Google Patents

Abstract

本申请属于平面显示技术领域，提出一种像素驱动电路，包括第一薄膜晶体管、与第一薄膜晶体管串联的第一单向导通开关、第二薄膜晶体管、与第二薄膜晶体管串联的第二单向导通开关，以及像素电容，像素电容设于第一单向导通开关与第二单向导通开关之间；第一薄膜晶体管包括第一栅极、第一源极与第一漏极，第一栅极连接第n条扫描线，第一源极连接第m条数据线，第一漏极电性连接于像素电容，n、m均为正整数；第二薄膜晶体管包括第二栅极、第二源极与第二漏极，第二栅极连接第n‑1条扫描线，第二源极连接像素电容，第二漏极接地。本申请还提出一种显示面板。本申请提供的像素驱动电路和显示面板能够改善因TFT漏电流引起的垂直串扰问题。

Description

像素驱动电路及显示面板

技术领域

本发明涉及平面显示技术领域，特别涉及一种像素驱动电路及显示面板。

背景技术

随着TFT-LCD的迅速发展，产品高分辨率、广视角、高响应速度、高开口率等需求对器件的显示质量提出了更高的要求。而伴随着分辨率的提高，像素尺寸变小，布线变得越来越精细，线宽线间距越来越小，当线上有电流通过时，线与线之间的干扰变得尤为突出，进而导致像素自身以及电极线与像素之间的耦合加剧，这些都会导致串扰(crosstalk)现象的发生，大大影响了良率，严重影响产品效益。所以串扰对TFT-LCD器件来说，是一个亟待解决的重大问题。

在TFT-LCD中，人们将串扰定义为整个屏幕中某一区域的显示会受到另一区域的影响，而造成画面失真的一种显示异常的现象。串扰主要分为水平串扰和垂直串扰两种形式。对于水平串扰而言，其产生的主要原因为共电极的延迟，而造成共电极延迟的原因主要包括共电极本身电阻和数据线与共电极耦合电容过大，这两方面原因都会导致显示画面偏离设定灰阶，进而造成画面的显示不良；对于垂直串扰而言，其产生的主要原因可归结为两点，即耦合电容和TFT漏电流的影响。耦合电容指的是数据线与像素电极之间的耦合电容，当数据线电压发生变化时，会经过这个耦合电容影响像素电极，导致其电位偏离设定值，造成显示灰阶变化。TFT漏电流影响是指扫描线关闭后，TFT受外界能量(数据线和光照)刺激，会往自身数据线漏电，从而造成不良显示。

发明内容

有鉴于此，本申请提供了一种像素驱动电路及显示面板，以改善因TFT漏电流引起的垂直串扰问题。

本申请的第一方面提供了一种像素驱动电路，包括第一薄膜晶体管、与所述第一薄膜晶体管串联的第一单向导通开关、第二薄膜晶体管、与所述第二薄膜晶体管串联的第二单向导通开关，以及像素电容，所述像素电容设于所述第一单向导通开关与所述第二单向导通开关之间；

所述第一薄膜晶体管包括第一栅极、第一源极与第一漏极，所述第一栅极连接第n条扫描线，所述第一源极连接第m条数据线，所述第一漏极电性连接于所述像素电容，n、m均为正整数；

所述第二薄膜晶体管包括第二栅极、第二源极与第二漏极，所述第二栅极连接所述像素电容，所述第二源极连接第n-1条扫描线，所述第二漏极接地。

在一些实施例中，所述第一单向导通开关包括交叠设置的P型非晶硅层和N型非晶硅层。

在一些实施例中，所述第一单向导通开关设于所述第一栅极上方，且所述第一单向导通开关与所述第一漏极电性连接。

在一些实施例中，所述第一漏极包括间隔设置的第一漏极部和第二漏极部，所述第一漏极部与所述第一薄膜晶体管的有源层交叠设置，所述第二漏极部连接所述像素电容；所述P型非晶硅层与所述第一漏极部部分重叠，所述N型非晶硅层的一端搭接在所述P型非晶硅层上，另一端与所述第二漏极部部分重叠。

在一些实施例中，所述第一单向导通开关与所述第一漏极之间设有N型重掺杂层。

在一些实施例中，所述像素电容包括像素电极和第一公共电极；所述像素驱动电路还包括存储电容，所述存储电容设于所述第一单向导通开关与所述第二单向导通开关之间，所述存储电容包括所述像素电极和第二公共电极。

在一些实施例中，当所述第n条扫描线接收高电位信号时，所述第一薄膜晶体管开启且所述第一单向导通开关处于导通状态，所述像素电容写入电压；当所述第n条扫描线接收低电位信号时，所述第一薄膜晶体管关闭，所述第一单向导通开关处于截止状态。

在一些实施例中，所述像素驱动电路用于驱动一个像素在一帧时间内依次经过第一电压保持阶段、接地放电阶段、写入阶段以及第二电压保持阶段；当所述像素驱动电路处于第一电压保持阶段，所述像素电容保持上一帧写入的电压；当所述像素驱动电路处于接地放电阶段，所述像素电容放电；当所述驱动电路处于所述写入阶段，所述像素电容写入电压；当所述像素驱动电路处于所述第二电压保持阶段，所述像素电容保持本帧写入的电压。

在一些实施例中，当第n-1条扫描线接收高电位信号时，所述像素驱动电路处于接地放电阶段，所述第二薄膜晶体管处于导通状态，所述第一薄膜晶体管处于关闭状态。

本申请第二方面的实施例提出了一种显示面板，包括多条相互平行的扫描线以及多条相互平行且与所述扫描线正交设置的数据线；所述多条扫描线与所述多条数据线垂直绝缘相交并定义出多个像素；每个所述像素均对应有一个像素驱动电路；所述像素驱动电路为第一方面的像素驱动电路。

本申请提供的像素驱动电路包括第一薄膜晶体管、第一单向导通开关、第二薄膜晶体管、第二单向导通开关及像素电容，第一单向导通开关、第二单向导通开关均具有单向导电性，既可以保证TFT的正常开启，也可以降低TFT关闭时的漏电流，从而上述像素驱动电路可以降低由于外部能量的激发而导致TFT漏电的问题，进而有效改善画面串扰等显示不良的问题。同时，像素驱动电路还可以通过上一行扫描线信号的变化，来控制下一行像素电位的变化，以此来有效控制画面的正常显示。上述像素驱动电路结构简单，有效改善了因TFT中产生漏电流导致的垂直串扰问题。

本申请提供的显示面板包括上述像素驱动电路，同样可改善因TFT中产生漏电流导致的垂直串扰问题，保证了较佳的显示效果。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的像素驱动电路的等效电路示意图；

图2为本申请实施例提供的多级像素驱动电路的等效电路示意图；

图3为本申请实施例提供的多级像素驱动电路的时序图；

图4为本申请实施例提供的像素驱动电路的局部示意图；

图5为图4所示的像素驱动电路中沿A-A线的剖视图；

图6为图4所示的像素驱动电路中沿B-B线的剖视图；

图7为图4所示的像素驱动电路中沿C-C线的剖视图。

图中标记的含义为：

100、像素驱动电路；

10、第一薄膜晶体管；11、第一栅极；12、第一源极；13、第一漏极；131、第一漏极部；132、第二漏极部；14、有源层；15、N型重掺杂层；

20、第一单向导通开关；21、P型非晶硅层；22、N型非晶硅层；

30、第二薄膜晶体管；31、第二栅极；32、第二源极；33、第二漏极；

40、第二单向导通开关；50、像素电容；60、存储电容；70、接地线；101、栅极绝缘层；102、保护层。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图即实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

需说明的是，当部件被称为“固定于”或“设置于”另一个部件，它可以是直接或者间接在该另一个部件上。当一个部件被称为是“连接于”另一个部件，它可以是直接或者间接连接至该另一个部件上。术语“第一”、“第二”仅用于便于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多个”的含义是两个或两个以上，除非另有明确具体的限定。

还需说明的是，本申请实施例中以同一附图标记表示同一组成部分或同一零部件，对于本申请实施例中相同的零部件，图中可能仅以其中一个零件或部件为例标注了附图标记，应理解的是，对于其他相同的零件或部件，附图标记同样适用。

为了说明本申请的技术方案，下面结合具体附图及实施例来进行说明。

本申请第一方面的实施例提出了一种像素驱动电路，像素驱动电路设于显示面板中，用于驱动一个对应的像素。具体的，显示面板包括阵列基板、与阵列基板相对设置的对向基板、以及设于阵列基板与对向基板之间的液晶层，像素驱动电路设于阵列基板上。

请参照图1，像素驱动电路100包括第一薄膜晶体管(Thin Film Transistor，TFT)10、第一单向导通开关20、第二薄膜晶体管30、第二单向导通开关40及像素电容50。

第一薄膜晶体管10包括第一栅极11、第一源极12与第一漏极13，第一栅极11连接第n条扫描线，第一源极12连接第m条数据线，第一漏极13电性连接于像素电容50，n、m均为正整数。第一薄膜晶体管10为像素驱动电路100的控制开关。

第一单向导通开关20具有单向导电的特性，第一单向导通开关20与第一薄膜晶体管10串联。

第二薄膜晶体管30包括第二栅极31、第二源极32与第二漏极33，第二栅极31连接第n-1条扫描线，第二源极32连接像素电容50，第二漏极33接地。第n-1条扫描线为第n条扫描线的前一条扫描线，在一帧画面驱动时，先开启第n-1条扫描线，然后开启第n条扫描线。

第二单向导通开关40也具有单向导电的特性，第二单向导通开关40与第二薄膜晶体管30串联。

像素电容50连接第一漏极13，像素电容(Clc)50设于第一单向导通开关20与第二单向导通开关40之间。

请参照图1至图3，上述像素驱动电路100的工作原理如下：

当第n-1条扫描线接收高电位信号时，第二薄膜晶体管30开启，从而像素电容50可接地放电，为充电作准备。

当第n条扫描线接收高电位信号时，第n条扫描线的电位高于像素电容50的电位，第一单向导通开关20处于导通状态，第一薄膜晶体管10正常开启，第二薄膜晶体管30关闭，像素电容50能够正常写入电压，这一行扫描线的高电平也会反馈给下一行(第n+1行)的第二薄膜晶体管30。

当第n条扫描线开始低电平时，第一薄膜晶体管10关闭，像素电容50的电位处于高的一端，第一单向导通开关20处于截止状态，从而第一单向导通开关20能够有效截断漏电流，并达到改善或消除垂直串扰的效果，像素电容可以保持画面显示所需的电压；而此时这一行扫描线的低电平也会反馈给下一行的第二薄膜晶体管30。以此循环，完成整个画面的正常显示。

本申请提供的像素驱动电路100包括第一薄膜晶体管10、第一单向导通开关20、第二薄膜晶体管30、第二单向导通开关40及像素电容50，第一单向导通开关20、第二单向导通开关40均具有单向导电性，既可以保证TFT的正常开启，也可以降低TFT关闭时的漏电流，从而上述像素驱动电路100可以降低由于外部能量的激发而导致TFT漏电的问题，进而有效改善或消除画面串扰等显示不良的问题。同时，像素驱动电路100还可以通过上一行扫描线信号的变化，来控制下一行像素电位的变化，以此来有效控制画面的正常显示。上述像素驱动电路100结构简单，有效改善了因TFT关态产生漏电流导致的画面垂直串扰问题。

如图1所示，像素电容50包括像素电极和第一公共电极，第一公共电极可设于对向基板上；像素驱动电路100还包括存储电容(Cst)60，存储电容60设于第一单向导通开关20与第二单向导通开关40之间，存储电容60包括像素电极和第二公共电极，第二公共电极可为公共电极线。像素电容50用于产生电场驱动液晶偏转，存储电容60用于在一帧时间内保证像素电容50电压的稳定。

请参照图4至图7，在一实施例中，第一单向导通开关20、第二单向导通开关40均包括PN结。具体的，第一单向导通开关20包括交叠设置的P型非晶硅层21和N型非晶硅层22。如此，P型非晶硅层21和N型非晶硅层22紧密接触且二者之间具有交界面，交界面形成的空间电荷区为PN结，从而第一单向导通开关20具有单向导通的性能。第二单向导通开关40与第一单向导通开关20相同，也包括交叠设置的P型非晶硅层21和N型非晶硅层22，P型非晶硅层21和N型非晶硅层22紧密接触且二者之间具有交界面，交界面形成的空间电荷区为PN结，在此省略示意。

在一实施例中，第一单向导通开关20与第一漏极13电性连接，第一单向导通开关20设于第一栅极11上方。第一单向导通开关20与第一栅极11绝缘设置。

本实施例将第一单向导通开关20与第一漏极13电性连接，可实现第一单向导通开关20与第一薄膜晶体管10的串联；并且，第一单向导通开关20设于第一薄膜晶体管10靠近像素电容50的一端。

第二单向导通开关40设于第二栅极31上方。第二单向导通开关40可与第二源极32电性连接，或者，第二单向导通开关40也可与第二漏极33电性连接。

图6、图7中虚线方框处为第一单向导通开关20的位置，P型非晶硅层21和N型非晶硅层22的交叠位置形成了PN结。可选的，第一漏极13包括间隔设置的第一漏极部131和第二漏极部132，第一漏极部131与第一薄膜晶体管10的有源层14交叠设置，第二漏极部132连接像素电容50；P型非晶硅层21与第一漏极部131部分重叠，N型非晶硅层22的一端搭接在P型非晶硅层21上，另一端与第二漏极部132部分重叠。其中，有源层14为非晶硅层。

本实施例提供了一种第一单向导通开关20与TFT的具体设置方式。通过采用上述方案，第一单向导通开关20可电性导通第一漏极部131和第二漏极部132，从而第一单向导通开关20可对第一薄膜晶体管10中的电流进行导通或者截断，起到一道开关的作用，在第一薄膜晶体管10关闭时，第一单向导通开关20能够截断漏电流向像素电容50传输，相当于在TFT的基础上为像素的驱动电路增加了一道开关，有效防止漏电流。

进一步的，第一漏极部131和第二漏极部132间隔设置且沿相同的方向延伸，可以理解，第一漏极13的具体结构不限于此。

在本实施例中，第一源极12呈U型，第一漏极13对应于第一源极12的中部；本申请对第一薄膜晶体管10的形状不作限制，例如，第一薄膜晶体管10还可为工字形等其他形状。

在一实施例中，第一单向导通开关20与第一漏极13之间设有N型重掺杂层15。N型重掺杂层15能够改善第一单向导通开关20与金属的接触。第一薄膜晶体管10的有源层14上方也设有N型重掺杂层15。

具体的，N型非晶硅层22为磷掺杂非晶硅膜，即通过磷掺杂非晶硅得到；P型非晶硅层21为硼掺杂非晶硅膜，即通过硼掺杂非晶硅得到。第一薄膜晶体管10的有源层14为非晶硅层，第一单向导通开关20中的P型非晶硅层21和N型非晶硅层22与有源层14同层且间隔设置。在制作时，可在栅极上方制作非晶硅层，接着，分别通过磷掺杂非晶硅得到N型非晶硅层22，以及通过硼掺杂非晶硅得到P型非晶硅层21；然后对源漏极对应的非晶硅层的部分进行重掺杂得到N型重掺杂层15。

图5～图7示意了一种实施例中像素驱动电路100的结构，其中阵列基板上还设有覆盖第一栅极11的栅极绝缘层101和覆盖第一源极12、第一漏极13的保护层102，不再赘述。

请再次参照图1至图3，第一薄膜晶体管10连接第n条扫描线和第m条数据线，以满足像素电容50充电的需要；第二薄膜晶体管30连接第n-1条扫描线和接地线70，以满足像素电容50接地放电的需要。

以下结合时序图说明像素驱动电路100的原理。

像素驱动电路100用于驱动一个像素在一帧时间内依次经过第一电压保持阶段、接地放电阶段、写入阶段以及第二电压保持阶段。

当像素驱动电路100处于第一电压保持阶段(t1及t1之前)，像素电容50保持上一帧写入的电压；当像素驱动电路100处于接地放电阶段(t2)，像素电容50放电；当像素驱动电路100处于写入阶段(t3)，像素电容50写入电压，上一帧的电位被重置；当像素驱动电路100处于第二电压保持阶段(t4及t4之后)，像素电容50保持本帧写入的电压。

具体的，当t1时，第n行像素电容50保持上一帧的像素电压；当t2时，Gate n-1开启，第n行像素电容50接地放电；当t3时，Gate n-1关闭，Gate n开启，第n行像素电容50开始充电；当t4时，Gate n关闭，第n行像素电容50保持本帧像素电压。

通过采用上述技术方案，在第一电压保持阶段，像素电容50的电位较高，第一单向导通开关20处于截止状态，避免像素内产生漏电流；在接地放电阶段，像素电容50的电压值得到降低，为充电作准备；在写入阶段，第一单向导通开关20处于导通状态，像素电容50写入电压；在第二电压保持阶段，像素电容50的电位较高，第一单向导通开关20处于截止状态，同样避免在像素内产生漏电流。因此，本申请提供的像素驱动电路100通过设置第一薄膜晶体管10、第二晶体管、第一单向导通开关20和第二单向导通开关40果，既不影响TFT的正常开启，还能够改善因漏电流引起的显示画面串扰的问题。

其中，当第n-1条扫描线接收高电位信号时，像素驱动电路100处于接地放电阶段，第二薄膜晶体管30处于导通状态，第一薄膜晶体管10处于关闭状态。如此，在每条扫描线开启时，可给下一行扫描线输入信号，即通过上一行扫描线信号的变化来控制下一行像素电位的变化，使得下一行像素为充电作准备。

可以连接，每个像素驱动电路100中的第一薄膜晶体管10和第二薄膜晶体管30不会同时开启，以保证像素电容50能够正常充放电。

本申请第二方面的实施例提出了一种显示面板，显示面板包括多条相互平行的扫描线以及多条相互平行且与所述扫描线正交设置的数据线；所述多条扫描线与所述多条数据线垂直绝缘相交并定义出多个像素；每个所述像素均对应有一个第一方面提供的像素驱动电路100。

上述显示面板中，像素驱动电路100包括第一薄膜晶体管10、第一单向导通开关20、第二薄膜晶体管30、第二单向导通开关40及像素电容50，像素驱动电路100可以降低由于外部能量的激发而导致TFT漏电的问题，进而有效改善画面串扰等显示不良的问题，保证了显示面板的显示效果。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (7)

1.一种像素驱动电路，其特征在于：所述像素驱动电路包括第一薄膜晶体管、与所述第一薄膜晶体管串联的第一单向导通开关、第二薄膜晶体管、与所述第二薄膜晶体管串联的第二单向导通开关，以及像素电容，所述像素电容设于所述第一单向导通开关与所述第二单向导通开关之间；

所述第一薄膜晶体管包括第一栅极、第一源极与第一漏极，所述第一栅极连接第n条扫描线，所述第一源极连接第m条数据线，所述第一漏极电性连接于所述像素电容，n、m均为正整数；

所述第二薄膜晶体管包括第二栅极、第二源极与第二漏极，所述第二栅极连接所述第n-1条扫描线，所述第二源极连接所述像素电容，所述第二漏极接地；

所述第一漏极包括间隔设置的第一漏极部和第二漏极部，所述第一漏极部与所述第一薄膜晶体管的有源层交叠设置，所述第二漏极部连接所述像素电容；

所述第一单向导通开关可电性导通所述第一漏极部和所述第二漏极部，所述第一单向导通开关包括交叠设置的P型非晶硅层和N型非晶硅层，所述P型非晶硅层与所述第一漏极部部分重叠，所述N型非晶硅层的一端搭接在所述P型非晶硅层上，另一端与所述第二漏极部部分重叠。

2.如权利要求1所述的像素驱动电路，其特征在于：所述第一单向导通开关与所述第一漏极之间设有N型重掺杂层。

3.如权利要求1所述的像素驱动电路，其特征在于：所述像素电容包括像素电极和第一公共电极；所述像素驱动电路还包括存储电容，所述存储电容设于所述第一单向导通开关与所述第二单向导通开关之间，所述存储电容包括所述像素电极和第二公共电极。

4.如权利要求1-3中任一项所述的像素驱动电路，其特征在于：当所述第n条扫描线接收高电位信号时，所述第一薄膜晶体管开启且所述第一单向导通开关处于导通状态，所述像素电容写入电压；当所述第n条扫描线接收低电位信号时，所述第一薄膜晶体管关闭，所述第一单向导通开关处于截止状态。

5.如权利要求4所述的像素驱动电路，其特征在于：所述像素驱动电路用于驱动一个像素在一帧时间内依次经过第一电压保持阶段、接地放电阶段、写入阶段以及第二电压保持阶段；当所述像素驱动电路处于第一电压保持阶段，所述像素电容保持上一帧写入的电压；当所述像素驱动电路处于接地放电阶段，所述像素电容放电；当所述驱动电路处于所述写入阶段，所述像素电容写入电压；当所述像素驱动电路处于所述第二电压保持阶段，所述像素电容保持本帧写入的电压。

6.如权利要求5所述的像素驱动电路，其特征在于：当第n-1条扫描线接收高电位信号时，所述像素驱动电路处于接地放电阶段，所述第二薄膜晶体管处于导通状态，所述第一薄膜晶体管处于关闭状态。

7.一种显示面板，包括多条相互平行的扫描线以及多条相互平行且与所述扫描线正交设置的数据线；所述多条扫描线与所述多条数据线垂直绝缘相交并定义出多个像素；每个所述像素均对应有一个像素驱动电路；其特征在于：所述像素驱动电路为权利要求1-6中任意一项所述的像素驱动电路。