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TWI750020B - 半導體裝置及形成半導體裝置的方法 - Google Patents

半導體裝置及形成半導體裝置的方法 Download PDF

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TWI750020B
TWI750020B TW110102888A TW110102888A TWI750020B TW I750020 B TWI750020 B TW I750020B TW 110102888 A TW110102888 A TW 110102888A TW 110102888 A TW110102888 A TW 110102888A TW I750020 B TWI750020 B TW I750020B
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TW
Taiwan
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transistor structure
layer
dielectric layer
source
region
Prior art date
Application number
TW110102888A
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TW202141687A (zh
Inventor
游力蓁
蘇煥傑
黃麟淯
莊正吉
王志豪
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

本揭示實施例公開了形成與長通道半導體裝置及短通道半導體裝置之源極/汲極區相連的背側通孔之方法及藉由此方法形成的半導體裝置。在一實施例中，一種半導體裝置包括第一電晶體結構；與第一電晶體結構相鄰的第二電晶體結構；位於第一電晶體結構及第二電晶體結構之前側上的第一互連結構；及位於第一電晶體結構及第二電晶體結構之背側上的第二互連結構，第二互連結構包括位於第一電晶體結構之背側上的第一介電層；位於第二電晶體結構之背側上的第二介電層；延伸穿過第一介電層且電耦合至第一電晶體結構之第一源極/汲極區的第一觸點；及延伸穿過第二介電層且電耦合至第二電晶體結構之第二源極/汲極區的第二觸點，第二觸點具有比第一觸點之第一長度小的第二長度。

Description

半導體裝置及形成半導體裝置的方法
本揭示的實施方式是關於半導體裝置及形成半導體裝置的方法。
半導體裝置用於多種電子應用中，例如個人電腦、手機、數位攝影機及其他電子設備)。半導體裝置通常藉由以下方式製造而成：依序在半導體基板之上沉積絕緣或介電層、導電層及半導體層之材料，及使用微影對各種材料層進行圖案化以在其上形成電路組件及元件。
半導體工業藉由不斷減小最小特徵尺寸來繼續改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的集成密度，這允許將更多的組件集成至給定區域中。然而，隨著最小特徵尺寸的減小，出現了應解決的另外的問題。
本揭示的一實施方式提供一種半導體裝置。半導體裝置包括第一電晶體結構；與第一電晶體結構相鄰的第二 電晶體結構；位於第一電晶體結構及第二電晶體結構前側上的第一互連結構；及位於第一電晶體結構及第二電晶體結構之背側上的第二互連結構。第二互連結構包括第一介電層，第一介電層位於第一電晶體結構之背側上；第二介電層，第二介電層位於第二電晶體結構之背側上；第一觸點，第一觸點延伸穿過第一介電層且電耦合至第一電晶體結構之第一源極/汲極區；及第二觸點，第二觸點延伸穿過第二介電層且電耦合至第二電晶體結構之第二源極/汲極區，第二觸點具有小於第一觸點之第一長度的第二長度。
本揭示的一實施方式提供一種半導體裝置。半導體裝置包括第一電晶體結構，第一電晶體結構包括第一奈米結構、圍繞第一奈米結構的第一閘極結構、及與第一閘極結構相鄰的第一源極/汲極區，第一電晶體結構具有第一通道長度；第二電晶體結構與第一電晶體結構相鄰，第二電晶體結構包括第二奈米結構、圍繞第二奈米結構的第二閘極結構、及與第二閘極結構相鄰的第二源極/汲極區，第二電晶體結構具有大於第一通道長度的第二通道長度；第一互連結構位於第一電晶體結構及第二電晶體結構之前側上；及第二互連結構，位於第一電晶體結構及第二電晶體結構背側上。第二互連結構包括第一介電層，位於第一電晶體結構之背側上；第一基板，位於第二電晶體結構之背側上；及第二介電層，位於第一基板背側上，第一基板與第二介電層之高度等於第一介電層之高度。
本揭示的一實施方式提供一種形成半導體裝置的 方法，在半導體基板上形成第一電晶體結構及第二電晶體結構；對半導體基板進行減薄以曝露第一電晶體結構之第一源極/汲極區，同時遮蔽第二電晶體結構之上的半導體基板；在第一電晶體結構及半導體基板之上形成第一介電層；去除第二電晶體結構之上的半導體基板以曝露第二電晶體結構之第二閘極結構；在第二電晶體結構之上形成第二介電層；形成延伸穿過第一介電層且耦合至第一源極/汲極區的第一觸點；及形成延伸穿過第二介電層且耦合至第二電晶體結構之第二源極/汲極區的第二觸點，第二觸點具有大於第一觸點的長度。
50:基板
50N:n型區
50P:p型區
51:分隔片
52:鰭片
54:絕緣材料
56:淺溝槽隔離
58:通道區
60:虛設介電層
62:虛設閘極層
64:遮罩層
72:虛設閘極
74:遮罩
80:閘極密封間隔物
82:源極/汲極區
86:閘極間隔物
87:接觸蝕刻停止層
88:第一層間介電質
89:區
90:凹部
92:閘極介電層
92A:介面層
92B:高k介電材料
94:閘電極
94A:p型功函數調整層
94B:n型功函數調整層
94C:黏膠層
94D:填充材料
96:閘極遮罩
108:第二層間介電質
110:閘極接觸件
112:源極/汲極接觸件
200:原子層沉積製程
202:沉積循環
204:沉積循環
206:沉積循環
210:原子層沉積製程
212:沉積循環
214:沉積循環
216:沉積循環
20:分隔板
50:基板
50L:長通道區
50N:n型區
50P:P型區
50S:短通道區
51A,51B,51C:第一半導體層
52A,52B,52C:第一奈米結構
53A,53B,53C:第二半導體層
54A,54B,54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭
68:淺溝槽隔離區/淺溝槽隔離區
70:虛設介電層
71:虛設閘極介電質
72:虛設閘極層
74:遮罩層
76:虛設閘極
78:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
84:第一圖案化遮罩
86:第一凹部
88:第二圖案化遮罩
90:第二凹部
92:第三圖案化遮罩
94:第三凹部
96:側壁凹部
98:第一內間隔物
100:第四圖案化遮罩
102:第一磊晶材料
104:第二磊晶材料
106:磊晶源極/汲極區
108:接觸蝕刻終止層
109:電晶體結構
110:第一層間介電質
112:第四凹部
114:閘極介電層
116:閘極電極
118:閘極遮罩
120:第二層間介電質
122:第五凹部
124:第一矽化物區
126:閘極觸點
128:源極/汲極觸點
130:第一襯裡層
132:第三層間介電質
140:前側互連結構
142:導電特徵
144:第一介電層
150:載體基板
152:接合層
152A:第一接合層
152B:第二接合層
162:第二襯裡層
154:第五圖案化遮罩
156:第六凹部
158:第四層間介電質
160:第七凹部
162:第二襯裡層
164:第五層間介電質
166:第八凹部
168:第六圖案化遮罩
170:第九凹部
172:第四間隔物
174:背側磊晶材料
176:犧牲層
178:第二矽化物區
180:背側通孔
184:第二介電層
186:導電接線
188:第三介電層
190:導電特徵
192:背側互連結構
194:鈍化層
196:凸塊下金屬層
198:外部連接器
D1,D2,D3,D4:距離
L1,L2:長度
T1,T2:厚度
當結合隨附圖式來閱讀時，根據以下詳細描述將最好地理解本揭露之實施方式之態樣。應注意，根據業內的標準做法，並未按比例繪製各種特徵。事實上，為了論述的清楚起見，任意地擴大或縮小各種特徵之尺寸。
第1圖以三維視圖例示根據一些實施例的奈米結構場效電晶體(nanostructure field-effect transistor，nano-FET)之一實例。
第2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、6C、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、13D、14A、14B、14C、15A、15B、15C、15D、16A、16B、16C、17A、 17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B、21C、22A、22B、22C、23A、23B、23C、24A、24B、24C、25A、25B、25C、26A、26B、26C、27A、27B、27C、28A、28B、28C、29A、29B、29C、30A、30B、30C、31A、31B、31C、32A、32B、32C、33A、33B、33C、34A、34B、34C、35A、35B、35C、36A、36B、36C、37A、37B、37C、37D、37E、37F、38A、38B、38C、39A、39B、39C、40A、40B及40C圖是根據一些實施例的奈米結構場效電晶體製造中的中間階段之橫截面圖及背面圖。
以下揭露內容提供用於實現本揭示之實施方式之不同特徵的許多不同的實施例或實例。下文描述組件及配置之特定實例以簡化本揭露之實施方式。當然，此等僅為實例，且不意欲具有限制性。例如，以下描述中在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵及第二特徵形成為直接接觸的實施例，且亦可包括其中額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可能不直接接觸的實施例。另外，本揭露之實施方式可在各種實例中重複參考數字及/或字母。此重複係為了簡單及清楚的目的且本身並不表示所論述的各種實施例及/或組態之間的關係。
此外，為便於描述，本文可使用諸如「下方」、「之下」、「下部」、「上方」及「上部」等等空間相對術語來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。除圖中所描繪的定向之外，空間相對術語還意欲涵蓋裝置在使用或操作中的不同定向。可以其他方式來定向設備(旋轉90度或以其他定向)，並且同樣地可相應地解釋本文所使用的空間相對描述詞。
各種實施例提供用於在半導體裝置之短通道區及長通道區中形成背側通孔及包括背側通孔的半導體裝置的方法。這些方法包括在長通道區中蝕刻基板以形成曝露磊晶源極/汲極區同時遮蔽短通道區的第一凹部，及用介電材料再填充在磊晶源極/汲極區之上的第一凹部及基板之剩餘部分。然後，亦用介電材料取代短通道區中的基板。去除短通道區中的犧牲材料以形成曝露磊晶源極/汲極區的第二凹部，且穿過所圖案化之遮罩蝕刻長通道區中的介電材料以形成曝露磊晶源極/汲極區的第三凹部。然後，在第二凹部及第三凹部中形成背側通孔。在長通道區及短通道區中單獨形成背側通孔減少長通道區與短通道區之間的深度負荷(depth loading)，這減少裝置缺陷。減少的深度負荷亦允許在短通道區中包括較短背側通孔，這改良裝置性能。此外，在長通道區中包括背側通孔允許增加長通道區中的裝置密度且改良長通道區中的裝置性能。
本揭露實施例所討論的一些實施例是在包括奈米結構場效電晶體(nano-FET)的晶粒的背景下描述的。然 而，各種實施例可代替或與nano-FET結合應用於包括其他類型的電晶體(例如，鰭式場效電晶體(fin field effect transistors，FinFET)、平面電晶體或類似者)的晶粒。
第1圖以三維視圖例示根據一些實施例的奈米結構場效電晶體(nano-FET)(例如，奈米線場效電晶體(nanowire FET)、奈米片場效電晶體(nanosheet FET)或類似者)之一實例。nano-FET包括位於基板50(例如，半導體基板、絕緣體上矽基板或類似者)上的鰭66之上的奈米結構55(奈米片、奈米線或類似者)。奈米結構55充當nano-FET的通道區。奈米結構55可包括p型奈米結構、n型奈米結構或其組合。淺溝槽絕緣(shallow trench isolation，STI)區68設置在相鄰的鰭66之間，這些鰭66可在淺溝槽隔離區68上方且自其之間突出。儘管將淺溝槽隔離區68描述/例示為與基板50分離，但如本揭露實施例所使用，術語「基板」可以是指單獨的半導體基板或半導體基板及淺溝槽隔離區之組合。另外，儘管將鰭66之底部部分例示為具有基板50的單一連續材料，但鰭66之底部部分及/或基板50可包括單一材料或複數個材料。在此情況下，鰭66是指在鄰近的淺溝槽隔離區68之間延伸的部分。
閘極介電層114沿著鰭66之頂表面及側壁且沿著奈米結構55之頂表面、側壁及底表面。閘極電極116位於閘極介電層114之上。磊晶源極/汲極區106設置在 閘極介電層114及閘極電極116之相對側上的鰭66上。
第1圖進一步例示在後面的圖中使用的參考橫截面。橫截面A-A’沿著閘極電極116之縱軸，且在例如與nano-FET之磊晶源極/汲極區106之間的電流流動之方向垂直的方向上。橫截面B-B’垂直於橫截面A-A’，且與nano-FET之鰭之縱軸平行，且在例如nano-FET之磊晶源極/汲極區106之間的電流流動之方向上。橫截面C-C’平行於橫截面A-A’，且延伸穿過nano-FET之磊晶源極/汲極區106。為清楚起見，後續圖參考這些參考橫截面。
本揭露實施例所討論的一些實施例是在使用閘極後製製程(gate-last process)形成的nano-FET的背景下討論。在其他實施例中，可使用閘極優先製程(gate-first process)。此外，一些實施例考慮在諸如平面FET的平面裝置或鰭式場效電晶體(FinFET)中使用的態樣。
第2A圖至第40C圖是根據一些實施例的nano-FET製造中的中間階段之橫截面圖及背面圖。第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A、37A、38A、39A及40A圖例示第1圖所例示之參考橫截面A-A’。第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、 13B、13D、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B、26B、27B、28B、29B、30B、31B、32B、33B、34B、35B、36B、37B、37D、37E、37F、38B、39B及40B圖例示第1圖所例示之參考橫截面B-B’。第6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、15D、16C、17C、18C、19C、20C、21C、22C、23C、24C、25C、26C、27C、28C、29C、30C、31C、32C、33C、34C、35C、36C、37C、38C、39C及40C圖例示第1圖所例示之參考橫截面C-C’。
在第2A圖及第2B圖中，提供基板50。基板50可以是半導體基板，諸如體半導體基板、絕緣體上矽(semiconductor-on-insulator，SOI)基板或類似者，半導體基板可以是摻雜的(例如，具有p型或n型摻雜劑)或未摻雜的。基板50可以是晶圓，諸如矽晶圓。一般而言，SOI基板是形成在絕緣層上的半導體材料層。絕緣層可以是例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣層設置在基板上，基板通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50之半導體材料可包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、磷化砷鎵、砷化鋁銦、砷化鋁鎵、鎵銦砷、鎵銦磷及/或磷化鎵銦砷)、或其組合。
基板50具有n型區50N及p型區50P。n型區 50N可用於形成n型裝置，諸如NMOS電晶體，例如n型nano-FET，且p型區50P可用於形成p型裝置，諸如PMOS電晶體，例如p型nano-FET。n型區50N可與p型區50P物理分離(如分隔板20所例示)，且任意數量的裝置特徵(例如，其他主動裝置、摻雜區、隔離結構等)可設置在n型區50N與p型區50P之間。儘管例示了一個n型區50N及一個p型區50P，但可提供任意數量的n型區50N及p型區50P。
基板50進一步具有短通道區50S及長通道區50L(參見第2B圖)。短通道區50S中的裝置之通道長度(亦稱為閘極長度)可小於長通道區50L中的裝置之通道長度。如下面將更詳細地討論，短通道區50S可藉由隔離區(諸如下面關於第4A圖及第4B圖所討論的淺溝槽隔離區68)與長通道區50L分離。儘管例示了一個短通道區50S及一個長通道區50L，但可提供任意數量的短通道區50S及長通道區50L。短通道區50S及長通道區50L中之每一者可包含n型區50N及/或p型區50P中之一或多者。
另外，在第2A圖及第2B圖中，在基板50之上形成多層堆疊64。多層堆疊64包括第一半導體層51A-51C(統稱為第一半導體層51)及第二半導體層53A-53C(統稱為第二半導體層53)之交替層。出於例示目的且如下面更詳細地討論，將去除第一半導體層51，且將對第二半導體層53進行圖案化以在n型區50N及p型區50P中形成nano-FET之通道區。然而，在一些實施 例中，可去除第一半導體層51，且可對第二半導體層53進行圖案化以在n型區50N中形成nano-FET之通道區，並且可去除第二半導體層53，且對第一半導體層51進行圖案化以在p型區50P中形成nano-FET之通道區。在一些實施例中，可去除第二半導體層53，且可對第一半導體層51進行圖案化以在n型區50N中形成nano-FET之通道區，且可去除第一半導體層51，且對第二半導體層53進行圖案化以在p型區50P中形成nano-FET之通道區。在一些實施例中，可去除第二半導體層53，且可對第一半導體層51進行圖案化以在n型區50N及p型區50P二者中形成nano-FET之通道區。
出於例示目的，將多層堆疊64例示為包括各三層第一半導體層51及第二半導體層53。在一些實施例中，多層堆疊64可包括任意數量的第一半導體層51及第二半導體層53。多層堆疊64之各層可使用諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)或類似之製程來磊晶生長。在各種實施例中，第一半導體層51可由適用於p型nano-FET的第一半導體材料(諸如矽鍺或類似者)形成，且第二半導體層53可由適用於n型nano-FET的第二半導體材料(諸如矽、碳化矽或類似者)形成。出於例示目的，將多層堆疊64例示為具有適用於p型nano-FET的最底半導體層。在一些 實施例中，可形成多層堆疊64以使得最底層是適用於n型nano-FET的半導體層。
第一半導體材料及第二半導體材料可以是對彼此具有高蝕刻選擇性的材料。這樣，可在不顯著去除n型區50N中的第二半導體材料之第二半導體層53的情況下去除第一半導體材料之第一半導體層51，從而允許對第二半導體層53進行圖案化以形成n型nano-FET之通道區。類似地，可在不顯著去除p型區50P中的第一半導體材料之第一半導體層51的情況下去除第二半導體材料之第二半導體層53，從而允許對第一半導體層51進行圖案化以形成p型nano-FET之通道區。
現在參考第3A圖及第3B圖，根據一些實施例，在基板50中形成鰭66，且在多層堆疊64中形成奈米結構55。在一些實施例中，藉由在多層堆疊64及基板50中蝕刻溝槽，可分別形成奈米結構55及鰭66在多層堆疊64及基板50中。蝕刻可以是任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、其其類似者或其組合。蝕刻可以是各向異性的(anisotropic)。藉由蝕刻多層堆疊64來形成奈米結構55可進一步從第一半導體層51界定第一奈米結構52A-52C(統稱為第一奈米結構52)，以及從第二半導體層53界定第二奈米結構54A-54C(統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可統稱為奈米結構55。
鰭66及奈米結構55可藉由任何合適的方法來圖案化。例如，鰭66及奈米結構55可使用包括雙重圖案化或多重圖案化製程的一或多個光微影製程來圖案化。一般而言，雙重圖案化或多重圖案化製程結合了光微影製程及自對準製程，從而允許創建的圖案具有例如比原本使用單個直接光微影製程可獲得的間距小的間距。例如，在一些實施例中，在基板之上形成犧牲層且使用光微影製程對其進行圖案化。使用自對準製程在圖案化之犧牲層旁邊形成間隔物。之後去除犧牲層，並且可使用剩餘間隔物對鰭66進行圖案化。
出於例示目的，第3A圖將n型區50N及p型區50P中的鰭66及納米結構55例示為具有實質上相等的寬度。在一些實施例中，n型區50N中的鰭66及奈米結構55之寬度可大於或小於p型區50P中的鰭66及納米結構55的寬度。如第3B圖所例示，長通道區50L中的鰭66及奈米結構55具有比短通道區50S中的鰭66及納米結構55大的寬度。另外，雖然將鰭66及奈米結構55中之每一者例示為始終具有恆定寬度，但在其他實施例中，鰭66及/或奈米結構55可具有漸縮側壁，使得鰭66及/或奈米結構55中之每一者之寬度在朝向基板50的方向上連續增加。在此類實施例中，奈米結構55中之每一者可具有不同的寬度，且可為梯形形狀。
在第4A圖及第4B圖中，形成淺溝槽絕緣(STI)區68與鰭66相鄰。淺溝槽隔離區68可藉由在基板50、 鰭66及奈米結構55之上，以及在相鄰鰭66與奈米結構55之間沉積絕緣材料來形成。絕緣材料可以是氧化物(諸如氧化矽)、氮化物、其類似者或其組合，且可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FCVD)、其類似者或其組合來形成。在一些實施例中，絕緣材料可包含氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者。可以使用藉由其他可接受的製程形成的其他絕緣材料。在所例示之實施例中，絕緣材料是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，便可執行退火製程。在一些實施例中，形成絕緣材料，使得過量的絕緣材料覆蓋奈米結構55。儘管將絕緣材料例示為單層，但一些實施例可利用多層。例如，在一些實施例中，可先沿著基板50、鰭66及奈米結構55之表面形成襯裡(未單獨例示出)。此後，可在襯裡之上形成如上所述的填充材料。
然後，對絕緣材料施加去除製程以去除奈米結構55上的過量絕緣材料。在一些實施例中，可使用平坦化製程諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。平坦化製程曝露奈米 結構55，使得在平坦化製程完成之後，奈米結構55及絕緣材料之頂表面是水平的。
然後，使絕緣材料凹陷以形成淺溝槽隔離區68。凹陷絕緣材料，使得奈米結構55及鰭66之上部部分自n型區50N及p型區50P中的相鄰的淺溝槽隔離區68之間突出。另外，淺溝槽隔離區68之頂表面可具有如圖所示之平面表面、凸表面、凹表面(諸如碟狀凹陷)或其組合。淺溝槽隔離區68之頂表面可藉由適當的蝕刻形成平面、凸面及/或凹面。淺溝槽隔離區68可使用可接受的蝕刻製程來凹陷，諸如對絕緣材料之材料具有選擇性的蝕刻製程(例如，以比鰭66及奈米結構55之材料更快的速率蝕刻絕緣材料之材料)。例如，可使用例如稀釋氫氟酸(dHF)的氧化物去除。
以上關於第2A圖至第4B圖描述的製程僅是可以形成鰭66及奈米結構55的方式的一個實例。在一些實施例中，鰭66及/或奈米結構55可使用遮罩及磊晶生長製程來形成。例如，可在基板50之頂表面之上形成介電層，並且可蝕刻穿過介電層的溝槽以曝露下面的基板50。可在溝槽中磊晶生長磊晶結構，並且可使介電層凹陷，使得磊晶結構自介電層突出以形成鰭66及/或奈米結構55。磊晶結構可包含以上所討論的交替半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長之材料可在生長期間被原位摻雜，這可避免先前及/或後續植入(implantation)，儘管原位摻雜 及植入摻雜可一起使用。
另外，僅出於例示目的，在本揭露實施例中將第一半導體層51(及所得第一奈米結構52)及第二半導體層53(及所得第二奈米結構54)例示及討論為在p型區50P及n型區50N中包含相同的材料。這樣，在一些實施例中，第一半導體層51及第二半導體層53中之一或二者可以是不同的材料或在p型區50P及n型區50N中以不同的次序形成。
另外，在第4A圖及第4B圖中，可在鰭66、奈米結構55及/或淺溝槽隔離區68中形成適當的井(well)(未單獨例示出)。在具有不同井類型的實施例中，可使用光阻或其他遮罩(未單獨例示出)來實現用於n型區50N及p型區50P的不同植入步驟。例如，可在n型區50N及p型區50P中的奈米結構55、鰭66及淺溝槽隔離區68之上形成光阻。可對光阻進行圖案化以曝露p型區50P。光阻可藉由使用旋塗技術來形成，且可使用可接受的光微影技術來圖案化。一旦光阻經圖案化，便可在p型區50P中執行n型雜質植入，且光阻可充當遮罩以實質上防止n型雜質植入至n型區50N中。n型雜質可以是植入在該區中的磷、砷、銻或其類似者，其濃度在約1013原子/cm3至約1014原子/cm3之範圍內。在植入之後，可諸如藉由可接受的灰化製程來去除光阻。
在p型區50P之植入之後或之前，可在p型區50P及n型區50N中的奈米結構55、鰭66及淺溝槽隔離區 68之上形成光阻或其他遮罩(未單獨例示出)。可對光阻進行圖案化以曝露n型區50N。光阻可藉由使用旋塗技術來形成，且可使用可接受的光微影技術來圖案化。一旦光阻經圖案化，便可在n型區50N中執行p型雜質植入，且光阻可充當遮罩以實質上防止p型雜質植入至p型區50P中。p型雜質可以是植入在該區中的硼、氟化硼、銦或其類似者，其濃度在約1013原子/cm3至約1014原子/cm3之範圍內。在植入之後，可諸如藉由可接受的灰化製程來去除光阻。
在n型區50N及p型區50P之植入之後，可執行退火以修復植入損傷且活化所植入之p型及/或n型雜質。在一些實施例中，磊晶鰭及奈米結構之生長材料可在生長期間進行原位摻雜，這可避免植入，儘管原位及植入摻雜可一起使用。
在第5A圖及第5B圖中，在鰭66及奈米結構55之上形成虛設介電層70。虛設介電層70可以是例如氧化矽、氮化矽、其組合或其類似者，並且可根據可接受的技術來沉積或熱生長。在虛設介電層70之上形成虛設閘極層72，且在虛設閘極層72之上形成遮罩層74。虛設閘極層72可沉積在虛設介電層70之上，然後諸如藉由CMP來平坦化。遮罩層74可沉積在虛設閘極層72之上。虛設閘極層72可以是導電、半導電或不導電的材料，且可選自包括非晶矽、多晶矽、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。虛設閘極層72可 藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺射沉積或用於沉積所選擇之材料的其他技術來沉積。虛設閘極層72可由對淺溝槽隔離區域68之蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層74可包括例如氮化矽、氧氮化矽或類似者。在此實例中，橫跨n型區50N及p型區50P形成單個虛設閘極層72及單個遮罩層74。應注意，僅出於例示目的，將虛設介電層70展示位覆蓋鰭66及奈米結構55。在一些實施例中，可沉積虛設介電層70，使得虛設介電層70覆蓋淺溝槽隔離區域68，並且虛設介電層70在虛設閘極層72與淺溝槽隔離區域68之間延伸。
第6A圖至第40C圖例示實施例裝置製造中的各種附加步驟。第6A圖至第40C圖例示n型區50N或p型區50P中的特徵。第6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A、37A、38A、39A及40A圖例示短通道區50S或長通道區50L中的特徵。第6A圖至第40C圖中之剩餘圖例示短通道區50S及長通道區50L二者中的特徵。
在第6A圖至第6C圖中，可使用可接受的光微影及蝕刻技術對遮罩層74(參見第5A圖及第5B圖)進行圖案化，以形成遮罩78。然後，可將遮罩78之圖案轉移至虛設閘極層72及虛設介電層70，以分別形成虛設閘極76 及虛設閘極介電質71。虛設閘極76覆蓋奈米結構55之各別通道區。遮罩78之圖案可用於將虛設閘極76中之每一者與相鄰的虛設閘極76物理分離。虛設閘極76可具有實質上垂直於各別鰭66的縱長方向的縱長方向。
在第7A圖至第7C圖中，在第6A圖至第6C圖所例示的結構之上分別形成第一間隔物層80及第二間隔物層82。隨後，將對第一間隔物層80及第二間隔物層82進行圖案化以充當用於形成自對準源極/汲極區的間隔物。在第7A圖至第7C圖中，在遮罩78及奈米結構55之頂表面及側壁；淺溝槽隔離區68之頂表面；及鰭66、虛設閘極76及虛設閘極介電質71之側壁上形成第一間隔物層80。在第一間隔物層80之上沉積第二間隔物層82。第一間隔物層80可使用諸如熱氧化的技術由氧化矽、氮化矽、氧氮化矽或類似者形成，或可藉由CVD、ALD或類似者來沉積。第二間隔物層82可由具有與第一間隔物層80之材料不同的蝕刻速率的材料(諸如氧化矽、氮化矽、氧氮化矽或類似者)形成，且可藉由CVD、ALD或類似者來沉積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，可執行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未單獨例示出)的植入。在具有不同裝置類型的實施例中，類似於以上在第4A圖及第4B圖中所討論的植入，可在n型區50N之上形成遮罩(諸如光阻)，同時曝露p型區50P，且可將適當類型(例如，p 型)的雜質植入至p型區50P中的所曝露之鰭66及奈米結構55中。然後，可去除遮罩。隨後，可在p型區50P之上形成遮罩(諸如光阻)，同時曝露n型區50N，且可將適當類型(例如，n型)的雜質植入至n型區50N中的所曝露之鰭66及奈米結構55中。然後，可去除遮罩。n型雜質可以是先前所討論的n型雜質中之任一者，且p型雜質可以是先前所討論的p型雜質中之任一者。輕摻雜源極/汲極區可具有在約1 x 1015原子/cm3至約1 x 1019原子/cm3之範圍內的雜質濃度。可使用退火來修復植入損傷且活化所植入之雜質。
在第8A圖至第8C圖中，對第一間隔物層80及第二間隔物層82進行蝕刻以形成第一間隔物81及第二間隔物83。如下面將更詳細地討論的，第一間隔物81及第二間隔物83可用於自對準隨後形成的源極/汲極區，以及用於在後續處理期間保護鰭66及/或奈米結構55之側壁。第一間隔物層80及第二間隔物層82可使用合適的蝕刻製程來蝕刻，上述蝕刻製程諸如各向同性(isotropic)蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、多個製程或其組合、或類似者。在一些實施例中，第二間隔物層82之材料具有與第一間隔物層80之材料不同的蝕刻速率，使得第一間隔物層80可在對第二間隔物層82進行圖案化時充當蝕刻終止層。第二間隔物層82亦可在對第一間隔物層80進行圖案化時充當遮罩。例如，第二間隔物層82可使用各向異性蝕刻製程來蝕刻，而 第一間隔物層80充當蝕刻終止層。第二間隔物層82之剩餘部分可形成第二間隔物83，如第8C圖所例示。此後，第二間隔物83充當在對第一間隔物層80之曝露部分進行蝕刻時的遮罩，從而形成第一間隔物81，如第8B圖及第8C圖所例示。
如第8C圖所例示，第一間隔物81及第二間隔物83設置在鰭66及/或奈米結構55之側壁上。如第8B圖所例示，在一些實施例中，第二間隔層82可自與遮罩78、虛設閘極76及虛設閘極介電質71相鄰的第一間隔層80之上去除，且第一間隔物81設置在遮罩78、虛設閘極76及虛設閘極介電質71之側壁上。在其他實施例中，第二間隔層82之一部分可保留在與遮罩78、虛設閘極76及虛設閘極介電質71相鄰的第一間隔層80之上。
應注意，以上揭露內容總體而言描述形成間隔物及LDD區之製程。可使用其他製程及順序。例如，可利用更少或額外的間隔物，可利用不同的步驟順序(例如，可在沉積第二間隔物層82之前對第一間隔物81進行圖案化)，可形成及去除額外的間隔物，及/或其類似者。此外，n型及p型裝置可使用不同的結構及步驟來形成。
在第9A圖至第9C圖中，在奈米結構55中形成第一凹部86。隨後將在第一凹部86中形成磊晶材料及磊晶源極/汲極區。第一凹部86可延伸穿過第一奈米結構52及第二奈米結構54中之一或更多者。如第9B圖及第9C圖所例示，第一凹部86可延伸穿過第二奈米結構54C、 第一奈米結構52C、第二奈米結構54B，且部分地穿過第一奈米結構52B。然而，在一些實施例中，第一凹部86可延伸穿過第一奈米結構52及第二奈米結構54中之任一者，且甚至延伸至基板50中。如第9B圖及第9C圖所例示，第一凹部86可形成在短通道區50S中。
第一凹部86可藉由以下方式來形成：在第8A圖至第8C圖所例示之結構之上形成第一圖案化遮罩84，然後使用第一圖案化遮罩84、遮罩78、第一間隔物81及第二間隔物83作為遮罩對奈米結構55進行蝕刻。可藉由使用旋轉塗佈或類似者沉積光阻層來形成第一圖案化遮罩84。然後，可藉由將光阻層曝露於圖案化能源(例如，圖案化光源)且對光阻層進行顯影，以去除光阻層之曝露或未曝露部分來圖案化光阻層，從而形成第一圖案化遮罩84。然後，使用各向異性蝕刻製程(諸如RIE、NBE或類似者)對奈米結構55進行蝕刻。可使用單個蝕刻製程或多個蝕刻製程對奈米結構55之每一層進行蝕刻。在第一凹部86達到所期望的深度之後，可以使用定時蝕刻製程來停止對第一凹部86的蝕刻。然後，可去除第一圖案化遮罩84。
在第10A圖及第10C圖中，使第一凹部86延伸穿過奈米結構55，並延伸至鰭66及基板50中，且第二凹部90形成在奈米結構55、鰭66及基板50中。隨後將在第一凹部86中形成磊晶材料及磊晶源極/汲極區，且隨後將在第二凹部90中形成磊晶源極/汲極區。如第10B圖及第10C圖所例示，第一凹部86及第二凹部90二者可 延伸穿過奈米結構55且延伸至鰭66及基板50中。第一凹部86及第二凹部90之底表面可設置在淺溝槽隔離區68之頂表面下方。第一凹部86之底表面可設置在第二凹部90之底表面下方的距離D1處，該距離D1之範圍為約30nm至約70nm。如第10B圖及第10C圖所例示，第一凹部86及第二凹部90二者可形成在短通道區50S中。
第一凹部86可延伸，且第二凹部90藉由以下方式來形成：在去除第一圖案化遮罩84之後在第9A圖至第9C圖所例示之結構之上形成第二圖案化遮罩88，然後使用第二圖案化遮罩88、遮罩78、第一間隔物81及第二間隔物83作為遮罩對奈米結構55、鰭66及基板50進行蝕刻。可藉由使用旋轉塗佈或類似者沉積光阻層來形成第二圖案化遮罩88。然後，可藉由將光阻層曝露於圖案化能源(例如，圖案化光源)且對光阻層進行顯影，以去除光阻層之曝露或未曝露部分來圖案化光阻層，從而形成第二圖案化遮罩88。然後，使用各向異性蝕刻製程(諸如RIE、NBE或類似者)對奈米結構55、鰭66及基板50進行蝕刻。可使用單個蝕刻製程或多個蝕刻製程對奈米結構55、鰭66及基板50之每一層進行蝕刻。在第一凹部86及第二凹部90達到所期望的深度之後，可以使用定時蝕刻製程停止對第一凹部86及第二凹部90的蝕刻。然後，可去除第二圖案化遮罩88。
在第11A圖至第11C圖中，在奈米結構55、鰭66及基板50中形成第三凹部94。隨後將在第三凹部94 中形成磊晶源極/汲極區。如第11B圖及第11C圖所例示，第三凹部94可延伸穿過奈米結構55且延伸至鰭66及基板50中。第三凹部94之底表面可設置在淺溝槽隔離區68之頂表面下方。如第11B圖及第11C圖所例示，第三凹部94可形成在長通道區50L中。
第三凹部94可藉由以下方式來形成：在去除第二圖案化遮罩88之後，在第10A圖至第10C圖所例示之結構之上形成第三圖案化遮罩92，然後使用第三圖案化遮罩92、遮罩78、第一間隔物81及第二間隔物83作為遮罩對奈米結構55、鰭66及基板50進行蝕刻。可藉由使用旋轉塗佈或類似者沉積光阻層來形成第三圖案化遮罩92。然後，可藉由將光阻層曝露於圖案化能源(例如，圖案化光源)且對光阻層進行顯影，以去除光阻層之曝露或未曝露部分來圖案化光阻層，從而形成第三圖案化遮罩92。然後，使用各向異性蝕刻製程(諸如RIE、NBE或類似者)對奈米結構55、鰭66及基板50進行蝕刻。可使用單個蝕刻製程或多個蝕刻製程對奈米結構55、鰭66及基板50之每一層進行蝕刻。在第三凹部94達到所期望的深度之後，可以使用定時蝕刻製程停止對第三凹部94的蝕刻。然後，可去除第三圖案化遮罩92。
如第11B圖所例示，第一凹部86延伸至鰭66之頂表面下方的深度D2，第二凹部90延伸至鰭66之頂表面下方的深度D3，且第三凹部94延伸至鰭66之頂表面下方的深度D4。深度D2可為約5nm至約30nm，深度 D3可為約50nm至約150nm，且深度D4可為約50nm至約150nm。第一凹部86、第二凹部90及第三凹部94可蝕刻至在以上範圍內的深度，以便控制隨後形成的背側通孔(諸如下面關於第37A圖至第37F圖討論的背側通孔180)之長度。此外，提供具有所選擇之長度的背側通孔可改良裝置性能，且在長通道區50L以及短通道區50S中提供背側通孔可改良性能，同時亦增加長通道區50L中的裝置密度。
在第12A圖至第12C圖中，蝕刻由第一凹部86、第二凹部90及第三凹部94曝露的由第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64的各層之側壁的一部分，以形成側壁凹部96。儘管在第12B圖中將第一奈米結構52之與側壁凹部96相鄰的側壁例示為直的，但這些側壁可以是凹的或凸的。側壁可使用各向同性蝕刻製程(諸如濕式蝕刻或類似者)來蝕刻。在第一奈米結構52包括例如SiGe，且第二奈米結構54包括例如Si或SiC的一實施例中，可使用利用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)或類似者的濕式蝕刻製程蝕刻第一奈米結構52之側壁。
在第13A圖至第13D圖中，在側壁凹部96中形成第一內間隔物98。第一內間隔物98可藉由在第12A圖至第12C圖所例示之結構之上沉積內間隔物層(未單獨例示出)來形成。內間隔物層可藉由共形沉積製程(諸如CVD、ALD或類似者)來沉積。內間隔物層可包含諸如氮化矽或 氧氮化矽的材料，但可利用任何合適的材料，諸如具有小於約3.5的k值的低介電常數(低k)材料。在一些實施例中，內間隔物層可包含氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者。內間隔物層可沉積至約1nm至約40nm的厚度。內間隔物層可藉由各向異性蝕刻製程(諸如RIE、NBE或類似者)來蝕刻，以形成第一內間隔物98。儘管將第一內間隔物98之外側壁例示為與第二奈米結構54之側壁齊平，但第一內間隔物98之外側壁可延伸超出第二奈米結構54之側壁或自第二奈米結構54之側壁側壁凹陷。此外，儘管在第13B圖中將第一內間隔物98之外側壁例示為直的，但第一內間隔物98之外側壁可以是凹的或凸的。作為一實例，第13D圖例示第一奈米結構52之側壁是凹的、第一內部間隔物98之外側壁是凹的且第一內間隔物98自第二奈米結構54之側壁凹陷的一實施例。
第一內間隔物98充當隨後形成的源極/汲極區(諸如下面關於第15A圖至第15D圖討論的磊晶源極/汲極區106)與隨後形成的閘極結構(諸如下面關於第20A圖至第20C圖討論的包括閘極介電層114及閘極電極116的閘 極結構)之間的隔離特徵。如下面將更詳細地討論，將在第一凹部86、第二凹部90及第三凹部94中形成源極/汲極區，同時將用對應的閘極結構取代第一奈米結構52。第一內間隔物98亦可用於防止後續蝕刻製程(諸如用於形成閘極結構的蝕刻製程)對源極/汲極區的損傷。
在第14A圖至第14C圖中，在第一凹部86中形成第一磊晶材料102。在一些實施例中，第一磊晶材料102可以是隨後去除以形成背側通孔(諸如下面關於第37A圖至第37F圖討論的背側通孔180)的犧牲材料。如第14B圖及第14C圖所例示，第一磊晶材料102之頂表面可與第二凹部90之底表面齊平。然而，在一些實施例中，第一磊晶材料102之頂表面可設置在第二凹部90之底表面上方或下方。例如，第一磊晶材料102之高度可實質上等於距離D1(例如，第一凹部86及第二凹部90之底表面之間的高度差)。
第一磊晶材料102可使用諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)或其類似者的製程磊晶生長在第一凹部86中。在形成第一磊晶材料102之前，可在第10A圖至第10C圖所例示之結構之上形成第四圖案化遮罩100，以防止第一磊晶材料102形成在第二凹部90及第三凹部94中。可藉由使用旋轉塗佈或類似者沉積光阻層來形成第四 圖案化遮罩100。然後，可藉由將光阻層曝露於圖案化能源(例如，圖案化光源)且對光阻層進行顯影，以去除光阻層之曝露或未曝露部分來圖案化光阻層，從而形成第四圖案化遮罩100。然後，可在第一凹部86中沉積第一磊晶材料102。然後，可去除第四圖案化遮罩100。
第一磊晶材料102可包括任何可接受的材料，諸如矽鍺或類似者。在第一磊晶材料102包括矽鍺的實施例中，第一磊晶材料102中的鍺濃度可為約10原子%至約50原子%。提供在以上範圍內的鍺濃度允許在後續處理步驟中相對於第一磊晶材料102選擇性地蝕刻基板50。提供在以上範圍內的鍺濃度亦可允許相對於隨後形成的源極/汲極區(諸如下面關於第15A圖至第15D圖討論的磊晶源極/汲極區106)及介電層選擇性地蝕刻第一磊晶材料102。這樣，可在不顯著去除磊晶源極/汲極區及層間介電質的情況下去除第一磊晶材料102，且用背側通孔取代第一磊晶材料102。
在第15A圖至第15D圖中，形成第二磊晶材料104在第一凹部86中的第一磊晶材料102之上，以及第二凹部90及第三凹部94中，且形成磊晶源極/汲極區106在第二磊晶材料104之上。在一些實施例中，第二磊晶材料104可以是隨後去除的犧牲材料。第二磊晶材料104可使用諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶 (molecular beam epitaxy，MBE)或類似者的製程磊晶生長在第一凹部86、第二凹部90及第三凹部94中。
第二磊晶材料104可包括任何可接受的材料，諸如矽、矽鍺、摻硼矽鍺或類似者。在第二磊晶材料104包括矽鍺的實施例中，第二磊晶材料104中的鍺濃度可為約10原子%至約50%原子%。在一些實施例中，第二磊晶材料104可進一步包括摻雜劑。例如，n型區50N中的第二磊晶材料104可包括磷離子，且p型區50P中的第二磊晶材料104可包括硼。第二磊晶材料104可具有約2 x 1020原子/cm3至約10 x 1020原子/cm3的摻雜劑濃度。提供在以上範圍內的鍺濃度及硼濃度允許在後續處理步驟中相對於第二磊晶材料104選擇性地蝕刻基板50。提供在以上範圍內的鍺濃度及硼濃度亦可允許相對於隨後形成的源極/汲極區(諸如下面關於第15A圖至第15D圖討論的磊晶源極/汲極區106)及介電層選擇性地蝕刻第二磊晶材料104。這樣，可在不顯著去除磊晶源極/汲極區及層間介電質的情況下去除第二磊晶材料104。
另外，在第15A圖至第15D圖中，在第一凹部86、第二凹部90及第三凹部94中形成磊晶源極/汲極區106。在一些實施例中，磊晶源極/汲極區106可在第二奈米結構54上施加應力，從而改良性能。如第15C圖所例示，在第一凹部86、第二凹部90及第三凹部94中形成磊晶源極/汲極區106，使得每個虛設閘極76設置在各別相鄰成對的磊晶源極/汲極區106之間。在一些實施例中， 第一間隔物81用於將磊晶源極/汲極區106與虛設閘極76分離，且第一內間隔物98用於將磊晶源極/汲極區106與第一奈米結構52分離適當的側向距離，使得磊晶源極/汲極區106不會與隨後形成的所得nano-FET之閘極短路。
可藉由遮蔽p型區50P(例如，PMOS區)來形成n型區50N(例如，NMOS區)中的磊晶源極/汲極區106。然後，在n型區50N中的第一凹部86、第二凹部90及第三凹部94中磊晶生長磊晶源極/汲極區106。磊晶源極/汲極區106可包括適於n型nano-FET的任何可接受的材料。例如，若第二奈米結構54是矽，則磊晶源極/汲極區106可包括在第二奈米結構54上施加拉伸應變的材料，諸如矽、碳化矽、摻磷碳化矽、磷化矽或類似者。磊晶源極/汲極區106可具有自奈米結構55之各別上表面升高的表面，且可具有刻面(facet)。
可藉由遮蔽n型區50N(例如，NMOS區)來形成p型區50P(例如，PMOS區)中的磊晶源極/汲極區106。然後，在p型區50P中的第一凹部86、第二凹部90及第三凹部94中磊晶生長磊晶源極/汲極區106。磊晶源極/汲極區106可包括適於p型nano-FET的任何可接受的材料。例如，若第二奈米結構54是矽，則磊晶源極/汲極區106可包含在第二奈米結構54上施加壓縮應變或應力的材料，諸如矽、摻磷矽、矽鍺、摻硼矽鍺、鍺、鍺錫或類似者。在磊晶源極/汲極區106包括矽鍺的實施例中， 磊晶源極/汲極區106中的鍺濃度可為約10原子%至約50原子%。在一些實施例中，磊晶源極/汲極區106可進一步包括摻雜劑。例如，n型區50N中的磊晶源極/汲極區106可包括磷離子，且p型區50P中的磊晶源極/汲極區106可包括硼。磊晶源極/汲極區106可具有約2 x 1020原子/cm3至約10 x 1020原子/cm3的摻雜劑濃度。提供在以上範圍內的鍺濃度及硼濃度允許在後續處理步驟中相對於第二磊晶材料104選擇性地蝕刻基板50。提供在以上範圍內的鍺濃度及硼濃度允許相對於磊晶源極/汲極區106選擇性地蝕刻第二磊晶材料104。這樣，可在不顯著去除磊晶源極/汲極區106的情況下去除第二磊晶材料104。磊晶源極/汲極區106亦可具有自奈米結構55之各別表面升高的表面，且可具有刻面。
類似於先前針對形成輕摻雜源極/汲極區討論的製程，磊晶源極/汲極區106、第一奈米結構52、第二奈米結構54及/或基板50可植入有摻雜劑以形成源極/汲極區，之後進行退火。源極/汲極區可具有在約1 x 1019原子/cm3與約1 x 1021原子/cm3之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可以是先前討論的雜質中之任一者。在一些實施例中，磊晶源極/汲極區106可在生長期間進行原位摻雜。
作為用於在n型區50N及p型區50P中形成磊晶源極/汲極區106的磊晶製程之結果，磊晶源極/汲極區106之上表面具有側向向外擴展超出奈米結構55之側壁 的刻面。在一些實施例中，此等刻面致使相同nano-FET之相鄰的磊晶源極/汲極區106合併，如第15C圖所例示。在一些實施例中，相鄰的磊晶源極/汲極區106在磊晶製程完成之後保持分離，如第15D圖所例示。在第15C圖及第15D圖所例示之實施例中，第一間隔物81可形成為從淺溝槽隔離區68之頂表面延伸，從而阻擋磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55之側壁之部分，從而進一步阻擋磊晶生長。在一些實施例中，可調整用於形成第一間隔物81的蝕刻製程，以去除間隔物材料且允許磊晶源極/汲極區106延伸至淺溝槽隔離區68之表面。
在第16A圖至第16C圖中，在第15A圖至第15C圖所例示之結構之上沉積第一層間介電質(interlayer dielectric，ILD)110。第一層間介電質110可由介電材料形成，且可藉由任何合適的方法(諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)或FCVD)來沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、無摻雜矽酸鹽玻璃(undoped silicate glass，USG)或類似者。在一些實施例中，第一層間介電質110可包含氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、 氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者。可使用藉由其他可接受的製程形成的其他絕緣材料。在一些實施例中，在第一層間介電質110與磊晶源極/汲極區106、遮罩78、第一間隔物81、第二間隔物83及淺溝槽隔離區68之間設置接觸蝕刻終止層(contact etch stop layer，CESL)108。接觸蝕刻終止層108可包括介電材料，諸如氮化矽、氧化矽、氧氮化矽或類似者。在一些實施例中，接觸蝕刻終止層108可包括具有與上方的第一層間介電質110之材料不同的蝕刻速率的材料。
在第17A圖至第17C圖中，可執行平坦化製程(諸如CMP)以使第一層間介電質110之頂表面與虛設閘極76或遮罩78之頂表面齊平。平坦化製程亦可去除虛設閘極76上的遮罩78及第一間隔物81沿著遮罩78之側壁的部分。在平坦化製程之後，在製程變化內，虛設閘極76、第一間隔物81及第一層間介電質110之頂表面可以是水平的。因此，虛設閘極76之頂表面通過第一層間介電質110曝露。在一些實施例中，遮罩78可保留，在這種情況下，平坦化製程使第一層間介電質110之頂表面與遮罩78及第一間隔物81之頂表面齊平。
在第18A圖至第18C圖中，在一或多個蝕刻步驟 中去除虛設閘極76及遮罩78(若存在的話)，使得形成第四凹部112。虛設閘極介電質71在第四凹部112中的部分亦被去除。在一些實施例中，虛設閘極76及虛設閘極介電質71藉由各向異性乾式蝕刻製程來去除。例如，蝕刻製程可包括使用一或多種反應氣體的乾式蝕刻製程，此一或多種反應氣體以比第一層間介電質110或第一間隔物81快的速率選擇性地蝕刻虛設閘極76。第四凹部112中之每一者曝露及/或覆蓋奈米結構55的一部分，其在隨後完成的nano-FET中充當通道區。充當通道區的奈米結構55之部分設置在相鄰成對磊晶源極/汲極區106之間。在去除期間，虛設閘極介電質71可用作對虛設閘極76進行蝕刻時的蝕刻終止層。然後，在去除虛設閘極76之後，可去除虛設閘極介電質71。
在第19A圖至第19C圖中，去除第一奈米結構52，從而擴大第四凹部112。可藉由使用對第一奈米結構52之材料具有選擇性的蝕刻劑的各向同性蝕刻製程(諸如濕式蝕刻或類似者)來去除第一奈米結構52，而與第一奈米結構52相比，第二奈米結構54、基板50、淺溝槽隔離區58保持相對未蝕刻。在第一奈米結構52包括例如SiGe且第二奈米結構54A-54C包括例如Si或SiC的實施例中，可使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)或類似者來去除第一奈米結構52。
在第20A圖至第20C圖中，形成閘極介電層114及閘極電極116以用於取代閘極。閘極介電層114共形地 沉積在第四凹部112中。閘極介電層114可形成在鰭66之頂表面及側壁以及第二奈米結構54之頂表面、側壁及底表面上。閘極介電層114亦可沉積在第一層間介電質110、接觸蝕刻終止層108、第一間隔物81及淺溝槽隔離區68之頂表面以及第一內間隔物98之側壁上。
根據一些實施例，閘極介電層114包括一或多個介電層，諸如氧化物、金屬氧化物、其類似者或其組合。例如，在一些實施例中，閘極介電層114可包括氧化矽層及位於氧化矽層之上的金屬氧化物層。在一些實施例中，閘極介電層114包括高k介電材料，且在此等實施例中，閘極介電層114可具有大於約7.0的k值。閘極介電層114可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。在n型區50N及p型區50P中，閘極介電層114之結構可相同或不同。閘極介電層114之形成方法可包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD及類似者。
閘極電極116分別設置在閘極介電層114之上，且填充第四凹部112之剩餘部分。閘極電極116可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。例如，儘管在第20A圖及第20B圖中例示單層閘極電極116，但閘極電極116可包含任意數量的襯裡層、任意數量的功函數調諧層、及填充材料。構成閘極電極116的層之任何組合可沉積在相鄰第二奈米結構54之間的n型區50N及p型區50P中、以 及第二奈米結構54A與基板50之間。
n型區50N及p型區50P中的閘極介電層114之形成可同時發生，使得每個區中的閘極介電層114由相同的材料形成，且閘極電極116之形成可同時發生，使得每個區中的閘極電極116由相同的材料形成。在一些實施例中，每個區中的閘極介電層114可藉由不同的製程來形成，使得閘極介電層114可以是不同的材料且/或具有不同數目的層，且/或每個區中的閘極電極116可藉由不同的製程來形成，使得閘極電極116可以是不同的材料且/或具有不同數目的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝露適當的區。
在填充第四凹部112之後，可執行諸如CMP的平坦化製程以去除閘極介電層114及閘極電極116之材料之過量部分，此類過量部分位於第一層間介電質110之頂表面之上。閘極電極116之材料及閘極介電層114之剩餘部分因此形成所得nano-FET之取代閘極結構。閘極電極116及閘極介電層114可統稱為「閘極結構」。磊晶源極/汲極區106、第二奈米結構54及閘極結構(包括閘極介電層114及閘極電極116)可統稱為電晶體結構109。
在第21A圖至第21C圖中，使閘極結構(包括閘極介電層114及對應的上方的閘極電極116)凹陷，使得直接在閘極結構之上且在第一間隔物81之相對部分之間形成凹部。在凹部中填充包括一或多層介電材料(諸如氮化矽、氧氮化矽或類似者)的閘極遮罩118，之後進行平坦化 製程以去除延伸至第一層間介電質110之上的介電材料之過量部分。隨後形成的閘極觸點(諸如下面關於第23A圖至第23C圖討論的閘極觸點126)穿透閘極遮罩118以接觸凹陷閘極電極116之頂表面。
如第21A圖至第21C圖進一步所例示，在第一層間介電質110、閘極遮罩118、第一間隔物81及接觸蝕刻終止層108之上沉積第二層間介電質120。在一些實施例中，第二層間介電質120是藉由FCVD形成的可流動膜。在一些實施例中，第二層間介電質120由介電材料(諸如PSG、BSG、BPSG、USG或類似者)形成，且可藉由任何合適的方法(諸如CVD、PECVD或類似者)來沉積。在一些實施例中，第二層間介電質120可包含氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者。
在第22A圖至第22C圖中，對第二層間介電質120、第一層間介電質110、接觸蝕刻終止層108及閘極遮罩118進行蝕刻，以形成曝露磊晶源極/汲極區106及/或閘極結構之表面的第五凹部122。第五凹部122可藉由使用各向異性蝕刻製程(諸如RIE、NBE或類似者)進行蝕 刻來形成。在一些實施例中，第五凹部122可使用第一蝕刻製程蝕刻穿過第二層間介電質120及第一層間介電質110；可使用第二蝕刻製程蝕刻穿過閘極遮罩118；然後可使用第三蝕刻製程蝕刻穿過接觸蝕刻終止層108。可在第二層間介電質120之上形成遮罩(諸如光阻)且對其進行圖案化，以遮蔽第二層間介電質120之部分以免受第一蝕刻製程及第二蝕刻製程影響。在一些實施例中，刻蝕製程可能會過度蝕刻，因此，第五凹部122延伸至磊晶源極/汲極區106及/或閘極結構中，且第五凹部122之底部可與磊晶源極/汲極區106及/或閘極結構之頂表面齊平(例如，處於相同水平，或具有距基板的相同距離)或低於頂表面(例如，更靠近基板)。儘管第22B圖將第五凹部122例示為以相同的橫截面曝露磊晶源極/汲極區106及/或閘極結構，但在各種實施例中，磊晶源極/汲極區106及/或閘極結構可以不同的橫截面曝露，從而減少隨後形成的觸點短路的風險。
在形成第五凹部122之後，在磊晶源極/汲極區106之上形成第一矽化物區124。在一些實施例中，第一矽化物區124藉由首先沉積能夠與下方的磊晶源極/汲極區106之半導體材料(例如，矽、矽鍺、鍺或類似者)發生反應以形成矽化物或鍺化物區的金屬(未單獨例示出)來形成。金屬可包括如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金。金屬可沉積在磊晶源極/汲極區106之曝露部分之上。然後，可執行熱退火製程 以形成第一矽化物區124。然後，例如藉由蝕刻製程來去除所沉積之金屬之未反應部分。儘管第一矽化物區124稱為矽化物區，但第一矽化物區124可以是鍺化物區或鍺化矽區(例如，包括矽化物、鍺化物或其組合的區)。第一矽化物區124可具有約1nm至約10nm的厚度。在一些實施例中，n型區50N中的第一矽化物區124可包括矽化鈦(TiSi)、矽化鉻(CrSi)、矽化鉭(TaSi)、矽化鉬(MoSi)、矽化鋯(ZrSi)、矽化鉿(HfSi)、矽化鈧(ScSi)、矽化釔(YSi)、矽化鈥(HoSi)、矽化鋱(TbSi)、矽化釓(GdSi)、矽化鑥(LuSi)、矽化鏑(DySi)、矽化鉺(ErSi)、矽化鐿(YbSi)、其組合或類似者。在一些實施例中，p型區50P中的第一矽化物區124可包括矽化鎳(NiSi)、矽化鈷(CoSi)、矽化錳(MnSi)、矽化鎢(WSi)、矽化鐵(FeSi)、矽化銠(RhSi)、矽化鈀(PdSi)、矽化釕(RuSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鋨(OsSi)、其組合或類似者。
在第23A圖至第23C圖中，在第五凹部122中形成源極/汲極觸點128及閘極觸點126(其中每一者可替代地稱為觸點插塞)。源極/汲極觸點128及閘極觸點126可各自包含一或多層(諸如障壁層、擴散層)及填充材料。例如，在一些實施例中，源極/汲極觸點128及閘極觸點126可各自包括障壁層及導電材料，且可電耦合至下方的導電特徵(例如，閘極結構及/或第一矽化物區124)。閘極觸點126電耦合至閘極電極116，且源極/汲極觸點128 電耦合至第一矽化物區124。障壁層可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是銅(Cu)、銅合金、銀(Ag)、金(Au)、鎢(W)、鈷(Co)、鋁(Al)、鎳(Ni)、釕(Ru)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)或類似者。在一些實施例中，可執行平坦化製程以將過量材料自第二層間介電質120之表面去除。
儘管第23A圖至第23C圖例示源極/汲極觸點128延伸至磊晶源極/汲極區106中之每一者，但可自某些磊晶源極/汲極區106中省略源極/汲極觸點128。例如，如下面更詳細地解釋，隨後可穿過磊晶源極/汲極區106中之一或多者之背側附接背側通孔(例如，電源軌(power rail))。對於此等特定磊晶源極/汲極區106，可省略源極/汲極觸點128，或者可以是不電連接至任何上方的導電接線的虛設觸點。
在第24A圖至第24C圖中，對第二層間介電質120、閘極遮罩118及閘極結構進行蝕刻，使得在短通道區50S中的閘極結構與長通道區50L中的閘極結構之間形成凹部，且在凹部中填充第三層間介電質132。凹部可藉由使用各向異性蝕刻製程(諸如RIE、NBE或類似者)進行蝕刻穿過第二層間介電質120、閘極遮罩118及閘極結構來形成。可在第二層間介電質120之上形成遮罩(諸如光阻)且對其進行圖案化，以遮蔽第二層間介電質120之部分以免受蝕刻製程影響。凹部可延伸穿過閘極結構且可曝露淺溝槽隔離區68。在一些實施例中，凹部可至少部 分地延伸至淺溝槽隔離區68中。
然後，可在凹部中填充第三層間介電質132。在一些實施例中，第三層間介電質132是藉由FCVD形成的可流動膜。在一些實施例中，第三層間介電質132由介電材料(諸如PSG、BSG、BPSG、USG或類似者)形成，且可藉由任何合適的方法(諸如CVD、PECVD或類似者)來沉積。在一些實施例中，第三層間介電質132可包含氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者。在一些實施例中，在第三層間介電質132與第二層間介電質120、閘極遮罩118、閘極結構及淺溝槽隔離區68之間設置第一襯裡層130。第一襯裡層130可包括介電材料，諸如氮化矽、氧化矽、氧氮化矽或類似者。在一些實施例中，第一襯裡層130可包括具有與上方的第三層間介電質132之材料不同的蝕刻速率的材料。可使用CMP製程或類似者來去除第三層間介電質132及第一襯裡層130之材料，使得第三層間介電質132及第一襯裡層130之頂表面與第二層間介電質120、源極/汲極觸點128及閘極觸點126之頂表面齊平。
第25A圖至第40C圖例示在電晶體結構109上 形成前側互連結構及背側互連結構之中間步驟。前側互連結構及背側互連結構可各自包含導電特徵，這些導電特徵電連接至形成在電晶體結構109中的nano-FET。另外，如以上所述，背側通孔(例如，電源軌)可連接至長通道區50L及短通道區50S中的磊晶源極/汲極區106中之一或多者。這樣，可以選擇性地從磊晶源極/汲極區106省略前側源極/汲極觸點128。
在第25A圖至第25C圖中，在第二層間介電質120及第三層間介電質132上形成前側互連結構140。前側互連結構140可稱為前側互連結構，因為其形成在基板50之前側(例如，基板50在其上形成主動裝置的一側)上。前側互連結構140可包括形成在一或多個堆疊第一介電層144中的一或多層導電特徵142。堆疊第一介電層144中的每一者可包括介電材料，諸如低k介電材料、特低k(extra low-k，ELK)介電材料或類似者。第一介電層144可使用適當的製程(諸如CVD、ALD、PVD、PECVD或類似者)來沉積。
導電特徵142可包括導電接線及將導電接線的層互連起來的導電通孔。導電通孔可延伸穿過第一介電層144中的各別介電層，以在導電接線的層之間提供垂直連接。導電特徵142可經由任何可接受的製程(諸如鑲嵌製程、雙重鑲嵌製程或類似者)來形成。
在一些實施例中，導電特徵142可使用鑲嵌製程來形成，在鑲嵌製程中，利用光微影及蝕刻技術之組合對 各別第一介電層144進行圖案化以形成與導電特徵142期望圖案相對應的溝槽。可在溝槽中沉積可選的擴散障壁層及/或可選的黏合層，然後可用導電材料填充溝槽。用於障壁層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦或其他替代物。用於導電材料的合適材料包括銅、銀、金、鎢、鋁、其組合或類似者。在一實施例中，導電特徵142可藉由沉積銅或銅合金之晶種層，且使用電鍍填充溝槽來形成。可使用CMP製程或類似者來將過量導電材料自各別第一介電層144之表面去除，且對導電特徵142及第一介電層144之表面進行平坦化以用於後續處理。
第25A圖至第25C圖例示五層導電特徵142及第一介電層144。然而，應瞭解，前側互連結構140可包括任意數量的導電特徵142設置在任意數量的第一介電層144中。前側互連結構140可電連接至閘極觸點126及源極/汲極觸點128，以形成功能電路。在一些實施例中，由前側互連結構140形成的功能電路可包括邏輯電路、記憶體電路、影像感測器電路或類似者。
在第26A圖至第26C圖中，藉由第一接合層152A及第二接合層152B(統稱為接合層152)將載體基板150接合至前側互連結構140之頂表面。載體基板150可以是玻璃載體基板、陶瓷載體基板、晶圓(例如，矽晶圓)或類似者。載體基板150可在後續處理步驟期間及在完成裝置中提供結構支撐。
在一些實施例中，載體基板150可使用合適的技 術(諸如介電質對介電質接合或類似者)接合至前側互連結構140。介電質對介電質接合可包括在前側互連結構140上沉積第一接合層152A。在一些實施例中，第一接合層152A包括藉由CVD、ALD、PVD或類似者來沉積的氧化矽(例如，高密度電漿(high density plasma，HDP)氧化物或類似者)。第二接合層152B可以是在使用例如CVD、ALD、PVD、熱氧化或類似者進行接合之前形成在載體基板150表面上的氧化物層。其他合適的材料亦可用於第一接合層152A及第二接合層152B。
介電質對介電質接合可進一步包括向接合層152中之一或多者施加表面處理。表面處理可包括電漿處理。電漿處理可在真空環境中執行。在電漿處理之後，表面處理可進一步包括清潔製程(例如，用去離子水或類似者沖洗)，可向接合層152中之一或多者施加清潔製程。然後，使載體基板150與前側互連結構140對準，且使這二者彼此壓靠以啟動載體基板150至前側互連結構140之預接合。預接合可在室溫(例如，在約21℃與約25℃之間)下執行。在預接合之後，退火製程可藉由例如將前側互連結構140及載體基板150加熱至約170℃至約500℃之溫度來施加。
如第26A圖至第26C圖進一步所例示，在載體基板150接合至前側互連結構140之後，可翻轉裝置以使得基板50之背側面向上。基板50之背側可以是指與基板50之在其上形成主動裝置的前側的相對一側。
在第27A圖至第27C圖中，向基板50之背側施加減薄製程。減薄製程可包括平坦化製程(例如，機械研磨、CMP或類似者)、回蝕製程、其組合或類似者。減薄製程可曝露與前側互連結構140相對的第一磊晶材料102、鰭66及淺溝槽隔離區68的表面。另外，在減薄製程之後，基板50之一部分可保留在閘極結構(例如，閘極電極116及閘極介電層114)及奈米結構55之上。在減薄製程之後，基板50在閘極結構之上可具有範圍為約70nm至約150nm的厚度T1。可控制減薄製程後的基板50之厚度，以便控制隨後形成的背側通孔之長度。
在第28A圖至第28C圖中，在第27A圖至第27C圖所例示之結構之上形成第五圖案化遮罩154，且使用第五圖案化遮罩154作為遮罩對基板50、鰭66、第二磊晶材料104及磊晶源極/汲極區106進行蝕刻，以形成第六凹部156。可藉由使用旋轉塗佈或類似者沉積光阻層來形成第五圖案化遮罩154。然後，可藉由將光阻層曝露於圖案化能源(例如，圖案化光源)且對光阻層進行顯影，以去除光阻層之曝露或未曝露部分來圖案化光阻層，從而形成第五圖案化遮罩154。
然後，藉由蝕刻製程對由第五圖案化遮罩154曝露的基板50、鰭66、第二磊晶材料104及磊晶源極/汲極區106之部分進行蝕刻，以形成第六凹部156。蝕刻製程可使用選自但不限於氯基氣體及/或氟基氣體的處理氣體來執行。例如，蝕刻氣體可包括Cl2、BCl3、CH4、CF4、 CHF3、CH2F2、H2或其組合。可添加載體氣體，諸如Ar或He。在一些實施例中，將氧氣(O2)添加到蝕刻氣體中，以氧化基板50、鰭66、第二磊晶材料104及磊晶源極/汲極區106正被蝕刻的部分。蝕刻製程可包括電漿產生，且可施加偏壓電壓，使得蝕刻製程是各向異性的。偏壓電壓可為約100V至約300V。然後，可去除第五圖案化遮罩154。在蝕刻製程之後，基板50在長通道區50L中的閘極結構之上可具有範圍為約0.5nm至約20nm的厚度T2。可控制蝕刻製程之後的基板50在長通道區50L中的厚度，以便控制隨後形成的背側通孔之長度。第六凹部156可曝露第二磊晶材料104之背側表面及側壁。
習知製程可同時在長通道區50L及短通道區50S中蝕刻基板50。根據上述製程在長通道區50L中蝕刻基板50、第二磊晶材料104及磊晶源極/汲極區106，同時用第五圖案化遮罩154遮蔽短通道區50S，可防止長通道區50L中的磊晶源極/汲極區106被用於蝕刻基板50的製程損傷。這減少裝置缺陷且改良裝置性能。
在第29A圖至第29C圖中，在第六凹部156中形成第四層間介電質158，且在短通道區50S中蝕刻基板50以形成第七凹部160。第四層間介電質158可以是介電材料，諸如氮化矽、氧化矽、氧氮化矽、低k介電材料、此等材料之組合或類似者。第四層間介電質158可藉由諸如CVD、PVD、ALD、其組合或其多個或類似者的製程來沉積。在一些實施例中，第四層間介電質158是藉由 FCVD形成的可流動膜。在一些實施例中，第四層間介電質158由介電材料(諸如PSG、BSG、BPSG、USG或類似者)形成。在一些實施例中，第四層間介電質158可包含氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者。可使用CMP製程或類似者來去除第四層間介電質158之材料，使得第四層間介電質158之頂表面與淺溝槽隔離區68、第一磊晶材料102及基板50之頂表面齊平。第四層間介電質158可具有約5nm至約40nm的厚度。
然後，藉由蝕刻製程對短通道區50S中的基板50及鰭66之部分進行蝕刻，以形成第七凹部160。蝕刻製程可使用選自但不限於氯基氣體及/或氟基氣體的處理氣體來執行。例如，蝕刻氣體可包括Cl2、BCl3、CH4、CF4、CHF3、CH2F2、H2或其組合。可添加載體氣體，諸如Ar或He。在一些實施例中，將氧氣(O2)添加到蝕刻氣體中，以氧化基板50及鰭66正被蝕刻的部分。蝕刻製程可包括電漿產生，且可施加偏壓電壓，使得蝕刻製程是各向異性的。偏壓電壓可為約100V至約300V。如第29A圖至第29C圖所例示，可去除短通道區50S中的基板50 及鰭66。第七凹部160可曝露第一磊晶材料102之側壁及背側表面、第二磊晶材料104之側壁及背側表面、第一內間隔物98之背側表面及閘極介電層114之背側表面。
在第30A圖至第30C圖中，沿著短通道區50S中的第一磊晶材料102及第二磊晶材料104之側壁形成第三間隔物161。第三間隔物161可藉由在第29A圖至第29C圖所例示之結構之上沉積第三間隔物層(未單獨例示出)來形成。第三間隔物層可藉由CVD、ALD或類似者來沉積。第三間隔物層可由氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者形成。可選擇第三間隔物層之材料，以便保護第一磊晶材料102及第二磊晶材料104之側壁免受後續蝕刻製程(諸如下面關於第31A圖至第31C圖討論的蝕刻製程)影響。第三間隔物層可沉積至範圍為約1nm至約10nm的厚度。
然後，對第三間隔物層進行蝕刻，以形成第三間隔物161。第三間隔物層可使用合適的蝕刻製程來蝕刻，這些蝕刻製程諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、多個製程或其組合、或類似者。
在第31A圖至第31C圖中，對短通道區50S中未受第一磊晶材料102保護的第二磊晶材料104進行蝕刻，且去除第三間隔物161。第二磊晶材料104及第三間隔物161可藉由合適的蝕刻製程來蝕刻，這些蝕刻製程可以是各向同性蝕刻製程，諸如濕式蝕刻製程。用於蝕刻第二磊晶材料104的蝕刻製程可對第三間隔物161、磊晶源極/汲極區106、淺溝槽隔離區68、第四層間介電質158、第一磊晶材料102及閘極介電層114之材料具有高蝕刻選擇性。這樣，可在不顯著去除第三間隔物161、磊晶源極/汲極區106、淺溝槽隔離區68、第四層間介電質158、第一磊晶材料102及閘極介電層114之材料的情況下去除第二磊晶材料104。如第31B圖所例示，在一些實施例中，用於去除第二磊晶材料104的蝕刻製程可蝕刻磊晶源極/汲極區106之部分，使得磊晶源極/汲極區106之背側表面是凹的，且設置在閘極結構之背側表面下方。
用於蝕刻第三間隔物161的蝕刻製程可對第一磊晶材料102、第二磊晶材料104、磊晶源極/汲極區106、淺溝槽隔離區68、第四層間介電質158及閘極介電層114之材料具有高蝕刻選擇性。這樣，可在不顯著去除第一磊晶材料102、第二磊晶材料104、磊晶源極/汲極區106、淺溝槽隔離區68、第四層間介電質158及閘極介電層114之材料的情況下去除第三間隔物161。
在第32A圖至第32C圖中，在第七凹部160中填充第五層間介電質164。在一些實施例中，第五層間介 電質164是藉由FCVD形成的可流動膜。在一些實施例中，第五層間介電質164由介電材料(諸如PSG、BSG、BPSG、USG或類似者)形成，且可藉由任何合適的方法(諸如CVD、PECVD或類似者)來沉積。在一些實施例中，第五層間介電質164可包含氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者。在一些實施例中，在第五層間介電質164與淺溝槽隔離區68、閘極介電層114、第一磊晶材料102、第二磊晶材料104及磊晶源極/汲極區106之間設置第二襯裡層162。第二襯裡層162可包括介電材料，諸如氮化矽、氧化矽、氧氮化矽或類似者。在一些實施例中，第二襯裡層162可包括具有與上方的第五層間介電質164之材料不同的蝕刻速率的材料。可使用CMP製程或類似者來去除第五層間介電質164及第二襯裡層162之材料，使得第五層間介電質164及第二襯裡層162之頂表面與STI 68、第一磊晶材料102及第四層間介電質158之頂表面齊平。在一些實施例中，基板50與第四層間介電質158之高度之和可等於第五層間介電質164之高度。
在第33A圖至第33C圖中，對短通道區50S中 的第一磊晶材料102及第二磊晶材料104進行蝕刻，以形成曝露磊晶源極/汲極區106的第八凹部166。第一磊晶材料102及第二磊晶材料104可藉由合適的蝕刻製程(其可以是各向同性蝕刻製程，諸如濕式蝕刻製程)來蝕刻。用於蝕刻第一磊晶材料102及第二磊晶材料104的蝕刻製程可對第二襯裡層162、第五層間介電質164、淺溝槽隔離區68、第四層間介電質158及磊晶源極/汲極區106之材料具有高蝕刻選擇性。這樣，可在不顯著去除第二襯裡層162、第五層間介電質164、淺溝槽隔離區68、第四層間介電質158及磊晶源極/汲極區106之材料的情況下去除第一磊晶材料102及第二磊晶材料104。如第33B圖所例示，在一些實施例中，用於去除第一磊晶材料102及第二磊晶材料104的蝕刻製程可蝕刻磊晶源極/汲極區106的一部分，使得磊晶源極/汲極區106之背側表面是凹的且設置在閘極結構之背側表面下方。
在第34A圖至第34C圖中，在第33A圖至第33C圖所例示之結構之上形成第六圖案化遮罩168，且對長通道區50L中的第四層間介電質158進行蝕刻，以形成曝露磊晶源極/汲極區106的第九凹部170。可藉由使用旋轉塗佈或類似者沉積光阻層來形成第六圖案化遮罩168。然後，可藉由將光阻層曝露於圖案化能源(例如，圖案化光源)且對光阻層進行顯影，以去除光阻層之曝露或未曝露部分來圖案化光阻層，從而形成第六圖案化遮罩168。
然後，藉由蝕刻製程對被第六圖案化遮罩168曝 露的第四層間介電質158的部分進行蝕刻，以形成曝露長通道區50L中的磊晶源極/汲極區106的第九凹部170。第四層間介電質158可藉由合適的蝕刻製程來蝕刻，此蝕刻製程諸如各向異性蝕刻製程，各向異性蝕刻製程可包括RIE、NBE或類似者。第九凹部170可延伸穿過第四層間介電質158，且至少部分地延伸至磊晶源極/汲極區106中。例如，如第34B圖所例示，在一些實施例中，用於蝕刻第四層間介電質158的蝕刻製程可蝕刻磊晶源極/汲極區106之部分，使得磊晶源極/汲極區106之背側表面是凹的，且設置在閘極結構之背側表面下方。然後，可去除第六圖案化遮罩168。
在第35A圖至第35C圖中，在第八凹部166及第九凹部170中沉積第四間隔物172、背側磊晶材料174及犧牲層176。第四間隔物172沿著淺溝槽隔離區68、第八凹部166及第九凹部170中的第二襯裡層162及第四層間介電質158之側壁形成。第四間隔物172可藉由在第34A圖至第34C圖所例示之結構之上沉積第四間隔物層(未單獨例示出)來形成。第四間隔物層可藉由CVD、ALD或類似者來沉積。第四間隔物層可由氮化矽(SiN)、氧化矽(SiO)、矽化鉿(HfSi)、氧碳化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋯鋁(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、氧碳氮化矽 (SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、其組合或其多層或類似者形成。第四間隔物層可沉積至範圍為約1nm至約5nm的厚度。
然後，對第四間隔物層進行蝕刻以形成第四間隔物172。第四間隔物層可使用合適的蝕刻製程來蝕刻，這些蝕刻製程諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、多個製程或其組合、或類似者。
然後，在第八凹部166及第九凹部170中形成背側磊晶材料174。背側磊晶材料174可使用諸如CVD、ALD、VPE、MBE或類似者的製程磊晶生長在第八凹部166及第九凹部170中。背側磊晶材料174可包括任何可接受的材料，諸如矽、矽鍺、鍺、摻硼矽鍺或類似者。背側磊晶材料174可沉積至約5nm至約10nm的厚度。包括背側磊晶材料174可改良包括背側通孔的裝置之性能。
然後，在背側磊晶材料174之上形成犧牲層176。犧牲層176可由底部抗反射塗層(bottom anti-reflective coating，BARC)材料形成。在一些實施例中，犧牲層176可由例如介電質、有機材料或類似者形成，且可藉由例如旋轉塗佈、PECVD、CVD或類似者來形成。犧牲層176可形成至範圍為約5nm至約10nm的厚度。犧牲層176可在後續製程中用於加寬下面關於第36A圖至第36C圖描述的第八凹部166及第九凹部170， 且可沉積至所要厚度，以便控制加寬製程之後的第八凹部166及第九凹部170之形狀。
在第36A圖至第36C圖中，加寬第八凹部166及第九凹部170，去除犧牲層176，且在背側磊晶材料174之上形成第二矽化物區178。第八凹部166及第九凹部170可藉由合適的蝕刻製程(諸如各向同性蝕刻製程，其可以是濕式蝕刻製程)來加寬。蝕刻製程可對淺溝槽隔離區68、第四間隔物172、第四層間介電質158、第五層間介電質164及第二襯裡層162進行蝕刻。如第36B圖及第36C圖所例示，在蝕刻製程之後，第八凹部166及第九凹部170可具有朝向裝置之前側變窄的漸縮輪廓。第八凹部166之最大寬度對第八凹部166之最小寬度之比率可為約1.5至約1，且第九凹部170之最大寬度對第八凹部166之最小寬度之比率可為約1.5至約1。加寬第八凹部166及第九凹部170可減小隨後形成在第八凹部166及第九凹部170中的背側通孔之接觸電阻，且減小與背側通孔的接觸未對準的可能性。然後，可使用灰化製程或類似者來去除犧牲層176。
然後，在第八凹部166及第九凹部170中的背側磊晶材料174之上形成第二矽化物區178。在一些實施例中，第二矽化物區178藉由首先沉積能夠與下方的背側磊晶材料174之半導體材料(例如，矽、矽鍺、鍺或類似者)發生反應的金屬(未單獨例示出)以形成矽化物或鍺化物區來形成。金屬可包括如鎳、鈷、鈦、鉭、鉑、鎢、其他貴 金屬、其他耐火金屬、稀土金屬或其合金。金屬可沉積在背側磊晶材料174之曝露部分之上。然後，可執行熱退火製程以形成第二矽化物區178。然後，例如藉由蝕刻製程來去除所沉積之金屬之未反應部分。儘管第二矽化物區178稱為矽化物區，但第二矽化物區178可以是鍺化物區或鍺化矽區(例如，包括矽化物、鍺化物或其組合的區)。第二矽化物區178可具有約1nm至約10nm的厚度。在一些實施例中，n型區50N中的第二矽化物區178可包括矽化鈦(TiSi)、矽化鉻(CrSi)、矽化鉭(TaSi)、矽化鉬(MoSi)、矽化鋯(ZrSi)、矽化鉿(HfSi)、矽化鈧(ScSi)、矽化釔(YSi)、矽化鈥(HoSi)、矽化鋱(TbSi)、矽化釓(GdSi)、矽化鑥(LuSi)、矽化鏑(DySi)、矽化鉺(ErSi)、矽化鐿(YbSi)、其組合或類似者。在一些實施例中，p型區50P中的第二矽化物區178可包括矽化鎳(NiSi)、矽化鈷(CoSi)、矽化錳(MnSi)、矽化鎢(WSi)、矽化鐵(FeSi)、矽化銠(RhSi)、矽化鈀(PdSi)、矽化釕(RuSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鋨(OsSi)、其組合或類似者。
在第37A圖至第37F圖中，在第八凹部166及第九凹部170中形成背側通孔180。背側通孔180可包括一或多層(諸如障壁層、擴散層)及填充材料。背側通孔可透過第二矽化物區178及背側磊晶材料174電耦合至磊晶源極/汲極區106。背側通孔180可包括鎢(W)、釕(Ru)、鈷(Co)、銅(Cn)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮 化鉭(TaN)、鉬(Mo)、鎳(Ni)、其組合或類似者。可執行平坦化製程(諸如CMP)以將過量材料自淺溝槽隔離區68、第四層間介電質158、第五層間介電質164及第二襯裡層162之表面去除。
如第37B圖及第37C圖所例示，短通道區50S中的背側通孔180可具有比長通道區50L中的背側通孔180大的長度。例如，短通道區50S中的背側通孔180可具有約25nm至約45nm的長度L1，長通道區50L中的背側通孔180可具有約15nm至約35nm的長度L2，且長度L1對長度L2之比率可為約1至約1.7。長度L1與長度L2之間的差值可等於保留在長通道區50L中的閘極介電層114之上的基板50之厚度。
習知裝置在長通道區中可能不包括背側通孔。在長通道區50L中包括背側通孔180可減少短通道區50S與長通道區50L之間的深度負荷，這允許在短通道區50S中提供較短的背側通孔180，這改良短通道裝置性能。在長通道區50L中設置背側通孔180進一步允許在長通道區50L提供更多數目的裝置且改良長通道裝置性能。
第37D圖至第37F圖例示根據各種實施例的背側通孔180。在第37D圖所例示之實施例中，不執行上面關於第36A圖至第36C圖描述的製程來加寬第八凹部166及第九凹部170。因此，背側通孔180具有垂直側壁。在不加寬第八凹部166及第九凹部170的情況下形成背側通孔180減少了形成背側通孔180所需的步驟數量，減少成 本並增加產量。
在第37E圖所例示之實施例中，不執行上面關於第35A圖至第35C圖描述的製程來形成背側磊晶材料174。因此，第二矽化物區178形成為與磊晶源極/汲極區106接觸。在沒有形成背側磊晶材料174的情況下形成背側通孔180減少了形成背側通孔180所需的步驟數量，減少成本且增加產量。
在第37F圖所例示之實施例中，上面關於第28A圖至第28C圖描述的蝕刻基板50及磊晶源極/汲極區106的製程繼續蝕刻基板50及磊晶源極/汲極區106，直到曝露閘極介電層114為止。後續製程可與上面描述的那些製程相同或類似。這導致長通道區50L及短通道區50S中的背側通孔180具有相同的長度。此外，因為基板50之厚度減少或基板50被去除，閘極洩漏及電容可減少，從而改良裝置性能。
在第38A圖至第38C圖中，在淺溝槽隔離區68、第四層間介電質158、第五層間介電質164、第二襯裡層162及背側通孔180之上形成導電接線186及第二介電層184。第二介電層184可類似於第二層間介電質120。例如，第二介電層184可由與第二層間介電質120類似的材料且使用與其類似的製程形成。
導電接線186形成在第二介電層184中。導電接線186可稱為電源軌。形成導電接線186可包括使用例如光微影及蝕刻製程之組合在第二介電層184中圖案化凹部。 第二介電層184中凹部之圖案可對應於導電接線186之圖案。然後，藉由在凹部中沉積導電材料來形成導電接線186。在一些實施例中，導電接線186可包括電源軌，此電源軌包括金屬層，此金屬層可以是單層或包含由不同材料形成的複數個子層的複合層。在一些實施例中，導電接線186包括銅、鋁、鈷、鎢、鈦、鉭、釕或類似者。可在用導電材料填充凹部之前沉積可選的擴散障壁層及/或可選的黏合層。用於障壁層/或黏合層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦或類似者。導電接線186可使用例如CVD、ALD、PVD、電鍍或類似者來形成。導電接線186穿過背側通孔180物理及電耦合至磊晶源極/汲極區106。可執行平坦化製程(例如，CMP、研磨、回蝕或類似者)以去除形成在第二介電層184之上的導電接線186之過量部分。
在一些實施例中，導電接線186是電源軌，這些電源軌是將磊晶源極/汲極區106電連接至參考電壓、供應電壓或類似者的導電接線。藉由將電源軌放置在所得半導體晶粒之背側上而非半導體晶粒之前側，可達成諸多優點。例如，可增加nano-FET之閘極密度及/或前側互連結構140之互連密度。另外，半導體晶粒之背側可容納更寬的電源軌，從而減小電阻且增加向nano-FET的電力輸送效率。例如，導電接線186之寬度可為前側互連結構140之第一層導電接線(例如，第38A圖至第38C圖所例示之導電特徵142)之寬度的至少二倍。
在第39A圖至第39C圖中，在第二介電層184及導電接線186之上形成背側互連結構192之剩餘部分。背側互連結構192之剩餘部分可包括形成在第三介電層188中的導電特徵190。背側互連結構192可包括淺溝槽隔離區68、第四層間介電質158、第五層間介電質164、第二襯裡層162、背側磊晶材料174、第二矽化物區178、背側通孔180、導電接線186、第二介電層184、導電特徵190及第三介電層188。背側互連結構192之剩餘部分可類似於前側互連結構140。例如，背側互連結構192可包括與前側互連結構140類似的材料，且可使用與其類似的製程來形成。特別地，背側互連結構192可包含形成在第三介電層188中的導電特徵190之堆疊層。導電特徵190可包括佈線接線(例如，用於隨後形成的觸點墊及外部連接器之間的佈線)。可進一步對導電特徵190進行圖案化，以包括一或多個嵌入式被動裝置，諸如電阻器、電容器、感應器或類似者。嵌入式被動裝置可與導電接線186(例如，電源軌)集成，以在nano-FET之背側上提供電路(例如，電源電路)。
在第40A圖至第40C圖中，在背側互連結構192之上形成鈍化層194、凸塊下金屬層(UBM)196及外部連接器198。鈍化層194可包括聚合物，諸如PBO、聚醯亞胺、BCB或類似者。替代地，鈍化層194可包括非有機介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似者。鈍化層194可藉由例如CVD、PVD、ALD或類 似者來沉積。
形成凸塊下金屬層196穿過鈍化層194到背側互連結構192中的導電特徵190，且形成外部連接器198在凸塊下金屬層196上。凸塊下金屬層196可包括藉由電鍍製程或類似製程形成的一或多層銅、鎳、金或類似者。外部連接器198(例如，焊球)形成在凸塊下金屬層196上。外部連接器198之形成可包括將焊球放置在凸塊下金屬層196之曝露部分上，然後對焊球進行回流(reflowing)。在替代實施例中，外部連接器198之形成包括執行電鍍步驟，以在最頂導電特徵190之上形成焊料區，然後對焊料區進行回流。凸塊下金屬層196及外部連接器198可用於提供至其他電氣組件的輸入/輸出連接，這些電氣組件諸如其他裝置晶粒、重分佈結構、印刷電路板(printed circuit board，PCB)、主機板或類似者。凸塊下金屬層196及外部連接器198亦可稱為背側輸入/輸出墊，該些背側輸入/輸出墊可提供至上面描述的nano-FET的信號、供應電壓及/或通地連接。
實施例可達成各種優點。例如，在長通道區50L中包括背側通孔180允許增加長通道區50L中的裝置密度，並改良長通道區50L中的裝置性能。另外，在長通道區50L及短通道區50S二者中包括背側通孔180減少長通道區50L與短通道區50S之間的深度負荷，這減少裝置缺陷。減少的深度負荷亦允許在短通道區50S中包括較短背側通孔180，這改良裝置性能。
根據一實施例，一種半導體裝置包括第一電晶體結構；與第一電晶體結構相鄰的第二電晶體結構；位於第一電晶體結構及第二電晶體結構前側上的第一互連結構；及位於第一電晶體結構及第二電晶體結構之背側上的第二互連結構。第二互連結構包括第一介電層，第一介電層位於第一電晶體結構之背側上；第二介電層，第二介電層位於第二電晶體結構之背側上；第一觸點，第一觸點延伸穿過第一介電層且電耦合至第一電晶體結構之第一源極/汲極區；及第二觸點，第二觸點延伸穿過第二介電層且電耦合至第二電晶體結構之第二源極/汲極區，第二觸點具有小於第一觸點之第一長度的第二長度。在一實施例中，第一電晶體結構具有第一通道長度，第二電晶體結構具有第二通道長度，且第二通道長度大於第一通道長度。在一實施例中，第二互連結構進一步包括第一基板，第一基板位於第二介電層與第二電晶體結構之間。在一實施例中，第一基板具有自0.5nm至20nm的厚度。在一實施例中，第一長度等於第二長度與第一基板之厚度之和。在一實施例中，半導體裝置進一步包括磊晶材料，磊晶材料位於第一源極/汲極區之背側表面之上；及矽化物，矽化物位於磊晶材料之背側表面之上，磊晶材料及矽化物位於第一源極/汲極區與第一觸點之間。在一實施例中，第一觸點之背側表面、第二觸點之一背側表面、第一介電層之背側表面及第二介電層之背側表面彼此齊平。
根據另一個實施例，一種半導體裝置包括第一電晶 體結構，第一電晶體結構包括第一奈米結構、圍繞第一奈米結構的第一閘極結構、及與第一閘極結構相鄰的第一源極/汲極區，第一電晶體結構具有第一通道長度；第二電晶體結構與第一電晶體結構相鄰，第二電晶體結構包括第二奈米結構、圍繞第二奈米結構的第二閘極結構、及與第二閘極結構相鄰的第二源極/汲極區，第二電晶體結構具有大於第一通道長度的第二通道長度；第一互連結構位於第一電晶體結構及第二電晶體結構之前側上；及第二互連結構，位於第一電晶體結構及第二電晶體結構背側上。第二互連結構包括第一介電層，位於第一電晶體結構之背側上；第一基板，位於第二電晶體結構之背側上；及第二介電層，位於第一基板背側上，第一基板與第二介電層之高度等於第一介電層之高度。在一實施例中，半導體裝置進一步包括第一觸點，第一觸點延伸穿過第一介電層且電耦合至第一源極/汲極區；及第二觸點，第二觸點延伸穿過第二介電層且電耦合至第二源極/汲極區，第二觸點具有小於第一觸點之高度的高度。在一實施例中，第二互連結構進一步包括第一矽化物，第一矽化物與第一源極/汲極區之背側物理接觸，且第一觸點與第一矽化物之背側物理接觸。在一實施例中，第二互連結構進一步包括磊晶材料，磊晶材料與第一源極/汲極區之背側物理接觸；及矽化物，矽化物與磊晶材料之背側物理接觸，第一觸點與矽化物之背側物理接觸。在一實施例中，第一觸點具有垂直側壁，垂直側壁自第一源極/汲極區延伸以與第一介電層之背側齊平。在一實 施例中，第一觸點具有漸縮側壁，漸縮側壁隨著漸縮側壁朝向第一介電層之背側延伸而變寬。在一實施例中，半導體裝置進一步包括第一間隔物，第一間隔物位於第一觸點與第一介電層之間；及第二間隔物，第二間隔物位於第二觸點與第二介電層之間，第一間隔物及第二間隔物包括氮化矽。
根據又一個實施例，一種形成半導體裝置的方法包括在半導體基板上形成第一電晶體結構及第二電晶體結構；對半導體基板進行減薄以曝露第一電晶體結構之第一源極/汲極區，同時遮蔽第二電晶體結構之上的半導體基板；在第一電晶體結構及半導體基板之上形成第一介電層；去除第二電晶體結構之上的半導體基板以曝露第二電晶體結構之第二閘極結構；在第二電晶體結構之上形成第二介電層；形成延伸穿過第一介電層且耦合至第一源極/汲極區的第一觸點；及形成延伸穿過第二介電層且耦合至第二電晶體結構之第二源極/汲極區的第二觸點，第二觸點具有大於第一觸點的長度。在一實施例中，第二電晶體結構具有小於第一電晶體結構之第一通道長度的第二通道長度。在一實施例中，形成第一觸點包括在第一介電層及第二介電層之上形成第圖案化光阻；及使用第一圖案化光阻作為遮罩對第一介電層進行蝕刻以形成曝露第一源極/汲極區的第一凹部。在一實施例中，形成第二觸點包括對第一半導體材料進行蝕刻以曝露第二源極/汲極區之上的第二半導體材料；及對第二半導體材料進行蝕刻以形成曝露第二源極/汲 極區的第二凹部，第一半導體材料及第二半導體材料在形成第二介電層後被蝕刻，第二源極/汲極區包括與第一半導體材料及第二半導體材料不同的材料。在一實施例中，第二源極/汲極區包括具有自6 x 1020原子/cm3至10 x 1020原子/cm3的硼濃度的摻硼矽鍺，第一半導體材料包括矽鍺，且第二半導體材料包括具有自2 x 1020原子/cm3至5 x 1020原子/cm3的硼濃度的摻硼矽鍺。在一實施例中，方法進一步包括在第一凹部及第二凹部中沉積犧牲材料；及在沉積犧牲材料之後，加寬第一凹部及第二凹部以使得第一凹部及第二凹部具有漸縮輪廓。
前述內容概括了若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露實施例之態樣。熟習此項技術者應瞭解，他們可容易地將本揭露實施例用作設計或修改用於實施相同目的及/或達成本揭露實施例所介紹之實施例的優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造不脫離本揭露實施例之精神及範疇，且他們可在不脫離本揭露實施例之精神及範疇的情況下在本揭露實施例中作出各種改變、替換及變更。
54A,54B,54C:第二奈米結構
68:淺溝槽隔離區
114:閘極介電層
116:閘極電極
118:閘極遮罩
120:第二層間介電質
126:閘極觸點
140:前側互連結構
142:導電特徵
144:第一介電層
150:載體基板
152:接合層
152A:第一接合層
152B:第二接合層
162:第二襯裡層
164:第五層間介電質
184:第二介電層
186:導電接線
188:第三介電層
190:導電特徵
192:背側互連結構
194:鈍化層
196:凸塊下金屬層
198:外部連接器

Claims (10)

  1. 一種半導體裝置，包含：一第一電晶體結構；一第二電晶體結構，該第二電晶體結構與該第一電晶體結構相鄰；一第一互連結構，該第一互連結構位於該第一電晶體結構及該第二電晶體結構之一前側上；及一第二互連結構，該第二互連結構位於該第一電晶體結構及該第二電晶體結構之一背側上，該第二互連結構包含：一第一介電層，該第一介電層位於該第一電晶體結構之該背側上；一第二介電層，該第二介電層位於該第二電晶體結構之該背側上；一第一觸點，該第一觸點延伸穿過該第一介電層且電耦合至該第一電晶體結構之一第一源極/汲極區；及一第二觸點，該第二觸點延伸穿過該第二介電層且電耦合至該第二電晶體結構之一第二源極/汲極區，該第二觸點具有一第二長度小於該第一觸點之一第一長度。
  2. 如請求項1所述之半導體裝置，其中該第一電晶體結構具有一第一通道長度，其中該第二電晶體結構具有一第二通道長度，且其中該第二通道長度大於該第一通道長度。
  3. 如請求項1所述之半導體裝置，其中該第二互連結構進一步包含一第一基板，該第一基板位於該第二介電層與該第二電晶體結構之間。
  4. 如請求項1所述之半導體裝置，進一步包含：一磊晶材料，該磊晶材料位於該第一源極/汲極區之一背側表面之上；及一矽化物，該矽化物位於該磊晶材料之一背側表面之上，其中該磊晶材料及該矽化物位於該第一源極/汲極區與該第一觸點之間。
  5. 一種半導體裝置，包含：一第一電晶體結構，該第一電晶體結構包含一第一奈米結構、圍繞該第一奈米結構的一第一閘極結構、及與該第一閘極結構相鄰的一第一源極/汲極區，該第一電晶體結構具有一第一通道長度；一第二電晶體結構，該第二電晶體結構與該第一電晶體結構相鄰，該第二電晶體結構包含一第二奈米結構、圍繞該第二奈米結構的一第二閘極結構、及與該第二閘極結構相鄰的一第二源極/汲極區，該第二電晶體結構具有一第二通道長度大於該第一通道長度；一第一互連結構，該第一互連結構位於該第一電晶體結構及該第二電晶體結構之一前側上；及 一第二互連結構，該第二互連結構位於該第一電晶體結構及該第二電晶體結構之一背側上，該第二互連結構包含：一第一介電層，該第一介電層位於該第一電晶體結構之該背側上；一第一基板，該第一基板位於該第二電晶體結構之該背側上；及一第二介電層，該第二介電層位於該第一基板之一背側上，該第一基板與該第二介電層之一高度等於該第一介電層之一高度。
  6. 如請求項5所述之半導體裝置，進一步包含：一第一觸點，該第一觸點延伸穿過該第一介電層且電耦合至該第一源極/汲極區；及一第二觸點，該第二觸點延伸穿過該第二介電層且電耦合至該第二源極/汲極區，該第二觸點具有一高度小於該第一觸點之一高度。
  7. 如請求項6所述之半導體裝置，其中該第二互連結構進一步包含一第一矽化物，該第一矽化物與該第一源極/汲極區之一背側物理接觸，且其中該第一觸點與該第一矽化物之一背側物理接觸。
  8. 一種形成半導體裝置的方法，包含以下步驟： 在一半導體基板上形成一第一電晶體結構及一第二電晶體結構；對該半導體基板進行減薄以曝露該第一電晶體結構之一第一源極/汲極區，同時遮蔽該第二電晶體結構之上的該半導體基板；在該第一電晶體結構及該半導體基板之上形成一第一介電層；去除該第二電晶體結構之上的該半導體基板以曝露該第二電晶體結構之一第二閘極結構；在該第二電晶體結構之上形成一第二介電層；形成延伸穿過該第一介電層且耦合至該第一源極/汲極區的一第一觸點；及形成延伸穿過該第二介電層且耦合至該第二電晶體結構之一第二源極/汲極區的一第二觸點，該第二觸點具有一長度大於該第一觸點。
  9. 如請求項8所述之方法，其中形成該第一觸點之步驟包含以下步驟：在該第一介電層及該第二介電層之上形成一第一圖案化光阻；及使用該第一圖案化光阻作為一遮罩對該第一介電層進行蝕刻以形成曝露該第一源極/汲極區的一第一凹部。
  10. 如請求項9所述之方法，其中形成該第二觸 點之步驟包含以下步驟：對一第一半導體材料進行蝕刻以曝露該第二源極/汲極區之上的一第二半導體材料；及對該第二半導體材料進行蝕刻以形成曝露該第二源極/汲極區的一第二凹部，其中該第一半導體材料及該第二半導體材料在形成該第二介電層後被蝕刻，其中該第二源極/汲極區包含與該第一半導體材料及該第二半導體材料不同的一材料。
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