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TW202143423A - 半導體元件及其形成方法 - Google Patents

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TW202143423A
TW202143423A TW110102702A TW110102702A TW202143423A TW 202143423 A TW202143423 A TW 202143423A TW 110102702 A TW110102702 A TW 110102702A TW 110102702 A TW110102702 A TW 110102702A TW 202143423 A TW202143423 A TW 202143423A
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TW
Taiwan
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layer
wire
dielectric layer
dielectric
transistor structure
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TW110102702A
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English (en)
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TWI751896B (zh
Inventor
黃禹軒
陳豪育
蔡慶威
程冠倫
陳重輝
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/004,768 external-priority patent/US11450600B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202143423A publication Critical patent/TW202143423A/zh
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    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
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Abstract

揭示了在半導體元件的背側上形成的互連結構中形成去耦合電容器的方法及包括去耦合電容器的半導體元件。在一實施例中，一種元件包括：元件層，包括第一電晶體；第一互連結構，在元件層的前側上；第二互連結構，在元件層的背側上，第二互連結構包括在元件層的背側上的第一介電層；觸點，穿過第一介電層延伸到第一電晶體的源極/汲極區域；第一導電層，包括經由觸點電性連接到第一電晶體的源極/汲極區域的第一導線；以及第二介電層，在第一導線附近，第二介電層包括介電常數值大於7.0的材料，第一去耦合電容器包括第一導線及第二介電層。

Description

具有去耦合電容器的半導體元件
無
半導體元件在各種電子應用中使用，諸如，例如，個人電腦、行動電話、數位攝影機、及其他電子設備。通常藉由在半導體基板上方依序沉積材料的絕緣或介電層、導電層、及半導體層而製造半導體元件，並且使用微影術圖案化各種材料層以在其上形成電路部件及元件。
半導體工業藉由持續減小最小特徵大小來持續改進各種電子部件（例如，電晶體、二極體、電阻器、電容器等等）的整合密度，其允許將更多部件整合到給定區域中。然而，隨著最小特徵大小減小，產生額外問題，此等問題應當被解決。
無
以下揭示內容提供許多不同實施例或實例，以便實施本揭示內容的不同特徵。下文描述部件及佈置的具體實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複是出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語（諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者）來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中元件的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向）且由此可同樣地解讀本文所使用的空間相對性描述詞。
各個實施例提供了用於在半導體元件中形成去耦合電容器的方法及包括去耦合電容器的半導體元件。在一些實施例中，去耦合電容器可形成在包括半導體元件的半導體晶片的背側上的互連結構中。背側互連結構可為電力供應線及電性接地線路由，並且去耦合電容器可藉由用高介電常數介電材料或類似者填充在電力供應線與電性接地線之間的空間來形成。在一些實施例中，去耦合電容器亦可在半導體晶片的前側上的互連結構中形成。去耦合電容器可穩定電力供應線及電性接地線，從而導致改進的元件效能。此外，經由背側互連結構路由電力供應線及電性接地線並且在背側互連結構中形成去耦合電容器可減小用於形成去耦合電容器的面積，此舉增加了元件密度。形成包括高介電常數介電材料（例如，具有大於約7.0的介電常數值的介電材料）的去耦合電容器允許去耦合電容器保持較大電荷，同時最小化去耦合電容器的大小。
本文論述的一些實施例在包括奈米-FET的晶粒的上下文中描述。然而，各個實施例可應用於包括替代奈米-FET或與奈米-FET結合的其他類型的電晶體（例如，鰭式場效電晶體(FinFET)、平面電晶體、或類似者）的晶粒。
第1圖根據一些實施例示出了三維視圖中的奈米-FET（例如，奈米線FET、奈米薄片FET、或類似者）的實例。奈米-FET包含在基板50（例如，半導體基板）上的鰭66上方的奈米結構55（例如，奈米薄片、奈米線、或類似者），其中奈米結構55用作奈米-FET的通道區域。奈米結構55可包括p型奈米結構、n型奈米結構、或其組合。淺溝槽隔離(STI)區域68在相鄰鰭66之間設置，此等鰭可在相鄰STI區域68之上並且從相鄰STI區域68之間突起。儘管將STI區域68描述/示出為與基板50分離，如本文所使用，術語「基板」可指單獨的半導體基板或半導體基板與STI區域的組合。此外，儘管將鰭66的底部示出為與基板50單一連續的材料，鰭66及/或基板50的底部可包含單種材料或複數種材料。在此上下文中，鰭66指在相鄰STI區域68之間延伸的部分。
閘極介電層100在鰭66的頂表面上方並且沿著奈米結構55的頂表面、側壁、及底表面。閘電極102在閘極介電層100上方。磊晶源極/汲極區域92在閘極介電層100及閘電極102的相對側面上的鰭66上設置。
第1圖進一步示出了在後續圖式中使用的參考橫截面。橫截面A-A’沿著閘電極102的縱軸，並且例如，在與奈米-FET的磊晶源極/汲極區域92之間的電流方向垂直的方向上。橫截面B-B’與橫截面A-A’平行並且穿過多個奈米-FET的磊晶源極/汲極區域92延伸。橫截面C-C’垂直於橫截面A-A’且平行於奈米-FET的鰭66的縱軸，並且例如，在奈米-FET的磊晶源極/汲極區域92之間的電流的方向上。為了清楚，後續圖式參考此等參考橫截面。
本文論述的一些實施例在使用閘極在後製程(gate-last process)形成的奈米-FET的上下文中論述。在其他實施例中，可使用閘極在先製程(gate-first process)。此外，一些實施例期望在平面元件（諸如平面FET）中或在鰭式場效電晶體(FinFET)中使用的態樣。
第2圖直至第29C圖是根據一些實施例的在製造奈米-FET時的中間階段的橫截面圖。第2圖直至第5圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、及第29A圖示出了在第1圖中示出的參考橫截面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、及第29B圖示出了在第1圖中示出的參考橫截面B-B’。第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第11D圖、第12C圖、第12E圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第27D圖、第28C圖、第28E圖、第28F圖、第28G圖、第28I圖、及第29C圖示出了在第1圖中示出的參考橫截面C-C’。
在第2圖中，提供了基板50。基板50可以是半導體基板，諸如塊狀半導體、絕緣體上半導體(SOI)基板、或類似者，此半導體基板可以是摻雜（例如，用p型或n型摻雜劑）或未摻雜的。基板50可以是晶圓，諸如矽晶圓。大體上，SOI基板為在絕緣體層上形成的半導體材料層。絕緣體層可是例如埋入的氧化物(BOX)層、氧化矽層或類似者。在基板（通常為矽或玻璃基板）上提供絕緣體層。亦可使用其他基板，諸如多層或梯度基板(gradient substrate)。在一些實施例中，基板50的半導體材料包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括鍺矽、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可以用於形成n型元件，諸如NMOS電晶體，例如，n型奈米-FET，並且p型區域50P可以用於形成p型元件，諸如PMOS電晶體，例如，p型奈米-FET。n型區域50N可與p型區域50P實體分離（如由分隔符號20示出），並且任何數量的元件特徵（例如，其他主動元件、摻雜區域、隔離結構等等）可在n型區域50N與p型區域50P之間設置。儘管示出了一個n型區域50N及一個p型區域50P，可提供任何數量的n型區域50N及p型區域50P。
另外，在第2圖中，多層堆疊64在基板50上方形成。多層堆疊64包括第一半導體層51A-51C（統稱為第一半導體層51）及第二半導體層53A-53C（統稱為第二半導體層53）的交替層。出於說明目的並且如下文更詳細論述，將移除第一半導體層51，並且將圖案化第二半導體層53以在n型區域50N及p型區域50P中形成奈米-FET的通道區域。然而，在一些實施例中，可移除第一半導體層51且第二半導體層53可經圖案化為在n型區域50N中形成奈米-FET的通道區域，並且可移除第二半導體層53且第一半導體層51可經圖案化為在p型區域50P中形成奈米-FET的通道區域。在一些實施例中，可移除第二半導體層53且第一半導體層51可經圖案化為在n型區域50N中形成奈米-FET的通道區域，並且可移除第一半導體層51且第二半導體層53可經圖案化為在p型區域50P中形成奈米-FET的通道區域。在一些實施例中，可移除第二半導體層53且第一半導體層51可經圖案化為在n型區域50N及p型區域50P兩者中形成奈米-FET的通道區域。
出於說明目的，將多層堆疊64示出為包括第一半導體層51及第二半導體層53的每一者的三層。在一些實施例中，多層堆疊64可包括任何數量的第一半導體層51及第二半導體層53。多層堆疊64的每層可使用諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)、或類似者的製程來磊晶生長。在各個實施例中，第一半導體層51可由適用於p型奈米-FET的第一半導體材料（諸如鍺矽或類似者）形成，並且第二半導體層53可由適用於n型奈米-FET的第二半導體材料（諸如矽、碳矽、或類似者）形成。出於說明目的，將多層堆疊64示出為具有適用於p型奈米-FET的最底部半導體層。在一些實施例中，可形成多層堆疊64使得最低層是適用於n型奈米-FET的半導體層。
第一半導體材料及第二半導體材料可以是具有對彼此高蝕刻選擇性的材料。因此，可移除第一半導體材料的第一半導體層51而不顯著移除第二半導體材料的第二半導體層53，由此允許圖案化第二半導體層53以形成奈米-FET的通道區域。類似地，在其中移除第二半導體層53並且第一半導體層51經圖案化為形成通道區域的實施例中，可移除第二半導體材料的第二半導體層53而不顯著移除第一半導體材料的第一半導體層51，由此允許圖案化第一半導體層51以形成奈米-FET的通道區域。
現參見第3圖，根據一些實施例，鰭66形成在基板50中，並且奈米結構55形成在多層堆疊64中。在一些實施例中，奈米結構55及鰭66可藉由在多層堆疊64及基板50中蝕刻溝槽來分別在多層堆疊64及基板50中形成。蝕刻可以是任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可是各向異性的。藉由蝕刻多層堆疊64來形成奈米結構55可進一步由第一半導體層51定義第一奈米結構52A-52C（統稱為第一奈米結構52），並且由第二半導體層53定義第二奈米結構54A-54C（統稱為第二奈米結構54）。第一奈米結構52及第二奈米結構54可統稱為奈米結構55。
鰭66及奈米結構55可藉由任何適宜方法圖案化。例如，鰭66及奈米結構55可使用一或多個光微影製程（包括雙圖案化或多圖案化製程）來圖案化。大體上，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可原本使用單個、直接光微影製程獲得的節距相比較小的節距的圖案。例如，在一個實施例中，犧牲層在基板上方形成並且使用光微影製程圖案化。間隔件(spacer)使用自對準製程在圖案化的犧牲層旁邊形成。隨後移除犧牲層，並且可隨後使用剩餘間隔件來圖案化鰭66。
出於說明目的，第3圖示出了具有實質上相等寬度的n型區域50N及p型區域50P中的鰭66。在一些實施例中，n型區域50N中的鰭66的寬度可大於或薄於p型區域50P中的鰭66。另外，儘管將鰭66及奈米結構55的每一者示出為具有恆定寬度，在其他實施例中，鰭66及/或奈米結構55可具有漸縮(tapered)側壁，使得鰭66及/或奈米結構55的每一者的寬度在朝向基板50的方向上持續增加。在此種實施例中，奈米結構55的每一者可具有不同寬度，並且形狀為梯形。
在第4圖中，淺溝槽隔離(STI)區域68在鰭66附近形成。STI區域68可藉由在基板50、鰭66、及奈米結構55上方，並且在相鄰鰭66之間沉積絕緣材料來形成。絕緣材料可是氧化物，諸如氧化矽、氮化物、類似者、或其組合，並且可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FCVD)、類似者、或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在所示出的實施例中，絕緣材料是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可執行退火製程。在一實施例中，絕緣材料形成為使得過量絕緣材料覆蓋奈米結構55。儘管將絕緣材料示出為單層，但一些實施例可利用多層。例如，在一些實施例中，襯墊（未分開示出）可首先沿著基板50、鰭66、及奈米結構55的表面形成。其後，填充材料（諸如上文論述的彼等）可在襯墊上方形成。
移除製程隨後應用到絕緣材料以移除奈米結構55上方的過量絕緣材料。在一些實施例中，可利用平坦化製程，諸如化學機械拋光(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者。平坦化製程暴露出奈米結構55，使得在完成平坦化製程之後奈米結構55及絕緣材料的頂表面齊平。
絕緣材料隨後經凹陷以形成STI區域68。絕緣材料經凹陷為使得n型區域50N及p型區域50P中的鰭66的上部從相鄰STI區域68之間突起。另外，STI區域68的頂表面可具有所示出的平坦表面、凸面、凹面（諸如表面凹陷）、或其組合。STI區域68的頂表面可藉由適當蝕刻形成為平坦、凸起、及/或凹入。STI區域68可使用可接受的蝕刻製程凹陷，諸如對絕緣材料的材料具有選擇性的蝕刻製程（例如，與鰭66及奈米結構55的材料相比以較快的速率蝕刻絕緣材料的材料）。例如，可使用例如使用稀釋的氫氟酸(dilute hydrofluoric，dHF)的氧化物移除。
上文關於第2圖直至第4圖描述的製程僅是可如何形成鰭66及奈米結構55的一個實例。在一些實施例中，鰭66及/或奈米結構55可使用遮罩及磊晶生長製程形成。例如，介電層可以在基板50的頂表面上方形成，並且溝槽可以穿過介電層蝕刻以暴露下層基板50。磊晶結構可以在溝槽中磊晶生長，並且介電層可以凹陷為使得磊晶結構從介電層突起以形成鰭66及/或奈米結構55。磊晶結構可包含上文論述的交替半導體材料，諸如第一半導體材料及第二半導體材料。在其中磊晶生長磊晶結構的一些實施例中，磊晶生長的材料可在生長期間原位摻雜，儘管可一起使用原位及佈植摻雜，此舉可在佈植之前及/或佈植之後避免。
此外，僅出於說明目的，本文將第一半導體層51（及所得的第一奈米結構52）及第二半導體層53（及所得的第二奈米結構54）示出並且論述為在p型區域50P及n型區域50N中包含相同材料。因此，在一些實施例中，第一半導體層51及第二半導體層53的一者或兩者可是不同材料或以不同次序在p型區域50P及n型區域50N中形成。
另外，在第4圖中，適當井（未分開示出）可在鰭66、奈米結構55、及/或STI區域68中形成。在具有不同井類型的實施例中，用於n型區域50N及p型區域50P的不同佈植步驟可使用光阻劑或其他遮罩（未分開示出）實現。例如，光阻劑可在n型區域50N及p型區域50P中的鰭66及STI區域68上方形成。光阻劑經圖案化以暴露p型區域50P。光阻劑可以藉由使用旋塗技術形成，並且可以使用可接受的光微影技術圖案化。一旦圖案化光阻劑，n型雜質佈植在p型區域50P中執行，並且光阻劑可用作遮罩以實質上防止將n型雜質佈植到n型區域50N中。n型雜質可是在區域中佈植達從約1013 原子/cm3 至約1014 原子/cm3 的範圍中的濃度的磷、砷、銻、或類似者。在佈植之後，移除光阻劑，諸如藉由可接受的灰化製程(ashing process)。
在佈植p型區域50P之後或之前，光阻劑或其他遮罩（未分開示出）在p型區域50P及n型區域50N中的鰭66、奈米結構55、及STI區域68上方形成。光阻劑經圖案化以暴露n型區域50N。光阻劑可藉由使用旋塗技術形成，並且可以使用可接受的光微影技術來圖案化。一旦圖案化光阻劑，p型雜質佈植可在n型區域50N中執行，並且光阻劑可用作遮罩以實質上防止將p型雜質佈植到p型區域50P中。p型雜質可是在區域中佈植達約1013 原子/cm3 至約1014 原子/cm3 的濃度的硼、氟化硼、銦、或類似者。在佈植之後，可移除光阻劑，諸如藉由可接受的灰化製程。
在佈植n型區域50N及p型區域50P之後，可執行退火以修復佈植破壞並且活化摻雜的p型及/或n型雜質。在一些實施例中，磊晶鰭的生長材料可在生長期間原位摻雜，儘管可一起使用原位及佈植摻雜，此舉可避免佈植。
在第5圖中，虛設介電層70形成在鰭66及/或奈米結構55上。虛設介電層70可例如是氧化矽、氮化矽、其組合、或類似者，並且可根據可接受技術沉積或熱生長。虛設閘極層72形成在虛設介電層70上，並且遮罩層74形成在虛設閘極層72上方。虛設閘極層72可沉積在虛設介電層70上方並且隨後經平坦化，諸如藉由CMP。遮罩層74可在沉積在虛設閘極層72上方。虛設閘極層72可是導電或不導電材料，並且可選自包括下列的群組：非晶矽、多晶矽（聚矽）、多晶鍺矽（聚SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。虛設閘極層72可藉由用於沉積所選材料的物理氣相沉積(physical vapor deposition，PVD)、CVD、濺鍍沉積、或其他技術來沉積。虛設閘極層72可由與蝕刻隔離區域相比具有高蝕刻選擇性的其他材料製成。例如，遮罩層74可包括氮化矽、氮氧化矽、或類似者。在此實例中，單個虛設閘極層72及單個遮罩層74跨n型區域50N及p型區域50P形成。注意到，僅出於說明目的，將虛設介電層70圖示為僅覆蓋鰭66及奈米結構55。在一些實施例中，虛設介電層70可沉積為使得虛設介電層70覆蓋STI區域68，使得虛設介電層70在虛設閘極層72與STI區域68之間延伸。
第6A圖直至第18C圖示出了在製造實施例元件時的各個額外步驟。第6A圖直至第18C圖示出了在n型區域50N或p型區域50P中的特徵。在第6A圖直至第6C圖中，遮罩層74（參見第5圖）可使用可接受的光微影及蝕刻技術圖案化以形成遮罩78。遮罩78的圖案隨後可轉移到虛設閘極層72及虛設介電層70以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭66的相應通道區域。遮罩78的圖案可用於從複數個相鄰虛設閘極76實體分離虛設閘極76的每一者。虛設閘極76亦可具有縱向方向，此縱向方向實質上垂直於相應鰭66的縱向方向。
在第7A圖直至第7C圖中，第一間隔層80及第二間隔層82在第6A圖直至第6C圖中示出的結構上方形成。第一間隔層80及第二間隔層82將隨後經圖案化以用作形成自對準源極/汲極區域的間隔件。在第7A圖直至第7C圖中，第一間隔層80在STI區域68的頂表面；鰭66、奈米結構55、及遮罩78的頂表面及側壁；及虛設閘極76及虛設閘極介電質71的側壁上形成。第二間隔層82在第一間隔層80上方沉積。第一間隔層80可使用諸如熱氧化的技術由氧化矽、氮化矽、氮氧化矽、或類似者形成，或藉由CVD、ALD、或類似者沉積。第二間隔層82可由具有與第一間隔層80的材料不同的蝕刻速率的材料形成，諸如氧化矽、氮化矽、氮氧化矽、或類似者，並且可藉由CVD、ALD、或類似者沉積。
在形成第一間隔層80之後並且在形成第二間隔層82之前，可執行針對輕微摻雜的源極/汲極(LDD)區域（未分開示出）的佈植。在具有不同元件類型的實施例中，與上文在第4圖中論述的佈植類似，遮罩（諸如光阻劑）可在n型區域50N上方形成，同時暴露出p型區域50P，並且適當類型（例如，p型）的雜質可佈植到p型區域50P中的暴露的鰭66及奈米結構55中。可隨後移除遮罩。隨後，遮罩（諸如光阻劑）可在p型區域50P上方形成，同時暴露出n型區域50N，並且適當類型的雜質（例如，n型）可佈植到n型區域50N中的暴露的鰭66及奈米結構55中。可隨後移除遮罩。n型雜質可以是先前論述的n型雜質的任一者，並且p型雜質可以是先前論述的p型雜質的任一者。輕微摻雜的源極/汲極區域可具有在從約1x1015 原子/cm3 至約1x1019 原子/cm3 的範圍中的雜質濃度。退火可用於修復佈植破壞並且活化佈植的雜質。
在第8A圖直至第8C圖中，第一間隔層80及第二間隔層82經蝕刻為形成第一間隔件81及第二間隔件83。如將在下文更詳細論述，第一間隔件81及第二間隔件83用於自對準隨後形成的源極汲極區域，以及在後續處理期間保護鰭66及/或奈米結構55的側壁。第一間隔層80及第二間隔層82可使用適宜的蝕刻製程蝕刻，諸如各向同性蝕刻製程（例如，濕式蝕刻製程）、各向異性蝕刻製程（例如，乾式蝕刻製程）、或類似者。在一些實施例中，第二間隔層82的材料具有與第一間隔層80的材料不同的蝕刻速率，使得當圖案化第二間隔層82時第一間隔層80可用作蝕刻終止層，並且使得當圖案化第一間隔層80時第二間隔層82可用作遮罩。例如，第二間隔層82可使用各向異性蝕刻製程蝕刻，其中第一間隔層80用作蝕刻終止層，其中第二間隔層82的剩餘部分形成第二間隔件83，如第8B圖中示出。其後，第二間隔件83在蝕刻第一間隔層80的暴露部分時用作遮罩，由此形成第一間隔件81，如第8B圖及第8C圖中示出。
如第8B圖中示出，第一間隔件81及第二間隔件83設置在鰭66及/或奈米結構55的側壁上。如第8C圖中示出，在一些實施例中，第二間隔層82可從遮罩78、虛設閘極76、及虛設閘極介電質71附近的第一間隔層80上方移除，並且第一間隔件81在遮罩78、虛設閘極76、及虛設閘極介電質71的側壁上設置。在其他實施例中，第二間隔層82的一部分可餘留在遮罩78、虛設閘極76、及虛設閘極介電質71附近的第一間隔層80上方。
注意到，以上揭示內容大體描述了形成間隔件及LDD區域的製程。可使用其他製程及序列。例如，可利用較少或額外的間隔件，可利用不同步驟序列（例如，第一間隔件81可在沉積第二間隔層82之前圖案化），可形成及移除額外間隔件，及/或類似者。此外，n型及p型元件可使用不同的結構及步驟形成。
在第9A圖直至第9C圖中，根據一些實施例，第一凹陷86及第二凹陷87在鰭66、奈米結構55、及基板50中形成。磊晶源極/汲極區域將隨後在第一凹陷86中形成，並且第一磊晶材料及磊晶源極/汲極區域將隨後在第二凹陷87中形成。第一凹陷86及第二凹陷87可穿過第一奈米結構52及第二奈米結構54延伸，並且延伸到基板50中。如第9B圖中示出，STI區域68的頂表面可與第一凹陷86的底表面齊平。在各個實施例中，鰭66可經蝕刻為使得第一凹陷86的底表面在STI區域68或類似者的頂表面之下設置。第二凹陷87的底表面可在第一凹陷86的底表面及STI區域68的頂表面之下設置。第一凹陷86及第二凹陷87可藉由使用各向異性蝕刻製程（諸如RIE、NBE、或類似者）蝕刻鰭66、奈米結構55、及基板50形成。第一間隔件81、第二間隔件83、及遮罩78在用於形成第一凹陷86及第二凹陷87的蝕刻製程期間遮蔽鰭66、奈米結構55、及基板50的多個部分。單一蝕刻製程或多個蝕刻製程可用於蝕刻奈米結構55及/或鰭66的每層。定時蝕刻製程(timed etch process)可用於在第一凹陷86及第二凹陷87到達期望深度之後停止蝕刻。第二凹陷87可藉由與用於蝕刻第一凹陷86相同的製程及在蝕刻第一凹陷86之前或之後的額外蝕刻製程蝕刻。在一些實施例中，可遮蔽對應於第一凹陷86的區域，同時執行用於第二凹陷87的額外蝕刻製程。
在第10A圖直至第10C圖中，由第一凹陷86及第二凹陷87暴露的第一半導體材料形成的多層堆疊64的層的側壁的多個部分（例如，第一奈米結構52）經蝕刻以形成側壁凹陷88。儘管在第10C圖中將側壁凹陷88附近的第一奈米結構52的側壁示出為筆直，側壁可是凹入或凸起的。側壁使用各向同性蝕刻製程（諸如濕式蝕刻或類似者）蝕刻。在其中第一奈米結構52包括例如SiGe並且第二奈米結構54包括例如Si或SiC的一實施例中，利用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4 OH)、或類似者的乾式蝕刻製程可用於蝕刻第一奈米結構52的側壁。
在第11A圖直至第11D圖中，第一內部間隔件90形成在側壁凹陷88中。第一內部間隔件90可藉由在第10A圖直至第10C圖中示出的結構上方沉積內部間隔層（未分開示出）來形成。第一內部間隔件90用作在後續形成的源極/汲極區域與閘極結構之間的隔離特徵。如下文將更詳細論述，源極/汲極區域及磊晶材料將在第一凹陷86及第二凹陷87中形成，而第一奈米結構52將用對應閘極結構替代。
內部間隔層可藉由保形沉積製程沉積，諸如CVD、ALD、或類似者。內部間隔層可包含材料諸如氮化矽或氮氧化矽，儘管可利用任何適宜材料，諸如介電常數值小於約3.5的低介電常數（低k）材料。內部間隔層可隨後經各向異性蝕刻以形成第一內部間隔件90。儘管將第一內部間隔件90的外側壁示出為與第二奈米結構54的側壁齊平，第一內部間隔件90的外側壁可延伸超出第二奈米結構54的側壁或從此等側壁凹陷。
此外，儘管在第11C圖中將第一內部間隔件90的外側壁示出為筆直的，第一內部間隔件90的外側壁可為凹面或凸面。作為實例，第11D圖示出了實施例，其中第一奈米結構52的側壁為凹面，第一內部間隔件90的外側壁為凹面，並且第一內部間隔件90從第二奈米結構54的側壁凹陷。內部間隔層可藉由各向異性蝕刻製程蝕刻，諸如RIE、NBE、或類似者。第一內部間隔件90可用於防止由後續蝕刻製程（諸如用於形成閘極結構的蝕刻製程）對隨後形成的源極/汲極區域（諸如下文關於第12A圖直至第12E圖論述的磊晶源極/汲極區域92）的破壞。
在第12A圖直至第12E圖中，第一磊晶材料91形成在第二凹陷87中，並且磊晶源極/汲極區域92形成在第一凹陷86及第二凹陷87中。在一些實施例中，第一磊晶材料91可以是犧牲材料，可隨後移除此等犧牲材料以形成背側通孔（諸如下文關於第26A圖直至第26C圖論述的背側通孔130）。如在第12B圖直至第12E圖中示出，第一磊晶材料91的頂表面可與第一凹陷86的底表面齊平。然而，在一些實施例中，第一磊晶材料91的頂表面可在第一凹陷86的底表面之上或之下設置。第一磊晶材料91可使用一製程（諸如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)、或類似者）在第二凹陷87中磊晶生長。第一磊晶材料91可包括任何可接受材料，諸如鍺矽或類似者。第一磊晶材料91可由對磊晶源極/汲極區域92、基板50、及介電層（諸如下文關於第24A圖直至第24C圖論述的STI區域68及第二介電層125）的材料具有高蝕刻選擇性的材料形成。因此，第一磊晶材料91可經移除並且用背側通孔替代，而不顯著移除磊晶源極/汲極區域92及介電層。
磊晶源極/汲極區域92隨後在第一凹陷86中並且在第二凹陷87中的第一磊晶材料91上方形成。在一些實施例中，磊晶源極/汲極區域92可在第二奈米結構54上施加應力，由此改進效能。如第12C圖中示出，磊晶源極/汲極區域92在第一凹陷86及第二凹陷87中形成，使得每個虛設閘極76在磊晶源極/汲極區域92的相應相鄰對之間設置。在一些實施例中，第一間隔件81用於分離磊晶源極/汲極區域92與虛設閘極76，並且第一內部間隔件90用於以適當橫向距離分離磊晶源極/汲極區域92與奈米結構55，使得磊晶源極/汲極區域92不與所得奈米-FET的隨後形成的閘極短路。
n型區域50N（例如，NMOS區域）中的磊晶源極/汲極區域92可藉由遮蔽p型區域50P（例如，PMOS區域）來形成。隨後，磊晶源極/汲極區域92在n型區域50N中的第一凹陷86及第二凹陷87中磊晶生長。磊晶源極/汲極區域92可包括適用於n型奈米-FET的任何可接受材料。例如，若第二奈米結構54是矽，則磊晶源極/汲極區域92可包括在第二奈米結構54上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜的碳化矽、磷化矽、或類似者。磊晶源極/汲極區域92可具有從奈米結構55的相應上表面提升的表面並且可具有刻面(facets)。
可藉由遮蔽n型區域50N（例如，NMOS區域）形成p型區域50P（例如，PMOS區域）中的磊晶源極/汲極區域92。隨後，磊晶源極/汲極區域92在p型區域50P中的第一凹陷86及第二凹陷87中磊晶生長。磊晶源極/汲極區域92可包括適用於p型奈米-FET的任何可接受材料。例如，若第一奈米結構52是鍺矽，則磊晶源極/汲極區域92可包含在第一奈米結構52上施加壓縮應變的材料，諸如鍺矽、硼摻雜的鍺矽、鍺、鍺錫、或類似者。磊晶源極/汲極區域92亦可具有從多層堆疊64的相應表面提升的表面並且可具有刻面。
與先前針對形成輕微摻雜的源極/汲極區域論述的製程類似，磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54、及/或基板50可用摻雜劑佈植以形成源極/汲極區域，接著退火。源極/汲極區域可具有在約1x1019 原子/cm3 與約1x1021 原子/cm3 之間的雜質濃度。用於源極/汲極區域的n型及/或p型雜質可是先前論述的任何雜質。在一些實施例中，磊晶源極/汲極區域92可在生長期間原位摻雜。
作為用於在n型區域50N及p型區域50P中形成磊晶源極/汲極區域92的磊晶製程的結果，磊晶源極/汲極區域92的上表面具有橫向向外膨脹超出奈米結構55的側壁的刻面。在一些實施例中，如第12B圖示出，此等刻面導致相同奈米-FET的相鄰磊晶源極/汲極區域92合併。在其他實施例中，如由第12D圖示出，在完成磊晶製程之後，相鄰磊晶源極/汲極區域92保持分離。在第12B圖及第12D圖中示出的實施例中，第一間隔件81可形成到STI區域68的頂表面，由此阻擋磊晶生長。在一些其他實施例中，第一間隔件81可覆蓋奈米結構55的側壁的部分，從而進一步阻擋磊晶生長。在一些其他實施例中，用於形成第一間隔件81的間隔件蝕刻可經調節以移除間隔件材料，以允許磊晶生長區域延伸到STI區域68的表面。
磊晶源極/汲極區域92可包含一或多個半導體材料層。例如，磊晶源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。任何數量的半導體材料層可用於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C的每一者可由不同半導體材料形成，並且可摻雜到不同摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B並且大於第三半導體材料層92C的摻雜劑濃度。在其中磊晶源極/汲極區域92包含三個半導體材料層的實施例中，可沉積第一半導體材料層92A，第二半導體材料層92B可沉積在第一半導體材料層92A上方，並且第三半導體材料層92C可沉積在第二半導體材料層92B上方。
第12E圖示出了實施例，其中第一奈米結構52的側壁凹入，第一內部間隔件90的外側壁凹入，並且第一內部間隔件90從第二奈米結構54的側壁凹陷。如第12E圖中示出，磊晶源極/汲極區域92可與第一內部間隔件90接觸而形成，並且可延伸經過第二奈米結構54的側壁。
在第13A圖直至第13C圖中，第一層間介電質(interlayer dielectric，ILD) 96沉積在第12A圖直至第12C圖中示出的結構上方。第一ILD 96可由介電材料形成，並且可藉由任何適宜方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(contact etch stop layer，CESL) 94在第一ILD 96與磊晶源極/汲極區域92、遮罩78、及第一間隔件81之間設置。CESL 94可包含具有與上層第一ILD 96的材料不同的蝕刻速率的介電材料，諸如，氮化矽、氧化矽、氮氧化矽、或類似者。
在第14A圖直至第14C圖中，可執行平坦化製程（諸如CMP）以使第一ILD 96的頂表面與虛設閘極76或遮罩78的頂表面齊平。平坦化製程亦可移除在虛設閘極76上的遮罩78、以及第一間隔件81沿著遮罩78的側壁的部分。在平坦化製程之後，虛設閘極76、第一間隔件81、及第一ILD 96的頂表面在製程變化內齊平。由此，虛設閘極76的頂表面穿過第一ILD 96暴露出。在一些實施例中，遮罩78可保留，在此情形中平坦化製程將第一ILD 96的頂表面與遮罩78及第一間隔件81的頂表面齊平。
在第15A圖直至第15C圖中，在一或多個蝕刻步驟中移除虛設閘極76及遮罩78（若存在），使得形成第三凹陷98。亦移除第三凹陷98中的虛設閘極介電質71的部分。在一些實施例中，虛設閘極76及虛設閘極介電質71藉由各向異性乾式蝕刻製程移除。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此反應氣體以與第一ILD 96或第一間隔件81相比較快的速率選擇性蝕刻虛設閘極76。第三凹陷98的每一者暴露及/或覆蓋奈米結構55的多個部分，此等部分在隨後完成的奈米-FET中用作通道區域。用作通道區域的奈米結構55的部分設置在磊晶源極/汲極區域92的相鄰對之間。在移除期間，當蝕刻虛設閘極76時，虛設閘極介電質71可用作蝕刻終止層。可隨後在移除虛設閘極76之後移除虛設閘極介電質71。
在第16A圖直至第16C圖中，移除第一奈米結構52，從而延伸第三凹陷98。第一奈米結構52可藉由使用對第一奈米結構52的材料有選擇性的蝕刻劑執行各向同性蝕刻製程（諸如濕式蝕刻或類似者）來移除，而與第一奈米結構52相比，第二奈米結構54、基板50、STI區域68保持相對未蝕刻。在其中第一奈米結構52包括例如SiGe，並且第二奈米結構54A-54C包括例如Si或SiC的實施例中，四甲基氫氧化銨(TMAH)、氫氧化銨(NH4 OH)、或類似者可用於移除第一奈米結構52。
在第17A圖直至第17C圖中，形成用於替代閘極的閘極介電層100及閘電極102。閘極介電層100在第三凹陷98中保形地沉積。閘極介電層100可形成在基板50的頂表面及側壁上，並且形成在第二奈米結構54的頂表面、側壁、及底表面上。閘極介電層100亦可在第一ILD 96、CESL 94、第一間隔件81、及STI區域68的頂表面上沉積，並且在第一間隔件81及第一內部間隔件90的側壁上沉積。
根據一些實施例，閘極介電層100包含一或多個介電層，諸如氧化物、金屬氧化物、類似者、或其組合。例如，在一些實施例中，閘極介電質可包含氧化矽層及在氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高介電常數介電材料，並且在此等實施例中，閘極介電層100可具有大於約7.0的介電常數值，並且可包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、及其組合的矽酸鹽。閘極介電層100的結構在n型區域50N及p型區域50P中可是相同或不同的。閘極介電層100的形成方法可包括分子束沉積(MBD)、ALD、PECVD、及類似者。
閘電極102分別在閘極介電層100上方沉積，並且填充第三凹陷98的剩餘部分。閘電極102可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或其多層。例如，儘管在第17A圖及第17C圖中示出單層閘電極102，但閘電極102可包含任何數量的襯墊層、任何數量的功函數調節層、及填充材料。構成閘電極102的層的任何組合可在第二奈米結構54的相鄰奈米結構之間及在第二奈米結構54A與基板50之間在n型區域50N中沉積，並且可在第一奈米結構52的相鄰奈米結構之間的p型區域50P中沉積。
在n型區域50N及p型區域50P中閘極介電層100的形成可同時發生，使得在每個區域中的閘極介電層100由相同材料形成，並且形成閘電極102可同時發生，使得在每個區域中的閘電極102由相同材料形成。在一些實施例中，每個區域中的閘極介電層100可藉由不同製程形成，使得閘極介電層100可以是不同材料及/或具有不同數量的層，及/或每個區域中的閘電極102可藉由不同製程形成，使得閘電極102可是不同材料及/或具有不同數量的層。當使用不同製程時，各個遮蔽步驟可用於遮蔽及暴露適當區域。
在填充第三凹陷98之後，可執行平坦化製程（諸如CMP）以移除閘極介電層100的過量部分及閘電極102的材料，其過量部分在第一ILD 96的頂表面上方。閘電極102及閘極介電層100的材料的剩餘部分因此形成所得奈米-FET的替代閘極結構。閘電極102及閘極介電層100可統稱為「閘極結構」。
在第18A圖直至第18C圖中，凹陷閘極結構（包括閘極介電層100及對應的覆蓋閘電極102），使得凹陷直接在閘極結構上方並且在第一間隔件81的相對部分之間形成。包含一或多層介電材料（諸如氮化矽、氮氧化矽、或類似者）的閘極遮罩104在凹陷中填充，接著執行平坦化製程以移除在第一ILD 96上方延伸的介電材料的過量部分。隨後形成的閘極觸點（諸如下文關於第20A圖直至第20C圖所論述的閘極觸點114）穿透閘極遮罩104以接觸凹陷的閘電極102的頂表面。
如由第18A圖直至第18C圖進一步示出，第二ILD 106沉積在第一ILD 96上方且在閘極遮罩104上方。在一些實施例中，第二ILD 106是藉由FCVD形成的可流動膜。在一些實施例中，第二ILD 106由介電材料形成，諸如PSG、BSG、BPSG、USG、或類似者，並且可藉由任何適宜方法沉積，諸如CVD、PECVD、或類似者。
在第19A圖直至第19C圖中，第二ILD 106、第一ILD 96、CESL 94、及閘極遮罩104經蝕刻以形成第四凹陷108，從而暴露磊晶源極/汲極區域92及/或閘極結構的表面。第四凹陷108可藉由使用各向異性蝕刻製程蝕刻（諸如RIE、NBE、或類似者）來形成。在一些實施例中，第四凹陷108可使用第一蝕刻製程穿過第二ILD 106及第一ILD 96蝕刻；可使用第二蝕刻製程穿過閘極遮罩104蝕刻；並且可隨後使用第三蝕刻製程穿過CESL 94蝕刻。遮罩（諸如光阻劑）可在第二ILD 106上方形成並且經圖案化以從第一蝕刻製程及第二蝕刻製程遮蔽第二ILD 106的部分。在一些實施例中，蝕刻製程可過度蝕刻，並且由此，第四凹陷108延伸到磊晶源極/汲極區域92及/或閘極結構中，並且第四凹陷108的底部可與磊晶源極/汲極區域92及/或閘極結構齊平（例如，處於相同位準，或具有距基板50的相同距離）或低於磊晶源極/汲極區域92及/或閘極結構（例如，更靠近基板50）。儘管第19C圖將第四凹陷108示出為在相同橫截面中暴露磊晶源極/汲極區域92及閘極結構，在各個實施例中，磊晶源極/汲極區域92及閘極結構可在不同橫截面中暴露出，從而減少使得隨後形成的觸點短路的風險。
在形成第四凹陷108之後，第一矽化物區域110形成在磊晶源極/汲極區域92上方。在一些實施例中，第一矽化物區域110藉由以下步驟形成：首先在磊晶源極/汲極區域92的暴露部分上方沉積能夠與下層磊晶源極/汲極區域92的半導體材料（例如，矽、鍺矽、鍺）反應以形成矽化物或鍺化物區域的金屬（未分開示出），諸如鎳、鈷、鈦、鉭、鉑、鎢、其他惰性金屬、其他耐火金屬、稀土金屬或其合金，隨後執行熱退火製程以形成第一矽化物區域110。隨後例如，藉由蝕刻製程移除所沉積金屬的未反應部分。儘管第一矽化物區域110被稱為矽化物區域，第一矽化物區域110亦可是鍺化物區域、或鍺矽區域（例如，包含矽化物及鍺化物的區域）。在一實施例中，第一矽化物區域110包含TiSi，並且具有在約2 nm與約10 nm之間的範圍中的厚度。
在第20A圖直至第20C圖中，源極/汲極觸點112及閘極觸點114（亦稱為接觸栓塞）在第四凹陷108中形成。源極/汲極觸點112及閘極觸點114可各者包含一或多層，諸如阻障層、擴散層、及填充材料。例如，在一些實施例中，源極/汲極觸點112及閘極觸點114各自包括阻障層及導電材料，並且各自電性耦合到下層導電特徵（例如，閘電極102及/或第一矽化物區域110）。閘極觸點114電性耦合到閘電極102，並且源極/汲極觸點112電性耦合到第一矽化物區域110。阻障層可包括鈦、氮化鈦、鉭、氮化鉭、或類似者。導電材料可是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可執行平坦化製程（諸如CMP）以從第二ILD 106的表面移除過量材料。磊晶源極/汲極區域92、第二奈米結構54、及閘極結構（包括閘極介電層100及閘電極102）可統稱為電晶體結構109。電晶體結構109可形成在元件層107中，其中第一互連結構（諸如下文關於第21A圖直至第21C圖論述的前側互連結構120）在其前側上方形成並且第二互連結構（諸如下文關於第28A圖直至第28I圖論述的背側互連結構136）在其背側上方形成的。儘管將元件層107描述為具有奈米-FET，其他實施例可包括具有不同類型的電晶體（例如，平面FET、finFET、薄膜電晶體(TFT)、或類似者）的元件層107。
儘管第20A圖直至第20C圖示出了延伸到磊晶源極/汲極區域92的每一者的源極/汲極觸點112，源極/汲極觸點112可從磊晶源極/汲極區域92中的某些磊晶源極/汲極區域省去。例如，如下文更詳細解釋，導電特徵（例如，背側通孔或電力軌）可隨後穿過一或多個磊晶源極/汲極區域92的背側附接。針對此等特定的磊晶源極/汲極區域92，源極/汲極觸點112可以省去或可以是未電性連接到任何上層導線（諸如下文關於第21A圖直至第21C圖論述的第一導電特徵122）的虛設觸點。
第21A圖直至第29C圖示出了在電晶體結構109上形成前側互連結構及背側互連結構的中間步驟。前側互連結構及背側互連結構可各自包含電性連接到基板50上形成的奈米-FET的導電特徵。第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、及第29A圖示出了第1圖中示出的參考橫截面A-A’。第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、及第29B圖示出了第1圖中示出的參考橫截面B-B’。第21C圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第27D圖、第28C圖、第28E圖、第28F圖、第28G圖、第28I圖、及第29C圖示出了第1圖中示出的參考橫截面C-C’。第21A圖直至第29C圖中描述的處理步驟可應用於n型區域50N及P型區域50P兩者。如上文提及，背側導電特徵（例如，背側通孔或電力軌）可連接到一或多個磊晶源極/汲極區域92。因此，可視情況從磊晶源極/汲極區域92省去源極/汲極觸點112。
在第21A圖直至第21C圖中，前側互連結構120在第二ILD 106上形成。前側互連結構120可以之所以被稱為前側互連結構是因為其在電晶體結構109的前側（例如，其上形成主動元件的電晶體結構109的側面）上形成。
前側互連結構120可包含在一或多個堆疊的第一介電層124中形成的一或多層第一導電特徵122。每個堆疊的第一介電層124可包含介電材料，諸如低介電常數介電材料、超低介電常數(extra low-k，ELK)介電材料、或類似者。第一介電層124可使用適當製程沉積，諸如，CVD、ALD、PVD、PECVD、或類似者。
第一導電特徵122可包含導線及互連導線層的導電通孔。導電通孔可穿過第一介電層124中的相應第一介電層延伸以提供在導線層之間的垂直連接。第一導電特徵122可經由任何可接受製程形成，諸如，鑲嵌製程、雙鑲嵌製程、或類似者。
在一些實施例中，第一導電特徵122可使用鑲嵌製程形成，其中各自的第一介電層124利用光微影及蝕刻技術的組合圖案化以形成對應於第一導電特徵122的期望圖案的溝槽。可沉積可選的擴散阻障及/或可選的黏附層並且溝槽可隨後用導電材料填充。用於阻障層的適宜材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合、或類似者，並且用於導電材料的適宜材料包括銅、銀、金、鎢、鋁、其組合、或類似者。在一實施例中，第一導電特徵122可藉由沉積銅或銅合金的晶種層並且由電鍍填充溝槽來形成。化學機械平坦化(CMP)製程或類似者可用於從各自的第一介電層124的表面移除過量導電材料，並且平坦化第一介電層124及第一導電特徵122的表面用於後續處理。
第21A圖直至第21C圖示出了在前側互連結構120中的第一導電特徵122及第一介電層124的五個層。然而，應當瞭解，前側互連結構120可包含在任何數量的第一介電層124中設置的任何數量的第一導電特徵122。前側互連結構120可電性連接到閘極觸點114及源極/汲極觸點112以形成功能電路。在一些實施例中，藉由前側互連結構120形成的功能電路可包含邏輯電路、記憶體電路、影像感測電路、或類似者。
在第22A圖直至第22C圖中，載體基板150藉由第一接合層152A及第二接合層152B（統稱為接合層152）接合到前側互連結構120的頂表面。載體基板150可是玻璃載體基板、陶瓷載體基板、晶圓（例如，矽晶圓）、或類似者。載體基板150可在後續處理步驟期間並且在完成的元件中提供結構支撐。
在各個實施例中，載體基板150可使用適宜技術（諸如介電質到介電質接合、或類似者）接合到前側互連結構120。介電質對介電質接合可包含在前側互連結構120上沉積第一接合層152A。在一些實施例中，第一接合層152A包含藉由CVD、ALD、PVD、或類似者沉積的氧化矽（例如，高密度電漿(HDP)氧化物、或類似者）。第二接合層152B可以同樣是在接合之前使用例如CVD、ALD、PVD、熱氧化、或類似者在載體基板150的表面上形成的氧化物層。其他適宜材料可用於第一接合層152A及第二接合層152B。
介電質到介電質接合製程可進一步包括將表面處理應用於第一接合層152A及第二接合層152B的一或多者。表面處理可包括電漿處理。電漿處理可在真空環境中執行。在電漿處理之後，表面處理可進一步包括可應用於接合層152的一或多者的清潔製程（例如，用去離子水或類似者沖洗）。載體基板150隨後與前側互連結構120對準並且將兩者壓向彼此以開始載體基板150到前側互連結構120的預接合。可在室溫（例如，在約21℃與約25℃之間）下執行預接合。在預接合之後，退火製程可藉由例如將前側互連結構120及載體基板150加熱到約170℃的溫度來施加。
另外，在第22A圖直至第22C圖中，在將載體基板150接合到前側互連結構120之後，可倒裝元件，使得電晶體結構109的背側向上。電晶體結構109的背側可指與其上形成主動元件的電晶體結構109的前側相對的側面。
在第23A圖直至第23C圖中，薄化製程(thinning process)可應用於基板50的背側。薄化製程可包含平坦化製程（例如，機械研磨、CMP、或類似者）、回蝕製程、其組合、或類似者。薄化製程可暴露與前側互連結構120相對的第一磊晶材料91的表面。另外，基板50的一部分可在薄化製程之後餘留在閘極結構（例如，閘電極102及閘極介電層100）及奈米結構55上方。如第23A圖直至第23C圖中示出，基板50、第一磊晶材料91、STI區域68、及鰭66的背側表面可在薄化製程之後彼此齊平。
在第24A圖直至第24C圖中，移除鰭66及基板50的剩餘部分並且用第二介電層125替代。鰭66及基板50可使用適宜的蝕刻製程蝕刻，諸如各向同性蝕刻製程（例如，濕式蝕刻製程）、各向異性蝕刻製程（例如，乾式蝕刻製程）、或類似者。蝕刻製程可以是對鰭66及基板50的材料具有選擇性（例如，與STI區域68、閘極介電層100、磊晶源極/汲極區域92、及第一磊晶材料91的材料相比以較快的速率蝕刻鰭66及基板50的材料）的蝕刻製程。在蝕刻鰭66及基板50之後，可暴露出STI區域68、閘極介電層100、磊晶源極/汲極區域92、及第一磊晶材料91的表面。
第二介電層125隨後在藉由移除鰭66及基板50形成的凹陷中的電晶體結構109的背側上沉積。第二介電層125可在STI區域68、閘極介電層100、及磊晶源極/汲極區域92上方沉積。第二介電層125可實體地接觸STI區域86、閘極介電層100、磊晶源極/汲極區域92、及第一磊晶材料91的表面。第二介電層125可實質上與上文關於第18A圖直至第18C圖描述的第二ILD 106類似。例如，第二介電層125可由與第二ILD 106類似的材料並且使用類似製程形成。如第24A圖直至第24C圖中示出，CMP製程或類似者可用於移除第二介電層125的材料，使得第二介電層125的頂表面與STI區域68及第一磊晶材料91的頂表面齊平。
在第25A圖直至第25C圖中，移除第一磊晶材料91以形成第五凹陷128，並且第二矽化物區域129形成在第五凹陷128中。可藉由適宜蝕刻製程移除第一磊晶材料91，此適宜蝕刻製程可是各向同性蝕刻製程，諸如濕式蝕刻製程。蝕刻製程可對第一磊晶材料91的材料具有高蝕刻選擇性。因此，可移除第一磊晶材料91，而不實質上移除第二介電層125、STI區域68、或磊晶源極/汲極區域92的材料。第五凹陷128可暴露STI區域68的側壁、磊晶源極/汲極區域92的背側表面、及第二介電層125的側壁。
第二矽化物區域129可隨後形成在磊晶源極/汲極區域92的背側上的第五凹陷128中。第二矽化物區域129可與上文關於第19A圖直至第19C圖描述的第一矽化物區域110類似。例如，第二矽化物區域129可由與第一矽化物區域110類似的材料並且使用類似製程形成。
在第26A圖直至第26C圖中，背側通孔130形成在第五凹陷128中。背側通孔130可穿過第二介電層125及STI區域68延伸，並且可穿過第二矽化物區域129電性耦合到磊晶源極/汲極區域92。背側通孔130可與上文關於第20A圖直至第20C圖描述的源極/汲極觸點112類似。例如，背側通孔130可由與源極/汲極觸點112類似的材料並且使用類似製程形成。
在第27A圖直至第27D圖中，導線134及第三介電層132形成在第二介電層125、STI區域68、及背側通孔130上方。第三介電層132可與第二介電層125類似。例如，第三介電層132可由與第二介電層125類似的材料並且使用類似製程形成。
導線134形成在第三介電層132中。例如，形成導線134可包括使用光微影及蝕刻製程的組合圖案化第三介電層132中的凹陷。在第三介電層132中的凹陷的圖案可對應於導線134的圖案。導線134隨後藉由在凹陷中沉積導電材料來形成。在一些實施例中，導線134包含金屬層，此金屬層可以是單層或包含由不同材料形成的複數個子層的複合層。在一些實施例中，導線134包含銅、鋁、鈷、鎢、鈦、鉭、釕、或類似者。可選的擴散阻障層及/或可選的黏附層可在用導電材料填充凹陷之前沉積。用於阻障層/黏附層的適宜材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、或類似者。導線134可使用例如CVD、ALD、PVD、電鍍或類似者形成。導線134穿過背側通孔130及第二矽化物區域129實體且電性耦合到磊晶源極/汲極區域92。可執行平坦化製程（例如，CMP、研磨、回蝕、或類似者）以移除在第三介電層132上方形成的導線134的過量部分。
在一些實施例中，導線134是電力軌，此等電力軌是將磊晶源極/汲極區域92電性連接到參考電壓、供應電壓、或類似者的導線。藉由將電力軌放置在所得半導體晶粒的背側上而非半導體晶粒的前側上，可實現優點。例如，可增加奈米-FET的閘極密度及/或前側互連結構120的互連密度。另外，半導體晶粒的背側可容納較寬電力軌、從而減小電阻並且增加電力傳遞到奈米-FET的效率。例如，導線134的寬度可為前側互連結構120的第一位準導線（例如，第一導線特徵122）的寬度的至少兩倍。
第27D圖示出了一實施例，其中背側通孔130電性耦合的磊晶源極/汲極區域92具有大於未電性耦合到背側通孔130的磊晶源極/汲極區域92的高度。可藉由控制第一凹陷86及第二凹陷87的深度及/或控制第一磊晶材料91的厚度來選擇磊晶源極/汲極區域92的高度。在一些實施例中，未電性耦合到背側通孔130的磊晶源極/汲極區域92的高度與電性耦合到背側通孔130的磊晶源極/汲極區域92的高度的比率可是從約10 nm至約50 nm。形成高度小於電性耦合到背側通孔130的磊晶源極/汲極區域92的未電性耦合到背側通孔130的磊晶源極/汲極區域92導致未電性耦合到背側通孔130的磊晶源極/汲極區域92與導線134分離達第二介電層125的較大厚度。以此提供未電性耦合到背側通孔130的磊晶源極/汲極區域92與導線134的較佳隔離，並且改進元件效能。
在第28A圖直至第28I圖中，背側互連結構136的剩餘部分形成在第三介電層132及導線134上方。背側互連結構136之所以可被稱為背側互連結構是因為其形成在電晶體結構109的背側（例如，與其上形成主動元件的電晶體結構109的側面相對的電晶體結構109的側面）上。背側互連結構136可包含第二介電層125、第三介電層132、背側通孔130、及導線134。背側互連結構136可進一步包含在第四介電層138A-138F（統稱為第四介電層138）中形成的導線140A-140C（統稱為導線140）及導電通孔139A-139C（統稱為導電通孔139）。導電通孔139可穿過第四介電層138中的相應第四介電層延伸以提供在導線140的多層之間的垂直連接。
電力供應電壓VDD （其可是正電力供應電壓）及電力供應電壓VSS （其可是電性接地或負電力供應電壓）可穿過導線140路由並且去耦合電容器142可形成在背側互連結構136中。第四介電層138可包含介電材料，諸如高介電常數介電材料（在第28C圖直至第28G圖中標識為元件符號141）、低介電常數介電材料、超低介電常數(ELK)介電材料、或類似者。可使用適當製程（諸如CVD、ALD、PVD、PECVD、或類似者）沉積第四介電層138。高介電常數介電材料141可具有從約2.6至約40變化或大於約7.0的介電常數值，並且可包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、及其組合的矽酸鹽。在一些實施例中，在為電力供應電壓VDD 及電力供應電壓VSS 路由的導線140附近的第四介電層138可由高介電常數介電材料141形成，而第四介電層138的剩餘部分可由低介電常數介電材料、ELK介電材料、或類似者形成。將具有指定介電常數值的高介電常數介電材料141用於為電力供應電壓VDD 及電力供應電壓VSS 路由的導線140附近的第四介電層138，允許形成具有較大電容及較小面積的去耦合電容器142。在一些實施例中，第三介電層132、STI區域68、及/或第二介電層125可由高介電常數介電材料141形成。
第28C圖直至第28G圖根據一些實施例示出了背側互連結構136的各種配置。在第28C圖中示出的實施例中，路由電力供應電壓VDD 及電力供應電壓VSS 的導線140A，第四介電層138B由高介電常數介電材料141形成，並且第四介電層138A及138C-138F由低介電常數介電材料形成。因此，去耦合電容器142在包括導線140A的層及由高介電常數介電材料141形成的第四介電層138B中水平地形成。電力供應電壓VDD 及電力供應電壓VSS 可在導線140A-140C或導線134的任一者中路由，並且對應的第四介電層138B、138D、138F，或第三介電層132分別可由高介電常數介電材料141形成以形成水平去耦合電容器142。在包括水平去耦合電容器142的各個實施例中，電力供應電壓VDD 及電力供應電壓VSS 可在導線140A-140C或導線134內彼此分離達從約10 nm至約400 nm變化的距離。
第28D圖示出了沿著第28C圖中示出的參考橫截面D-D’的第28C圖的區域143的詳細視圖橫截面圖。如第28D圖中示出，在其中電力供應電壓VDD 及電力供應電壓VSS 在導線140A中路由的實施例中，導線140A包括為電力供應電壓VDD 及電力供應電壓VSS 路由的交替線。如先前論述，第四介電層138B可由高介電常數介電材料141形成。
在第28E圖中示出的實施例中，路由電力供應電壓VDD 或電力供應電壓VSS 的導線134，路由電力供應電壓VDD 或電力供應電壓VSS 的另一者的導線140A，第四介電層138A由高介電常數介電材料141形成，並且第四介電層138B-138F由低介電常數介電材料形成。因此，去耦合電容器142在導線134、導線140A、及第四介電層138A中垂直地形成。
在第28F圖中示出的實施例中，路由電力供應電壓VDD 或電力供應電壓VSS 的導線140A，路由電力供應電壓VDD 或電力供應電壓VSS 的另一者的導線140B，第四介電層138C由高介電常數介電材料141形成，並且第四介電層138A、138B及138D-138F由低介電常數介電材料形成。因此，去耦合電容器142在導線140A、導線140B、及第四介電層138C中垂直地形成。
在第28G圖中示出的實施例中，路由電力供應電壓VDD 或電力供應電壓VSS 的導線134，路由電力供應電壓VDD 或電力供應電壓VSS 的另一者的導線140B，第四介電層138A-138C由高介電常數介電材料141形成，並且第四介電層138D-138F由低介電常數介電材料形成。因此，去耦合電容器142在導線134、導線140B、及第四介電層138C-138F中垂直地形成。電力供應電壓VDD 及電力供應電壓VSS 可在導線140A-140C或導線134的任一者中路由，並且在電力供應電壓VDD 與電力供應電壓VSS 之間的對應第四介電層138A-138E可由高介電常數介電材料141形成以形成垂直去耦合電容器142。在包括垂直去耦合電容器的各個實施例中，在電力供應電壓VDD 與電力供應電壓VSS 之間的第四介電層138A-138E可具有從約10 nm至約100 nm變化的厚度。
導電通孔139及導線140可經由任何可接受製程形成，諸如，鑲嵌製程、雙鑲嵌製程、或類似者。在一些實施例中，導電通孔139及導線140可使用鑲嵌製程形成，其中相應第四介電層138利用光微影及蝕刻技術的組合圖案化以形成對應於導電通孔139及/或導線140的期望圖案的溝槽。可沉積可選的擴散阻障及/或可選的黏附層並且溝槽可隨後用導電材料填充。用於阻障層的適宜材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合、或類似者，並且用於導電材料的適宜材料包括銅、銀、金、鎢、鋁、其組合、或類似者。在一實施例中，導電通孔139及導線140可藉由沉積銅或銅合金的晶種層並且藉由電鍍填充溝槽來形成。化學機械平坦化(CMP)製程或類似者可用於從相應第四介電層138的表面移除過量導電材料，並且平坦化第四介電層138及導電通孔139及/或導線140的表面用於後續處理。
第28A圖直至第28I圖示出了在背側互連結構136中的三層導電通孔139、三層導線140、及六層第四介電層138。然而，應當瞭解，背側互連結構136可包含在任何數量的第四介電層138中設置的任何數量的導電通孔139及導線140。背側互連結構136可電性連接到導線134（例如，電力軌）以在奈米-FET的背側上提供電路（例如，電力電路）。
第28H圖及第28I圖示出了在n型奈米-FET 109N與p型奈米FET 109P之間的連接。p型奈米-FET 109P可電性耦合到在背側互連結構136中路由的電力供應電壓VDD 。p型奈米-FET可穿過前側互連結構120電性耦合到n型奈米-FET 109N。n型奈米-FET 109N可電性耦合到在背側互連結構136中路由的電力供應電壓VSS 。在一些實施例中，p型奈米-FET 109P可電性耦合到電力供應電壓VSS ，並且n型奈米-FET 109N可電性耦合到電力供應電壓VDD 。
在電晶體結構109與電力供應電壓VSS 及VDD 之間的背側互連結構136中包括去耦合電容器142穩定電力供應電壓VSS 及VDD ，此舉導致改進的元件效能。在背側互連結構136中路由電力供應電壓VSS 及VDD 並且在背側互連結構136中提供去耦合電容器142允許在較小區域中形成電晶體結構109，這允許在較小區域中形成更多的元件。在去耦合電容器142中使用具有高介電常數值（例如，介電常數值大於約7.0）的高介電常數介電材料141增加去耦合電容器142可以保持的電荷量，而允許最小化去耦合電容器142的大小。
在一些實施例中，去耦合電容器可包括在前側互連結構120以及背側互連結構136中。在一些實施例中，一或多個第一介電層124可由高介電常數介電材料形成。例如，圍繞在第一導電特徵122的層中的導線的第一介電層124可由高介電常數介電材料形成。在一些實施例中，在包括導線的第一導線特徵122的層之間的第一介電層124可由高介電常數介電材料形成。形成高介電常數介電材料的一或多個第一介電層124允許在前側互連結構中形成金屬-氧化物-金屬去耦合電容器。在前側互連結構及背側互連結構兩者中包括去耦合電容器允許在減小的區域中提供增加的電容，此舉允許在較小區域中形成更多元件。
在第29A圖直至第29C圖中，鈍化層144、UBM 146、及外部連接器148在背側互連結構136上方形成。鈍化層144可包含聚合物，諸如PBO、聚醯亞胺、BCB、或類似者。或者，鈍化層144可包括非有機介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、或類似者。鈍化層144可藉由例如CVD、PVD、ALD、或類似者沉積。
UBM 146穿過鈍化層144形成到背側互連結構136至導線140並且外部連接器148形成在UBM 146上。UBM 146可包含一或多層銅、鎳、金、或類似者，此UBM藉由電鍍製程、或類似者形成。外部連接器148（例如，焊球）形成在UBM 146上。形成外部連接器148可包括將焊球放置在UBM 146的暴露部分上並且回焊焊球。在一些實施例中，形成外部連接器148包括執行電鍍步驟以在最頂部導線140C上方形成焊料區域並且隨後回焊焊料區域。UBM 146及外部連接器148可用於提供到其他電性部件的輸入/輸出連接，諸如，其他元件晶粒、再分佈結構、印刷電路板(printed circuit board，PCB)、主機板、或類似者。UBM 146及外部連接器148亦可被稱為背側輸入/輸出墊，此等背側輸入/輸出墊可向上文描述的奈米-FET提供訊號、供應電壓、及/或接地連接。
實施例可實現優點。例如，在背側互連結構136中包括去耦合電容器142穩定電力供應電壓VDD 及電力供應電壓VSS ，此舉改進元件效能。此外，在背側互連結構136中包括去耦合電容器142、電力供應電壓VDD 及/或電力供應電壓VSS 允許在較小區域中形成更多元件，從而增加元件密度。在去耦合電容器142中使用具有高介電常數值（例如，介電常數值大於約7.0）的高介電常數介電材料141允許形成較小的去耦合電容器142，同時增加去耦合電容器142可以保持的電荷量。
根據一實施例中，一種元件包括：元件層，包括第一電晶體；第一互連結構，在元件層的前側上；以及第二互連結構，在元件層的背側上，第二互連結構包括在元件層的背側上的第一介電層；觸點，穿過第一介電層延伸到第一電晶體的源極/汲極區域；第一導電層，包括經由觸點電性連接到第一電晶體的源極/汲極區域的第一導線；以及第二介電層，在第一導線附近，第二介電層包括介電常數值大於7.0的材料，第一去耦合電容器包括第一導線及第二介電層。在一實施例中，第一導線是電力供應線或電性接地線。在一實施例中，第一導電層進一步包括第二導線，第一導線是電力供應線，第二導線是電性接地線，並且第二介電層在第一導線與第二導線之間。在一實施例中，第二互連結構進一步包括第二導電層，第二導電層包括第二導線，第一導線是電力供應線，第二導線是電性接地線，並且第二介電層在垂直於元件層的主表面的方向上在第一導電層與第二導電層之間。在一實施例中，第二介電層包括金屬氧化物材料。在一實施例中，第一互連結構包括第二去耦合電容器。在一實施例中，元件層包括第二電晶體，第二電晶體經由第一互連結構耦合到第一電晶體。
根據另一實施例，一種元件包括：第一電晶體結構及第二電晶體結構，在元件層中；前側互連結構，在元件層的前側上，第一電晶體經由前側互連結構電性耦合到第二電晶體；以及背側互連結構，在元件層的背側上，背側互連結構包括在元件層的背側上的第一介電層；第一觸點，穿過第一介電層延伸到第一電晶體的源極/汲極區域；去耦合電容器；電力供應線；及電性接地線。在一實施例中，去耦合電容器包括在平行於元件層的主表面的方向上在電力供應線與電性接地線之間延伸的介電材料。在一實施例中，介電材料包括介電常數值大於7.0的材料。在一實施例中，去耦合電容器包括在垂直於元件層的主表面的方向上在電力供應線與電性接地線之間延伸的介電材料。在一實施例中，第一電晶體結構是n型電晶體結構，第一電晶體結構電性耦合到電性接地線，第二電晶體結構是p型電晶體結構，並且第二電晶體結構電性耦合到電力供應線。在一實施例中，電力供應線經由第一觸點電性耦合到第一源極/汲極區域，背側互連結構進一步包括穿過第一介電層延伸且電性耦合到第二電晶體結構的第二源極/汲極區域的第二觸點，並且電性接地線經由第二觸點電性耦合到第二源極/汲極區域。在一實施例中，第一電晶體結構經由第三源極/汲極區域電性耦合到前側互連結構，並且第二電晶體結構經由第四源極/汲極區域電性耦合到前側互連結構。
根據又一實施例，一種方法包括：在半導體基板上形成第一電晶體；移除半導體基板；以及在第一電晶體的背側上方形成第一互連結構，形成第一互連結構包括在第一電晶體的背側上方形成第一介電層；形成穿過第一介電層並且電性耦合到第一電晶體的源極/汲極區域的背側通孔；在背側通孔及第一介電層上方形成第二介電層，第二介電層包括介電常數值大於7.0的介電材料；以及在第二介電層中形成第一導線及第二導線，第一導線電性耦合到背側通孔，第一導線進一步電性耦合到電力供應線或電性接地線，去耦合電容器包括第一導線、第二介電層、及第二導線。在一實施例中，方法進一步包括在第一電晶體上方形成第二互連結構，在形成第二互連結構之後第一互連結構與第二互連結構相對形成，並且第二互連結構包括第二去耦合電容器。在一實施例中，第二互連結構將第一電晶體電性耦合到第二電晶體。在一實施例中，方法進一步包括將第二電晶體的源極/汲極區域電性耦合到電力供應線，第一導線電性耦合到電性接地線。在一實施例中，第二導線電性耦合到電力供應線或電性接地線。在一實施例中，方法進一步包括在背側通孔及第一介電層上方形成第三導線，第三導線耦合到電力供應線或電性接地線，並且第二介電層及第一導線在第三導線上方形成。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下產生本文的各種變化、取代及更改。
20:分隔符號 50:基板 50N:n型區域 50P:p型區域 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 55:奈米結構 64:多層堆疊 66:鰭 68:淺溝槽隔離(STI)區域 70:虛設介電層 71:虛設閘極介電質 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:第一間隔層 81:第一間隔件 82:第二間隔層 83:第二間隔件 86:第一凹陷 87:第二凹陷 88:側壁凹陷 90:第一內部間隔件 91:第一磊晶材料 92:磊晶源極/汲極區域 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻終止層(CESL) 96:第一層間介電質(ILD) 98:第三凹陷 100:閘極介電層 102:閘電極 104:閘極遮罩 106:第二ILD 107:元件層 108:第四凹陷 109:電晶體結構 109N:n型奈米-FET 109P:p型奈米FET 110:第一矽化物區域 112:源極/汲極觸點 114:閘極觸點 120:前側互連結構 122:第一導電特徵 124:第一介電層 125:第二介電層 128:第五凹陷 129:第二矽化物區域 130:背側通孔 132:第三介電層 134:導線 136:背側互連結構 138:第四介電層 138A:第四介電層 138B:第四介電層 138C:第四介電層 138D:第四介電層 138E:第四介電層 138F:第四介電層 139A:導電通孔 139B:導電通孔 139C:導電通孔 140:導線 140A:導線 140B:導線 140C:導線 141:元件符號 142:去耦合電容器 143:區域 144:鈍化層 146:UBM 148:外部連接器 150:載體基板 152:接合層 152A:第一接合層 152B:第二接合層 A-A’, B-B’, C-C’:橫截面 VSS , VDD :電力供應電壓
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭示的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。 第1圖根據一些實施例示出了三維視圖中的奈米結構場效電晶體（奈米-FET）的實例。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第12C圖、第12D圖、第12E圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第27D圖、第28A圖、第28B圖、第28C圖、第28D圖、第28E圖、第28F圖、第28G圖、第28I圖、第29A圖、第29B圖、及第29C圖是根據一些實施例的在製造奈米-FET時的中間階段的橫截面圖。 第28H圖是根據一些實施例的奈米-FET的電路佈局。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
55:奈米結構
66:鰭
68:淺溝槽隔離(STI)區域
92:磊晶源極/汲極區域
100:閘極介電層
102:閘電極
A-A’,B-B’,C-C’:橫截面

Claims (20)

  1. 一種元件，包含： 一元件層，包含一第一電晶體結構； 一第一互連結構，在該元件層的一前側上；以及 一第二互連結構，在該元件層的一背側上，該第二互連結構包含： 一第一介電層，在該元件層的該背側上； 一觸點，穿過該第一介電層延伸到該第一電晶體結構的一源極/汲極區域； 一第一導電層，包含經由該觸點電性連接到該第一電晶體結構的該源極/汲極區域的一第一導線；以及 一第二介電層，在該第一導線附近，該第二介電層包含一介電常數值大於7.0的一材料，其中一第一去耦合電容器包含該第一導線及該第二介電層。
  2. 如請求項1所述的元件，其中該第一導線是一電力供應線或一電性接地線。
  3. 如請求項1所述的元件，其中該第一導電層進一步包含一第二導線，其中該第一導線是一電力供應線，其中該第二導線是一電性接地線，並且其中該第二介電層在該第一導線與該第二導線之間。
  4. 如請求項1所述的元件，其中該第二互連結構進一步包含一第二導電層，該第二導電層包含一第二導線，其中該第一導線是一電力供應線，其中該第二導線是一電性接地線，並且其中該第二介電層在垂直於該元件層的一主表面的一方向上在該第一導電層與該第二導電層之間。
  5. 如請求項1所述的元件，其中該第二介電層包含一金屬氧化物材料。
  6. 如請求項1所述的元件，其中該第一互連結構包含一第二去耦合電容器。
  7. 如請求項1所述的元件，其中該元件層包含一第二電晶體結構，其中該第二電晶體結構經由該第一互連結構耦合到該第一電晶體結構。
  8. 一種元件，包含： 一第一電晶體結構及一第二電晶體結構，在一元件層中； 一前側互連結構，在該元件層的一前側上，該第一電晶體結構經由該前側互連結構電性耦合到該第二電晶體結構；以及 一背側互連結構，在該元件層的一背側上，該背側互連結構包含： 一第一介電層，在該元件層的該背側上； 一第一觸點，穿過該第一介電層延伸到該第一電晶體結構的一源極/汲極區域； 一去耦合電容器； 一電力供應線；以及 一電性接地線。
  9. 如請求項8所述的元件，其中該去耦合電容器包含在平行於該元件層的一主表面的一方向上在該電力供應線與該電性接地線之間延伸的一介電材料。
  10. 如請求項9所述的元件，其中該介電材料包含一介電常數值大於7.0的一材料。
  11. 如請求項8所述的元件，其中該去耦合電容器包含在垂直於該元件層的一主表面的一方向上在該電力供應線與該電性接地線之間延伸的一介電材料。
  12. 如請求項8所述的元件，其中該第一電晶體結構是一n型電晶體結構，其中該第一電晶體結構電性耦合到該電性接地線，其中該第二電晶體結構是一p型電晶體結構，並且其中該第二電晶體結構電性耦合到該電力供應線。
  13. 如請求項8所述的元件，其中該電力供應線經由該第一觸點電性耦合到該第一源極/汲極區域，其中該背側互連結構進一步包含穿過該第一介電層延伸並且電性耦合到該第二電晶體結構的一第二源極/汲極區域的一第二觸點，並且其中該電性接地線經由該第二觸點電性耦合到該第二源極/汲極區域。
  14. 如請求項13所述的元件，其中該第一電晶體結構穿過一第三源極/汲極區域電性耦合到該前側互連結構，並且其中該第二電晶體結構穿過一第四源極/汲極區域電性耦合到該前側互連結構。
  15. 一種方法，包含： 在一半導體基板上形成一第一電晶體結構； 移除該半導體基板；以及 在該第一電晶體結構的一背側上方形成一第一互連結構，其中形成該第一互連結構包含： 在該第一電晶體結構的該背側上方形成一第一介電層； 穿過該第一介電層並且電性耦合到該第一電晶體結構的一源極/汲極區域形成一背側通孔； 在該背側通孔及該第一介電層上方形成一第二介電層，其中該第二介電層包含一介電常數值大於7.0的一介電材料；以及 在該第二介電層中形成一第一導線及一第二導線，該第一導線電性耦合到該背側通孔，該第一導線進一步電性耦合到一電力供應線或一電性接地線，其中一去耦合電容器包含該第一導線、該第二介電層、及該第二導線。
  16. 如請求項15所述的方法，進一步包含在該第一電晶體結構上方形成一第二互連結構，其中在形成該第二互連結構之後該第一互連結構與該第二互連結構相對形成，並且其中該第二互連結構包含一第二去耦合電容器。
  17. 如請求項16所述的方法，其中該第二互連結構將該第一電晶體結構電性耦合到一第二電晶體結構。
  18. 如請求項17所述的方法，進一步包含將該第二電晶體結構的一源極/汲極區域電性耦合到該電力供應線，其中該第一導線電性耦合到該電性接地線。
  19. 如請求項15所述的方法，其中該第二導線電性耦合到該電力供應線或該電性接地線。
  20. 如請求項15所述的方法，進一步包含在該背側通孔及該第一介電層上方形成一第三導線，其中該第三導線耦合到該電力供應線或該電性接地線，並且其中該第二介電層及該第一導線在該第三導線上方形成。
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