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KR20240113274A - 집적회로 소자 및 이의 제조 방법 - Google Patents

집적회로 소자 및 이의 제조 방법 Download PDF

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KR20240113274A
KR20240113274A KR1020230005636A KR20230005636A KR20240113274A KR 20240113274 A KR20240113274 A KR 20240113274A KR 1020230005636 A KR1020230005636 A KR 1020230005636A KR 20230005636 A KR20230005636 A KR 20230005636A KR 20240113274 A KR20240113274 A KR 20240113274A
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KR
South Korea
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source
horizontal direction
drain region
nanosheet
insulating film
Prior art date
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Pending
Application number
KR1020230005636A
Other languages
English (en)
Inventor
변효훈
김석훈
김언기
박판귀
임성근
조유영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020230005636A priority Critical patent/KR20240113274A/ko
Priority to US18/513,759 priority patent/US20240243188A1/en
Priority to CN202311574033.2A priority patent/CN118352356A/zh
Priority to EP23214900.5A priority patent/EP4401144A3/en
Priority to TW112150194A priority patent/TW202429714A/zh
Priority to JP2024002474A priority patent/JP2024100724A/ja
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Abstract

일부 실시예들에 따른 집적회로 소자는, 제1 수평 방향으로 연장되는 후면 배선 구조물; 상기 후면 배선 구조물 상에 배치되고, 상기 제1 수평 방향으로 연장되는 복수의 핀 구조물을 포함하는 절연 기판; 상기 복수의 핀 구조물 사이에 배치되는 소자 분리막; 상기 복수의 핀 구조물의 상면을 덮는 하부 절연막; 상기 절연 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 복수의 게이트 구조물; 상기 하부 절연막 상에 배치되며, 상기 복수의 게이트 구조물에 의해 포위되는 복수의 나노시트 스택; 상기 절연 기판 상에 배치되며, 상기 복수의 나노시트 스택 사이에 배치되는 바디부, 및 상기 하부 절연막을 관통하고 상기 핀 구조물의 일부를 관통하는 수직 연장부를 포함하는 제1 소스/드레인 영역; 상기 제1 소스/드레인 영역의 상기 수직 연장부를 둘러싸는 반도체 에피택셜 구조물; 및 상기 반도체 에피택셜 구조물과 상기 후면 배선 구조물을 연결하는 하부 콘택;을 포함한다.

Description

집적회로 소자 및 이의 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터(field-effect transistor)를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 집적회로 소자의 집적도 및 전기적 신뢰성이 향상된 전계 효과 트랜지스터를 포함하는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 집적회로 소자의 집적도 및 전기적 신뢰성이 향상된 전계 효과 트랜지스터를 포함하는 집적회로 소자의 제조 방법을 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 직접회로 소자가 제공된다. 상기 집적회로 소자는, 제1 수평 방향으로 연장되는 후면 배선 구조물; 상기 후면 배선 구조물 상에 배치되고, 상기 제1 수평 방향으로 연장되는 복수의 핀 구조물을 포함하는 절연 기판; 상기 복수의 핀 구조물 사이에 배치되는 소자 분리막; 상기 복수의 핀 구조물의 상면을 덮는 하부 절연막; 상기 절연 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 복수의 게이트 구조물; 상기 하부 절연막 상에 배치되며, 상기 복수의 게이트 구조물에 의해 포위되는 복수의 나노시트 스택; 상기 절연 기판 상에 배치되며, 상기 복수의 나노시트 스택 사이에 배치되는 바디부, 및 상기 하부 절연막을 관통하고 상기 핀 구조물의 일부를 관통하는 수직 연장부를 포함하는 제1 소스/드레인 영역; 상기 제1 소스/드레인 영역의 상기 수직 연장부를 둘러싸는 반도체 에피택셜 구조물; 및 상기 반도체 에피택셜 구조물과 상기 후면 배선 구조물을 연결하는 하부 콘택;을 포함한다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 직접회로 소자가 제공된다. 상기 집적회로 소자는, 제1 수평 방향으로 연장되는 복수의 핀 구조물을 포함하는 절연 기판; 상기 복수의 핀 구조물의 상면을 덮는 하부 절연막; 상기 절연 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 복수의 게이트 구조물; 및 상기 절연 기판 상에서 상기 복수의 게이트 구조물 중에서 선택되는 제1 게이트 구조물을 사이에 두고 상기 제1 수평 방향으로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 및 상기 하부 절연막의 저면 상에 배치되는 반도체 에피택셜 구조물;을 포함하고, 상기 제1 소스/드레인 영역은 상기 하부 절연막 및 상기 반도체 에피택셜 구조물의 일부를 관통하여 상기 반도체 에피택셜 구조물에 연결된다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 직접회로 소자가 제공된다. 상기 집적회로 소자는, 제1 수평 방향으로 연장되는 후면 배선 구조물; 상기 후면 배선 구조물 상에 배치되고, 상기 제1 수평 방향으로 연장되는 복수의 핀 구조물을 포함하는 절연 기판; 상기 복수의 핀 구조물의 상면을 덮는 하부 절연막; 상기 절연 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 복수의 게이트 구조물; 상기 하부 절연막 상에 배치되며, 상기 복수의 게이트 구조물에 의해 포위되는 복수의 나노시트 스택; 상기 절연 기판 상에 배치되며, 상기 복수의 나노시트 스택 사이에 배치되는 바디부, 및 상기 하부 절연막을 관통하고 상기 핀 구조물의 일부를 관통하는 수직 연장부를 포함하는 제1 소스/드레인 영역; 상기 복수의 게이트 구조물 중에서 선택된 제1 게이트 구조물을 사이에 두고 상기 제1 소스/드레인 영역으로부터 상기 제1 수평 방향으로 이격된 제2 소스/드레인 영역; 상기 제1 소스/드레인 영역의 상기 수직 연장부를 둘러싸는 반도체 에피택셜 구조물; 및 상기 반도체 에피택셜 구조물과 상기 후면 배선 구조물을 연결하는 하부 콘택;을 포함한다.
본 발명의 기술적 사상에 따르면, 집적회로 소자는 활성 기판에 연결되는 후면 배선 구조물을 포함할 수 있다. 이에 따라, 집적회로 소자의 다운-스케일링에 따른 배선 복잡도가 완화될 수 있고, 집적회로 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X-X'선에 따른 단면도이다.
도 2b은 도 1의 Y1-Y1'선, Y2-Y2'선, 및 Y3-Y3'선에 따른 단면도이다.
도 3a는 도 2의 "EX1"로 표시된 부분의 확대도이다.
도 3b는 도 3의 "EX2"로 표시된 부분의 확대도이다.
도 3c은 도 3의 "EX3"로 표시된 부분의 확대도이다.
도 4a 내지 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 X-X'선, Y1-Y1'선, Y2-Y2'선, 및 Y3-Y3'선에 따른 단면을 나타낸 것들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 X-X'선에 따른 단면도이고, 도 2b은 도 1의 Y1-Y1'선, Y2-Y2'선, 및 Y3-Y3'선에 따른 단면도이다. 도 3a는 도 2a의 "EX1"로 표시된 부분의 확대도이고, 도 3b는 도 2b의 "EX2"로 표시된 부분의 확대도이며, 도 3c은 도 2b의 "EX3"로 표시된 부분의 확대도이다.
도 1, 도 2a, 도 2b, 및 도 3a 내지 도 3c을 참조하여 이하에서 설명하는 예시적인 실시예들에서, 집적회로 소자(100)는 멀티 브릿지 채널 FET(MBCFET) 소자를 포함하는 논리 셀을 구성할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 집적회로 소자(100)는 평면형 FET(planar FET) 소자, 게이트-올-어라운드(gate-all-around) 타입의 FET 소자, 핀펫(finFET) 소자, MoS2 반도체 게이트 전극과 같은 2차원 물질 기반의 FET 소자 등을 포함할 수도 있다.
도 1, 도 2a, 도 2b, 및 도 3a 내지 도 3c을 참조하면, 집적회로 소자(100)는 소자 분리 트렌치(112T)에 의해 정의된 복수의 핀 구조물(FS)을 포함하는 절연 기판(182)을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 핀 구조물(FS)은 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 예를 들면, 절연 기판(182)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 핀 구조물(FS) 사이에 소자 분리 트렌치(112T)를 채우는 소자 분리막(112)이 배치될 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(112)은 소자 분리 트렌치(112T)의 저면 및 복수의 핀 구조물(FS)의 측벽을 덮을 수 있다. 예시적인 실시예들에 따르면, 복수의 핀 구조물(FS)의 상면(FT)은 하부 절연막(114)에 의해 덮일 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(112)은 실리콘 산화물로 이루어질 수 있다. 예시적인 실시예들에 따르면, 하부 절연막(114)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 하부 절연막(114)은 3.5 이상의 유전 상수를 갖는 물질로 이루어질 수 있다.
예시적인 실시예들에 따르면, 복수의 핀 구조물(FS) 상에 복수의 게이트 구조물(140)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
예시적인 실시예들에 따르면, 복수의 핀 구조물(FS)과 복수의 게이트 구조물(140)이 교차하는 영역들에서, 하부 절연막(114)의 상면(114U) 상에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 나노시트 스택(NSS)은 하부 절연막(114)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 하부 절연막(114)의 상면(114U)과 대면할 수 있다. 본 명세서에서, 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미할 수 있다. 예를 들면, 상기 나노시트는 나노와이어를 포함하는 개념으로 이해될 수 있다. 예시적인 실시예들에 따르면, 절연 기판(182) 상에서, 복수의 핀 구조물(FS)과 복수의 게이트 구조물(140)이 교차하는 영역들에서 복수의 나노시트 트랜지스터가 형성될 수 있다.
예시적인 실시예들에 따르면, 복수의 나노시트 스택(NSS)은 각각 하부 절연막(114) 상에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 하부 절연막(114)의 상면(114U)으로부터 수직 방향(Z 방향)에 따른 거리가 서로 다를 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 각각 수직 방향(Z 방향)으로 오버랩되어 있는 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 감쌀 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 하부 절연막(114)의 상면(114U) 및 하부 절연막의 양 측벽을 감쌀 수 있다.
도 2a 및 도 2b에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀 구조물(FS) 및 게이트 구조물(140) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀 구조물(FS) 상에 복수의 나노시트 스택(NSS) 및 복수의 게이트 구조물(140)이 배치되고, 1 개의 핀 구조물(FS) 상에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배열되어 있는 구성을 예시하였다. 그러나, 1 개의 핀 구조물(FS) 상에 배치되는 나노시트 스택(NSS) 및 게이트 구조물(140) 각각의 개수는 특별히 제한되지 않는다.
예시적인 실시예들에 따르면, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 채널 영역으로 기능할 수 있다. 예시적인 실시예들에 따르면, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 약 4 nm 내지 약 6 nm의 범위 내에서 선택되는 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 여기서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 두께는 수직 방향(Z 방향)을 따르는 크기를 의미한다. 예시적인 실시예들에 따르면, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 수직 방향(Z 방향)을 따라 실질적으로 동일한 두께를 가질 수 있다. 다른 예시적인 실시예들에 따르면, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다. 예시적인 실시예들에 따르면, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 Si 층, SiGe 층, 또는 이들의 조합으로 이루어질 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 제1 수평 방향(X 방향)에서 서로 동일 또는 유사한 크기를 가질 수 있다. 다른 예시적인 실시예들에서, 도 2a 및 도 2b에 예시한 바와 달리, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 다른 크기를 가질 수 있다. 본 예에서, 복수의 나노시트 스택(NSS)이 각각 3 개의 나노시트로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 나노시트 스택(NSS)은 적어도 1 개의 나노시트를 포함할 수 있으며, 나노시트 스택(NSS)을 구성하는 나노시트의 개수는 특별히 제한되지 않는다.
도 2a 및 도 2b에 예시한 바와 같이, 복수의 게이트 구조물(140)은 각각 메인 게이트 부분(140M)과 복수의 서브 게이트 부분(140S)을 포함할 수 있다. 예시적인 실시예들에 따르면, 메인 게이트 부분(140M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 예시적인 실시예들에 따르면, 복수의 서브 게이트 부분(140S)은 메인 게이트 부분(140M)에 일체로 연결되고, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이, 및 제1 나노시트(N1)와 하부 절연막(114)과의 사이에 각각 하나씩 배치될 수 있다. 예시적인 실시예들에 따르면, 수직 방향(Z 방향)에서, 복수의 서브 게이트 부분(140S) 각각의 두께는 메인 게이트 부분(140M)의 두께보다 더 작을 수 있다.
예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)은 각각 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd 및 이들의 조합을 포함할 수 있다. 예를 들면, 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 예를 들면, 상기 금속 탄화물은 TiAlC일 수 있다.
예시적인 실시예들에 따르면, 나노시트 스택(NSS)을 구성하는 복수의 나노시트(N1, N2, N3)와 게이트 구조물(140) 사이에는 게이트 유전막(142)이 개재될 수 있다. 예시적인 실시예들에 따르면, 게이트 유전막(142)은 복수의 나노시트(N1, N2, N3) 각각의 표면을 덮는 부분들과, 메인 게이트 부분(140M)의 측벽들을 덮는 부분들을 포함할 수 있다.
예시적인 실시예들에 따르면, 게이트 유전막(142)은 인터페이스막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 상기 인터페이스막은 생략될 수 있다. 예시적인 실시예들에 따르면, 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 복수의 핀 구조물(FS) 상에 제1 리세스(RS) 및 제2 리세스(RD)가 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 리세스(RD)는 제1 리세스(RS)와 인접한 게이트 구조물(140)을 사이에 두고 제1 리세스(RS)로부터 이격될 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 리세스(RS) 내에는 복수의 제1 소스/드레인 영역(122)이 배치될 수 있고, 복수의 제2 리세스(RD) 내에는 복수의 제2 소스/드레인 영역(124)이 배치될 수 있다. 일부 실시예들에 있어서, 제1 소스/드레인 영역(122)은 소스 영역일 수 있고, 제2 소스/드레인 영역(124)은 드레인 영역일 수 있다.
예시적인 실시예들에 따르면, 제1 소스/드레인 영역(122) 및 제2 소스/드레인 영역(124)은 반도체 물질로 이루어질 수 있다. 예를 들면, 상기 반도체 물질은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에 있어서, 제1 소스/드레인 영역(122) 및 제2 소스/드레인 영역(124)은 각각 p 형 도펀트로 도핑된 반도체층으로 이루어질 수 있다. 예를 들면, 상기 p형 도펀트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다. 일부 실시예들에 있어서, 제1 소스/드레인 영역(122) 및 제2 소스/드레인 영역(124)은 각각 n 형 도펀트로 도핑된 반도체층으로 이루어질 수 있다. 예를 들면, 상기 n 형 도펀트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 소스/드레인 영역(122)과 복수의 제2 소스/드레인 영역(124)은 각각 복수의 게이트 구조물(140) 중에서 선택되는 하나의 게이트 구조물(140)을 사이에 두고 제1 수평 방향(X 방향)에서 서로 이격되며, 제2 수평 방향(Y 방향)을 따라 배열될 수 있다.
일부 실시예들에 있어서, 도 1에서 예시한 바와 달리, 복수의 제1 소스/드레인 영역(122) 및 복수의 제2 소스/드레인 영역(124)은 제2 수평 방향(Y 방향)을 따라 서로 교차하여 배열될 수도 있다. 이 경우, 복수의 제1 소스/드레인 영역(122)과 제2 소스/드레인 영역(124)은 각각 복수의 게이트 구조물(140) 중 선택되는 하나의 게이트 구조물(140)을 두고 제1 수평 방향(X 방향)에서 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 소스/드레인 영역(122)은 각각 복수의 나노시트 스택(NSS) 사이에 배치되는 바디부(122a) 및, 하부 절연막(114)을 관통하고 핀 구조물(FS)을 적어도 부분적으로 관통하는 수직 연장부(122b)를 포함할 수 있다. 예시적인 실시예들에 따르면, 하부 절연막(114)은 제1 소스/드레인 영역(122)에 의해 제1 수평 방향(X 방향) 길이가 한정될 수 있다.
예시적인 실시예들에 따르면, 바디부(122a)는 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 대면하는 표면들을 가질 수 있다. 예시적인 실시예들에 따르면, 바디부(122a)는 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접할 수 있다.
예시적인 실시예들에 따르면, 수직 연장부(122b)는 바디부(122a)로부터 수직 방향(Z 방향)으로 연장되며, 하부 절연막(114)의 저면(114L)으로부터 돌출될 수 있다. 예시적인 실시예들에 따르면, 수직 연장부(122b)의 측벽은 제1 수평 방향(X 방향)에서 하부 절연막(114)과 대면하는 부분을 포함할 수 있다. 예시적인 실시예들에 따르면, 수직 연장부(122b)의 측벽은 제2 수평 방향(Y 방향)에서 소자 분리막(112)에 대면하는 부분을 포함할 수 있다.
예시적인 실시예들에 따르면, 수직 연장부(122b)의 저면(123)은 하부 절연막(114)의 저면(114L)보다 낮은 수직 레벨을 가질 수 있다. 본 명세서에서 사용되는 용어 "수직 레벨"은 하부 절연막(114)의 저면(114L)으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다. 예시적인 실시예들에 따르면, 수직 연장부(122b)는 하부 절연막(114)의 저면(114L)으로부터 제1 길이(h1)만큼 돌출될 수 있다.
예시적인 실시예들에 따르면, 바디부(122a)는 제1 수평 방향(X 방향)에 따른 너비인 제1 너비(w1)를 가질 수 있고, 수직 연장부(122b)는 제1 수평 방향(X 방향)에 따른 너비인 제2 너비(w2)를 가질 수 있다. 예시적인 실시예들에 따르면, 바디부(122a)의 제1 너비(w1)는 수직 연장부(122b)의 제2 너비(w2)와 실질적으로 동일할 수 있다. 일부 실시예들에 있어서, 바디부(122a)의 제1 너비(w1)는 수직 연장부(122b)의 제2 너비(w2)보다 작을 수 있다. 다른 일부 실시예들에 있어서, 바디부(122a)의 제1 너비(w1)는 수직 연장부(122b)의 제2 너비(w2)보다 클 수 있다.
예시적인 실시예들에 따르면, 바디부(122a)는 제2 수평 방향(Y 방향)에 따른 너비인 제3 너비(w3)를 가질 수 있고, 수직 연장부(122b)는 제2 수평 방향(Y 방향)에 따른 제4 너비(w4)를 가질 수 있다. 예시적인 실시예들에 따르면, 바디부(122a)의 제3 너비(w3)는 수직 연장부(122b)의 제4 너비(w4)보다 클 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 각각 하부 절연막(114) 상에서 복수의 나노시트 스택(NSS) 사이에 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 하부 절연막(114)의 상면(114U)에 접할 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 대면하는 표면들을 가질 수 있다. 복수의 제2 소스/드레인 영역(124)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접할 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 각각 하부 절연막(114)을 사이에 두고 핀 구조물(FS)로부터 이격될 수 있다. 본 발명의 예시적인 실시예들에 따른 하부 절연막(114)은 복수의 핀 구조물(FS)과 복수의 제2 소스/드레인 영역(124) 사이에 배치되어, 후술하는 후면 배선 구조물(204)과 제1 소스/드레인 영역(122)을 연결하는 하부 콘택 구조물(185)이 공정 오차에 의해 제2 소스/드레인 영역(124)에 접촉하는 것을 방지할 수 있다.
예시적인 실시예들에 따르면, 하부 절연막(114)의 저면(114L) 상에서 제1 소스/드레인 영역(122)의 수직 연장부(122b)를 둘러싸는 반도체 에피택셜 구조물(126)이 배치될 수 있다. 예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)은 제1 소스/드레인 영역(122)의 수직 연장부(122b)에 접촉하며 제1 소스/드레인 영역(122)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)은 제1 소스/드레인 영역(122)의 수직 연장부(122b)에 의해 수직 방향(Z 방향)으로 일부 관통된 구조를 가질 수 있다.
예를 들면, 반도체 에피택셜 구조물(126)은 하부 절연막(114)의 저면(114L) 상에 돌출된, 수직 연장부(122b)의 일부분에서 반도체 물질을 에피택셜 성장시켜 형성될 수 있다. 예시적인 실시예들에 따르면, 반도체 물질은 Si 또는 Ge와 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 있어서, 반도체 에피택셜 구조물(126)은 B 또는 Ga로 도핀된 p 형 반도체 층으로 이루어질 수 있다. 다른 일부 실시예들에 있어서, 반도체 에피택셜 구조물(126)은 P, As, 또는 Sb로 도핑된 n 형 반도체층으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)은 하부 절연막(114)의 저면(114L)으로부터 멀어질수록 수평 방향 폭이 증가되는 포지티브 프로파일(positive profile)을 갖는 제1 부분(126a)과, 수평 방향 폭이 작아지는 네가티브 프로파일(negative profile)을 갖는 제2 부분(126b)을 포함할 수 있다. 예를 들면, 반도체 에피택셜 구조물(126)의 측벽은 제1 부분(126a)에서 상기 포지티브 프로파일을 가질 수 있고, 제2 부분(126b)에서 상기 네거티브 프로파일을 가질 수 있다.
반도체 에피택셜 구조물(126)의 프로파일은, 제1 소스/드레인 영역(122)의 수직 연장부(122b)의 결정면에 따른 에피택셜층의 성장 속도 차이에 기인한다. 예를 들면, 에피택셜층은 수직 연장부(122b)의 <100> 결정면보다 <110> 결정면에서 더 빠른 속도로 성장할 수 있고, <311> 결정면과 <111> 결정면에서, <100> 결정면보다 더 느린 속도로 성장할 수 있다. 예시적인 실시예들에 따른 반도체 에피택셜 구조물(126)은, 결정면에 따른 상기 에피택셜층의 성장 속도 차이를 이용하여, 하부 절연막(114)의 저면(114L)으로부터 돌출된 수직 연장부(122b)로부터 반도체 물질을 성장시킴에 따라, 수평 방향(X 방향 및/또는 Y 방향) 너비가 확장된 프로파일을 가질 수 있다.
예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)은 제1 부분(126a)과 제2 부분(126b) 사이에서 수평 방향 너비가 최대인 제3 부분(126c)을 가질 수 있다. 예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)의 제3 부분(126c)의 수평 방향 너비는 제1 소스/드레인 영역(122)의 수직 연장부(122b)의 수평 방향 너비보다 클 수 있다. 예를 들면, 반도체 에피택셜 구조물(126)의 제3 부분(126c)의 제1 수평 방향(X 방향)에 따른 너비인 제5 너비(w5)는, 제1 소스/드레인 영역(122)의 수직 연장부(122b)의 제1 수평 방향(X 방향)에 따른 너비인 제2 너비(w2)보다 클 수 있다. 예를 들면, 반도체 에피택셜 구조물(126)의 제3 부분(126c)의 제2 수평 방향(Y 방향)에 따른 너비인 제6 너비(w6)는, 제1 소스/드레인 영역(122)의 수직 연장부(122b)의 제2 수평 방향(Y 방향)에 따른 너비인 제4 너비(w4)보다 클 수 있다.
도 2a 및 도 3a에 표시된 제1 부분(126a), 제2 부분(126b), 및 제3부분(126c)와, 도 2b 및 도 3b에 표시된 제1 부분(126a), 제2 부분(126b), 및 제3부분(126c)은 서로 다른 부분을 지칭한다. 예를 들면, 반도체 에피택셜 구조물(126)은 제1 수평 방향(X 방향)에 따른 단면(도 2a 및 도 3a)에서, 상기 포지티브 프로파일을 갖는 제1 부분(126a), 상기 네거티브 프로파일을 갖는 제2 부분(126b), 및 제1 부분(126a)과 제2 부분(126b) 사이의 제3 부분(126c)을 가질 수 있고, 제2 수평 방향(Y 방향)에 따른 단면(도 2b 및 도 3b)에서, 상기 포지티브 프로파일을 갖는 제1 부분(126a), 상기 네거티브 프로파일을 갖는 제2 부분(126b), 및 제1 부분(126a)과 제2 부분(126b) 사이의 제3 부분(126c)을 가질 수 있다.
예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)은 하부 절연막(114)과 접하는 부분과 반대된 저면(126L)을 가질 수 있다. 예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)의 저면(126L)은 제1 소스/드레인 영역(122)의 저면(123)보다 낮은 수직 레벨에 배치될 수 있다. 예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)의 저면(126L)은 하부 절연막(114)의 저면(114L)보다 제2 높이(h2)만큼 낮은 수직 레벨에 배치될 수 있다. 예시적인 실시예들에 따르면, 반도체 에피택셜 구조물(126)의 저면(126L)은 소자 분리막(112)의 저면(112L)보다 제3 높이(h3)만큼 낮은 수직 레벨에 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 높이(h2)는 제3 높이(h3)보다 클 수 있다.
예시적인 실시예들에 따르면, 절연 기판(182)은 핀 상면(FT)에 반대되는 후면(182B)을 가질 수 있다. 예시적인 실시예들에 따르면, 절연 기판(182) 내에, 절연 기판(182)의 후면(182B)으로부터 절연 기판(182)의 일부를 수직 방향(Z 방향)으로 관통하여 반도체 에피택셜 구조물(126)에 연결되는 하부 콘택 구조물(185)이 배치될 수 있다. 예시적인 실시예들에 따르면, 하부 콘택 구조물(185)과 반도체 에피택셜 구조물(126) 사이에는 하부 실리사이드막(183)이 형성될 수 있다.
예시적인 실시예들에 따르면, 하부 콘택 구조물(185)은 도전성 배리어(184a)및 콘택 플러그(184b)를 포함할 수 있다. 도전성 배리어(184a)는 콘택 플러그(184b)의 상면 및 측면을 감싸며, 콘택 플러그(184b)의 상면 및 측면에 접할 수 있다. 예시적인 실시예들에 따르면, 도전성 배리어(184a)는 하부 실리사이드막(183)과 콘택 플러그(184b) 사이에 개재될 수 있다.
예시적인 실시예들에 따르면, 콘택 플러그(184b)는 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 이들의 조합, 또는 이들의 합금으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에 따르면, 도전성 배리어(184a)는 금속 또는 금속 질화물로 이루어질 수 있다. 예를 들면, 도전성 배리어(184a)는 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에 따르면, 하부 실리사이드막(183)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd로 이루어지는 금속을 포함할 수 있다. 예를 들면, 하부 실리사이드막(183)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에 있어서, 하부 콘택 구조물(185)은 반도체 물질을 포함하는단일의 구조물로 형성될 수 있다. 예를 들면, 상기 반도체 물질은 Si, Ge 또는 SiGe을 포함할 수 있고, 도핑된 폴리실리콘을 포함할 수도 있다.
예시적인 실시예들에 따르면, 절연 기판(182)의 후면(182B) 상에 제1 하부 절연층(192)과 제2 하부 절연층(202)이 순차적으로 적층될 수 있다.
예시적인 실시예들에 따르면, 제1 하부 절연층(192)과 제2 하부 절연층(202)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 탄화막, 저유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 저유전막은 불소 도핑된 실리콘 산화물(fluorine-doped silicon oxide), 유기실리케이트 유리(organosilicate glass), 탄소 도핑된 산화물(carbon-doped oxide), 다공성 실리콘 산화물(porous silicon oxide), 다공성 유기실리케이트 유리(porous organosilicate glass), 스핀-온 유기 폴리머 유전체(spin-on organic polymeric dielectric), 스핀-온 실리콘 기반 유전체(spin-on silicon based polymeric dielectric), 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 후면 배선 구조물(204)이 제1 수평 방향(X 방향)을 따라 연장되며 제2 하부 절연층(202)을 관통하도록 배치될 수 있다. 예를 들면, 후면 배선 구조물(204)은 상술한 나노시트 트랜지스터에 전원 전압 및 접지 전압을 인가하도록 구성된 파워 전달 네트워크(power delivery network)를 포함할 수 있다. 예시적인 실시예들에 따르면, 후면 배선 구조물(204)은 Co, W, Cu, Ru, Mn, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 후면 배선 구조물(204)은 제1 하부 절연층(192)을 관통하며 하부 콘택 구조물(185)에 접하는 하부 비아 콘택(194)을 통해 하부 콘택 구조물(185)과 연결될 수 있다. 예시적인 실시예들에 따르면, 하부 비아 콘택(194)은 몰리브데늄(Mo) 또는 텅스텐(W)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 후면 배선 구조물(204)은 하부 비아 콘택(194), 하부 콘택 구조물(185) 하부 실리사이드막(183), 및 반도체 에피택셜 구조물(126)을 통해 제1 소스/드레인 영역(122)과 전기적으로 연결되도록 구성될 수 있다. 예를 들면, 하부 콘택 구조물(185)과 하부 비아 콘택(194)은 후면 배선 구조물(204)과 제1 소스/드레인 영역(122)을 전기적으로 연결하기 위한 하부 콘택을 구성할 수 있다.
본 발명의 예시적인 실시예들에 따른 반도체 에피택셜 구조물(126)은 수평 방향 너비가 확장된 제3 부분(126c)을 포함하여, 반도체 에피택셜 구조물(126)에 연결되는 하부 콘택 구조물(185)의 콘택 마진을 확보할 수 있다. 또한, 반도체 에피택셜 구조물(126)은 절연 기판(182) 내에 배치되고, 하부 콘택 구조물(185)은 절연 기판(182)을 관통하여 반도체 에피택셜 구조물(126)과 연결된다. 기판이 반도체 물질로 이루어진 경우 하부 콘택 구조물(185)과 반도체 기판 사이의 전기적 절연을 위한 별도의 절연 라이너가 필요하나, 예시적인 실시예들에 따른 집적회로 소자(100)에서는 전기적 절연을 위한 상기 절연 라이너가 생략될 수 있다.
예시적인 실시예들에 따르면, 나노시트 스택(NSS)과 게이트 구조물(140) 사이에는 게이트 유전막(142)이 개재될 수 있다. 예시적인 실시예들에 따르면, 복수의 게이트 구조물(140)에 포함된 복수의 서브 게이트 부분(140S) 각각의 양 측벽은 게이트 유전막(142)을 사이에 두고 제1 및 제2 소스/드레인 영역(122, 124)으로부터 이격될 수 있다. 예시적인 실시예들에 따르면, 게이트 유전막(142)은 게이트 구조물(140)의 서브 게이트 부분(140S)과 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각과의 사이, 및 게이트 구조물(140)의 서브 게이트 부분(160S)과 제1 및 제2 소스/드레인 영역(122, 124) 사이에 개재될 수 있다.
예시적인 실시예들에 따르면, 게이트 유전막(142)은 인터페이스 유전막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스 유전막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 상기 인터페이스 유전막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 게이트 유전막(142) 및 게이트 구조물(140) 각각의 상면은 캡핑 절연막(144)으로 덮일 수 있다. 예시적인 실시예들에 따르면, 캡핑 절연막(144)은 실리콘 질화막으로 이루어질 수 있다.
예시적인 실시예들에 따르면, 게이트 구조물(140) 및 캡핑 절연막(144) 각각의 양 측벽은 외측 절연 스페이서(108)으로 덮일 수 있다. 예시적인 실시예들에 따르면, 외측 절연 스페이서(108)는 복수의 나노시트 스택(NSS)의 상면 위에서 메인 게이트 부분(160M)의 양 측벽을 덮을 수 있다. 예를 들면, 외측 절연 스페이서(108)는 게이트 유전막(142)을 사이에 두고 게이트 구조물(140)과 이격될 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(112)의 상면 상에는 복수의 제1 소스/드레인 영역(122)의 수직 연장부(122b)의 측벽 일부, 및 하부 절연막(114)의 측벽을 덮는 리세스측 절연 스페이서(116)가 배치될 수 있다. 예시적인 실시예들에 따르면, 리세스측 졀연 스페이서(116)는 외측 절연 스페이서(108)와 일체로 연결될 수 있다.
예시적인 실시예들에 따르면, 제1 소스/드레인 영역(122)의 수직 연장부(122b)의 측벽은 제2 수평 방향(Y 방향)에서 리세스측 절연 스페이서(116) 및 소자 분리막(112)에 의해 덮일 수 있다. 예를 들면, 제1 소스/드레인 영역(122)의 수직 연장부(122b)는 리세스측 절연 스페이서(116) 및 소자 분리막(112)에 의해 한정된 공간에서 수직 방향(Z 방향)을 따라 연장될 수 있다.
예시적인 실시예들에 따르면, 외측 절연 스페이서(108) 및 리세스측 절연 스페이서(116)는 각각 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN", 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124) 각각의 상면에는 상부 실리사이드막(152)이 형성될 수 있다. 예시적인 실시예들에 따르면, 상부 실리사이드막(152)은 W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd로 이루어지는 금속을 포함할 수 있다. 예를 들면, 상부 실리사이드막(152)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 절연 기판(182) 상에서 복수의 제1 소스/드레인 영역(122), 복수의 제2 소스/드레인 영역(124), 및 복수의 외측 절연 스페이서(108)은 절연 라이너(132)로 덮일 수 있다. 예시적인 실시예들에 따르면, 절연 라이너(132) 상에 게이트간 절연막(134)이 배치될 수 있다. 일부 실시예들에 있어서, 절연 라이너(132)는 생략될 수 있다. 이 경우, 게이트간 절연막(134)은 복수의 제1 소스/드레인 영역(122) 및 복수의 제2 소스/드레인 영역(124)에 접할 수 있다.
예시적인 실시예들에 따르면, 절연 라이너(132)는 실리콘 질화물, SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에 따르면, 게이트간 절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124) 상에는 소스/드레인 콘택 구조물(154)이 배치될 수 있다. 예시적인 실시예들에 따르면, 소스/드레인 콘택 구조물(154)은 게이트간 절연막(134) 및 절연 라이너(132)를 수직 방향(Z 방향)으로 관통하여 상부 실리사이드막(152)에 접할 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 각각 상부 실리사이드막(152)을 통해 소스/드레인 콘택 구조물(154)에 전기적으로 연결 가능하도록 구성될 수 있다.
예시적인 실시예들에 따르면, 소스/드레인 콘택 구조물(154)은 제2 소스/드레인 영역(124) 상에 순차적으로 적층된 도전성 배리어(153a) 및 콘택 플러그(153b)를 포함할 수 있다. 예시적인 실시예들에 따르면, 도전성 배리어(153a)는 콘택 플러그(153b)의 저면 및 측면을 감싸며 콘택 플러그(153b)의 저면 및 측면에 접할 수 있다. 예시적인 실시예들에 따르면, 도전성 배리어(153a)는 상부 실리사이드막(152)과 콘택 플러그(153b) 사이에 개재될 수 있다. 예시적인 실시예들에 따르면, 도전성 배리어(153a)는 금속 또는 금속 질화물로 이루어질 수 있다. 예시적인 실시예들에 따르면, 도전성 배리어(153a)는 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 콘택 플러그(153b)는 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 이들의 조합, 또는 이들의 합금으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 소스/드레인 콘택 구조물(154), 캡핑 절연막(144), 및 게이트간 절연막(134) 각각의 상면은 제1 상부 절연층(163)으로 덮일 수 있다. 예시적인 실시예들에 따르면, 제1 상부 절연층(163)은 소스/드레인 콘택 구조물(154), 캡핑 절연막(144), 및 게이트간 절연막(134) 상에 차례로 적층된 식각 정지막(162a) 및 층간절연막(162b)을 포함할 수 있다.
예시적인 실시예들에 따르면, 식각 정지막(162a)은 실리콘 탄화물(SiC), SiN, 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 층간절연막(162b)은 산화막, 질화막, 약 2.2 내지 약 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 층간절연막(162b)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 산화막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 소스/드레인 콘택 구조물(154) 상에 소스/드레인 비아 콘택(164)이 배치될 수 있다. 소스/드레인 비아 콘택(164)은 제1 상부 절연층(163)을 관통하여 소스/드레인 콘택 구조물(154)에 접할 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 소스/드레인 영역(124)은 각각 상부 실리사이드막(152) 및 소스/드레인 콘택 구조물(154)을 통해 소스/드레인 비아 콘택(164)에 전기적으로 연결되도록 구성될 수 있다. 예시적인 실시예들에 따르면, 소스/드레인 비아 콘택(164)의 저면은 소스/드레인 콘택 구조물(154)의 상면에 접할 수 있다. 예시적인 실시예들에 따르면, 소스/드레인 비아 콘택(164)은 각각 몰리브데늄(Mo) 또는 텅스텐(W)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 게이트 구조물(140) 상에 게이트 콘택(166)이 배치될 수 있다. 게이트 콘택(166)은 제1 상부 절연층(163) 및 캡핑 절연막(144)을 수직 방향(Z 방향)으로 관통하여 게이트 구조물(140)에 연결되도록 구성될 수 있다. 게이트 콘택(166)의 저면은 게이트 구조물(140)의 상면에 접할 수 있다. 게이트 콘택(166)은 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 이들의 조합, 또는 이들의 합금으로 이루어지는 콘택 플러그를 포함할 수 있으나, 상기 콘택 플러그의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다. 예시적인 실시예들에 따르면, 게이트 콘택(166)은 상기 콘택 플러그의 일부를 포위하는 도전성 배리어 패턴을 더 포함할 수 있다. 게이트 콘택(166)에 포함되는 상기 도전성 배리어 패턴은 금속 또는 금속 질화물로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어 패턴은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 제1 상부 절연층(163) 및 소스/드레인 비아 콘택(164)의 상면은 제2 상부 절연층(172)에 의해 덮일 수 있다. 예시적인 실시예들에 따르면, 제2 상부 절연층(172)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 산화막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 전면 배선 구조물(174)이 제2 상부 절연층(172)을 관통하도록 배치될 수 있다. 예시적인 실시예들에 따르면, 전면 배선 구조물(174)은 소스/드레인 비아 콘택(164) 및 게이트 콘택(166)에 연결될 수 있다. 예시적인 실시예들에 따르면, 전면 배선 구조물(174)은 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 이들의 조합, 또는 이들의 합금으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에 따르면, 소스/드레인 콘택 구조물(154)과 소스/드레인 비아 콘택(164)은 전면 배선 구조물(174)과 제2 소스/드레인 영역(124)을 전기적으로 연결하기 위한 상부 콘택을 구성할 수 있다.
이하에서는, 본 발명의 기술적 사상에 의한 실시예들에 다른 집적회로 소자(100)의 예시적인 제조 방법에 대하여 설명한다. 도 4a 내지 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 X-X'선, Y1-Y1'선, Y2-Y2'선, 및 Y3-Y3'선에 따른 단면을 나타낸 것들이다. 보다 구체적으로, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a는 도 1의 X-X'선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b는 도 1의 Y1-Y1'선, Y2-Y2'선, 및 Y3-Y3'선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다.
도 4a 및 도 4b를 참조하면, 희생 기판(102) 상에 제1 희생 반도체층(104)을 형성한 후, 제1 희생 반도체층(104) 상에 복수의 제2 희생 반도체층(106) 및 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층할 수 있다.
예시적인 실시예들에 따르면, 희생 기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
예시적인 실시예들에 따르면, 제1 희생 반도체층(104), 복수의 제2 희생 반도체층(106) 및 복수의 나노시트 반도체층(NS)은 에칭 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에 따르면, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 제1 희생 반도체층(104)과 복수의 제2 희생 반도체층(106)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 제1 희생 반도체층(104)과 복수의 제2 희생 반도체층(106)은 서로 상이한 Ge 함량을 가질 수 있다. 예시적인 실시예들에 따르면, 제1 희생 반도체층(104)을 구성하는 SiGe 층은 제1 Ge 함량을 가질 수 있고, 복수의 제2 희생 반도체층(106)을 구성하는 SiGe 층은 제2 Ge 함량을 가질 수 있다. 예시적인 실시예들에 따르면, 제1 희생 반도체층(104) 내에서 상기 제1 Ge 함량은 일정할 수 있고, 복수의 제2 희생 반도체층(106) 내에서 상기 제2 Ge 함량은 일정할 수 있다. 예시적인 실시예들에 따르면, 제1 희생 반도체층(104)의 상기 제1 Ge 함량은 복수의 제2 희생 반도체층(106)의 상기 제2 Ge 함량보다 클 수 있다. 예시적인 실시예들에 따르면, 제1 희생 반도체층(104)의 상기 제1 Ge 함량은 약 50 at% 이상 또는 약 60 at% 이상일 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 희생 반도체층(106) 각각의 상기 제2 Ge 함량은 약 5 at% 내지 약 40 at% 범위일 수 있다.
그 후, 희생 기판(102), 제1 희생 반도체층(104), 복수의 제2 희생 반도체층(106) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 식각하여, 소자 분리 트렌치(112T)를 형성할 수 있다. 예를 들면, 소자 분리 트렌치(112T)에 의해 복수의 희생 핀 구조물(SFS)이 정의될 수 있다. 예시적인 실시예들에 따르면, 복수의 희생 핀 구조물(SFS)은 제1 수평 방향(X 방향)으로 상호 평행하게 연장될 수 있다. 예시적인 실시예들에 따르면, 복수의 희생 핀 구조물(SFS) 각각의 상면(FT) 상에는 제1 희생 반도체층(104), 복수의 제2 희생 반도체층(106), 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남아있을 수 있다.
도 5a 및 도 5b를 참조하면, 복수의 희생 핀 구조물(SFS) 각각의 양 측벽을 덮으며, 소자 분리 트렌치(112T)를 채우는 소자 분리막(112)을 형성할 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(112)의 상면 레벨은 복수의 희생 핀 구조물(SFS) 각각의 상면(FT) 레벨과 동일하거나 유사할 수 있다.
그 후, 제1 희생 반도체층(104), 복수의 제2 희생 반도체층(106) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DSG)과, 복수의 더미 게이트 구조물(DSG) 각각의 양 측벽을 덮는 외측 절연 스페이서(108)를 형성할 수 있다. 예시적인 실시예들에 따르면, 복수의 더미 게이트 구조물(DSG)은 도 1에 예시한 복수의 게이트 구조물(140)에 대응하는 위치에서 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
예시적인 실시예들에 따르면, 복수의 더미 게이트 구조물(DGS)은 각각 더미 산화막(D112), 더미 게이트층(D114), 및 캡핑층(D116)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 더미 게이트층(D114)은 폴리실리콘 막으로 이루어질 수 있고, 캡핑층(D116)은 실리콘 질화막으로 이루어질 수 있다.
도 6a 및 도 6b를 참조하면, 제1 희생 반도체층(104)을 제거한 후, 제1 희생 반도체층(104)이 있던 공간에 하부 절연막(114)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 희생 반도체층(104), 복수의 제2 희생 반도체층(106) 및 복수의 나노시트 반도체층(NS) 사이의 에칭 선택비가 서로 다른 점을 이용하여, 제1 희생 반도체층(104)을 선택적으로 제거할 수 있다. 예시적인 실시예들에 따르면, 제1 희생 반도체층(104)을 선택적으로 제거하기 위해 액상 또는 기상의 에천트를 사용할 수 있다. 상기 에천트는, 예를 들면, CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액일 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 예시적인 실시예들에 따르면, 하부 절연막(114)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD), 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등을 통해 형성될 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 결과물에서, 더미 게이트 구조물(DGS), 외측 절연 스페이서(108), 소자 분리막(112)의 상면과, 더미 게이트 구조물(DGS)에 의해 덮이지 않은 하부 절연막(114)의 양 측벽, 복수의 나노시트 반도체층(NS)의 양 측벽, 및 제2 희생 반도체층(106)의 양 측벽을 덮는 스페이서막(p116)을 형성할 수 있다. 예시적인 실시예들에 따르면, 스페이서막(p116)은 SiOCN으로 이루어질 수 있다. 일부 실시예들에 있어서, 스페이서막(p116)은 외측 절연 스페이서(108)를 덮는 SiOCN 막과 상기 SiOCN 막을 덮는 산화막을 포함할 수 있다.
도 7a 및 도 7b에서, 소자 분리막(112)의 상면이 복수의 희생 핀 구조물(SFS)의 상면(FT)과 동일한 수직 레벨이고 소자 분리막(112)이 복수의 희생 핀 구조물(SFS) 각각의 양 측벽을 모두 덮는 결과, 스페이서막(p116)이 복수의 희생 핀 구조물(SFS)에 접하지 않는 것으로 되시되었으나, 이에 제한되지 않는다. 예를 들면, 소자 분리막(112)의 상면은 복수의 희생 핀 구조물(SFS)의 상면(FT)보다 낮을 수 있고, 스페이서막(p116)은 복수의 희생 핀 구조물(SFS)의 노출된 양 측벽의 일부분을 덮을 수 있다.
도 8a 및 도 8b를 참조하면, 도 7a 및 도 7b의 결과물에서, 복수의 더미 게이트 구조물(DGS) 및 외측 절연 스페이서(108)를 식각 마스크로 이용하여, 복수의 제2 희생 반도체층(106), 복수의 나노시트 반도체층(NS) 및 하부 절연막(114) 각각의 일부와, 복수의 희생 핀 구조물(SFS)의 일부를 식각하여, 복수의 나노시트 반도체층(NS)을 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 각각 포함하는 복수의 나노시트 스택(NSS)으로 분할할 수 있고, 복수의 희생 핀 구조물(SFS) 각각의 상부에 제1 리세스(RS) 또는 제2 리세스(RD)를 형성할 수 있다. 이 경우, 스페이서막(p116)이 함께 부분적으로 식각되어, 소자 분리막(112) 상에서 제1 리세스(RS) 및 제2 리세스(RD)에 인접하게 배치되는 리세스측 절연 스페이서(116)가 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 리세스(RS)는 복수의 제2 희생 반도체층(106), 복수의 나노시트 반도체층(NSS) 및 하부 절연막(114) 각각의 일부와, 복수의 희생 핀 구조물(SFS)의 일부를 식각하여 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 리세스(RS)의 저면은 하부 절연막(114)의 저면(114L)보다 낮도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 리세스(RD)는 복수의 제2 희생 반도체층(106) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 식각하여 형성할 수 있고, 제2 리세스(RD)를 통해 하부 절연막(114)의 상면(114U)이 노출될 수 있다.
예시적인 실시예들에 따르면, 제1 리세스(RS)는, 하부 절연막(114)의 상면(114U)이 노출될 때까지 복수의 제2 희생 반도체층(106) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 식각한 후, 제2 리세스(RD)를 덮는 마스크 패턴(MP)을 배치하고, 하부 절연막(114) 일부와, 복수의 희생 핀 구조물(SFS)의 일부를 추가적으로 식각하여 형성할 수 있다. 예를 들면, 예를 들면, 제1 리세스(RS) 및 제2 리세스(RD)를 형성하기 위해 건식 식각, 습식 식각, 또는 이들의 조합을 이용하여 식각할 수 있다.
도 9a 및 도 9b를 참조하면, 도 8a 및 도 8b의 결과물에서, 제1 리세스(RS)를 채우는 제1 소스/드레인 영역(122) 및 제2 리세스(RD)를 채우는 제2 소스/드레인 영역(124)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 소스/드레인 영역(122, 124)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(Low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 일부 실시예들에 있어서, 제1 및 제2 소스/드레인 영역(122, 124)은 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시켜 형성할 수 있다.
도 10a 및 도 10b를 참조하면, 도 9a 도 9b의 결과물을 덮는 절연 라이너(132)를 형성하고, 절연 라이너(132) 상에 게이트간 절연막(134)을 형성한 후, 절연 라이너(132) 및 게이트간 절연막(134) 각각의 일부를 식각하여 캡핑층(D116)의 상면을 노출시킬 수 있다. 그 후, 캡핑층(D116)을 제거하고 복수의 외측 절연 스페이서(108), 절연 라이너(132), 및 게이트간 절연막(134)을 평탄화하여 더미 게이트층(D114)의 상면을 노출시킬 수 있다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b의 결과물로부터 더미 게이트층(D114) 및 그 하부의 산화막(D112)을 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 나노시트 스택(NSS)을 노출시킬 수 있다. 그 후, 나노시트 스택(NSS) 상부의 게이트 공간(GS)을 통해 하부 절연막(114) 상에 남아있는 복수의 제2 희생 반도체층(106)을 제거하여, 게이트 공간(GS)을 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간과, 제1 나노시트(N1) 및 하부 절연막(114)의 상면(114U) 사이의 공간까지 확장할 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 희생 반도체층(106)을 선택적으로 제거하기 위하여, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 복수의 제2 희생 반도체층(106)의 식각 선택비 차이를 이용할 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 희생 반도체층(106)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 희생 반도체층(106)을 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
그 후, 복수의 나노시트(N1, N2, N3) 의 노출된 표면들을 덮는 게이트 유전막(142)을 형성할 수 있다. 게이트 유전막(142)은 게이트 공간(GS)을 통해 노출되는 하부 절연막(114)의 표면, 외측 절연 스페이서(108)의 표면 및 게이트간 절연막 (134)의 표면들을 컨포멀하게 덮도록 형성될 수 있다. 예를 들면, 게이트 유전막(142)은 ALD(atomic layer deposition) 공정을 통해 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 결과물에서, 게이트 유전막(142) 위에서 게이트 공간(GS)을 채우면서 게이트간 절연막(134)의 상면을 덮는 게이트 구조물(140)과, 게이트 공간(GS)에서 게이트 구조물(140) 및 게이트 유전막(142) 각각의 상면을 덮는 캡핑 절연막(144)을 형성할 수 있다. 그 후, 캡핑 절연막(144), 게이트 유전막(142), 외측 절연 스페이서(108), 절연 라이너(132), 및 게이트간 절연막(134)을 평탄화 할 수 있고, 이에 따라, 게이트간 절연막(134)의 상면이 노출될 수 있다.
도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b의 결과물에서, 절연 라이너(132) 및 게이트간 절연막(134)을 관통하여 제2 소스/드레인 영역(124)을 노출시키는 소스/드레인 콘택홀을 형성한 후, 상기 소스/드레인 콘택홀을 통해 제2 소스/드레인 영역(124)의 일부 영역을 이방성 식각 공정으로 제거하여 상기 소스/드레인 콘택홀이 희생 기판(102) 측으로 더 길게 연장되도록 할 수 있다. 그 후, 상기 소스/드레인 콘택홀의 바텀 측에서 노출되는 제2 소스/드레인 영역(124) 위에 상부 실리사이드막(152)을 형성할 수 있다. 그 후, 상부 실리사이드막(152) 상에 도전성 배리어(153a) 및 콘택 플러그(153b)를 포함하는 소스/드레인 콘택 구조물(154)을 형성할 수 있다.
그 후, 게이트간 절연막(134), 소스/드레인 콘택 구조물(154), 및 캡핑 절연막(144) 각각의 상면을 덮는 식각 정지막(162a) 및 층간절연막(162b)을 차례로 형성하여 제1 상부 절연층(163)을 형성할 수 있다. 그 후, 제1 상부 절연층(163)을 수직 방향(Z 방향)으로 관통하여 소스/드레인 콘택 구조물(154)에 연결되는 소스/드레인 비아 콘택(164), 제1 상부 절연층(163) 및 캡핑 절연막(144)을 수직 방향(Z 방향)으로 관통하여 게이트 구조물(140)에 연결되는 게이트 콘택(166)을 형성할 수 있다. 소스/드레인 비아 콘택(164), 게이트 콘택(166)의 형성 순서는 특별히 제한되지 않는다.
그 후, 제1 상부 절연층(163)을 덮는 제2 상부 절연층(172)과, 제2 상부 절연층(172)을 관통하여 소스/드레인 비아 콘택(164), 게이트 콘택(166)에 연결되는 전면 배선 구조물(174)을 형성할 수 있다. 전면 배선 구조물(174)은 제1 상부 절연층(163) 상에서 수평 방향(X 방향 및/또는 Y 방향)으로 연장될 수 있다.
도 14a 및 도 14b를 참조하면, 제2 상부 절연층(172) 상에 캐리어 기판(미도시)를 부착한 후, 도 13a 및 도 13b의 결과물을 플립(flip)한 후, 희생 기판(102)의 후면(102B)에 대한 식각 공정을 수행하여, 희생 기판(102)을 제거하여, 후면 리세스(BRS)를 형성 수 있다. 예를 들면, 상기 캐리어 기판(미도시)과 제2 상부 절연층(172) 사이에는 버퍼층(미도시)이 배치될 수 있다.
예시적인 실시예들에 따르면, 후면 리세스(BRS)를 통해 소자 분리막(112)의 저면(112L)과 측면(112S), 및 하부 절연막(114)의 저면(114L)이 노출될 수 있고, 하부 절연막(114)의 저면(114L) 상으로 돌출된 제1 소스/드레인 영역(122)의 수직 연장부(122b)가 노출될 수 있다. 예시적인 실시예들에 따르면, 제2 소스/드레인 영역(124)은 하부 절연막(114)에 의해 덮여 후면 리세스(BRS)를 통해 노출되지 않을 수 있다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 결과물에서, 노출된 제1 소스/드레인 영역(122)의 수직 연장부(122b)로부터 반도체 물질을 에피택셜 성장시켜 반도체 에피택셜 구조물(126)을 형성할 수 있다. 예시적인 실시예들에 따르면, 수직 연장부(122b)는 하부 절연막(114)의 저면(114L) 상으로 돌출되어, 반도체 에피택셜 구조물(126)은 수형 방향(X 방향 및/또는 Y 방향)에서 확장된 구조를 갖도록 형성될 수 있다. 그 후, 노출된 소자 분리막(112), 하부 절연막(114) 및 반도체 에피택셜 구조물(126)을 덮는 절연 기판(182)을 형성할 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물에서, 절연 기판(182)을 관통하여 반도체 에피택셜 구조물(126)을 노출시키는 하부 콘택홀을 형성한 후, 상기 하부 콘택홀을 통해 반도체 에피택셜 구조물(126)의 일부 영역을 이방성 식각 공정으로 제거하여 상기 하부 콘택홀이 제1 소스/드레인 영역(122) 측으로 더 길게 연장되도록 할 수 있다. 그 후, 상기 하부 콘택홀의 바텀 측에서 노출되는 반도체 에피택셜 구조물(126) 위에 하부 실리사이드막(183)을 형성할 수 있다. 그 후, 하부 실리사이드막(183) 상에 도전성 배리어(184a) 및 콘택 플러그(184b)를 포함하는 하부 콘택 구조물(185)을 형성할 수 있다.
그 후, 절연 기판(182)의 후면(182B), 하부 콘택 구조물(185)을 덮는 제1 하부 절연층(192)을 형성할 수 있다. 그 후, 제1 하부 절연층(192)을 수직 방향(Z 방향)으로 관통하여 하부 콘택 구조물(185)에 연결되는 하부 비아 콘택(194)을 형성할 수 있다. 그 후, 제1 하부 절연층(192)을 덮는 제2 하부 절연층(202)과, 제2 하부 절연층(202)을 관통하여 하부 비아 콘택(194)에 연결되는 후면 배선 구조물(204)을 형성할 수 있다. 그 후, 제2 상부 절연층(172) 상에 부착된 상기 캐리어 기판(미도시)를 제거한 후, 플립하여 도2a 및 도2b에 따른 집적회로 소자(100)를 얻을 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 희생 기판, 114: 하부 절연막, 122: 제1 소스/드레인 영역, 124: 제2 소스/드레인 영역, 126: 반도체 에피택셜 구조물, 132: 절연 라이너, 134: 게이트간 절연막, 140: 게이트 구조물, 154: 소스/드레인 콘택 구조물, 163: 제1 상부 절연층, 172: 제2 상부 절연층, 174: 전면 배선 구조물, 185: 하부 콘택 구조물, 192: 제1 하부 절연층, 202: 제2 하부 절연층, 204: 후면 배선 구조물.

Claims (10)

  1. 제1 수평 방향으로 연장되는 후면 배선 구조물;
    상기 후면 배선 구조물 상에 배치되고, 상기 제1 수평 방향으로 연장되는 복수의 핀 구조물을 포함하는 절연 기판;
    상기 복수의 핀 구조물 사이에 배치되는 소자 분리막;
    상기 복수의 핀 구조물의 상면을 덮는 하부 절연막;
    상기 절연 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 복수의 게이트 구조물;
    상기 하부 절연막 상에 배치되며, 상기 복수의 게이트 구조물에 의해 포위되는 복수의 나노시트 스택;
    상기 절연 기판 상에 배치되며, 상기 복수의 나노시트 스택 사이에 배치되는 바디부, 및 상기 하부 절연막을 관통하고 상기 핀 구조물의 일부를 관통하는 수직 연장부를 포함하는 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역의 상기 수직 연장부를 둘러싸는 반도체 에피택셜 구조물; 및
    상기 반도체 에피택셜 구조물과 상기 후면 배선 구조물을 연결하는 하부 콘택;
    을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 반도체 에피택셜 구조물의 상기 제1 수평 방향에 따른 너비는 상기 제1 소스/드레인 영역의 상기 수직 연장부의 상기 제1 수평 방향에 따른 너비보다 큰 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 반도체 에피택셜 구조물의 상기 제2 수평 방향에 따른 너비는 상기 제1 소스/드레인 영역의 상기 수직 연장부의 상기 제2 수평 방향에 따른 너비보다 큰 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 반도체 에피택셜 구조물의 측벽은 상기 하부 절연막의 저면으로부터 멀어질수록 상기 반도체 에피택셜 구조물의 수평 방향 폭이 증가하도록 연장되는 포지티브 프로파일(positive profile)을 갖는 부분을 포함하는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 상기 바디부의 상기 제2 수평 방향에 따른 너비는, 상기 제1 소스/드레인 영역의 상기 수직 연장부의 상기 제2 수평 방향에 따른 너비보다 큰 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 반도체 에피택셜 구조물의 저면은 상기 제1 소스/드레인 영역의 상기 수직 연장부의 저면보다 낮은 수직 레벨에 배치되는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 반도체 에피택셜 구조물의 저면은 상기 소자 분리막의 저면보다 낮은 수직 레벨에 배치되는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 복수의 게이트 구조물 중에서 선택되는 제1 게이트 구조물을 사이에 두고 상기 제1 소스/드레인 영역으로부터 상기 제1 수평 방향으로 이격되며, 상기 하부 절연막 상에 배치되는 제2 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 제1 수평 방향으로 연장되는 복수의 핀 구조물을 포함하는 절연 기판;
    상기 복수의 핀 구조물의 상면을 덮는 하부 절연막;
    상기 절연 기판 상에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 복수의 게이트 구조물; 및
    상기 절연 기판 상에서 상기 복수의 게이트 구조물 중에서 선택되는 제1 게이트 구조물을 사이에 두고 상기 제1 수평 방향으로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 및
    상기 하부 절연막의 저면 상에 배치되는 반도체 에피택셜 구조물;을 포함하고,
    상기 제1 소스/드레인 영역은 상기 하부 절연막 및 상기 반도체 에피택셜 구조물의 일부를 관통하여 상기 반도체 에피택셜 구조물에 연결되는 집적회로 소자.
  10. 제9항에 있어서,
    상기 반도체 에피택셜 구조물의 측벽은 상기 하부 절연막의 저면으로부터 멀어질수록 상기 반도체 에피택셜 구조물의 수평 방향 폭이 증가하도록 연장되는 포지티브 프로파일(positive profile)을 갖는 부분을 포함하는 것을 특징으로 하는 집적회로 소자.
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