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KR20230032178A - 게이트 구조체를 갖는 반도체 소자 - Google Patents

게이트 구조체를 갖는 반도체 소자 Download PDF

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KR20230032178A
KR20230032178A KR1020210114704A KR20210114704A KR20230032178A KR 20230032178 A KR20230032178 A KR 20230032178A KR 1020210114704 A KR1020210114704 A KR 1020210114704A KR 20210114704 A KR20210114704 A KR 20210114704A KR 20230032178 A KR20230032178 A KR 20230032178A
Authority
KR
South Korea
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source
gate
drain
drain contact
contact
Prior art date
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Pending
Application number
KR1020210114704A
Other languages
English (en)
Inventor
배덕한
박주훈
이유리
정윤영
홍수연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210114704A priority Critical patent/KR20230032178A/ko
Priority to US17/689,721 priority patent/US20230063607A1/en
Publication of KR20230032178A publication Critical patent/KR20230032178A/ko
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    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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    • H01L23/5283—Cross-sectional geometry
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Abstract

반도체 소자는 제1 수평 방향을 따라 순차적으로 배치되며 각각 게이트 전극 및 게이트 캡핑층을 포함하는 제1 내지 제4 게이트 구조체; 상기 제1 내지 제4 게이트 구조체 사이에 배치되는 제1 내지 제3 소스/드레인 영역; 및 상기 제1 내지 제4 게이트 구조체 사이에 배치되며 각각 상기 제1 내지 제3 소스/드레인 영역과 접하는 제1 협폭 소스/드레인 콘택, 제1 광폭 소스/드레인 콘택 및 제2 협폭 소스/드레인 콘택을 포함한다. 상기 제1 내지 제4 게이트 구조체는 제1 간격 내지 제3 간격으로 배치되며, 제2 간격은 제1 간격 및 제3 간격보다 크다. 상기 제1 협폭 소스/드레인 콘택의 하단은 상기 제1 광폭 소스/드레인 콘택의 하단보다 높은 레벨에 위치한다.

Description

게이트 구조체를 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING GATE STRUCTURES}
본 개시의 기술적 사상은 갖는 게이트 구조체를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 소형화 추세에 따라, 트랜지스터의 단채널 효과(short channel effect)를 감소시키기 위해 3차원 구조의 FinFET 또는 멀티 브릿지 채널 FET 기술이 도입되었다. 한편, 소자의 크기가 감소함에 따라 더 작은 영역에 콘택들을 형성하고 콘택들 사이에서 정전 용량을 감소시키기 위한 기술이 필요하다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 게이트 구조체들 및 게이트 구조체들 사이의 소스/드레인 콘택들을 포함하는 반도체 소자를 제공하는 데 있다.
본 개시의 실시 예들에 따른 반도체 소자는 기판상에 배치되는 활성 영역; 상기 활성 영역과 교차하며 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체는 각각 게이트 전극 및 게이트 캡핑층을 포함하고; 상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제3 소스/드레인 영역; 상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 협폭 소스/드레인 콘택, 제1 광폭 소스/드레인 콘택 및 제2 협폭 소스/드레인 콘택, 상기 제1 협폭 소스/드레인 콘택은 상기 제1 소스/드레인 영역과 접하고, 상기 제1 광폭 소스/드레인 콘택은 상기 제2 소스/드레인 영역과 접하고, 상기 제2 협폭 소스/드레인 콘택은 제3 소스/드레인 영역과 접하며; 및 상기 제1 게이트 구조체 상에 배치되며 상기 제1 게이트 구조체의 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함할 수 있다. 상기 제1 게이트 구조체와 상기 제2 게이트 구조체는 제1 간격으로 이격되고, 상기 제2 게이트 구조체와 상기 제3 게이트 구조체는 상기 제1 간격보다 큰 제2 간격으로 이격되며, 상기 제3 게이트 구조체와 상기 제4 게이트 구조체는 상기 제2 간격보다 작은 제3 간격으로 이격될 수 있다. 상기 제1 협폭 소스/드레인 콘택의 하단은 상기 제1 광폭 소스/드레인 콘택의 하단보다 높은 레벨에 위치할 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 기판상에 배치되는 활성 영역; 상기 활성 영역 상에 수직 방향으로 서로 이격되어 배치되는 채널층들; 상기 활성 영역과 교차하며 상기 채널층들을 둘러싸고 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체는 각각 상기 채널층들을 둘러싸는 게이트 전극 및 상기 게이트 전극 상의 게이트 캡핑층을 포함하고; 상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제3 소스/드레인 영역; 상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 협폭 소스/드레인 콘택, 제1 광폭 소스/드레인 콘택 및 제2 협폭 소스/드레인 콘택, 상기 제1 협폭 소스/드레인 콘택은 상기 제1 소스/드레인 영역과 접하고, 상기 제1 광폭 소스/드레인 콘택은 상기 제2 소스/드레인 영역과 접하고, 상기 제2 협폭 소스/드레인 콘택은 제3 소스/드레인 영역과 접하며; 및 상기 제1 게이트 구조체 상에 배치되며 상기 제1 게이트 구조체의 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함할 수 있다. 상기 제1 게이트 구조체와 상기 제2 게이트 구조체는 제1 간격으로 이격되고, 상기 제2 게이트 구조체와 상기 제3 게이트 구조체는 상기 제1 간격보다 큰 제2 간격으로 이격되며, 상기 제3 게이트 구조체와 상기 제4 게이트 구조체는 상기 제2 간격보다 작은 제3 간격으로 이격될 수 있다. 상기 제1 협폭 소스/드레인 콘택의 하단은 상기 제1 광폭 소스/드레인 콘택의 하단보다 높은 레벨에 위치할 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 기판상에 배치되는 활성 영역; 상기 활성 영역과 교차하며 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체는 각각 게이트 전극 및 게이트 캡핑층 및 상기 게이트 전극의 측면에 게이트 스페이서를 포함하고; 상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제3 소스/드레인 영역; 상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 협폭 소스/드레인 콘택, 제1 광폭 소스/드레인 콘택 및 제2 협폭 소스/드레인 콘택, 상기 제1 협폭 소스/드레인 콘택은 상기 제1 소스/드레인 영역과 접하고, 상기 제1 광폭 소스/드레인 콘택은 상기 제2 소스/드레인 영역과 접하고, 상기 제2 협폭 소스/드레인 콘택은 제3 소스/드레인 영역과 접하며; 상기 제1 내지 제4 게이트 구조체 및 제1 내지 제3 소스/드레인 영역을 덮는 층간 절연층; 및 상기 제1 게이트 구조체 상에 배치되며 상기 제1 게이트 구조체의 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함할 수 있다. 상기 제1 게이트 구조체와 상기 제2 게이트 구조체는 제1 간격으로 이격되고, 상기 제2 게이트 구조체와 상기 제3 게이트 구조체는 상기 제1 간격보다 큰 제2 간격으로 이격되며, 상기 제3 게이트 구조체와 상기 제4 게이트 구조체는 상기 제2 간격보다 작은 제3 간격으로 이격될 수 있다. 상기 제1 협폭 소스/드레인 콘택의 하단은 상기 제1 광폭 소스/드레인 콘택의 하단보다 높은 레벨에 위치할 수 있다. 단면도에서, 상기 제1 협폭 소스/드레인 콘택은 상기 제1 게이트 구조체의 게이트 전극보다 낮으며 게이트 스페이서와 접하고, 상기 제1 광폭 소스/드레인 콘택은 상기 제2 게이트 구조체의 게이트 스페이서 및 게이트 캡핑층과 접할 수 있다.
본 개시의 실시 예들에 따르면 소스/드레인 영역들과 자기 정렬되는 소스/드레인 콘택을 형성할 수 있다.
도 1은 본 개시의 실시 예에 따른 반도체 소자의 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 3은 도 1에 도시된 반도체 소자의 선 II-II' 및 III-III'을 따른 수직 단면도들이다.
도 4 내지 도 16는 도 1 내지 도 3에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 17 및 도 18은 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도들이다.
도 19 및 도 20는 본 개시의 실시 예들에 따른 반도체 소자의 수직 단면도들이다.
도 21 및 도 22는 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도들이다.
도 1은 본 개시의 실시 예에 따른 반도체 소자의 평면도이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다. 도 3은 도 1에 도시된 반도체 소자의 선 II-II' 및 III-III'을 따른 수직 단면도들이다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는 기판(102), 소자 분리층(104), 제1 내지 제5 게이트 구조체(GS1, GS2, GS3, GS4, GS5), 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4), 층간 절연층(160), 제1 협폭 소스/드레인 콘택(NC1), 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2), 제2 광폭 소스/드레인 콘택(WC2) 및 게이트 콘택(GC)을 포함할 수 있다.
기판(102)은 x방향으로 연장되며 y방향으로 서로 이격되는 활성 영역들(AR)을 포함할 수 있다. 일 실시 예에서, 활성 영역들(AR)은 기판(102)의 상면으로부터 상방으로 돌출될 수 있으며, 핀(fin) 형상을 가질 수 있다. 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 활성 영역들(AR)은 기판(102)과 동일한 물질을 포함할 수 있다.
소자 분리층(104)은 기판(102)의 상면에 배치되며 활성 영역들(AR)을 정의할 수 있다. 소자 분리층(104)은 기판(102)의 상면을 덮을 수 있으며, 활성 영역들(AR)의 하부의 측면들을 부분적으로 덮을 수 있다. 활성 영역들(AR)의 상면들은 소자 분리층(104)의 상면보다 높은 레벨에 위치할 수 있다. 일 실시 예에서, 소자 분리층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전물(low-K dielectric material)을 포함할 수 있다.
제1 내지 제5 게이트 구조체(GS1, GS2, GS3, GS4, GS5)는 y방향으로 연장되며, x방향으로 서로 순차적으로 배치될 수 있다. 제1 내지 제5 게이트 구조체(GS1, GS2, GS3, GS4, GS5)는 활성 영역들(AR)을 가로지를 수 있다. 제1 게이트 구조체(GS1)는 게이트 전극(112), 게이트 절연층(114), 게이트 캡핑층(116) 및 게이트 스페이서(120)를 포함할 수 있다. 게이트 절연층(114)은 게이트 전극(112)의 하면 및 측면을 감쌀 수 있으며, y방향으로 연장될 수 있다. 게이트 절연층(114)은 소자 분리층(104) 및 소자 분리층(104) 위로 돌출된 활성 영역(AR)의 일부분을 덮을 수 있다. 게이트 전극(112)은 게이트 절연층(114) 상에 배치될 수 있으며, y방향으로 연장될 수 있다. 게이트 캡핑층(116)은 게이트 전극(112) 및 게이트 절연층(114)을 덮을 수 있다. 게이트 스페이서들(120)은 제1 게이트 구조체(GS1)의 외면에 배치될 수 있으며 y방향으로 연장될 수 있다. 예를 들어, 한 쌍의 게이트 스페이서(120)는 게이트 전극(112)을 사이에 두고 서로 마주보도록 배치될 수 있으며, 게이트 절연층(114)과 접할 수 있다. 일 실시 예에서, 게이트 스페이서(120)는 하나 이상의 층으로 이루어질 수 있다. 도시되지는 않았으나, 제1 게이트 구조체(GS1)는 게이트 절연층(114)과 게이트 전극(112) 사이에 배치되며 게이트 전극(112)의 일함수를 조절하는 금속층을 더 포함할 수 있다.
제2 내지 제5 게이트 구조체(GS2, GS3, GS4, GS5)는 제1 게이트 구조체(GS1)와 동일한 구조를 가질 수 있다. 예를 들어, 제1 내지 제5 게이트 구조체(GS1, GS2, GS3, GS4, GS5)의 x방향을 따른 수평 폭은 서로 동일할 수 있다. 그러나, 제1 내지 제5 게이트 구조체들(GS1, GS2, GS3, GS4, GS5) 사이의 간격은 일정하지 않을 수 있다. 도 7을 참조하여 후술되는 바와 같이, 일 실시 예에서, 제1 내지 제5 게이트 구조체(GS1, GS2, GS3, GS4, GS5)는 짧은 간격과 긴 간격으로 교대로 배치될 수 있다. 제1 게이트 구조체(GS1)와 제2 게이트 구조체(GS2) 사이의 거리는 제2 게이트 구조체(GS2)와 제3 게이트 구조체(GS3) 사이의 거리보다 작을 수 있다. 또한, 제2 게이트 구조체(GS2)와 제3 게이트 구조체(GS3) 사이의 거리는 제3 게이트 구조체(GS3)와 제4 게이트 구조체(GS4) 사이의 거리보다 작을 수 있다.
게이트 전극(112)은 W, Al, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있다. 게이트 절연층(114)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride) 등과 같이 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 게이트 캡핑층(116)은 실리콘 질화물을 포함할 수 있으며, 게이트 스페이서(120)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)은 활성 영역들(AR) 상에 배치될 수 있으며, 제1 내지 제5 게이트 구조체(GS1, GS2, GS3, GS4, GS5) 사이에 배치될 수 있다. 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)은 활성 영역들(AR)로부터 에피택셜 성장된 반도체 층일 수 있다. 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)은 활성 영역들(AR)에 압축 스트레스 또는 인장 스트레스를 가할 수 있으며, n형 불순물 또는 p형 불순물을 포함할 수 있다.
일 실시 예에서, 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)의 크기는 일정하지 않을 수 있다. 예를 들어, 상대적으로 부피가 큰 소스/드레인 영역과 상대적으로 부피가 작은 소스/드레인 영역이 교대로 배치될 수 있다. 구체적으로, 제1 게이트 구조체(GS1)와 제2 게이트 구조체(GS2) 사이의 제1 소스/드레인 영역(SD1)은 제2 게이트 구조체(GS2)와 제3 게이트 구조체(GS3) 사이의 제2 소스/드레인 영역(SD2)보다 작을 수 있다. 제1 소스/드레인 영역(SD1)의 하단은 제2 소스/드레인 영역(SD2)의 하단보다 높은 레벨에 위치할 수 있으며, 동일한 레벨에서 제1 소스/드레인 영역(SD1)의 수평 폭은 제2 소스/드레인 영역(SD2)의 수평 폭보다 작을 수 있다. 제2 게이트 구조체(GS2)와 제3 게이트 구조체(GS3) 사이의 제3 소스/드레인 영역(SD3)은 제3 게이트 구조체(GS3)와 제4 게이트 구조체(GS4) 사이의 제4 소스/드레인 영역(SD4)보다 작을 수 있다. 제3 소스/드레인 영역(SD3)의 하단은 제4 소스/드레인 영역(SD4)의 하단보다 높은 레벨에 위치할 수 있으며, 동일한 레벨에서 제3 소스/드레인 영역(SD3)의 수평 폭은 제4 소스/드레인 영역(SD4)의 수평 폭보다 작을 수 있다.
층간 절연층(160)은 소자 분리층(104), 제1 내지 제4 소스/드레인 영역들(SD1, SD2, SD3, SD4), 제1 및 제2 협폭 소스/드레인 콘택(NC1, NC2) 및 게이트 캡핑층들(116)을 덮을 수 있다. 층간 절연층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 실리콘 탄화물 또는 저유전물을 포함할 수 있으며 하나 이상의 층으로 구성될 수 있다. 일 실시 예에서, 층간 절연층(160)은 실리콘 옥시카바이드를 포함할 수 있다.
제1 협폭 소스/드레인 콘택(NC1), 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)은 층간 절연층(160)을 관통할 수 있으며, 각각 제1 내지 제4 소스/드레인 영역들(SD1, SD2, SD3, SD4)과 연결될 수 있다. 제1 협폭 소스/드레인 콘택(NC1), 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)의 하단들은 활성 영역의 상면보다 낮은 레벨에 위치할 수 있다. 제1 협폭 소스/드레인 콘택(NC1)은 y방향으로 연장될 수 있으며, 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다. 또한, 제1 협폭 소스/드레인 콘택(NC1)은 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 사이에 배치될 수 있으며, 게이트 스페이서들(120)과 접할 수 있다. 제1 협폭 소스/드레인 콘택(NC1)은 콘택 도전층(140) 및 콘택 배리어층(142)을 포함할 수 있다. 콘택 배리어층(142)은 콘택 도전층(140)의 측면 및 하면을 감쌀 수 있다. 하부 콘택 배리어층(142)은 게이트 스페이서들(120)과 접할 수 있다. 콘택 도전층(140)은 W, Co, Ru, Mo, 또는 이들의 조합을 포함할 수 있다. 콘택 배리어층(142)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)은 상술한 제1 협폭 소스/드레인 콘택(NC1)의 구조와 동일하거나 유사한 구조를 가질 수 있다.
도 2에 도시된 바와 같이, 제1 및 제2 협폭 소스/드레인 콘택(NC1, NC2)의 상면들은 게이트 전극들(112) 중 적어도 하나의 상단보다 낮은 레벨에 위치할 수 있다. 제1 및 제2 광폭 소스/드레인 콘택(WC1, WC2)의 상면들은 게이트 전극들(112) 중 적어도 하나의 상단보다 높은 레벨에 위치할 수 있으며, 층간 절연층(160)과 공면을 이룰 수 있다. 도 3을 더 참조하면, 제1 협폭 소스/드레인 콘택(NC1)은 제1 소스/드레인 영역(SD1)과 접하는 연결부(NC1a) 및 상기 연결부(NC1a)로부터 수직 방향(z방향)으로 돌출하는 돌출부(NC1b)를 포함할 수 있다. 제2 협폭 소스/드레인 콘택(NC2), 제1 및 제2 광폭 소스/드레인 콘택(WC1, WC2)은 상술한 제1 협폭 소스/드레인 콘택(NC1)의 구조와 동일하거나 유사한 구조를 가질 수 있다. 다시 말해, 도 2에 도시된 단면도는 제1 및 제2 협폭 소스/드레인 콘택(NC1, NC2)의 연결부들을 도시하며, 제1 및 제2 광폭 소스/드레인 콘택(WC1, WC2)의 연결부들을 도시한다.
다시 도 2를 참조하면, 소스/드레인 콘택들의 크기는 일정하지 않을 수 있다. 제1 협폭 소스/드레인 콘택(NC1)의 하단은 제1 광폭 소스/드레인 콘택(WC1)의 하단보다 높은 레벨에 위치할 수 있으며, 제1 협폭 소스/드레인 콘택(NC1)의 하부 수평 폭(BW1)은 제1 광폭 소스/드레인 콘택(WC1)의 하부 수평 폭(BW2)보다 작을 수 있다. 여기에서, 하부 수평 폭은 활성 영역(AR)의 상면과 동일한 레벨에서, 소스/드레인 콘택의 수평 폭을 의미한다. 제2 협폭 소스/드레인 콘택(NC2)은 제2 광폭 소스/드레인 콘택(WC2)보다 크기가 작을 수 있다. 제2 협폭 소스/드레인 콘택(NC2)의 하단은 제2 광폭 소스/드레인 콘택(WC2)의 하단보다 높은 레벨에 위치할 수 있으며, 제2 협폭 소스/드레인 콘택(NC2)의 하부 수평 폭(BW3)은 제2 광폭 소스/드레인 콘택(WC2)의 하부 수평 폭(BW4)보다 작을 수 있다. 제1 협폭 소스/드레인 콘택(NC1) 및 제1 광폭 소스/드레인 콘택(WC1)의 하부 수평 폭들(BW1, BW2)은 각각 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)의 하부 수평 폭들(BW3, BW4)과 동일할 수 있으나, 이에 제한되지 않는다.
또한, 제1 협폭 소스/드레인 콘택(NC1)의 하단과 제1 소스/드레인 영역(SD1)의 하단 사이의 높이(H1)는 제1 광폭 소스/드레인 콘택(WC1)의 하단과 제2 소스/드레인 영역(SD2)의 하단 사이의 높이(H2)보다 작을 수 있다. 제2 협폭 소스/드레인 콘택(NC2)의 하단과 제3 소스/드레인 영역(SD3)의 하단 사이의 높이(H3)는 제2 광폭 소스/드레인 콘택(WC2)의 하단과 제4 소스/드레인 영역(SD4)의 하단 사이의 높이(H4)보다 작을 수 있다.
게이트 콘택(GC)은 제1 게이트 구조체(GS1) 상에 배치될 수 있다. 예를 들어, 게이트 콘택(GC)은 게이트 캡핑층(116) 및 층간 절연층(160)을 관통하여 게이트 전극(112)과 연결될 수 있다. 게이트 콘택(GC)은 게이트 콘택 도전층(170) 및 게이트 배리어층(172)을 포함할 수 있다. 게이트 배리어층(172)은 게이트 콘택 도전층(170)의 측면 및 하면을 감쌀 수 있다. 게이트 배리어층(172)은 게이트 전극(112), 게이트 캡핑층(116) 및 층간 절연층(160)과 접할 수 있다. 게이트 콘택 도전층(170)은 W, Co, Ru, Mo, 또는 이들의 조합을 포함할 수 있다. 게이트 배리어층(172)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다.
도 4 내지 도 16는 도 1 내지 도 3에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 4를 참조하면, 기판(102), 기판(102) 상의 활성 영역(AR) 및 활성 영역(AR) 상에 순차적으로 적층되는 더미 게이트 절연층(114D), 더미 게이트 전극(112D), 더미 게이트 캡핑층(116D), 희생층(106), 마스크층(M1) 및 포토 레지스트(PR1)가 제공될 수 있다. 활성 영역(AR)은 기판(102)을 패터닝하여 형성될 수 있다. 예를 들어, 기판(102)을 이방성 식각하여 x방향으로 연장되는 활성 영역(AR)이 형성될 수 있으며, 복수의 활성 영역들(AR)은 x방향과 교차하는 y방향으로 서로 이격될 수 있다. 이후에, 기판(102)의 상면 및 활성 영역들(AR)의 하부를 덮는 소자 분리층(104)이 형성될 수 있다.
더미 게이트 절연층(114D), 더미 게이트 전극(112D) 및 더미 게이트 캡핑층(116D)은, 활성 영역(AR)이 형성된 후, 기판(102) 및 활성 영역(AR)을 덮도록 절연 물질 및 더미 게이트 물질을 증착하여 형성될 수 있다. 더미 게이트 절연층(114D), 더미 게이트 전극(112D) 및 더미 게이트 캡핑층(116D)은 화학 기상 증착(chemical vapor deposition; CVD) 공정 또는 원자층 증착(atomic layer deposition; ALD) 공정 등의 방법으로 형성될 수 있다.
더미 게이트 절연층(114D)은 실리콘 산화물을 포함할 수 있으며, 더미 게이트 전극(112D)은 폴리실리콘을 포함할 수 있다. 더미 게이트 캡핑층(116D)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
희생층(106) 및 마스크층(M1)은 더미 게이트 캡핑층(116D) 상에 순차적으로 증착될 수 있다. 일 실시 예에서, 희생층(106)은 폴리실리콘을 포함할 수 있으며, 마스크층(M1)은 SOH를 포함할 수 있다. 포토 레지스트(PR1)는 마스크층(M1) 상에 형성될 수 있으며, 마스크층(M1)을 부분적으로 노출시킬 수 있다.
도 5를 참조하면, 희생층(106)이 식각되어 희생 패턴(107)이 형성될 수 있다. 희생 패턴(107)은, 포토 레지스트(PR1)를 식각 마스크로 하는 식각 공정에 의해 마스크층(M1)을 패터닝한 후, 상기 패터닝된 마스크층(M1)을 식각 마스크로 하여 희생층(106)을 식각하여 형성될 수 있다. 상기 식각 공정에서 더미 게이트 캡핑층(116D)은 제거되지 않고 남을 수 있다. 희생 패턴(107)은 y방향으로 연장될 수 있다.
도 6을 참조하면, 더미 게이트 캡핑층(116D) 상에 스페이서(108)가 형성될 수 있다. 스페이서(108)는 도 5의 결과물 상에 절연 물질을 ALD 등의 방법으로 컨포멀하게 형성한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 스페이서(108)는 도 5에 도시된 희생 패턴(107)의 측벽에 형성될 수 있으며 y방향으로 연장될 수 있다. 일 실시 예에서, 스페이서들(108)은 x 방향으로 일정한 간격으로 서로 이격될 수 있다. 스페이서(108)는 실리콘 산화물을 포함할 수 있다. 스페이서(108)가 형성된 후, 희생 패턴(107)은 제거될 수 있다.
도 7을 참조하면, 도 6에 도시된 스페이서(108)를 식각 마스크로 하는 식각 공정을 수행하여 더미 게이트 전극(112D), 더미 게이트 절연층(114D) 및 더미 게이트 캡핑층(116D)이 식각될 수 있다. 이후에, 더미 게이트 전극(112D), 더미 게이트 절연층(114D) 및 더미 게이트 캡핑층(116D)의 측면에 게이트 스페이서들(120)이 형성될 수 있다. 게이트 스페이서(120)는 더미 게이트 전극(112D), 더미 게이트 절연층(114D) 및 더미 게이트 캡핑층(116D)을 덮도록 절연 물질을 컨포멀하게 형성한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 게이트 스페이서(120)는 실리콘 질화물, 실리콘 산탄질화물 또는 이들의 조합을 포함할 수 있다.
게이트 스페이서(120)를 형성함으로써, 활성 영역(AR) 상에 x방향으로 순차적으로 배치되는 제1 내지 제5 더미 게이트 구조체(DGS1, DGS2, DGS3, DGS4, DGS5)가 형성될 수 있다. 더미 게이트 전극(112D), 더미 게이트 절연층(114D), 더미 게이트 캡핑층(116D) 및 게이트 스페이서(120)는 제1 더미 게이트 구조체(DGS1)를 구성할 수 있으며, 제2 내지 제5 더미 게이트 구조체(DGS2, DGS3, DGS4, DGS5)는 제1 더미 게이트 구조체(DGS1)와 동일한 구조를 가질 수 있다. 제1 내지 제5 더미 게이트 구조체(DGS1, DGS2, DGS3, DGS4, DGS5)는 활성 영역(AR)을 가로지르며 y방향으로 연장될 수 있다. 또한, 제1 내지 제5 더미 게이트 구조체(DGS1, DGS2, DGS3, DGS4, DGS5)의 x방향을 따르는 수평 폭은 실질적으로 동일할 수 있다.
일 실시 예에서, 반도체 소자의 제조 공정 시, 공정 편차에 의해 더미 게이트 구조체들 중 일부는 일정하지 않은 간격으로 배치될 수 있다. 예를 들어, 제1 내지 제5 더미 게이트 구조체(DGS1, DGS2, DGS3, DGS4, DGS5) 사이의 거리는 일정하지 않을 수 있다. 여기에서, 더미 게이트 구조체들 사이의 거리는 인접하는 더미 게이트 구조체의 게이트 스페이서들(120) 사이의 x방향을 따르는 수평 거리를 의미할 수 있다. 일 실시 예에서, 제1 내지 제5 더미 게이트 구조체(DGS1, DGS2, DGS3, DGS4, DGS5)는 짧은 간격과 긴 간격으로 교대로 배치될 수 있다. 제1 더미 게이트 구조체(DGS1)와 제2 더미 게이트 구조체(DGS2) 사이의 제1 거리(D1)는 제2 더미 게이트 구조체(DGS2)와 제3 더미 게이트 구조체(DGS3) 사이의 제2 거리(D2)보다 작을 수 있다. 또한, 제2 더미 게이트 구조체(DGS2)와 제3 더미 게이트 구조체(DGS3) 사이의 제3 거리(D3)는 제3 더미 게이트 구조체(DGS3)와 제4 더미 게이트 구조체(DGS4) 사이의 제4 거리(D4)보다 작을 수 있다. 도시되지는 않았으나, 반도체 소자의 다른 영역에서, 일정한 간격으로 배치된 더미 게이트 구조체들 사이의 거리는 제1 거리(D1) 및 제3 거리(D3)보다 크고 제2 거리(D2) 및 제4 거리(D4)보다 작을 수 있다. 제1 거리(D1) 및 제2 거리(D2)는 각각 제3 거리(D3) 및 제4 거리(D4)와 동일할 수 있으나, 이에 제한되지 않는다.
도 8을 참조하면, 제1 내지 제5 더미 게이트 구조체들(DGS1, DGS2, DGS3, DGS4, DGS5) 사이에 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)이 형성될 수 있다. 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)은 활성 영역(AR)으로부터 에피택셜 공정에 의해 형성될 수 있으며, 활성 영역(AR)의 상면으로부터 상방 및 하방으로 성장할 수 있다. 일 실시 예에서, 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)의 크기는 일정하지 않을 수 있다. 예를 들어, 상대적으로 부피가 큰 소스/드레인 영역과 상대적으로 부피가 작은 소스/드레인 영역이 교대로 배치될 수 있다. 구체적으로, 제1 더미 게이트 구조체(DGS1)와 제2 더미 게이트 구조체(DGS2) 사이의 제1 소스/드레인 영역(SD1)은 제2 더미 게이트 구조체(DGS2)와 제3 더미 게이트 구조체(DGS3) 사이의 제2 소스/드레인 영역(SD2)보다 작을 수 있다. 제2 소스/드레인 영역(SD2)의 하단은 제1 소스/드레인 영역(SD1)의 하단보다 낮을 수 있으며, 제2 소스/드레인 영역(SD2)의 수평 폭은 제1 소스/드레인 영역(SD1)의 수평 폭보다 클 수 있다. 제2 더미 게이트 구조체(DGS2)와 제3 더미 게이트 구조체(DGS3) 사이의 제3 소스/드레인 영역(SD3)은 제3 더미 게이트 구조체(DGS3)와 제4 더미 게이트 구조체(DGS4) 사이의 제4 소스/드레인 영역(SD4)보다 작을 수 있다. 제4 소스/드레인 영역(SD4)의 하단은 제3 소스/드레인 영역(SD3)의 하단보다 낮을 수 있으며, 제4 소스/드레인 영역(SD4)의 수평 폭은 제2 소스/드레인 영역(SD2)의 수평 폭보다 클 수 있다. 도시되지는 않았으나, 반도체 소자의 다른 영역에서, 균일하게 형성된 소스/드레인 영역들의 크기는 제1 소스/드레인 영역(SD1) 및 제3 소스/드레인 영역(SD3)보다 크고 제2 소스/드레인 영역(SD2) 및 제4 소스/드레인 영역(SD4)보다 작을 수 있다. 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은 각각 제3 소스/드레인 영역(SD3) 및 제4 소스/드레인 영역(SD4)과 크기가 동일할 수 있으나, 이에 제한되지 않는다.
이후에, 층간 절연층(130)이 형성될 수 있다. 층간 절연층(130)은 제1 내지 제5 더미 게이트 구조체(DGS1, DGS2, DGS3, DGS4, DGS5) 및 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)을 덮도록 절연 물질을 형성한 후, 더미 게이트 캡핑층들(116)이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 층간 절연층(130)의 상면은 더미 게이트 캡핑층(116D)의 상면과 공면을 이룰 수 있다. 상술한 바와 같이, 제1 내지 제5 더미 게이트 구조체(DGS1, DGS2, DGS3, DGS4, DGS5) 사이의 거리가 일정하지 않으므로, 그 사이에 배치되는 층간 절연층들(130)의 크기도 일정하지 않을 수 있다. 층간 절연층(130)은 실리콘 산화물을 포함할 수 있다.
도 9을 참조하면, 제1 내지 제5 더미 게이트 구조체(DGS1, DGS2, DGS3, DGS4, DGS5)가 제1 내지 제5 게이트 구조체(GS1, GS2, GS3, GS4, GS5)로 교체될 수 있다. 일 실시 예에서, 제1 내지 제5 게이트 구조체(GS1, GS2, GS3, GS4, GS5)는 RMG(replacement metal gate) 공정에 의해 형성될 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는, 제1 더미 게이트 구조체(DGS1)의 더미 게이트 전극(112D), 더미 게이트 절연층(114D), 더미 게이트 캡핑층(116D)을 제거하고, 게이트 스페이서들(120) 사이에 절연 물질 및 도전성 물질, 및 캡핑 물질을 증착하여 형성될 수 있다. 제1 게이트 구조체(GS1)는 게이트 스페이서들(120) 사이의 게이트 전극(112), 상기 게이트 전극(112)의 측면 및 하면을 덮는 게이트 절연층(114) 및 상기 게이트 전극(112)의 상면을 덮는 게이트 캡핑층(116)을 포함할 수 있다. 제2 내지 제5 게이트 구조체(GS2, GS3, GS4, GS5)는 제1 게이트 구조체(GS1)와 동일한 구조를 포함할 수 있다.
도 10을 참조하면, 도 9의 결과 구조물 상에 마스크층(M2) 및 포토 레지스트(PR2)가 형성될 수 있다. 포토 레지스트(PR2)는 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)에 대응하는 마스크층(M2)의 상면의 일부를 노출시킬 수 있다.
도 11을 참조하면, 포토 레지스트(PR2)를 식각 마스크로 하는 식각 공정이 수행될 수 있으며, 마스크층(M2)이 식각되어 마스크 패턴들(MP2)이 형성될 수 있다. 마스크 패턴들(MP2)은 서로 일정한 간격으로 이격될 수 있으며, 게이트 캡핑층들(116)의 일부분 및 층간 절연층들(130)을 노출시킬 수 있다.
도 12를 참조하면, 마스크 패턴(MP2)을 식각 마스크로 하는 이방성 식각 공정이 수행되어 게이트 캡핑층들(116) 사이에 개구부들(OP)이 형성될 수 있다. 상기 식각 공정에 의해 층간 절연층(130)이 제거될 수 있으며, 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)이 개구부들(OP)에 노출될 수 있다. 일 실시 예에서, 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)의 상면은 일부 식각될 수 있으며, 개구부들(OP)은 활성 영역(AR)의 상면으로부터 아래로 더 연장될 수 있다. 또한 상기 식각 공정에 의해, 게이트 캡핑층들(116)의 상부가 부분적으로 식각될 수 있다.
도 13을 참조하면, 개구부들(OP)을 채우도록 배리어 물질 및 도전 물질을 형성한 후, 게이트 캡핑층들(116)의 상면이 노출되도록 평탄화 공정을 수행하여, 제1 협폭 소스/드레인 콘택(NC1), 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)이 형성될 수 있다. 제1 협폭 소스/드레인 콘택(NC1)은 콘택 도전층(140) 및 상기 콘택 도전층(140)의 측면 및 하면을 덮는 콘택 배리어층(142)을 포함할 수 있다. 콘택 도전층(140) 및 콘택 배리어층(142)의 상면은 게이트 캡핑층(116)의 상면과 공면을 이룰 수 있다.
제1 협폭 소스/드레인 콘택(NC1), 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)은 각각 제1 소스/드레인 영역(SD1), 제2 소스/드레인 영역(SD2), 제3 소스/드레인 영역(SD3) 및 제4 소스/드레인 영역(SD4)과 접할 수 있으며, 게이트 스페이서(120)와 직접적으로 접할 수 있다. 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)은 제1 협폭 소스/드레인 콘택(NC1)과 동일한 구조를 가질 수 있다. 콘택 도전층(140)은 W, Co, Ru, Mo, 또는 이들의 조합을 포함할 수 있다. 콘택 배리어층(142)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다.
일 실시 예에서, 소스/드레인 콘택들의 크기는 일정하지 않을 수 있다. 예를 들어, 상대적으로 부피가 큰 소스/드레인 콘택과 상대적으로 부피가 작은 소스/드레인 콘택이 교대로 배치될 수 있다. 구체적으로, 제1 게이트 구조체(GS1)와 제2 게이트 구조체(GS2) 사이의 제1 협폭 소스/드레인 콘택(NC1)은 제2 게이트 구조체(GS2)와 제3 게이트 구조체(GS3) 사이의 제1 광폭 소스/드레인 콘택(WC1)보다 크기가 작을 수 있다. 제1 광폭 소스/드레인 콘택(WC1)의 하단은 제1 협폭 소스/드레인 콘택(NC1)의 하단보다 낮을 수 있으며, 제1 광폭 소스/드레인 콘택(WC1)의 수평 폭은 제1 협폭 소스/드레인 콘택(NC1)의 수평 폭보다 클 수 있다. 제2 게이트 구조체(GS2)와 제3 게이트 구조체(GS3) 사이의 제2 협폭 소스/드레인 콘택(NC2)은 제3 게이트 구조체(GS3)와 제4 게이트 구조체(GS4) 사이의 제2 광폭 소스/드레인 콘택(WC2)보다 크기가 작을 수 있다. 제2 광폭 소스/드레인 콘택(WC2)의 하단은 제2 협폭 소스/드레인 콘택(NC2)의 하단보다 낮을 수 있으며, 제2 광폭 소스/드레인 콘택(WC2)의 수평 폭은 제1 광폭 소스/드레인 콘택(WC1)의 수평 폭보다 클 수 있다. 도시되지는 않았으나, 반도체 소자의 다른 영역에서, 균일하게 형성된 소스/드레인 콘택들의 크기는 제1 협폭 소스/드레인 콘택(NC1) 및 제2 협폭 소스/드레인 콘택(NC2)보다 크고 제1 광폭 소스/드레인 콘택(WC1) 및 제2 협폭 소스/드레인 콘택(NC2)보다 작을 수 있다. 제1 협폭 소스/드레인 콘택(NC1) 및 제1 광폭 소스/드레인 콘택(WC1)은 각각 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)과 크기가 동일할 수 있으나, 이에 제한되지 않는다.
도 11에 도시된 바와 같이, 마스크 패턴들(MP2) 사이의 간격이 층간 절연층(130)의 수평 폭과 동일하지 않을 수 있으며, 층간 절연층들(130)은 인접하는 마스크 패턴들(MP2)의 x방향 센터에 정렬되지 않을 수 있다. 그러나, 게이트 캡핑층(116)은 층간 절연층(130)과 식각 선택비를 가지므로, 도 12를 참조하여 설명된 식각 공정에서, 개구부들은 제1 내지 제4 소스/드레인 영역들(SD1, SD2, SD3, SD4)과 수직 방향(z방향)으로 정렬될 수 있다. 그러므로, 제1 내지 제5 게이트 구조체들(GS1, GS2, GS3, GS4, GS5) 사이의 간격이 일정하게 형성되지 않더라도, 제1 협폭 소스/드레인 콘택(NC1), 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)은 제1 내지 제5 게이트 구조체들(GS1, GS2, GS3, GS4, GS5) 사이의 공간을 전부 채울 수 있으며, 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)과 수직 방향으로 정렬될 수 있다.
도 14를 참조하면, 도 13의 결과 구조물 상에 식각 저지층(150) 및 마스크층(M3)이 형성될 수 있다. 식각 저지층(150)은 실리콘 옥시카바이드(SiOC), 실리콘 카바이드(SiC) 또는 이들의 조합을 포함할 수 있다. 마스크층(M3)은 식각 저지층(150) 상에 형성될 수 있으며, 제1 광폭 소스/드레인 콘택(WC1) 및 제2 광폭 소스/드레인 콘택(WC2)에 대응하는 식각 저지층(150)의 부분 상에 배치될 수 있다.
도 15를 참조하면, 마스크층(M3)을 식각 마스크로 하는 식각 공정이 수행되어 제1 협폭 소스/드레인 콘택(NC1) 및 제2 협폭 소스/드레인 콘택(NC2)의 상부가 부분적으로 제거될 수 있다. 상기 식각 공정 후의 제1 협폭 소스/드레인 콘택(NC1) 및 제2 협폭 소스/드레인 콘택(NC2)의 상면은 게이트 전극들(112) 중 적어도 하나의 상단보다 낮은 레벨에 위치할 수 있다. 상기 식각 공정에 의해, 게이트 캡핑층(116)의 상단이 일부 제거될 수 있다. 도 3을 참조하여 설명된 바와 같이, 도 15는 제1 및 제2 협폭 소스/드레인 콘택(NC1, NC2)의 연결부를 도시하며, 제1 및 제2 광폭 소스/드레인 콘택(WC1, WC2)의 돌출부를 도시한다.
도 16을 참조하면, 층간 절연층(160) 및 상부 절연층(162)이 증착될 수 있다. 층간 절연층(160)은 도 15의 결과 구조물을 덮는 절연 물질을 형성한 후, 제1 광폭 소스/드레인 콘택(WC1) 및 제2 광폭 소스/드레인 콘택(WC2)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 상부 절연층(162)은 층간 절연층(160) 상에 증착될 수 있다. 일 실시 예에서, 층간 절연층(160)은 실리콘 옥시카바이드를 포함할 수 있으며, 상부 절연층(162)은 실리콘 산화물을 포함할 수 있다.
다시 도 1 내지 도 3을 참조하면, 제1 게이트 구조체(GS1) 상에 게이트 콘택(GC)이 형성될 수 있다. 게이트 콘택(GC)은 게이트 구조체의 상면이 노출되도록 게이트 캡핑층(116), 층간 절연층(160) 및 상부 절연층(162)을 식각하여 개구부를 형성한 후, 상기 개구부에 배리어 물질 및 도전성 물질을 증착하여 형성될 수 있다. 이후에, 게이트 콘택(GC)의 상면이 층간 절연층(160)의 상면, 제1 광폭 소스/드레인 콘택(WC1) 및 제2 광폭 소스/드레인 콘택(WC2)의 상면과 공면을 이루도록 평탄화 공정이 수행될 수 있으며, 상부 절연층(162)은 제거될 수 있다. 게이트 콘택(GC)은 게이트 콘택 도전층(170) 및 상기 게이트 콘택 도전층(170)의 하면 및 측면을 덮는 게이트 배리어층(172)을 포함할 수 있다. 게이트 콘택 도전층(170)은 W, Co, Ru, Mo, 또는 이들의 조합을 포함할 수 있다. 게이트 배리어층(172)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다.
도 17 및 도 18은 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도들이다. 구체적으로, 도 18은 yz평면에서 본 제1 협폭 소스/드레인 콘택(NC1) 및 제1 광폭 소스/드레인 콘택(WC1)의 수직 단면도이다.
도 17을 참조하면, 반도체 소자(200)는 제1 및 제2 소스/드레인 영역(SD1, SD2)과 각각 연결되는 제1 협폭 소스/드레인 콘택(NC1) 및 제1 광폭 소스/드레인 콘택(WC1)을 포함할 수 있다. 도 17은 제1 협폭 소스/드레인 콘택(NC1) 및 제1 광폭 소스/드레인 콘택(WC1)의 연결부(NC1a)를 도시한다. 단면도에서, 제1 및 제2 협폭 소스/드레인 콘택(NC1, NC2) 및 제1 광폭 소스/드레인 콘택(WC1)의 상면은 게이트 전극들(112) 중 적어도 하나의 상단보다 낮은 레벨에 위치할 수 있다.
도 15를 참조하여 설명된 식각 공정에서, 제1 및 제2 협폭 소스/드레인 콘택(NC1, NC2)은 제1 광폭 소스/드레인 콘택(WC1)보다 더 깊게 식각될 수 있다. 예를 들어, 제1 협폭 소스/드레인 콘택(NC1)의 연결부(NC1a)의 상면은 제1 광폭 소스/드레인 콘택(WC1)의 연결부(WC1a)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 협폭 소스/드레인 콘택(NC1)의 연결부(NC1a)의 높이(NHa)는 제1 광폭 소스/드레인 콘택(WC1)의 연결부(WC1a)의 높이(WHa)보다 작을 수 있다. 제1 협폭 소스/드레인 콘택(NC1)의 돌출부(NC1b)의 높이(NHb)는 제1 광폭 소스/드레인 콘택(WC1)의 돌출부(WC1b)의 높이(WHb)보다 클 수 있다. 제1 협폭 소스/드레인 콘택(NC1)의 돌출부(NC1a)의 상면과 제1 광폭 소스/드레인 콘택(WC1)의 돌출부(WC1b)의 상면은 층간 절연층(160)의 상면과 동일한 레벨에 위치할 수 있다.
도 19 및 도 20는 본 개시의 실시 예들에 따른 반도체 소자의 수직 단면도들이다.
도 19를 참조하면, 반도체 소자(300)는 제1 및 제4 소스/드레인 영역(SD1, SD4)과 각각 연결되는 제1 협폭 소스/드레인 콘택(NC1) 및 제2 광폭 소스/드레인 콘택(WC2)을 포함할 수 있다. 도 19는 제1 협폭 소스/드레인 콘택(NC1) 및 제2 광폭 소스/드레인 콘택(WC2)의 돌출부를 도시한다.
단면도에서, 제1 협폭 소스/드레인 콘택(NC1) 및 제2 광폭 소스/드레인 콘택(WC2)의 상면은 게이트 전극들(112) 중 적어도 하나의 상단보다 높은 레벨에 위치할 수 있으며, 층간 절연층(160)의 상면과 동일한 레벨에 위치할 수 있다. 일 실시 예에서, 제1 협폭 소스/드레인 콘택(NC1)의 상부 수평 폭(TW1)은 제2 광폭 소스/드레인 콘택(WC2)의 상부 수평 폭(TW4)보다 작을 수 있다. 여기에서, 상부 수평 폭은 인접하는 게이트 전극(112)의 상단과 동일한 레벨에서, 소스/드레인 콘택의 수평 폭을 의미한다.
도 15를 참조하여 설명된 식각 공정에서, 상대적으로 수평 폭이 작은 소스/드레인 콘택과 접하는 게이트 캡핑층(116)은 상대적으로 수평 폭이 큰 소스/드레인 콘택과 접하는 게이트 캡핑층(116)보다 덜 식각될 수 있다. 예를 들어, 제1 협폭 소스/드레인 콘택(NC1)과 접하는 게이트 캡핑층(316-1)의 크기는 제2 광폭 소스/드레인 콘택(WC2)과 접하는 게이트 캡핑층(316-2)의 크기보다 클 수 있다. 제1 협폭 소스/드레인 콘택(NC1)의 상면과 동일한 레벨에서, 제1 협폭 소스/드레인 콘택(NC1)과 접하는 게이트 캡핑층(316-1)의 수평 폭은 제2 광폭 소스/드레인 콘택(WC2)과 접하는 게이트 캡핑층(316-2)의 수평 폭보다 클 수 있다.
도 20을 참조하면, 반도체 소자(400)는 제1 내지 제4 소스/드레인 영역(SD1, SD2, SD3, SD4)과 각각 연결되는 제1 협폭 소스/드레인 콘택(NC1), 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)을 포함할 수 있다. 일 실시 예에서, 도 15를 참조하여 설명된 식각 공정이 진행되지 않고 게이트 콘택(GC)이 형성될 수 있다. 예를 들어, 제1 협폭 소스/드레인 콘택(NC1), 제1 광폭 소스/드레인 콘택(WC1), 제2 협폭 소스/드레인 콘택(NC2) 및 제2 광폭 소스/드레인 콘택(WC2)은 게이트 콘택(GC)의 상면 및 게이트 캡핑층들(116)의 상면들과 동일한 레벨에 위치할 수 있다.
도 21 및 도 22는 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도들이다.
도 21 및 도 22를 참조하면, 반도체 소자(500)는 멀티 브리지 채널 트랜지스터(MBCFET®: multi-bridge-channel FET)를 포함할 수 있다. 예를 들어, 반도체 소자(500)는 활성 영역(AR) 상에 배치되고 수직 방향으로 서로 이격된 채널층들(502)을 포함할 수 있다. 도 22에 도시된 바와 같이, 활성 영역(AR)은 기판(102)의 상면으로부터 돌출하며 게이트 전극(112)의 하부에 배치될 수 있으며, 채널층들(502)은 활성 영역(AR)과 수직으로 이격되며, 게이트 절연층(514)에 둘러싸일 수 있다. 게이트 절연층(514)은 또한 소자 분리층(104) 및 활성 영역(AR)의 상면을 덮을 수 있으며 y방향으로 연장될 수 있다. 채널층(502)을 둘러싸는 게이트 절연층(514)은 게이트 전극(112)에 둘러싸일 수 있다. 도 21에 도시된 바와 같이, 채널층들(502)은 인접하는 소스/드레인 영역들을 연결시킬 수 있다.
도 21 및 도 22에는 단면이 직사각형인 나노 시트 형태의 채널층들(502)이 도시되어 있으나 이에 제한되지 않는다. 일 실시 예에서, 채널층(502)의 단면은 원형 또는 타원형일 수 있다. 일 실시 예에서, 채널층들(502)은 Si, Ge, SiGe과 같은 IV족 반도체 또는 InGaAs, InGaAs, InAs, GaSb, InSb 등과 같은 III-V 족 화합물을 포함할 수 있다.
반도체 소자(500)는 채널층들(502)의 하부에 배치되며 제1 내지 제4 소스/드레인 영역들(SD1, SD2, SD3, SD4)의 양 측면에 접하는 내측 스페이서들(520)을 더 포함할 수 있다. 내측 스페이서들(520)은 게이트 전극(112)을 소스/드레인 영역과 전기적으로 절연시킬 수 있다. 일 실시 예에서, 내측 스페이서들(520)은 실리콘 질화물을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 기판
104 : 소자 분리층 GS : 게이트 구조체
112 : 게이트 전극 114 : 게이트 절연층
116 : 게이트 캡핑층 120 : 게이트 스페이서
SD : 소스/드레인 영역 NC : 협폭 소스/드레인 콘택
WC : 광폭 소스/드레인 콘택 140 : 콘택 도전층
142 : 콘택 배리어층 160 : 층간 절연층 GC : 게이트 콘택 170 : 게이트 콘택 도전층
172 : 게이트 배리어층

Claims (10)

  1. 기판 상에 배치되는 활성 영역;
    상기 활성 영역과 교차하며 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체는 각각 게이트 전극 및 게이트 캡핑층을 포함하고;
    상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제3 소스/드레인 영역;
    상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 협폭 소스/드레인 콘택, 제1 광폭 소스/드레인 콘택 및 제2 협폭 소스/드레인 콘택, 상기 제1 협폭 소스/드레인 콘택은 상기 제1 소스/드레인 영역과 접하고, 상기 제1 광폭 소스/드레인 콘택은 상기 제2 소스/드레인 영역과 접하고, 상기 제2 협폭 소스/드레인 콘택은 제3 소스/드레인 영역과 접하며; 및
    상기 제1 게이트 구조체 상에 배치되며 상기 제1 게이트 구조체의 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함하며,
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체는 상기 제1 수평 방향으로 제1 간격으로 이격되고, 상기 제2 게이트 구조체와 상기 제3 게이트 구조체는 상기 제1 간격보다 큰 제2 간격으로 이격되며, 상기 제2 게이트 구조체와 상기 제3 게이트 구조체는 상기 제2 간격보다 작은 제3 간격으로 이격되며,
    상기 제1 협폭 소스/드레인 콘택의 하단은 상기 제1 광폭 소스/드레인 콘택의 하단보다 높은 레벨에 위치하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 협폭 소스/드레인 콘택의 하부 수평 폭은 상기 제1 광폭 소스/드레인 콘택의 하부 수평 폭보다 작은 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 하단은 상기 제2 소스/드레인 영역의 하단보다 높은 레벨에 위치하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 협폭 소스/드레인 콘택의 하단과 상기 제1 소스/드레인 영역의 하단 사이의 높이는 상기 제1 광폭 소스/드레인 콘택의 하단과 상기 제2 소스/드레인 영역의 하단 사이의 높이보다 작은 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 협폭 소스/드레인 콘택은 제1 소스/드레인 영역과 접하는 제1 연결부 및 상기 제1 연결부로부터 수직 방향으로 돌출하는 제1 돌출부를 포함하며,
    상기 제1 광폭 소스/드레인 콘택은 제2 소스/드레인 영역과 접하는 제2 연결부 및 상기 제2 연결부로부터 수직 방향으로 돌출하는 제2 돌출부를 포함하며,
    상기 제1 연결부의 상면은 상기 제2 연결부의 상면보다 낮은 레벨에 위치하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 연결부의 높이는 상기 제2 연결부의 높이보다 작은 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 돌출부의 높이는 상기 제2 돌출부의 높이보다 큰 반도체 소자.
  8. 제1항에 있어서,
    상기 제4 게이트 구조체에 대하여 상기 제3 게이트 구조체와 반대쪽에 배치되는 제5 게이트 구조체;
    상기 제4 게이트 구조체와 상기 제5 게이트 구조체 사이의 제4 소스/드레인 영역;
    상기 제4 게이트 구조체와 상기 제5 게이트 구조체 사이에서 상기 제4 소스/드레인 영역과 접하는 제2 광폭 소스/드레인 콘택; 및
    상기 제1 내지 제5 게이트 구조체 및 제1 내지 제4 소스/드레인 영역을 덮는 층간 절연층을 더 포함하며,
    단면도에서, 상기 제1 협폭 소스/드레인 콘택의 상면 및 상기 제2 광폭 소스/드레인 콘택의 상면은 상기 층간 절연층의 상면과 동일한 레벨에 위치하며,
    상기 제1 협폭 소스/드레인 콘택과 접하는 상기 게이트 캡핑층의 부피는 상기 제2 광폭 소스/드레인 콘택과 접하는 상기 게이트 캡핑층의 부피보다 큰 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 협폭 소스/드레인 콘택의 상면과 동일한 레벨에서, 상기 제1 협폭 소스/드레인 콘택과 접하는 상기 게이트 캡핑층의 수평 폭은 상기 제2 광폭 소스/드레인 콘택과 접하는 상기 게이트 캡핑층의 수평 폭보다 큰 반도체 소자.
  10. 기판 상에 배치되는 활성 영역;
    상기 활성 영역 상에 수직 방향으로 서로 이격되어 배치되는 채널층들;
    상기 활성 영역과 교차하며 상기 채널층들을 둘러싸고 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체는 각각 상기 채널층들을 둘러싸는 게이트 전극 및 상기 게이트 전극 상의 게이트 캡핑층을 포함하고;
    상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 내지 제3 소스/드레인 영역;
    상기 제1 내지 제4 게이트 구조체 사이에 상기 제1 수평 방향을 따라 순차적으로 배치되는 제1 협폭 소스/드레인 콘택, 제1 광폭 소스/드레인 콘택 및 제2 협폭 소스/드레인 콘택, 상기 제1 협폭 소스/드레인 콘택은 상기 제1 소스/드레인 영역과 접하고, 상기 제1 광폭 소스/드레인 콘택은 상기 제2 소스/드레인 영역과 접하고, 상기 제2 협폭 소스/드레인 콘택은 제3 소스/드레인 영역과 접하며; 및
    상기 제1 게이트 구조체 상에 배치되며 상기 제1 게이트 구조체의 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함하며,
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체는 제1 간격으로 이격되고, 상기 제2 게이트 구조체와 상기 제3 게이트 구조체는 상기 제1 간격보다 큰 제2 간격으로 이격되며, 상기 제3 게이트 구조체와 상기 제4 게이트 구조체는 상기 제2 간격보다 작은 제3 간격으로 이격되며,
    상기 제1 협폭 소스/드레인 콘택의 하단은 상기 제1 광폭 소스/드레인 콘택의 하단보다 높은 레벨에 위치하는 반도체 소자.
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