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KR20240096649A - 집적 회로 디바이스 구조체들 및 양면 제조 기술들 - Google Patents

집적 회로 디바이스 구조체들 및 양면 제조 기술들 Download PDF

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KR20240096649A
KR20240096649A KR1020247018412A KR20247018412A KR20240096649A KR 20240096649 A KR20240096649 A KR 20240096649A KR 1020247018412 A KR1020247018412 A KR 1020247018412A KR 20247018412 A KR20247018412 A KR 20247018412A KR 20240096649 A KR20240096649 A KR 20240096649A
Authority
KR
South Korea
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backside
layer
semiconductor
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020247018412A
Other languages
English (en)
Inventor
브루스 블록
발루리 알. 라오
리샤브 메한드루
더그 인절리
기민 전
케빈 오'브라이언
패트릭 모로우
폴 피셔
스쥬아 에스. 리아오
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/US2016/068564 external-priority patent/WO2018106267A1/en
Priority claimed from PCT/US2017/048475 external-priority patent/WO2019040071A1/en
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Priority claimed from KR1020237021348A external-priority patent/KR20230098710A/ko
Priority claimed from PCT/US2017/048752 external-priority patent/WO2018039645A1/en
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    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
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    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
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    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F19/00—Integrated devices, or assemblies of multiple devices, comprising at least one photovoltaic cell covered by group H10F10/00, e.g. photovoltaic modules
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
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    • H01L2224/05671—Chromium [Cr] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05673—Rhodium [Rh] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05678—Iridium [Ir] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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Abstract

전면 및 배면 구조체들 둘 다를 포함하는 집적 회로 셀 아키텍처들. 배면 주입, 반도체 퇴적, 유전체 퇴적, 금속화, 막 패터닝, 및 웨이퍼-레벨 층 전사 중 하나 이상이 전면 프로세싱과 통합된다. 그러한 양면 프로세싱은 기판의 전면으로부터 제조된 구조체들의 배면을 노정시키는 것을 수반할 수 있다. 호스트-도너 기판 어셈블리들은 배면 프로세싱 동안 전면 구조체들을 지지하고 보호하도록 구축될 수 있다. FET들과 같은 전면 디바이스들은 배면 프로세싱 동안 개질 및/또는 상호접속될 수 있다. 디바이스 기능을 확장하거나, 성능을 개선시키거나, 디바이스 밀도를 증가시키기 위해 FET들과 같은 배면 디바이스들이 전면 디바이스들과 통합될 수 있다.

Description

집적 회로 디바이스 구조체들 및 양면 제조 기술들{INTEGRATED CIRCUIT DEVICE STRUCTURES AND DOUBLE-SIDED FABRICATION TECHNIQUES}
우선권 주장
본 출원은 발명의 명칭이 "Integrated Circuit Device Structures and Fabrication Techniques with a Back-side Reveal of Front-Side Structures"인 2016년 8월 26일자로 출원된 미국 가출원 제62/380,316호에 대한 우선권을 주장한다.
관련 출원들
이 출원은 국제 특허 출원들: 2015년 10월 1일자로 출원된, 발명의 명칭이 "Methods of Forming Backside Self-Aligned Vias and Structures Formed Thereby"인 US2015/052033; 2015년 9월 25일자로 출원된, 발명의 명칭이 "Backside Contact Structures and Fabrication For Metal on Both Sides of Devices"인 US2015/052440; 및 2015년 9월 25일자로 출원된 발명의 명칭이 "Backside Fin Recess Control With Multi-HSi Option"인 US2015/052288; 2016년 4월 1일자로 출원된, 발명의 명칭이 "Layer Transferred Ferroelectric Memory Devices"인 US2016/025576; 2016년 4월 1일자로 출원된, 발명의 명칭이 "Semiconductor Diodes Employing Back-Side Semiconductor or Metal"인 US2016/025579; 2016년 4월 1일자로 출원된, 발명의 명칭이 "Transistor structures Including a Deep Via Lined With A Dielectric Material"인 US2016/025593에 관련된다.
집적 회로들(IC들)의 디바이스 밀도는 수십 년 동안 무어의 법칙에 따라 증가해 왔다. 그렇지만, 각각의 기술 세대와 더불어 디바이스 구조체의 측방 치수가 축소됨에 따라, 구조적 치수를 추가로 감소시키는 것이 점점 어려워지고 있다.
z-높이(디바이스 두께)의 감소가 전체적인 디바이스 밀도 및 IC 성능을 증가시키는 다른 방안을 제공하기 때문에 3차원(3D) 스케일링이 이제 상당한 관심 대상이다. 3D 스케일링은, 예를 들어, 칩 스태킹(chip stacking) 또는 패키징된 IC 스태킹(packaged IC stacking)의 형태일 수 있다. 공지된 3D 집적 기술들은 비용이 많이 들고 z-높이 및 디바이스 밀도의 점증적 개선만을 제공할 수 있다. 예를 들어, 칩의 두께의 대부분은 비활성 기판 재료일 수 있다. 그러한 칩들의 스택(stack)은 칩 스택을 수직으로 상호접속시키는 수단으로서 TSV(through-substrate via) 기술을 이용할 수 있다. TSV는 전형적으로 20 내지 50 μm, 또는 그 이상의 기판 재료를 통해 연장되고 따라서 일반적으로 마이크로미터(micron) 스케일의 비아 직경들로 제한된다. 이에 따라, TSV 밀도는 대부분의 디바이스(예컨대, 트랜지스터, 메모리) 셀들의 밀도보다 훨씬 아래로 제한된다. 또한, TSV 기술을 이용하는 칩 스택의 최종 z-높이는 스태킹된 디바이스에 의해 이용되는 실제 디바이스 층들보다 수백 마이크로미터 더 두꺼울 수 있다.
3D 스케일링이 또한, 예를 들어, 트랜지스터 채널 길이가 보다 통상의 측방으로 배향된 트랜지스터에 대해 칩의 표면에 평행한 것이 아니라 그 표면에 실질적으로 수직인, 수직으로 배향된 디바이스들의 형태일 수 있다. 많은 수직으로 배향된 디바이스 아키텍처들이 직면하는 한 가지 문제는 단자들을 디바이스의 대향 단부들 상에 어떻게 제조하느냐이며, 이는 측방으로 배향된 디바이스들에서 보다 쉽게 달성될 수 있다.
본 명세서에 기술된 자료는 첨부 도면들에 제한으로서가 아니라 예로서 예시되어 있다. 예시의 간단함 및 명확함을 위해, 도면들에 예시된 요소들이 꼭 일정한 축척으로 그려져 있지는 않다. 예를 들어, 명확함을 위해, 일부 요소들의 치수가 다른 요소들에 비해 과장되어 있을 수 있다. 또한, 다양한 물리적 피처들이 논의의 명확함을 위해 그들의 단순화된 "이상적인" 형태들 및 기하형상들로 표현될 수 있지만, 그럼에도 불구하고 실제 구현들이 단지 예시된 이상들과 비슷할 수 있다는 것이 이해되어야 한다. 예를 들어, 평탄한 표면들 및 정사각형 교차부들(intersections)은 나노제조 기술들에 의해 형성된 구조체들을 특징지우는 유한한 거칠기, 코너 라운딩(corner-rounding), 및 불완전한 각진 교차부들(angular intersections)을 무시하고 그려져 있을 수 있다. 따라서, 피처들이 기준 좌표계의 평면에 직사각형 단면으로 그려져 있지만, 실제 제조된 피처들은 그 대신에 피처들의 하나 이상의 단부에서 라운딩되거나 경사진 단면을 가질 수 있으며, 이는 비-직사각형(예컨대, 모래시계 형상, 사다리꼴 등)인 단면 프로파일을 초래할 수 있다. 게다가, 적절하다고 간주되는 경우, 대응하는 또는 유사한 요소들을 나타내기 위해 도면들 간에 참조 라벨(reference label)들이 반복되어 있다. 도면들에서:
도 1은 일부 실시예들에 따른, 양면 디바이스 프로세싱 방법들을 예시하는 흐름 다이어그램이다;
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 및 도 2h는 일부 실시예들에 따른, 양면 디바이스 프로세싱 방법들로 프로세싱된 기판의 평면도들이다;
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 도 3h, 도 3i, 및 도 3j는 일부 실시예들에 따른, 양면 디바이스 프로세싱 방법들로 프로세싱된 기판의 단면도들이다;
도 4a, 도 4b, 및 도 4c는 일부 실시예들에 따른, III-N 반도체 및 유전체 재료들 둘 다를 포함하는 개재 층(intervening layer)을 추가로 예시하는 등각 투영도들(isometric views)이다;
도 4d는 일부 실시예들에 따른, III-V 반도체 및 유전체 재료들 둘 다를 포함하는 개재 층을 추가로 예시하는 단면도이다;
도 5는 일부 실시예들에 따른, 배면 노정(back-side reveal) 방법들을 예시하는 흐름 다이어그램이다;
도 6은 일부 실시예에 따른, 기판 상의 IC 다이의 확대도 및 IC 다이 상의 트랜지스터 구조체의 확대도를 갖는 기판의 평면도이다;
도 7은 일부 실시예들에 따른, 트랜지스터 반도체 보디들의 전기적 격리(electrical isolation)를 포함하는 배면 프로세싱 방법들을 예시하는 흐름 다이어그램이다;
도 8a, 도 8b, 및 도 8c는 일부 실시예들에 따른, 도 7에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 9a, 도 9b, 및 도 9c는 일부 실시예들에 따른, 도 7에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 10a, 도 10b, 및 도 10c는 일부 실시예들에 따른, 도 7에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 11a, 도 11b, 및 도 11c는 일부 실시예들에 따른, 도 7에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 11d, 도 11e, 및 도 11f는 일부 실시예들에 따른, 도 7에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 12는 일부 실시예들에 따른, 배면 트랜지스터 소스/드레인 콘택트 금속화부(contact metallization)를 포함하는 배면 프로세싱 방법들을 예시하는 흐름 다이어그램이다;
도 13은 일부 실시예들에 따른, 배면 트랜지스터 소스/드레인 콘택트 금속화부를 형성하기에 적당한 트랜지스터 구조체의 평면도이다;
도 14a, 도 14b, 및 도 14c는 일부 실시예들에 따른, 도 12에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 14d, 도 14e, 및 도 14f는 일부 대안의 실시예들에 따른, 도 12에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 15a, 도 15b, 및 도 15c는 일부 실시예들에 따른, 도 12에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 15d, 도 15e, 및 도 15f는 일부 대안의 실시예들에 따른, 도 12에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 16a, 도 16b, 및 도 16c는 일부 실시예들에 따른, 도 12에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 16d, 도 16e, 및 도 16f는 일부 대안의 실시예들에 따른, 도 12에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 17은 일부 실시예들에 따른, 배면 트랜지스터 게이트 금속화부를 포함하는 배면 프로세싱 방법들을 예시하는 흐름 다이어그램이다;
도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 및 도 25a는 일부 실시예들에 따른, 일부 전면 제조(front-side fabrication) 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 및 도 25b는 일부 실시예들에 따른, 일부 전면 제조 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 26a, 도 26b, 및 도 26c는 일부 실시예들에 따른, 도 17에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 27a, 도 27b, 및 도 27c는 일부 실시예들에 따른, 도 17에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 28a, 도 28b, 및 도 28c는 일부 실시예들에 따른, 도 17에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 28d, 도 28e, 및 도 28f는 일부 대안의 실시예들에 따른, 도 17에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 29a, 도 29b, 및 도 29c는 일부 대안의 실시예들에 따른, 도 17에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 30a, 도 30b, 및 도 30c는 일부 대안의 실시예들에 따른, 도 17에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 31a, 도 31b, 및 도 31c는 일부 대안의 실시예들에 따른, 도 17에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 32는 일부 실시예들에 따른, 유전체 스페이서 대체(dielectric spacer replacement)를 포함하는 배면 프로세싱 방법들을 예시하는 흐름 다이어그램이다;
도 33a, 도 33b, 및 도 33c는 일부 대안의 실시예들에 따른, 도 32에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 34a, 도 34b, 및 도 34c는 일부 대안의 실시예들에 따른, 도 32에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 35a, 도 35b, 및 도 35c는 일부 대안의 실시예들에 따른, 도 32에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 36a, 도 36b, 및 도 36c는 일부 대안의 실시예들에 따른, 도 32에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 37a, 도 37b, 및 도 37c는 일부 대안의 실시예들에 따른, 도 32에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 38a는 일부 실시예들에 따른, 배면 노정 방법들을 예시하고 있다;
도 38b는 일부 실시예들에 따른, 비-평면(non-planar) 트랜지스터 배면 소스/드레인 반도체, 및 평면(planar) 트랜지스터들에 대해 선택적인 콘택트 금속화부를 형성하기 위한 방법들을 예시하는 흐름 다이어그램이다;
도 38c는 일부 실시예들에 따른, 비-평면 트랜지스터 배면 소스/드레인 반도체, 및 다른 비-평면 트랜지스터들에 대해 선택적인 콘택트 금속화부를 형성하기 위한 방법들을 예시하는 흐름 다이어그램이다;
도 39는 일부 실시예들에 따른, 하나의 소스/드레인 콘택트 금속화부를 결여하는 비-평면 트랜지스터 구조체 및 양쪽 소스/드레인 금속화부들을 갖는 평면 트랜지스터 구조체의 평면도이다;
도 40a, 도 40b, 및 도 40c는 일부 실시예들에 따른, 도 38b에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 41a, 도 41b, 및 도 41c는 일부 실시예들에 따른, 도 38b에 예시된 방법들에서의 일부 동작들이 수행될 때 평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 42a, 도 42b, 및 도 42c는 일부 실시예들에 따른, 도 38b에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 43a, 도 43b, 및 도 43c는 일부 실시예들에 따른, 도 38b에 예시된 방법들에서의 일부 동작들이 수행될 때 평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 44a, 도 44b, 및 도 44c는 일부 실시예들에 따른, 도 38b에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 45a, 도 45b, 및 도 45c는 일부 실시예들에 따른, 도 38b에 예시된 방법들에서의 일부 동작들이 수행될 때 평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 46은 일부 실시예들에 따른, 하나의 소스/드레인 콘택트 금속화부를 결여하는 비-평면 트랜지스터 구조체 및 양쪽 소스/드레인 금속화부들을 갖는 비-평면 트랜지스터 구조체의 평면도이다;
도 47a, 도 47b, 및 도 47c는 일부 실시예들에 따른, 도 38c에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 48a, 도 48b, 및 도 48c는 일부 실시예들에 따른, 도 38c에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 49a, 도 49b, 및 도 49c는 일부 실시예들에 따른, 도 38c에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 50a, 도 50b, 및 도 50c는 일부 실시예들에 따른, 도 38c에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 51a, 도 51b, 및 도 51c는 일부 실시예들에 따른, 도 38c에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 52a, 도 52b, 및 도 52c는 일부 실시예들에 따른, 도 38c에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 53a, 도 53b, 및 도 53c는 일부 실시예들에 따른, 도 38c에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 54a, 도 54b, 및 도 54c는 일부 실시예들에 따른, 도 38c에 예시된 방법들에서의 일부 동작들이 수행될 때 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 55는 일부 실시예들에 따른, 배면 불순물 주입을 포함하는 배면 프로세싱 방법들을 예시하는 흐름 다이어그램이다;
도 56a, 도 56b, 및 도 56c는 일부 실시예들에 따른, 도 55에 예시된 방법들에서의 일부 동작들이 수행될 때 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 57a, 도 57b, 및 도 57c는 일부 실시예들에 따른, 배면 주입(back-side implant)을 갖는 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 58은 일부 실시예들에 따른, 반도체의 에피택셜 성장을 포함하는 배면 프로세싱 방법들을 예시하는 흐름 다이어그램이다;
도 59a, 도 59b, 및 도 59c는 일부 실시예들에 따른, 도 58에 예시된 방법들에서의 일부 동작들이 수행될 때 III-N 반도체 디바이스 스트레이텀(semiconductor device stratum)의 단면도들을 예시하고 있다;
도 60a, 도 60b, 및 도 60c는 일부 실시예들에 따른, 도 58에 예시된 방법들에서의 일부 동작들이 수행될 때 반도체 디바이스 층들(semiconductor device layers)의 단면도들을 예시하고 있다;
도 61a, 도 61b, 도 62a, 및 도 62b는 일부 실시예들에 따른, 스태킹된 반도체 디바이스 층들의 단면도들을 예시하고 있다;
도 63a, 도 63b, 도 64a, 및 도 64b는 일부 실시예들에 따른, 스태킹된 반도체 디바이스 층들의 단면도들을 예시하고 있다;
도 65는 일부 실시예들에 따른, 수직으로 배향된 디바이스의 평면도를 예시하고 있다;
도 66은 일부 실시예들에 따른, 도 65에 도시된 수직으로 배향된 디바이스의 단면도를 예시하고 있다;
도 67a는 일부 실시예들에 따른, 스태킹된 1T1R 메모리 셀의 단면도를 예시하고 있다;
도 67b는 일부 실시예들에 따른, 스태킹된 1T1R 메모리 셀의 단면도를 예시하고 있다;
도 68a는 일부 실시예들에 따른, 스태킹된 1T1R 메모리 셀의 단면도를 예시하고 있다;
도 68b는 일부 실시예들에 따른, 스태킹된 1T1R 메모리 셀의 단면도를 예시하고 있다;
도 69는 일부 실시예들에 따른, 개재 열 도관(intervening thermal conduit)을 갖는 스태킹된 디바이스 스트레이텀의 단면도를 예시하고 있다;
도 70은 일부 실시예들에 따른, 배면을 통해 테스트 다이를 테스트하는 전기 테스팅 장치(electrical testing apparatus)의 등각 투영도이다;
도 71은 일부 실시예들에 따른, 배면 및 전면을 통해 동시에 테스트 다이를 테스트하는 전기 테스팅 장치의 등각 투영도이다;
도 72는 일부 실시예들에 따른, 전기 테스트 프로세싱 방법을 예시하는 흐름 다이어그램이다;
도 73은 일부 실시예들에 따른, 동시적 배면 및 전면 접촉들을 사용하여 전기 테스트 중인 비-평면 트랜지스터 구조체의 평면도이다;
도 74a, 도 74b, 및 도 74c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들(conductive pins)에 의해 접촉된 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 75a, 도 75b, 및 도 75c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 76a, 도 76b, 및 도 76c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 비-평면 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 77은 일부 실시예들에 따른, 동시적 배면 및 전면 접촉들을 사용하여 전기 테스트 중인 로직 트랜지스터 구조체의 평면도이다;
도 78a, 도 78b, 및 도 78c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 로직 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 79a, 도 79b, 및 도 79c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 로직 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 80a, 도 80b, 및 도 80c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 로직 트랜지스터 구조체의 단면도들을 예시하고 있다;
도 81은 실시예들에 따른, 양면 상호접속부(double-side interconnection)를 포함하는 복수의 FET들을 갖는 SoC를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시하고 있다; 그리고
도 82는 일부 실시예들에 따른, 전자 컴퓨팅 디바이스의 기능 블록 다이어그램이다.
첨부된 도면들(enclosed figures)을 참조하여 하나 이상의 실시예가 기술된다. 특정 구성들 및 배열들이 상세히 묘사되고 논의되지만, 이것이 예시 목적만을 위해 행해진다는 것이 이해되어야 한다. 관련 기술분야의 통상의 기술자는 이 설명의 사상 및 범주를 벗어남이 없이 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본 명세서에 기술된 기술들 및/또는 배열들이 본 명세서에 상세히 기술되는 것 이외의 다양한 다른 시스템들 및 응용들에서 이용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 예시적인 실시예들을 예시하는, 첨부 도면들이 참조된다. 게다가, 다른 실시예들이 이용될 수 있고 청구된 주제(claimed subject matter)의 범주를 벗어남이 없이 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 것이 이해되어야 한다. 방향들 및 기준들, 예를 들어, 위(up), 아래(down), 상부(top), 하부(bottom) 등이 단지 도면들에서의 피처들의 설명을 용이하게 하기 위해 사용될 수 있다는 것에 또한 유의해야 한다. 따라서, 이하의 상세한 설명이 제한하는 의미로 취해져서는 안되고, 청구된 주제의 범주가 첨부된 청구항들 및 그의 등가물들에 의해서만 한정된다.
이하의 설명에서, 많은 상세들이 기재된다. 그렇지만, 실시예들이 이 특정 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 경우들에서, 실시예들을 모호하게 하는 것을 피하기 위해, 널리 공지된 방법들 및 디바이스들이 상세히보다는 블록 다이어그램 형태로 도시되어 있다. 본 명세서 전반에 걸쳐 "실시예" 또는 "일 실시예" 또는 "일부 실시예들"이라는 언급은 그 실시예와 관련하여 기술된 특정의 특징, 구조, 기능, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서의 문구 "실시예에서" 또는 "일 실시예에서" 또는 "일부 실시예들"의 출현들이 반드시 동일한 실시예를 지칭하지는 않는다. 게다가, 특정의 특징들, 구조들, 기능들, 또는 특성들이 하나 이상의 실시예에서 임의의 적당한 방식으로 조합될 수 있다. 예를 들어, 2개의 실시예들과 연관된 특정의 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 어디에서든 제1 실시예가 제2 실시예와 조합될 수 있다.
이 설명 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은, 문맥이 다른 방식으로 명백하게 지시하지 않는 한, 복수 형태들도 포함하도록 의도된다. 본 명세서에서 사용되는 바와 같은 용어 "및/또는"이 연관된 열거 항목들 중 하나 이상의 임의의 그리고 모든 가능한 조합들을 지칭하고 포함한다는 것이 또한 이해될 것이다.
"커플링되는(coupled)" 및 "접속되는(connected)"이라는 용어들은 컴포넌트들 간의 기능적 또는 구조적 관계들을 기술하기 위해 본 명세서에서 사용될 수 있다. 이 용어들이 서로에 대해 유의어들로서 의도되지 않는다는 것이 이해되어야 한다. 오히려, 특정의 실시예들에서, "접속되는"은 2개 이상의 요소가 서로 직접 물리적, 광학적, 또는 전기적 접촉을 하고 있다는 것을 나타내기 위해 사용될 수 있다. "커플링되는"은 2개 이상의 요소가 서로 직접적인 또는 간접적인(이들 사이에 다른 개재 요소들을 가짐) 물리적 또는 전기적 접촉을 하고 있다는 것 및/또는 2개 이상의 요소가 (예컨대, 원인과 결과 관계에서와 같이) 서로 협력하거나 상호작용한다는 것을 나타내기 위해 사용될 수 있다.
본 명세서에서 사용되는 바와 같은 용어들 "위에", "아래에", "사이에", 및 "상에"는 그러한 물리적 관계들이 주목할만한 경우에 다른 컴포넌트들 또는 재료들에 대한 하나의 컴포넌트 또는 재료의 상대적 위치를 지칭한다. 예를 들어 재료들과 관련하여, 다른 재료 위에 또는 아래에 배치된 하나의 재료 또는 재료는 직접 접촉할 수 있거나 하나 이상의 개재 재료를 가질 수 있다. 더욱이, 2개의 재료 또는 재료들 사이에 배치된 하나의 재료는 2개의 층과 직접 접촉할 수 있거나, 하나 이상의 개재 층을 가질 수 있다. 이와 달리, 제2 재료 또는 재료 "상의" 제1 재료 또는 재료는 그 제2 재료/재료와 직접 접촉한다. 컴포넌트 어셈블리들과 관련하여 유사한 구별들이 이루어져야 한다.
이 설명 전반에 걸쳐 그리고 청구항들에서 사용되는 바와 같이, 용어 "~ 중 적어도 하나" 또는 "~ 중 하나 이상"에 의해 조인되는(joined) 항목들의 리스트는 열거된 용어들의 임의의 조합을 의미할 수 있다. 예를 들어, 구문 "A, B, 또는 C 중 적어도 하나"는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B, 및 C를 의미할 수 있다.
디바이스 구조체들의 양면 프로세싱을 이용하는 IC 디바이스 구조체들 및 제조 기술들이 본 명세서에 기술된다. IC 디바이스 구조체들의 제조에서 전형적으로 이용되는 전면 프로세싱에 부가하여, 양면 프로세싱은 IC 디바이스 구조체들의 배면 프로세싱을 추가로 포함한다. 양면 프로세싱은 배면 프로세싱을 용이하게 하도록 설계된 비전형적 전면 프로세싱을 추가로 수반할 수 있다. 일부 예시적인 실시예들에서, 양면 프로세싱은 전면 디바이스 구조체들의 배면의 노정을 포함한다. 일부 예시적인 실시예들에서, 디바이스 구조체의 배면의 노정(본 명세서에서 "배면 노정"또는 "BSR"이라고도 지칭됨)은 웨이퍼-레벨 배면 프로세싱을 수반하며, 웨이퍼-레벨 배면 프로세싱은, 예를 들어, 에칭 마스크(etch mask)에 의해 한정되는(confined) 바와 같이, 웨이퍼의 구역에 걸쳐 전역적으로 또는 웨이퍼의 구역의 부분들 내에서 로컬적으로 기판 재료의 벌크를 제거하는 것이다. 기판 재료의 두께를 통한 전기적 라우팅(electrical routing)을 단순히 제공하기 위한 것인 종래의 TSV-타입 기술과 대조적으로, 본 명세서에 기술된 바와 같은 배면 노정은 IC의 디바이스 층 내에서의 디바이스 구조체들의 추가 제조를 용이하게 하기 위한 것이다. 그러한 배면 디바이스 층 제조는 개별 디바이스들(예컨대, 트랜지스터)의 밀도로, 그리고 심지어 단일 디바이스의 서브-영역들(sub-regions)(예컨대, 단일 트랜지스터의 단자) 내에서도 수행될 수 있다. 게다가, 그러한 배면 노정들은 전면 디바이스 프로세싱 동안 디바이스 층이 배치된 도너 기판(donor substrate)의 일 부분만 또는 실질적으로 전부를 제거하도록 수행될 수 있다. 이에 따라, 배면으로부터 액세스되는 디바이스 구조체들의 반도체 재료의 두께가 단지 수십 또는 수백 나노미터일 수 있기 때문에, 수 마이크로미터 깊이의(microns-deep) TSV가 불필요하게 될 수 있다. 특히, 보다 긴밀한(intimate) 배면 프로세싱이 본 명세서에서의 실시예들에 따라 수행되는 경우 수 마이크로미터 깊이의 도전성 TSV가 불필요하게 될 수 있지만, TSV-타입 기술이, 예를 들어, 디바이스 층의 배면을 노정시키는 수단으로서 여전히 레버리지될(leveraged) 수 있다.
이하에서 추가로 일부 예시적인 실시예들에 대해 기술되는 바와 같이, 디바이스 구조체의 노정된 배면의 프로세싱은: 전면 프로세싱의 희생 디바이스 구조체들 및/또는 아티팩트들의 제거; 예를 들어, 디바이스 라우팅 밀도를 증가시키고, 그리고/또는 배면 전기적 프로빙(backside electrical probing)을 가능하게 하며, 그리고/또는 디바이스 단자 접촉 면적을 증가시키기 위한 콘택트 금속화부의 퇴적; 예를 들어, 디바이스 격리(device isolation)를 증가시키고, 게이트 전극 커플링을 증가시키며, 그리고/또는 기생 커패시턴스를 감소시키기 위한 유전체의 퇴적; 예를 들어, 기생 저항을 감소시키고, 그리고/또는 결정 품질, 밴드갭 엔지니어(bandgap engineer)를 개선시키며, 디바이스 반도체 영역들에 스트레인(strain)을 부여하고, 그리고/또는 수직으로 배향된 디바이스들을 형성하기 위한 반도체의 퇴적; 및/또는 서로 커플링되거나 긴밀하게 접촉하는 스태킹된 디바이스들을 제조하는 것 중 하나 이상을 수반할 수 있다.
본 명세서에 기술된 배면 노정 기술들은 "상향식(bottom-up)" 디바이스 제조로부터 "센터 아웃(center-out)" 제조로의 패러다임 전환(paradigm shift)을 가능하게 할 수 있으며, 여기서 "센터"는 전면 제조에서 이용되고, 배면으로부터 노정되며, 배면 제조에서 또다시 이용되는 임의의 층이다. 이하의 논의로부터 명백하게 될 것인 바와 같이, 디바이스 구조체의 전면 및 노정된 배면 둘 다의 프로세싱은 전면 프로세싱만으로 3D IC들을 제조하는 것과 연관된 과제들 중 다수를 해결할 수 있다.
본 명세서에 기술된 기술들은 (예컨대, 5 내지 10nm 정도로) 트랜지스터 레벨에서 디바이스 층의 배면을 노정시키기에 충분한 정확도로 수행될 수 있다. 이에 따라, 통합된 디바이스들(integrated devices)에 의해 이용되지 않는 거의 모든 재료가 디바이스로부터 폐기될 수 있다. 이 정확도는, 부분적으로, 기판(예컨대, 웨이퍼) 재료 균일성 제어 및 재료 품질 핸들링에서의 진보들을 통해 가능하다. 지금까지, TSV 기술이 전형적으로 적어도 20 내지 50μm의 잔류 기판 재료가 보유되는 정도로만 기판의 배면을 그라인딩 다운(grinding down)하는 것을 수반하고 이를 통해서는 비교적 큰(예컨대, 2 내지 5μm) 직경의 도전성 비아들만이 형성될 수 있기 때문에, TSV 기반 배면 전기적 접속 기술은 디바이스(예컨대, 트랜지스터) 레벨까지의 치수를 갖는(dimensioned) 특정 위치들에서의 인터커넥트(interconnect)를 가능하게 하지 못하였다.
보다 많은 양의 기판 재료의 제거를 통해, 나노미터 레벨에서의 전기적 접속이 가능하게 된다. 이하에서 일부 예시적인 실시예들에 대해 추가로 기술되는 바와 같이, 캐리어(carrier)("핸들(handle)")의 영구 본드(permanent bond)가 이용될 수 있는 반면, 기판 관통 비아(through substrate via)와 같은 기술들은 충분한 두께 균일성 제어를 달성하기 위해 비교적 보다 컴플라이언트(compliant)하고 불충분하게 강성인 임시 본드들(temporary bonds)을 이용한다. 예를 들어, 산화물 용융 본드(oxide fusion bond)와 같은, 영구 본드는 본 명세서에서 추가로 기술되는 구조체들을 제조하는 데 유리한 기계적 강성을 달성할 수 있다. 산화물은 성질이(in nature) 매우 경성(stiff)이고 기계적으로 강하며 압축성이 없다.
이하에서 일부 예시적인 실시예들에 대해 추가로 기술되는 바와 같이, 산화물 재료들에 대해 매우 선택적인 CMP 프로세스는 유리하게도 심지어 수 마이크로미터의 재료를 제거하고 기판의 표면 영역에 걸쳐 모든 곳에서 목표 두께로부터 10nm 이내로 정지하도록 충분한 두께 제어를 갖는 평면 방식으로(in a planar manner) 재료 두께를 감소시키는 데 이용될 수 있다. 그러한 평면성으로 인해, 고분해능 리소그래피와 같은, 전형적으로 기판의 전면으로만 제한된 프로세싱이, 예를 들어, 전면 금속화부(예컨대, 디바이스 콘택트들)에 전형적인 치수와 동일한 정도의 치수를 갖는 전기 콘택트들을 만들기 위해, 기판의 배면에 대해서도 이용될 수 있다. 그러한 평면 프로세싱은, 예를 들어, 개별 디바이스들 및/또는 개별 디바이스의 개별 단자들이 노출될(exposed) 수 있는 충분히 작은 측방 치수의 개구부들의 형성을 용이하게 하기 위해, 단독으로 또는, 나노미터 스케일의 TSV-타입 기판 프로세싱을 포함하지만 이에 한정되지 않는, 다른 기판 제거 기술들과 함께 레버리지될 수 있다.
도 1은 일부 실시예들에 따른, 양면 디바이스 프로세싱 방법들(101)을 예시하는 흐름 다이어그램이다. 방법들(101)은 웨이퍼-레벨에서 실시될 수 있다. 일부 예시적인 실시예들에서, 대형 포맷 기판(large format substrate)(예컨대, 300 또는 450mm 직경) 웨이퍼는 방법들(101)을 통해 프로세싱될 수 있다. 방법들(101)은 동작(105)에서 디바이스 층을 포함하는 도너 기판으로 시작된다. 특정 실시예들에서, 디바이스 층은 능동 디바이스들 또는 수동 디바이스들을 포함할 수 있다. 일부 실시예들에서, 디바이스 층은 IC 디바이스에 의해 이용되는 반도체 재료이다. 특정 실시예들에서, 디바이스 층은 단결정질(monocrystalline) 반도체 재료인데, 그 이유는 그러한 재료가 종종 다결정질(polycrystalline) 또는 비정질(amorphous)인 박막 반도체 재료들에 비해 디바이스 성능 장점들을 제공하기 때문이다. 일 예로서, 전계 효과 트랜지스터(FET)와 같은, 트랜지스터 디바이스에서, 트랜지스터 채널은 반도체 디바이스 층으로부터 형성된다. 다른 예로서, 포토다이오드와 같은, 광학 디바이스의 경우, 드리프트 및/또는 이득 반도체(drift and/or gain semiconductor)는 디바이스 층으로부터 형성된다. 디바이스 층은 또한 IC 디바이스를 갖는 수동 구조체에서 이용될 수 있다. 예를 들어, 광학 도파관(optical waveguide)은 디바이스 층으로부터 패터닝된 반도체를 이용할 수 있다.
일부 실시예들에서, 도너 기판은 재료 층들의 스택을 포함한다. 그러한 재료 스택은 IC 디바이스 스트레이텀의 후속 형성을 용이하게 할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "디바이스 스트레이텀"은 적어도 디바이스 층을 지칭하고, IC 디바이스 기능을 위해 필요하지 않고 따라서 단지 비-기능 질량 "오버헤드"(non-functional mass "overhead")인, 도너 기판의 다른 층들을 결여하고 있다. 예를 들어, "디바이스 스트레이텀"은 단 하나의 디바이스 층, 다수의 디바이스 층들, 또는 하나 이상의 개재 층을 갖는 디바이스 층들을 포함할 수 있다. 특정 실시예들에서, "디바이스 스트레이텀"은 디바이스 층(들) 상에 또는 그 아래에 퇴적된, 이하에서 추가로 설명되는 바와 같은, 다른 하나 이상의 비-네이티브(non-native) 재료 층을 추가로 포함할 수 있다. 도 1에 예시된 예시적인 실시예에서, 방법(101)은 하나 이상의 개재 재료 층에 의해 디바이스 층(들)으로부터 분리된 캐리어 층(carrier layer)을 포함하는 도너 기판을 제공한다. 캐리어 층은 디바이스 층(들)의 전면 프로세싱 동안 기계적 지지를 제공할 수 있다. 캐리어는 또한 반도체 디바이스 층(들)에서의 결정도(crystallinity)에 대한 기초를 제공할 수 있다. 비록 개재 층(들)이 존재할 필요는 없지만, 하나 이상의 그러한 재료 층의 포함은 디바이스 층(들)으로부터의 캐리어 층의 제거를 용이하게 하거나, 다른 방식으로 디바이스 층의 배면을 노정시키는 것을 용이하게 할 수 있다.
방법들(101)은 디바이스 층에 하나 이상의 영역을 포함하는 디바이스 구조체를 형성하기 위해 도너 기판에 대해 전면 제조 동작들이 수행되는 동작(110)에서 계속된다. 임의의 적당한 전면 프로세싱 기술들이 임의의 적당한 IC 디바이스(들)를 형성하기 위해 동작(110)에서 이용될 수 있고, 예시적인 실시예들이 본 명세서의 다른 곳에서 추가로 기술된다. 그러한 IC 디바이스들은 디바이스 층 재료 및 디바이스 층의 전면 위에 형성된 하나 이상의 인터커넥트 금속화 레벨을 이용하는 디바이스들(예컨대, 트랜지스터들)을 포함할 수 있다. 동작(115)에서, 도너 기판의 전면은 디바이스-호스트 어셈블리를 형성하도록 호스트 기판(host substrate)에 조인될 수 있다. 호스트 기판은 디바이스 층의 배면 프로세싱 동안 전면 기계적 지지를 제공하는 데 이용될 수 있다. 호스트 기판은 또한 도너 기판 상에 제조된 IC 디바이스들에 상호접속될 수 있는 집적 회로부(integrated circuitry)를 포함할 수 있다. 그러한 실시예들에서, 호스트 기판과 도너 기판의 조이너리(joinery)는 하이브리드(유전체/금속) 본딩을 통한 3D 인터커넥트 구조체들의 형성을 추가로 수반할 수 있다. 임의의 적당한 호스트 기판 및 웨이퍼-레벨 조이너리 기술들이 동작(115)에서 이용될 수 있으며, 일부 예시적인 실시예들이 본 명세서의 다른 곳에서 추가로 기술된다.
방법들(101)은 캐리어 층의 적어도 일 부분을 제거함으로써 디바이스 스트레이텀의 배면이 노정되는 동작(120)에서 계속된다. 일부 추가의 실시예들에서, 디바이스 층 아래의 임의의 개재 층의 부분들이 또한 노정 동작(120) 동안 제거될 수 있다. 일부 다른 실시예들에서, 디바이스 층의 전면 위에 퇴적된 전면 재료들이 또한 노정 동작(120) 동안 제거될 수 있다. 일부 예시적인 실시예들과 관련하여 본 명세서의 다른 곳에서 기술되는 바와 같이, 개재 층(들)은, 예를 들어, 웨이퍼-레벨 배면 노정 프로세스에서 이용되는 에칭 마커(etch marker) 또는 에칭 스톱(etch stop) 중 하나 이상으로서 역할하여, 디바이스 스트레이텀 배면의 고도로 균일한 노출(highly-uniform exposure)을 용이하게 할 수 있다.
동작(125)에서, 배면으로부터 노출된 디바이스 스트레이텀 표면들은 양면 디바이스 스트레이텀을 형성하도록 프로세싱된다. 특정 실시예들에서, 디바이스 층의 임의의 영역과 접촉하는 도너 기판의 네이티브(native) 재료들 중 임의의 것과 같은, 네이티브 재료들은 동작(125)에서 하나 이상의 비-네이티브 재료로 대체될 수 있다. 예를 들어, 반도체 디바이스 층 또는 개재 층의 일 부분은 하나 이상의 다른 반도체, 금속, 또는 유전체 재료로 대체될 수 있다. 일부 다른 실시예들에서, 비-네이티브 재료들은 디바이스 스트레이텀의 배면의 적어도 일 부분 위에 또는 그 상에 퇴적될 수 있다. 일부 추가의 실시예들에서, 노정 동작(120) 동안 제거된 전면 재료들의 부분들이 또한 동작(125)에서 대체될 수 있다. 예를 들어, 전면 디바이스 제조 동안 형성된 반도체 보디, 유전체 스페이서, 게이트 스택, 또는 콘택트 금속화부의 일 부분은 전면 디바이스의 배면 디프로세싱(deprocessing)/재프로세싱(reprocessing) 동안 하나 이상의 다른 반도체, 금속, 또는 유전체 재료로 대체될 수 있다. 또 다른 실시예들에서, 제2 디바이스 스트레이텀 또는 금속 인터포저는 노정된 배면에 본딩된다.
방법들(101)은 동작(130)에서 디바이스 스트레이텀-호스트 기판 어셈블리의 출력(output)으로 완료된다. 디바이스 스트레이텀-호스트 어셈블리는 이어서 추가로 프로세싱될 수 있다. 예를 들어, 디바이스 스트레이텀-호스트 기판 어셈블리를 싱귤레이트(싱귤레이트)하고 패키징하기 위해 임의의 적당한 기술이 이용될 수 있다. 호스트 기판이 완전히 희생적인 경우, 디바이스 스트레이텀-호스트 기판의 패키징은 디바이스 스트레이텀으로부터의 호스트 기판의 분리를 수반할 수 있다. 호스트 기판이 완전히 희생적이지는 않은 경우(예컨대, 호스트 기판이 또한 디바이스 스트레이텀을 포함하는 경우), 동작(130)에서의 디바이스 스트레이텀-호스트 어셈블리 출력은 방법들(101)의 후속 반복 동안 동작(115)에의 호스트 기판 입력으로서 피드백될 수 있다(도 1에서의 파선). 호스트 기판으로서, 디바이스 스트레이텀-호스트 어셈블리는 다른 도너 기판과 조인될 수 있으며, 방법들(101)이 반복된다. 방법들(101)의 반복은 그에 의해, 예를 들어, 각각이 두께가 단지 수십 또는 수백 나노미터인, 임의의 수의 양면 디바이스 스트레이텀들의 웨이퍼-레벨 어셈블리를 형성할 수 있다. 일부 실시예들에서, 그리고 본 명세서의 다른 곳에서 추가로 기술되는 바와 같이, 디바이스 스트레이텀 내의 하나 이상의 디바이스(예컨대, 트랜지스터) 또는 디바이스 셀(예컨대, 1T-1R 메모리 셀)은, 예를 들어, 양면 디바이스 스트레이텀들의 웨이퍼-레벨 어셈블리의 제조에서의 수율 제어 포인트로서, 동작(130)에서 전기적으로 테스트된다. 이하에서 추가로 기술되는 일부 실시예들에서, 전기 테스트는 배면 디바이스 프로빙을 수반한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 및 도 2g는 일부 실시예들에 따른, 방법들(101)과 같은, 양면 디바이스 프로세싱 방법들로 프로세싱된 기판의 평면도들이다. 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 도 3h, 및 도 3i는 일부 실시예들에 따른, 양면 디바이스 프로세싱 방법들로 프로세싱된 기판의 대응하는 단면도들이다. 도 2a 및 도 3a에 도시된 바와 같이, 도너 기판(201)은 전면 웨이퍼 표면에 걸쳐 임의적인(arbitrary) 공간 레이아웃으로 복수의 IC 다이(211)를 포함한다. IC 다이(211)의 전면 프로세싱은 임의의 디바이스 구조체들을 형성하기 위해 임의의 기술들에 따라 수행되었을 수 있다. 예시적인 실시예들에서, 다이(211)는 디바이스 층(215) 내에 하나 이상의 반도체 영역을 포함한다. 다이(211)는 디바이스 층(215)의 전면 위에 하나 이상의 전면 인터커넥트 금속화 레벨(묘사되지 않음)을 추가로 포함한다. 개재 층(210)은 디바이스 층(215)의 배면을 캐리어 층(205)으로부터 분리시킨다. 예시적인 실시예에서, 개재 층(210)은 캐리어 층(205) 및 디바이스 층(215) 둘 다와 직접 접촉한다. 대안적으로, 하나 이상의 스페이서 층이 개재 층(210)과 디바이스 층(215) 및/또는 캐리어 층(205) 사이에 배치될 수 있다. 도너 기판(201)은, 예를 들어, 디바이스 층(215) 위에 그리고/또는 캐리어 층(205) 아래에 다른 층들을 추가로 포함할 수 있다.
디바이스 층(215)은, 트랜지스터들, 다이오드들, 및 저항기들과 같은, 그러나 이들로 제한되지 않는 특정의 IC 디바이스에 적당한 것으로 알려진 임의의 디바이스 재료 조성물의 하나 이상의 층을 포함할 수 있다. 일부 예시적인 실시예들에서, 디바이스 층(215)은 하나 이상의 IV족(즉, IUPAC 14족) 반도체 재료 층(예컨대, Si, Ge, SiGe), III-V족 반도체 재료 층(예컨대, GaAs, InGaAs, InAs, InP), 또는 III-N족 반도체 재료 층(예컨대, GaN, AlGaN, InGaN)을 포함한다. 디바이스 층(215)은 또한 하나 이상의 II-VI족 반도체 재료 층, 또는 반도체 전이 금속 디칼코게나이드(transition metal dichalcogenide)(TMD 또는 TMDC) 층을 포함할 수 있다. 다른 실시예들에서, 디바이스 층(215)은 하나 이상의 그래핀 층, 또는 반도체 속성들을 갖는 그래핀계 재료 층(graphenic material layer)을 포함한다. 또 다른 실시예들에서, 디바이스 층(215)은 하나 이상의 산화물 반도체 층을 포함한다. 예시적인 산화물 반도체들은 전이 금속(예컨대, IUPAC 4족 내지 10족) 또는 포스트-전이 금속(post-transition metal)(예컨대, IUPAC 11족 내지 14족)의 산화물들을 포함한다. 유리한 실시예들에서, 산화물 반도체는 Cu, Zn, Sn, Ti, Ni, Ga, In, Sr, Cr, Co, V, 또는 Mo 중 적어도 하나를 포함한다. 금속 산화물들은 아산화물들(A2O), 일산화물들(AO), 이원 산화물들(AO2), 삼원 산화물들(ABO3), 및 이들의 혼합물들일 수 있다. 다른 실시예들에서, 디바이스 층(215)은 하나 이상의 자성, 강자성, 강유전성 재료 층을 포함한다. 예를 들어, 디바이스 층(215)은, 자기 터널링 접합(magnetic tunneling junction)(MTJ) 디바이스와 같은, 그러나 이에 한정되지 않는 터널링 접합 디바이스에 적당한 것으로 알려진 임의의 재료의 하나 이상의 층을 포함할 수 있다.
일부 실시예들에서, 디바이스 층(215)은 실질적으로 단결정질이다. 비록 단결정질이지만, 상당수의 결정질 결함들이 그럼에도 불구하고 존재할 수 있다. 다른 실시예들에서, 디바이스 층(215)은 비정질 또는 다결정질(예컨대, 마이크로 또는 나노 결정질)이다. 디바이스 층(215)은 임의의 두께(예컨대, 도 3a에서의 z-차원)일 수 있다. 일부 예시적인 실시예들에서, 디바이스 층(215)은 다이(211)의 기능 반도체 영역들(functional semiconductor regions)로서 이용되는 반도체 영역들 중 적어도 일부의 z-두께보다 더 큰 두께를 갖는다. 디바이스 층(215) 상에 구축된(built) 그리고/또는 그 내에 매립된(embedded) 기능 영역들이 디바이스 층(215)의 전체 두께를 통해 연장될 필요는 없다. 일부 실시예들에서, 다이(211)의 반도체 영역들은 도 3a에서 파선(212)에 의해 구획된(demarked) 디바이스 층(215)의 상부측(top-side) 두께 내에만 배치된다. 예를 들어, 다이(211)의 반도체 영역들은 200 내지 300nm, 또는 그 미만의 z-두께를 가질 수 있는 반면, 디바이스 층은 700 내지 1000nm, 또는 그 초과의 z-두께를 가질 수 있다. 이에 따라, 약 600nm의 디바이스 층 두께가 다이(211)의 반도체 영역들을 개재 층(210)으로부터 분리시킬 수 있다. 예를 들어, 1000nm 내지 10μm의 범위에 있는, 보다 큰 디바이스 층 두께들이 또한 가능하다.
캐리어 층(205)은 디바이스 층(215)과 동일한 재료 조성을 가질 수 있거나, 디바이스 층(215)과 상이한 재료 조성을 가질 수 있다. 캐리어 층(205) 및 디바이스 층(215)이 동일한 조성을 갖는 실시예들에 있어서, 2개의 층은 개재 층(210)에 대한 그들의 위치에 의해 식별될 수 있다. 디바이스 층(215)이 결정질 IV족, III-V족 또는 III-N족 반도체인 일부 실시예들에서, 캐리어 층(205)은 디바이스 층(215)과 동일한 결정질 IV족, III-V족 또는 III-N족 반도체이다. 디바이스 층(215)이 결정질 IV족, III-V족 또는 III-N족 반도체인 대안의 실시예들에서, 캐리어 층(205)은 디바이스 층(215)과 상이한 결정질 IV족, III-V족 또는 III-N족 반도체이다. 또 다른 실시예들에서, 캐리어 층(205)은, 디바이스 층(215)이 전사되었거나 성장된, 재료를 포함할 수 있거나 그 재료일 수 있다. 예를 들어, 캐리어 층(205)은 하나 이상의 비정질 산화물 층(예컨대, 유리) 또는 결정질 산화물 층(예컨대, 사파이어), 폴리머 시트, 또는 IC 디바이스 프로세싱 동안 캐리어로서 적당한 것으로 알려진 구조적 지지체 내에 빌드업되거나(built up) 라미네이트된(laminated) 임의의 재료(들)를 포함할 수 있다. 캐리어 층(205)은 캐리어 재료 속성들 및 기판 직경의 함수로서 임의의 두께(예컨대, 도 3a에서의 z-차원)일 수 있다. 예를 들어, 캐리어 층(205)이 대형 포맷(예컨대, 300 내지 450mm) 반도체 기판인 경우, 캐리어 층 두께는 700 내지 1000μm, 또는 그 초과일 수 있다.
일부 실시예들에서, 하나 이상의 개재 층(210)이 캐리어 층(205)과 디바이스 층(215) 사이에 배치된다. 일부 예시적인 실시예들에서, 개재 층(210)이 캐리어 층(205)의 후속 제거 동안 검출가능한 마커로서 역할할 수 있도록, 개재 층(210)은 캐리어 층(205)과 조성적으로 구별된다(compositionally distinct). 일부 그러한 실시예들에서, 개재 층(210)은, 캐리어 층(205)의 에칭제에 노출될 때, 캐리어 층(205)보다 상당히 더 느린 속도로 에칭하게 될 조성을 갖는다(즉, 개재 층(210)은 캐리어 층 에칭 프로세스에 대한 에칭 스톱으로서 기능한다). 추가의 실시예들에서, 개재 층(210)은 디바이스 층(215)의 조성과 구별되는 조성을 갖는다. 개재 층(210)은, 예를 들어, 금속, 반도체, 또는 유전체 재료일 수 있다.
캐리어 층(205) 및 디바이스 층(215) 중 적어도 하나가 결정질 반도체들인 일부 예시적인 실시예들에서, 개재 층(210)이 또한 결정질 반도체 층이다. 개재 층(210)은 캐리어 층(205) 및/또는 디바이스 층(215)과 동일한 결정도 및 결정 방위(crystallographic orientation)를 추가로 가질 수 있다. 그러한 실시예들은 개재 층(210)이 비정질 절연체의 형성, 또는 디바이스 층(215) 및/또는 캐리어 층(205)에 대한 개재 층(210)의 본딩(예컨대, 열 압착 본딩)을 필요로 하는 재료인 대안의 실시예들에 비해 감소된 도너 기판 비용의 장점을 가질 수 있다.
개재 층(210)이 반도체인 실시예들에 있어서, 프라이머리 반도체 격자 원소들, 합금 구성성분들, 또는 불순물 농도들 중 하나 이상이 적어도 캐리어 층(205)과 개재 층(210) 간에 다를 수 있다. 적어도 캐리어 층(205)이 IV족 반도체인 일부 실시예들에서, 개재 층(210)이 또한, 상이한 IV족 원소 또는 합금을 갖고 그리고/또는 캐리어 층(205)의 불순물 레벨과 상이한 불순물 레벨로 불순물 화학종(impurity species)으로 도핑된, IV족 반도체일 수 있다. 예를 들어, 개재 층(210)은 실리콘 캐리어 상에 에피택셜적으로 성장된 실리콘-게르마늄 합금일 수 있다. 그러한 실시예들에서, 부정형(pseudomorphic) 개재 층은 개재 층이 이형(heteromorphic)으로 되는 지점인 임계 두께 미만의 임의의 두께까지 헤테로에피택셜적으로(heteroepitaxially) 성장될 수 있다. 대안적으로, 개재 층(210)은 임계 두께보다 더 큰 두께를 갖는 완화된 버퍼 층(relaxed buffer layer)일 수 있다.
적어도 캐리어 층(205)이 III-V족 반도체인 다른 실시예들에서, 개재 층(210)이 또한, 상이한 III-V족 합금을 갖고 그리고/또는 캐리어 층(205)의 불순물 레벨과 상이한 불순물 레벨로 불순물 화학종으로 도핑된, III-V족 반도체일 수 있다. 예를 들어, 개재 층(210)은 GaAs 캐리어 상에 에피택셜적으로 성장된 AlGaAs 합금일 수 있다. 캐리어 층(205) 및 디바이스 층(215) 둘 다가 결정질 반도체들인 일부 다른 실시예들에서, 개재 층(210)은 또한, 캐리어 층(205) 및/또는 디바이스 층(215)과 동일한 결정도 및 결정 방위를 추가로 가질 수 있는, 결정질 반도체 층이다.
캐리어 층(205) 및 개재 층(210) 둘 다가 동일하거나 상이한 프라이머리 반도체 격자 원소들을 갖는 실시예들에서, 불순물 도펀트들이 캐리어와 개재 층을 차별화(differentiate)할 수 있다. 예를 들어, 개재 층(210) 및 캐리어 층(205) 둘 다는 실리콘 결정들일 수 있으며 여기서 개재 층(210)은 캐리어 층(205)에 존재하는 불순물을 결여하고 있거나, 캐리어 층(205)에 부재하는 불순물로 도핑되거나, 캐리어 층(205)에 존재하는 불순물로 상이한 레벨로 도핑된다. 불순물 차별화는 캐리어와 개재 층 간의 에칭 선택도(etch selectivity)를 부여하거나, 배면 프로세싱의 근거가 될(predicated) 수 있는 마커로서 역할할 수 있는 검출가능한 화학종을 단지 유입시킬 수 있다.
개재 층(210)이 전기적 활성(electrically active)인 불순물들로 도핑될 수 있거나(즉, 개재 층(210)을 n-타입 또는 p-타입 반도체로 만듦) 그렇지 않을 수 있는데, 그 이유는 불순물이, 동작(120)에서 기술된 것과 같은, 후속하는 캐리어 층 제거 동안 개재 층(210)의 검출을 위한 임의의 기초를 제공할 수 있기 때문이다. 일부 반도체 재료들에 대한 예시적인 전기적 활성 불순물들은 III족 원소들(예컨대, B), V족 원소들(예컨대, P)을 포함한다. 임의의 다른 원소가 비-전기적 활성 화학종으로서 이용될 수 있다. 개재 층(210) 내의 불순물 도펀트 농도는 검출 기술 및 검출기 감도의 함수로서 미리 결정될 수 있는, 검출에 충분한 양만큼 캐리어 층(205)의 농도와 다르기만 하면 된다.
본 명세서의 다른 곳에서 추가로 기술되는 바와 같이, 개재 층(210)은 디바이스 층(215)과 구별되는 조성을 가질 수 있다. 일부 그러한 실시예들에서, 개재 층(210)은 디바이스 층(215)의 밴드 갭과 상이한 밴드 갭을 가질 수 있다. 예를 들어, 개재 층(210)은 디바이스 층(215)보다 더 넓은 밴드 갭을 가질 수 있다.
개재 층(210)이 유전체 재료를 포함하는 실시예들에서, 유전체 재료는 무기 재료(예컨대, SiO, SiN, SiON, SiOC, 수소 실세스퀴옥산, 메틸 실세스퀴옥산) 또는 유기 재료(폴리이미드, 폴리노보넨, 벤조시클로부텐)일 수 있다. 일부 유전체 실시예들에서, 개재 층(210)은 매립된 층(예컨대, 실리콘 디바이스 및/또는 캐리어 층 내로의 산소의 주입을 통한 SiOx)으로서 형성될 수 있다. 유전체 개재 층의 다른 실시예들은 디바이스 층(215)에 대한 캐리어 층(205)의 본딩(예컨대, 열 압착 본딩)을 필요로 할 수 있다. 예를 들어, 도너 기판(201)이 SOI(semiconductor-on-oxide) 기판인 경우, 캐리어 층(205) 및 디바이스 층(215) 중 어느 하나 또는 둘 다가 SiO 개재 층(210)을 형성하도록 산화되고 함께 본딩될 수 있다. 다른 무기 또는 유기 유전체 재료들에 대해 유사한 본딩 기술들이 이용될 수 있다.
일부 다른 실시예들에서, 개재 층(210)은 층 내에서 측방으로(즉, 도 3a에서의 x-방향) 이격된 2개 이상의 재료를 포함한다. 2개 이상의 재료는 유전체 및 반도체, 유전체 및 금속, 반도체 및 금속, 유전체 및 반도체, 2개의 상이한 유전체, 2개의 상이한 반도체, 또는 2개의 상이한 금속을 포함할 수 있다. 그러한 개재 층 내에서, 제1 재료는 개재 층의 두께를 통해 연장되는 제2 재료의 아일랜드들(islands)을 둘러쌀 수 있다. 예를 들어, 개재 층은 개재 층의 두께를 통해 연장되는, 반도체의 아일랜드들을 둘러싸는 필드 격리 유전체(field isolation dielectric)를 포함할 수 있다. 반도체는 패터닝된 유전체의 개구부들 내에 에피택셜적으로 성장될 수 있거나, 유전체 재료는 패터닝된 반도체의 개구부들 내에 퇴적될 수 있다.
일부 예시적인 실시예들에서, 핀들(fins) 또는 메사들(mesas)과 같은, 반도체 피처들은 반도체 디바이스 층의 전면 표면 내로 에칭된다. 이 피처들을 둘러싸는 트렌치들은, 예를 들어, 임의의 공지된 얕은 트렌치 격리(shallow trench isolation)(STI) 프로세스에 따라, 차후에 격리 유전체로 백필링될(backfilled) 수 있다. 반도체 피처 또는 격리 유전체 중 하나 이상은, 예를 들어, 배면 노정 에칭 스톱(back-side reveal etch stop)으로서, 배면 캐리어 층 제거 프로세스를 종료시키는 데 이용될 수 있다. 일부 실시예들에서, 트렌치 격리 유전체의 노정은 배면 캐리어 폴리싱(back-side carrier polish)을 정지시키거나, 상당히 지연시키거나, 그를 위한 검출가능한 신호를 유도할 수 있다. 예를 들어, 격리 유전체(예컨대, SiO)의 제거보다 캐리어 반도체(예컨대, Si)의 제거에 유리한 높은 선택도를 갖는 슬러리를 이용하는 캐리어 반도체의 CMP 폴리싱은 디바이스 층을 포함하는 반도체 피처들을 둘러싸는 트렌치 격리 유전체의 (하부) 표면의 노출 시에 상당히 느려질 수 있다. 디바이스 층이 개재 층의 전면 상에 배치되기 때문에, 디바이스 층은 배면 노정 프로세스에 직접 노출될 필요가 없다.
다른 예로서, 반도체의 아일랜드들은 캐리어 층 위에 배치된 유전체 층의 두께를 통해 연장되는 핀 홀들(pin-holes) 내에 결정질 캐리어 표면으로부터 성장될 수 있다. 이러한 실시예들에서, 개재 층은 유전체 층 내에 매립된 반도체 아일랜드들의 합성물(composite)이다. 도너 기판의 제조는, 실리콘, 다른 IV족 반도체, 또는 대체물과 같은, 결정질 캐리어 층으로 진행될 수 있다. 유전체 층(예컨대, SiO)은 캐리어 층 위에 퇴적되고, 유전체 층을 관통하는 개구부들의 고밀도 어레이를 형성하도록 마스킹되고 에칭될 수 있다. 그러한 개구부들은 트렌치들 또는 핀 홀들일 수 있다. 그러한 개구부들의 임계 치수(CD)는 수십 나노미터 내지 수 마이크로미터 정도일 수 있다. 일부 실시예들에서, 개구부들에 성장된 반도체 내의 결정질 결함들의 종횡비 트래핑(aspect ratio trapping)(ART)을 구현하는 데 개구부들의 종횡비로 충분하다(예컨대, 4:1, 또는 그 초과). 개구부들 각각 내에서 캐리어 층의 결정질 표면이 노출된다. 노출된 캐리어 표면으로부터의 헤테로에피택셜(heteroepitaxial) 또는 호모에피택셜(homoepitaxial) 성장들은 개구부들의 어레이를 결정질 반도체로 백필링한다. 일부 실시예들에서, 예를 들어, 비-실리콘 시딩 표면(non-silicon seeding surface) 상의 ART 패턴 내에 실리콘이 성장된다. 일부 다른 실시예들에서, III-V족 또는 IV족 시딩 표면 상의 ART 패턴 내에 III-V 재료가 성장된다. 일부 다른 실시예들에서, 원소(elemental) 또는 합금(alloyed) IV족 시딩 표면 상의 ART 패턴 내에 III-N 재료가 성장된다. 일부 추가의 실시예들에서, 결정질 반도체의 아일랜드들을 브리징하고(bridge) 핀 홀을 갖는 개재 층(pin-holed intervening layer)(210) 위에 연장되는 연속 디바이스 층(215)을 형성하기 위해 결정질 반도체의 LEO(lateral epitaxial overgrowth)가 임의의 공지된 기술을 사용하여 차후에 수행된다.
도 4a, 도 4b, 및 도 4c는 III-N 반도체가 개재 층(210)의 일 부분으로서도 그리고 디바이스 층(215)으로서도 성장되는 일부 예시적인 실시예들을 추가로 예시하는 등각 투영도들이다. 일부 그러한 헤테로에피택셜 실시예들에서, 개재 층 반도체는 IV족(예컨대, 실리콘) 캐리어 층 상에 성장된 III-N족 재료(예컨대, GaN)일 수 있다. 육방정계/우르짜이트 c-축이 캐리어 성장 표면에 실질적으로 직교인 경우 각각의 III-N 에피택셜 아일랜드가 완화될 수 있다. 도 4a에 도시된 바와 같이, 도너 기판(201)은 캐리어 층(205)(예컨대, 결정질 실리콘) 위에 퇴적된 필드 격리 유전체 층(480)(예컨대, SiO)을 포함한다. 반도체(410)는 캐리어 층(205)의 표면으로부터 헤테로에피택셜적으로 성장되어, 필드 격리 유전체 층(480)의 개구부들을 백필링하는 III-N 재료(예컨대, GaN)이다. III-N 반도체의 LEO가 도 4b에 추가로 묘사되어 있다. 도 4a 내지 도 4c에 예시된 성장 프로세스들에 이용될 수 있는 에피택셜 성장 파라미터들에 대한 부가의 설명에 대해서, 관심있는 독자는 2014년 9월 19일자로 출원되고 공동 소유 또는 양도 중인 국제 출원 PCT/US2014/56299(US 출원 15504634)을 참조한다. 도 4b에 도시된 바와 같이, 묘사된 배향을 갖는 육방정계 결정들에 있어서, 디바이스 층(215)이 필드 격리 유전체 층(480) 위에 성장할 때 결정 결함들(440)은 측방 과성장(lateral overgrowth) 동안 측방으로 활주(glide)하여, III-N 반도체의 c-면(c-plane)에 보다 평행하게 된다. III-N 반도체 아일랜드들의 병합 시에, 도 4c에 예시된 바와 같이, 연속적인(contiguous) III-N 반도체 디바이스 층(215)이 형성된다. 분극 층(polarization layer)(묘사되지 않음)과 같은, 부가의 재료 층들이 디바이스 층(215)의 추가 컴포넌트로서 성장될 수 있다. 분극 층은 디바이스 층(215) 내의 재료 계면에서의 2D 전자 가스(2DEG)를 촉진시킬 수 있다.
유리하게는, 도 4c에 예시된 도너 기판(201)은 별개의 기판들의 어떠한 본딩 및/또는 디바이스 층(215)의 어떠한 전사도 없이 제조될 수 있다. 도너 기판(201)은 본 명세서의 다른 곳에서 기술된 방법들 중 임의의 것에 따라 추가로 프로세싱될 수 있다. 일부 III-N 디바이스 층 실시예들에서, 고-전자 이동도 트랜지스터들(high-electron mobility transistors)(HEMT)이 III-N 디바이스 층(215)에 제조된다. 캐리어 층(205) 및/또는 개재 층(210)은, 예를 들어, 본 명세서의 다른 곳에서 기술된 바와 같이, 디바이스 층(215)으로부터 제거될 수 있다. 유리하게도, 핀 홀을 갖는 필드 격리 유전체 층(480)은 또한 캐리어 층(205)의 후속 제거 동안 우수한 에칭 스톱을 제공할 수 있다. 에칭 스톱 이후에, 배면 노정 프로세스는 개재 층(210)을 추가로 제거하여, 디바이스 층(215)의 배면을 노출시킬 수 있다.
반도체 및 유전체 둘 다를 포함하는 개재 층 내의 반도체 재료가 또한 헤테로에피택셜적으로 성장된 III-V 재료일 수 있다. 본 명세서에서 사용되는 바와 같이, 헤테로에피택셜 성장은 다른 재료 조성의 다른 결정의 표면으로부터의 하나의 재료 조성의 결정의 성장을 지칭한다. 일 예로서, III-V 에피택셜 디바이스 층(예컨대, InAlAs, InGaAs 등)이 결정질 IV족(예컨대, Si, Ge, SiGe) 또는 III-V족(예컨대, GaAs) 캐리어 층 위에 배치된 핀 홀을 갖는 유전체(pin-holed dielectric)를 통해 성장될 수 있다. 일부 그러한 실시예들에 있어서, 도너 기판(201)은 실질적으로 도 4d에 도시된 바와 같으며, 여기서 개재 층(210)은 핀 홀을 갖는 또는 트렌치를 갖는(trenched) 필드 격리 유전체 층(480)을 포함하고 반도체(410)는 핀 홀들 및/또는 트렌치들의 베이스 부분 내에 성장된 III-V 화합물(예컨대, InAlAs)이다. 디바이스 층(215)은 반도체(410) 위에, 핀 홀들 및/또는 트렌치들의 상부 부분 내에 추가로 성장된다. 일부 예시적인 실시예들에서, 디바이스 층(215)은 개재 층(210)의 일부로서 성장된 것과 상이한 합금 조성(예컨대, InGaAs)의 제2 III-V 재료이다. 후속 프로세싱은 이어서 디바이스 층(215) 내에 디바이스(예컨대, 트랜지스터)를 형성할 수 있다. 예를 들어, 본 명세서의 다른 곳에서 기술되는 바와 같이, 디바이스 층(215)은 핀 또는 다른 비-평면 구조체로 제조될 수 있다.
특히, 개재 층이 반도체 및 유전체 둘 다를 포함하는 실시예들에 있어서, 개재 층과 캐리어 사이의 격자 부정합(lattice mismatch)의 결과로서 완화가 발생하는 경우 개재 층의 두께는 임계 두께보다 상당히 더 클 수 있다. 임계 두께 미만의 개재 층이 웨이퍼-레벨 배면 노정 프로세스의 불균일성을 수용(accommodate)하기에 불충분한 두께일 수 있는 반면, 보다 큰 두께를 갖는 실시예들은 유리하게도 배면 노정 프로세스 윈도(back-side reveal process window)를 증가시킬 수 있다. 핀 홀을 갖는 유전체를 갖는 실시예들은 또한 디바이스 스트레이텀으로부터의 캐리어 층의 후속 분리를 용이하게 하는 것은 물론 디바이스 스트레이텀 내에서의(예컨대, 디바이스 층(215) 내에서의) 결정 품질을 개선시킬 수 있다.
반도체 및 유전체 둘 다를 포함하는 개재 층들 내의 반도체 재료가 또한 호모에피택셜일 수 있다. 본 명세서에서 사용되는 바와 같이, 호모에피택셜 성장은 하나의 재료 조성물의 결정의 그 동일한 재료 조성의 다른 결정의 표면으로부터의 성장을 지칭한다. 일부 예시적인 실시예들에서, 실리콘 에피택셜 디바이스 층은 실리콘 캐리어 층 위에 배치된 핀 홀을 갖는 유전체를 통해 성장된다. 이러한 실시예들에서, 도너 기판 구조체는 또한 실질적으로 도 4d에 도시된 바와 같으며 여기서 핀 홀을 갖는 유전체는 캐리어 층과 디바이스 층의 후속 분리를 용이하게 할 수 있다.
반도체 및 유전체 둘 다를 포함하는 개재 층들은, 실리콘 층과 같은, 그러나 이에 한정되지 않는 캐리어 층의 전면 내로 에칭된 반도체 피처들을 포함할 수 있다. 이러한 피처들은, 유전체 재료(예컨대, STI)로 둘러싸일 때, 그러면 핀 홀을 갖는 유전체 내로 성장된 호모에피택셜 구조체들과 실질적으로 동일한 아키텍처를 가질 수 있다. 이러한 실시예들에서, 도너 기판 구조체는 다시 말하지만 도 4d에 도시된 것과 유사할 수 있으며 여기서 디바이스 층(215) 및 개재 층(210) 내의 반도체는 캐리어 층(205)과 동일한 재료이다. 그러한 실시예들에서, 유전체 재료(480)는 다시 말하지만 캐리어 층과 디바이스 층의 후속 분리를 용이하게 할 수 있다.
도 2a 및 도 3a의 설명을 계속하면, 개재 층(210)은 또한 금속일 수 있다. 그러한 실시예들에서, 금속은 캐리어 층(205) 또는 디바이스 층(215)에 본딩하기에 적당한 것으로 알려진 임의의 조성을 가질 수 있다. 예를 들어, 캐리어 층(205) 및 디바이스 층(215) 중 어느 하나 또는 둘 다는, 예를 들어, Au 또는 Pt 개재 층(210)을 형성하기 위해, Au 또는 Pt와 같은, 그러나 이에 한정되지 않는 금속으로 마감되고(finished) 차후에 함께 본딩될 수 있다. 그러한 금속은 또한 금속 피처들을 둘러싸는 패터닝된 유전체를 추가로 포함하는 개재 층의 일부일 수 있다.
개재 층(210)은 임의의 두께(예컨대, 도 3a에서의 z-높이)를 가질 수 있다. 개재 층(210)은 캐리어 제거 동작이 디바이스 영역들 및/또는 디바이스 층(215)을 노출시키기 전에 신뢰성있게 종료될 수 있도록 보장하기 위해 충분히 두꺼워야 한다. 개재 층(210)의 예시적인 두께들은 수백 나노미터 내지 수 마이크로미터의 범위에 있다. 두께는, 예를 들어, 제거되어야 하는 캐리어 재료의 양, 캐리어 제거 프로세스의 균일성, 및 캐리어 제거 프로세스의 선택도의 함수로서 달라질 수 있다. 개재 층(210)이 캐리어 층(205)과 동일한 결정도 및 결정 방위를 갖는 실시예들에 있어서, 캐리어 층 두께는 개재 층(210)의 두께만큼 감소될 수 있다. 환언하면, 개재 층(210)은 캐리어 층(205)으로서 또한 이용되는 700 내지 1000 μm 두께의 IV족 결정질 반도체 기판의 상부 부분일 수 있다. 부정형 헤테로에피택셜 실시예들에 있어서, 개재 층 두께는 임계 두께로 제한될 수 있다. ART 또는 다른 완전히 완화된(fully relaxed) 버퍼 아키텍처를 이용하는 헤테로에피택셜 개재 층 실시예들에 있어서, 개재 층(210)은 임의의 두께를 가질 수 있다.
도 2b 및 도 3b에 추가로 예시된 바와 같이, 배면 프로세싱이 웨이퍼 영역(wafer area)의 상당 부분에 걸쳐(예컨대, 웨이퍼 전체에 걸쳐) 캐리어 기판 재료를 제거하기 위한 것인 실시예들에 있어서, 도너 기판(201)은 도너-호스트 기판 어셈블리(203)를 형성하기 위해 먼저 호스트 기판(202)에 조인될 수 있다. 서브-마이크로미터(sub-micron) 두께들까지의 배면 프로세싱이 (예컨대, IC 내의 트랜지스터들의 서브세트와 일치하는) 충분히 작은 영역들에 한정되는 대안의 실시예들에서, 그러한 호스트 기판 조이너리가 회피될 수 있다. 그렇지만 예시된 실시예들에서, 디바이스 층(215)이 호스트 기판(202)에 대해 근위에 있고 캐리어 층(205)이 호스트 기판(202)으로부터 원위에 있도록 도너 기판(201)의 전면 표면이 호스트 기판(202)의 표면에 조인된다. 호스트 기판(202)은 디바이스 층(215) 및/또는 디바이스 층(215) 위에 제조된 전면 스택에의 조이너리에 적당한 것으로 알려진 임의의 기판일 수 있다. 일부 실시예들에서, 호스트 기판(202)은 하나 이상의 부가 디바이스 스트레이텀을 포함한다. 예를 들어, 호스트 기판(202)은 하나 이상의 디바이스 층(묘사되지 않음)을 추가로 포함할 수 있다. 호스트 기판(202)은 호스트 기판(202)의 디바이스 층에 제조된 IC 디바이스들과 상호접속되는 집적 회로부를 포함할 수 있으며, 이 경우에 호스트 기판(202)에 대한 디바이스 층(215)의 조이너리는 웨이퍼-레벨 본드를 통한 3D 인터커넥트 구조체들의 형성을 추가로 수반할 수 있다.
비록 도 3b에 의해 상세히 묘사되어 있지는 않지만, 인터커넥트 금속화 레벨들 및 층간 유전체(interlayer dielectric)(ILD) 층들과 같은, 임의의 수의 전면 층들이 디바이스 층(215)과 호스트 기판(202) 사이에 존재할 수 있다. 호스트 기판(202) 및 도너 기판(201)의 두께는, 실질적으로 동일한 두께부터 한쪽이 다른 쪽보다 상당히 더 두꺼운 것(예컨대, 5 내지 10배)까지, 다양할 수 있다. 일부 실시예들에 있어서, 호스트 기판(202)은 두께가 수 마이크로미터(many microns)(예컨대, 20 내지 50μm)이고 또한 집적 회로부를 포함한다. 일부 실시예들에서, 도너 기판과 호스트 기판은 백-투-페이스(back-to-face) 본딩될 수 있다(예컨대, 호스트 기판(202)의 배면(back)이 도너 기판(202)의 전면(face)에 본딩됨). 이러한 실시예들에서, 호스트 기판(202) 상의 회로부는 수 마이크로미터의 호스트 기판 두께를 통해 연장되는 TSV들을 포함할 수 있다. 이 TSV들은 임의의 공지된 기술들에 따라 도너 기판(201) 상의 피처들에 본딩될 수 있다. 이러한 방식으로, 수십 마이크로미터 두께의 호스트 기판(202)은 호스트 기판(202)에 의해 제공되는 기계적 지지를 통해 제약을 받지 않는 도너 기판(201)의 후속 배면 프로세싱을 부트스트래핑하는 보다 큰 두께를 갖는 IC의 영구적 피처로서 역할할 수 있다. 대안적으로, 도너 기판과 호스트 기판이 페이스-투-페이스(face-to-face) 본딩될 수 있다. 그러한 실시예들에 있어서, 호스트 기판(202) 상의 회로부는 수 마이크로미터의 호스트 기판 두께를 통해 연장되는 TSV들을 포함할 필요가 없다. 그 대신에, 도너 기판(201)의 전면(face) 상의 피처들이 임의의 공지된 기술들에 따라 호스트 기판(202)의 전면 상의 피처들에 본딩될 수 있다. 수십 마이크로미터 두께의 호스트 기판(202)은 다시 말하지만 호스트 기판(202)에 의해 제공되는 기계적 지지로 인해 최소 두께 제약조건들이 없는 두께를 갖는 도너 기판(201)의 후속 배면 프로세싱을 부트스트래핑하는 역할을 할 수 있다. 호스트 기판(202)의 배면이 노출되면, 예를 들어, 호스트 기판 두께에 의해 제공된 강성이 더 이상 유리하지 않은 후인 제조 흐름의 끝에서, 호스트 기판(202)은 궁극적으로 시닝될(thinned) 수 있다.
호스트 기판(202)과 도너 기판(201)을 조인시키기 위해 임의의 기술이 이용될 수 있다. 본 명세서의 다른 곳에서 추가로 기술되는 일부 예시적인 실시예들에서, 호스트 기판(202)에 대한 도너 기판(201)의 조이너리는 금속-금속, 산화물-산화물, 또는 하이브리드(금속/산화물-금속/산화물) 열 압착 본딩을 통한다. 그러한 영구 본딩 기술은 유리하게도 높은 강성을 제공할 수 있다.
디바이스 층(215)과 마주하는 호스트 기판(202)이 캐리어 층(205)의 반대쪽에 있으면, 캐리어 층(205)의 적어도 일 부분이 도 2c 및 도 3c에 추가로 예시된 바와 같이 제거될 수 있다. 캐리어 층(205) 전체가 제거되는 경우, 도너-호스트 기판 어셈블리(203)는 평면 배면 및 전면 표면들(planar back side and front side surfaces)로 고도로 균일한 두께를 유지한다. 대안적으로, 캐리어 층(205) 및 개재 층(210)이 비-평면 배면 표면(non-planar back side surface)을 형성하도록 선택적으로 제거될 수 있다(예컨대, 캐리어 층(205)은 마스킹되고 개재 층(210)은 비마스킹된(unmasked) 서브-영역들에서만 노출되거나 제거된다). 도 2c 및 도 3c에 의해 예시된 예시적인 실시예들에서, 캐리어 층(205)이 도너-호스트 기판 어셈블리(203)의 배면 표면 전체로부터 제거된다. 캐리어 층(205)이 개재 층(210)을 노출시키기 위해, 예를 들어, 캐리어 층의 두께를 통한 클리빙(cleaving), 그라인딩(grinding), 및/또는 폴리싱(polishing)(예컨대, 화학 기계적 폴리싱), 및/또는 습식 화학적 에칭, 및/또는 플라스마 에칭에 의해 제거될 수 있다. 캐리어 층(205)을 제거하기 위해 하나 이상의 동작이 이용될 수 있다. 유리하게는, 제거 동작(들)은 개재 층(210)의 노출에 민감한 종점 신호(endpoint signal) 또는 지속기간에 기초하여 종료될 수 있다.
예를 들어, 도 2d 및 도 3d에 의해 예시된 바와 같은, 추가 실시예들에서, 개재 층(210)이 또한 디바이스 층(215)의 배면을 노출시키도록 적어도 부분적으로 에칭된다. 개재 층(210)의 적어도 일 부분이 캐리어 층 에칭 스톱 및/또는 캐리어 층 에칭 종점 트리거로서의 그의 사용에 후속하여 제거될 수 있다. 개재 층(210) 전체가 (예컨대, 고도로 선택적인 CMP로) 제거된 경우, 도너-호스트 기판 어셈블리(203)는 캐리어 층보다 훨씬 더 얇은 개재 층에 의해 제공된 평면 배면 및 전면 표면들로 고도로 균일한 디바이스 층 두께를 유지한다. 대안적으로, 개재 층(210)은 마스킹될 수 있고 디바이스 층(215)은 비마스킹된 서브-영역들에서만 노출될 수 있으며, 그로써 비-평면 배면 표면을 형성할 수 있다. 도 2d 및 도 3d에 의해 예시된 예시적인 실시예들에서, 개재 층(210)이 도너-호스트 기판 어셈블리(203)의 배면 표면 전체로부터 제거된다. 개재 층(210)이 디바이스 층(215)을 노출시키기 위해, 예를 들어, 개재 층의 두께를 통한 폴리싱(예컨대, 화학 기계적 폴리싱), 및/또는 블랭킷 습식 화학적 에칭, 및/또는 블랭킷 플라스마 에칭에 의해 그렇게 제거될 수 있다. 개재 층(210)을 제거하기 위해 하나 이상의 동작이 이용될 수 있다. 유리하게는, 제거 동작(들)은 디바이스 층(215)의 노출에 민감한 종점 신호 또는 지속기간에 기초하여 종료될 수 있다.
예를 들어, 도 2e 및 도 3e에 의해 예시된 바와 같은, 일부 추가 실시예들에서, 전면 프로세싱 동안으로부터 이전에 형성된 디바이스 구조체의 배면을 노출시키기 위해 디바이스 층(215)이 부분적으로 에칭된다. 디바이스 층(215)의 적어도 일 부분이 디바이스 반도체 영역들 중 하나 이상에서의 그의 제조 및/또는 개재 층 에칭 스톱 또는 종점 트리거로서의 그의 사용에 후속하여 제거될 수 있다. 디바이스 층(215)이 기판 영역(substrate area) 전체에 걸쳐 시닝된 경우, 도너-호스트 기판 어셈블리(203)는 평면 배면 및 전면 표면들로 고도로 균일한 감소된 두께를 유지한다. 대안적으로, 디바이스 층(215)은 마스킹될 수 있고 디바이스 구조체들(예컨대, 디바이스 반도체 영역들)은 비마스킹된 서브-영역들에서만 선택적으로 노정될 수 있으며, 그로써 비-평면 배면 표면을 형성할 수 있다. 일부 그러한 실시예들이 이하에서 추가로 기술된다. 그렇지만 도 2e 및 도 3e에 의해 예시된 예시적인 실시예들에서, 디바이스 층(215)이 도너-호스트 기판 어셈블리(203)의 배면 표면 전체에 걸쳐 시닝된다. 디바이스 층(215)이 디바이스 층(215)의 전면 프로세싱 동안 이전에 형성된 하나 이상의 디바이스 반도체 영역, 및/또는 하나 이상의 다른 디바이스 구조체(예컨대, 전면 디바이스 단자 콘택트 금속화부, 게이트 전극 스페이서 유전체 등)를 노출시키기 위해, 예를 들어, 디바이스 층의 두께를 통한 폴리싱(예컨대, 화학 기계적 폴리싱), 및/또는 습식 화학적 에칭, 및/또는 플라스마 에칭에 의해 시닝될 수 있다. 디바이스 층(215)을 시닝하기 위해 하나 이상의 동작이 이용될 수 있다. 유리하게는, 디바이스 층 시닝은 디바이스 층(215) 내의 패터닝된 피처들의 노출에 민감한 종점 신호 또는 지속기간에 기초하여 종료될 수 있다. 예를 들어, 전면 프로세싱이 디바이스 격리 피처들(예컨대, 얕은 트렌치 격리)을 형성하는 경우, 디바이스 층(215)의 배면 시닝은 격리 유전체 재료를 노출시킬 때 종료될 수 있다.
비-네이티브 재료 층이 개재 층, 디바이스 층 및/또는 디바이스 층(215) 내의 특정 디바이스 영역들의 배면 표면 위에, 그리고/또는 하나 이상의 다른 디바이스 구조체들(예컨대, 전면 디바이스 단자 콘택트 금속화부, 스페이서 유전체 등) 위에 퇴적될 수 있다. 배면으로부터 노출된(exposed)(노정된(revealed)) 하나 이상의 재료는 비-네이티브 재료 층으로 커버되거나 그러한 재료로 대체될 수 있다. 도 2f 및 도 3f에 의해 예시된 일부 실시예들에서, 비-네이티브 재료 층(220)이 디바이스 층(215) 상에 퇴적된다. 비-네이티브 재료 층(220)은 디바이스 스트레이텀의 배면을 노정시키기 위해 제거된 재료의 조성 및/또는 미세구조(microstructure)와 구별되는 조성 및/또는 미세구조를 갖는 임의의 재료일 수 있다. 예를 들어, 개재 층(210)이 디바이스 층(215)을 노출시키도록 제거되는 경우, 비-네이티브 재료 층(220)은 개재 층(210)의 조성 또는 미세구조와 상이한 조성 또는 미세구조의 다른 반도체일 수 있다. 디바이스 층(215)이 III-N 반도체인 일부 그러한 실시예들에서, 비-네이티브 재료 층(220)은 또한 III-N 디바이스 영역의 노정된 배면 표면 상에 재성장된 동일하거나 상이한 조성의 III-N 반도체일 수 있다. 이 재료는, 예를 들어, 제거된 재료의 결정 품질보다 더 나은 결정 품질을 갖도록, 그리고/또는 디바이스 층 및/또는 디바이스 층 내의 디바이스 영역들 내에 스트레인을 유도하도록, 그리고/또는 스태킹된 (다층) 디바이스를 제조하기에 적당한 디바이스 영역들의 수직(예컨대, z-차원) 스택을 형성하도록, 노정된 III-N 디바이스 영역으로부터 에피택셜적으로 재성장될 수 있다.
디바이스 층(215)이 III-V 반도체인 일부 다른 실시예들에서, 비-네이티브 재료 층(220)은 또한 III-V 디바이스 영역의 노정된 배면 표면 상에 재성장된 동일하거나 상이한 조성의 III-V 반도체일 수 있다. 이 재료는, 예를 들어, 제거된 재료의 결정 품질보다 비교적 더 나은 결정 품질을 갖도록, 그리고/또는 디바이스 층 또는 디바이스 층 내의 특정 디바이스 영역 내에 스트레인을 유도하도록, 그리고/또는 스태킹된 (다층) 디바이스에 적당한 디바이스 반도체 영역들의 수직 스택을 형성하도록, 노정된 III-V 디바이스 영역으로부터 에피택셜적으로 재성장될 수 있다.
디바이스 층(215)이 IV족 반도체인 일부 다른 실시예들에서, 비-네이티브 재료 층(220)은 또한 IV족 디바이스 영역의 노정된 배면 표면 상에 재성장된 동일하거나 상이한 조성의 IV족 반도체일 수 있다. 이 재료는, 예를 들어, 제거된 재료의 결정 품질보다 비교적 더 나은 결정 품질을 갖도록, 그리고/또는 디바이스 영역 내에 스트레인을 유도하도록, 그리고/또는 스태킹된 (다층) 디바이스에 적당한 디바이스 반도체 영역들의 스택을 형성하도록, 노정된 IV족 디바이스 영역으로부터 에피택셜적으로 재성장될 수 있다.
일부 다른 실시예들에서, 비-네이티브 재료 층(220)은 SiO, SiON, SiOC, 수소 실세스퀴옥산, 메틸 실세스퀴옥산, 폴리이미드, 폴리노보넨, 벤조시클로부텐, 또는 이와 유사한 것과 같은, 그러나 이에 한정되지 않는 유전체 재료이다. 그러한 유전체의 퇴적은 도너 기판(201)의 전면 프로세싱 동안 이전에 형성되었을 수 있는, 반도체 디바이스 영역들과 같은, 다양한 디바이스 구조체들을 전기적으로 격리시키는 역할을 할 수 있다. 그러한 유전체 재료 층은 인터커넥트 금속화 층들 또는 레벨들을 추가로 포함하는 배면 재료 스택의 제1 층일 수 있다.
일부 다른 실시예들에서, 비-네이티브 재료 층(220)은, 배면으로부터 노정된 디바이스 영역들의 하나 이상의 표면과 접촉하는 데 적당한 것으로 알려진 임의의 원소 금속 또는 금속 합금과 같은, 도전성 재료이다. 일부 실시예들에서, 비-네이티브 재료 층(220)은, 트랜지스터 소스/드레인(즉, 소스 또는 드레인) 영역과 같은, 배면으로부터 노정된 디바이스 영역과 접촉하기에 적당한 금속화부이다.
일부 실시예들에서, 비-네이티브 재료 층(220)은, 게이트 유전체 층 및 게이트 전극 층 둘 다를 포함하는 FET 게이트 스택과 같은, 재료들의 스택이다. 일 예로서, 비-네이티브 재료 층(220)은, 트랜지스터 채널 영역과 같은, 배면으로부터 노정된 반도체 디바이스 영역과 접촉하기에 적당한 게이트 스택일 수 있다. 디바이스 층(215)에 대한 옵션들로서 기술된 다른 재료들 중 임의의 것이 또한 디바이스 층(215)의 배면 위에 퇴적될 수 있다. 예를 들어, 비-네이티브 재료 층(220)은 수직으로 스태킹된 디바이스 스트레이텀들을 점증적으로(incrementally) 제조하기 위해, 예를 들어, 배면 상에 퇴적될 수 있는, 앞서 기술된 산화물 반도체들, TMDC, 또는 터널링 재료들 중 임의의 것일 수 있다.
배면 웨이퍼-레벨 프로세싱은 전면 프로세싱에 적당한 것으로 알려진 임의의 방식으로 계속될 수 있다. 예를 들어, 비-네이티브 재료 층(220)이 임의의 공지된 리소그래피 및 에칭 기술들을 사용하여 활성 디바이스 영역들, 디바이스 격리 영역들, 디바이스 콘택트 금속화부, 또는 디바이스 인터커넥트들로 패터닝될 수 있다. 배면 웨이퍼-레벨 프로세싱은 상이한 디바이스들의 단자들을 IC에 커플링시키는 하나 이상의 인터커넥트 금속화 레벨을 추가로 제조할 수 있다. 본 명세서의 다른 곳에서 추가로 기술되는 일부 실시예들에서, 전력 버스(power bus)를 IC 내의 다양한 디바이스 단자들에 상호접속시키기 위해 배면 프로세싱이 이용될 수 있다.
일부 실시예들에서, 배면 프로세싱은 세컨더리 호스트 기판에 본딩하는 것을 포함한다. 그러한 본딩은 배면(예컨대, 비-네이티브) 재료 층을 다른 기판에 조인시키기 위해 임의의 층 전사 프로세스(layer transfer process)를 이용할 수 있다. 그러한 조이너리 이후에, 이전의 호스트 기판은 디바이스 층의 전면 스택 및/또는 전면을 재노출시키기 위해 희생 도너(sacrificial donor)로서 제거될 수 있다. 그러한 실시예들은 어셈블리의 코어로서 역할하는 제1 디바이스 층을 갖는 디바이스 스트레이텀들의 반복적 사이드-투-사이드 라미네이션(side-to-side lamination)을 가능하게 해줄 수 있다. 도 2g 및 도 3g에 예시된 일부 실시예들에서, 비-네이티브 재료 층(220)에 조인된 세컨더리 호스트 기판(240)은 호스트 기판(202)이 제거되는 동안 적어도 기계적 지지를 제공한다.
세컨더리 호스트 기판(240)을 비-네이티브 재료 층(220)에 조인시키기 위해 열 압착 본딩 또는 유사한 소결(sintering) 프로세스들과 같은, 그러나 이에 한정되지 않는 임의의 본딩이 이용될 수 있다. 일부 실시예들에서, 세컨더리 호스트 기판(240)의 표면 층 및 비-네이티브 재료 층(220) 둘 다는 열 압착 본딩되는 연속적인 유전체 층들(예컨대, SiO)이다. 일부 다른 실시예들에서, 세컨더리 호스트 기판(240)의 표면 층 및 비-네이티브 재료 층(220) 둘 다는 열 압착 본딩되는 금속 층(예컨대, Au, Pt 등)을 포함한다. 다른 실시예들에서, 하이브리드(예컨대, 금속/산화물) 조인트(joint)를 형성하기 위해 열 압착 본딩되는 패터닝된 금속 표면(즉, 트레이스들(traces)) 및 주변 유전체(예컨대, 격리부) 둘 다를 포함하여, 세컨더리 호스트 기판(240)의 표면 층 및 비-네이티브 재료 층(220) 중 적어도 하나가 패터닝된다. 그러한 실시예들에서, 세컨더리 호스트 기판(240) 및 패터닝된 비-네이티브 재료 층(220)의 구조적 피처들은 본딩 프로세스 동안 (예컨대, 광학적으로) 정렬될 수 있다. 일부 실시예들에서, 비-네이티브 재료 층(220)은 디바이스 층(215)에 제조된 트랜지스터의 단자에 커플링되는 하나 이상의 도전성 배면 트레이스를 포함한다. 도전성 배면 트레이스는, 예를 들어, 세컨더리 호스트 기판(240) 상의 금속화부에 본딩될 수 있다.
대안의 실시예들에서, 세컨더리 도너 기판은 비-네이티브 재료 층(220)에 본딩된다. 도 3g에 도시된 어셈블리가 또한 그러한 실시예들에 적용가능하지만, 예를 들어, 도너 기판(201)에 대해 앞서 기술된 바와 실질적으로 동일한 방식으로, 적어도 세컨더리 도너 기판의 배면 프로세싱이 완료될 때까지는 호스트 기판(202)이 제거되지 않는다. 이러한 방식으로, 호스트 기판(202)에 의해 제공되는 지지에 의존하여 임의의 수의 도너 기판들이 스태킹되고 시닝될 수 있다. 그러한 지지가 더 이상 필요하지 않은 후에, 호스트 기판(202)이 시닝될 수 있다(예컨대, 여기서 호스트 기판(202)은 도너 기판(201)과 페이스-투-페이스 본딩되어 있었다).
호스트(또는 세컨더리 도너) 기판에 대한 디바이스 스트레이텀들의 본딩은 디바이스 층의 전면 프로세싱이 완료되기 전에 또는 그 후에 디바이스 층의 전면 및/또는 배면으로부터 진행될 수 있다. 도너 기판 상의 디바이스(예컨대, 트랜지스터)의 전면 제조가 실질적으로 완료된 후에 본딩 프로세스가 수행될 수 있다. 대안적으로, 호스트(또는 세컨더리 도너) 기판의 본딩은 도너 기판 상에의 디바이스(예컨대, 트랜지스터)의 전면 제조를 완료하기 전에 수행될 수 있으며, 이 경우에 도너 기판 상의 디바이스 층의 전면은 호스트(또는 세컨더리 도너) 기판에 대한 배면 본딩 이후에 부가의 프로세싱을 받을 수 있다. 예를 들어 도 2h 및 도 3h에 추가로 예시된 바와 같이, 전면 프로세싱은 디바이스 층(215)의 전면을 재노출시키기 위한 호스트 기판(202)의 제거를 포함한다. 이 시점에서, 도너-호스트 기판 어셈블리(203)는 비-네이티브 재료 층(220)을 통해 디바이스 층(215)에 조인된 세컨더리 호스트 기판(240)을 포함한다.
도 3i는 일부 실시예들에 따른, 전면 및 배면 금속화부를 추가로 예시하는 디바이스 층(215)의 확대도를 도시하고 있다. 도 3i에서, 호스트 기판은 도시되어 있지 않으며, 예를 들어, 디바이스 패키징 프로세스 동안 제거되었다. 디바이스 층(215)은 격리 유전체(480)에 의해 둘러싸인 복수의 반도체 보디들(310)을 포함한다. 반도체 보디들(310) 각각은, 예를 들어, 하나 이상의 finFET의 컴포넌트일 수 있다. 전면 인터커넥트 금속화부(333)는 층간 유전체(ILD) 내에 매립된 복수의 인터커넥트 금속화 레벨들(320)을 포함한다. 배면 인터커넥트 금속화부(334)는 층간 유전체(ILD) 내에 매립된 복수의 인터커넥트 금속화 레벨들(321)을 포함한다. 전면 인터커넥트 금속화부(333) 및 배면 인터커넥트 금속화부(334)는, 예를 들어, 이하에서 추가로 기술되는 바와 같이, 상이한 재료 조성들 및/또는 치수들을 가질 수 있다. 인터커넥트 금속화부들(333 및 334) 각각은 임의의 수의 레벨들을 가질 수 있으며 여기서 상위 레벨들은 전형적으로 하위 레벨들의 치수들로부터 완화된 치수들을 갖는다. 전면 인터커넥트 금속화부(333) 및 배면 인터커넥트 금속화부(334) 둘 다와 완전히 상호접속되는 바와 같은, 디바이스 층(215)은 하나의 IC 스트레이텀(350)이다. IC 스트레이텀은 전면 인터커넥트 금속화부 및 배면 인터커넥트 금속화부 중 하나만, 또는 둘 다를 포함할 수 있다. 단일 IC 스트레이텀은 임의의 적당한 기술들에 따라 패키징될 수 있다. 대안적으로, 앞서 기술된 바와 같이, IC 스트레이텀은 다른 디바이스 스트레이텀을 포함하는 세컨더리 호스트 또는 도너 기판과 조인될 수 있다.
도 3j는 일부 실시예들에 따른, 3D IC(360) 내에 조인된 복수의 IC 스트레이텀들(350)을 추가로 예시하고 있다. 각각의 IC 스트레이텀(350)은, 예를 들어, 본 명세서의 다른 곳에서 기술된 속성들 중 임의의 것을 갖는 디바이스 층(215)을 포함한다. 도시된 바와 같이, 3D IC(360)는 벌크 결정질 기판 재료와 연관된 두께 오버헤드 중 임의의 것을 결여하고 있다. 그러한 재료의 부재 시에, 3D IC(360)는 수 마이크로미터 두께의 TSV 구조체들을 갖지 않는다. 그 대신에, IC 스트레이텀들(350)은, 열 압착 본딩 또는 솔더 본딩과 같은, 그러나 이에 한정되지 않는 임의의 적당한 본딩 기술일 수 있는, 본드(390)를 통해 서로 계면을 형성한다(interface). 본드(390)는 별개의 IC 스트레이텀들의 인터커넥트 금속화 피처들 간의 적절한 정렬을 달성하기에 충분한 기하형상(geometry)의 2개의 인터커넥트 금속화 층 사이에 있다. 임의의 수의 IC 스트레이텀들(350)이, 예를 들어, 본 명세서에 기술된 기술들 중 하나 이상에 따라 조인될 수 있다. 일부 실시예들에서, IC 스트레이텀들의 쌍들이 페이스-투-페이스(전면 대 전면) 조인된다. 일부 실시예들에서, IC 스트레이텀들의 쌍들이 백-투-백(back-to-back)(배면 대 배면) 조인된다. 일부 실시예들에서, IC 스트레이텀들의 쌍들이 페이스-투-백(face-to-back)(전면 대 배면) 조인되며, 여기서 전면과 배면의 구별은 구현에 의존한다. 적어도 4개의 IC 스트레이텀을 갖는 일부 실시예들에서, IC 스트레이텀들의 제1(내측) 쌍은 페이스-투-페이스 조인되는 반면, 제1 쌍의 개별 IC 스트레이텀들은 IC 스트레이텀들의 제2(외측) 쌍의 개별 IC 스트레이텀들과 백-투-백 조인된다.
도 5는 일부 실시예들에 따른, 배면 노정 방법들(501)을 예시하는 흐름 다이어그램이다. 방법들(501)은, 예를 들어, 동작(120)(도 1)의 일부로서 그리고 도 2c 내지 도 2e 및 도 3c 내지 도 3e에 예시된 바와 같이, 예를 들어, 도너-호스트 기판 어셈블리의 캐리어 층 및 개재 층의 적어도 일 부분을 제거하는 데 이용될 수 있다. 방법들(501)은 동작(505)에서 도너-호스트 기판 어셈블리의 입력으로 시작된다. 일부 실시예들에서, 동작(505)에서 수용된(received) 도너-호스트 기판 어셈블리는 도 3b에 예시된 바와 같은 도너-호스트 기판 어셈블리(203)이다. 동작(510)에서, 도너-호스트 기판 내의 캐리어 층의 두께는 습식 또는 건식(예컨대, 플라스마) 에칭 프로세스를 이용해 폴리싱 오프되고(polished off)(예컨대, CMP) 그리고/또는 에칭 스루된다(etched through). 캐리어 층의 조성에 적당한 것으로 알려진 임의의 그라인딩, 폴리싱, 및/또는 마스킹된 또는 비마스킹된 습식/건식 에칭 프로세스가 동작(510)에서 이용될 수 있다. 예를 들어, 캐리어 층이 IV족 반도체(예컨대, 실리콘)인 경우, 반도체를 시닝하기에 적당한 것으로 알려진 CMP 슬러리가 동작(510)에서 이용될 수 있다. 다른 예로서, 피처들을 IV족 반도체 내로 에칭하기에 적당한 것으로 알려진 임의의 습식 에칭제 또는 플라스마 에칭 프로세스가 또한 동작(510)에서 이용될 수 있다.
일부 실시예들에서, 개재 층에 실질적으로 평행한 파단면(fracture plane)을 따라 캐리어 층을 클리빙하는 것이 동작(510)보다 선행된다. 캐리어 층의 상당 부분을 벌크 질량(bulk mass)으로서 제거하여, 캐리어 층을 제거하는 데 필요한 폴리싱 또는 에칭 시간을 감소시키기 위해 클리빙 또는 파단 프로세스가 이용될 수 있다. 예를 들어, 캐리어 층이 두께가 400 내지 900μm인 경우, 100 내지 700μm가 클리빙 오프될(cleaved off) 수 있다. 웨이퍼-레벨 파단을 촉진시키는 것으로 알려진 임의의 블랭킷 주입(blanket implant)이 동작(510)에서 이용될 수 있다. 일부 예시적인 실시예들에서, 경원소(light element)(예컨대, H, He, 또는 Li)가 파단면이 요망되는 캐리어 층 내에서 균일한 목표 깊이까지 주입된다. 그러한 클리빙 프로세스 후에, 제거를 완료하기 위해 도너-호스트 기판 어셈블리에 남아 있는 캐리어 층의 두께가 이어서 폴리싱되거나 에칭될 수 있다. 대안적으로, 캐리어 층이 파단되지 않는 경우, 캐리어 층의 보다 큰 두께를 제거하기 위해 그라인딩, 폴리싱, 및/또는 에칭 동작(510)이 요청될(enlisted) 수 있다.
동작(515)에서, 개재 층의 노출이 검출된다. 검출 동작(515)은 디바이스 층을 노출시키기 전에 도너 기판의 배면 표면이 개재 층까지 전진했을 때를 식별하기 위한 것이다. 캐리어 층 및 개재 층에 이용되는 재료들 간의 전환(transition)을 검출하기에 적당한 것으로 알려진 임의의 종점 검출 기술이 동작(515)에서 실시될 수 있다. 일부 실시예들에서, 하나 이상의 종점 기준은 동작(510)에서 폴리싱 및/또는 에칭 동안 도너 기판의 배면 표면의 광학 흡광도 또는 방출(optical absorbance or emission)의 변화를 검출하는 것에 기초한다. 일부 다른 실시예들에서, 종점 기준들은 도너 기판 배면 표면의 폴리싱 또는 에칭 동안 부산물들의 광학 흡광도 또는 방출의 변화와 연관되어 있다. 예를 들어, 캐리어 층 에칭 부산물들과 연관된 흡광도 또는 방출 파장들은 캐리어 층 및 개재 층의 상이한 조성들의 함수로서 변할 수 있다. 다른 실시예들에서, 종점 기준들은 도너 기판의 배면 표면을 폴리싱 또는 에칭하는 것의 부산물들 내의 화학종의 질량의 변화와 연관되어 있다. 예를 들어, 동작(510)의 부산물들은 사중극자 질량 분석기(quadrupole mass analyzer)를 통해 샘플링될 수 있고, 화학종 질량의 변화는 캐리어 층 및 개재 층의 상이한 조성들에 상관될 수 있다. 다른 예시적인 실시예에서, 종점 기준들은 도너 기판의 배면 표면과 도너 기판의 배면 표면과 접촉하는 폴리싱 표면 사이의 마찰의 변화와 연관되어 있다.
캐리어 제거 프로세스에서의 불균일성이 캐리어 층과 개재 층 사이의 에칭 레이트 델타(etch rate delta)에 의해 완화될 수 있기 때문에, 제거 프로세스가 개재 층에 비해 캐리어 층에 대해 선택적인 경우 개재 층의 검출이 향상될 수 있다. 그라인딩, 폴리싱 및/또는 에칭 동작(510)이 캐리어 층이 제거되는 레이트보다 충분히 낮은 레이트로 개재 층을 제거하는 경우, 검출 동작(515)이 심지어 스킵될 수 있다. 종점 기준들이 동작(515)에서 이용되지 않는 경우, 에칭의 선택도를 위해 개재 층의 두께로 충분하다면, 미리 결정된 고정 지속기간의 그라인딩, 폴리싱 및/또는 에칭 동작(510)이 개재 층 재료 상에서 정지할 수 있다. 캐리어가 반도체이고 개재 층이 유전체인 일부 예들에서, 캐리어 에칭 레이트:개재 층 에칭 레이트는 3:1 내지 10:1, 또는 그 초과일 수 있다. 동작(510)에서 이용된 CMP 프로세스는, 예를 들어, 반도체(예컨대, 실리콘)와, 예를 들어, 인접한 디바이스 영역들 사이의 전기적 격리부(electrical isolation)인, 디바이스 층을 둘러싸고 개재 층 내에 매립된 유전체 재료(예컨대, SiO) 사이에 매우 높은 선택도(예컨대, 100:1 내지 300:1, 또는 그 초과)를 제공하는 슬러리를 이용할 수 있다.
개재 층을 노출시킬 때, 개재 층의 적어도 일 부분이 동작(520)에서 제거될 수 있다. 예를 들어, 개재 층의 하나 이상의 컴포넌트 층이 제거될 수 있다. 그렇지만, 동작(520)은 임의적이다. 개재 층의 두께는, 예를 들어, 폴리싱에 의해 균일하게 제거될 수 있다. 대안적으로, 개재 층의 두께는 마스킹된 또는 블랭킷 에칭 프로세스에 의해 제거될 수 있다. 동작(520)은 동작(515)에서 캐리어를 시닝하기 위해 이용된 것과 동일한 폴리싱 또는 에칭 프로세스를 이용할 수 있거나, 구별되는 프로세스 파라미터들을 갖는 구별되는 프로세스일 수 있다. 예를 들어, 개재 층이 캐리어 제거 프로세스를 위한 에칭 스톱을 제공하는 경우, 동작(520)은 디바이스 층의 제거보다 개재 층의 제거에 유리한 상이한 폴리싱 또는 에칭 프로세스를 이용할 수 있다. 수백 나노미터 미만의 개재 층 두께가 제거되어야 하는 경우, 제거 프로세스는 비교적 느리고, 웨이퍼 전체에 걸친 균일성(across-wafer uniformity)을 위해 최적화되며, 캐리어 층의 제거에 이용되는 것보다 더 정확하게 제어될 수 있다. 동작(520)에서 이용된 CMP 프로세스는, 예를 들어, 반도체(예컨대, 실리콘)와, 예를 들어, 인접한 디바이스 영역들 사이의 전기적 격리부인, 디바이스 층을 둘러싸고 개재 층 내에 매립된 유전체 재료(예컨대, SiO) 사이에 매우 높은 선택도(예컨대, 100:1 내지 300:1, 또는 그 초과)를 제공하는 슬러리를 이용할 수 있다.
디바이스 층이 개재 층의 완전한 제거를 통해 노정되는 실시예들에 있어서, 디바이스 층 또는 디바이스 층 내의 특정 디바이스 영역들의 노출된 배면에 대해 배면 프로세싱이 시작될 수 있다. 일부 실시예들에서, 배면 디바이스 층 프로세싱은 개재 층과, 소스/드레인 영역과 같은, 디바이스 층에 이전에 제조된 디바이스 영역 사이에 배치된 디바이스 층의 두께를 통한 추가의 폴리싱 또는 습식/건식 에칭을 포함한다.
캐리어 층, 개재 층, 또는 디바이스 층 배면이 습식 및/또는 플라스마 에칭으로 리세싱되는 일부 실시예들에서, 그러한 에칭은 디바이스 층 배면 표면 내에 상당한 비-평면성(non-planarity) 또는 토포그래피를 부여하는 패터닝된 에칭(patterned etch) 또는 재료 선택적 에칭(materially selective etch)일 수 있다. 본 명세서의 다른 곳에서 추가로 기술되는 바와 같이, 패터닝은 단일 디바이스 구조체 내에서 있을 수 있거나(즉, "인트라-셀" 패터닝("intra-cell" patterning)), 다수의(예컨대, 모든) 디바이스 셀들에 걸쳐 있을 수 있다(즉, "인터-셀" 패터닝("inter-cell" patterning)). 일부 패터닝된 에칭 실시예들에서, 개재 층의 적어도 부분 두께는 배면 디바이스 층 패터닝을 위한 하드 마스크로서 이용된다. 따라서, 동작(520)에서의 마스킹된 에칭은 대응하게 마스킹된 디바이스 층 에칭을 개시(preface)할 수 있다.
방법들(501)의 출력은 개재 층의 배면, 디바이스 층의 배면, 및/또는 디바이스 층 내의 하나 이상의 반도체 영역의 배면, 및/또는 노정된 전면 금속화부 - 전면 금속화부는 디바이스 층 내에/디바이스 층을 통해 형성된 토포그래피 내로 퇴적되어 있었음 - 를 가지는 IC 디바이스들을 포함하는 도너-호스트 기판 어셈블리이다. 이 노정된 영역들 중 임의의 것의 부가의 배면 프로세싱은 이어서 방법들(501)의 하류에서(down stream) 수행될 수 있다. 일부 예시적인 실시예들에서, 방법들(501)의 하류에서 수행되는 배면 프로세싱은, 예를 들어, 본 명세서의 다른 곳에서 추가로 기술된 바와 같이, 노정된 영역(들) 위에의 비-네이티브 재료의 퇴적을 포함한다.
도 6은 일부 실시예들에 따른, IC 다이(211)의 확대도, 및 IC 다이(211) 내에 배치된 로직 트랜지스터 구조체(604)의 추가 확대도를 갖는 도너 기판(201)의 평면도이다. 앞서 기술된 바와 같이, 도너 기판(201)은, 예를 들어, 방법들(101)(도 1)에 대한 입력일 수 있다. 도 6을 추가로 참조하면, 복수의 로직 트랜지스터 구조체들(604)은 IC 다이(211) 내의 디바이스 층의 영역 위에 배열된다. 부가의 디바이스 셀들(602)은, 예를 들어, 메모리 셀들, 전력 트랜지스터 구조체들, RF 트랜지스터 구조체들, 광학 디바이스 셀들, 또는 이와 유사한 것 중 임의의 것일 수 있다. 트랜지스터 구조체(604)는 일부 예시적인 실시예들에 따른, 소스 단자, 드레인 단자, 및 게이트 단자를 갖는 전계 효과 FET를 포함한다. 일부 실시예들에서, 소스 및 드레인 단자들은 동일한 도전성 타입(conductivity type)을 가지는 반도체를 포함한다. 다른 실시예들에서, 소스 및 드레인 단자들은 상보적 도전성 타입(complementary conductivity type)을 가지는 반도체(즉, 터널 FET, 또는 TFET)를 포함한다. FET는 또한 헤테로접합(즉, HFET)을 포함할 수 있으며, 또한 채널이 III-V 또는 III-N 재료를 포함할 때 고전자 이동도 트랜지스터(high electron mobility transistor)(HEMT)로서 적격일 수 있다. 도 6에서, 트랜지스터 구조체(604) 내의 실선들은 트랜지스터 구조체 스트레이텀 내의 파선들로 나타낸 다른 재료 또는 구조적 피처들 위에 놓이게 형성된 돌출 재료들(salient materials)을 나타낸다. 도 6에서의 굵은 일점쇄선들(dot-dashed lines)은 평면들 A-A', B-B' 및 C-C'을 나타내고, 이 평면들을 따른 단면도들은 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c 및 도 11a, 도 11b, 도 11c로서 추가로 제공되며, 여기서 도면 번호에서의 문자는 그 동일한 문자에 의해 지정된 단면 평면에 대응한다.
도 6에 추가로 도시된 바와 같이, 트랜지스터 구조체(604)는 전면 필드 격리 유전체 재료(680) 내에 매립된 반도체 보디들(610)을 갖는 배면 기판(605)에 의해 지지된다. 일부 실시예들에서, 배면 기판(605)은 캐리어 층(예컨대, 도 3a의 캐리어 층(205))을 포함한다. 일부 실시예들에서, 개재 층(묘사되지 않음)은 배면 기판(605)을 트랜지스터 구조체(604)로부터 분리시킨다. 일부 다른 실시예들에서, 배면 기판(605)은 캐리어 층(예컨대, 도 3a의 캐리어 층(205)) 및 개재 층(예컨대, 도 3a의 개재 층(210)) 둘 다를 포함한다. 일 예에서, 트랜지스터 구조체(604)는 도너 기판(201) 상에 제조된다(도 3a). 특정 실시예들에서, 트랜지스터 셀(604)은, FinFET들, 트라이-게이트들(Tri-Gates), 오메가-게이트들(omega-gates), 및 이와 유사한 것과 같은, 비-평면 FET들을 포함한다. 도 6을 추가로 참조하면, 트랜지스터 구조체(604)는 제1 및 제2 반도체 보디(610) 각각의 채널 영역을 가로질러 스트래핑(strapping)하는 게이트 전극(673)을 포함한다. 비록 2개의 반도체 보디(610)가 도 6에 예시되어 있지만, 비-평면 FET는 하나 이상의 그러한 반도체 보디를 포함할 수 있다. 일부 예시적인 실시예들에서, 반도체 보디들(610)은 도너 기판(201)의 디바이스 층으로부터 유래하는(originates) 적어도 하나의 반도체 영역을 포함한다. 예를 들어, 반도체 보디들(610) 내의 트랜지스터 채널 영역은 도 3a의 반도체 디바이스 층(215)으로부터 비롯될(derived) 수 있다. 이에 따라, 반도체 보디들(610)은 전계 효과 트랜지스터에 적당한 도너 기판 디바이스 층(예컨대, 도 3a에 도시된 디바이스 층(215))에 대해 앞서 기술된 조성들 중 임의의 것을 가지는 하나 이상의 반도체 영역을 포함할 수 있다. 예시적인 재료들은 IV족 반도체들(예컨대, Si, Ge, SiGe), III-V족 반도체들(예컨대, GaAs, InGaAs, InAs, InP), III-N족 반도체들(예컨대, GaN, AlGaN, InGaN), 산화물 반도체들, TMDC들, 그래핀 등을 포함할 수 있지만, 이들로 제한되지 않는다. 일부 유리한 실시예들에서, 반도체 보디들(610)은 단결정질이다.
도 6에 추가로 예시된 바와 같이, 소스/드레인 금속화부(650)는 게이트 전극(673)에 인접하여 배치되고 또한 반도체 보디들(610)을 가로질러 연장된다. 예시된 실시예에서, 소스/드레인 금속화부(650)는 재성장된 또는 융기된 소스/드레인 반도체(640) 상에 배치되며, 재성장된 또는 융기된 소스/드레인 반도체(640)는 반도체 보디들(610)과 접촉하게 추가로 배치된다. 소스/드레인 반도체(640)는 n-타입 또는 p-타입 도전성을 부여하는 전기적 활성 불순물들로 도핑될 수 있다. 일부 예시적인 실시예들에 있어서, 소스 및 드레인 반도체(640) 둘 다는 동일한 도전성 타입(예컨대, NMOS의 경우 n-타입, PMOS의 경우 p-타입)으로 도핑된다. 대안의 실시예들에서(예컨대, 터널링 FET의 경우), 소스 및 드레인 반도체(640)는 상보적 도전성(예컨대, n-타입 소스 및 p-타입 드레인)을 갖도록 도핑된다. 소스/드레인 반도체(640)는, IV족 반도체들(예컨대 Si, Ge, SiGe), 및/또는 III-V족 반도체들(예컨대, InGaAs, InAs), 및/또는 III-N족 반도체들(예컨대, InGaN), 및/또는 (금속) 산화물 반도체들과 같은, 그러나 이에 한정되지 않는 반도체 보디들(610)과 상용성이 있는 임의의 반도체 재료일 수 있다.
전기 절연성 스페이서 유전체(671)는 게이트 전극(673)을 소스/드레인 금속화부(650) 및/또는 소스/드레인 반도체(640)로부터 측방으로 분리시킨다. 소스/드레인 금속화부(650)는 도핑된 소스/드레인 반도체(640)와 오믹 또는 터널링 접합을 형성하는 하나 이상의 금속(예컨대, Ti, W, Pt, 이들의 합금들, 및 질화물들)을 포함할 수 있다. 스페이서 유전체(671)는 실리콘 이산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은, 그러나 이에 한정되지 않는 임의의 유전체, 또는 4.0 미만의 상대 유전율을 가지는 임의의 공지된 로우-k(low-k) 재료일 수 있다. 비록 하나의 게이트 전극(673)만이 단일 로직 트랜지스터 구조체의 일부인 것으로서 실선으로 예시되어 있지만, 예시적인 제2 게이트 전극(673)은 인접한 트랜지스터 구조체와 연관되어 있는 것으로서 파선으로 그려져 있다. 제2 게이트 전극은 또한 스페이서 유전체(671)에 의해 금속화부(650) 및/또는 소스/드레인 반도체(640)로부터 측방으로 분리된다.
도 7은 일부 실시예들에 따른, 트랜지스터들의 배면 격리를 위한 방법들(701)을 예시하는 흐름 다이어그램이다. 방법들(701)은 두께가 수백 나노미터 이하일 수 있는 트랜지스터 구조체 스트레이텀의 형성을 추가로 예시하고 있다. 방법들(701)은 디바이스 스트레이텀에 배면 격리 구조체들을 제공하기 위해 도 1 내지 도 5와 관련하여 앞서 소개된 기술들이 어떻게 적용될 수 있는지를 추가로 예시하고 있다. 본 명세서의 다른 곳에서 기술되는 바와 같이, 그러한 스트레이텀은 잠재적으로 매우 높은 수직 셀 밀도(예컨대, 높은 스트레이텀들 카운트/마이크로미터 두께)를 가지는 3D IC 내에 수직으로 스태킹될 수 있다. 방법들(701)은 또한 예를 들어, 인접한 디바이스들 간의 기판을 통한 누설(through-substrate leakage)을 감소시킴으로써 트랜지스터들의 전기적 격리를 개선시킬 수 있다. 방법들(701)은 입력(705)에서 도너 기판의 디바이스 층을 이용하는 트랜지스터 구조체들을 포함하는 도너 기판으로 시작된다. 예를 들어, 도 6에 예시된 바와 같이 3개의 단자를 포함하는, 전면으로부터 제조되는 바와 같은 트랜지스터 구조체들은 완전히 동작가능할 수 있다. 대안적으로, 배면 프로세싱이 완료될 때까지 트랜지스터 구조체가 동작가능하지 않도록 하나 이상의 단자가 부재할 수 있다. 도너 기판은 개재 층 및 캐리어 층과 같은, 그러나 이에 한정되지 않는 앞서 기술된 피처들 중 하나 이상을 가질 수 있다. 그렇지만 특히, 캐리어 층 및/또는 개재 층은 방법들(701)을 수행하는 데 요구되지 않는다. 동작(710)에서, 도너-호스트 기판 어셈블리가, 예를 들어, 본 명세서의 다른 곳에서 기술된 바와 같이(예컨대, 방법들(101)에 따라) 형성된다. 동작(715)에서, 트랜지스터 스트레이텀-호스트 기판 어셈블리를 형성하기 위해 도너 기판의 적어도 일 부분을 제거함으로써 트랜지스터 구조체의 배면이 노정된다. 격리 유전체가 이어서 노정된 배면 표면 위에 퇴적될 수 있으며, 노정된 배면 표면은 예시적인 실시예들에서 반도체 또는 금속의 표면이다. 동작(720)에서, 배면 격리된 트랜지스터 스트레이텀-호스트 기판 어셈블리가 방법들(701)로부터 출력되고, 예를 들어, 방법들(101)(도 1)의 후속 반복 이후에, 추가 프로세싱을 거칠 준비가 된다.
도 8a, 도 9a, 도 10a, 및 도 11a는 일부 실시예들에 따른, 방법들(701)에서의 동작들이 수행될 때 도 6에 나타낸 A-A' 평면을 따른 트랜지스터 구조체(604)의 단면도들을 예시하고 있다. 도 8b, 도 9b, 도 10b, 및 도 11b는 일부 실시예들에 따른, 방법들(701)에서의 동작들이 수행될 때 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604)의 단면도들을 예시하고 있다. 도 8c, 도 9c, 도 10c, 및 도 11c는 일부 실시예들에 따른, 방법들(701)에서의 동작들이 수행될 때 도 6에 나타낸 C-C' 평면을 따른 트랜지스터 구조체(604)의 단면도들을 예시하고 있다. 특히, 트랜지스터 구조체(604)는 반도체 보디의 다수의 표면들에 커플링되는 게이트 전극을 갖는 비-평면 트랜지스터 구조체를 예시하지만, 방법들(701)이 또한 유사한 방식으로 평면 트랜지스터 구조체들에 적용될 수 있다.
도 8a 내지 도 8c는 도너 기판의 전면 프로세싱 이후에 예시적인 트랜지스터 구조체에 존재하는 구조체들을 예시하고 있다. 반도체 보디들(610)은 핀 높이(H f )만큼 수직으로(예컨대, z-차원) 연장되는 핀 구조체들이다. 반도체 보디들(610)은 채널 높이(H c )를 가지는 채널 부분을 포함한다. 일부 예시적인 실시예들에서, 채널 높이(H c )는 디바이스 층(215)을 포함한다. 도 8a 내지 도 8c에 예시된 실시예들에서, 반도체 보디들(610)은 또한 디바이스 층(215)을 또한 포함하는 서브-핀 높이(H sf )를 가지는 서브-핀 부분을 추가로 포함한다. 트랜지스터 반도체 보디들(610)은, 예를 들어, 디바이스 층(215)의 패터닝된 전면 리세스 에칭(patterned front-side recess etch)으로 형성되었을 수 있다. 본 명세서의 다른 곳에서 추가로 기술되는 바와 같이, 반도체 핀 보디들은 대안적으로 채널 부분과 상이한 조성의 서브-핀 반도체를 포함할 수 있으며, 이 경우에 디바이스 층(215)은 단지 채널 부분일 수 있는 반면 서브-핀 반도체는 개재 층(210)(도 3a)의 컴포넌트일 수 있다. 대안적으로, 서브-핀 반도체는 디바이스 층(215)과 배면 기판(605) 사이의 스페이서로 간주될 수 있으며, 배면 기판(605)은 서브-핀 반도체와 캐리어 층 사이에 개재 층을 추가로 포함할 수 있다. 필드 격리 유전체(680)가 반도체 보디들(610)의 하나 이상의 측벽을 둘러싸고 있다. 필드 격리 유전체(680)는 측방으로(예컨대, x 또는 y 차원) 인접한 트랜지스터들 사이의 전기적 격리를 제공하기에 적당한 하나 이상의 재료일 수 있다. 일부 예시적인 실시예들에서, 필드 격리 유전체(680)는 실리콘 이산화물을 포함한다. SiN, SiON, SiOC, 폴리이미드, HSQ, 또는 MSQ와 같은, 그러나 이에 한정되지 않는 다른 재료들이 또한 가능하다. 일부 실시예들에서, 필드 격리 유전체(680) 및 반도체 보디들(610)의 서브-핀 부분은 캐리어 제거 프로세스가 정지되는 개재 층을 구성한다.
트랜지스터 반도체 보디들(610)의 채널 부분과 교차하는 게이트 유전체(845) 위에 배치된 게이트 전극(673)을 포함하는 게이트 스택이 도 8a 및 도 8b에 추가로 예시되어 있다. 소스/드레인 금속화부와 소스/드레인 반도체(640)의 교차부가 도 8c에 추가로 예시되어 있다. 반도체 보디 채널 부분들은 게이트 스택에 커플링되고 측벽 높이(H c )를 가지며, 그 아래에 서브-핀 z-높이(H sf )를 가지는 서브-핀이 있다. 반도체 보디들(610)에 적당한 것으로 알려진 임의의 게이트 스택 재료들이 이용될 수 있지만, 일부 예시적인 실시예들에서, 게이트 스택은 하이-k 유전체 재료(9 초과의 벌크 상대 유전율을 가짐) 및 반도체 보디들(610)에 적당한 일함수를 가지는 금속 게이트 전극을 포함한다. 예시적인 하이-k 재료들은, Al2O3, HfO2, HfAlOx와 같은, 그러나 이에 한정되지 않는 금속 산화물들을 포함한다. HfSiOx 또는 TaSiOx와 같은, 그러나 이에 한정되지 않는 실리케이트들이 또한 일부 반도체 보디 조성들(예컨대, Si, Ge, SiGe, III-V)에 적당할 수 있다. 게이트 전극(673)은 유리하게도 5 eV 미만의 일함수를 가질 수 있고, 원소 금속 층, 금속 합금 층, 또는 어느 하나 또는 둘 다의 라미네이트 구조체를 포함할 수 있다. 일부 실시예들에서, 게이트 전극은, TiN(예컨대, 4.0 내지 4.7 eV)과 같은, 금속 질화물이다. 게이트 전극은 또한 Al(예컨대, TiAlN)을 포함할 수 있다. C, Ta, W, Pt, 및 Sn과 같은, 그러나 이에 한정되지 않는 다른 합금 구성성분들이 또한 게이트 전극(673)에 이용될 수 있다.
도 8a 내지 도 8c는 전면 표면 위에 배치된 전면 스택(690)을 추가로 예시하고 있다. 전면 스택(690)은 제한 없이 달라질 수 있는 트랜지스터 구조체 스트레이텀의 일 부분으로서 파선으로 예시되어 있으며, 예를 들어, 임의의 수의 백엔드 인터커넥트 금속화 레벨들(backend interconnect metallization levels)을 포함할 수 있다. 그러한 레벨들은 하나 이상의 레벨간 유전체(inter-level dielectric)(ILD) 층에 의해 반도체 보디들(610)로부터 그리고/또는 서로로부터 분리될 수 있다. 개재 층 및/또는 캐리어 층을 추가로 포함할 수 있는 배면 기판(605)이 배면 표면 위에 배치된다.
도 9a 내지 도 9c는 호스트 기판(202)에 대한 도너 기판의 조이너리 이후의 트랜지스터 구조체(604)를 묘사하고 있다. 호스트 기판(202)은 본 명세서의 다른 곳에서 기술된 속성들 중 임의의 것을 가질 수 있다. 도시된 바와 같이, 호스트 기판(202)은, 예를 들어, 열 압착 본딩에 의해 전면 스택(690)의 전면 표면에 조인된다. 도 9a 내지 도 9c에 추가로 예시된 바와 같이, 배면 기판(605)이 제거되어, 개재 층(210)의 배면 표면(911)을 노출시키고 있다. 배면 기판(605)은 방법들(501)(도 5)과 같은, 그러나 이에 한정되지 않는 임의의 기술에 의해 제거될 수 있다. 예를 들어, 마커 또는 에칭 스톱이 개재 층(210) 내에 존재하여, 필드 격리 유전체(680)의 배면을 노정시키기 전에 캐리어 제거 동작을 종료시켰을 수 있다.
도 10a 내지 도 10c는 반도체 보디들(610)의 배면(1012)의 노정 이후의 트랜지스터 구조체(604)를 묘사하고 있다. 트랜지스터 반도체 보디들(610)의 배면을 노정시키기 위해, 트랜지스터 반도체 보디들(610)이 앵커링된(anchored) 벌크 반도체의 부분들이, 예를 들어, 동작(520)(도 5)에 대해 앞서 기술된 바와 같이, 습식 및/또는 건식 에칭 프로세스로 폴리싱 백되고(polished back) 그리고/또는 리세스 에칭될(recess etched) 수 있다. 디바이스 층 반도체(예컨대, Si)의 에칭 레이트가 유전체(예컨대, SiO2)보다 더 높은, 고도로 선택적인(highly selective)(예컨대, 200 내지 300:1) CMP 슬러리가 이용되는 일부 예시적인 실시예들에서, 필드 격리 유전체(680)의 노출 시에 개재 층(210)의 배면 폴리싱이 정지될 수 있다. 반도체 보디들(610)의 서브-핀 부분을 포함하는 개재 층 및 인접한 필드 격리 유전체(680)를 추가로 시닝함으로써 서브-핀 높이(H sf )를 감소시키기 위해 임의의 양의 오버-에칭(over-etch)(오버-폴리싱(over-polish))이 수행될 수 있다. 일부 실시예들에서, 트랜지스터 구조체 내의 하나 이상의 반도체 보디에 대한 서브-핀 전체가 배면 노정 동작 동안 제거될 수 있다.
도 11a 내지 도 11c는 트랜지스터 반도체 보디들(610)의 노정된 배면 위에의 배면 격리 유전체(1120)의 퇴적 이후의 트랜지스터 구조체(604)를 묘사하고 있다. 배면 격리 유전체(1120)는 트랜지스터 반도체 영역들을 노출시키기 위해 제거되는 개재 층의 일 부분을 대체하는 비-네이티브 재료의 일 예이다. 배면 격리 유전체(1120)는 트랜지스터들의 전기적 절연에 적당한 임의의 유전체 재료일 수 있다. 일부 예시적인 실시예들에서, 배면 격리 유전체(1120)는 실리콘 이산화물이다. 그렇지만 특히, 배면 격리 유전체(1120)가 도너 기판 내에 이전에 혼입되었기(incorporated)보다는 배면 노정 이후에 퇴적되기 때문에, 예를 들어, 절연체 층이 기판의 매립된 층으로서 상류에(upstream) 제공되는 SOI 기판에서보다 재료들의 더 넓은 폭의 선택이 가능하다. 따라서, 일부 유리한 실시예들에서, 배면 격리 유전체(1120)는 (예컨대, 벌크 상태(bulk state)에 있는 재료에 대해 측정되는 바와 같이) 낮은 상대 유전율을 갖는다. 그러한 재료들은 종종 많은 전면 제조 프로세스들(예컨대, 소스/드레인 형성)과 연관된 고온 프로세싱을 견뎌낼 수 없다. 배면 격리 유전체는, 백엔드 인터커넥트 스택에서 전면 ILD로서 적당한 것으로 알려진 것들 중 임의의 것과 같은, 로우-k 유전체 재료일 수 있다. 일부 실시예들에서, 배면 격리 유전체(1120)는 필드 격리 유전체(680)의 상대 유전율 이하의, 그리고 보다 유리하게는 필드 격리 유전체(680)의 상대 유전율 미만의 상대 유전율을 갖는다. 일부 실시예들에서, 배면 격리 유전체(1120)는 3.9 미만의, 그리고 보다 유리하게는 3.5 미만의 상대 유전율을 갖는다. 일부 실시예들에서, 배면 격리 유전체(1120)는 전면 스택(690)에서의 하나 이상의 ILD 층과 동일한 조성을 갖는다. 예시적인 배면 격리 유전체 재료들은 SiOC, SiOCH, HSQ, 또는 MSQ를 포함한다. 다른 로우-k 유전체들이 또한 가능하다. 마찬가지로, 3.9보다 더 높은 상대 유전율을 갖는 다른 유전체 재료들(예컨대, SiN, SiON)이 또한 가능하다.
도 11d 내지 도 11f는 반도체 보디들(610)의 적어도 일 부분을 배면 격리 유전체(1120)로 대체한 후의 트랜지스터 구조체(604)를 묘사하고 있다. 도 11d는 일부 실시예들에 따른, 도 6에 나타낸 A-A' 평면을 따른 트랜지스터 구조체(604)의 뷰(view)를 제공한다. 도 11e는 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604)의 단면도를 예시하고, 도 11f는 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604)의 단면도를 예시하고 있다. 일부 예시적인 실시예들에서, 반도체 보디들(610)의 서브-핀 부분은, 예를 들어, 필드 격리부(680)보다 서브-핀 반도체에 대해 선택적인 임의의 에칭 프로세스로, 배면으로부터 에칭된다. 배면 서브-핀 리세션은 (예컨대, 채널 반도체를 포함하는) 디바이스 층(215)의 배면을 노정시킬 수 있거나, 그렇지 않을 수 있다. 배면 격리 유전체(1120)는 이어서 결과적인 리세스들 내로 백필링된다. 대안의 실시예들에서, 디바이스 층 아래의 개재 층의 일 부분이 격리 유전체로 전환된다(converted). 예를 들어, 반도체 보디들(610)의 서브-핀 부분이 배면 격리 유전체(1120)로 전환될 수 있다. 일부 유리한 실시예들에서, 배면 격리 유전체(1120)를 형성하기 위해 임의의 공지된 열 및/또는 습식 화학적 및/또는 플라스마 강화 화학적 산화 프로세스를 사용하여 디바이스 층(215) 아래의 반도체 보디들(610)(예컨대, 실리콘)의 적어도 부분 두께가 SiO2로 전환된다.
도 12는 일부 실시예들에 따른, 배면 트랜지스터 소스/드레인 콘택트 금속화부를 형성하기 위한 방법들(1201)을 예시하는 흐름 다이어그램이다. 방법들(1201)은 두께가 수백 나노미터 이하일 수 있는 트랜지스터 구조체 스트레이텀의 형성을 추가로 예시하고 있다. 방법들(1201)은 입력(1205)으로서 트랜지스터 구조체들을 포함하는 도너-호스트 기판 어셈블리로 시작된다. 도너 기판은 개재 층 및 캐리어 층과 같은, 그러나 이에 한정되지 않는 앞서 기술된 피처들 중 하나 이상을 가질 수 있다. 그렇지만 특히, 캐리어 층 및/또는 개재 층은 방법들(1201)을 수행하는 데 요구되지 않는다. 예를 들어, 도 6에 예시된 바와 같이 3개의 단자를 포함하는, 방법들(1201)의 입력에서의 트랜지스터 구조체들은 완전히 동작가능할 수 있다. 대안적으로, 배면 프로세싱이 완료될 때까지 트랜지스터 구조체가 동작가능하지 않도록 하나 이상의 단자가 부재할 수 있다.
도 13은 하나의 소스/드레인 금속화부(650)를 결여하는 트랜지스터 구조체(1304)의 평면도이다. 굵은 일점쇄선들은 평면들을 나타내며, 이 평면들을 따른 단면도들이 도 14a 내지 도 14c, 도 15a 내지 도 15c 및 도 16a 내지 도 16c로서 추가로 제공된다. 소스 또는 드레인 금속화부(650)의 부재 시에, 소스/드레인 금속화부(650) 및/또는 다른 전면 금속화 레벨들(예컨대, 게이트 전극(673) 또는 상위 금속화 레벨들)에 대한 피치 및/또는 임계 치수 제약조건들이 유리하게도 완화될 수 있다. 소스 또는 드레인 금속화부(650)의 부재는, 제3 단자 접속부가, 예를 들어, 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(1201)(도 12)로, 제조될 때까지 트랜지스터 구조체(1304)를 동작불가능하게 만들 수 있다. 그러한 배면 트랜지스터 소스/드레인 콘택트 금속화부는 전력 레일(power rail)(예컨대, Vcc)을 트랜지스터 구조체 내로 커플링시킬 수 있어, 유리하게도 전력 및 신호(게이트 전극 전압) 라우팅을 트랜지스터 구조체 스트레이텀의 대향 측면들 상에(on opposite sides) 위치시킬 수 있다. SRAM 또는 다른 메모리 셀과 같은, 메모리 셀들에 대해 유사한 장점들이 가능하다. 예를 들어, 비트 라인, 소스 라인, 및/또는 워드 라인 금속화부가 하나의 메모리 셀 스트레이텀의 대향 측면들 상에 있을 수 있다. 특히, 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(1201)은 또한 전면으로부터 제조되는 바와 같이 완전히 기능하는(fully-functional)(예컨대, 모든 디바이스 단자들을 포함하는) 트랜지스터 구조체에 대해 실시될 수 있다. 이러한 실시예들에서, 소스/드레인 트랜지스터 단자를 트랜지스터 스트레이텀의 양쪽 측면들 상에 배치된 인터커넥트 트레이스들 내로 결속(tie)시키기 위해 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(1201)이 실시될 수 있으며, 이는 유리하게도 소스/드레인 접촉 저항을 감소시킬 수 있고 그리고/또는 트랜지스터 소스/드레인 반도체 영역을 적어도 2개의 다른 회로 노드로 직접 팬 아웃되는(fanned out) 회로 노드일 수 있게 해줄 수 있다.
동작(1210)에서, 적어도 하나의 트랜지스터 소스/드레인 영역의 배면이 노정된다. 일부 실시예들에서, 소스 드레인 영역을 트랜지스터 구조체의 다른 영역들에 대해 선택적으로 노정시키기 위해, 동작(1210)에서, 패터닝된 배면 리세스 에칭이 수행된다. 대안적으로, 소스/드레인 위치에 있는 소스/드레인 반도체(또는 임의의 희생 재료)가 전면으로부터 다른 트랜지스터 영역들보다 더 큰 깊이까지 연장되는 경우, 동작(1210)은, 채널 반도체와 같은, 다른 디바이스 영역들의 노출 이전에 소스/드레인 반도체(또는 다른 희생 재료)를 노출시킬 시에 중지되는(halted) 비패터닝된 배면 리세스 에칭 또는 폴리싱을 수반할 수 있다. 일단 노정되면, 방법들(1201)은 소스/드레인 반도체 및/또는 콘택트 금속화부가 소스/드레인 반도체의 배면 위에 퇴적되는 동작(1215)에서 완료된다. 소스/드레인 반도체 및/또는 콘택트 금속화부는, 예를 들어, 도 1에서의 동작(125)과 관련하여 앞서 기술된 바와 같이, 퇴적될 수 있는 비-네이티브 재료들의 추가 예들이다.
도 14a, 도 15a 및 도 16a는 일부 실시예들에 따른, 방법들(1201)에서의 동작들이 수행될 때 도 13에 나타낸 A-A' 평면을 따른 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 14b, 도 15b 및 도 16b는 일부 실시예들에 따른, 방법들(1201)에서의 동작들이 수행될 때 도 13에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 14c, 도 15c 및 도 16c는 일부 실시예들에 따른, 방법들(1201)에서의 동작들이 수행될 때 도 13에 나타낸 C-C' 평면을 따른 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다.
도 14a 내지 도 14c는 도너 기판의 전면 프로세싱 및 호스트 기판(202)에 대한 조이너리 이후에 예시적인 트랜지스터 구조체에 존재하는 구조체들을 예시하고 있다. 도 14a 내지 도 14c에 추가로 예시된 바와 같이, 배면 기판은 방법들(501)(도 5)과 같은, 그러나 이에 한정되지 않는 임의의 기술에 의해 제거되어 있다. 도 14a 내지 도 14c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 앞서(예컨대, 도 8a 내지 도 8c 및 도 9a 내지 도 9c) 기술된 속성들 중 임의의 것을 가질 수 있다. 에칭 마스크(1410)는 배면 기판의 제거 시에 보이는 전면 트랜지스터 피처들에 정렬된다. 소스/드레인 반도체(640)에 대한 정렬이 정확할 필요는 없고 게이트 전극(673)과의 오버랩이 최소화되거나 회피될 필요는 없다. 에칭 마스크(1410)는 개재 층(210)의 일 부분만을 보호하기 위한 것이다. 에칭 마스크(1410)는, 예를 들어, 배면 기판의 다른 개재 층일 수 있다. 대안적으로, 에칭 마스크(1410)는 캐리어 층 제거 동안 개재 층(210)의 노출 이후에 퇴적된 유전체(예컨대, SiO, SiN 등)일 수 있다. 또 다른 실시예들에서, 에칭 마스크(1410)는 디바이스 층(215)의 배면 표면 위에 도포된 소프트 마스크(예컨대, 감광성 레지스트)이다. 비보호된 디바이스 반도체 영역(들)(1411)은 이어서 재료 조성에 적당한 것으로 알려진 임의의 습식 및/또는 플라스마 에칭 프로세스로 리세스 에칭된다. 예를 들어, 에칭 마스크 위의 실리콘에 대한 선택도를 갖는 건식 에칭 및/또는 습식 에칭이 실리콘 반도체 서브-핀의 일 부분을 선택적으로 제거하고 트랜지스터 소스/드레인을 노정시키는 데 이용될 수 있다.
도 14d 내지 도 14f는 도너 기판의 전면 프로세싱 및 호스트 기판(202)에 대한 조이너리 이후에 예시적인 트랜지스터 구조체에 존재하는 구조체들을 예시하고 있다. 도 14d 내지 도 14f에 추가로 예시된 바와 같이, 배면 기판은 방법들(501)(도 5)과 같은, 그러나 이에 한정되지 않는 임의의 기술에 의해 제거되어 있다. 도 14d 내지 도 14f에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 앞서(예컨대, 도 8a 내지 도 8c 및 도 9a 내지 도 9c) 기술된 속성들 중 임의의 것을 가질 수 있다. 이 실시예에 있어서, 하나의 소스 또는 드레인 반도체(640)를 선택적으로 노정시키기 위해 에칭 마스크가 이용되지 않는다. 그 대신에, 전면 프로세싱은 채널의 대향 측면들 상의 소스 및 드레인 반도체(640)의 2개의 영역 간에 z-깊이를 차별화하였다. 예시적인 실시예에서, 소스 반도체(640)는 반도체 보디들(610)의 높이와 실질적으로 동일한 깊이를 갖지만, 소스 반도체(640)가 예시된 것보다 더 작거나 더 큰 깊이를 가질 수 있다.
도 15a 내지 도 15c는 도 14a 내지 도 14c에 도시된 구조체들의 연속이다. 도 15a 내지 도 15c에 도시된 바와 같이, 트랜지스터 반도체 보디들(610)의 상당 부분이 선택적 노정 리세스(1540) 내에서는 제거되지만, 에칭 마스크(1410)에 의해 보호되는 트랜지스터 구조체 영역들에서는 서브-핀 높이(H sf )가 유지된다. 선택적 노정 리세스(1540)는 임의의 깊이 및 측방 치수를 가질 수 있다. 예를 들어, 선택적 노정 리세스(1540)는 반도체 보디(610)의 서브-핀 부분(즉, 개재 층(210)의 반도체 부분)을 완전히 제거하고 소스/드레인 반도체(640)를 노출시킬 수 있다. 다른 실시예들에서, 선택적 노정 리세스(1504)는, 예를 들어, 핀들 중 제1 핀이 PMOS FET를 구현하는 반면 핀들 중 제2 핀이 NMOS FET를 구현할 수 있게 해주기 위해, 핀을 2개의 별개의 핀들로 양분하는(bifurcates) 배면 핀 컷(back-side fin cut)으로서 이용될 수 있다. 전면 프로세싱으로 제한될 때, 핀 양분(fin bifurcation)은 전형적으로 프로세스의 초기에서 핀 패터닝 동안 있는 반면, 배면 핀 양분의 경우, 핀 단부들이 전면 프로세싱을 통해 정의될 필요가 전혀 없다. 이에 따라, 전면 핀 프로세싱은 1D 그레이팅 패턴(grating pattern)을 심지어 단일 핀에 함께 제조된 NMOS 및 PMOS FET들과도 보다 잘 정합시킬 수 있다. 배면 노정 시에, 개별 트랜지스터들이 배면 핀 컷을 통해 획정될(delineated) 수 있다.
도 15d 내지 도 15f는 도 14d 내지 도 14f에 도시된 구조체들의 연속이다. 깊은 트랜지스터 소스/드레인을 얕은 소스/드레인에 대해 선택적으로 노정시키기 위해 개재 층(210)이, 예를 들어, 블랭킷 폴리싱(blanket polish) 또는 에칭 프로세스로 제거되었다. 도 15d 내지 도 15f에 도시된 바와 같이, 트랜지스터 구조체(1304)의 다른 영역들에서 서브-핀 높이(H sf )가 유지되면서 깊은 소스/드레인 반도체(640)가 노출된다.
도 16a 내지 도 16c는 도 15a 내지 도 15c에 도시된 구조체들의 연속이다. 도 16a 내지 도 16c는 p-타입 또는 n-타입 불순물 도핑된 배면 소스/드레인 반도체(1640)의 에피택셜 성장 또는 퇴적, 및 배면 소스/드레인 금속화부(1650)의 후속 퇴적 이후의 트랜지스터 구조체(1304)를 예시하고 있다. 임의의 에피택셜 성장 또는 퇴적 프로세스가 배면 소스/드레인 반도체(1640)를 형성하는 데 이용될 수 있다. 예를 들어, 소스/드레인 반도체(640)를 형성하는 데 이용되는 동일한 에피택셜 또는 퇴적 프로세스가 배면 소스/드레인 반도체(1640)를 형성하는 데 이용될 수 있다. 마찬가지로, 임의의 금속 퇴적 프로세스가 배면 소스/드레인 금속화부(1650)를 형성하는 데 이용될 수 있다. 예를 들어, 소스/드레인 금속화부(650)를 형성하는 데 이용되는 동일한 퇴적 프로세스가 배면 소스/드레인 금속화부(1650)를 형성하는 데 이용될 수 있다. 배면 소스/드레인 반도체(1640)는 반도체 보디(610)의 종방향 길이(longitudinal length)(L f ) 미만의 종방향 길이(L 1 ) 및 반도체 보디(610)의 횡방향 길이(transverse length)와 실질적으로 동일한 횡방향 길이(L 2 )를 갖는다. 따라서, 예시적인 실시예에서, 소스/드레인 반도체(640)는 배면 소스/드레인 반도체(1640)보다 더 큰 횡방향 길이(L 3 )를 갖는다. 마찬가지로, 전면 및 배면 소스/드레인 반도체들의 종방향 길이들은 상이할 수 있다. 예를 들어, 배면 소스/드레인 반도체(1640)가 트랜지스터의 소스로서 동작가능한 일부 실시예들에서, 트랜지스터의 드레인으로서 동작가능한 소스/드레인 반도체(640)에 부재하는 팁 영역(예컨대, 저농도로 도핑된(lightly-doped) 소스 반도체)이 포함될 수 있다. 그러한 선택적 소스 팁 영역은, 예를 들어, 불순물 도핑된 배면 소스/드레인 반도체(1640)의 에피택셜 성장 동안 형성될 수 있다. 팁이 없는(tipless) 트랜지스터 드레인들은, 예를 들어, 보다 적은 DIBL(drain-induced barrier lowering)을 나타낼 수 있는 반면, 최저 소스 저항은 팁이 있는(tipped) 도핑된 소스 반도체에 의존할 수 있다. 그렇지만, 전면 프로세싱만을 통해 FET 소스/드레인 아키텍처에 비대칭을 유입시키는 것은 종종 어렵다. 따라서, 소스 반도체로부터의 드레인 반도체의 제조를 별개의 전면/배면 프로세스들로 디커플링(decoupling)시키는 것은 비대칭 소스/드레인 아키텍처들의 형성을 용이하게 할 수 있다.
도 16a 내지 도 16c에 의해 나타내어진 일부 추가 실시예들에서, 배면 금속화부 오버버든(over burden)이 폴리싱(예컨대, CMP)에 의해 제거되어, 에칭 마스크(1410) 및/또는 개재 층(210)을 재노출시키며 소스/드레인 콘택트 금속화부는 그러면 선택적 노정 리세스(1540)를 백필링하는 데 한정된다. 후속 배면 프로세싱은 적어도 소스/드레인 금속화부(1650)에 전기적으로 커플링하는 하나 이상의 배면 인터커넥트 금속화 레벨(묘사되지 않음)의 제조를 추가로 포함할 수 있다. 일부 그러한 실시예들에서, 그러한 배면 인터커넥트 금속화부는 전면 인터커넥트 금속화 레벨들과 상이한 조성을 갖는다. 예를 들어, 전면 인터커넥트 금속화부가 주로 구리(예컨대, Cu-리치(Cu-rich) 합금)인 경우, 배면 금속화부는 구리-린(copper-lean)(예컨대, Al-리치(Al-rich) 합금)이다. 전면 인터커넥트 금속화부가 구리-린(예컨대, Al-리치 합금)인 다른 예에서, 배면 금속화부는 주로 구리(예컨대, Cu-리치 합금)이다. 배면 인터커넥트 금속화부는 또한 전면 인터커넥트 금속화부의 대응하는 레벨과 치수적으로 상이(dimensionally different)할 수 있다(예컨대, 더 클 수 있다). 예를 들어, 배면 인터커넥트 금속화부가 트랜지스터 구조체에 전력을 공급하는 일부 실시예들에서, 배면 금속화부는 보다 큰 측방 폭 및/또는 수직 높이(예컨대, z-차원)의 라인들을 포함한다. 보다 큰 치수를 갖는 배면 금속화부는 전력 레일들은 배면 금속화부로 한정되고 신호 라인들은 전면 금속화부로 한정되는 아키텍처들에 유리할 수 있다. 보다 큰 치수를 갖는 배면 금속화부는 또한 긴 버스 라인들 또는 클록 분배 라인들이 디바이스 스트레이텀의 배면 상에 제공되는 아키텍처들에 유리할 수 있다.
도 16d 내지 도 16f는 도 15d 내지 도 15f에 도시된 구조체들의 연속이다. 도 16d 내지 도 16f에, 깊은 소스/드레인 반도체(640)와 접촉하는 배면 소스/드레인 금속화부(1650)의 퇴적 이후의 트랜지스터 구조체(1304)가 예시되어 있다. 임의의 금속 퇴적 프로세스가 배면 소스/드레인 금속화부(1650)를 형성하는 데 이용될 수 있다. 예를 들어, 소스/드레인 금속화부(650)를 형성하는 데 이용되는 동일한 퇴적 프로세스가 배면 소스/드레인 금속화부(1650)를 형성하는 데 이용될 수 있다. 배면 소스/드레인 금속화부(1650)의 형성은, 예를 들어, 임의의 공지된 다마신 인터커넥트 금속화 기술들에 따른, 배면 유전체(1410)의 형성을 추가로 수반할 수 있다.
이상의 논의가 배면 금속화 구조체들의 일부 예시적인 예들을 제공하였지만, 다른 구조체들이 실질적으로 동일한 기술들을 사용하여 제조될 수 있다. 일반적으로, 디바이스 스트레이텀에 제조된 디바이스의 임의의 단자는 배면 금속화 구조체를 포함할 수 있다. 예를 들어, 앞서 예시된 배면 소스 및/또는 드레인 콘택트 금속화부 대신에(rather than)(또는 그에 부가하여), 트랜지스터의 다른 단자들이 배면 금속화부에 의해 상호접속될 수 있다. 예를 들어, 3 단자 디바이스에서, 제3 단자(예컨대, FET에서의 게이트 전극 또는 바이폴라 접합 트랜지스터에서의 베이스)는 배면 금속화 구조체를 포함할 수 있다. 마찬가지로, 4 단자 디바이스에서, 제4 단자(예컨대, 플로팅 보디 탭(floating body tap) 또는 필드 플레이트(field plate))는 배면 금속화 구조체를 포함할 수 있다.
따라서, 트랜지스터 구조체의 배면 노정은 트랜지스터 게이트 전극 및/또는 채널 반도체를 노출시키는 것을 추가로 포함할 수 있다. 일부 실시예들에서, 배면 게이트 전극 프로세싱이 트랜지스터 채널을 게이트 전극으로 완전히 둘러쌈으로써 랩 어라운드 게이트 전극(wrap-around gate electrode)을 갖는 나노와이어 트랜지스터를 형성하는 데 이용된다. 부가적으로 또는 대안에서, 노출된 게이트 전극은 트랜지스터 구조체를 포함하는 스트레이텀의 배면 상에 추가로 제조된 배면 인터커넥트에 커플링될 수 있다. 일부 다른 실시예들에서, 배면 게이트 전극 프로세싱은 전면 프로세싱 동안 제조된 희생 게이트 맨드릴 또는 플레이스홀더(sacrificial gate mandrel or placeholder)를 대체시킨다. 도 17은 일부 실시예들에 따른, 배면 트랜지스터 게이트 전극을 형성하기 위한 방법들(1701)을 예시하는 흐름 다이어그램이다. 방법들(1701)은 두께가 수백 나노미터 이하일 수 있는 트랜지스터 구조체 스트레이텀의 배면 프로세싱을 추가로 예시하고 있다. 방법들(1701)은 입력(1705)으로서 트랜지스터 구조체들을 포함하는 도너-호스트 기판 어셈블리로 시작된다. 도너 기판은 개재 층 및 캐리어 층과 같은, 그러나 이에 한정되지 않는 앞서 기술된 피처들 중 하나 이상을 가질 수 있다. 그렇지만 특히, 캐리어 층 및/또는 개재 층은 방법들(1701)을 수행하는 데 요구되지 않는다.
예를 들어, 도 6에 예시된 바와 같이 3개의 단자를 포함하는, 입력(1705)에서 수용되는 바와 같은 트랜지스터 구조체들은 완전히 동작가능할 수 있다. 대안적으로, 배면 프로세싱이 완료될 때까지 트랜지스터 구조체가 동작가능하지 않도록 하나 이상의 단자(예컨대, 게이트 전극)가 부재할 수 있다. 동작(1710)에서, 트랜지스터 게이트 전극, 희생 게이트 맨드릴, 및/또는 트랜지스터 채널 반도체의 배면이 배면 노정 프로세스 동안 노출된다. 일부 실시예들에서, 동작(1710)에서 수행되는 배면 노정 프로세스는 방법들(501)(도 5)의 동작들 중 하나 이상을 포함한다. 배면 노정 프로세스는, 예를 들어, 도너 기판(예컨대, 캐리어 층)의 적어도 일 부분을 제거함으로써 반도체 채널 영역을 노정시킬 수 있다. 동작(1715)에서, 게이트 스택이 디바이스 스트레이텀의 배면으로부터 형성된다. 게이트 스택은 반도체 채널의 배면 상에 형성될 수 있으며, 또한 동작(1710)에서 얼마만큼의 채널 반도체가 노정되는지에 따라 반도체 채널의 전면 상에 형성될 수 있다. 방법들(1701)은 트랜지스터 채널 반도체의 배면 위에 배치된 게이트 전극 재료를 포함하는 트랜지스터 구조체 스트레이텀의 출력으로 종료된다.
일부 실시예들에서, 방법들(1701)은 하나 이상의 전면 프로세싱 동작에 의해 용이하게 된다. 예를 들어, 전면 프로세싱 동안, 하나 이상의 소스/드레인 영역을 노정시키지 않고 배면으로부터 게이트 전극 또는 게이트 맨드릴을 노정시키는 것을 용이하게 하기 위해 트랜지스터 게이트 전극 또는 게이트 맨드릴의 깊이(예컨대, z-차원 위치)는 하나 이상의 트랜지스터 소스/드레인 영역의 깊이보다 더 크게 만들어진다. 전면 프로세싱과 배면 프로세싱 간의 그러한 시너지를 예시하기 위해, 도 18a 내지 도 26a는 일부 예시적인 실시예들에 따른, 예시적인 트랜지스터 구조체(604)(도 6)의 평면도에서 굵은 일점쇄선으로 나타낸 A-A'평면을 따른 단면도들을 제공한다. 도 18b 내지 도 26b는 일부 예시적인 실시예들에 따른, 전면 트랜지스터 프로세싱이 수행될 때 예시적인 트랜지스터 구조체(604)의 평면도에서 굵은 일점쇄선으로 나타낸 B-B'평면을 따른 단면도들을 예시하고 있다. 예시된 전면 트랜지스터 프로세싱은, 예를 들어, 본 명세서의 다른 곳에서 기술된 배면 프로세싱 실시예들의 상류에서 수행될 수 있다. 예시된 예에서, 반도체 디바이스 층은 애디티브 프로세스(additive process)로 형성된 트랜지스터 핀이다. 대안적으로, 반도체 층은 임의의 서브트랙티브 프로세스(subtractive process)(예컨대, 연속적인 반도체 디바이스 층의 패터닝)에 의해 형성된 트랜지스터 핀일 수 있다.
도 18a 및 도 18b에 도시된 실시예들에서, 트렌치(1809)가 필드 격리 유전체(680) 내로 이방성으로 에칭되어, 트렌치(1809)의 하부에서 배면 기판(605)의 일 부분을 노출시킨다. 일부 실시예들에서, 배면 기판(605)의 노출된 부분은 도시된 바와 같이 리세스 에칭된다. 일부 실시예들에서, 트렌치(1809)는 10 내지 200 nm의 CD를 갖는다. 그렇지만, 트렌치 재료 z-두께 및 CD는 원하는 트랜지스터 전류 전달 폭(transistor current carrying width)을 위해 선택된 미리 결정된 핀 높이에 대해 실행가능한(workable) 종횡비를 유지하기 위해 필요에 따라 스케일링될 수 있다. 도 19a 및 도 19b에 추가로 예시된 바와 같이, 트렌치(1809)를 부분적으로 백필링하기 위해 서브-핀 반도체(1810)가 기판 시딩 표면에 대해 선택적으로 에피택셜적으로 성장된다. 일부 예시적인 실시예들에서, 서브-핀 반도체(1810)는 배면 기판(605)의 후속 제거에서 이용되는 개재 층(예컨대, 도 3a에서의 210)으로서 추가로 역할하기 위한 것이다. 반도체 디바이스 층(215)은 트렌치 내에 여전히 포함된 서브-핀 표면으로부터 연장되는 반도체 보디(610)로서 서브-핀 시딩 표면으로부터 추가로 에피택셜적으로 성장된다. 디바이스 층(215) 및 서브-핀 반도체(1810)는 동일하거나 상이한 조성들을 가질 수 있다. 예를 들어, 디바이스 층(215) 및 서브-핀 반도체(1810) 둘 다가 실리콘일 수 있다. 대안적으로, 디바이스 층(215)은 제1 반도체 합금일 수 있고 서브-핀 반도체(1810)는 제2 반도체 합금이다.
에피택셜 핀 성장 이후에, 주변 필드 격리 유전체(680)는, 도 20a에 추가로 묘사된 바와 같이, 디바이스 층(215) 아래로 원하는 레벨까지 선택적으로 리세싱될 수 있다. 예시적인 실시예에서, 필드 격리 유전체(680)는 융기된 소스/드레인 재성장에 대비하여 디바이스 층(215)을 완전히 노출시키기에 충분하게 리세싱된다. 전면 프로세싱에서의 이 시점에서, 서브-핀 높이(H sf,1 )의 서브-핀 반도체(1810)가 필드 격리 유전체(680) 내에 매립된다. 특히, 핀 패턴이 배면 기판(605) 내로 에칭되는 서브트랙티브 패터닝 프로세스는 도 20a에 예시된 바와 실질적으로 동일한 핀 구조체에 도달할 수 있다. 그러한 실시예들에 있어서, 디바이스 층(215) 및 서브-핀 반도체(1810)는 동일한 반도체 재료(예컨대, 둘 다 실리콘임) 또는 상이한 반도체 재료들일 수 있다.
도 21a 및 도 21b에 도시된 바와 같이, 희생 게이트 재료(2173)(예컨대, 폴리실리콘)를 포함하는 게이트 스택 맨드릴이 임의의 종래 기술을 사용하여 디바이스 층(215) 위에 형성된다. 희생 게이트 재료(2173)는 디바이스 층(215)의 적어도 2개의 측벽 상에 형성되어, 필드 격리 유전체(680) 상에 랜딩(landing)할 수 있다. 스페이서 유전체(671)가 또한 임의의 종래 기술을 사용하여 형성될 수 있다. 도 21a에 묘사된 실시예에 있어서, 희생 게이트 재료(2173)가 서브-핀 재료(1810)의 측벽들의 임의의 부분을 커버하지 않지만, 격리 유전체 리세스의 기능으로서 할 수도 있다. 게이트 맨드릴을 형성하는 것에 후속하여, 도핑된 반도체(또는 임의의 희생 재료)가 반도체 디바이스 층(215)의 소스/드레인 단부들에 형성된다. 일부 실시예들에서, 융기된 소스/드레인 영역은 반도체 디바이스 층(215)에 적당한 임의의 조성의 고농도로 도핑된(heavily-doped) 반도체를 퇴적시키는 것에 의해 형성된다. 도 22a 및 도 22b에 예시된 예시적인 실시예에서, 단결정질 융기된 소스/드레인 반도체(640)를 형성하기 위해 에피택셜 프로세스가 이용된다. 도 23a 및 도 23b에 추가로 묘사된 바와 같이, 부가의 필드 격리 유전체(680)가 이어서 융기된 소스/드레인 반도체(640) 위에 퇴적되고 게이트 맨드릴과 함께 평탄화된다.
도 24a 및 도 24b에서, 희생 게이트 재료(2173)가 주변 필드 격리 유전체(680)에 대해 선택적으로 제거되어, 반도체 디바이스 층(215)을 노출시킨다. 임의의 종래 기술이 희생 게이트 맨드릴을 제거하는 데 사용될 수 있다. 게이트 맨드릴 제거 이후에, 노출된 필드 격리 유전체(680)가 다른 영역들에 대해 선택적으로 추가로 리세싱될 수 있으며, 그로써 리세스(2470) 내의 서브-핀 반도체(1810)의 적어도 일 부분을 추가로 노출시킬 수 있다. 도시된 바와 같이, 필드 격리 유전체(680)가 리세싱된 후에, 필드 격리 유전체(680) 내에 매립된 서브-핀 반도체(1810)의 부분이 트랜지스터 반도체 채널의 영역 내에서 H sf,2 까지 감소된다. 도 25a 및 도 25b에 추가로 예시된 바와 같이, 게이트 유전체(845) 및 게이트 전극(673)을 포함하는 게이트 스택이 리세스(2470) 내에 퇴적된다. 대체 게이트 응용들에 적당한 것으로 알려진 임의의 게이트 스택 백필링 프로세스가 수행될 수 있다.
게이트 전극 깊이가 디바이스 층의 깊이보다 아래로 연장되는 트랜지스터들의 경우, 예시적인 트랜지스터 구조체(604)(도 6)의 평면도에서 굵은 일점쇄선들로 나타낸 A-A', B-B' 및 C-C' 평면들을 따른 단면도들을 묘사하는, 도 26a 내지 도 26c, 도 27a 내지 도 27c, 및 도 28a 내지 도 28c에 추가로 예시된 바와 같이 게이트 전극이 (예컨대, 방법들(1701)의 실시 동안) 배면으로부터 노정될 수 있다. 이러한 기술들이, 예를 들어, 본 명세서의 다른 곳에서 기술된 바와 같이, 하나 이상의 소스/드레인 영역의 노정과 추가로 조합될 수 있다.
도 26a 내지 도 26c는 전면 셀 표면 위에 배치된 전면 스택(690)을 추가로 예시하고 있다. 전면 스택(690)은 제한 없이 달라질 수 있는 트랜지스터 구조체 스트레이텀의 일 부분으로서 파선으로 예시되어 있으며, 예를 들어, 임의의 수의 백엔드 인터커넥트 금속화 레벨들을 포함할 수 있다. 호스트 기판(202)은, 예를 들어, 본 명세서의 다른 곳에서 기술된 속성들 중 임의의 것을 가질 수 있다. 도시된 바와 같이, 호스트 기판(202)은, 예를 들어, 열 압착 본딩에 의해 전면 스택(690)의 전면 표면에 조인된다. 도 26a 내지 도 26c에 추가로 예시된 바와 같이, 도너 기판의 적어도 일 부분이 제거되어, 서브-핀 반도체(1810)의 배면 표면(2611)을 노출시킨다. 도너 기판은, 방법들(501)(도 5)과 같은, 그러나 이에 한정되지 않는 임의의 기술에 의해 시닝 및/또는 제거될 수 있다. 방법들(501)에서, 예를 들어, 개재 층은 서브-핀 반도체(1810) 및 필드 격리 유전체(680) 중 하나 이상일 수 있다. 대안적으로, 방법들(501)에 열거된 개재 층은 배면 기판(605)의 최상부 층일 수 있다.
도 27a 내지 도 27c는 게이트 전극(673)의 배면(2712)의 노정 이후의 트랜지스터 구조체(604)를 묘사하고 있다. 게이트 전극(673)의 배면을 노정시키기 위해, 서브-핀 반도체(1810)의 부분들은, 예를 들어, 동작(520)(도 5)에 대해 앞서 기술된 바와 같이, 습식 및/또는 건식 에칭 프로세스로 폴리싱 백되고(예컨대, CMP) 그리고/또는 리세스 에칭될 수 있다. 그러한 에칭 프로세스들은 마스킹될 수 있거나 그렇지 않을 수 있다. 반도체(예컨대, Si)의 에칭 레이트가 유전체보다 더 높은 고도로 선택적인(예컨대, 200 내지 300:1) CMP 슬러리가 이용되는 일부 예시적인 실시예들에서, 디바이스 층(215)의 배면 폴리싱은 게이트 유전체(845)의 노출 시에 정지될 수 있다. 임의의 양의 오버-에칭(오버-폴리싱)이 수행될 수 있다. 일부 실시예들에서, 트랜지스터 구조체 내의 하나 이상의 반도체 보디에 대한 서브-핀 전체가 배면 노정 동작 동안 제거될 수 있다. 도 27a 내지 도 27c에 도시된 예시적인 실시예에서, 소스/드레인 반도체(640)가 노정되기 전에 게이트 전극(673)이 노정되고 소스/드레인 반도체(640)를 노출시키기 전에 노정 프로세스가 정지된다.
일부 실시예들에 있어서, 배면 금속화부가 게이트 전극(673)의 배면 표면 위에 퇴적된다. 예를 들어, 저전력 로직 상태 신호들이 게이트 전극(673)과 접촉하는 배면 금속화부를 통해 IC의 다른 트랜지스터 구조체들로부터 트랜지스터 구조체(604)로 전달될 수 있다. 따라서, 배면 금속화부는 트랜지스터 구조체들 간의 소스/드레인 및 게이트 전극 중 어느 하나 또는 둘 다의 상호접속을 제공할 수 있다. 일부 다른 실시예들에서, 나노와이어 또는 GAA(gate-all-around) 트랜지스터를 형성하기 위해 게이트 전극(673)이 배면으로부터 보강되며, 이 경우 게이트 전극은 사방에서(on all sides) 반도체 보디를 둘러싼다. 그러한 실시예에 있어서, 반도체 디바이스 층(215)의 배면이 노정되고, 배면 게이트 스택이 반도체 디바이스 층(215)의 배면 위에 퇴적되어 게이트 전극(673)과 상호접속된다.
도 28a 내지 도 28c는 배면 게이트 유전체(2845) 및 배면 게이트 전극(2873)을 포함하는 배면 게이트 스택의 퇴적 이후의 트랜지스터 구조체(604)를 추가로 묘사하고 있다. 이 예시적인 실시예에서 도시된 바와 같이, 배면 게이트 스택은 반도체 디바이스 층(215)의 노정된 표면 바로 위에 퇴적된다. 디바이스 층(215)을 노정시키기 위해, 서브-핀 반도체(1810)의 임의의 남아 있는 부분이 (예컨대, 습식 또는 건식 화학적 에칭으로) 선택적으로 에칭될 수 있어, 도 28a 내지 도 28c에 예시된 바와 같이, 게이트 전극(673) 및/또는 필드 격리 유전체(680)의 배면 표면에 대해 반도체 핀의 배면 표면을 리세싱시킬 수 있다. 서브-핀 반도체(1810)가 디바이스 층(215)과 상이한 조성을 갖는 실시예들에 있어서, 리세스 에칭은 디바이스 층(215)에 대해 추가로 선택적이고, 디바이스 층(215)의 노출 시에 사실상 정지될 수 있다. 서브-핀 반도체(1810)가 디바이스 층(215)과 동일한 조성을 갖는(예컨대, 둘 다가 디바이스 층으로부터 패터닝된 핀의 실리콘인) 실시예들에 있어서, 리세스 에칭은 미리 결정된 고정된 지속기간을 가질 수 있거나 불순물 도펀트 계면에서 정지될 수 있다.
배면 게이트 유전체(2845)는 노정된 디바이스 층(215) 위에 또는 그 상에 퇴적된다. 배면 게이트 유전체(2845)는 트랜지스터 반도체 영역들의 배면 위에 퇴적된 비-네이티브 재료의 다른 예이다. 배면 게이트 유전체(2845)는 전계 효과 트랜지스터들에 적당한 것으로 알려진 임의의 유전체 재료일 수 있다. 일부 예시적인 실시예들에서, 배면 게이트 유전체는 게이트 유전체(845)에 대해 본 명세서의 다른 곳에서 기술된 재료들 중 임의의 것이며, 동일한 재료일 수 있다.
배면 게이트 유전체(2845) 위에 그리고/또는 게이트 전극(673)의 노정된 표면 바로 위에 퇴적될 수 있는 배면 게이트 전극(2873)은 트랜지스터 반도체 영역들의 배면 위에 퇴적되는 비-네이티브 재료의 다른 예이다. 배면 게이트 전극(2873)은 전계 효과 트랜지스터들을 게이팅하기에 적당한 것으로 알려진 임의의 도핑된 반도체 또는 금속일 수 있다. 일부 예시적인 실시예들에서, 배면 게이트 전극(2873)은 게이트 전극(673)에 대해 본 명세서의 다른 곳에서 기술된 재료들 중 임의의 것이며, 동일한 재료일 수 있다. 일부 나노와이어 트랜지스터 실시예들에 있어서, 배면 게이트 전극(2873)은 배면 게이트 유전체(2845) 위에 퇴적되고 게이트 전극(673)의 주변 배면 표면과 함께 (예컨대, CMP에 의해) 평탄화될 수 있다. 일부 실시예들에서, 후속 배면 금속화 층(묘사되지 않음)이 게이트 전극(673)과 배면 게이트 전극(2873) 및/또는 다른 트랜지스터 구조체들 내에 위치된 다른 IC 노드들 사이의 인터커넥트로서 게이트 전극(673) 및 배면 게이트 전극(2873)과 직접 접촉하게 퇴적된다. 게이트 전극들(2873 및 673)이 동일한 전위(electrical potential)에 함께 결속되면, FET의 채널 영역은 완전히 공핍될 수 있다.
대안의 실시예들에서, 전면 게이트 전극은 배면 게이트 전극과 전기적으로 독립적이다. 그러한 독립적 배면 게이트 전극은, 각각이 미리 결정된 트랜지스터 문턱 전압(Vt)과 연관된, 복수의 미리 결정된 전압 레벨들 중 하나로 제어가능하다. 상이한 문턱 전압들을 설정할 수 있음으로써, 트랜지스터는 다중 상태 디바이스(multi-state device)(즉, 온/오프보다 더 많은 상태들을 가짐)가 된다. 일부 그러한 실시예들에서, 배면 게이트 전극의 전위는 (전면) 게이트 전극과도 역시 접촉하지 않는 배면 인터커넥트 금속화부를 통해 제어된다. 마찬가지로, 전면 게이트 전극은, 예를 들어, 전면 스택 내에 배치된 전면 인터커넥트 금속화부에 의해 제어될 수 있으며, 그로써 4 단자 디바이스를 구현할 수 있다.
그러한 더블 게이트(double-gate) 트랜지스터 구조체 아키텍처는 방법들(1701)에 따라 용이하게 제조될 수 있다. 예를 들어, 도 18a 내지 도 24a에 예시된 전면 프로세싱을 추가로 참조하면, 노출된 필드 격리 유전체(680)를 도 24a에 예시된 게이트 맨드릴 제거 이후에 리세싱하는 것이 스킵될 수 있으며, 그로써 리세스(2470) 내의 서브-핀 반도체(1810)의 임의의 노출을 피할 수 있다. 그러한 실시예들에서, 게이트 전극(673)은 그러면 도 25a에 도시된 방식으로 서브-핀 반도체(1810)의 측벽들을 따라 연장되지 않을 것이다. 그 대신에, 게이트 전극(673)의 깊이는 디바이스 층(215)과 서브-핀 반도체(1810)의 계면과 실질적으로 평면일 것이다. 서브-핀 반도체(1810)는 이어서 게이트 전극(673)의 배면을 노출시키지 않고 미리 결정된 양만큼 선택적으로 리세싱되거나 폴리싱 백될 수 있다. 예를 들어, 도 28d, 도 28e, 및 도 28f에 추가로 도시된 바와 같이, 서브-핀 반도체(1810)는 필드 격리 유전체(680)의 배면으로부터 선택적으로 리세싱되어 있다. 결과적인 배면 리세스는 배면 게이트 스택(게이트 유전체(2845) 및 게이트 전극(2873))으로 백필링되어 있다. 배면 게이트 전극(2873)과 직접 접촉하게 퇴적된 후속 배면 금속화 층(묘사되지 않음)은 그러면 게이트 전극(673)으로부터 전기적으로 격리될 것이다.
일부 실시예들에서, 트랜지스터 게이트 맨드릴의 배면이 노정된다. 그러한 실시예들에 있어서, 게이트 맨드릴은, 예를 들어, 임의의 공지된 기술들을 사용하여, 전면 트랜지스터 프로세싱으로 제조될 수 있다. 맨드릴은 이어서 차후에 노출되고 배면 프로세싱 동안 영구 게이트 전극으로 대체될 수 있다. 따라서, 배면 프로세싱의 수행이, 예를 들어, 전면 인터커넥트 금속화 레벨들 및 층간 유전체(ILD)가 형성된 후까지, 하나 이상의 트랜지스터 디바이스 영역의 형성을 지연시키도록 전면 프로세싱 동작들과 관련하여 스테이징될(staged) 수 있다. 보다 높은 온도의 프로세싱이 따라서 온도에 민감한 프로세싱 이전에 스테이징될 수 있어, 트랜지스터 구조체의 열적 버짓(thermal budget)을 잠재적으로 증가시킬 수 있다.
게이트 맨드릴 깊이가 디바이스 층의 깊이보다 아래로 연장되는 트랜지스터들의 경우, 예시적인 트랜지스터 구조체(604)(도 6)의 평면도에서 굵은 일점쇄선들로 나타낸 A-A', B-B' 및 C-C' 평면들을 따른 단면도들을 묘사하는, 도 29a 내지 도 29c, 도 30a 내지 도 30c, 및 도 31a 내지 도 31c에 추가로 예시된 바와 같이 게이트 맨드릴이 (예컨대, 방법들(1701)의 실시 동안) 배면으로부터 노정될 수 있다. 도 29a 내지 도 29c에 예시된 트랜지스터 구조체들은 도 27a 내지 도 27c에 예시된 트랜지스터 구조체들과 실질적으로 동일하다. 따라서, 도 29a 내지 도 29c에 예시된 트랜지스터 구조체들은, 게이트 전극(673) 및/또는 게이트 유전체(845)가 차후에 세컨더리 맨드릴로서 대체되어야 한다는 점을 제외하고는, 실질적으로 도 18a 내지 도 25a에 대해 기술된 바와 같이 전면 프로세싱으로 제조될 수 있다. 이에 따라, 게이트 전극(673) 및/또는 게이트 유전체(845)는 반도체 디바이스 층(215)에 우선적으로 에칭하도록 선택된 조성들을 가질 수 있다. 예를 들어, 게이트 전극(673)은 희생 게이트 재료(2173)(예컨대, 폴리실리콘)와 동일한 조성을 가질 수 있으며 여기서 반도체 디바이스 층(215)이 실리콘 이외의 것(예컨대, SiGe, III-V, 또는 III-N)이다. 대안적으로, 반도체 디바이스 층(215)이 실리콘인 경우, 게이트 전극(673)은, SiGe 또는 Ge와 같은, 그러나 이에 한정되지 않는 다른 다결정질 반도체일 수 있다. 게이트 유전체(845)는, 또한 희생적인 경우, 예를 들어, 실리콘 이산화물일 수 있다. 게이트 유전체(845)는, 또한 희생적이지는 않은 경우, 예를 들어, 앞서 기술된 것들 중 임의의 것과 같은, 하이-k 재료일 수 있다.
도 29a 내지 도 29c는 (희생) 게이트 전극(673)의 배면(2912)의 노정 이후의 트랜지스터 구조체(604)를 묘사하고 있다. 서브-핀 반도체(1810)의 부분들은, 예를 들어, 동작(520)(도 5)에 대해 앞서 기술된 바와 같이, 습식 및/또는 건식 에칭 프로세스로 폴리싱 백되고(예컨대, CMP) 그리고/또는 리세스 에칭될 수 있다. 반도체(예컨대, Si)의 에칭 레이트가 유전체보다 더 높은 고도로 선택적인(예컨대, 200 내지 300:1) CMP 슬러리가 이용되는 일부 예시적인 실시예들에서, 배면 폴리싱은 (희생) 게이트 유전체(845)의 노출 시에 정지될 수 있다. 건식 또는 습식 반도체 에칭이 수행되는 일부 대안의 실시예들에서, 게이트 유전체(845)의 노출 시에 에칭이 정지될 수 있다. 임의의 양의 오버-에칭(오버-폴리싱)이 수행될 수 있다. 일부 실시예들에서, 트랜지스터 구조체 내의 하나 이상의 반도체 보디에 대한 서브-핀 전체가 배면 노정 동작 동안 제거된다. 도시된 예시적인 실시예에서, 소스/드레인 반도체(640)가 노정되기 전에 게이트 전극(673)이 노정되고 소스/드레인 반도체(640)를 노출시키기 전에 노정 프로세스가 정지될 수 있다.
게이트 전극(673)이 이어서 선택적 에칭 프로세스로 제거되어, 도 30a 내지 도 30c에 예시된 보이드(3040)를 형성한다. (희생) 게이트 전극(673)을 에칭하는 것으로 알려진 임의의 에칭 프로세스가 이용될 수 있다. 예를 들어, 폴리실리콘 에칭제, SiGe 에칭제, 또는 Ge 에칭제는 게이트 전극(673)을 등방성으로 제거하는 데 이용될 수 있다. 제거 이후에, 반도체 디바이스 층(215)의 노출된 표면은 이어서 영구 게이트 전극 스택으로 커버될 수 있다. 도 31a 내지 도 31c에 추가로 도시된 바와 같이, 배면 게이트 스택은 반도체 디바이스 층(215)의 노정된 표면 바로 위에 퇴적된다. 디바이스 층(215)을 완전히 노정시키기 위해, 서브-핀 반도체(1810)의 임의의 남아 있는 부분이 (예컨대, 습식 또는 건식 화학적 에칭으로) 선택적으로 에칭될 수 있어, 필드 격리 유전체(680)의 배면 표면에 대해 반도체 핀의 배면 표면을 리세싱시킬 수 있다. 서브-핀 반도체(1810)가 디바이스 층(215)과 상이한 조성을 갖는 실시예들에 있어서, 리세스 에칭은 디바이스 층(215)에 대해 추가로 선택적일 수 있어, 디바이스 층(215)의 노출 시에 사실상 정지할 수 있다. 서브-핀 반도체(1810)가 디바이스 층(215)과 동일한 조성을 갖는(예컨대, 둘 다가 디바이스 층으로부터 패터닝된 핀의 실리콘인) 실시예들에 있어서, 리세스 에칭은 미리 결정된 고정된 지속기간을 가질 수 있다. 배면 게이트 유전체(2845) 및 배면 게이트 전극(2873)이 이어서, 실질적으로 앞서 기술된 바와 같이, 노정된 디바이스 층(215) 위에 또는 그 상에 퇴적된다.
특히, 동일한 게이트 스택 재료들이 전면 및 배면 게이트 스택들 둘 다에 사용되는 경우에도, 다양한 구조적 피처들은 오로지 전면으로부터만 제조된 나노와이어 트랜지스터 구조체를, 본 명세서에서의 일부 실시예들에 따른, 배면 프로세싱으로 제조된 나노와이어 트랜지스터 구조체들과 구별해줄 수 있다. 예를 들어, 전면 게이트 유전체(845)에 의해 접촉된 채널 영역을 넘어 연장되는 디바이스 층(215)의 부분들에 걸친 배면 게이트 유전체(2845)의 존재는 게이트 스택의 전면 패터닝을 위해 이용되는 구조체들 이외의 구조체들에 자기 정렬되는 배면 게이트 스택 퇴적 및 패터닝 프로세스를 나타낸다. 마찬가지로, 전면 게이트 전극(673)에 대한 배면 게이트 전극(2873)의 범위 또는 위치의 차이가 배면 제조 프로세스를 나타낸다. 예를 들어, 도 28a 및 도 31a 둘 다에 도시된 바와 같이, 배면 게이트 전극(2873)은 게이트 전극(673)의 종방향 길이보다는 더 크지만, 리세스가 반도체 보디에 자기 정렬될 때 반도체 디바이스 층(215)의 종방향 길이인 핀 길이(L f )와 대략 동일하거나 그보다 단지 약간 더 작은 배면 표면 반도체 디바이스 층(215)의 종방향 길이를 연장시킨다.
디바이스 스트레이텀의 노정된 부분의 배면 프로세싱은 전면 제조 프로세스들 동안 형성된 다른 트랜지스터 구조체들의 디프로세싱 및/또는 대체를 포함할 수 있다. 그러한 디프로세싱 동안, 전면 프로세싱 동안 퇴적된 하나 이상의 재료 또는 형성된 구조체들은, 그러한 재료들 및/또는 임시 구조체들 또는 맨드릴들이 디바이스 제조에서 더 이상 필요하지 않고, 그리고/또는 디바이스의 컴포넌트로서 그들을 유지하는 것이 디바이스 동작에 비-최적(non-optimal)인 후에는, 배면 프로세싱 동안 제거될 수 있다. 예를 들어, 트랜지스터 피처들의 자기 정렬을 용이하게 하기 위해 그리고/또는 인접 피처들 사이의 전기적 단락들을 방지하기 위해 전면 트랜지스터 프로세싱 동안 측벽 스페이서 유전체들이 종종 이용된다. 그렇지만 그러한 측벽 스페이서 유전체들은 디바이스 동작에 비-최적일 수 있으며, 예를 들어, 기생 커패시턴스들에 기여할 수 있다. 배면 디프로세싱은 따라서 차후에 그러한 스페이서 유전체를 디바이스 구조체로부터 제거하고 디바이스 동작을 개선시킬 수 있다. 일단 제거되면, 스페이서 유전체는 디바이스 동작에 보다 유리한 다른 재료로 대체될 수 있거나, 스페이서 유전체가 제거된 보이드가 트랜지스터 스트레이텀 내에 아티팩트로서 보유될 수 있다. 일부 유리한 실시예들에서, 전면 프로세싱에서 이용되는 스페이서 유전체는 배면 프로세싱 동안 스페이서 유전체의 상대 유전율 미만의 상대 유전율을 갖는 다른 유전체로 대체된다. 종종, 로우-k 재료들은, 플라스마 에칭과 같은, 후속 프로세싱에의 노출 시에 손상을 입을 수 있다. 이에 따라, 보다 하이-k 재료(higher-k material)가 전면 제조 동안 스페이서 유전체로서 유리할 수 있다. 그렇지만, 이러한 보다 하이-k 재료는, 트랜지스터 스트레이텀에 보유되는 경우, 동작 동안 디바이스의 기생 커패시턴스를 증가시킬 것이다. 일부 실시예들에 따른 배면 노정 이후에, 보다 하이-k 재료가 로우-k 재료로 대체된다. 백필링된 로우-k 재료는 이어서 프런트엔드 프로세싱(frontend-processing)에의 노출과 연관된 임의의 손상을 입지 않는다.
도 32는 일부 실시예들에 따른, 측벽 스페이서 유전체의 제거를 포함하는 배면 프로세싱 방법들(3201)을 예시하는 흐름 다이어그램이다. 방법들(3201)은 두께가 수백 나노미터 이하일 수 있는 디바이스(예컨대, 트랜지스터 구조체) 스트레이텀의 배면 프로세싱을 추가로 예시하고 있다. 방법들(3201)은 입력(3205)으로서 디바이스 층을 포함하는 도너-호스트 기판 어셈블리로 시작된다. 도너 기판은 개재 층 및 캐리어 층과 같은, 그러나 이에 한정되지 않는 앞서 기술된 피처들 중 하나 이상을 가질 수 있다. 그렇지만 특히, 캐리어 층 및/또는 개재 층은 방법들(3201)을 수행하는 데 요구되지 않는다. 동작(3210)에서, 디바이스 층 또는 개재 층의 배면이 배면 노정 프로세스 동안 노출된다. 일부 실시예들에서, 동작(3210)에서 수행되는 배면 노정 프로세스는 방법들(501)(도 5)의 동작들 중 하나 이상을 포함한다. 배면 노정 프로세스는, 예를 들어, 도너 기판(예컨대, 캐리어 층)의 적어도 일 부분을 제거함으로써 디바이스 층 또는 개재 층을 노정시킬 수 있다.
도 33a 내지 도 33c, 도 34a 내지 도 34c, 도 35a 내지 도 35c, 및 도 36a 내지 도 36c는 예시적인 트랜지스터 구조체(604)(도 6)의 평면도에서 굵은 일점쇄선들로 나타낸 A-A', B-B' 및 C-C' 평면들을 따른 단면도들을 묘사하고 있다. 도 33a 내지 도 33c에 예시된 트랜지스터 구조체들은 반도체 보디들(610)의 배면(1012)을 노출시키는 배면 노정 프로세스 이후의 도 10a 내지 도 10c에 예시된 트랜지스터 구조체들과 실질적으로 동일하다. 일부 실시예들에서, 도 33a 내지 도 33c에 예시된 트랜지스터 구조체들은 finFET를 제조하기에 적당한 것으로 알려진 임의의 전면 프로세싱으로 제조될 수 있다. 일부 실시예들에서, 반도체 보디들(610)이 임의의 공지된 기술에 의해 일단 형성되면, 전면 프로세싱이 도 20a 내지 도 25a와 관련하여 앞서 기술된 바와 같이 진행된다.
도 33a 내지 도 33c는 일부 예시적인 실시예들 대해 유전체 측벽 스페이서가 발견될 수 있는 위치들을 추가로 묘사하고 있다. 도 33a에서, 스페이서 유전체(671)는 게이트 전극(673)의 횡방향 단부에 배치된다. 그러한 측벽 스페이서는 (희생) 게이트 전극이 완전히 패터닝된 후에 스페이서 유전체가 퇴적되는 일 실시예에서 형성될 수 있다. 예를 들어, 희생 게이트 재료(2173)에서의 단부들이 패터닝된 후에 스페이서 유전체가 퇴적되는 경우(도 21a, 도 21b). 대안적으로, 측벽 스페이서 유전체가 그러한 패터닝 이전에 퇴적되는 경우, 스페이서 유전체(671)는 도 33b에 도시된 게이트 전극(673)의 종방향 측벽들 상에만 존재할 수 있다. 스페이서 유전체는 트랜지스터 채널과 소스/드레인 영역들 사이의 경계를 구획하는 게이트 전극의 측벽을 따라 자기 정렬된 스페이서를 형성할 목적으로 퇴적되었을 수 있다. 그렇지만, 반도체 보디에서의 비-평면성으로 인해, 자기 정렬된 스페이서가 또한 전면 프로세싱의 아티팩트로서 반도체 보디의 하나 이상의 측벽을 따라 형성될 수 있다. 일 예로서, 도 33c는 반도체 보디(610)의 측벽을 따라 추가로 배치된 스페이서 유전체(671)를 예시하고 있다.
도 34a 내지 도 34c는 배면 노정 프로세스가 어떻게 계속하여 개재 층을 완전히 제거하고 반도체 보디들(610)의 배면을 노출시킬 수 있는지를 추가로 예시하고 있다. 특히, 그러한 제거는 배면의 부분들만이 노정되도록 마스킹된 프로세스들 및/또는 다른 선택적 기술들로 있을 수 있다. 예를 들어, 도 34a 내지 도 34c에 도시된 구조체들에 도달하기 위해, 반도체 보디들(610)의 (서브-핀) 부분을 통한 배면 에칭 또는 CMP 폴리싱이 미리 결정된 시간 동안 수행될 수 있거나, 소스/드레인 반도체(640), 스페이서 유전체(671), 게이트 유전체(845) , 게이트 전극(673) 중 하나 이상의 검출 시에 종료될 수 있다. 도 34a 내지 도 34c에 도시된 바와 같이, 디바이스 층의 노정은 또한 게이트 전극(673)과 소스/드레인 반도체(640) 및/또는 소스/드레인 금속화부(650) 사이에 배치된 스페이서 유전체(671)를 노정시킨다.
도 32로 돌아가서, 방법들(3201)은 동작(3220)에서 노출된 스페이서 유전체의 적어도 일 부분을 에칭하는 것으로 진행한다. 이상적으로는, 스페이서 유전체 에칭은 타깃팅된 유전체 재료(targeted dielectric material)에 대해 고도로 선택적이며, 배면에서 역시 노출된 주변 반도체, 유전체 및/또는 금속화부에 크게 영향을 미치지는 않는다. 일부 실시예들에서, 유전체 스페이서는 등방성 에칭(예컨대, 습식 화학적 에칭 또는 플라스마 에칭)으로 제거된다. 예를 들어, 습식 화학적 에칭은 실리콘 질화물(SiN), 탄소 도핑된 실리콘(SiC), 또는 탄소 도핑된 실리콘 질화물(SiCN) 중 하나 이상을 포함하는 스페이서 유전체인, 스페이서 유전체를 등방성으로 제거할 수 있다. 도 35a 내지 도 35c에 도시된 예에서, 스페이서 유전체(671)의 제거는 게이트 전극(673) 및 게이트 유전체(845)를 포함하는 게이트 스택에 대해 선택적이며, 스페이서 리세스들(3512)을 형성한다.
동작(3220)에서 도 32를 계속하면, 유전체 스페이서를 디프로세싱하는 것으로부터 형성된 리세스들은 다른 재료(예컨대, 로우-k 유전체)로 백필링될 수 있거나, 대안적으로 하나 이상의 에어 갭 또는 보이드를 트랜지스터 스트레이텀에 혼입시키기 위해 임의의 적당한 유전체 재료로 폐색될(occluded) 수 있다. 일부 유리한 실시예들에서, 동작(3230)에서 퇴적된 유전체 재료는 동작(3220)에서 제거된 유전체 재료보다 더 낮은 상대 유전율을 갖는다. 일부 그러한 실시예들에서, 동작(3230)에서 퇴적된 유전체 재료는 4.5 미만, 바람직하게는 3.9 미만, 그리고 보다 바람직하게는 3.5 미만의 상대 유전율을 갖는다. 보이드들이 폐색되어야 하는 일부 실시예들에 있어서, 유전체 재료는 물리적 기상 퇴적(스퍼터링 퇴적) 또는 일부 화학적 기상 퇴적과 같은, 그러나 이에 한정되지 않는 임의의 비-컨포멀 퇴적(nonconformal deposition) 기술로 퇴적될 수 있다. 충분히 높은 종횡비들을 갖는 보이드들은 이어서 비-컨포멀 유전체 재료에 의해 실링될(sealed) 것이다.
도 36a 내지 도 36c에 예시된 예에서, 배면 유전체(3671)는 스페이서 리세스들(3512)(도 35a 내지 도 35c)를 백필링한다. 배면 유전체(3671)는 낮은 상대 유전율(예컨대, 약 4.5 미만)을 갖는 것으로 알려진 임의의 재료일 수 있다. 예시적인 재료들은 SiOC, SiOCH, HSQ, 또는 MSQ를 포함한다. 퇴적 기술은 화학적 기상 퇴적(CVD) 및 스핀-온(spin-on) 프로세스들과 같은, 그러나 이에 한정되지 않는 리세스를 선택된 재료로 백필링하기에 적당한 것으로 알려진 임의의 것일 수 있다. 도 36a 내지 도 36c에 예시된 예에서, 배면 유전체(3671)는 또한 반도체 보디들(610) 및 소스/드레인 반도체(640)의 배면 표면들을 커버한다. 원하는 경우, 배면 유전체(3671)가 차후에 반도체 보디들(610)의 배면 표면과 함께 평탄화될 수 있다.
도 37a 내지 도 37c에 예시된 다른 예에서, 배면 유전체(3671)는 고 종횡비 스페이서 리세스들(3512)(도 35a 내지 도 35c)을 백필링하기에 불충분한 컨포멀성(conformality)을 갖지만, 리세스들의 개구부를 폐색하여 보이드들(3771)을 형성한다. 보이드들(3771)은 이어서 트랜지스터 구조체(604)의 구조적 피처로서 영구적으로 보유될 수 있다. 방법들(3201)(도 32)은 이어서, 게이트 전극 및/또는 반도체 보디와 같은, 하나 이상의 트랜지스터 구조체를 둘러싸는 로우-k 스페이서 및/또는 에어 갭을 갖는 디바이스 구조체들을 포함하는 출력(3240)으로 실질적으로 완료된다.
임의의 전면 디바이스 구조체들은 유전체 스페이서 대체와 관련하여 실질적으로 앞서 기술된 바와 같이 제거 및/또는 대체될 수 있다. 디바이스 제조 흐름에서의 어디에서 배면 프로세싱이 수행되는지에 따라, 디바이스 층(예컨대, 트랜지스터 채널 영역) 또는 단자(예컨대, 트랜지스터 게이트 전극 또는 트랜지스터 소스/드레인 반도체 및/또는 금속화부)의 임의의 부분에 대한 희생 플레이스홀더는 배면 프로세싱 동안 노출되고, 주변 구조체들로부터 선택적으로 적어도 부분적으로 제거되며, 적당한 대체 재료로 백필링될 수 있다. 일부 실시예들에서, 예를 들어, 희생 디바이스 단자 재료(예컨대, 임의의 적당한 유전체)는 배면 프로세싱 동안의 그의 후속하는 선택적 제거를 용이하게 하도록 전면 프로세싱 동안 형성될 수 있다. 일단 제거되면, 단자 반도체(예컨대, 트랜지스터 소스/드레인 반도체) 및/또는 금속화부(예컨대, 트랜지스터 소스/드레인 콘택트 금속화부)가 결과적인 리세스에 퇴적될 수 있다. 전면 디바이스 프로세싱은 이어서 다양한 구조체들이 배면 프로세싱 동안의 그들의 후속 노출을 용이하게 하도록 제조되는 패러다임을 따를 수 있다. 예를 들어, 전면 프로세싱 동안, 배면으로부터 제거되어야 하는 희생 구조체의 깊이(z-높이)는, 희생 구조체가 배면 노정 프로세스 동안 보다 일찍 노출되고 이어서 선택적으로 대체될 수 있도록, 배면을 통해 제거되어서는 안되는 비-희생 구조체보다 더 깊게 만들어질 수 있다.
따라서, 본 명세서의 다른 곳에서 기술된 전면 구조체들(예컨대, 트랜지스터 게이트 전극, 소스/드레인 콘택트 금속화부 등) 중 임의의 것이 희생적일 수 있고 궁극적으로 배면 프로세싱 동안 대체될 수 있다. 그렇지만, 전면 프로세싱 동안 제조된 다양한 구조체들이 배면 프로세싱 동안의 구조체들의 후속 노출을 용이하게 하기 위해 희생적일 필요는 없다. 전면 프로세싱 동안, 배면을 통해 전기적으로 접촉되어야 하는 비-희생 구조체(예컨대, 소스 또는 드레인 반도체, 게이트 전극 또는 소스/드레인 콘택트 금속화부)의 깊이(z-높이)는 배면을 통해 접촉되어서는 안되는 다른 비-희생 구조체(예컨대, 소스 또는 드레인 반도체, 게이트 전극 또는 소스/드레인 콘택트 금속화부)보다 더 깊게 만들어질 수 있다. 배면 노정 프로세스 동안, 깊은 구조체가 보다 얕은 구조체보다 먼저 노출된다. 따라서, 본 명세서의 다른 곳에서 기술된 전면 구조체들(예컨대, 트랜지스터 게이트 전극, 소스/드레인 반도체 또는 콘택트 금속화부 등) 중 임의의 것이 희생적이고 궁극적으로 배면 프로세싱 동안 대체될 수 있거나, 비-희생적이고 궁극적으로 배면 프로세싱 동안 접촉될 수 있다.
특히, 앞서 기술된 배면 노정 기술들 및 디바이스 아키텍처들 중 임의의 것이 웨이퍼 영역 전체에 걸쳐 전역적으로, 또는 웨이퍼 상의 영역들의 서브세트에 대해 선택적으로 구현될 수 있다. 일부 실시예들에서, 비-평면 전력 트랜지스터 구조체들의 영역들을 비-평면 로직 트랜지스터 구조체들의 영역들에 대해 선택적으로 노정시키기 위해 또는 그 반대를 위해 마스킹된 노정 기술들이 이용될 수 있다. 게다가, 선택적 노정 프로세싱은 단일 디바이스 구조체 내에서(예컨대, 인터-셀 기반으로) 있을 수 있거나, 다수의 디바이스 구조체들에 걸쳐(예컨대,: 인트라-셀 기반으로) 있을 수 있거나, 또는 임의적인 영역 기반일 수 있다. 배면 노정 프로세스의 디바이스-레벨 선택도는, 예를 들어, 앞서 기술된 바와 같이, 호스트-도너 기판 아키텍처들의 영구 본딩 및 강성에 의해 용이하게 된다. 배면 노정 프로세스의 디바이스-레벨 선택도는 또한, 예를 들어, 또한 앞서 기술된 바와 같이, 고도로 선택적인 노정 기술들의 이용에 의해 용이하게 된다. 그러한 선택적 노정 프로세싱은 로직 트랜지스터들과 전력 트랜지스터들 간의, 또는 임의의 다른 부류의 트랜지스터들(예컨대, RF 및 로직, 메모리 액세스 트랜지스터들 및 로직, 평면 트랜지스터들 및 비-평면 트랜지스터들 등) 간의 차별화를 제공할 수 있다. 선택적 노정 기술들을 추가로 예시하는 예시적인 실시예들은 앞서 소개된 양면 트랜지스터 아키텍처들 중 일부와 관련하여 이하에서 기술된다. 이러한 동일한 기술들이 제조 기판(예컨대, 웨이퍼)의 다른 영역들에 대해 선택적으로 일부 영역들 내에 스택킹된 전면/배면 디바이스들을 제조하는 데 이와 유사하게 적용될 수 있다.
도 38a는 일부 실시예들에 따른, 배면 노정 방법들(3801)을 예시하는 흐름 다이어그램이다. 방법들(3801)은, 예를 들어, 배면 프로세싱을 위한 디바이스 층 또는 디바이스 영역을 선택적으로 노정시키기 위해 도너-호스트 기판 어셈블리의 캐리어 층의 적어도 일 부분, 개재 층(존재하는 경우), 및/또는 디바이스 층의 일 부분을 제거하는 데 이용될 수 있다. 디바이스 영역은 반도체, 금속, 또는 유전체와 같은 임의의 적당한 재료일 수 있다. 본 명세서의 다른 곳에서 기술되는 바와 같이, 디바이스 영역의 노정은 디바이스 영역 또는 그 일 부분 등을 제거하기 위한 배면 액세스를 위해 디바이스 영역에 대한 배면 접촉을 제공할 수 있다.
도 38a에 도시된 바와 같이, 방법들(3801)은 동작(3805)에서 도너-호스트 기판 어셈블리의 입력으로 시작된다. 일부 실시예들에서, 동작(3805)에서 수용된 도너-호스트 기판 어셈블리는 도너-호스트 기판 어셈블리(203)(도 3b를 참조)이다. 그렇지만, 동작(3805)에서 수용된 도너-호스트 기판 어셈블리는 본 명세서에서 논의된 임의의 적당한 도너-호스트 기판 어셈블리일 수 있다.
도너-호스트 기판 어셈블리는 임의의 적당한 구조체들을 포함할 수 있다. 일 실시예에서, 방법들(3801)은 집적 회로를 제조하기 위한 기술을 제공하고, 도너-호스트 기판 어셈블리는 배면 층 위에 전면 디바이스 층(예컨대, 반도체 디바이스 층)을 갖는 기판을 포함한다. 디바이스 층은 제1 디바이스의 제1 디바이스 영역 및 제2 디바이스의 제2 디바이스 영역을 포함한다. 제1 및/또는 제2 디바이스 영역들은 채널 반도체, 소스/드레인 반도체, 소스/드레인 금속, 게이트 금속, 유전체 층 또는 재료, 또는 이와 유사한 것과 같은 임의의 반도체, 금속, 또는 유전체 재료들 또는 구조체들일 수 있다. 제1 디바이스와 제2 디바이스는 동일한 타입의 디바이스들일 수 있거나 그것들이 상이할 수 있다. 제1 및 제2 디바이스들 사이의 그러한 차이들은 기능적, 구조적, 또는 둘 다일 수 있다. 예를 들어, 제1 및/또는 제2 디바이스들은 로직 트랜지스터들, 메모리 트랜지스터들, 전력 트랜지스터들, n-타입 트랜지스터들, p-타입 트랜지스터들, 평면 트랜지스터들, 비-평면 트랜지스터들, 또는 이와 유사한 것의 임의의 조합일 수 있다. 게다가, 제1 디바이스 및 제2 디바이스는 (예컨대, 인트라-셀 배면 노정 차별화가 많은 동일한 셀들 각각에 대해 동일하도록) 집적 회로의 동일한 아키텍처 셀에 있을 수 있거나, 그것들은 (예컨대, 상이한 셀들 간에 인터-셀 배면 노정 차별화가 일어나도록) 집적 회로의 상이한 셀들에 있을 수 있다. 또한, 제1 디바이스의 제1 디바이스 영역과 제2 디바이스의 제2 디바이스 영역은 동일할 수 있거나, 그것들이 상이할 수 있다. 예를 들어, 제1 및/또는 제2 디바이스 영역들은 채널 반도체, 소스/드레인 반도체, 소스/드레인 금속, 게이트 금속, 유전체 층 또는 재료, 또는 이와 유사한 것의 임의의 조합일 수 있다.
방법들(3801)에서, 제1 디바이스 영역의 배면이 앞서 언급된 배면 층(들)의 적어도 부분 두께를 제거함으로써 제2 디바이스 영역에 대해 선택적으로 노정된다. 그러한 선택적 노정은 유리하게도 제2 디바이스 영역을 추가 프로세싱에 노정시키지 않으면서(즉, 제2 디바이스 영역을 추가 프로세싱으로부터 보호하면서) 배면을 통해 제1 디바이스 영역에의 액세스를 제공할 수 있다. 예를 들어, 추가 프로세싱은 그로써 제2 디바이스 영역이 아니라 제1 디바이스 영역에 선택적으로 적용될 수 있다. 제1 디바이스 영역의 배면의 선택적인 배면 노정은 마스킹된 노정 기술들, 블랭킷 노정 기술들, 또는 둘 다와 같은 임의의 적당한 기술 또는 기술들을 사용하여 제공될 수 있다.
일 실시예에서, 패터닝된 마스크가 제2 디바이스 영역의 배면을 보호하도록 패터닝된 마스크는 배면 층 위에 형성된다. 제2 디바이스 영역이 패터닝된 마스크에 의해 보호되면서 제1 디바이스 영역을 노출시키기 위해 배면 층의 비마스킹된 부분에서 리세스가 에칭된다. 배면 층의 제거된 부분은 개재 층 및/또는 디바이스 층의 일 부분일 수 있다. 그러한 기술들은 도 38b 및 도 39 내지 도 45와 관련하여 본 명세서에서 추가로 논의된다.
일 실시예에서, 전면 반도체 디바이스 층의 배면을 노정시키기 위해 배면 층의 완전 배면 제거(full back-side removal)가 수행된다. 패터닝된 유전체 하드마스크 층이 제2 디바이스 영역의 배면을 보호하도록 패터닝된 유전체 하드마스크 층이 전면 반도체 디바이스 층의 배면 층 위에 형성된다. 제2 디바이스 영역이 패터닝된 유전체 하드마스크 층에 의해 보호되면서 제1 디바이스 영역을 노출시키기 위해 전면 반도체 디바이스 층의 비마스킹된 부분들에서 전면 반도체 디바이스 층의 적어도 부분 두께에서 리세스가 에칭된다. 그러한 기술들에서, 패터닝된 유전체 하드마스크 층은 디바이스들 사이에 격리 유전체를 제공하기 위해 프로세싱 이후에 남아 있을 수 있다. 예를 들어, 패터닝된 유전체 하드마스크 층은 산화물 또는 질화물 또는 이와 유사한 것일 수 있다. 그러한 기술들은 도 38c 및 도 46 내지 도 54와 관련하여 본 명세서에서 논의된다.
일 실시예에서, 배면 층의 부분 두께는 제1 디바이스 영역의 배면을 노정시키기 위해 제1 디바이스의 제1 디바이스 영역 및 제2 디바이스의 제2 디바이스 영역 둘 다에 걸쳐 제거된다. 예를 들어, 집적 회로에 대해 블랭킷 노정이 제공될 때 제1 디바이스 영역이 제2 디바이스 영역에 대해 선택적으로 노정되도록 전면 반도체 디바이스 층의 제1 디바이스의 제1 디바이스 영역과 제2 디바이스의 제2 디바이스 영역은 구조적 차이를 가질 수 있다. 그러한 기술들은 본 명세서에서 논의된 임의의 동작들 또는 구조체들을 포함할 수 있다. 예를 들어, 도 17 및 도 24 내지 도 34와 관련하여 앞서 기술된 바와 같은, 게이트 전극의 구조적 피처 차별화가 디바이스 스트레이텀의 배면으로부터 게이트 전극들의 서브세트를 선택적으로 노정시키는 데 이용될 수 있다. 예를 들어, 블랭킷 노정(예컨대, 평면 프로세싱) 시에, 제1 게이트 전극은 노출되는 반면 제2 게이트 전극은 그렇지 않도록, 제1 비-평면 디바이스의 제1 게이트 전극(예컨대, 제1 디바이스 영역)이 제2 비-평면 디바이스의 게이트 전극(예컨대, 제2 디바이스 영역)보다 디바이스 스트레이텀 내로 또는 디바이스 스트레이텀을 통해 더 깊게 연장될 수 있다.
도 38a에 도시된 바와 같이, 방법들(3801)은 수용된 도너-호스트 기판 어셈블리에 대한 배면 노정 및 관련 기술들을 제공하기 위한 다양한 프로세싱 브랜치들을 제공한다. 예를 들어, 동작들(3820, 3850, 3825 및 3855)은 가능한 다양한 치환들(permutations)을 예시하기 위해 주어진 레벨(예컨대, L2) 내에서 파선들을 통해 커플링되고, 2개의 레벨(예컨대, L2 및 L3) 사이에서 실선들을 통해 커플링되는 것으로 예시되어 있다. 그러한 프로세싱 브렌치들의 선택은 수용된 도너-호스트 기판 어셈블리, 노정될 원하는 구조체들, 및/또는 배면 노정된 구조체들에 대해 수행될 원하는 프로세싱에, 적어도 부분적으로, 기초할 수 있다. 도시된 바와 같이, 방법들(3801)의 제1 레벨(예컨대, L1)(예컨대, 동작들(3810 및/또는 3815))은 웨이퍼-레벨 완전 배면 노정, 부분 배면 노정, 또는 둘 다를 포함할 수 있다. 제1 레벨은 배면 노정 기술을 제공할 수 있다. 방법들(3801)의 제2 레벨(예컨대, L2)(예컨대, 동작들(3820 및/또는 3850))은 구현된 노정 기술에 의해 제공되는 셀 레벨 차별화를 포함할 수 있다. 제2 레벨은 인터-셀 기반, 인트라-셀 기반, 또는 둘 다로 노정을 제공할 수 있다(파선으로 표현됨). 방법들(3801)의 제3 레벨(예컨대, L3)(예컨대, 동작들(3825 및/또는 3855))은 부분 배면 노정을 위해 사용되는 노정 타입을 포함할 수 있다. 제3 레벨은 마스킹된 노정, 블랭킷 노정, 또는 둘 다일 노정 타입을 제공할 수 있다. 이러한 노정 타입들 모두는, L2와 L3 사이의 교차하는 실선 접속들로 나타낸 바와 같이, 인터-셀 차별화 또는 인트라-셀 차별화 중 어느 하나를 달성하는 데 이용될 수 있다. 게다가, 제3 레벨은 노정의 차별화 기초를 제공할 수 있다. 예를 들어, 노정은 선택적으로 노정되는 디바이스들의 기능, 선택적으로 노정되는 디바이스들의 구조, 또는 둘 다에 기초할 수 있다. 방법들(3801)의 제4 레벨(예컨대, L4)(예컨대, 동작들(3830, 3835, 및/또는 3840))은 동작들(3825 및/또는 3855)에 의해 노정되는 바와 같은 디바이스들의 기능 및/또는 구조적 차별화 옵션들을 제공할 수 있다. 예를 들어, 디바이스들의 노정은 디바이스들이 로직, 메모리, 또는 전력 디바이스들인 것에 기초하여, 디바이스들이 n-타입 또는 p-타입인 것에 기초하여, 디바이스들이 비-평면 또는 평면인 것에 기초하여, 이들의 임의의 조합으로 선택적으로 수행될 수 있다.
도시된 바와 같이, 방법들(3801)은 동작(3805)으로부터 동작(3810)을 통해 디바이스 스트레이텀-호스트 기판 어셈블리의 출력을 제공하는 동작(130)으로의 브랜치를 포함한다. 동작(130)에서 디바이스 스트레이텀-호스트 기판 어셈블리를 제공하기 위해 동작(3810)은 수용된 도너-호스트 기판 어셈블리의 웨이퍼-레벨 완전 배면 노정을 제공한다. 그러한 웨이퍼-레벨 완전 배면 노정 기술들은 도 5와 관련하여 그리고 본 명세서의 다른 곳에서 논의되었다. 예를 들어, 웨이퍼-레벨 완전 배면 노정은 캐리어 층의 두께를 통해 폴리싱 및/또는 에칭하는 것, 개재 층(들)을 검출하는 것, 및 개재 층(들)의 두께를 통해 폴리싱 및/또는 에칭하는 것을 포함할 수 있다. 이름이 암시하는 바와 같이, 그러한 프로세싱은 수용된 도너-호스트 기판 어셈블리 전체에 대해 마스킹 또는 이와 유사한 것 없이 수행된다. 일 실시예에서, 개재 층을 노정시키기 위해 웨이퍼-레벨 완전 배면 노정이 수행된다. 일 실시예에서, 디바이스 층의 배면을 노정시키기 위해 웨이퍼-레벨 완전 배면 노정이 수행된다. 일 실시예에서, 수용된 도너-호스트 기판 어셈블리는 캐리어 층을 포함하지 않고 웨이퍼-레벨 완전 배면 노정은 개재 층(들)의 두께 또는 그 전체를 제거한다. 일 실시예에서, 제1 디바이스의 제1 디바이스 영역을 제2 디바이스의 제2 디바이스 영역에 대해 선택적으로 노정시키기 위해 추가 프로세싱(예컨대, 마스킹된 또는 블랭킷 노정 프로세싱)이 수행되도록 웨이퍼-레벨 완전 배면 노정은 개재 층 및/또는 디바이스 층을 노출시킨다. 일 실시예에서, 웨이퍼-레벨 완전 배면 노정은 앞서 논의된 바와 같이 제1 디바이스의 제1 디바이스 영역을 제2 디바이스의 제2 디바이스 영역에 대해 선택적으로 노정시킨다. 예를 들어, 제1 디바이스 영역은 웨이퍼-레벨 완전 배면 노정 프로세싱 시에 노정되는 반면 제2 디바이스의 제2 디바이스 영역은 그러한 프로세싱 이후에 노정되지 않도록 선택적 디바이스 영역 노정을 위한 그러한 웨이퍼-레벨 완전 배면 노정은 제1 및 제2 디바이스들 사이의 구조적 차이에 기초할 수 있다.
또한 도시된 바와 같이, 동작들(3810 및 3815)를 접속시키는 해치선(hatched line)에 의해, 일부 실시예들에서, 동작(3810)에 의해 제공되는 바와 같은 웨이퍼-레벨 완전 배면 노정에 뒤이어서 동작(3815)에서의 부분 배면 노정이 따라올 수 있다. 예를 들어, 동작(3810)에서의 수용된 도너-호스트 기판 어셈블리의 웨이퍼-레벨 완전 배면 노정은 (예컨대, 노정될 디바이스 영역이 아니라) 개재 층 및/또는 디바이스 층을 노정시킬 수 있고 그와 함께 도시된 임의의 브랜치를 통한 동작(3815)에서의 부분 배면 노정은 디바이스 층 또는 그의 일 부분(예컨대, 다른 디바이스 영역에 대해 선택적으로 노정될 디바이스 영역)의 노정을 제공할 수 있다. 그러한 웨이퍼-레벨 완전 배면 노정 및 그에 뒤따른 부분 배면 노정의 일 예는 도 38c와 관련하여 그리고 본 명세서의 다른 곳에서 예시되어 있다.
방법들(3801)은 또한 동작(3815)에서 시작되는 동작(3805)(또는 논의된 바와 같은 동작(3810))으로부터의 다양한 브랜치들을 포함한다. 동작(3815)에서, 부분 배면 노정이 제공되거나 개시된다. 그러한 부분 배면 노정은 일정 범위의 배면 노정 옵션들을 제공할 수 있다. 일 실시예에서, 배면 노정은 도너-호스트 기판 어셈블리의 영역들의 레이아웃에 기초한다. 예를 들어, 배면 노정은 동작(3820)에서의 인터-셀 노정, 동작(3850)에서의 인트라-셀 노정, 영역 기반 노정(도시되지 않음), 또는 이와 유사한 것에 기초한 선택적 노정을 제공할 수 있다. 이러한 맥락에서, 셀은 디바이스 스트레이텀 내에서의 가장 작은 기능 유닛이다. 예를 들어, 트랜지스터 셀은 하나의 트랜지스터를 포함하고, 1T-1R 메모리 셀은 하나의 트랜지스터 및 하나의 저항기를 포함하며, 1T-1C 메모리 셀은 하나의 트랜지스터 및 하나의 커패시터를 포함한다. 저항기 또는 커패시터와 같은, 수동 디바이스를 포함하는 셀들에 있어서, 동작(3820)에서의 인터-셀 노정은 능동 디바이스(예컨대, 트랜지스터)만, 수동 디바이스만, 또는 능동 디바이스 및 수동 디바이스 둘 다를, 예를 들어, 셀 내에서의 그것들의 상대 위치의 함수로서 노정시킬 수 있다.
동작(3820)에서 제공되는 바와 같은 인터-셀 배면 노정 차별화는 다른 셀들 내의 디바이스 영역들을 커버된(또는 비-노정된) 채로 두면서 특정 셀들 내의 디바이스 영역들의 배면 노정을 제공한다. 셀들 내의 노정된 디바이스 영역들은 채널 반도체, 소스/드레인 반도체, 소스/드레인 금속, 게이트 금속, 유전체 층 또는 재료, 또는 이와 유사한 것과 같은 임의의 적당한 영역 또는 영역들일 수 있다. 일부 실시예들에서, 동작(3825)에 도시된 바와 같이, 그러한 인터-셀 배면 노정 차별화는 마스킹된 노정 기술들을 사용하여 제공된다. 다른 실시예들에서, 동작(3858)에 도시된 바와 같이, 그러한 인터-셀 배면 노정 차별화는 블랭킷 노정 기술들을 사용하여 제공된다.
동작(3825)을 계속하면, 그러한 인터-셀 마스킹된 노정 기술들은, 노정되는 디바이스 영역들에 대응하는 디바이스들이 노정되지 않은 디바이스 영역들을 갖는 디바이스들에 대해 상이한 기능 및/또는 상이한 구조를 갖도록, 기능 기반 및/또는 구조 기반 차별화를 제공할 수 있다. 동작들(3830, 3835, 및 3840)과 관련하여 도시된 바와 같이, 그러한 기능 및/또는 구조 기반 차별화는 다양한 상황들에서 트랜지스터들 또는 다른 디바이스들의 디바이스 영역들만을 노정시키는 것에 대응할 수 있다. 동작(3830)과 관련하여 도시된 바와 같이, 인터-셀 기능 기반 및/또는 구조 기반 차별화는 로직 트랜지스터들의 디바이스 영역들만을 메모리 및/또는 전력 트랜지스터들의 디바이스 영역들에 대해 선택적으로 노정시키는 것, 메모리 트랜지스터들의 디바이스 영역들만을 로직 및/또는 전력 트랜지스터들의 디바이스 영역들에 대해 선택적으로 노정시키는 것, 전력 트랜지스터들의 디바이스 영역들만을 로직 및/또는 메모리 트랜지스터들의 디바이스 영역들에 대해 선택적으로 노정시키는 것, 또는 이와 유사한 것에 대응할 수 있다. 일부 실시예들에서, 그러한 차별화는 디바이스 설계 규칙들, 디바이스 임계 치수들, 또는 이와 유사한 것에 기초할 수 있다. 동작(3835)과 관련하여 도시된 바와 같이, 인터-셀 기능 기반 및/또는 구조 기반 차별화는 n-타입 트랜지스터들의 디바이스 영역들만을 p-타입 트랜지스터들의 디바이스 영역들에 대해 선택적으로 또는 그 반대로 노정시키는 것에 대응할 수 있다. 동작(3840)과 관련하여 도시된 바와 같이, 인터-셀 기능 기반 및/또는 구조 기반 차별화는 비-평면 트랜지스터들(예컨대, 핀 트랜지스터들)의 디바이스 영역들만을 평면 트랜지스터들의 디바이스 영역들에 대해 선택적으로 또는 그 반대로 노정시키는 것에 대응할 수 있다.
게다가, 동작들(3830, 3835, 및 3840)을 접속시키는 해치선들과 관련하여 도시된 바와 같이, 그러한 로직/메모리/전력 노정, n-타입/p-타입 노정, 및 비-평면/평면 노정의 조합들 간의 차별화가 이용가능하다. 예를 들어, 로직 n-타입 평면 디바이스들의 디바이스 영역들은 메모리/전력 n-타입 평면 디바이스들, 로직 p-타입 평면 디바이스들, 로직 n-타입 비-평면 디바이스들, 메모리/전력 p-타입 평면 디바이스들, 메모리/전력 p-타입 비-평면 디바이스 등에 대해 선택적으로 노정될 수 있다. 단지 하나의 다른 예를 예시하기 위해, 전력 p-타입 평면 디바이스들의 디바이스 영역들은 로직/메모리 p-타입 평면 디바이스들, 전력 n-타입 평면 디바이스들, 전력 p-타입 비-평면 디바이스들, 로직/메모리 n-타입 평면 디바이스들, 또는 로직/메모리 n-타입 비-평면 디바이스들에 대해 선택적으로 노정될 수 있다. 예를 들어, 임의의 순열로 되어 있는, 디바이스 기능 타입들(예컨대, 로직/메모리/전력 중에서 선택됨), 극성(예컨대, n-타입/p-타입 중에서 선택됨), 및/또는 디바이스 구조(예컨대, 평면/비-평면 중에서 선택됨) 간의 그러한 선택도가 제공될 수 있다. 게다가, 디바이스 타입(예컨대, 트랜지스터, 저항기, 다이오드 등) 및/또는 다른 구조들 간의 차별화와 같은 부가의 옵션들이 이용가능하다. 예를 들어, 디바이스 영역들이 기능, 타입, 구조, 또는 다른 적당한 특성들의 임의의 적당한 조합에 기초하여 선택적으로 노정될 수 있다.
방법들(3801)의 제3 레벨로 돌아가서, 동작(3855)에 도시된 바와 같이, 인터-셀 배면 노정 차별화는 노정의 선택도가 전면 프로세싱에 의해 생성되는 디바이스 피처들의 구조적 차이들의 함수인 블랭킷 노정 기술들을 사용하여 제공될 수 있다. 그러한 블랭킷 노정 기술들은 제2 디바이스 영역을 노정시키지 않으면서 제1 디바이스 영역을 노정시키기 위해 개재 층 또는 층들의 두께 및/또는 디바이스 층의 두께를 통해 폴리싱 및/또는 에칭하는 것을 포함할 수 있다. 그러한 블랭킷 노정 프로세싱은 마스킹 없이 개재 층 및/또는 디바이스 층 전체에 대해 수행된다. 일 실시예에서, 블랭킷 노정 프로세싱은, 그러한 블랭킷 노정 프로세싱에 의해 제1 디바이스 영역이 노출되도록 위치되는 것 및 제2 디바이스 영역이 노출되지 않도록 위치되는 것에 기초하여, 제1 디바이스의 제1 디바이스 영역을 제2 디바이스의 제2 디바이스 영역에 대해 선택적으로 노정시킨다. 예를 들어, 평탄화 동작 또는 에칭 동작에서, 제1 디바이스 영역이 제2 디바이스 영역의 노출 이전에 노출되도록 제1 디바이스 영역 또는 그의 일 부분은 제2 디바이스 영역 아래로(예컨대, 배면을 향한 방향으로) 연장될 수 있다. 제1 디바이스 영역이 노출되고 제2 디바이스 영역이 노출되지 않을 때 블랭킷 노정 프로세싱이 (예컨대, 타이밍 또는 마커 또는 이와 유사한 것에 기초하여) 정지될 수 있다.
동작(3855)에 도시된 바와 같이, 선택적 블랭킷 노정 프로세싱은 제1 디바이스 영역 및 제2 디바이스 영역과 관련한 제1 디바이스와 제2 디바이스 간의 구조적 차별화에 의존할 수 있다. 구조적 차이는, 논의된 바와 같이, 제1 디바이스 영역이 제2 디바이스 영역 아래로 연장되는 것, 제1 및 제2 디바이스 영역들 사이의 재료 차이, 또는 이와 유사한 것일 수 있다. 배면 노정의 구조적 차이(예컨대, 배면 노정 구조적 차이)에 부가하여, 제1 및 제2 디바이스들이 인터-셀 차별화를 제공하기 위해 임의의 적당한 기능 및/또는 다른 구조적 차이들을 가질 수 있다. 예를 들어, 제1 디바이스(예컨대, 배면 노정될 제1 디바이스 영역을 가짐)가 로직 트랜지스터이고 제2 디바이스(예컨대, 노정되지 않은 제2 디바이스 영역을 가짐)가 메모리 또는 전력 트랜지스터이도록 상이한 기능의 트랜지스터들 간에 그러한 배면 노정 구조적 차이들이 제공될 수 있다. 일 실시예에서, 제1 디바이스(예컨대, 배면 노정될 제1 디바이스 영역을 가짐)가 n-타입 트랜지스터이고 제2 디바이스(예컨대, 노정되지 않은 제2 디바이스 영역을 가짐)가 p-타입 트랜지스터이거나 그 반대이도록 상이한 극성의 트랜지스터들 간에 배면 노정 구조적 차이들이 제공될 수 있다. 일 실시예에서, 제1 디바이스(예컨대, 배면 노정될 제1 디바이스 영역을 가짐)가 비-평면 트랜지스터이고 제2 디바이스(예컨대, 노정되지 않은 제2 디바이스 영역을 가짐)가 평면 트랜지스터이거나 그 반대이도록 상이한 디바이스 구조들의 트랜지스터들 간에 배면 노정 구조적 차이들이 제공될 수 있다. 일 실시예에서, 그렇지 않고 동일한 기능, 극성, 및/또는 구조를 갖는 디바이스들에서 배면 노정 구조적 차이들이 제공될 수 있다.
예를 들어, 동작들(3830, 3835, 및 3840)과 관련하여 도시된 바와 같이, 임의의 순열로 되어 있는 디바이스 기능 타입들(예컨대, 로직/메모리/전력 중에서 선택됨), 극성(예컨대, n-타입/p-타입 중에서 선택됨), 및/또는 디바이스 구조(예컨대, 평면/비-평면 중에서 선택됨)에 걸쳐 배면 노정 구조적 차이들이 제공될 수 있다. 게다가, 디바이스 타입(예컨대, 트랜지스터, 저항기, 다이오드 등) 및/또는 다른 구조들 간의 차별화와 같은 부가의 옵션들이 이용가능하다. 예를 들어, 디바이스 영역들이 기능, 타입, 구조, 또는 다른 적당한 특성들의 임의의 적당한 조합에 기초하여 선택적으로 노정될 수 있다.
동작(3850)에서 제공되는 바와 같은 인트라-셀 배면 노정 차별화에 대해 이제부터 살펴보면, 그러한 인트라-셀 노정은 특정의 디바이스 또는 디바이스들의 디바이스 영역 또는 영역들의 배면 노정을 제공하는 반면 동일한 셀 내의 다른 디바이스들의 다른 디바이스 영역(들)은 노정되지 않는다(예컨대, 배면으로부터 커버된 채로 있다). 노정된 디바이스 영역들은 채널 반도체, 소스/드레인 반도체, 소스/드레인 금속, 게이트 금속, 유전체 층 또는 재료, 또는 이와 유사한 것과 같은 임의의 적당한 영역들일 수 있다. 또한, 동작들(3820 및 3850)을 접속시키는 해치선들과 관련하여 도시된 바와 같이, 그러한 인터-셀 및 인트라-셀 노정 차별화가 다양한 조합들로 함께 사용될 수 있다. 예를 들어, 제1 셀들의 디바이스 영역들은 노정되지 않는 반면 제2 셀들의 특정의 디바이스 영역들은 노정되도록 차별화가 제공될 수 있다. 그러한 차별화는 제1 셀들과 제2 셀들 사이의 인터-셀 차별화를 제공한다. 게다가, 제2 셀들 내에서, 제1 디바이스들의 특정의 디바이스 영역들은 노정되는 반면 제2 디바이스들의 디바이스 영역들은 노정되지 않는다. 제2 셀들 내의 제1 디바이스들과 제2 디바이스들 간의 그러한 차별화는 제2 셀들의 제1 디바이스들과 제2 디바이스들 간의 인트라-셀 차별화를 제공한다. 비록 2개의 셀 - 하나의 셀이 2개의 디바이스 타입을 가짐 - 사이의 차별화와 관련하여 논의되었지만, 임의의 수의 셀 타입들 간의 인터-셀 레벨에서 그리고 상이한 노정된 인터-셀들이 인트라-셀 기반에서 상이하게 노정되는 인트라-셀 레벨에서 그러한 차별화가 제공될 수 있다. 예를 들어, 3개의 셀 타입들 중에서, 제2 셀 타입의 디바이스들 전부가 노정된 디바이스 영역을 갖는 반면 제3 셀 내에서 인트라-셀 차별화가 제공되도록(예컨대, 제3 셀 내의 일부 디바이스들은 노정되지 않는 반면 다른 디바이스들은 노정되는 디바이스 영역들을 갖도록) 하나의 셀 타입은 전혀 노정되지 않을 수 있고 제2 및 제3 셀 타입은 노정될 수 있다.
일부 실시예들에서, 동작(3825)에 도시된 바와 같이, 마스킹된 노정 기술들은 배면 노정 차별화를 용이하게 한다. 게다가, 그러한 마스킹된 노정 기술들은, 노정되는 영역들에 대응하는 디바이스들이 노정되지 않은 영역들을 갖는 디바이스들에 대해 상이한 기능을 갖도록, 기능 기반 및/또는 구조 기반 차별화를 제공할 수 있다. 예를 들어, 동작(3830)과 관련하여 도시된 바와 같이, 인트라-셀 기능 기반 및/또는 구조 기반 차별화는 로직 트랜지스터들의 디바이스 영역들만을 메모리 및/또는 전력 트랜지스터들의 디바이스 영역들에 대해 선택적으로 노정시키는 것, 메모리 트랜지스터들의 디바이스 영역들만을 로직 및/또는 전력 트랜지스터들의 디바이스 영역들에 대해 선택적으로 노정시키는 것, 전력 트랜지스터들의 디바이스 영역들만을 로직 및/또는 메모리 트랜지스터들의 디바이스 영역들에 대해 선택적으로 노정시키는 것, 또는 이와 유사한 것에 대응할 수 있다. 일부 실시예들에서, 그러한 차별화는 디바이스 설계 규칙들, 디바이스 임계 치수들, 또는 이와 유사한 것에 기초할 수 있다. 동작(3835)과 관련하여 도시된 바와 같이, 인트라-셀 기능 기반 및/또는 구조 기반 차별화는 n-타입 트랜지스터들의 디바이스 영역들만을 p-타입 트랜지스터들의 디바이스 영역들에 대해 선택적으로 또는 그 반대로 노정시키는 것에 대응할 수 있다. 동작(3840)과 관련하여 도시된 바와 같이, 인트라-셀 기능 기반 및/또는 구조 기반 차별화는 비-평면 트랜지스터들(예컨대, 핀 트랜지스터들)의 디바이스 영역들만을 평면 트랜지스터들의 디바이스 영역들에 대해 선택적으로 또는 그 반대로 노정시키는 것에 대응할 수 있다.
게다가, 인터-셀 차별화와 관련하여 논의된 바와 같이 그리고 동작들(3830, 3835, 및 3840)을 접속시키는 해치선들과 관련하여 도시된 바와 같이, 그러한 로직/메모리/전력 노정, n-타입/p-타입 노정, 및 비-평면/평면 노정의 조합들 간의 차별화가 인트라-셀 기반으로 이용가능하다. 예를 들어, 임의의 순열로 되어 있는, 디바이스 기능 타입들(예컨대, 로직/메모리/전력 중에서 선택됨), 극성(예컨대, n-타입/p-타입 중에서 선택됨), 및/또는 디바이스 구조(예컨대, 평면/비-평면 중에서 선택됨) 간의 그러한 선택도가 제공될 수 있다. 게다가, 디바이스 타입(예컨대, 트랜지스터, 저항기, 다이오드 등) 및/또는 다른 구조들 간의 차별화와 같은 부가의 옵션들이 이용가능하다. 예를 들어, 디바이스 영역들이 기능, 타입, 구조, 또는 다른 적당한 특성들의 임의의 적당한 조합에 기초하여 선택적으로 노정될 수 있다.
방법들(3801)의 제3 레벨을 또다시 참조하면, 동작(3855)에 도시된 바와 같이, 인트라-셀 배면 노정 차별화는 블랭킷 노정 기술들을 사용하여 제공될 수 있다. 논의된 바와 같이, 그러한 블랭킷 노정 기술들은 제2 디바이스 영역을 노정시키지 않으면서 제1 디바이스 영역을 노정시키기 위해 개재 층 또는 층들의 두께 및/또는 디바이스 층의 두께를 통해 폴리싱 및/또는 에칭하는 것을 포함할 수 있다. 블랭킷 노정 프로세싱은, 그러한 블랭킷 노정 프로세싱에 의해 제1 디바이스 영역이 노출되도록 위치되는 것 및 제2 디바이스 영역이 노출을 피하도록 위치되는 것에 기초하여, 제1 디바이스의 제1 디바이스 영역을 제2 디바이스의 제2 디바이스 영역에 대해 선택적으로 노정시킬 수 있다. 예를 들어, 평탄화 동작 또는 에칭 동작에서, 제1 디바이스 영역이 제2 디바이스 영역의 노출 이전에 노출되도록 제1 디바이스 영역 또는 그의 일 부분은 제2 디바이스 영역 아래로(예컨대, 배면을 향한 방향으로) 연장될 수 있다. 제1 디바이스 영역이 노출되고 제2 디바이스 영역이 노출되지 않을 때 블랭킷 노정 프로세싱이 (예컨대, 타이밍 또는 마커 등에 기초하여) 정지될 수 있다.
인트라-셀 차별화의 경우, 그러한 블랭킷 노정 프로세싱은 제1 디바이스 영역 및 제2 디바이스 영역과 관련한 제1 디바이스와 제2 디바이스 간의 구조적 차별화에 의존할 수 있다. 구조적 차이는, 예를 들어, 논의된 바와 같이, 제1 디바이스 영역이 제2 디바이스 영역 아래로 연장되는 것, 또는 제1 및 제2 디바이스 영역들 사이의 재료 차이일 수 있다. 배면 노정의 구조적 차이(예컨대, 배면 노정 구조적 차이)에 부가하여, 제1 및 제2 디바이스들은 인트라-셀 차별화를 제공하기 위해 임의의 적당한 기능 및/또는 다른 구조적 차이들을 가질 수 있다. 예를 들어, 제1 디바이스(예컨대, 배면 노정될 제1 디바이스 영역을 가짐)가 로직 트랜지스터이고 제2 디바이스(예컨대, 노정되지 않은 제2 디바이스 영역을 가짐)가 메모리 또는 전력 트랜지스터이도록 상이한 기능의 트랜지스터들 간에 그러한 배면 노정 구조적 차이들이 제공될 수 있다. 일 실시예에서, 제1 디바이스(예컨대, 배면 노정될 제1 디바이스 영역을 가짐)가 n-타입 트랜지스터이고 제2 디바이스(예컨대, 노정되지 않은 제2 디바이스 영역을 가짐)가 p-타입 트랜지스터이거나 그 반대이도록 상이한 극성의 트랜지스터들 간에 배면 노정 구조적 차이들이 제공될 수 있다. 일 실시예에서, 제1 디바이스(예컨대, 배면 노정된 제1 디바이스 영역을 가짐)가 비-평면 트랜지스터이고 제2 디바이스(예컨대, 노정되지 않은 제2 디바이스 영역을 가짐)가 평면 트랜지스터이거나 그 반대이도록 상이한 디바이스 구조들의 트랜지스터들 간에 배면 노정 구조적 차이들이 제공될 수 있다. 일 실시예에서, 그렇지 않고 동일한 기능, 극성, 및/또는 구조를 갖는 디바이스들에서 배면 노정 구조적 차이들이 제공될 수 있다.
예를 들어, 동작들(3830, 3835, 및 3840)과 관련하여 도시된 바와 같이, 임의의 순열로 되어 있는, 디바이스 기능 타입들(예컨대, 로직/메모리/전력 중에서 선택됨), 극성(예컨대, n-타입/p-타입 중에서 선택됨), 및/또는 디바이스 구조(예컨대, 평면/비-평면 중에서 선택됨)에 걸친 구조적 차이들이 제공될 수 있다. 게다가, 디바이스 타입(예컨대, 트랜지스터, 저항기, 다이오드 등) 및/또는 다른 구조들 간의 차별화와 같은 부가의 옵션들이 이용가능하다. 예를 들어, 디바이스 영역들이 기능, 타입, 구조, 또는 다른 적당한 특성들의 임의의 적당한 조합에 기초하여 선택적으로 노정될 수 있다.
논의된 바와 같이, 일부 실시예들에서, 배면 노정은 그러한 영역들을 정의하거나, 도너-호스트 기판 어셈블리 전체에 산재되어 있는 바와 같은, 그러한 영역들 내의 디바이스 기능 및/또는 구조에 기초한다. 예를 들어, 배면 노정은 로직 디바이스들과 메모리 디바이스들 간의, 로직 디바이스들과 전력 디바이스들 간의, 메모리 디바이스들과 전력 디바이스들 간의, 또는 그렇지 않고 디바이스 기능, 디바이스 임계 치수들, 또는 이와 유사한 것에 기초한 선택적 노정을 제공할 수 있다(예컨대, 동작(3830)에서). 다른 예들에서, 배면 노정은 n-타입 디바이스들과 p-타입 디바이스들 간의(예컨대, 동작(3835)에서), 핀 또는 비-평면 기반 디바이스들과 평면 디바이스들 간의(예컨대, 동작(3840)에서), 또는 이와 유사한 것의 선택적 노정을 제공한다. 게다가, 다른 디바이스 타입 기반 배면 노정 옵션들이 이용가능하다.
동작(3815)과 관련하여 논의된 바와 같이, 일부 실시예들에서, 부분 배면 노정은 마스킹된 노정에 기초하여 제공된다. 예를 들어, 그러한 기술들은 노정되어서는 안되는 구역들, 영역들, IC 셀들, 서브-셀들, 또는 이와 유사한 것을 마스킹하는 것, 및 재료를 (예컨대, 에칭 또는 이와 유사한 것을 통해) 비마스킹된 구역들, 영역들, 셀들, 서브-셀들, 또는 이와 유사한 것으로부터 선택적으로 제거하는 것을 포함할 수 있다. 그러한 기술들은 셀들 간의(예컨대, 인터-셀), 셀들 중에서의(예컨대, 인트라-셀), 상이한 기능의 디바이스들 간의, 상이한 구조들을 갖는 디바이스들 간의, 기타의 선택적 배면 노정을 제공할 수 있다.
게다가, 일부 실시예들에서 동작(3855)과 관련하여 도시된 바와 같이, 부분 배면 노정은 블랭킷 노정 프로세스에 의해 제공된다. 그러한 실시예들에서, 마스킹이 제공될 필요가 없으며, 노정된 영역을 갖는 디바이스들과 노정된 영역을 갖지 않는 그 디바이스들 간의 구조적 차이(예컨대, 배면 노정 구조적 차이들)에 기초하여 배면 노정이 제공될 수 있다. 예를 들어, 블랭킷 노정은 노정된 디바이스들과 노정되지 않은 디바이스들 간의 구조적 차이들에 기초하여 선택적 배면 노정을 제공할 수 있다. 상이한 셀들, 서브 셀들, 또는 이와 유사한 것 내의 디바이스들 간에 그러한 구조적 차이들이 있을 수 있고, 동일하거나 상이한 디바이스들 간의 그러한 구조적 차이들이 제공될 수 있다. 그러한 상이한 디바이스들은 기능, 배면 노정 구조적 차이들 이외의 구조(들), 또는 이와 유사한 것이 상이할 수 있다.
동작들(3815, 3820, 3850, 3825, 3855, 3830, 3835, 및 3840)에 의해 제공되는 방법들(3801)의 다양한 브랜치들은 동작(130)에서 출력될 일정 범위의 디바이스 스트레이텀-호스트 기판 어셈블리들을 생성하도록 구현될 수 있다. 예를 들어, 동작들(3805, 3815, 3820, 3825, 3830, 및 130)은 로직 트랜지스터들과 메모리 및/또는 전력 트랜지스터들 간의, 메모리와 로직 및/또는 전력 트랜지스터들 간의, 또는 전력 트랜지스터들과 로직 및/또는 메모리 트랜지스터들 간의(예컨대, 동작(3830)에서) 인터-셀 배면 노정 차별화를 (예컨대, 동작(3820)에서) 제공하기 위해 수용된 도너-호스트 기판 어셈블리(예컨대, 동작(3805)에서 수용됨)의 부분 배면 노정을 (예컨대, 동작(3815)에서) 제공한다. 동작들(3805, 3815, 3850, 3825, 3835, 및 130)은 n-타입 트랜지스터들과 p-타입 트랜지스터들 간의(예컨대, 동작(3830)에서) 인트라-셀 배면 노정 차별화를 (예컨대, 동작(3850)에서) 제공하기 위해 수용된 도너-호스트 기판 어셈블리(예컨대, 동작(3805)에서 수용됨)의 부분 배면 노정을 (예컨대, 동작(3815)에서) 제공한다. 도시된 바와 같이, 광범위한 다른 동작들이 이용가능하다.
예를 들어, 방법들(3801)을 예시하는 도 38a는 수용된 도너-호스트 기판 어셈블리(예컨대, 동작(3805)에서 수용됨)에 대한 (예컨대, 다른 디바이스 영역에 대해 선택적인 하나의 디바이스 영역의) 선택적 배면 노정을 제공하기 위해 다음과 같은 옵션들을 제공하는 것으로 읽혀질 수 있다. 웨이퍼-레벨 완전 배면 노정 및 부분 배면 노정 중 어느 하나 또는 둘 다가 (예컨대, L1 동작들(3810 및 3815)에서) 수행될 수 있다. 인터-셀 및/또는 인트라-셀 배면 노정 차별화가 (예컨대, L2 동작들(3820 및 3850)에서) 제공될 수 있다. 그러한 인터-셀 또는 인트라-셀 레벨 차별화는 마스킹된 및/또는 블랭킷 노정에 의해(예컨대, L3 동작들(3825 및 3855)에서) 제공될 수 있다. 마스킹된 노정은 배면 노정에서의 기능 기반 및/또는 구조 기반 차별화를 제공할 수 있다. 선택적 배면 노정에 의해(예컨대, 마스킹된 노정 또는 블랭킷 노정을 사용하여) 제공되는 바와 같은 차별화(예컨대, 인터-셀 또는 인트라-셀)는 로직/메모리/전력 트랜지스터들 중에서의, n-타입 트랜지스터들과 p-타입 트랜지스터들 간의, 평면 트랜지스터들과 비-평면 트랜지스터들 간의, 또는 이들의 임의의 조합의 차별화를 제공할 수 있다. 도시된 바와 같이, 선택적 배면 노정 및/또는 부가의 프로세싱을 갖는 디바이스 스트레이텀-호스트 기판 어셈블리 출력이 동작(130)에서 제공된다.
논의는 이제부터 방법들(3801)을 추가로 예시하는 특정의 예시적인 기술들에 대해 살펴본다. 제1 실시예는 도 38b 및 도 39 내지 도 45와 관련하여 제공되고 제2 실시예는 도 38c 및 도 46 내지 도 54와 관련하여 제공된다. 그러한 실시예들과 관련하여 기술된 예시적인 기술들은 방법들(3801)의 임의의 특정 방법들 또는 브랜치들로 확장될 수 있다.
도 38b는 일부 실시예들에 따른, 비-평면 트랜지스터 배면 트랜지스터 소스/드레인 반도체, 및 평면 트랜지스터들에 대해 선택적인 콘택트 금속화부를 형성하기 위한 방법들(3802)을 예시하는 흐름 다이어그램이다. 방법들(3802)은 입력(3806)으로서 평면 트랜지스터 구조체들 및 비-평면 트랜지스터 구조체들을 포함하는 도너-호스트 기판 어셈블리로 시작된다. 도너 기판은 개재 층 및 캐리어 층과 같은, 그러나 이에 한정되지 않는 본 명세서에 기술된 피처들 중 하나 이상을 가질 수 있다. 그렇지만, 캐리어 층은 방법들(3802)을 수행하는 데 요구되지 않는다. 방법들(3802)의 입력에서의 비-평면 및/또는 평면 트랜지스터 구조체들은, 예를 들어, 완전히 동작가능할 수 있다. 대안적으로, 배면 프로세싱이 완료될 때까지 비-평면 트랜지스터 구조체가 동작가능하지 않도록 하나 이상의 단자가 부재할 수 있다.
도 39는 일부 실시예들에 따른, 하나의 소스/드레인 콘택트 금속화부(650)를 결여하는 비-평면 트랜지스터 구조체(1304) 및 양쪽 소스/드레인 금속화부들(650)을 갖는 평면 트랜지스터 구조체(3904)의 평면도이다. 비-평면 트랜지스터 구조체(1304)와 관련하여 예시된 굵은 일점쇄선들은 평면들을 나타내며, 이 평면들을 따른 단면도들이 도 40a 내지 도 40c, 도 42a 내지 도 42c 및 도 44a 내지 도 44c로서 추가로 제공된다. 이와 유사하게, 평면 트랜지스터 구조체(3904)와 관련하여 예시된 굵은 일점쇄선들은 평면들을 나타내며, 이 평면들을 따른 단면도들이 도 41a 내지 도 41c, 도 43a 내지 도 43c 및 도 45a 내지 도 45c로서 추가로 제공된다. 본 명세서에서 논의되고 방법들(3802)과 관련하여 도시된 기술들을 사용하여, 평면 트랜지스터 구조체(3904)에 대한 배면 프로세싱을 제공함이 없이 비-평면 트랜지스터 구조체(1304)에 대한 선택적 배면 프로세싱이 제공될 수 있다.
도 38b로 돌아가서, 방법들(3802)에 의해 제공되는 선택적 배면 프로세싱은 비-평면 트랜지스터 구조체(1304)(예컨대, 제1 디바이스)의 소스/드레인 반도체(640)(예컨대, 제1 디바이스 영역)의 배면 노정을 제공한다. 게다가, 방법들(3802)에 의해 제공되는 선택적 배면 프로세싱은 비-평면 트랜지스터 구조체(1304)의 소스/드레인 반도체(640)의 배면을 평면 트랜지스터 구조체(3904)(예컨대, 제2 디바이스)에 대해 선택적으로 그리고, 그로써, 평면 트랜지스터 구조체(3904)의 각각의 디바이스 영역에 대해 선택적으로 노정시킨다. 예를 들어, 비-평면 트랜지스터 구조체(1304)의 소스/드레인 반도체(640)의 선택적 배면 노정은 평면 트랜지스터 구조체(3904)의 소스/드레인 반도체(640), 소스/드레인 금속화부(650), 게이트 전극(673)을 소스/드레인 금속화부(650) 및/또는 소스/드레인 반도체(640)로부터 분리시키는 스페이서 유전체(671), 필드 격리 유전체(680), 및 디바이스 층(215)에 대해 선택적이다. 평면 트랜지스터 구조체(3904)에 대해 선택적인 비-평면 트랜지스터 구조체(1304)의 소스/드레인 반도체(640)의 선택적 배면 노정과 관련하여 논의되었지만, 방법들(3802)은 비-평면 트랜지스터 구조체(1304)의 임의의 하나 이상의 디바이스 영역에 대해 선택적인 평면 트랜지스터 구조체(3904)의 임의의 하나 이상의 디바이스 영역의 선택적 배면 노정을 제공할 수 있다. 게다가, 방법들(3802)은 평면 트랜지스터 구조체(3904)의 임의의 하나 이상의 디바이스 영역에 대해 선택적인 비-평면 트랜지스터 구조체(1304)의 임의의 하나 이상의 디바이스 영역의 선택적 배면 노정을 제공할 수 있다.
게다가, 방법들(3802)은 하나 이상의 비-네이티브 재료를 노정된 소스/드레인 반도체(640)(예컨대, 노정된 제1 디바이스 영역) 위에 (예컨대, 퇴적 또는 이와 유사한 것에 의해) 배치하는 것을 제공할 수 있다. 방법들(3802)의 예에서, 배면 소스/드레인 반도체(1640) 및 배면 소스/드레인 금속화부(1650)는 노정된(예컨대, 배면 노정된) 소스/드레인 반도체(640) 위에 배치된다. 배면 소스/드레인 반도체(1640) 및 배면 소스/드레인 금속화부(1650)를 소스/드레인 반도체(640) 위에 배치하는 것과 관련하여 논의되었지만, 임의의 적당한 비-네이티브 재료(들)가 임의의 노출된 디바이스 영역 위에 배치될 수 있다. 예를 들어, 비-네이티브 재료 또는 재료들은 반도체 재료들, 금속 재료들, 또는 유전체 재료들을 포함할 수 있다.
도 39에 도시된 바와 같이, 일부 실시예들에서, 비-평면 트랜지스터들 및 평면 트랜지스터들이 동일한 집적 회로에 통합될 수 있다. 예를 들어, 비-평면 트랜지스터 구조체(1304) 및 평면 트랜지스터 구조체(3904)가 IC 다이(601) 상에 통합될 수 있다. 평면 트랜지스터 구조체(3904)에서, 비-평면 트랜지스터 구조체(1304)와 관련한 유사한 번호들은 유사한 구조체들을 나타낸다. 예를 들어, 평면 트랜지스터 구조체(3904)는 게이트 전극(673), 소스/드레인 반도체(640), 소스/드레인 금속화부(650), 게이트 전극(673)을 소스/드레인 금속화부(650) 및/또는 소스/드레인 반도체(640)로부터 분리시키는 스페이서 유전체(671), 필드 격리 유전체(680), 및 디바이스 층(215)을 포함한다. 이해될 것인 바와 같이, 비-평면 트랜지스터 구조체(1304)와 달리, 게이트 전극(673)(및 도 41에서의 게이트 유전체(845))은 트랜지스터 채널의 채널 영역을 랩 어라운드(wrap around)하지 않는다.
비-평면 트랜지스터 구조체(1304)와 관련하여, 소스 또는 드레인 금속화부(650)의 부재 시에, 소스/드레인 금속화부(650) 및/또는 다른 전면 금속화 레벨들(예컨대, 게이트 전극(673) 또는 상위 금속화 레벨들)에 대한 피치 및/또는 임계 치수 제약조건들이 유리하게도 완화될 수 있다. 소스 또는 드레인 금속화부(650)의 부재는, 제3 단자 접속부가, 예를 들어, 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(3802)(도 38b)로, 제조될 때까지 비-평면 트랜지스터 구조체(1304)를 동작불가능하게 만들 수 있다. 그러한 배면 트랜지스터 소스/드레인 콘택트 금속화부는 전력 레일(예컨대, Vcc)을 트랜지스터 구조체 내로 커플링시킬 수 있어, 유리하게도 전력(소스) 및 신호(게이트 전극 전압) 라우팅을 트랜지스터 구조체 스트레이텀의 대향 측면들 상에 위치시킬 수 있다. 특히, 선택적 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(3802)은 또한 전면으로부터 제조되는 바와 같이 완전히 기능하는(예컨대, 모든 디바이스 단자들을 포함하는) 트랜지스터 구조체에 대해 실시될 수 있다. 이러한 실시예들에서, 소스/드레인 트랜지스터 단자를 트랜지스터 스트레이텀의 양쪽 측면 상에 배치된 인터커넥트 트레이스들 내로 결속시키기 위해 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(3802)이 실시될 수 있으며, 이는 유리하게도 소스/드레인 접촉 저항을 감소시킬 수 있고 그리고/또는 트랜지스터 소스/드레인 디바이스 영역을 적어도 2개의 다른 회로 노드로 직접 팬 아웃되는 회로 노드일 수 있게 해줄 수 있다.
본 명세서에서 추가로 논의되고 도 40 내지 도 45와 관련하여 예시된 바와 같이, 비-평면 트랜지스터 구조체(1304)의 그러한 배면 트랜지스터 소스/드레인 콘택트 금속화 동안, 평면 트랜지스터 구조체(3904)는 마스킹되고 선택적으로 비-노정된다(예컨대, 평면 트랜지스터 구조체(3904)의 디바이스 영역들은 비-평면 트랜지스터 구조체(1304)의 소스/드레인 반도체(640)의 배면 노정 동안 노정되지 않는다). 예를 들어, 평면 트랜지스터 구조체가 전면으로부터 제조되는 바와 같이 완전히 기능하고(예컨대, 모든 디바이스 단자들을 포함하고) 비-평면 트랜지스터 구조체(1304)의 배면 프로세싱이 평면 트랜지스터 구조체(3904)의 기능에 영향을 미치지 않도록 선택적 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(3802)이 평면 트랜지스터 구조체(3904)에 대해 수행될 수 있다.
도 38b로 돌아가서, 동작(3808)에서, 디바이스 스트레이텀(예컨대, 개재 층 또는 층들)의 배면이 캐리어 층을 제거함으로써 노정된다. 일부 추가의 실시예들에서, 디바이스 층 위에 퇴적된 임의의 개재 층 및/또는 전면 재료들의 부분들이 또한 노정 동작(3808) 동안 제거될 수 있다. 일부 예시적인 실시예들과 관련하여 본 명세서의 다른 곳에서 기술되는 바와 같이, 개재 층(들)은, 예를 들어, 웨이퍼-레벨 배면 노정 프로세스에서 이용되는 에칭 마커 또는 에칭 스톱 중 하나 이상으로서 역할하는, 디바이스 스트레이텀 배면의 고도로 균일한 노출을 용이하게 할 수 있다. 예를 들어, 제거 이전에, 개재 층(들)이 캐리어 층 및 디바이스 층 둘 다와 직접 접촉하고 있었도록 개재 층(들)은 디바이스 층을 제거된 캐리어 층으로부터 분리시킬 수 있다. 논의된 바와 같이, 일부 실시예들에서, 동작(3806)에서 수용된 평면 트랜지스터 구조체들 및 비-평면 트랜지스터 구조체들을 포함하는 도너-호스트 기판 어셈블리는 캐리어 층을 포함하지 않으며, 그러한 실시예들에서, 동작(3808)은 스킵될 수 있다.
방법들(3802)은 평면 트랜지스터 구조체들의 배면이 마스킹되는 동작(3812)에서 계속된다. 평면 트랜지스터 구조체들의 배면의 그러한 선택적 마스킹은 비-평면 트랜지스터 구조체들의 배면에 대한 선택적인 노출 또는 액세스(예컨대, 비-평면 트랜지스터 구조체들의 선택적 디바이스 영역들의 배면에 대한 액세스)를 제공한다. 게다가, 동작(3812)에서, 비-평면 트랜지스터들의 배면의 부분들은 또한 비-평면 트랜지스터들의 특정의 구조체(들)(예컨대, 소스/드레인 반도체 영역들)에 대한 선택적 액세스를 제공하도록 마스킹될 수 있다. 동작(3812)에서 제공되는 마스크는 임의의 적당한 기술 또는 기술들을 사용하여 도포되는 임의의 적당한 마스크를 포함할 수 있다.
방법들(3802)은 비-평면 트랜지스터 구조체 내의 적어도 하나의 비-평면 트랜지스터 소스/드레인 영역의 배면이 노정되는 동작(3818)에서 계속된다. 일부 실시예들에서, 배면 리세스 에칭이 동작(3812)에서 도포된 마스크에 의해 제공된 패턴을 갖도록 동작(3818)에서 배면 리세스 에칭이 수행된다. 배면 리세스 에칭은 비-평면 트랜지스터 구조체(예컨대, 제1 디바이스)의 소스/드레인 반도체 영역(예컨대, 제1 디바이스 영역)을 비-평면 트랜지스터 구조체의 다른 영역들(예컨대, 노정되어서는 안되는 그 디바이스 영역들)에 대해 선택적으로 그리고 평면 트랜지스터 구조체들(예컨대, 제2 디바이스)의 디바이스 영역들(예컨대, 제2 영역 또는 영역들)에 대해 선택적으로 노정시킬 수 있다. 논의된 바와 같이, 평면 트랜지스터 구조체들의 디바이스 영역들에 대한 선택도는 평면 트랜지스터 구조체들 전체(예컨대, 모든 디바이스 영역들)에 대한 선택도를 제공할 수 있다.
비-평면 트랜지스터 구조체의 선택적 소스/드레인 반도체 영역들이 일단 노정되면, 방법들(3802)은 비-네이티브 소스/드레인 반도체가 배면으로부터 그리고 비-평면 트랜지스터의 노정된 소스/드레인 영역들 상에 또는 그 위에 퇴적되며 그리고/또는 콘택트 금속화부가 배면으로부터 도포된 소스/드레인 반도체 위에 퇴적되는 동작(3826)에서 완료된다. 소스/드레인 반도체 및/또는 콘택트 금속화부는 배면 노정된 반도체 영역 위에 배치될 수 있는 비-네이티브 재료들의 예들이다. 도시된 바와 같이, 동작(3826)은 그러한 배면 프로세싱에 의해 선택적으로 비노정된 평면 트랜지스터 구조체들과 함께 통합된 배면 소스/드레인 반도체 위에 콘택트 금속화부를 갖는 비-평면 트랜지스터 구조체들을 출력한다.
도 40a, 도 42a 및 도 44a는 일부 실시예들에 따른, 방법들(3802)에서의 동작들이 수행될 때 도 39에 나타낸 A-A' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 41a, 도 43a 및 도 45a는 일부 실시예들에 따른, 방법들(3802)에서의 동작들이 수행될 때 도 39에 나타낸 A-A' 평면을 따른 평면 트랜지스터 구조체(3904)의 단면도들을 예시하고 있다. 도 40b, 도 42b 및 도 44b는 일부 실시예들에 따른, 방법들(3802)에서의 동작들이 수행될 때 도 39에 나타낸 B-B' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 41b, 도 43b 및 도 45b는 일부 실시예들에 따른, 방법들(3802)에서의 동작들이 수행될 때 도 39에 나타낸 B-B' 평면을 따른 평면 트랜지스터 구조체(3904)의 단면도들을 예시하고 있다. 도 40c, 도 42c 및 도 44c는 일부 실시예들에 따른, 방법들(3802)에서의 동작들이 수행될 때 도 39에 나타낸 C-C' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 41c, 도 43c 및 도 45c는 일부 실시예들에 따른, 방법들(3802)에서의 동작들이 수행될 때 도 39에 나타낸 C-C' 평면을 따른 평면 트랜지스터 구조체(3904)의 단면도들을 예시하고 있다.
도 40a 내지 도 40c는 일부 실시예들에 따른, 전면 프로세싱 및/또는 임의적 캐리어 제거 이후에 예시적인 비-평면 트랜지스터 구조체(1304)에 존재하는 구조체들의 단면도들을 예시하고 있다. 도 40a 내지 도 40c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 게다가, 도 41a 내지 도 41c는 전면 프로세싱 및/또는 임의적 캐리어 제거 이후에 예시적인 평면 트랜지스터 구조체(3904)에 존재하는 구조체들을 예시하고 있다. 도 41a 내지 도 41c에 예시된 구조적 피처들도 또한 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 예를 들어, 도 40a 내지 도 40c 및 도 41a 내지 도 41c는 방법들(3802)의 동작(3806)(도 38b를 참조)이 수행된 후의 비-평면 트랜지스터 구조체(1304) 및 평면 트랜지스터 구조체(3904)의 단면도들을 예시하고 있다.
도 42a 내지 도 42c 및 도 43a 내지 도 43c에 도시된 바와 같이, 에칭 마스크(1410)(예컨대, 패터닝된 마스크)는 비-평면 트랜지스터 구조체(1304) 및 평면 트랜지스터 구조체(3904)의 배면 구조체들에 정렬된다. 게다가, 에칭 마스크(1410)에 의해 정의된 비마스킹된 부분들 내에 선택적 노정 리세스(1540)를 제공하기 위해 개재 층(들)(210) 및 트랜지스터 반도체 보디들(610)의 상당 부분(예컨대, 디바이스 층(215)의 일 부분)이 제거된다. 소스/드레인 영역들 간의 구조적 차이(예컨대, 깊이의 차이)가 있는 대안의 실시예들에서, 도 14d, 도 15d, 및 도 16d와 관련하여 다른 곳에서 기술된 바와 같이 진행되는 구조체(1304)의 프로세싱에서 구조체(3904)만을 보호하기 위해 에칭 마스크(1410)가 제한될 수 있다.
도시된 바와 같이, 에칭 마스크(1410)는 평면 트랜지스터 구조체(3904)의 배면 전체를 마스킹한다(도 43a 내지 도 43c를 참조). 게다가, 에칭 마스크(1410)는 선택적 노정 리세스(1540)에 의해 소스/드레인 반도체(640)에 대한 액세스 또는 소스/드레인 반도체(640)의 노정을 가능하게 해주는 비-평면 트랜지스터 구조체(1304)의 배면 부분을 노정시킨다(도 42a 내지 도 42c를 참조). 게이트 전극(673)과의 오버랩이 최소화되거나 회피될 수 있도록 소스/드레인 반도체(640)에 대한 정렬이 정확할 필요는 없다. 논의된 바와 같이, 에칭 마스크(1410)는 개재 층(210)의 노출 이후에 퇴적되는 배면 기판의 다른 개재 층, 개재 층(210)의 배면 표면 위에 도포된 소프트 마스크(예컨대, 감광성 레지스트), 또는 이와 유사한 것일 수 있다. 논의된 바와 같이, 비보호된 디바이스 영역(들)(예컨대, 비마스킹된 또는 노출된 영역들)은 이어서 적용가능한 재료 조성에 적당한 것으로 알려진 임의의 습식 및/또는 플라스마 에칭 프로세스로 리세스 에칭된다.
게다가, 개재 층(210) 및 트랜지스터 반도체 보디들(610)의 상당 부분의 제거 시에, 에칭 마스크(1410)에 의해 보호되는 비-평면 트랜지스터 구조체(1304)의 영역들에서 서브-핀 높이(H sf )가 유지된다. 선택적 노정 리세스(1540)는 임의의 깊이 및 측방 치수를 가질 수 있다. 예를 들어, 선택적 노정 리세스(1540)는 반도체 보디(610)의 서브-핀 부분(예컨대, 개재 층(210)의 반도체 부분)을 완전히 제거하고 소스/드레인 반도체(640)를 노출시킬 수 있다. 도시된 바와 같이, 에칭 마스크(1410)는 평면 트랜지스터 구조체(3904)의 배면 전체를 마스킹한다(도 43a 내지 도 43c를 참조). 예를 들어, 도 42a 내지 도 42c 및 도 43a 내지 도 43c는, 제각기, 동작들(3812 및 3818)(도 38b)이 수행된 후의 비-평면 트랜지스터 구조체(1304) 및 평면 트랜지스터 구조체(3904)의 단면도들을 예시하고 있다.
도 44a 내지 도 44c 및 도 45a 내지 도 45c는 p-타입 또는 n-타입 불순물 도핑된 배면 소스/드레인 반도체(1640)의 에피택셜 성장 또는 퇴적, 및 배면 소스/드레인 금속화부(1650)의 후속 퇴적 이후의 비-평면 트랜지스터 구조체(1304) 및 평면 트랜지스터 구조체(3904)를 예시하고 있다. 도시된 바와 같이, 배면 소스/드레인 반도체(1640)는 소스/드레인 반도체(640)에 인접하여 또는 그 위에 배치된다. 배면 소스/드레인 반도체(1640)는 에피택셜 성장 프로세스, 퇴적 프로세스, 또는 이와 유사한 것과 같은 임의의 적당한 기술 또는 기술들을 사용하여 소스/드레인 반도체(640) 위에 배치될 수 있다. 예를 들어, 소스/드레인 반도체(640)를 형성하는 데 이용되는 동일한 에피택셜 또는 퇴적 프로세스가 배면 소스/드레인 반도체(1640)를 형성하는 데 이용될 수 있다. 배면 소스/드레인 반도체(1640)는, IV족 반도체들(예컨대 Si, Ge, SiGe), 및/또는 III-V족 반도체들(예컨대, InGaAs, InAs), 및/또는 III-N족 반도체들(예컨대, InGaN)과 같은, 그러나 이에 한정되지 않는 임의의 적당한 재료일 수 있다.
또한 도시된 바와 같이, 배면 소스/드레인 금속화부(1650)는 배면 소스/드레인 반도체(1640)에 인접하여 또는 그 위에 배치된다. 배면 소스/드레인 금속화부(1650)는 금속 퇴적 프로세스와 같은 임의의 적당한 기술 또는 기술들을 사용하여 소스/드레인 반도체(1640) 위에 배치될 수 있다. 예를 들어, 배면 소스/드레인 금속화부(650)를 형성하는 데 이용되는 동일한 퇴적 프로세스가 배면 소스/드레인 금속화부(1650)를 형성하는 데 이용될 수 있다. 배면 소스/드레인 금속화부(650)는 Ti, W, Pt, 이들의 합금들, 또는 이와 유사한 것과 같은 임의의 적당한 재료를 포함할 수 있다. 또한 도 45a 내지 도 45c에 도시된 바와 같이, 평면 트랜지스터 구조체(3904)에 대한 배면 소스/드레인 반도체도 배면 소스/드레인 콘택트 금속화부도 제공되지 않도록 평면 트랜지스터 구조체(3904)는 에칭 마스크(1410)에 의해 계속 마스킹될 수 있다. 예를 들어, 배면 소스/드레인 반도체(1640) 및 배면 소스/드레인 금속화부(1650)의 비-네이티브 재료들이 평면 트랜지스터 구조체(3904)에 도포되지 않으면서 비-평면 트랜지스터 구조체(1304)에 선택적으로 제공될 수 있다. 예를 들어, 도 42a 내지 도 42c 및 도 43a 내지 도 43c는, 제각기, 동작(3826)(도 38b)이 수행된 후의 비-평면 트랜지스터 구조체(1304) 및 평면 트랜지스터 구조체(3904)의 단면도들을 예시하고 있다.
도 44a 내지 도 44c 및 도 45a 내지 도 45c에 의해 나타내어진 일부 추가 실시예들에서, 배면 금속화부 오버버든이 폴리싱(예컨대, CMP)에 의해 제거되어, 에칭 마스크(1410) 및/또는 개재 층(210)을 재노출시키며 소스/드레인 콘택트 금속화부는 그러면 선택적 노정 리세스(1540)를 백필링하는 데 한정된다. 후속 배면 프로세싱은 적어도 소스/드레인 금속화부(1650)에 전기적으로 커플링하는 하나 이상의 배면 인터커넥트 금속화 레벨(묘사되지 않음)의 제조를 추가로 포함할 수 있다. 일부 그러한 실시예들에서, 그러한 배면 인터커넥트 금속화부는 전면 인터커넥트 금속화 레벨들과 상이한 조성을 가지며 그리고/또는 배면 인터커넥트 금속화부는 전면 인터커넥트 금속화부의 대응하는 레벨보다 더 큰 측방 치수들 또는 두께들을 갖는다. 예를 들어, 배면 인터커넥트 금속화부에 비해, 전면 인터커넥트 금속화부는 더 높은 비율의 Cu를 가질 수 있고, 주로 구리(예컨대, 대부분 Cu 또는 Cu-리치 합금)일 수 있다. 배면 인터커넥트 금속화부는 그 대신에 구리 이외의 것(예컨대, 대부분 Cu가 아님, Cu-린 합금, 또는 Cu가 없는 합금)일 수 있다. 전면 인터커넥트 금속화부가 마찬가지로 주로 구리 이외의 것일 수 있는 반면, 배면 인터커넥트 금속화부는 주로 구리일 수 있다. 인터커넥트 금속화부가 구리계(copper-based)가 아닌 경우, 배면 인터커넥트 금속화부는 Ru, Rh, Pd, Ir, Pt, Au, W, Cr, 또는 Co 중 하나 이상을 포함하는 임의의 다른 적당한 금속/금속 합금일 수 있다. 디바이스 스트레이텀의 전면과 배면 사이의 금속화부 조성들의 분리는 유리하게도 전면 프로세싱(예컨대, Ru)과 배면 프로세싱(예컨대, Cu) 간에 비유사(dissimilar) 재료계들 및 인터커넥트 기술들의 사용을 파티셔닝할 수 있다.
주어진 레벨(예컨대, 금속 1, 금속 2 등)에 대한 측방 인터커넥트 치수들 및/또는 두께들이 또한 디바이스 스트레이텀의 전면과 배면 간에 상이할 수 있다. 예를 들어, 배면 인터커넥트 금속화부를 통해 트랜지스터 소스 단자들에 커플링되는 전력 라인들은 전면 인터커넥트 금속화부를 통해 트랜지스터 게이트 단자들 및/또는 드레인 단자들에 커플링되는 전면 인터커넥트 금속화부보다 더 큰 측방 치수들(예컨대, 선 폭들) 및/또는 두께들을 가질 수 있다. 전면 인터커넥트 금속화부와 배면 인터커넥트 금속화부 간의 치수들 및 두께들의 파티셔닝은 유리하게도 인터커넥트 제조 프로세스에 자유도를 부가할 수 있다. 배면 인터커넥트 금속화부가 보다 큰 측방 치수들 및/또는 두께들을 갖는 일부 실시예들에서, 배면 인터커넥트 금속화부는 구리계인 반면 보다 작은 측방 치수들 및/또는 두께들의 전면 인터커넥트 금속화부는 구리 이외의 것(예컨대, Ru계(Ru-based))이다.
논의된 기술들을 사용하여, 비-평면 트랜지스터 구조체(1304)의 소스/드레인 반도체(640)의 배면 노정은 평면 트랜지스터 구조체(3904)의 디바이스 영역들에 대해 선택적이다. 그러한 마스킹된 노정 기술들은 비-평면 트랜지스터 구조체(1304)의 임의의 디바이스 영역들(예컨대, 채널, 게이트 유전체, 게이트 전극 등)을 평면 트랜지스터 구조체(3904)의 임의의 디바이스 영역들에 대해 선택적으로, 또는 그 반대로 노정시키도록 확장될 수 있다. 게다가, 그러한 선택적 노정 프로세싱은 (도시된 바와 같은) 인터-셀 기반, 인트라-셀 기반, 영역 기반, 또는 이와 유사한 것일 수 있다. 그러한 선택적 노정 프로세싱은 비-평면 트랜지스터들과 평면 트랜지스터들 간의 차별화를 제공한다. 그러한 비-평면 및 평면 트랜지스터들은 또한 본 명세서에서 논의된 바와 같이 기능 및/또는 극성에 기초한 차별화를 가질 수 있다. 일 실시예에서, 비-평면 트랜지스터들은 로직 트랜지스터들이고 평면 트랜지스터들은 메모리 및/또는 전력 트랜지스터들이다.
도 38c는 일부 실시예들에 따른, 비-평면 트랜지스터 배면 트랜지스터 소스/드레인 반도체, 및 다른 비-평면 트랜지스터들에 대해 선택적인 콘택트 금속화부를 형성하기 위한 방법들(3803)을 예시하는 흐름 다이어그램이다. 방법들(3803)은 입력(3807)으로서 제1 및 제2(예컨대, 전력 및 로직) 비-평면 트랜지스터 구조체들을 포함하는 도너-호스트 기판 어셈블리로 시작된다. 도너 기판은 개재 층 및 캐리어 층과 같은, 그러나 이에 한정되지 않는 본 명세서에 기술된 피처들 중 하나 이상을 가질 수 있다. 그렇지만, 캐리어 층 및/또는 개재 층은 방법들(3803)을 수행하는 데 요구되지 않는다. 방법들(3803)의 입력에서의 비-평면 전력 및/또는 비-평면 로직 트랜지스터 구조체들이 완전히 동작가능할 수 있거나, 비-평면 트랜지스터 구조체가 배면 프로세싱이 완료될 때까지는 동작가능하지 않도록 하나 이상의 단자가 부재할 수 있다.
도 46은 일부 실시예들에 따른, 하나의 소스/드레인 콘택트 금속화부(650)를 결여하는 비-평면(예컨대, 전력) 트랜지스터 구조체(1304) 및 양쪽 소스/드레인 금속화부들(650)을 갖는 비-평면(예컨대, 로직) 트랜지스터 구조체(604)의 평면도이다. 비-평면(예컨대, 전력) 트랜지스터 구조체(1304)와 관련하여 예시된 굵은 일점쇄선들은 평면들을 나타내며, 이 평면들을 따른 단면도들이 도 48a 내지 도 48c, 도 50a 내지 도 50c, 도 52a 내지 도 52c, 및 도 54a 내지 도 54c로서 추가로 제공된다. 이와 유사하게, 비-평면(예컨대, 로직) 트랜지스터 구조체(604)와 관련하여 예시된 굵은 일점쇄선들은 평면들을 나타내며, 이 평면들을 따른 단면도들이 도 47a 내지 도 47c, 도 49a 내지 도 49c, 도 51a 내지 도 51c, 및 도 53a 내지 도 53c로서 추가로 제공된다. 방법들(3802)을 참조하여 본 명세서에서 논의된 기술들을 사용하여, 비-평면 트랜지스터 구조체(604)에 대한 배면 프로세싱을 제공함이 없이 비-평면 트랜지스터 구조체(1304)에 대한 선택적 배면 프로세싱이 제공될 수 있다.
도 38c로 돌아가서, 방법들(3803)에 의해 제공되는 배면 프로세싱은 비-평면 트랜지스터 구조체(1304)(예컨대, 제1 디바이스)의 소스/드레인 반도체(640)(예컨대, 제1 디바이스 영역)의 배면 노정을 제공하여, 배면 프로세싱이 비-평면 트랜지스터 구조체(1304)의 소스/드레인 반도체(640)의 배면을 비-평면 트랜지스터 구조체(604)(예컨대, 제2 디바이스)에 대해 선택적으로 그리고, 그로써, 비-평면 트랜지스터 구조체(604)의 각각의 디바이스 영역에 대해 선택적으로 노정시킨다. 비-평면 트랜지스터 구조체(1304)의 소스/드레인 반도체(640)의 배면 노정은 비-평면 트랜지스터 구조체(604)의 소스/드레인 반도체(640), 소스/드레인 금속화부(650), 게이트 전극(673)을 소스/드레인 금속화부(650) 및/또는 소스/드레인 반도체(640)로부터 분리시키는 스페이서 유전체(671), 필드 격리 유전체(680), 및 디바이스 층(215)에 대해 선택적이다. 방법들(3803)은 대안적으로 비-평면 트랜지스터 구조체(1304)의 임의의 하나 이상의 디바이스 영역에 대해 선택적인 비-평면 트랜지스터 구조체(604)의 임의의 하나 이상의 디바이스 영역의 선택적 배면 노정을 제공할 수 있다. 게다가, 방법들(3803)은 비-평면(예컨대, 로직) 트랜지스터 구조체(604)의 임의의 하나 이상의 디바이스 영역에 대해 선택적인 비-평면(예컨대, 전력) 트랜지스터 구조체(1304)의 임의의 하나 이상의 디바이스 영역의 선택적 배면 노정을 제공할 수 있다.
또한 동작(3834)과 관련하여 도시된 바와 같이, 방법들(3803)은 하나 이상의 비-네이티브 재료를 노정된 소스/드레인 반도체(640)(예컨대, 노정된 제1 디바이스 영역) 위에 (예컨대, 퇴적 또는 이와 유사한 것에 의해) 형성할 수 있다. 방법들(3803)의 예에서, 배면 소스/드레인 반도체(1640) 및 배면 소스/드레인 금속화부(1650)는 노정된(예컨대, 배면 노정된) 소스/드레인 반도체(640) 위에 배치된다. 임의의 적당한 비-네이티브 재료(들)가 방법들(3803)을 사용하여 임의의 노출된 디바이스 영역 위에 배치될 수 있다. 예를 들어, 비-네이티브 재료 또는 재료들은 반도체 재료들, 금속 재료들, 또는 유전체 재료들을 포함할 수 있다.
도 46에 도시된 바와 같이, 일부 실시예들에서, 비-평면 전력 트랜지스터들 및 비-평면 로직 트랜지스터들이 동일한 집적 회로에 통합될 수 있다. 예를 들어, 비-평면 트랜지스터 구조체(1304) 및 비-평면 트랜지스터 구조체(604)가 IC 다이(601) 상에, 제각기, 전력 및 로직 트랜지스터들로서 통합될 수 있다. 도 46에서, 비-평면 트랜지스터 구조체(1304) 및 비-평면 트랜지스터 구조체(604)와 관련한 유사한 숫자들은 본 명세서에서의 다른 논의와 관련하여 유사한 구조체들을 나타낸다.
도 39와 관련하여 논의된 바와 같이, 비-평면 트랜지스터 구조체(1304)에 소스 또는 드레인 금속화부(650)의 부재 시에, 소스/드레인 금속화부(650) 및/또는 다른 전면 금속화 레벨들에 대한 피치 및/또는 임계 치수 제약조건들이 완화될 수 있고 소스 또는 드레인 금속화부(650)의 부재는 제3 단자 접속부가 제조될 때까지 비-평면(예컨대, 전력) 트랜지스터 구조체(1304)를 동작불가능하게 만들 수 있다. 그러한 배면 트랜지스터 소스/드레인 콘택트 금속화부는 전력 레일을 전력 트랜지스터 구조체 내로 커플링시킬 수 있어, 전력 및 신호(게이트 전극 전압) 라우팅을 트랜지스터 구조체 스트레이텀의 대향 측면들 상에 위치시킬 수 있다. 대안적으로, 소스 또는 드레인 트랜지스터 단자를 트랜지스터 스트레이텀의 양쪽 측면들 상에 배치된 인터커넥트 트레이스들 내로 결속시키기 위해 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(3802)이 실시될 수 있도록 선택적 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(3803)이 또한 전면으로부터 제조되는 바와 같이 완전히 기능하는 트랜지스터 구조체에 대해 실시될 수 있다.
또한, 본 명세서에서 추가로 논의되고 도 47 내지 도 54와 관련하여 예시된 바와 같이, 비-평면(예컨대, 전력) 트랜지스터 구조체(1304)의 그러한 배면 트랜지스터 소스/드레인 콘택트 금속화 동안, 비-평면(예컨대, 로직) 트랜지스터 구조체(604)는 마스킹되고 비노정된 채로 있다. 예를 들어, 비-평면 전력 트랜지스터 구조체가 전면으로부터 제조되는 바와 같이 완전히 기능하고 비-평면 트랜지스터 구조체(1304)의 배면 프로세싱이 비-평면 트랜지스터 구조체(604)의 기능에 영향을 미치지 않도록 선택적 배면 트랜지스터 소스/드레인 콘택트 금속화 방법들(3803)이 비-평면 트랜지스터 구조체(604)에 대해 수행될 수 있다.
도 38c로 돌아가서, 동작(3809)에서, 디바이스 스트레이텀(예컨대, 개재 층 또는 층들)의 배면이 캐리어 층을 제거함으로써 노정된다. 일부 실시예들에서, 디바이스 층 위에 퇴적된 임의의 개재 층 및/또는 전면 재료들의 부분들이 또한 동작(3809) 동안 제거될 수 있다. 개재 층(들)은 본 명세서에서 논의된 바와 같이 디바이스 스트레이텀 배면의 고도로 균일한 노출을 용이하게 할 수 있다. 예를 들어, 제거 이전에, 개재 층(들)이 캐리어 층 및 디바이스 층 둘 다와 직접 접촉하고 있었도록 개재 층(들)은 디바이스 층을 제거된 캐리어 층으로부터 분리시킬 수 있다. 일부 실시예들에서 논의된 바와 같이, 동작(3807)에서 수용된 비-평면 로직 트랜지스터 구조체들 및 비-평면 전력 트랜지스터 구조체들을 포함하는 도너-호스트 기판 어셈블리는 캐리어 층을 포함하지 않으며 동작(3808)이 스킵될 수 있다.
방법들(3802)은 노정된 개재 층의 적어도 어떤 두께가 제거되는 동작(3813)에서 계속된다. 방법들(3802)의 예에서, 노정된 개재 층의 두께는 폴리싱 동작에 의해 제거된다. 그렇지만, 노정된 개재 층의 두께는 임의의 적당한 기술 또는 기술들을 사용하여 제거될 수 있다. 예를 들어, 개재 층 또는 층들의 하나 이상의 컴포넌트 층이 제거될 수 있다. 일 실시예에서, 개재 층의 두께는 폴리싱 동작에 의해 균일하게 제거된다. 일 실시예에서, 개재 층의 두께는 마스킹된 또는 블랭킷 에칭 프로세스에 의해 제거된다. 동작(3813)은 동작(3809)에서 캐리어 층을 제거하기 위해 이용된 것과 동일한 폴리싱 및/또는 에칭 프로세스를 이용할 수 있거나, 동작(3813)은 구별되는 프로세스 파라미터들을 갖는 구별되는 프로세스일 수 있다. 예를 들어, 개재 층이 캐리어 제거 프로세스를 위한 에칭 스톱을 제공하는 경우, 동작(3813)은 상이한 폴리싱 또는 에칭 프로세스를 이용할 수 있다.
방법들(3802)은 배면 격리 유전체가 비-평면 로직 트랜지스터 구조체들 및 비-평면 전력 트랜지스터 구조체들의 배면 상에 배치되는 동작(3819)에서 계속된다. 배면 격리 유전체는 유전체 퇴적 기술들과 같은 임의의 적당한 기술 또는 기술들을 사용하여 비-평면 로직 트랜지스터 구조체들 및 비-평면 전력 트랜지스터 구조체들의 배면 상에 배치될 수 있다. 게다가, 배면 격리 유전체는 실리콘 이산화물, 실리콘 질화물, SiOC, SiOCH, HSQ, MSQ, SiON, 또는 이와 유사한 것과 같은 임의의 적당한 재료일 수 있다.
방법들(3802)은 비-평면 전력 트랜지스터 구조체 내의 적어도 하나의 소스/드레인 영역의 배면이 비-평면 로직 트랜지스터 구조체에 대해 선택적으로 노정되는 동작(3825)에서 계속된다. 일부 실시예들에서, 배면 격리 유전체가 에칭 마스크를 형성하도록 패터닝되고, 배면 리세스 에칭이 에칭 마스크에 의해 정의된 패턴을 갖도록 동작(3825)에서 배면 리세스 에칭이 수행된다. 에칭 마스크를 생성하기 위한 배면 격리 유전체의 패터닝은 리소그래피 기술들과 같은 임의의 적당한 패터닝 기술들을 사용하여 수행될 수 있다. 게다가, 배면 리세스 에칭은 습식 또는 건식 에칭 기술들과 같은 임의의 적당한 기술들을 사용하여 수행될 수 있다. 배면 리세스 에칭은 비-평면 전력 트랜지스터 구조체(예컨대, 제1 디바이스)의 소스/드레인 반도체 영역(예컨대, 제1 디바이스 영역)을 비-평면 전력 트랜지스터 구조체의 다른 영역들(예컨대, 노정되어서는 안되는 그 디바이스 영역들)에 대해 선택적으로 그리고 비-평면 로직 트랜지스터 구조체들(예컨대, 제2 디바이스)의 디바이스 영역들(예컨대, 제2 영역 또는 영역들)에 대해 선택적으로 노정시킬 수 있다. 논의된 바와 같이, 비-평면 로직 트랜지스터 구조체들의 디바이스 영역들에 대한 선택도는 비-평면 로직 트랜지스터 구조체들 전체(예컨대, 모든 디바이스 영역들)에 대한 선택도를 제공할 수 있다.
비-평면 전력 트랜지스터 구조체의 선택적 소스/드레인 반도체 영역들이 일단 노정되면, 방법들(3803)은 비-네이티브 소스/드레인 반도체가 배면으로부터 그리고 비-평면 전력 트랜지스터의 노정된 소스/드레인 영역들 상에 또는 그 위에 퇴적되며 그리고/또는 콘택트 금속화부가 배면으로부터 도포된 소스/드레인 반도체 위에 퇴적되는 동작(3834)에서 완료된다. 소스/드레인 반도체 및/또는 콘택트 금속화부는 배면 노정된 반도체 영역 위에 배치될 수 있는 비-네이티브 재료들의 예들이다. 도시된 바와 같이, 동작(3834)은 그러한 배면 프로세싱에 의해 선택적으로 비노정된 비-평면 로직 트랜지스터 구조체들과 함께 통합된 배면 소스/드레인 반도체 위에 배면 단자 금속화부를 갖는 비-평면 전력 트랜지스터 구조체들을 출력한다.
도 47a, 도 49a, 도 51a, 및 도 53a는 일부 실시예들에 따른, 방법들(3803)에서의 동작들이 수행될 때 도 46에 나타낸 A-A' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 48a, 도 50a, 도 52a, 및 도 54a는 일부 실시예들에 따른, 방법들(3803)에서의 동작들이 수행될 때 도 46에 나타낸 A-A' 평면을 따른 비-평면 트랜지스터 구조체(604)의 단면도들을 예시하고 있다. 도 47b, 도 49b, 도 51b, 및 도 53b는 일부 실시예들에 따른, 방법들(3803)에서의 동작들이 수행될 때 도 46에 나타낸 B-B' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 48b, 도 50b, 도 52b, 및 도 54b는 일부 실시예들에 따른, 방법들(3803)에서의 동작들이 수행될 때 도 46에 나타낸 B-B' 평면을 따른 비-평면 트랜지스터 구조체(604)의 단면도들을 예시하고 있다. 도 47c, 도 49c, 도 51c, 및 도 53c는 일부 실시예들에 따른, 방법들(3803)에서의 동작들이 수행될 때 도 46에 나타낸 C-C' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 48c, 도 50c, 도 52c, 및 도 54c는 일부 실시예들에 따른, 방법들(3803)에서의 동작들이 수행될 때 도 46에 나타낸 C-C' 평면을 따른 비-평면 트랜지스터 구조체(604)의 단면도들을 예시하고 있다.
도 47a 내지 도 47c는 일부 실시예들에 따른, 전면 프로세싱 및/또는 임의적 캐리어 제거 이후에 예시적인 비-평면 트랜지스터 구조체(1304)에 존재하는 구조체들의 단면도들을 예시하고 있다. 일부 실시예들에서, 비-평면 트랜지스터 구조체(1304)는 전력 트랜지스터이다. 도 47a 내지 도 47c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 도 48a 내지 도 48c는 전면 프로세싱 및/또는 임의적 캐리어 제거 이후에 예시적인 비-평면 트랜지스터 구조체(604)에 존재하는 구조체들을 예시하고 있다. 비-평면 트랜지스터 구조체(1304)가 전력 트랜지스터인 일부 실시예들에서, 비-평면 트랜지스터 구조체(604)는 로직 트랜지스터이다. 도 41a 내지 도 41c에 예시된 구조적 피처들도 또한 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 예를 들어, 도 47a 내지 도 47c 및 도 48a 내지 도 48c는 동작(3809)(도 38c)이 수행된 후의 비-평면 트랜지스터 구조체들(1304 및 604)의 단면도들을 예시하고 있다.
도 49a 내지 도 49c 및 도 50a 내지 도 50c에 도시된 바와 같이, 비-평면 트랜지스터 구조체(1304) 및 비-평면 트랜지스터 구조체(604)의 반도체 보디(610)들 및/또는, 필드 격리 유전체(680)와 같은, 다른 구조체들의 배면(1012)이 개재 층(210)의 제거에 의해 노정된다. 그러한 노정은 임의의 적당한 기술 또는 기술들을 사용하여 수행될 수 있다. 예를 들어, 트랜지스터 반도체 보디들(610)의 배면을 노정시키기 위해, 트랜지스터 반도체 보디들(610)이 앵커링된 벌크 반도체의 부분들이, 예를 들어, 동작(510)(도 5를 참조)와 관련하여 앞서 기술된 바와 같이, 습식 및/또는 건식 에칭 프로세스로 폴리싱 백되고 그리고/또는 리세스 에칭될 수 있다. 일부 실시예들에서, 개재 층(210)의 배면 폴리싱은 필드 격리 유전체(680)에의 폴리싱의 노출 시에 정지될 수 있다. 반도체 보디들(610)의 서브-핀 부분을 포함하는 디바이스 층 및 인접한 필드 격리 유전체(680)를 추가로 시닝함으로써 서브-핀 높이(H sf )를 감소시키기 위해 임의의 양의 오버-에칭(또는 오버-폴리싱)이 수행될 수 있다. 예를 들어, 도 49a 내지 도 49c 및 도 50a 내지 도 50c는 방법들(3803)의 동작(3813)(도 38c를 참조)이 수행된 후의 비-평면 트랜지스터 구조체(1304) 및 비-평면 트랜지스터 구조체(604)의 단면도들을 예시하고 있다.
도 51a 내지 도 51c 및 도 52a 내지 도 52c에 도시된 바와 같이, 에칭 마스크(1410)(예컨대, 패터닝된 마스크)는 비-평면 트랜지스터 구조체(1304) 및 비-평면 트랜지스터 구조체(604)의 배면 구조체들에 정렬된다. 게다가, 에칭 마스크(1410)에 의해 제공된 비마스킹된 부분들 내에 선택적 노정 리세스(1540)를 제공하기 위해 트랜지스터 반도체 보디들(610)의 상당 부분(예컨대, 디바이스 층(215)의 일 부분)의 제거가 수행된다.
도 51a 내지 도 51c 및 도 52a 내지 도 52c의 맥락에서, 에칭 마스크(1410)는 격리를 제공하기 위해 남아 있을 하드 마스크 층 및 유전체 층이다. 에칭 마스크(1410)는 임의의 적당한 기술 또는 기술들을 사용하여 제공될 수 있다. 일 실시예에서, 배면 격리 유전체(예컨대, 배면 격리 유전체(1120))가 노정된 배면 위에 퇴적된다. 배면 격리 유전체는 트랜지스터 반도체 영역들을 노출시키기 위해 제거되는 개재 층의 일 부분을 대체하는 비-네이티브 재료의 일 예이고, 배면 격리 유전체는 실리콘 이산화물, 저 상대 유전율 재료, 필드 격리 유전체(680)의 상대 유전율 미만의 상대 유전율을 갖는 재료, 3.9 미만 또는 3.5 미만의 상대 유전율을 갖는 재료, SiOC, SiOCH, HSQ, MSQ, SiN, SiON, 또는 이와 유사한 것과 같은 트랜지스터들의 전기적 격리에 적당한 임의의 유전체 재료일 수 있다. 배면 격리 유전체는 이어서 에칭 마스크(1410)를 제공하도록 패터닝된다.
도시된 바와 같이, 에칭 마스크(1410)는 비-평면 트랜지스터 구조체(604) 전체를 마스킹한다(도 51a 내지 도 51c를 참조). 게다가, 에칭 마스크(1410)는 선택적 노정 리세스(1540)에 의해 소스/드레인 반도체(640)에 대한 액세스 또는 소스/드레인 반도체(640)의 노정을 가능하게 해주는 비-평면 트랜지스터 구조체(1304)의 배면 부분을 노정시킨다(도 52a 내지 도 52c를 참조). 게이트 전극(673)과의 오버랩이 최소화되거나 회피될 수 있도록 소스/드레인 반도체(640)에 대한 정렬이 정확할 필요는 없다. 논의된 바와 같이, 에칭 마스크(1410)는 배면(1012)의 노정 이후에 퇴적된 격리 유전체일 수 있다. 또한 논의된 바와 같이, 비보호된 디바이스 영역(들)(예컨대, 비마스킹된 또는 노출된 영역들)은 이어서 적용가능한 재료 조성에 적당한 것으로 알려진 임의의 습식 및/또는 플라스마 에칭 프로세스로 리세스 에칭된다.
트랜지스터 반도체 보디들(610)의 상당 부분의 제거 시에, 에칭 마스크(1410)에 의해 보호되는 비-평면 트랜지스터 구조체(1304)의 영역들에서 서브-핀 높이(H sf )가 유지된다. 선택적 노정 리세스(1540)는 임의의 깊이 및 측방 치수를 가질 수 있다. 예를 들어, 선택적 노정 리세스(1540)는 반도체 보디(610)의 서브-핀 부분(예컨대, 개재 층(210)의 반도체 부분)을 완전히 제거하고 소스/드레인 반도체(640)를 노출시킬 수 있다. 도시된 바와 같이, 에칭 마스크(1410)는 비-평면 트랜지스터 구조체(604)의 배면 전체를 마스킹한다(도 52a 내지 도 52c를 참조). 예를 들어, 도 51a 내지 도 51c 및 도 52a 내지 도 52c는 동작(3819)(도 38c)이 수행된 후의 비-평면 트랜지스터 구조체(1304) 및 비-평면 트랜지스터 구조체(604)의 단면도들을 예시하고 있다.
도 53a 내지 도 53c 및 도 54a 내지 도 54c는 p-타입 또는 n-타입 불순물 도핑된 배면 소스/드레인 반도체(1640)의 에피택셜 성장 또는 퇴적, 및 배면 소스/드레인 금속화부(1650)의 후속 퇴적 이후의 비-평면 트랜지스터 구조체(1304) 및 비-평면 트랜지스터 구조체(604)를 예시하고 있다. 도시된 바와 같이, 배면 소스/드레인 반도체(1640)는 소스/드레인 반도체(640)에 인접하여 또는 그 위에 배치된다. 배면 소스/드레인 반도체(1640)는 에피택셜 성장 프로세스, 퇴적 프로세스, 또는 이와 유사한 것과 같은 임의의 적당한 기술 또는 기술들을 사용하여 소스/드레인 반도체(640) 위에 배치될 수 있다. 예를 들어, 소스/드레인 반도체(640)를 형성하는 데 이용되는 동일한 에피택셜 또는 퇴적 프로세스가 배면 소스/드레인 반도체(1640)를 형성하는 데 이용될 수 있다. 배면 소스/드레인 반도체(1640)는, IV족 반도체들(예컨대 Si, Ge, SiGe), 및/또는 III-V족 반도체들(예컨대, InGaAs, InAs), 및/또는 III-N족 반도체들(예컨대, InGaN)과 같은, 그러나 이에 한정되지 않는 임의의 적당한 재료일 수 있다.
또한 도시된 바와 같이, 배면 소스/드레인 금속화부(1650)는 배면 소스/드레인 반도체(1640)에 인접하여 또는 그 위에 배치된다. 배면 소스/드레인 금속화부(1650)는 금속 퇴적 프로세스와 같은 임의의 적당한 기술 또는 기술들을 사용하여 소스/드레인 반도체(1640) 위에 배치될 수 있다. 예를 들어, 배면 소스/드레인 금속화부(650)를 형성하는 데 이용되는 동일한 퇴적 프로세스가 배면 소스/드레인 금속화부(1650)를 형성하는 데 이용될 수 있다. 배면 소스/드레인 금속화부(650)는 Ti, W, Pt, 이들의 합금들, 또는 이와 유사한 것과 같은 임의의 적당한 재료를 포함할 수 있다. 또한 도 53a 내지 도 53c에 도시된 바와 같이, 비-평면 트랜지스터 구조체(604)에 대한 배면 소스/드레인 반도체도 배면 소스/드레인 콘택트 금속화부도 제공되지 않도록 비-평면 트랜지스터 구조체(604)는 에칭 마스크(1410)에 의해 계속 마스킹될 수 있다. 예를 들어, 배면 소스/드레인 반도체(1640) 및 배면 소스/드레인 금속화부(1650)의 비-네이티브 재료들이 비-평면 트랜지스터 구조체(604)에 도포되지 않으면서 비-평면 트랜지스터 구조체(1304)에 선택적으로 제공될 수 있다. 예를 들어, 도 52a 내지 도 52c, 도 53a 내지 도 53c, 및 도 54a 내지 도 54c는 동작(3834)(도 38C)이 수행된 후의 비-평면 트랜지스터 구조체(1304) 및 비-평면 트랜지스터 구조체(604)의 단면도들을 예시하고 있다.
도 53a 내지 도 53c 및 도 54a 내지 도 54c에 의해 나타내어진 일부 추가 실시예들에서, 배면 금속화부 오버버든이 폴리싱(예컨대, CMP)에 의해 제거되어, 에칭 마스크(1410)를 재노출시키며 소스/드레인 콘택트 금속화부는 그러면 선택적 노정 리세스(1540)를 백필링하는 데 한정된다. 후속 배면 프로세싱은 적어도 소스/드레인 금속화부(1650)에 전기적으로 커플링하는 하나 이상의 배면 인터커넥트 금속화 레벨(묘사되지 않음)의 제조를 추가로 포함할 수 있다. 일부 그러한 실시예들에서, 그러한 배면 인터커넥트 금속화부는 전면 인터커넥트 금속화 레벨들과 상이한 조성을 가지며 그리고/또는 배면 인터커넥트 금속화부는 전면 인터커넥트 금속화부의 대응하는 레벨보다 더 큰 측방 치수들 및/또는 더 큰 두께들을 갖는다.
이상의 논의는 전면 트랜지스터 구조체를 완성 및/또는 수정하는 데 이용될 수 있는 다양한 배면 프로세싱 동작들을 기술한다. 그러한 프로세스들은, 예를 들어, 디바이스 스트레이텀을 싱귤레이션 및 패키징할 준비를 하거나, 스태킹된 3D 디바이스 스트레이텀들 실시예들의 다른 디바이스 스트레이텀과 본딩할 준비를 하는 데 이용될 수 있다. 배면 프로세싱이 디바이스 스트레이텀들의 노정된 배면 상에 제2 디바이스(예컨대, FET, TFET, TFT, STTM)를 제조하도록 확장될 수 있다는 점에 또한 유의해야 한다. 그러한 양면 스트레이텀 제조는 노정된 배면이 다른 사전 제조된 디바이스 스트레이텀에 본딩되는 웨이퍼-레벨 스트레이텀들 본딩에 대한 보완물 또는 대안으로 간주될 수 있다. 그러한 양면 스트레이텀이 차후에 다른 스트레이텀에 본딩되는 경우, 본드 계면은 스태킹된 디바이스들의 쌍을 다른 디바이스 또는 스태킹된 디바이스들의 다른 쌍으로부터 분리시킬 것이다.
주어진 디바이스 스택은 스태킹된 디바이스들에 의해 요구되는 프로세싱 조건들 및/또는 재료들 간의 호환성의 레벨의 함수로서 양면 점증적 디바이스 제조 또는 사전 제조된 디바이스 스트레이텀들 본딩 중 하나 또는 다른 하나에 보다 적합할 수 있다. 예를 들어, 고온 활성화 어닐들(예컨대, 포스트-불순물 도펀트 주입 어닐들(post-impurity dopant implant anneals)) 또는 고온 반도체 성장들(예컨대, 에피택셜 성장들)을 요구하는 배면 디바이스는 배면 프로세싱에 의한 점증적 제조에 적합하지 않을 수 있는데, 그 이유는 배면 프로세싱 조건들이 전면 디바이스에 유해할 수 있기 때문이며, 이 경우에 웨이퍼-레벨 배면 본딩이 바람직하다. 이와 달리, 많은 TFT들, 산화물 반도체 TFET들, 또는 STTM 디바이스들과 같은 저온 호환가능 디바이스들은 배면 프로세싱으로 점증적으로 제조되는 데 적합할 수 있다.
특히, 배면 프로세싱이, 모든 전면 프로세싱의 완료 시에, 임의의 전면 프로세싱의 수행 이전에, 또는 전면 프로세싱의 스테이지들 사이에 삽입되어, 순차적으로 수행될 수 있다. 동시 양면 프로세싱이 고려될 수 있지만, 지지(예컨대, 도너 또는 호스트) 기판의 실제적인 이점들은 제2 측면에 대해 프로세싱을 따라하기 전에 제1 측면에 대해 실질적으로 모든 프로세싱을 수행하는 것에 유리하디. 따라서, 일부 실시예들에서, 배면이 노정되기 전에 전면 프로세싱의 실질적으로 전부가 (예컨대, 백엔드 금속화부의 많은 레벨들을 통해 계속) 수행될 수 있다. 배면을 노정시킬 시에, 배면 프로세싱의 실질적으로 전부가 (예컨대, 백엔드 금속화부의 하나 이상의 레벨을 통해 계속) 수행될 수 있다. 상이한 전면 및 배면 금속화부들은 일단 시작되면 각각이 전체적으로 완료되는 그러한 완전히 직렬화된 전면 및 배면 프로세싱 스테이지들로 구현될 수 있다. 상이한 전면 및 배면 디바이스들이 또한 이러한 방식으로 구현될 수 있다. 전면 및 배면 프로세싱 동작들이 인터리빙되는 대안의 구현들에서, 도너 기판과 호스트 기판 간의 부가의 전사들이 필요할 수 있어, 제조 프로세스에 복잡도 및 비용을 추가할 수 있다. 예를 들어, 전면 디바이스 셀 제조와 전면 백엔드 인터커넥트 금속화부 사이에 모든 배면 프로세싱이 삽입되는 경우, 전면 호스트 기판으로부터 배면 호스트 기판으로의 하나의 부가 전사가 수행될 수 있다.
앞서 살펴본 바와 같이, 배면 프로세싱이 전면 프로세싱과 의도적으로 차별화될 수 있다. 전면 프로세싱에 대해 이용되는 것과 상이한 재료 세트들 및/또는 프로세싱 조건들이 배면 프로세싱에 대해 이용될 수 있다. 예를 들어, 전면 금속화부는 Cu계 금속(Cu-based metal)과 같은 제1 금속(즉, 주로 또는 50% 초과가 Cu인 금속 합금)을 이용할 수 있고, 배면 금속화부는 Cu계 금속 이외의 제2 금속(즉, 주로 또는 50% 초과가 Cu 이외의 금속인 금속 합금)을 이용할 수 있다. 전면 디바이스들은 먼저 재료계(material system)(예컨대, 반도체 조성들)를 이용할 수 있는 반면, 배면 디바이스들은 제2 상이한 재료계를 이용한다. 이 동일한 맥락에서, 디바이스 통합에 다른 자유도를 부가하는 방식으로 양면 제조 프로세스를 파티셔닝하기 위해 배면 노정 및 후속 배면 프로세싱이 제조 프로세스 내에서 다양한 전면 프로세싱 동작들과 관련하여 위치될 수 있다. 예를 들어, 배면 프로세싱은 평면 FET를 비-평면 FET와 함께 통합시키는 수단으로서, 또는 상이한 열적 버짓들을 갖는 디바이스들을 통합시키는 수단으로서 이용될 수 있다. 예를 들어, 고온 프로세싱(예컨대, 350 ℃ 초과)은 전면 프로세싱으로 넘겨지고(relegated), 배면 프로세싱은 저온(예컨대, 350 ℃ 미만)으로 제한된다.
디바이스 스트레이텀의 노정된 부분의 배면 프로세싱은 전면 제조 프로세스들 동안 형성된 구조체들 내로 화학종을 주입시키는 것을 포함할 수 있다. 주입은 (활성화 어닐을 위한 것과 같은) 고온 프로세싱을 수반할 수 있는 프로세스의 일 예이며, 이 경우에 주입은 전면 백엔드 인터커넥트가 형성되기 전의 시점에서 전면 프로세싱과 통합될 수 있다. 일부 실시예들에서, 도펀트 화학종은 디바이스 및/또는 개재 층의 노정된 배면으로부터 디바이스 층 또는 개재 층 내로 주입될 수 있다. 배면 주입 기술들은 디바이스 구조체 또는 주변 구조체의 하나 이상의 비-반도체 영역의 조성을 개질하기 위한 수단으로서 배면 노정 프로세스를 레버리지할 수 있다. 예를 들어, 유전체(게이트 스페이서, 게이트 유전체 등) 또는 금속(예컨대, 게이트 금속, 소스/드레인 콘택트 금속 등)의 부분들은, 그 부분들이 전면 프로세싱에 의해 제조된 후에, 개질될 수 있다. 배면 주입에 의한 재료 개질은 미세구조 개질(microstructural modification)(예컨대, 비정질화(amorphization)) 및/또는 조성 개질(compositional modification)의 형태를 취할 수 있다. 그러한 재료 개질은, 예를 들어, 후속하는 선택적 재료 제거 또는 성장을 위한 기초로서 이용될 수 있다.
주입 기술들은 또한 배면 노정 프로세스를 전면 프로세싱 동안 형성된 반도체 구조체들의 전기적 속성들을 변경하기 위한 수단으로서 레버리지할 수 있다. 포스트-배면 노정 주입은 하나 이상의 반도체 구조체 내로의 도펀트들의 유입을 사실상 지연시켜, 주어진 디바이스에 대한 열적 버짓을 증가시키며, 그리고/또는 도펀트 확산 프로파일들을 샤프닝(sharpening)할 수 있다. 포스트-배면 노정 주입 동작들은 또한 디바이스의 전면으로부터 액세스불가능하고 또한 도핑될 반도체 영역의 배면이 (예컨대, 기판 시닝 또는 제거를 통해) 노정될 때까지 디바이스의 배면으로부터 액세스불가능하게 될 반도체 영역들의 도핑을 가능하게 해줄 수 있다. 포스트-배면 노정 주입 동작들은 활성 디바이스 영역(예컨대, FET의 채널, 소스, 드레인)을 개질하거나, 활성 디바이스 영역에의 배면 커플링을 가능하게 해주거나, 또는 활성 디바이스 영역의 배면 격리를 향상시킬 수 있다. 활성화 어닐을 요구하는 포스트-배면 노정 주입 동작들이 활성화 어닐 온도와 호환가능한 프런트엔드 디바이스 프로세싱과, 전면 인터커넥트 금속화부와 같은, 저온 프로세스들로 제한되는 프로세싱 사이에서 수행될 수 있다. 활성화 어닐을 요구하는 포스트-배면 노정 주입 동작들은 또한 활성화 어닐이 도너-호스트 어셈블리의 두께에 걸쳐 큰 온도 그레이디언트(temperature gradient)를 유지하는 열 프로세스를 수반하는 전면 인터커넥트 금속화부를 포함한, 모든 프런트엔드 디바이스 프로세싱이 완료된 후에 수행될 수 있다. 예를 들어, 열이 디바이스 층의 노정된 배면 표면에 빠르게 인가되면서 호스트 기판이 400 ℃보다 훨씬 낮은(well below) 제1 온도로 유지될 수 있다.
도 55는 일부 실시예들에 따른, 반도체 디바이스 구조체 내로의 도펀트의 배면 주입을 포함하는 배면 프로세싱 방법들(5501)을 예시하는 흐름 다이어그램이다. 방법들(5501)은 두께가 수백 나노미터 이하일 수 있는 디바이스(예컨대, 트랜지스터) 셀 스트레이텀의 배면 프로세싱을 추가로 예시하고 있다. 방법들(5501)은 입력(5505)으로서 디바이스 층을 포함하는 도너-호스트 기판 어셈블리로 시작된다. 도너 기판은 개재 층 및 캐리어 층과 같은, 그러나 이에 한정되지 않는 앞서 기술된 피처들 중 하나 이상을 가질 수 있다. 그렇지만 특히, 캐리어 층 및/또는 개재 층은 방법들(5501)을 수행하는 데 요구되지 않는다. 동작(5510)에서, 디바이스 층 또는 개재 층의 배면이 배면 노정 프로세스 동안 노출된다. 일부 실시예들에서, 동작(5510)에서 수행되는 배면 노정 프로세스는 방법들(501)(도 5)의 동작들 중 하나 이상을 포함한다. 배면 노정 프로세스는, 예를 들어, 도너 기판(예컨대, 캐리어 층)의 적어도 일 부분을 제거함으로써 디바이스 층 또는 개재 층을 노정시킬 수 있다. 하나 이상의 도펀트가 이어서 노정된 디바이스 층 및/또는 개재 층 내로 주입된다. 출력(5515)은 배면 도핑된 층을 갖는 디바이스 셀들을 포함하고, 배면 도핑된 층은 디바이스 구조체의 배면으로부터의 도펀트 화학종 유입을 나타내는 그리고/또는 전면 구조체 제조에 후속하는 도펀트 화학종 유입을 나타내는 도펀트 프로파일을 가질 것으로 예상될 수 있다. 도펀트 프로파일들은, 예를 들어, 디바이스 구조체의 전면에 근접해서보다 디바이스 구조체의 배면에 근접해서 더 높은 화학종 농도가 있다는 것을 보여줄 수 있다. 배면으로부터 유입된 도펀트 화학종은 배면 주입 프로세스 이전에 전면 프로세싱 동안 형성된 반도체 구조체들을 둘러싸는 재료들에 존재할 수 있다. 주변 전면 구조체들을 고려한 도펀트 화학종을 함유하는 재료들 및/또는 이 재료들 내에서의 도펀트 화학종의 프로파일의 조합은 방법들(5501)의 일 실시예에 따른 포스트-배면 노정 주입 프로세스를 나타낼 수 있다.
도 56a 및 도 57a는 일부 실시예들에 따른, 방법들(5501)에서의 동작들이 수행될 때 도 6에 나타낸 A-A' 평면을 따른 트랜지스터 구조체(604)의 단면도들을 예시하고 있다. 도 56b 및 도 57b는 일부 실시예들에 따른, 방법들(5501)에서의 동작들이 수행될 때 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604)의 단면도들을 예시하고 있다. 도 56c 및 도 57c는 일부 실시예들에 따른, 방법들(5501)에서의 동작들이 수행될 때 도 6에 나타낸 C-C' 평면을 따른 트랜지스터 구조체(604)의 단면도들을 예시하고 있다.
도 56a 내지 도 56c는 도너 기판의 전면 프로세싱 이후에 예시적인 트랜지스터 구조체에 존재하는 구조체들을 예시하고 있다. 반도체 보디들(610)은 수직으로(예컨대, z-차원) 연장되는 핀 구조체들이다. 반도체 보디들(610)은 디바이스 층(215)을 포함하는 채널 부분을 포함한다. 도 56a 내지 도 56c에 예시된 실시예들에서, 반도체 보디들(610)은 디바이스 층(215)(예컨대, Si)과 동일한 반도체 조성을 갖는 서브-핀 부분을 추가로 포함한다. 반도체 보디들(610)은, 예를 들어, 디바이스 층(215)의 패터닝된 전면 리세스 에칭으로 형성되었을 수 있다. 본 명세서의 다른 곳에서 추가로 기술되는 바와 같이, 반도체 핀 보디들은 대안적으로 채널 부분과 상이한 조성의 서브-핀 반도체를 포함할 수 있으며, 이 경우에 디바이스 층(215)은 디바이스 채널 내에만 존재할 수 있는 반면 서브-핀 반도체는 개재 층(210)(도 3a)의 컴포넌트일 수 있다. 대안적으로, 서브-핀 반도체는 디바이스 층(215)과 배면 기판 사이의 스페이서로 간주될 수 있으며, 배면 기판은 서브-핀 반도체와 캐리어 층 사이에 개재 층을 추가로 포함할 수 있다. 필드 격리 유전체(680)는 반도체 보디들(610)의 하나 이상의 측벽을 둘러싼다. 트랜지스터 반도체 보디들(610)의 채널 부분과 교차하는 게이트 유전체(845) 위에 배치된 게이트 전극(673)을 포함하는 게이트 스택이 도 56a 및 도 56b에 추가로 예시되어 있는 반면, 소스/드레인 금속화부와 소스/드레인 반도체(640)의 교차부가 도 56c에 도시되어 있다.
도 56a 내지 도 56c에서, 개재 층(210)의 배면 표면(3911)은 방법들(501)(도 5)과 같은, 그러나 이에 한정되지 않는 임의의 기술에 의해 노정되어 있다. 예를 들어, 마커 또는 에칭 스톱이 제1 개재 층(210) 내에 존재하여, 필드 격리 유전체(680)의 배면을 노정시키기 전에 캐리어 제거 동작을 종료시켰을 수 있다. 비록 묘사되어 있지 않지만, 예를 들어, 실질적으로 동작(520)(도 5)에 대해 앞서 기술된 바와 같이, 트랜지스터 반도체 보디들(610)이 앵커링되는 벌크 반도체의 부분들을 추가로 제거함으로써 트랜지스터 반도체 보디들(610)의 배면이 노정될 수 있다. 개재 층(210)의(또는 보디들(610)의)의 배면 표면이 노정되면, 배면 주입(5610)이 수행된다. 배면 주입(5610)은 도펀트 화학종이 반도체 보디들(610) 내로는 물론, 필드 격리 유전체(680)와 같은, 주변 재료들 내로 주입되는 블랭킷 주입일 수 있다. 블랭킷 주입은 도펀트를 수용하기 위해 모든 노정된 부분들을 갖는 보디들(610)의 전면 패터닝을 이용한다. 전부가 아닌 일부 보디들(610)이 주입을 수용해야 하는 경우, 배면 주입(5610)은 선택적(마스킹된) 주입일 수 있다. 배면 주입은 반도체 보디들(610)의 조성에 적당한 것으로 알려진 임의의 도펀트 화학종, 도펀트 레벨(들), 및 주입 에너지 레벨(들)을 이용할 수 있다. 일부 실시예들에서, 배면 주입은 도핑된 반도체에 n-타입 또는 p-타입 도전성을 부여하기 위해 주위(ambient)보다 높은 임의의 온도(예컨대, 400 내지 800 ℃)에서의 후속 열 어닐에 의해 전기적으로 활성화될 수 있는 불순물 화학종의 주입을 수반한다.
도 57a 내지 도 57c는 하나 이상의 배면 주입에 의해 도핑된 반도체 영역들을 포함하는 트랜지스터 구조체들을 예시하고 있다. 도시된 바와 같이, 개재 층(210) 및 반도체 보디들(610)의 서브-핀 부분들은 도펀트 화학종으로 도핑되어 있고, 그로써 개재 층(210)을 각각의 반도체 보디(610)의 디바이스 층(215)과 차별화시킨다. 그러한 배면 불순물 도핑은, 예를 들어, p-타입 소스/드레인 반도체(640)를 갖는 PMOS FET의 제조에 적당한 n-웰(n-well)과 같은, 그러나 이에 한정되지 않는 웰 구조체들(well structures)을 형성하는 데 이용될 수 있다. 그러한 배면 불순물 도핑은 또한 펀치 스루 스토퍼(punch-through stopper)로서 이용될 수 있다. 일부 대안의 실시예들에서, 개재 층(210)만이 배면 주입에 의해 도핑되고 반도체 보디들(610)의 서브-핀 부분들은 도핑되지 않는다. 다른 대안의 실시예들에서, 서브-핀 영역의 일 부분만이 배면 주입에 의해 도핑된다. 또 다른 실시예들에서, 반도체 보디들(610) 및 개재 층(210) 내에 또는 이들 사이에 도펀트 그레이디언트 및/또는 상보적으로 도핑된 반도체 접합들을 달성하기 위해 다수의 배면 주입들이 수행된다. 예를 들어, p-타입 및 n-타입 접합이 배면 주입을 통해 형성될 수 있고 여기서 반도체 보디들(610)의 배면 부분은 저농도 내지 중간 농도 "p-"도핑(light-to-moderate "p-" doping)으로 도핑되는 반면 소스/드레인 반도체(640)는 고농도로 도핑된(heavily doped) n-타입이다. 예를 들어, p-타입 및 n-타입 접합이 배면 주입을 통해 형성될 수 있고 여기서 반도체 보디들(610)의 배면 부분은 저농도 내지 중간 농도 "n-"도핑(light-to-moderate "n-" doping)으로 도핑되는 반면 소스/드레인 반도체(640)는 고농도로 도핑된 p-타입이다. 반도체 보디들(610)의 그러한 상보적 배면 도핑은 개재 층(210)을 통한 핀들 사이의 온-상태 누설(on-state leakage)을 감소시키는 역할을 할 수 있다. 개재 층(210)이 제거되고 핀-투-핀 누설(fin-to-fin leakage)이 덜 염려되는 실시예들에 있어서, 반도체 보디들(610)의 배면 도핑은 트랜지스터의 전면 프로세싱을 p/n 다이오드의 전면 프로세싱과 구별하지 않는 제조 흐름으로 다이오드들을 제조하는 수단을 제공할 수 있다.
일부 실시예들에서, 배면 주입 프로세싱은 다수의 선택적 주입 동작들을 수반한다. 예를 들어, 제1 배면 주입은 제1 반도체(예컨대, 도 57a 내지 도 57c의 제1 보디(610) 및 개재 층(210))를 제1 도전성 타입(예컨대, p-타입)으로 도핑할 수 있다. 제2 배면 주입은 제2 인접한 반도체 영역(예컨대, 도 57a 내지 도 57c의 제2 보디(610) 및 개재 층(210))를 제2 상보적 도전성 타입(예컨대, n-타입)으로 도핑할 수 있다. 2개의 상보적으로 도핑된 반도체 영역은, 예를 들어, 개재 층(210) 내에 p/n 접합을 형성할 수 있다. 접합의 상보적 단부들에 대한 단자들은 전면 및/또는 배면 금속화부를 통할 수 있다. 하나의 전면 금속화 실시예에서, p-타입 도핑된 소스/드레인 반도체(640)(예컨대, PMOS FET)를 갖는 제1 트랜지스터 구조체는 p-타입 서브-핀 및 p-타입 서브-핀을 둘러싸는 p-타입 개재 층(예컨대, 도 57a 내지 도 57c의 제1 보디(610) 및 개재 층(210)의 부분)을 갖도록 배면 주입된다. 배면 p-타입 도핑은 p-타입 도핑된 소스/드레인 반도체(640)를 통해 전면 금속화부에 전기적으로 커플링될 수 있다. 게이트 전극(673)은 이 경우에 다이오드와 관련하여 흔적 구조체(vestigial structure)가 될 수 있다. n-타입 도핑된 소스/드레인 반도체(640)(예컨대, NMOS FET)를 갖는 제2 트랜지스터 구조체는 n-타입 서브-핀 및 n-타입 서브-핀을 둘러싸는 n-타입 개재 층(예컨대, 도 57a 내지 도 57c의 제2 보디(610) 및 개재 층(210)의 부분)을 갖도록 배면 주입된다. 배면 n-타입 도핑은 n-타입 도핑된 소스/드레인 반도체(640)를 통해 전면 금속화부에 전기적으로 커플링될 수 있다. p-타입 개재 층 영역과 n-타입 개재 층 영역 사이의 계면은 다이오드의 p/n 접합을 정의한다. 대안적으로, p-타입 개재 층 영역은 p-i-n 다이오드를 정의하기 위해 개재 층의 내인성(intrinsic)(비도핑된) 부분에 의해 n-타입 개재 층 영역으로부터 분리될 수 있다.
일부 실시예들에서, 디바이스 스트레이텀의 노정된 부분의 배면 프로세싱은 반도체 디바이스 층의 배면 위에 반도체 재료를 에피택셜적으로 성장시키는 것을 포함한다. 에피택셜 성장은 높은 프로세싱 온도들을 수반할 수 있는 배면 프로세싱의 다른 예이며, 따라서 디바이스 스트레이텀 상의 모든 재료들과의 호환성을 위해 전면 프로세싱과 관련하여 스테이징될 수 있다. 일부 그러한 실시예들에서, 도핑된 소스/드레인 반도체는 배면 콘택트 및/또는 인터커넥트 금속화부의 제조와 함께 디바이스 층의 배면 상에 에피택셜적으로 성장될 수 있다. 다른 실시예들에서, 배면 프로세싱은 배면 노정 프로세스 동안 제거된 다른 반도체 재료를 대체하는 반도체 재료의 에피택셜 성장을 포함한다. 에피택셜적으로 성장된 반도체는 배면 노정 프로세스 동안 제거된 것과 상이한 조성 및/또는 그보다 더 나은 결정 품질을 가질 수 있다. 고온 프로세싱을 수행하기 위해, 배면 노정 및 배면 에피택셜 성장은, 예를 들어, 전면 금속화 이전에 일어나도록 스테이징될 수 있다. 특히, 전면 디바이스 층의 배면 상에서의 반도체의 에피택셜 성장은, 예를 들어, 본 명세서의 다른 곳에서 추가로 기술되는 바와 같이, 다양한 배면 디바이스 구조체들의 후속하는 점증적 배면 제조에서 추가로 이용될 수 있다.
대안적으로, 노정된 디바이스 층 배면 위의 산화물 반도체 층(예컨대, IGZO)과 같은, 그러나 이에 한정되지 않는 다결정질(예컨대, 마이크로 또는 나노결정질) 또는 비정질 반도체 층을 형성하기 위해 저온 퇴적들이 이용될 수 있다. 임의의 박막 트랜지스터(TFT) 제조 프로세스는 그러면 배면 TFT 회로부를 형성하기 위해 이 배면 박막 반도체를 이용할 수 있다.
도 58은 일부 실시예들에 따른, 실질적으로 단결정질인 배면 반도체 층의 에피택셜 성장 또는 본딩을 포함하는 배면 프로세싱 방법들(5801)을 예시하는 흐름 다이어그램이다. 다결정질 또는 비정질 반도체들이 또한, 예를 들어, 보다 낮은 온도들(예컨대, 100 내지 400 ℃)에서 형성될 수 있다. 방법들(5801)은 두께가 수백 나노미터 이하일 수 있는 디바이스(예컨대, 트랜지스터) 셀 스트레이텀의 배면 프로세싱을 추가로 예시하고 있다. 방법들(5801)은 입력(5805)으로서 디바이스 층을 포함하는 도너-호스트 기판 어셈블리로 시작된다. 도너 기판은 개재 층 및 캐리어 층과 같은, 그러나 이에 한정되지 않는 앞서 기술된 피처들 중 하나 이상을 가질 수 있다. 그렇지만 특히, 캐리어 층 및/또는 개재 층은 방법들(5801)을 수행하는 데 요구되지 않는다. 동작(5810)에서, 디바이스 층 또는 개재 층의 배면이 배면 노정 프로세스 동안 노출된다. 일부 실시예들에서, 동작(5810)에서 수행되는 배면 노정 프로세스는 방법들(501)(도 5)의 동작들 중 하나 이상을 포함한다. 배면 노정 프로세스는, 예를 들어, 도너 기판(예컨대, 캐리어 층)의 적어도 일 부분을 제거함으로써 디바이스 층 또는 개재 층을 노정시킬 수 있다. 하나 이상의 반도체 층이 이어서 노정된 디바이스 층 상에 성장되거나 퇴적된다. 대안적으로, 하나 이상의 반도체 층이 노정된 디바이스 층에, 예를 들어, 반도체 산화물 본드 계면과 본딩된다. 출력(5815)은 디바이스 층(215)의 배면 위에 배치된 단일 결정질(single-crystalline) 반도체 재료를 갖는 디바이스 셀을 포함한다. 대안적으로, 저온 퇴적이 이용되는 경우, 방법들(5801)의 출력은 디바이스 층(215)의 배면 위에 배치된 다결정질 또는 비정질 반도체 재료를 갖는 디바이스이다.
도 59a, 도 59b, 및 도 59c는 일부 실시예들에 따른, 방법들(5801)에서의 일부 동작들이 도너-호스트 어셈블리(203)에 대해 수행될 때 III-N 반도체 디바이스 스트레이텀의 단면도들을 예시하고 있다. 도 59a에 도시된 바와 같이, 예를 들어, 도너-호스트 어셈블리(203)는, 실질적으로 도 4a 내지 도 4c에 대해 앞서 기술된 바와 같이, 호스트 기판(202)에 조인된 도너 기판(201)을 포함하며, 임의의 전면 스택(690)은 이들 사이에 배치된다. 전면 스택(690)은 제한 없이 달라질 수 있는 디바이스 셀 스트레이텀의 일 부분으로서 파선으로 예시되어 있으며, 예를 들어, 임의의 수의 백엔드 인터커넥트 금속화 레벨들을 포함할 수 있다. 호스트 기판(202)은, 예를 들어, 본 명세서의 다른 곳에서 기술된 속성들 중 임의의 것을 가질 수 있다. 도시된 바와 같이, 호스트 기판(202)은, 예를 들어, 열 압착 본딩에 의해 전면 스택(690)의 전면 표면에 조인된다. 배면 디바이스 층 프로세싱이 전면 디바이스 층 프로세싱의 많은 부분에 어떻게 선행할 수 있는지를 추가로 예시하는 일 실시예에서 디바이스 단자들은 디바이스 층(215)에 아직 형성되어 있지 않거나 디바이스 층(215)에 아직 커플링되어 있지 않다.
도 59b에 추가로 예시된 바와 같이, 도너 기판(201)이 제거되어, 격리 유전체(480)에 의해 둘러싸인 반도체 아일랜드들을 포함하는 개재 층(210)의 배면 표면을 노출시키고 있다. 도너 기판(201)은, 방법들(501)(도 5)과 같은, 그러나 이에 한정되지 않는 임의의 기술에 의해 시닝 및/또는 제거될 수 있다. 반도체의 노출된 표면은, 예를 들어, 헤테로에피택셜 성장 동안 전파된 많은 수의 결함들(440)을 가질 수 있다. 개재 층(210)이 이어서 디바이스 층(215)으로부터 제거되어, 디바이스 층(215)의 배면을 노출시킬 수 있다. 개재 층(210)은 CMP에 의해 제거될 수 있으며, 이 경우에 반도체 및 격리 유전체(480) 둘 다가 제거될 수 있다. 대안적으로, 개재 층(210)이 반도체에 대해 선택적인 에칭 프로세스로 제거될 수 있으며, 이 경우에 격리 유전체(480)가 보유될 수 있다. 일부 실시예들에 있어서, 디바이스 층(215)(예컨대, 여기서 디바이스 층(215)이 GaN임)의 배면 표면은 개재 층(210)의 일부로서 제거된 반도체보다 상당히 더 낮은 결함 밀도(즉, 더 나은 결정 품질)를 갖는다.
반도체 층(5915)은 이어서, 예를 들어, 선택된 반도체 재료에 적당한 것으로 알려진 임의의 에피택셜 성장 또는 퇴적 기술을 사용하여, 디바이스 층(215)의 배면 표면 상에 퇴적되거나 성장된다. 반도체 층(5915)은 또한, 격리 유전체(480)가 보유된 경우, 격리 유전체(480)에서의 개구부들 내에 성장되거나 퇴적될 수 있다. 디바이스 층(215)이 고품질 시딩 표면을 제공하기 때문에, 재성장된 반도체 층(5915)이 또한 높은 품질을 가지며, 적은 결정 결함들(440)을 갖는다. 고온 프로세스(예컨대, III-V 실시예들에 있어서 900 ℃를 초과함)일 수 있는 배면 에피택셜 성장 이후에, 디바이스 층(215)에 그리고/또는 에피택셜적으로 성장된 반도체 층(5915)에 디바이스(예컨대, HFET)를 제조하기 위해 배면 프로세싱 및/또는 전면 프로세싱이 보다 저온 프로세스들로 계속될 수 있다. 특히, 반도체 층(5915)은 디바이스 층(215)과 동일한 조성을 가질 필요가 없다. 예를 들어, 격자 부정합 엔지니어링을 통해 층들(215 또는 5915)에 스트레인을 부여하기 위해, 디바이스 층(215)과 반도체 층(5915) 사이의 조성 차이들이 레버리지될 수 있다. 디바이스 층(215)이 GaN인 일부 실시예들에서, 반도체 층(5915)은 디바이스 층(215)과 상이한 격자 상수를 갖는 III-N 합금이다. 디바이스 층(215)이 Si인 일부 실시예들에서, 반도체 층(5915)은 디바이스 층(215)과 상이한 격자 상수를 갖는 III-V 또는 IV족 합금이다. 이러한 실시예들에서, 반도체 층(5915)이 유리하게도 디바이스 층(215)에 단축(uniaxial) 및/또는 이축(biaxial) 스트레인을 부여할 수 있거나, 또는 그 반대일 수 있다.
디바이스 층(215)이 III-N 합금인 또 다른 실시예들에서, 에피택셜적으로 성장된 반도체 층(5915)은 전이 금속 디칼코게나이드(TMD 또는 TMDC)이다. 그래핀과 유사하게, TMDC들은 MX2의 모노층 시트(monolayer sheet)로서 반도체 속성들을 나타내며, 여기서 M은 전이 금속 원자(예컨대, Mo, W)이고 X는 칼코겐 원자(S, Se, 또는 Te)이다. 모노층 결정질 시트(monolayered crystalline sheet)에서, M 원자들의 하나의 층이 X 원자들의 2개의 층 사이에 배치된다. TMDC 시트의 성장 이후에, 배면 프로세싱은 임의의 공지된 아키텍처를 갖는 TMDC-채널 트랜지스터(TMDC-channeled transistor)를 제조하는 것을 추가로 포함할 수 있다.
일부 실시예들에서, 배면 반도체는, 수직으로 스태킹된 디바이스들 또는 수직으로 배향된 디바이스들의 제조 동안, 에피택셜적으로 성장되거나, 다결정질 또는 비정질 형태로 퇴적된다. 일부 예시적인 아키텍처들에 있어서, 전면 디바이스 층은 도너 기판 상에 에피택셜적으로 성장되며, 이어서 도너 기판의 제거 시에, 배면 노정은 제2 배면 디바이스 층의 재성장에 유리한 결정도를 갖는 반도체의 층을 노출시킬 수 있다. 디바이스 스트레이텀 내의 전면 및 배면 디바이스 층들은 그러면 수직으로 배향된 트랜지스터의 개별 기능 영역들을 위해 이용될 수 있거나, 2개의 수직으로 스태킹되고 측방으로 배향된 트랜지스터를 위해 이용될 수 있다. 많은 수직으로 배향된 디바이스 아키텍처들이 직면하는 한 가지 과제는 디바이스 단자들을 디바이스의 대향 단부들 상에 제조하는 것이며, 이는 전면 프로세싱에만 의존할 때 어려울 수 있다. 그렇지만 본 명세서에 기술된 배면 노정 기술들은 "상향식" 디바이스 제조로부터, 디바이스의 제1 부분은 전면으로부터 에피택셜적으로 성장되고 디바이스의 제2 부분은, 배면이 일단 노정되면, 배면으로부터 에피택셜적으로 성장되는, "센터 아웃" 디바이스 제조로의 패러다임 전환을 가능하게 해준다. 이에 따라, 예시적인 수직형 FET(vertical FET)는 트랜지스터 채널을 제공하는 디바이스 층의 전면 상에 소스(또는 드레인) 반도체를 먼저 형성함으로써 제조될 수 있다. 디바이스 층의 배면 상에 형성될 수 있는 드레인(또는 소스) 반도체는 이어서 배면 노정 프로세스 이후에 배면 금속화부에 커플링된다. 바이폴라 트랜지스터들은, 예를 들어, 그 트랜지스터 베이스를 제공하기 위한 것인 디바이스 층의 전면 상에 이미터(또는 콜렉터) 반도체를 먼저 형성함으로써, 유사하게 제조될 수 있다. 컬렉터(또는 이미터) 반도체는 배면 노정 프로세스 이후에 디바이스 층의 배면 상에 이어서 형성된다.
도 60a, 도 60b, 및 도 60c는 일부 스태킹된 디바이스 층 실시예들에 따른, 방법들(5801)에서의 일부 동작들이 수행될 때 반도체 디바이스 층들의 단면도들을 예시하고 있다. 방법들(5801)은, 예를 들어, 실질적으로 도 59a에 대해 앞서 기술된 바와 같이, 호스트 기판(202) 및 도너 기판(201)을 포함하는 도너-호스트 어셈블리(203)를 수용하는 것으로 시작된다. 그렇지만 도 60a에 의해 예시된 실시예들에서, 도너-호스트 어셈블리(203)는 코어 반도체 디바이스 층(215A) 위에 전면 디바이스 층(215B)을 포함한다. 코어 디바이스 층(215A)의 반도체 재료는 필드 격리 유전체(6080)에 의해 둘러싸인 피처들(예컨대, 핀들, 필라들(pillars), 도트들(dots) 등)로 패터닝되어 있다. 전면 디바이스 층(215B)의 반도체 피처들은 코어 디바이스 층 피처들 위에 있다. 전면 스택(690)은 전면 디바이스 층(215B) 위에 있다. 전면 디바이스 층 피처들이 불순물 도핑된 소스/드레인 반도체인 일부 실시예들에서, 전면 스택(690)은 전면 소스/드레인 콘택트 금속을 포함할 수 있다. 전면 스택(690)은 코어 반도체 층 피처들에 커플링된 게이트 전극을 추가로 포함할 수 있다. 배면 프로세싱 동안, 코어 디바이스 층(215A)의 배면이 노정된다. 예를 들어, 도 60b에 추가로 예시된 바와 같이, 도너 기판(201) 및 개재 층(210)은 배면 노정 동작 동안 제거되어, 코어 디바이스 층(215A) 및 필드 격리 유전체(6080)를 노출시킨다. 도 60c에 도시된 바와 같이, 배면 반도체 층(5915)이 코어 디바이스 층(215A)의 배면 표면 상에 이어서 에피택셜적으로 (예컨대, 선택적으로) 성장되거나 퇴적된다. 반도체 층(5915)은 전면 디바이스 층(215B)과 독립적이거나 전면 디바이스 층(215B)에 의존하는 측방으로 배향된 또는 수직으로 배향된 디바이스들을 형성하도록 성장되거나 퇴적될 수 있다. 배면 스택(6090)이 이어서 제조되고 그리고/또는 양면 스트레이텀에 본딩되어, 배면 반도체 층(5915) 내의 피처들을 상호접속시킨다. 예를 들어, 배면 스택(6090)은 배면 소스/드레인 콘택트 금속을 포함할 수 있다.
일부 실시예들에서, 코어 디바이스 층(215A)은 전면 디바이스 층(215B)과 배면 반도체 층(5915) 사이의 전기적 격리를 제공한다. 예를 들어, 전하 캐리어들이 전면 및 배면 디바이스 층들(제각기, 215B, 5915) 내에 한정되도록 코어 디바이스 층(215A)은 전도 밴드 및 가전자 밴드 중 하나 또는 둘 다에서 보다 넓은 밴드갭 및/또는 밴드갭 오프셋을 가질 수 있다. 동질 반도체(homogeneous semiconductor) 실시예들은 또한 전면 디바이스 층(215B)과 배면 반도체 층(5915) 사이의 도펀트 접합 격리(dopant junction isolation)를 제공하기 위해 코어 디바이스 층(215A)에 의존할 수 있다. 그러한 아키텍처들에 있어서, 전면 스택(690)은 전면 디바이스 층(215B)을 이용하여 전면 측방 배향 디바이스(front-side laterally-oriented device)(예컨대, FET)의 모든 단자들(예컨대, 게이트, 소스, 및 드레인)을 제공할 수 있다. 동등한 배면 스택은 배면 반도체 층(5915)을 이용하여 배면 측방 배향 디바이스(back-side laterally oriented device)(예컨대, FET)의 모든 단자들(예컨대, 게이트, 소스 및 드레인)을 추가로 제공할 수 있다.
배면 에피택셜 성장들 또는 비정질/다결정질 막 퇴적들에 대한 대안으로서, 배면 반도체 구조체들은, 예를 들어, 전면 핀들을 둘러싸는 필드 격리 유전체의 배면을 선택적으로 리세싱하는 것에 의해, 전면 핀 구조체들의 서브-핀 부분들을 노출시킴으로써 핀들로서 제조될 수 있다. 대안적으로, 배면 반도체 보디들은 배면 노정 동안 노출된 개재 반도체 층으로부터 패터닝될 수 있다. 이러한 실시예들에서, 배면 에피택시(back-side epitaxy) 및/또는 배면 주입은 또한 배면 소스/드레인 반도체 영역들을 포함하는 배면 반도체 층(5915)을 형성하는 데 사용될 수 있다.
도 61a는 일부 스태킹된 FET 실시예들에 따른, 평면 배면 트랜지스터 구조체(6104)와 함께 스태킹된, 도 6에 나타낸 A-A' 평면을 따른 트랜지스터 구조체(604)의 단면도를 예시하고 있다. 도 61b는 일부 스태킹된 FET 실시예들에 따른, 평면 배면 트랜지스터 구조체(6104)와 함께 스태킹된, 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604)의 단면도를 예시하고 있다. 일부 실시예들에서, 배면 트랜지스터 구조체(6104)는 트랜지스터 구조체(604)의 노정된 배면으로부터 점증적으로 제조된다. 이러한 실시예들에서, 배면 노정은 전면 제조를 배면 제조로부터 파티셔닝할 뿐만 아니라, 비-평면 FET 제조 프로세스들을 평면 FET 제조 프로세스들로부터 파티셔닝한다. 대안의 실시예들에서, 배면 트랜지스터 구조체(6104)는, 예를 들어, 본딩 계면(6199)에서, 트랜지스터 구조체(604)의 노정된 배면에 본딩되는 제2 디바이스 스트레이텀으로서 사전 제조되고(prefabricated) 전사된다.
특히, 평면 FET들이 다수의 응용들(예컨대, 고전류 전력 FET들)에 유리하지만, 평면 FET 제조는 finFET 제조와 종종 호환불가능하여, 양쪽 트랜지스터 아키텍처들을 기판의 상이한 영역들에 통합시키는 것을 어렵게 만든다. 양면 프로세싱이, 본 명세서의 다른 곳에서 기술된 것들과 같은, 배면 노정 기술들에 의해 가능하게 된 경우, 평면 FET 제조가 finFET 제조와 직렬로 통합될(serially integrated) 수 있다.
도 61a에 도시된 바와 같이, 전면 디바이스 층(215A)은 A-A' 평면에서 연장되는 횡방향 길이들을 갖는 반도체 보디들(610) 상에 배치된다. 반도체 보디들(610)의 서브-핀 부분들 및 임의의 개재 층(210)은 코어 디바이스 층(215B)(예컨대, 실리콘 또는 적당히 정합된 화합물 반도체)으로서 역할한다. 배면 반도체 층(5915)은 코어 디바이스 층(215B)의 노정된 배면 표면 상에 에피택셜적으로 성장될 수 있다. 반도체 층(5915)은 디바이스 층(215A)에 대해 제공된 조성들 중 임의의 것과 같은, 임의의 조성을 가질 수 있다. 일부 실시예들에서, 반도체 층(5915)은 디바이스 층(215A)과 상이한 조성을 갖는다. 일부 실시예들에서, 반도체 층(3915)은 디바이스 층(215A)과 동일한 조성을 갖는다. 일부 실시예들에서, 반도체 층(5915)은 디바이스 층(215A)의 도전성 타입과 상보적인 도전성 타입을 갖는다(예컨대, 반도체 층(5915)은 p-타입인 반면 디바이스 층(215A)이 n-타입이거나, 그 반대이다). 일부 실시예들에서, 반도체 층(5915)은 단결정질 III-V 재료인 반면 디바이스 층(215A)은 단결정질 실리콘이다. 다른 실시예들에서, 디바이스 층(215A)은 단결정질 III-V 재료인 반면 반도체 층(5915)은 단결정질 실리콘이다. 일부 실시예들에서, 디바이스 층(215A)은 실리콘이고 반도체 층(5915)은 단결정질 III-N(예컨대, GaN)이다. 반도체 층(5915)의 (예컨대, 산화물 본딩 계면과의) 본딩 또는 배면 에피택셜 성장 대신에, 개재 층(210)이, 예를 들어, 개재 층(210) 내에 배치된 FET 채널 영역(6110)을 갖는, 배면 디바이스 층에 대한 기초로서 역할할 수 있다.
배면 게이트 유전체(6145) 및 배면 게이트 전극(6173)을 포함하는 배면 게이트 스택이 채널 영역(6110) 상에 배치된다. 배면 소스/드레인 반도체(6140)는 채널 영역(6110)의 대향 단부들에 에피택셜적으로 성장되거나, 퇴적되거나, 또는 다른 방식으로 형성되고, 배면 유전체 스페이서들(6171)을 개재시킴으로써 배면 게이트 전극(6173)으로부터 전기적으로 격리된다. 배면 소스/드레인 반도체(6140)는, 소스/드레인 반도체(640)에 대해 제공된 조성들 중 임의의 것과 같은, 임의의 조성을 가질 수 있다. 일부 실시예들에서, 소스/드레인 반도체(6140)는 소스/드레인 반도체(640)와 동일한 조성을 갖는다. 일부 실시예들에서, 소스/드레인 반도체(6140)는 소스/드레인 반도체(640)와 같이 상보적 도전성 타입이다(예컨대, 640이 n-타입인 경우 6140은 p-타입이거나, 그 반대이다). 일부 실시예들에서, 소스/드레인 반도체(6140)는 소스/드레인 반도체(640)와 동일한 도전성 타입이다. 배면 필드 격리 유전체(6180)는 필드 격리 유전체(680)와 동일한 방식으로 활성 디바이스 구조체들을 둘러싼다.
특히, 전면 트랜지스터 구조체(604)에 대한 게이트 길이는, 도 61a에 도시된 바와 같이, A-A' 평면에서 연장되지만, 배면 평면 트랜지스터 구조체(6104)는, 도 61b에 도시된 바와 같이, B-B' 평면에서 연장되는 채널 길이를 갖는다. 이에 따라, 스태킹된 채널 영역들을 통한 전류 흐름은 비-평행(non-parallel)이고 유리하게도 직교이다. 스태킹된 FET 셀들의 예시된 상대 배향들이 감소된 기생성분들(parasitics)(유도성, 용량성 크로스토크)과 같은 장점들을 제공할 수 있지만, 평행 채널 전류들(parallel channel currents)을 가져오는 FET 배향들이 또한 가능하다. 이와 유사하게, 도 61a 및 도 61b에 예시된 예가 평면 트랜지스터 구조체(6104)를 2개의 반도체 보디(610)를 이용하는 트랜지스터 구조체(604)와 실질적으로 동일한 풋프린트를 갖는 것으로 예시하지만, 전면 finFET와 배면 평면 FET의 상대 치수들이 달라질 수 있다. 게다가, 도 61a 및 도 61b에 예시된 예가 평면 트랜지스터 구조체(6104)를 트랜지스터 구조체(604)와 수직으로 정렬되는 것으로 예시하지만, 스태킹된 트랜지스터 실시예들은 전면 및 배면 트랜지스터 구조체들 간에 임의의 양의 측방 오프셋을 포함할 수 있다.
도 62a는 일부 스태킹된 FET 실시예들에 따른, 배면 트랜지스터 구조체(6204) 상에 스태킹된, 도 6에 나타낸 A-A' 평면을 따른 트랜지스터 구조체(604)의 단면도를 예시하고 있다. 도 62b는 일부 스태킹된 FET 실시예들에 따른, 배면 트랜지스터 구조체(6204) 상에 스태킹된, 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604)의 단면도를 예시하고 있다. 일부 실시예들에서, 배면 트랜지스터 구조체(6204)는 트랜지스터 구조체(604)의 노정된 배면으로부터 점증적으로 제조된다. 대안의 실시예들에서, 배면 트랜지스터 구조체(6104)는, 예를 들어, 본딩 계면(6199)에서, 트랜지스터 구조체(604)의 노정된 배면에 본딩되는 제2 디바이스 스트레이텀으로서 사전 제조되고 전사된다.
배면 노정, 반도체 층 패터닝, 본딩, 및/또는 후속 에피택셜 디바이스 층 성장 또는 퇴적은 주어진 풋프린트에 대한 트랜지스터 게이트들의 밀도를 증가시키기 위해(예컨대, 주어진 면적에 대한 finFET 셀 카운트를 배가(doubling)하기 위해) 이용될 수 있다. 도 62a에 도시된 바와 같이, 전면 디바이스 층(215A)은 A-A' 평면에서 연장되는 횡방향 길이들을 갖는 반도체 보디들(610) 상에 배치된다. 반도체 보디들(610)의 서브-핀 부분들 및 임의의 개재 층(210)은 코어 디바이스 층(215B)(예컨대, 실리콘 또는 적당히 정합된 화합물 반도체)으로서 역할한다. 배면 반도체 층(5915)은 코어 디바이스 층(215B)의 노정된 배면 표면 상에 다결정질 또는 비정질 박막으로서 에피택셜적으로 성장되거나 퇴적될 수 있다. 막 성장 또는 퇴적은 비-평면 배면 반도체 보디들(6210)을 형성하도록 한정될 수 있거나(또는 선택적으로 이루어질 수 있거나), 배면 패터닝 프로세스는 에피택셜적으로 성장된 또는 비-에피택셜적으로 퇴적된 반도체 층으로부터 비-평면 배면 반도체 보디들(6210)을 정의하는 데 이용될 수 있다. 일부 대안의 실시예들에서, 개재 층(210)은 그 대신에 배면 핀 보디들로 패터닝되는 배면 디바이스 층으로서 동작할 수 있다.
배면 게이트 유전체(6145) 및 배면 게이트 전극(6173)을 포함하는 배면 게이트 스택이 배면 반도체 보디들(6210)의 채널 영역 상에 배치된다. 배면 소스/드레인 반도체(6140)는 채널 영역(6110)의 대향 단부들에 에피택셜적으로 성장되고, 비-에피택셜적으로 퇴적되며, 그리고/또는 불순물 도핑되고, 배면 유전체 스페이서들(6171)을 개재시킴으로써 배면 게이트 전극(6173)으로부터 전기적으로 격리된다. 배면 필드 격리 유전체(6180)는 필드 격리 유전체(680)와 동일한 방식으로 활성 디바이스 구조체들을 둘러싼다.
특히, 전면 트랜지스터 구조체(604)에 대한 게이트 길이는, 도 62a에 도시된 바와 같이, A-A' 평면에서 연장되지만, 배면 트랜지스터 구조체(6204)는, 도 62b에 도시된 바와 같이, B-B' 평면에서 연장되는 채널 길이를 갖는다. 이에 따라, 스태킹된 채널 영역들을 통한 전류 흐름은 비-평행(non-parallel)이고 유리하게도 직교이다. 스태킹된 FET 셀들의 예시된 상대 배향들이, 감소된 기생성분들(유도성, 용량성 크로스토크)과 같은, 장점들을 제공할 수 있지만, 평행 채널 전류들을 가져오는 스태킹된 FET 배향들이 또한 가능하다. 이와 유사하게, 도 62a 및 도 62b에 예시된 예가 트랜지스터 구조체(6204)를 트랜지스터 구조체(604)와 실질적으로 동일한 풋프린트를 갖는 것으로 예시하지만, 전면 finFET와 배면 finFET의 상대 치수들이 달라질 수 있다. 게다가, 도 62a 및 도 62b에 예시된 예가 트랜지스터 구조체(6204)를 트랜지스터 구조체(604)와 수직으로 정렬되는 것으로 예시하지만, 스태킹된 트랜지스터 실시예들은 다시 말하지만 전면 및 배면 트랜지스터 구조체들 간에 임의의 양의 측방 오프셋을 포함할 수 있다.
도 63a는 일부 스태킹된 FET 실시예들에 따른, 도 6에 나타낸 A-A' 평면을 따른 트랜지스터 구조체(604), 및 배면 트랜지스터 구조체(6304)의 단면도를 예시하고 있다. 도 63b는 일부 스태킹된 FET 실시예들에 따른, 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604), 및 배면 트랜지스터 구조체(6304)의 단면도를 예시하고 있다. 이 실시예들에서, 배면 트랜지스터 구조체(6304)는 트랜지스터 구조체(604)의 노정된 배면으로부터 점증적으로 제조된다. 그러한 배면 프로세싱은 전면 제조된 반도체 보디들에 부가의 FET 구조체들을 제조하기 위해 자기 정렬 기술들을 레버리지할 수 있다. 따라서, 전면 FET 및 배면 FET는, 제각기, 반도체 보디의 전면 및 배면에 배치된 채널 영역을 갖는다. 도 62a 및 도 62b에 예시된 예와 달리, 배면 FET 셀(6304)에서의 채널 전류는 전면 트랜지스터 구조체(604)에서의 채널 전류와 실질적으로 평행하다. 이러한 실시예들에서, 배면 반도체 보디들(6210)은, 예를 들어, 보디들을 둘러싸는 필드 격리 유전체(680)의 배면을 선택적으로 리세싱하는 것에 의해, 보디들(610)의 서브-핀 부분들을 노출시킴으로써 핀들로서 제조될 수 있다.
대안적으로, 도 62a 및 도 62b를 추가로 참조하면, 반도체 보디들(6210)은 배면 노정 동안 노출된 개재 반도체 층으로부터 패터닝될 수 있다. 다른 실시예들에서, 반도체 보디들(6210)은 배면 에피택셜 프로세스 동안 보디들(610)의 배면 시딩 표면으로부터 에피택셜적으로 성장될 수 있다. 배면 에피택시 또는 반도체 퇴적 프로세스들이 또한 배면 소스/드레인 반도체(6140)를 형성하는 데 사용될 수 있다. 대안적으로, 배면 불순물 주입이 배면 소스/드레인 반도체(6140)를 형성하는 데 이용될 수 있다. 또 다른 실시예들에서, 반도체 보디들(6210)은 배면 TFT 퇴적 프로세스 동안 보디들(610)의 배면 표면 상에 퇴적된 비정질 또는 다결정질 박막 반도체(예컨대, 산화물 반도체)로부터 제조될 수 있다. 이러한 실시예들에서, 비정질 또는 다결정질 반도체의 박막은, 예를 들어, 방법들(701)에 따라 제조된 배면 격리 유전체 층 위에 퇴적될 수 있다.
도 63a 및 도 63b에 의해 추가로 예시된 일부 실시예들에서, 배면 소스/드레인 반도체(6140)는 전면 소스/드레인 반도체(640)와 직접 접촉한다. 예시된 예에서, 소스/드레인 반도체(6140)는 전면 소스/드레인 반도체(640)와 접촉하도록 (예컨대, 배면 소스 단자를 제조하는 것과 관련하여 앞서 기술된 바와 같이) 반도체 보디(610)의 노정된 배면을 넘어 연장된다. 소스/드레인 반도체(6140)는, 예를 들어, 마스킹된 배면 주입을 통해(예컨대, 방법들(5501)에 따라), 또는 배면 반도체 퇴적 또는 에피택셜 성장을 통해(예컨대, 방법들(5801)에 따라) 형성될 수 있다. 배면 트랜지스터 구조체(6304)가 TFET인 일부 실시예들에서, 상보적으로 도핑된 소스 및 드레인의 독립적 형성은 추가로, 전면 소스/드레인 반도체 영역들 중 하나에만 직접 접촉이 이루어질 수 있도록, 소스 또는 드레인 중 한쪽이 다른 쪽보다 깊게 만들어질 수 있게 해준다. 배면 트랜지스터 구조체(6304)가 TFT인 일부 실시예들에서, 소스/드레인 반도체(6140)는 임의의 공지된 기술들을 사용하여 반도체 박막(예컨대, 산화물 반도체)의 일 부분으로부터 형성될 수 있다.
도 64a는 일부 스태킹된 FET 실시예들에 따른, 도 6에 나타낸 A-A' 평면을 따른 트랜지스터 구조체(604), 및 배면 트랜지스터 구조체(6404)의 단면도를 예시하고 있다. 도 64b는 일부 스태킹된 FET 실시예들에 따른, 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604), 및 배면 트랜지스터 구조체(6404)의 단면도를 예시하고 있다. 이 실시예들에서, 배면 트랜지스터 구조체(6404)는 트랜지스터 구조체(604)의 노정된 배면으로부터 점증적으로 제조된다. 그러한 배면 프로세싱은 전면 제조된 반도체 보디들에 부가의 FET 구조체들을 제조하기 위해 자기 정렬 기술들을 레버리지할 수 있다.
도 64a 및 도 64b에 예시된 예시적인 실시예들에 있어서, 전면 비-평면 FET 및 배면 평면 FET는 직접 접촉하는 하나의 소스/드레인 반도체를 갖는다. 도 61에 예시된 예들과 달리, 배면 트랜지스터 구조체(6404)에서의 채널 전류는 전면 트랜지스터 구조체(604)에서의 채널 전류와 실질적으로 평행하다. 이 예에서, 소스/드레인 반도체(6440)는 전면 소스/드레인 반도체(640)와 접촉하도록 반도체 보디(610)의 노정된 배면을 넘어 연장된다. 소스/드레인 반도체(6440)는 마스킹된 배면 주입을 통해, 또는 배면 반도체 재료 퇴적을 통해 형성될 수 있다. 대안적으로, 소스/드레인 반도체(640)는 반도체 보디(610)의 노정된 배면까지 연장될 수 있고, 반도체 보디(610)는 그러면 배면 트랜지스터 구조체(604)의 소스/드레인과 전기적으로 접촉하며, 소스/드레인 반도체(640)와 소스/드레인 반도체(6440) 사이의 계면만이 그러면 도 64b에 예시된 것으로부터 벗어나 그 대신에 215B와 5915의 접합에 있게 된다.
일부 실시예들에서, TFET는 전면 또는 배면 프로세싱으로 제조되는 반면 다른 디바이스는 TFET의 반대쪽 측면 상에 제조된다. TFET는, TFET의 소스 및 드레인 단자들이 반대 도전성 타입을 갖는 것을 제외하고는, 종래의 금속 산화물 반도체 FET(TFT)와 유사한 구조를 갖는 트랜지스터이다. 따라서, 임의의 TFT, 또는 임의의 TFET가 디바이스 층의 배면 상에 제조될 수 있다. 공통 TFET 디바이스 구조체는 p-i-n(p-타입-내인성-n-타입) 접합들로 이루어져 있으며, 여기서 게이트 전극은 내인성 영역의 정전 전위(electrostatic potential)를 제어한다. TFET 스위칭 메커니즘은 전통적인 MOSFET들에서와 같이 장벽에 걸친 열전자 방출(thermionic emission)을 변조하는 대신에 p-i-n 접합과 연관된 장벽을 통해 양자 터널링을 변조하는 것이다. TFET는 따라서 저 에너지 전자기기에 대한 유망한 후보이다. 앞서 살펴본 바와 같이, 배면 프로세싱은 보다 낮은 프로세싱 온도들로 제한될 수 있어, 배면 프로세싱이 저온 프로세싱과 호환가능한 TFET들 또는 다른 TFT들을 전면 FET들과 함께 통합시키는 데 적합하게 될 수 있다. 많은 산화물 반도체들은 저온에서 형성될 수 있어, 그러한 재료들이 배면 TFT 설계들에 적당하게 된다. 다른 TFT 및 TFET 재료계들(예컨대, SiGe 및/또는 III-V 합금들)에 있어서, (예컨대, 600 ℃ 초과의) 높은 프로세싱 온도들이 필요할 수 있으며, 이는 전형적인 CMOS 회로부와 호환불가능할 수 있다. 이러한 실시예들에서, 고온 프로세스를 필요로 하는 TFT 또는 TFET 구조체들은 전면 프로세싱 동안 먼저 제조될 수 있고, 저온 TFT 구조체들은 이어서 배면 프로세싱 동안 TFET의 배면을 노정시킨 것에 후속하여 제조될 수 있다.
배면 또는 전면 TFT 또는 TFET는, FET, 다른 TFET(또는 다른 TFT), 메모리 셀, HFET, HBT, 포토다이오드, 레이저 등과 같은, 임의의 전면/배면 디바이스와 함께 스태킹될 수 있다. 예를 들어, 트랜지스터 구조체들(604, 6104, 6204, 6304, 6404) 중 하나 이상은 TFET 또는 TFT일 수 있다. 평면 TFT(6404)는 일부 실시예들에서 비-평면 FET(604)의 배면 위에 제조될 수 있다. 일부 다른 실시예들에서, 트랜지스터 구조체들(604 및 6104; 604 및 6204; 604 및 6204; 또는 604 및 6304) 둘 다는 TFT들이다. 그러한 TFT들 중 하나 이상은 추가로 박막 터널링 트랜지스터들(예컨대, 박막 TFET들)일 수 있다. 일부 그러한 실시예들에서, 트랜지스터 구조체(604)는 n-타입 소스 반도체(640), p-타입 드레인 반도체(640), 및 내인성 반도체 채널 영역을 갖는 n-타입 TFET인 반면, 트랜지스터 구조체(6104, 6204, 6304, 또는 6404)는 p-타입 소스 반도체(6140), n-타입 드레인 반도체(6140) 및 내인성 반도체 채널 영역(6110)을 갖는 p-타입 TFET이다. 일부 다른 실시예들에서, 트랜지스터 구조체(604)는 n-타입 소스 및 드레인 반도체(640), 및 내인성 반도체 채널 영역을 갖는 n-타입 FET 또는 TFT인 반면, 트랜지스터 구조체(6104, 6204, 6304, 또는 6404)는 p-타입 소스 및 드레인 반도체(6140)를 갖는 p-타입 FET 또는 TFT이다. 그러한 TFET 또는 TFT 스택들을 제조하기 위해, 내인성 반도체(예컨대, 반도체 보디들(610) 또는 개재 층(210))의 배면은, 예를 들어, 본 명세서의 다른 곳에서 기술된 기술들 중 임의의 것으로 노정될 수 있다. 접합 격리 층은, 원하는 경우, 예를 들어, 배면 주입 및/또는 배면 에피택셜 반도체 성장을 통해 형성될 수 있다. 배면 소스/드레인 반도체(6140)가 이어서 원하는 도전성 타입으로 (예컨대, 직렬로) 형성될 수 있다.
일부 TFET 실시예들에서, TFET는 p-타입 도전성을 갖는 p-타입 재료를 n-타입 도전성을 갖는 n-타입 재료로부터 분리시키는 채널 재료를 포함한다. 게이트 유전체 재료는 게이트 전극 재료를 채널 재료로부터 분리시킨다. 일부 실시예들에서, TFET는 p-타입 재료가 소스로서 기능하고 네거티브 전하 캐리어들이 p-타입 재료에서의 가전자 밴드로부터 채널 재료에서의 전도 밴드로 터널링하는 n-타입 디바이스이다. 일부 실시예들에서, TFET는 p-타입 재료가 드레인으로서 기능하고 포지티브 전하 캐리어들이 n-타입 재료에서의 전도 밴드로부터 채널 재료에서의 가전자 밴드로 터널링하는 p-타입 디바이스이다.
배면 TFET 또는 TFT 실시예들은, 제각기, TFET 또는 TFT에 적합한 것으로 알려진 임의의 재료들을 이용할 수 있다. 일부 실시예들에서, p-타입 재료, 채널 재료, 또는 n-타입 재료 중 적어도 하나는 반도체 산화물(즉, 산화물 반도체)이다. 그러한 실시예들은, 예를 들어, 전면 FET 이후에 제조되는 배면 TFET(또는 임의의 다른 TFT 아키텍처)와 호환가능한데, 그 이유는 그것들이 낮은 온도들에서 퇴적될 수 있기 때문이다. 일부 실시예들에서, p-타입 재료, 채널 재료, 및 n-타입 재료 중 하나만이 산화물 반도체인 반면, 다른 재료들은 비-산화물 반도체들이다. 많은 산화물 반도체들은 가전자 밴드에 보다 가까이에서 높은 결함 밀도를 갖지만, 양호한 n-타입 전기적 속성들을 나타낸다. 일부 산화물 반도체들은 전도 밴드에서 높은 결함 밀도를 갖지만, 양호한 p-타입 전기적 속성들을 나타낸다. 일부 유리한 실시예들에서, 하나의 산화물 반도체는 p-타입 재료이다. 다른 실시예들에서, 하나의 산화물 반도체는 채널 재료이다. 또 다른 실시예에서, 하나의 산화물 반도체는 n-타입 재료이다. 일부 실시예들에서, p-타입 재료, 채널 재료, 및 n-타입 재료 중 둘 이상은 산화물 반도체이다. 일부 그러한 실시예들에서, 채널 재료 및 n-타입 재료 둘 다는 산화물 반도체들이다. 일부 실시예들에서, 2개의 산화물 반도체 재료는 p-타입 재료 및 n-타입 재료를 포함하고, 2개의 산화물 반도체 재료는 타입-II 또는 타입-III 밴드 오프셋을 제공한다. 또 다른 실시예들에서, 소스 재료, 채널 재료, 및 드레인 재료 모두가 산화물 반도체들이다.
산화물 반도체들의 사용은 저온 TFT(TFET 또는 FET일 수 있음) 제조를 가능하게 해줄 수 있으며, 재료 밴드 갭 및 저항률(resistivity)을 튜닝할 수 있는 결과로서 우수한 트랜지스터 특성들을 나타낼 수 있다. 그러한 반도체 산화물들이 어느 정도의 정렬성(ordering)(예컨대, 나노결정도(nanocrystallinity))를 나타내고, 일부 실시예들에서, 최저 프로세싱 온도들에 알맞을 수 있지만, 산화물 반도체는 비정질이다. 다양한 산화물 반도체들이 공지되어 있다. 예들은 전이 금속(예컨대, IUPAC 4족 내지 6족) 또는 포스트-전이 금속(예컨대, IUPAC 11족 내지 14족)을 포함하는 금속 산화물들이다. 금속 산화물들은 아산화물들(A2O), 일산화물들(AO), 이원 산화물들(AO2), 삼원 산화물들(ABO3), 및 이들의 혼합물들일 수 있다. 일부 특정 예들은 주석 산화물(SnO2 또는 SnO), Zn(II) 산화물, ZnO, CuOx, 및 NiOx를 포함한다. 일부 비-산화물 반도체들이 또한 비교적 낮은 프로세싱 온도들을 이용해 충분한 결정 품질로 형성될 수 있다. 예를 들어, 단결정질 Ge 및 GeSn은 300 내지 400 ℃에서 형성될 수 있는 반면, 다른 IV족 및 III-V족 재료들이 또한 400 ℃ 미만의 온도들에서는 다결정질 형태로, 그리고 훨씬 더 낮은 온도들에서는 비정질 형태로 생성될 수 있다.
일부 TFET 실시예들에서, p-타입 재료, 채널 재료, 및 n-타입 재료 중 적어도 하나는, p/i 또는 n/i 접합들 중 적어도 하나가 헤테로접합이도록, 다른 것들과 상이한 재료이다. 일부 실시예들에서, p-타입 재료는 채널 재료와 헤테로접합을 형성한다. 일부 예시적인 n-TFET 실시예들에서, 소스 p-타입 재료는 채널 재료로부터의 타입-II(스태거드(staggered)) 또는 타입-III(브로큰(broken)) 밴드 오프셋을 가지며, 이는 보다 높은 터널링 확률 그리고 따라서 보다 높은 온-상태 드레인 전류들에 유리하다. 그러한 헤테로접합을 포함하는 실시예들에 있어서, 드레인 n-타입 재료는 채널 재료와 제2 헤테로접합을 형성할 수 있다.
일부 실시예들에서, 박막 트랜지스터(TFT)는 전면 또는 배면 프로세싱으로 제조되는 반면 다른 디바이스는 TFT의 반대쪽 측면 상에 제조된다. 대안적으로, TFT 스트레이텀이 다른 스트레이텀에 본딩된다. 앞서 살펴본 바와 같이, 배면 프로세싱은 보다 낮은 프로세싱 온도들로 제한될 수 있어, 배면 TFT들을 전면 FET들에 적합하게 만들 수 있다. BEOL 회로부에서 전면 FET들 위의 상부 레벨들로서 전형적으로 이용되는 임의의 TFT들이 그 대신에(또는 그에 부가하여) 배면 노정 이후에 전면 FET들의 배면 상에 구현될 수 있다. 일부 그러한 실시예들에 있어서, 스태킹된 TFT 및 FET는 비-평면 FET의 배면 상에 제조된 평면 TFT를 포함할 수 있다. 다른 그러한 실시예들에 있어서, 스태킹된 TFT 및 FET는 비-평면 FET의 배면 상에 제조된 비-평면 TFT를 포함할 수 있다. 하나 이상의 FET 단자가 (예컨대, 방법들(1201)에 따라) 배면 노정 프로세싱 동안 노출될 수 있기 때문에, 배면 TFT 단자는, 예를 들어, 도 64b에 예시된 바와 같이, 전면 FET 단자와 직접 접촉할 수 있다. TFT 실시예들에 있어서, 저온 배면 퇴적 프로세스들은 비-TFT 디바이스 실시예들에서 이용되는 결정질 반도체보다는 다결정질 또는 비정질 반도체 막들을 형성할 수 있다. 따라서, 배면 반도체(예컨대, 도 64a 및 도 64b에서의 5915)는 단일 결정질(single crystalline)일 필요가 없으며, 그 대신에 다결정질 또는 비정질 재료일 수 있다. 마찬가지로, 소스/드레인 반도체(예컨대, 도 64a 및 도 64b에서의 6440)가 또한 다결정질 또는 비정질일 수 있다. 일 예로서, 디바이스 층(5915)은, 종종 간단히 IGZO라고 지칭되는, InGaO3(ZnO)5를 포함할 수 있다.
일부 실시예들에서, 고전압 트랜지스터는 전면 또는 배면 프로세싱으로 제조되는 반면 저전압 디바이스는 고전압 디바이스의 반대쪽 측면 상에 제조된다. 앞서 살펴본 바와 같이, 양면 디바이스 제조는 평면 트랜지스터들과 비-평면 트랜지스터들의 통합을 용이하게 할 수 있다. 일부 실시예들에서, 평면 트랜지스터는 고전압 동작을 위해 구성되는 반면, 비-평면 트랜지스터는 저전압 동작을 위해 구성된다. 예를 들어, 평면 트랜지스터는 비-평면 트랜지스터보다 상당히 더 큰 게이트 폭을 갖는 치수로 만들어질(dimensioned) 수 있다. 평면 트랜지스터가 또한 비-평면 트랜지스터보다 상당히 더 큰 게이트 길이 및/또는 더 큰 외인성 드레인 길이(extrinsic drain length)를 갖는 치수로 만들어질 수 있다. 일부 실시예들에서, 전면 finFET은 배면 평면 FET의 소스 또는 드레인에 직접 커플링된 소스 또는 드레인을 포함한다. 그러한 회로는 도 61a, 도 61b 및 도 64a, 도 64b에 예시된 바와 같이 스태킹된 평면/비-평면 FET들로 구현될 수 있다. finFET와 평면 FET 사이의 커플링이 또한 배면 소스 콘택트 금속화부를 통할 수 있다. 일부 그러한 실시예들에서, 배면 소스 콘택트 금속화부는 복수의 그러한 전면 finFET 소스들을 하나의 배면 평면 FET의 드레인에 커플링시키는 배면 인터커넥트 금속화부에 추가로 커플링된다.
앞서 기술된 측방으로 배향된 배면 디바이스들에 부가하여, 본 명세서에 기술된 배면 프로세싱 기술들 중 하나 이상이 나노와이어 FET, TFET, 바이폴라 트랜지스터, 또는 메모리 셀과 같은, 그러나 이에 한정되지 않는 수직으로 배향된 디바이스들을 형성하는데 이용될 수 있다. 예를 들어, 코어 디바이스 층의 전면 및 배면 둘 다 상에서의, 반도체 퇴적 또는 시딩 표면들로부터의 에피택셜 성장은 반도체 디바이스 층 또는 층들의 스택의 전면 및 배면 둘 다 상에 단자들을 갖는 수직으로 배향된 디바이스를 애디티브적으로(additively) 제조하는 데 이용될 수 있다. 그에 부가하여 또는 대안으로서, 하나 이상의 수직으로 배향된 디바이스 단자를 전기적으로 커플링시키기 위해 반도체 층의 노정된 배면 상에 배면 금속화부가 퇴적될 수 있다. 도 65는 일부 예시적인 실시예들에 따른, 예시적인 수직으로 배향된 트랜지스터 구조체(6504)의 평면도를 예시하고 있다. 트랜지스터 구조체(6504)는, 예를 들어, 본 명세서에 기술된 배면 노정 동작들 중 하나 이상 및 그에 뒤따른 본 명세서에 기술된 배면 프로세싱 동작들 중 하나 이상으로 보완되는 임의의 공지된 전면 프로세싱 기술들을 사용하여, 방법들(1201)에 따라 제조될 수 있다.
도 66은 일부 수직으로 배향된 FET 실시예들에 따른, 도 65에 나타낸 A-A' 라인을 따른 트랜지스터 구조체(6504)의 단면도를 예시하고 있다. 도 66에 도시된 바와 같이, 트랜지스터 구조체(6504)는, 예를 들어, 앞서 기술된 재료들 중 임의의 것일 수 있는, 게이트 유전체(845) 및 게이트 전극(673)을 포함하는 게이트 스택에 의해 사방에서 둘러싸인 반도체 재료의 필라를 포함한다. 전면 금속화부(650)는 반도체 필라의 전면 상에 배치된다. 도 66에 추가로 도시된 바와 같이, 반도체 필라는 반도체 보디(610) 위에 배치된 소스/드레인 반도체(640)를 포함한다. 게이트 유전체(845)는 게이트 전극(673)을, FET 채널로서 동작가능한, 반도체 보디(610)로부터 측방으로 분리시킨다. 예시된 실시예들에서, 전면 디바이스 층(215A)은 반도체 보디(610) 및 소스 및 드레인 반도체(640)를 포함한다. 불순물 도핑된 소스(드레인) 반도체(640)의 배면은 배면 프로세싱 동안 노정되고, 배면 금속화부(1650)는, 예를 들어, 본 명세서의 다른 곳에서 기술된 바와 같이, 형성된다. 대안적으로, 디바이스 층(215A)의 일부 다른 부분(예컨대, 반도체 보디(610))의 배면이 노정되고, 배면 디바이스 층이 이어서, 반도체 필라의 z-높이를 연장시키기 위해, 노정된 반도체 표면 상에 에피택셜적으로 성장되거나 다른 방식으로 퇴적된다. 그러한 에피택셜 성장은 단일의 수직으로 배향된 디바이스의 배면을 완성하거나, 수직으로 배향된 전면 디바이스와 함께 스태킹하는 별개의 수직으로 배향된 배면 디바이스를 형성할 수 있다.
일부 실시예들에서, 전면 및 배면 프로세싱은 수직으로 배향된 TFET를 제조하는 데 이용된다. 트랜지스터 구조체(6504)는, 예를 들어, 소스 반도체(640)가 제1 도전성 타입(예컨대, n-타입)을 갖고 반도체 보디(610)가 채널 영역으로서 기능할 내인성 반도체인, TFET 셀일 수 있다. 배면 노정 프로세스는 이어서 반도체 보디(610)의 배면을 노출시키고, 제2 도전성 타입(예컨대, p-타입)의 드레인 반도체(640)가 (예컨대, 저온 프로세스로) 배면 에피택시에 의해 성장되거나 비-에피택셜적으로 퇴적된다. 일부 다른 실시예들에서, 전면 및 배면 프로세싱은 수직으로 배향된 TFT를 제조하는 데 이용된다. 트랜지스터 구조체(6504)는, 예를 들어, 소스 반도체(640)가 제1 도전성 타입(예컨대, n-타입)을 갖고 반도체 보디(610)가 채널 영역으로서 기능할 내인성 반도체인, TFT일 수 있다. 배면 노정 프로세스는 이어서 반도체 보디(610)의 배면을 노출시키고, 제1 도전성 타입(예컨대, n-타입)의 드레인 반도체(640)가 (예컨대, 저온 프로세스로) 퇴적된다.
일부 실시예들에서, 전면 및 배면 프로세싱은 메모리 셀을 제조하는 데 이용된다. 일부 실시예들에서, 메모리 셀은 액세스 트랜지스터 및 메모리 요소를 포함한다. 일 예에서, FET는 전면 프로세싱 동안 제조될 수 있는 반면, 용량성 메모리 요소와 같은, 그러나 이에 한정되지 않는 메모리 디바이스가 스태킹된(1T1C) 셀에 대한 배면 프로세싱 동안 제조될 수 있다. 다른 예에서, FET는 전면 프로세싱 동안 제조될 수 있는 반면, 저항성 메모리 요소와 같은, 그러나 이에 한정되지 않는 메모리 디바이스가 스태킹된(1T1R) 셀에 대한 배면 프로세싱 동안 제조될 수 있다. 저항성 요소는 배면 프로세싱 동안 제조된 전자 스핀 기반 메모리 디바이스(예컨대, 자성 또는 강유전성 터널링 접합을 포함함)일 수 있다. 전자 스핀 기반 디바이스들이 현재 직면한 과제들 중 일부는 상태를 홀드(hold)하도록 터널 접합에서의 충분한 열역학적 안정성을 유지하는 것에 관련이 있다. 따라서, 많은 스핀 기반 메모리 제조 프로세스들은 프로세싱 온도들을 트랜지스터 제조에 전형적으로 필요한 것(예컨대, 500 내지 800 ℃)보다 아래의, 그리고 백엔드 인터커넥트에 대해 전형적으로 이용되는 것(예컨대, 300 ℃)보다 훨씬 아래의 어떤 레벨로 제한한다. 스핀 기반 메모리 디바이스들을 CMOS(FET) 회로부와 함께 통합시키는 것을 어렵게 만들 수 있는 그러한 제한들은 CMOS 회로부를 전면 프로세싱 동안 완성되도록 제조하고, 그에 후속하여 배면 프로세싱 동안 완성되도록 제조되는 스핀 기반 메모리 디바이스와 함께 메모리 셀 내에 통합되어야 하는 FET들의 서브세트의 배면을 노정시키는 것에 의해 극복될 수 있다.
스핀 기반 메모리 디바이스를 FET 회로부에 충분히 가깝게 제조하는 것은 일부 메모리 기술들에서의 다른 과제이다. 예를 들어, FET 기반 감지 회로부에 의해 검출되어야 하는 터널 디바이스의 저항 변화가 무시할 정도로 작으며(vanishingly small), 그에 대응하여 FET 회로부와 터널 디바이스 사이에 너무 많은 라우팅이 있는 경우 기생 라인 저항(parasitic line resistance)에 의해 압도될(swamped) 가능성이 있다. 그러한 어려움이 또한 터널 디바이스의 배면 제조를 통해 해결될 수 있는데, 그 이유는 그러면, CMOS 회로부 제조를 뒤따르도록 배면 노정과 터널 디바이스 제조를 스테이징함으로써 터널 디바이스를 모든 전면 CMOS 회로부 제조로부터 여전히 격리시키면서, 터널 디바이스가 전면 FET의 단자와 긴밀하게 접촉하게 제조될 수 있기 때문이다.
터널 메모리 디바이스의 일 예는 터널링 자기저항(tunneling magnetoresistance)(TMR)으로 알려진 현상을 이용하는 비휘발성 메모리 디바이스인 스핀 전달 토크 메모리(spin transfer torque memory)(STTM) 디바이스이다. 얇은 절연성 터널 층에 의해 분리된 2개의 강자성 층을 포함하는 구조체에 있어서, 2개의 자성 층의 자화들이 평행한 배향으로 있을 때는 자화들이 그렇지 않은 경우(비-평행 또는 반평행 배향)보다 전자들이 터널 층을 통해 터널링할 가능성이 더 많다. 이에 따라, 전형적으로 터널링 장벽 층에 의해 분리된 고정 자성 층(fixed magnetic layer) 및 자유 자성 층(free magnetic layer)을 포함하는, 자기 터널링 접합(MTJ)은 전기 저항의 2개의 상태, 낮은 저항을 갖는 하나의 상태와 높은 저항을 갖는 하나의 상태 사이에서 스위칭될 수 있다. 프로세스 온도들 및 라우팅 저항 둘 다를 제한하는 것은 많은 그러한 디바이스들을 포함하는 메모리 어레이를 구현하는 데 중요할 수 있다.
도 67a는 일부 스태킹된 1T1R 실시예들에 따른, 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604), 및 배면 STTM 디바이스(6704)의 단면도를 예시하고 있다. 그러한 1T1R 셀들의 응용들은 임베디드 메모리, 임베디드 비휘발성 메모리(NVM), 자기 랜덤 액세스 메모리(MRAM), 및 비-임베디드 또는 독립형 메모리들을 포함한다. 이러한 예시적인 실시예들에 있어서, 전면 비-평면 트랜지스터 구조체(604)의 소스 또는 드레인 단자와 STTM 디바이스(6704)의 전극은 직접 접촉한다. 그러한 직접 접촉은 선택적 배면 프로세싱(예컨대, 소스/드레인 반도체(1640) 및 배면 금속화부(1650)의 배면 형성)을 통해 용이하게 될 수 있다. 그러한 직접 접촉은 또한 선택적 전면 프로세싱(예컨대, 깊은 소스/드레인 반도체(640)의 전면 형성) 및 배면 금속화부(1650)를 통해 용이하게 될 수 있다. 일부 그러한 실시예들에서, 티타늄을 포함하는 금속은 트랜지스터 구조체(604)의 소스 또는 드레인 콘택트 금속화부와 STTM 디바이스(6704)의 하부 전극 간의 계면을 형성한다(interfaces). 대안적으로, 배면 인터커넥트 라우팅 금속화부의 하나 이상의 레벨이 배면 STTM 디바이스의 전극과 전면 FET 사이에 배치될 수 있다. 도 67a에서, STTM 디바이스(6704)의 재료 층들은 부가의 배면 프로세싱을 통해 점증적으로 구축될 수 있거나, 사전 제조된 STTM 디바이스(6704)를 포함하는 디바이스 스트레이텀이 (예컨대, 임의의 공지된 층 전사 프로세스를 사용하여) 트랜지스터 구조체(604)의 배면에 본딩될 수 있다. 예를 들어, Au와 같은 본드 금속을 통과하는 본드 계면(bond interface)(6199)은 그러한 본딩된 구조체를 나타낸다.
도 67b는 STTM 디바이스(6704)가 트랜지스터 구조체(604)의 노정된 배면 표면에 본딩된 일부 대안의 실시예들에 따른, 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604), 및 배면 STTM 디바이스(6704)의 단면도를 예시하고 있다. 그러한 실시예들에 있어서, 트랜지스터 구조체(604)의 소스/드레인 단자에 직접 접촉하기보다는, 트랜지스터 구조체(604)를 통과하는 충전된(filled) 깊은 비아(385)가 배면 노정 동안 노출되고 금속 전극(6707)에 전기적 접촉을 하기 위해 그에 의존한다. 배면 노정 이후에, 본드 금속이 트랜지스터 구조체(604)의 배면 상에 퇴적될 수 있어, 충전된 깊은 비아(385)와 접촉할 수 있다. 본드 금속은 이어서 STTM 디바이스(6704)를 트랜지스터 구조체(604)에 조인시키는 본드 계면(6199)를 형성하기 위해 다른 본드 금속과 본딩될 수 있다. STTM 디바이스(6704)는 이어서 도너 기판(묘사되지 않음)으로부터 분리될 수 있다. 충전된 깊은 비아(385)는, 깊은 비아 금속화부의 한쪽 단부는 소스/드레인 금속화부(650)와 접촉하고 깊은 비아 금속화부의 다른 쪽 단부는 본딩 금속과 접촉하게, 트랜지스터 구조체 두께(T c ) 전체를 통해 연장된다.
STTM 디바이스(6704)(도 67a 또는 도 67b)에서, 전류 유도 자화 스위칭(current-induced magnetization switching)은 비트 상태들을 설정하는 데 사용될 수 있다. 하나의 강자성 층의 분극 상태들이 스핀 전달 토크 현상을 통해 제2 강자성 층의 고정 분극 상태에 대해 스위칭될 수 있어, MTJ의 상태들이 (예를 들어, 트랜지스터 구조체(604)의 드레인으로부터 수신되는) 전류의 인가에 의해 설정될 수 있게 해줄 수 있다. 전자들의 각운동량(angular momentum)(스핀)은 하나 이상의 구조 및 기술(예컨대, 직류, 스핀 홀 효과 등)을 통해 분극될 수 있다. 이러한 스핀 분극된 전자들은 자신의 스핀 각운동량을 자유 층의 자화에 전달하고 자화가 세차운동을 하게 할 수 있다. 이에 따라, 자유 자성 층의 자화는 특정 임계 값을 초과하는 전류 펄스(예컨대, 약 1 내지 10 나노초)에 의해 스위칭될 수 있는 반면, 고정 자성 층의 자화는 전류 펄스가 고정 층 아키텍처와 연관된 어떤 보다 높은 임계값 미만인 한 변경되지 않은 채로 있다.
STTM 디바이스(6704)는, 예를 들어, 임의의 유전체 재료일 수 있는 개재 층(1410) 위에 배치된 제1 금속 전극(6707)(예컨대, 하부 전극)을 포함한다. 금속 전극(6707)은 트랜지스터 구조체(604)를 통해 전면 금속 인터커넥트(예컨대, 소스 라인)에 전기적으로 접속될 수 있고, 트랜지스터 구조체(604)는 다른 전면 금속 인터커넥트(예컨대, 워드 라인)에 추가로 접속될 수 있다. 금속 전극(6707)은 재료 층들의 스택 또는 복수의 재료 층들을 포함할 수 있다. 예시적인 실시예들에서, FET 금속화부(1650)와 접촉하는 금속 전극(6707)의 표면 층은 티타늄(Ti)을 포함한다. 일부 그러한 실시예들에서, 전극 표면 층은, Na-Cl 결정도를 갖는 화학량론 1:1 Ti:N 격자 조성을 가질 수 있거나, 아화학량론 1:m Ti:N 격자 조성 - m은 1 미만임 - 을 가질 수 있는, 티타늄 질화물(TiN)을 포함한다.
STTM 디바이스(6704)는 금속 전극(6707) 위에 배치된 SAF 스택(6712)을 추가로 포함한다. 일부 예시적인 실시예들에서, SAF 스택(6712)은 강자성 재료(예컨대, Co, CoFe, Ni) 및 비자성 재료(예컨대, Pd, Pt, Ru)의 초격자를 형성하는 제1 복수의 이중층들(6713)을 포함한다. 이중층들(6713)은 개재하는 비자성 스페이서(6714)에 의해 제2 복수의 이중층들(6715)(예컨대, p개의 [Co/Pt])로부터 분리되는 n개의 이중층(예컨대, n개의 [Co/Pt] 이중층, 또는 n개의 [CoFe/Pd] 이중층 등)을 포함할 수 있다. 이중층들의 수 n 및 p는, 예를 들어, 2 내지 8일 수 있으며, 동일할 필요는 없다. 이중층들(6713 및 6715) 내의 층 두께들은, 예를 들어, 0.1 내지 0.4 nm의 범위에 있을 수 있다. 스페이서(6714)는 6713과 6715 사이의 반강자성 커플링을 제공한다. 스페이서(6714)는, 예를 들어, 1nm 미만의 두께의 루테늄(Ru) 층일 수 있다.
예시된 예시적인 실시예에서, 전극 계면 재료 층 또는 스택(6710) 및 시드 층(6711)은 전극(6707)과 SAF 스택(6712) 사이에 배치된다. 시드 층(6711)은 SAF 스택(6712)에서의 유리한 결정도를 촉진시키기에 적당한 조성 및 미세구조를 갖는 재료로 이루어진다. 일부 실시예들에서, 시드 층(6711)은 Pt를 포함하고 실질적으로 순수한 Pt일 수 있다(즉, 의도적으로 합금되지 않을 수 있다). Pt의 시드 층은 Co/Pt계 SAF 구조체의 하층(underlayer)으로서 적합하다. Pt 시드 층(6711)은, 예를 들어, 1 내지 5 nm의 두께를 가질 수 있다. 전극 계면 재료 층 또는 스택(6710)은 시드 층(111)에서 (111) 텍스처(texture)를 갖는 유리한 FCC 구조를 촉진시키기 위한 것이다. Pt 시드 층은, 하층에 의해 강하게 템플레이팅되지 않는 한, FCC 구조로 종종 퇴적된다. 전극 계면 재료 층/스택(6710)의 존재는 시드 층이, TiN의 표면과 같은, 전극(6707)에 기초하여 그의 결정 구조를 템플레이팅하는 것을 방지할 수 있다. 이에 따라, 전극 계면 재료 층/스택(6710)은 그러면 시드 층(6711)이 전극(6707) 바로 위에 퇴적될 때 달성되는 결정도에 비해 시드 층(6711)(및 SAF 스택(6712) 등)의 결정도를 향상시키는, 결정 향상 층으로 간주될 수 있다. 일부 실시예들에 따르면, 전극 계면 재료/스택(6710)은 CoFeB를 포함하는 적어도 하나의 재료 층을 포함한다. CoFeB는 물리적 기상 퇴적에 의해 퇴적된 그대로의(as-deposited) 비정질 미세구조를 갖는 경향이 있다. (예컨대, Pt의) 시드 층(6711)은 CoFeB 재료 층(6710)의 존재 시에 (111) 텍스처를 갖는 바람직한 FCC 결정 구조를 형성할 것이다. CoFeB 내에서의 후속하는 고체상(solid-phase) 에피택셜 프로세스들은 이어서 시드 층(6711)을 템플레이팅하여, 시드 층(6711)의 퇴적된 그대로의 결정도를 향상시키는 역할을 한 후에 CoFeB를 비정질로부터 (111) 텍스처를 갖는 FCC로 전환시킬 수 있다.
하나 이상의 자성 재료 층을 포함하는 고정 자성 재료 층 또는 스택(6720)은 SAF 스택(6712) 위에 배치된다. 터널링 유전체 재료 층(6730)은 고정 자성 재료 층 또는 스택(6720) 위에 배치된다. 자유 자성 재료 층 또는 스택(6740)은 터널링 유전체 재료 층(6730) 위에 배치된다. 자유 자성 재료 층 또는 스택(6740)은 하나 이상의 자유 자성 재료 층을 포함한다. 예시된 예시적인 실시예에서, 금속 산화물(예컨대, MgO, VdO, TaO, WO, MoO, HfO)과 같은, 유전체 재료 층(6770)이 자유 자성 재료 층/스택(6740) 위에 배치된다. 그러한 캡핑 층은 스핀 홀 효과(SHE) 구현들을 위해 부재할 수 있다. 제2 금속 전극(6780)(예컨대, 상부 전극)은 캡핑 재료 층(6770) 위에 배치된다. 금속 전극(6780)은 배면 금속 인터커넥트(예컨대, 비트 라인)에 전기적으로 커플링될 수 있다. 특히, 재료 층들(6707 내지 6780)의 순서는 트랜지스터 구조체(604)에 대해 반대로 되어 있을 수 있다.
일부 실시예들에서, STTM 디바이스(6704)는, 자성 층들의 스핀들이 재료 층들의 평면에 수직인(즉, 자화 용이축(magnetic easy axis)이 디바이스 풋프린트의 평면으로부터 z- 방향으로 있는), 수직 시스템이다. 고정 자성 층 또는 스택(6720)은 고정된 자화 방향을 유지하기에 적당한 임의의 재료 또는 재료들의 스택으로 구성될 수 있는 반면, 자유 자성 재료 스택(6755)은 자기적으로 더 소프트하다(magnetically softer)(즉, 자화가 고정층에 비해 평행 및 반평행 상태로 쉽게 회전할 수 있다). 일부 실시예들에서, STTM 디바이스(6704)는 MgO 터널링 재료 층(6730), CoFeB 고정 자성 층/스택(6720), 및 CoFeB 자유 자성 층(들)(6740)을 갖는 CoFeB/MgO 시스템에 기초한다. 유리한 실시예들에서, 모든 CoFeB 층들은 체심 입방(body-centered cubic)(BCC)(001) 면외 텍스처(out-of-plane texture)를 가지며, 여기서 텍스처는 STTM 디바이스(6704)의 층들 내에서의 결정 방위들의 분포를 지칭한다. 적어도 일부 그러한 실시예들에 있어서, 대부분의 CoFeB 결정들이 우선 (001) 면외 방위(preferred (001) out-of-plane orientation)를 갖는다(즉, 텍스처도(degree of texture)가 높다). 일부 실시예들에서, (001) 방위의((001) oriented) CoFeB 자성 재료 층들(6720 및 6740)은 증가된 자기 수직성(magnetic perpendicularity)을 위한 철-리치(iron-rich) 합금들(즉, Fe>Co)이다. 일부 실시예들에서, Fe 함량은 66% 이상이다. 예시적인 실시예들은 20 내지 30% B(예컨대, Co20Fe60B20)를 포함한다. 코발트와 철을 동일한 분율(equal parts)로 갖는 다른 실시예들이 또한 가능하다(예컨대, Co40Fe40B20). Co, Fe, Ni, 및 이 금속들의 비-붕소 합금들(예컨대, CoFe)과 같은, 그러나 이에 한정되지 않는 고정 및/또는 자유 자성 층들에 대해 다른 자성 재료 조성들이 또한 가능하다. 고정 및 자유 자성 층들(6720, 6740)의 막 두께는 0.1 내지 2.0 nm일 수 있다.
터널링 재료 층(6730)은 소수 스핀의 전류를 방해하면서 다수 스핀의 전류가 층을 통과할 수 있게 해주기(즉, 스핀 필터)에 적당한 재료 또는 재료들의 스택으로 구성되어, STTM 디바이스(6704)와 연관된 터널링 자기저항(tunneling magneto-resistance)에 영향을 미친다. 일부 예시적인 실시예들에서, 터널링 재료 층(6730)은 마그네슘 알루미늄 산화물(MgAlO)이다. 다른 실시예들에서, 터널링 재료 층(6730)은 본 목적에 적당한 것으로 알려진 임의의 재료이다. 터널링 재료 층(6730)은, 특히 CoFeB/MgO/CoFeB 실시예들에 있어서, 자유 자성 재료 층(들)(140) 및/또는 고정 자성 재료 층(들)(6720)의 고체상 에피택시를 위한 결정화 템플릿(crystallization template)(예컨대 (001) 텍스처를 갖는 다결정질 BCC)를 추가로 제공할 수 있다.
앞서 살펴본 바와 같이, 배면 노정이 웨이퍼-레벨에서(예컨대, 방법들(101)) 또는 선택적으로(예컨대, 방법들(3801)) 중 어느 하나로 수행될 수 있다. 또한 언급된 바와 같이, 웨이퍼-레벨 배면 노정들은 전면 디바이스들(예컨대, FET들)의 스트레이텀을 도너 기판들에 사전 제조된 디바이스들의 다른 스트레이텀에 본딩하는 데 특히 유용할 수 있다. 따라서, 이상의 논의의 일부가 배면 프로세싱이 배면 디바이스(예컨대, FET, TFET, TFT, STTM)를 전면 디바이스와 대향하게 또는 마주하게 어떻게 구축할 수 있는지에 대해 기술하였지만, 노정된 배면에 대한 스트레이텀의 웨이퍼-레벨 본딩은 디바이스 스택들을 생성할 수 있는 다른 기술이다. 이 기술들 중 어느 하나가 전면 및 배면 디바이스들에 의해 요구되는 프로세싱 조건들 및/또는 재료들 사이의 호환성의 레벨의 함수로서 특정의 디바이스 스택에 보다 적합할 수 있다. 예를 들어, 고온 반도체 성장들 또는 열 어닐들을 요구하는 배면 디바이스는, 배면 프로세싱이 전면 프로세싱의 프런트엔드 동작들에 통합되지 않는 한, 배면 프로세싱에 의한 점증적 제조에 적합하지 않을 수 있다.
많은 TFT들, 산화물 반도체 TFET들, 또는 STTM 디바이스들과 같은 저온 호환가능 디바이스들은 배면 프로세싱에 의한 그것들의 점증적 제조에 적합할 수 있지만, 다른 디바이스들은 웨이퍼-레벨 배면 본딩을 통해 보다 쉽게 통합될 수 있다. 예를 들어, 스핀 기반 메모리 디바이스의 다른 예는 강유전성 터널링 접합(FTJ)이 2개의 금속 전극 사이에 배치된 FE 장벽을 포함하는 강유전성 메모리(ferroelectric memory)(FEM)이다. 그러한 FEM 디바이스에서, 강유전성 재료 내에서의 분극은 FTJ를 가로지르는 터널링 전류를 비휘발성 방식으로 변조하도록 제어될 수 있다. 보다 많거나 보다 적은 전도 전자들이 강유전성 장벽의 분극의 함수로서 강유전성 장벽을 통해 양자역학적으로 터널링할 수 있다. 스핀 의존적 수송 속성들(spin-dependent transport properties)이 터널 전기저항(TER) 효과라고 알려진 순수한 전자 메커니즘을 통해 제어될 수 있기 때문에 FEM은 진보된 전자 메모리 응용들에 매력적인 옵션이다. 그렇지만 FEM에서의 FTJ들의 성공적인 사용은 다시 말하지만 상태를 홀드하기에 충분한 열역학적 안정성을 갖는 접합에 의존한다. FE 재료 층 내에서의 그리고 그 재료 층의 계면들에서의 나노구조 결함들이 자발 분극을 크게 열화시켜, 보다 낮은 접합 안정성을 초래한다는 징후들이 있다. 따라서, TER 효과를 충분히 레버리지하는 FEM을 형성하기 위해, 매우 정확한 고온 에피택셜 막 성장들이 필요할 수 있다. 그러나 제조가능한 메모리 비트 셀에서의 동작가능한 트랜지스터들과 관련하여 그러한 고품질 강유전성 재료가 어떻게 제공되어야 하는지 및/또는 그러한 메모리가 엄청난 로직(CMOS) 회로부를 추가로 포함하는 시스템 온 칩(SoC) 내에 어떻게 매립될 수 있는지가 불명확하다. 본 명세서에 기재된 것과 같은, 배면 프로세싱 동안 그러한 디바이스들을 제조하는 것은 그러한 과제들을 극복할 수 있다. 예를 들어, 트랜지스터 배면의 노정 이후에, 하나의 트랜지스터 및 하나의 스핀 기반 쌍안정 또는 다중 상태 저항기를 포함하는 스태킹된 스핀 기반 메모리 비트 셀을 형성하기 위해, 도너 기판 상에 별도로 형성된 FTJ 스택이 FET의 단자 또는 임의의 개재하는 인터커넥트 금속화부에 긴밀하게 접촉될 수 있다.
도 68a는 일부 스태킹된 1T1R 실시예들에 따른, 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604), 및 배면 STTM 디바이스(6804)의 단면도를 예시하고 있다. 이러한 예시적인 실시예들에 있어서, 전면 비-평면 트랜지스터 구조체(604)의 소스 또는 드레인 단자와 STTM 디바이스(6704)의 전극은 직접 접촉한다. 그러한 직접 접촉은 선택적 배면 프로세싱(예컨대, 소스/드레인 반도체(1640) 및 배면 인터커넥트 금속화부(1650)의 배면 성장)을 통해 용이하게 될 수 있다. 대안적으로, 배면 인터커넥트 라우팅 금속화부의 하나 이상의 레벨이 배면 STTM 디바이스의 전극과 전면 FET 사이에 배치될 수 있다. 도 68a에서, FE 터널링 층(6840)과 연관된 높은 에피택셜 온도들을 수용하기 위해, 사전 제조된 STTM 디바이스(6804)를 포함하는 디바이스 스트레이텀이 (예컨대, 임의의 공지된 층 전사 프로세스를 사용하여) 트랜지스터 구조체(604)의 배면에 본딩될 수 있다. 예를 들어, Au와 같은 본드 금속을 통과하는 본드 계면(6199)은 그러한 본딩된 구조체를 나타낸다.
도 68b는 STTM 디바이스(6804)가 트랜지스터 구조체(604)의 노정된 배면 표면에 본딩된 일부 대안의 실시예들에 따른, 도 6에 나타낸 B-B' 평면을 따른 트랜지스터 구조체(604), 및 배면 STTM 디바이스(6804)의 단면도를 예시하고 있다. 이러한 실시예들에서, 트랜지스터 구조체(604)의 소스/드레인 단자에 직접 접촉하기보다는, 트랜지스터 구조체(604)를 통과하는 충전된 깊은 비아(385)가 배면 노정 동안 노출되고 STTM 전극(6807)에 전기적 접촉을 하기 위해 그에 의존한다. 배면 노정 이후에, 본드 금속이 트랜지스터 구조체(604)의 배면 상에 퇴적될 수 있어, 충전된 깊은 비아(385)와 접촉할 수 있다. 본드 금속은 이어서 STTM 디바이스(6804)를 트랜지스터 구조체(604)에 조인시키는 본드 계면(6199)를 형성하기 위해 다른 본드 금속과 본딩될 수 있다. STTM 디바이스(6804)는 이어서 도너 기판(묘사되지 않음)으로부터 분리될 수 있다. 충전된 깊은 비아(385)는, 깊은 비아 금속화부의 한쪽 단부는 소스/드레인 금속화부(650)와 접촉하고 깊은 비아 금속화부의 다른 쪽 단부는 본딩 금속과 접촉하게, 트랜지스터 구조체 두께(T c ) 전체를 통해 연장된다.
STTM 디바이스(6804)(도 68a 또는 도 68b)에서, 강유전성 터널링 층(6840)은 FE 터널링 층(6840)에 근접한 금속 전극(6807)과 버퍼 층(6850)에 근접한 다른 금속 전극(6880) 사이에 배치된다. 일부 실시예들에서, 금속 전극(6880)은 배면 금속 인터커넥트(예컨대, 비트 라인)에 전기적으로 커플링된다. 금속 전극(6807)은 트랜지스터 구조체(604)를 통해 전면 금속 인터커넥트(예컨대, 소스 라인)에 전기적으로 접속된다. 트랜지스터 구조체(604)는 다른 전면 금속 인터커넥트(예컨대, 워드 라인)에 추가로 접속될 수 있다.
FE 터널링 층(6840)은, 강유전 상(ferroelectric phase)을 가지며, 실온(예컨대, 25 ℃)과 같은, 어떤 최소 동작 온도(operating temperature) 초과에서 TER 효과를 나타내는 것으로 알려진, 임의의 재료를 가질 수 있다. 일부 실시예들에서, FE 터널링 층(6840)은 페로브스카이트(perovskite) 결정 구조를 가지며 단결정질이다. FE 터널링 층(6840)의 자발 분극 필드는 FE 터널링 층(6840)의 계면들에 직교로 정렬될 수 있다. 예시적인 FE 터널링 층 재료들은 Bi4Ti3O12, SrBi2Ta2O9, SrRuO3, (Ba,Sr)TiO3, BiMnO3, BiFeO3, PbTiO3, 및 Pb(Zr,Ti)O3을 포함하지만, 이들로 제한되지 않는다. 일부 유리한 실시예들에서, FE 터널링 층(6840)은 BaTiO3(즉, BTO)이다. 일부 실시예들에서, FE 터널링 층(6840)은 5 nm 미만, 유리하게는 3 nm 미만, 그리고 보다 유리하게는 2 nm 미만(예컨대, 1 내지 1.5 nm)의 두께를 갖는다. 예시적인 BTO 실시예들에 있어서, 하나의 페로브스카이트 단위 셀은 ~ 0.4nm이며, 따라서 FE 터널링 층(6840)은 2 내지 3개의 BTO 단위 셀만큼 작은 두께를 가질 수 있다.
FE 터널링 층(6840)은 버퍼 층(6850)과 직접 접촉한다. 버퍼 층(6850)은, FE 터널링 층(6840)과의 고품질 결정 계면을 유지하는 것, FE 터널링 층(6840)과의 계면에 일함수 차이를 설정하는 것, FE 터널링 층 내에서의 스트레인을 튜닝하는 것, 및 FE 터널링 층(6840)의 전사를 용이하게 하는 것과 같은, 그러나 이에 한정되지 않는 많은 기능들을 가질 수 있다. 일부 실시예들에서, 버퍼 층(6850)은 FE 터널링 층(6840)과 동일한 단일 결정(single crystal)의 일부이지만, 상이한 조성을 갖는다. 예를 들어, 버퍼 층(6850)은 또한 페로브스카이트 결정 구조를 가질 수 있다. 다른 실시예들에서, 버퍼 층(6850)은, 정방정계(페로브스카이트)보다는 입방정계와 같은, FE 터널링 층(6840)과 상이한 결정도를 갖는다. 버퍼 층(6850)은 FE 재료일 필요가 없으며, 예를 들어, 상유전체(paraelectric)일 수 있다. 일부 실시예들에서, 버퍼 층(6850)은 FE 터널링 층(6840)의 격자 상수와 상이한 격자 상수를 갖는 재료이다. 일부 실시예들에서, 버퍼 층(6850)은 보다 작은 격자 상수 FE 터널링 층(6840)을 갖는다. 보다 작은 격자 상수는 유익하게도 FE 터널링 층(6840)을 변형시켜(strain), 유리하게도 FTJ와 연관된 자발 분극을 증가시킬 수 있다. 이러한 실시예들에서, FE 터널링 층(6840)은 버퍼 층(6850)의 격자 상수와 정합하도록 부정형적으로 변형될 수 있다. 예시적인 버퍼 층 재료들은 SrTiO3, LaGaO3, DyScO3, GdScO3, SmSCo3, LaAlSrTi, 및 KTaO3을 포함하지만, 이들로 제한되지 않는다. FE 터널링 층(6840)이 BTO인 일부 유리한 실시예들에서, 버퍼 층(6850)은 페로브스카이트 결정 구조체를 역시 갖는, (La, Sr)MnO3(즉, LSMO)이다. 버퍼 층(6850)은 유리하게도 전기 저항률을 감소시키도록 도핑될 수 있지만, 예시적인 실시예들에서 버퍼 층(6850)에 이용되는 재료의 비저항(specific resistivity)은 금속 전극들(6897, 6680)의 비저항보다 상당히 더 높다. 일부 실시예들에서, 버퍼 층(6850)은 두께가 100 nm 이하이고, 유리하게는 50 nm 미만, 그리고 보다 바람직하게는 25 nm 미만이다.
금속 전극(6807)은 FE 터널링 층(6840)을 갖는 FTJ를 형성하는 것으로 알려진 임의의 금속 재료일 수 있다. 금속 전극(6807)은 유리하게도 단결정질이 아니라 다결정질 또는 비정질이다. 다결정질 금속화부는 텍스처를 가질 수 있으며, 결정 도메인들(crystal domains)의 집단은 FE 터널링 층(6840)의 결정 방위(crystal orientation)와 관련하여 특정의 방위를 선호한다. 금속 전극(6807)은 원소 금속, 그 합금, 그 산화물, 또는 그 질화물일 수 있다. 금속 전극(6807)은 버퍼 층(6850)의 비저항의 1/2 미만의 비저항을 가질 수 있다. 일부 실시예들에서, 금속 전극(6807)은, Co, Fe, 또는 그 합금과 같은, 강자성(FM) 재료이다. 대안의 실시예들에서, 금속 전극(6807)은 Pt, In2O3, 또는 IrO2이고, 이들 중 임의의 것은 유리하게도 탈분극 필드(depolarization field)를 감소시킬 수 있다.
금속 전극(6880)은 또한 다결정질 또는 비정질일 수 있다. 다결정질 형태의 금속 전극(6880)은 또한 텍스처를 가질 수 있으며, 결정 도메인들의 집단은 버퍼 층(6850)의 결정 방위와 관련하여 특정의 방위를 선호한다. 금속 전극(6880)은 원소 금속, 그 합금, 그 산화물, 또는 그 질화물일 수 있다. 금속 전극(6880)은 버퍼 층(6850)의 비저항의 1/2 미만의 비저항을 가질 수 있다. 일부 예시적인 실시예들에서, 금속 전극(6880)은 Co 또는 Cu, 또는 비슷한 비저항을 갖는 다른 금속이다. 금속 전극(6880)은 임의의 두께를 가질 수 있다.
일부 실시예들에서, 디바이스 스트레이텀의 노정된 배면은 열 도관에 본딩되며, 열 도관은 스트레이텀 내의 디바이스들의 동작 동안 발생된 열을 전달할 수 있는 측방 열 도관을 제공하는 디바이스 스택의 풋프린트에 인접한 히트 싱크에 추가로 커플링될 수 있다. 제2 디바이스 스트레이텀도 이와 유사하게, 예를 들어, 도 6에 역시 예시된 B-B'을 따른 단면도인, 도 69에 추가로 예시된 바와 같이, 열 도관의 대향 측면에 본딩될 수 있다. 도 69에서, 트랜지스터 구조체(604)를 포함하는 제1 디바이스 스트레이텀은 열 도관(6980)에 본딩되고, 예를 들어, 본드 금속은 열 도관(6980)과 본드 계면(6199)을 형성하는 트랜지스터 구조체(604)의 노정된 배면 상에 퇴적된다. 배면 상의 노출된 전면 구조체들의 도전성에 따라, 하나 이상의 절연 재료 층이 트랜지스터 구조체(604)의 배면과 본드 금속 사이에 배치될 수 있다. 예를 들어, 도 69에서, 배면 격리 유전체(1120)는 반도체 보디(610)의 노정된 배면과 접촉하여, 트랜지스터 구조체(604)의 반도체 영역들을 본드 금속 및 열 도관(6980)으로부터 전기적으로 절연시킨다.
열 도관(6980)은, 예를 들어, 결정질 실리콘보다 더 나은 열 전도율(thermal conductivity)을 갖는 임의의 재료와 같은, 적당한 열 전도율을 갖는 임의의 재료일 수 있다. 일부 실시예들에서, 열 도관(6980)은, 원소 금속 또는 합금 금속과 같은, 벌크 재료이며, 히트 스프레더(heat spreader)로서 기능한다. 다른 실시예들에서, 열 도관(6980)은 보다 복잡한 사전 제조된 구조체를 가지며, 예를 들어, 히트 파이프로서 기능한다. 열 도관(6980)은 임의의 두께를 가질 수 있다. 열 도관(6980)이 균질한 금속 슬래브 기판인 일부 예시적인 실시예들에서, 열 도관(6980)은 20 μm 내지 300 μm의 두께를 갖는다.
제2 디바이스 스트레이텀은 배면 열 도관의 제2 측면에 추가로 본딩될 수 있다. 그러한 실시예들에서, 열 도관은 이어서 디바이스 스트레이텀들의 쌍들에 대한 코어로서 역할한다. 쌍을 이룬 디바이스 스트레이텀들은 실질적으로 동일할 수 있으며, 예를 들어, 둘 다가 트랜지스터 구조체들(예컨대, 도 69에 도시된 604 및 6904)을 포함한다. 대안적으로, 쌍을 이룬 디바이스 스트레이텀들은 구별될 수 있다(예컨대, 제1 디바이스 스트레이텀은 DRAM 커패시터 구조체들을 포함하는 반면, 제2 디바이스 스트레이텀은 액세스 트랜지스터 구조체들을 포함함). 도 69의 예에서, FET 셀(6904)은 열 도관(6980)의 제2 측면에 본딩된 배면을 가지며, 본드 계면(6999)은 실질적으로 본드 계면(6199)을 미러링(mirroring)한다. 열 도관(6980)이 디바이스 스트레이텀들 사이에 배치되면, 제1 디바이스가 다른 디바이스와 직접 접촉하는 직접 디바이스 스태킹(direct device stacking)(예컨대, 도 61a 내지 도 68b)에 비해 (예컨대, B-B' 평면을 따른) 측방 열 전도가 개선된다. 디바이스 스트레이텀들의 싱귤레이션 이후에, 열 도관(6980)이 이어서 층화된 다이(stratified die)에 인접한 호스트 상에 배치된 히트 싱크에 추가로 커플링될 수 있다.
특히, 본 명세서에서 논의된 기술들을 사용하여 배면 구조체들을 노정시키는 것에 의해 디바이스 구조체들의 전기 테스트가 용이하게 될 수 있다. 배면 구조체는 하나 이상의 트랜지스터 디바이스, 전기 디바이스, 테스트 디바이스, 또는 이와 유사한 것을 테스트하기 위한 임의의 적당한 구조체를 포함할 수 있다. 예를 들어, 전기 테스터에 의한 접촉과 관련하여 본 명세서에서 사용되는 바와 같은 배면 구조체는 전기 테스터 또는 전기 테스트 장치의 도체, 프로버, 프로브 요소, 도전성 핀, 또는 이와 유사한 것에 대한 콘택트를 제공하는 임의의 적당한 도전성 구조체 또는 요소이다. 배면 구조체는 배면 구조체가 트랜지스터 디바이스, 전기 디바이스, 테스트 디바이스의 단자, 다수의 그러한 단자들, 또는 이와 유사한 것에의 전기적 커플링을 제공하도록 라우팅, 트레이스, 금속화부, 또는 이와 유사한 것을 추가로 제공하거나 그것들에 접속될 수 있다. 본 명세서에서 사용되는 바와 같이, 디바이스의 단자 또는 단자에의 전기적 커플링을 제공하기 위한 배면 구조체 또는 전면 구조체와 같은 구조체는 배면 또는 전면 구조체가 단자의 연속적인 부분이라는 것(예컨대, 배면 또는 전면 구조체 및 단자가 동일한 재료라는 것), 배면 또는 전면 구조체가 단자에 대해 연속적이라는 것(예컨대, 배면 또는 전면 구조체와 단자가 직접 접촉한다는 것), 또는 배면 또는 전면 구조체가 단자에 전기적으로 커플링된다는 것(예컨대, 배면 또는 전면 구조체와 단자 사이에 전기적 라우팅, 트레이스, 배선(wiring) 또는 이와 유사한 것이 있다는 것)을 나타낸다. 배면 구조체는 본 명세서에서 논의된 임의의 적당한 기술 또는 기술들을 사용하여 다이의 배면을 통해 노출될 수 있다. 이와 유사하게, 전면 구조체는 본 명세서에서 논의된 임의의 적당한 기술 또는 기술들을 사용하여 다이의 전면을 통해 노출될 수 있다. 그러한 배면 구조체들 및/또는 전면 구조체들은 (예컨대, 테스트 중인 단일 디바이스에의) 로컬 커플링 또는 (예컨대, 테스트 중인 다수의 디바이스들에의) 전역적 커플링을 제공할 수 있다.
예를 들어, 다이의 전기 테스트는 소스 단자, 드레인 단자, 및 게이트 단자를 갖는 트랜지스터 디바이스(예컨대, 평면 또는 비-평면 트랜지스터)의 전기 테스트를 포함할 수 있다. 일 실시예에서, 소스 단자는 다이의 배면에 의해 노출된 배면 구조체를 통해 전기 테스터에 전기적으로 커플링된다. 일 실시예에서, 드레인 단자는 다이의 배면에 의해 노출된 배면 구조체를 통해 전기 테스터에 전기적으로 커플링된다. 다른 실시예에서, 게이트 단자는 다이의 배면에 의해 노출된 배면 구조체를 통해 전기 테스터에 전기적으로 커플링된다. 게다가, 배면 구조체의 접촉 동안, 전면 구조체가 트랜지스터 디바이스, 전기 디바이스, 테스트 디바이스, 또는 이와 유사한 것의 다른 단자에의 전기적 커플링을 제공하도록 전면 구조체가 접촉될 수 있다. 배면 전용 테스팅 또는 배면 및 전면 동시 테스팅 중 어느 하나에서, 트랜지스터 디바이스, 전기 디바이스, 테스트 디바이스, 또는 이와 유사한 것의 단자들의 접촉 동안, 다이에 대해 전기 테스트가 실행되어 전기 테스트 데이터를 생성하며, 전기 테스트 데이터는 스토리지(예컨대, 컴퓨터 메모리)에 저장되거나, 원격 디바이스로 전송되거나, 이와 유사한 것일 수 있다. 디바이스에 대해서만 커플링이 이루어지도록 또는 몇 개의 디바이스에 대해 동시에 커플링이 이루어지도록 또는 테스트 중인 특정의 디바이스에만 서비스하는 다른 단자(예컨대, 게이트 전극)에 대해 커플링이 이루어지는 동안 몇 개의 디바이스에 서비스하는 하나 이상의 단자(예컨대, 소스 단자)에 대해 커플링이 이루어지도록, 그러한 디바이스의 전기적 커플링이 제공될 수 있다.
일 실시예에서, 다이를 전기 테스팅하는 방법은 다이의 배면에 의해 노출된 배면 구조체를 전기 테스터의 프로버의 다수의 도전성 핀들 중 제1 도전성 핀에 정렬시키는 단계를 포함한다. 제1 도전성 핀은 이어서 배면 구조체에 접촉된다. 배면 구조체는 본 명세서에서 논의된 임의의 적당한 배면 구조체일 수 있으며 평면 트랜지스터 디바이스, 비-평면 트랜지스터 디바이스, 또는 이와 유사한 것과 같은 테스팅을 위한 임의의 디바이스 또는 디바이스들에의 전기적 커플링을 제공할 수 있다. 일 실시예에서, 배면 구조체는 배면 소스 또는 드레인 콘택트 금속화부이다. 일 실시예에서, 배면 구조체는 배면 게이트 전극이다. 일 실시예에서, 배면 구조체는 트랜지스터의 소스 단자, 드레인 단자, 또는 게이트 단자에의 전기적 라우팅이 제공되도록 제1 배면 금속화 층(예컨대, 금속 1 층)의 금속화 구조체이다. 일 실시예에서, 배면 구조체는 다이의 트랜지스터의 트랜지스터 단자에의 전기적 커플링을 제공한다. 전기 테스트 알고리즘이 이어서 적어도 제1 도전성 핀을 통해 다이에 대해 실행되어 다이에(예컨대, 테스트되는 다이의 디바이스(들)에) 대응하는 전기 테스트 데이터를 생성한다. 예를 들어, 전기 테스트 데이터는 전기 테스터 또는 다른 디바이스의 전자 스토리지에 저장될 수 있다. 병렬로 또는 직렬로, 다이의 임의의 수의 디바이스들이 테스트될 수 있거나 2개 이상의 다이에 걸쳐 있는 임의의 수의 디바이스들이 테스트될 수 있다. 일 실시예에서, 다이의 대상 디바이스들(예컨대, 테스트될 디바이스들) 전부가 배면 전용 테스팅 또는 배면 및 전면 동시 테스팅 중 어느 하나를 사용하여 동시에 테스트될 수 있다. 일 실시예에서, 다수의(예컨대, 2개 이상의) 다이들에 걸쳐 있는 대상 디바이스들이 배면 전용 테스팅 또는 배면 및 전면 동시 테스팅 중 어느 하나를 사용하여 동시에 테스트될 수 있다.
그러한 배면 노정 기반 전기 테스트 기술들은 다이 프로세싱의 완료 이전에 또는 라인의 끝(예컨대, 프런트 라인 프로세싱의 끝)에서 제공될 수 있다. 예를 들어, 최종 디바이스에서 다수의 배면 금속 층들이 제공되어야 하는 경우, 다수의 금속 층들(예컨대, 8개의 금속 층) 중 제1 금속 층이 본 명세서에 기술된 바와 같이 전기 테스트를 위한 배면 구조체(들)를 제공하도록 제1 금속 층(예컨대, 금속 1)이 도포된 후에 전기 테스트가 수행될 수 있다. 그에 부가하여 또는 대안으로서, 최종 금속 층이 전기 테스트를 위한 배면 구조체(들)를 제공하도록(예컨대, 배면 구조체(들)가 최종 금속 층 또는 이와 유사한 것에 있도록) 배면 금속 스택(예컨대, 다수의 금속 층들 및 개재하는 비아 층들)의 완료 이후에 전기 테스트가 수행될 수 있다.
게다가, 일부 실시예들에서, 그러한 전기 테스팅(예컨대, 전기 테스트 알고리즘의 실행을 위한 배면 구조체와 접촉하는 것)은 하나 이상의 전면 구조체와 동시에 접촉하는 것을 포함할 수 있다. 예를 들어, 다이의 전면에 의해 노출된 전면 구조체는 전기 테스터의 다른 프로버의 다수의 핀들 중 하나의 도전성 핀에 정렬될 수 있다. 예를 들어, 전기 테스트 알고리즘의 실행 동안 하나의 프로버는 다이의 전면에 전기적으로 커플링될 수 있고 다른 프로버는 다이의 배면에 전기적으로 커플링될 수 있다. 전면 프로버의 도전성 핀은 이어서 배면 프로버의 도전성 핀을 앞서 논의된 배면 구조체에 접촉시키는 것과 동시에 전면 구조체에 접촉될 수 있다. 전면 구조체는 그로써 테스트 중인 디바이스의 제2 단자에의 전기적 커플링을 제공할 수 있고, 전기 테스트 알고리즘이 전면 및 배면 도전성 핀들을 통해 실행되어 전기 테스트 데이터를 생성할 수 있다.
전면 프로버 핀에 의해 접촉된 전면 구조체는 임의의 적당한 구조체일 수 있으며, 테스트 중인 디바이스의 임의의 적당한 단자에의 전기적 커플링을 제공할 수 있다. 일 실시예에서, 테스트 중인 디바이스는 트랜지스터 디바이스이고, 배면 구조체는 소스 단자에의 전기적 커플링을 제공하며, 전면 구조체는 게이트 단자 또는 드레인 단자에의 전기적 커플링을 제공한다. 일 실시예에서, 테스트 중인 디바이스는 트랜지스터 디바이스이고, (다른 전면 프로브 핀에 커플링된) 제2 전면 구조체가 드레인 단자에의 전기적 커플링을 제공하도록 배면 구조체는 소스 단자에의 전기적 커플링을 제공하며 전면 구조체는 게이트 단자에의 전기적 커플링을 제공한다. 일 실시예에서, 테스트 중인 디바이스는 트랜지스터 디바이스이고, 배면 구조체는 게이트 단자에의 전기적 커플링을 제공하며, 전면 구조체는 소스 단자 또는 드레인 단자에의 전기적 커플링을 제공한다.
테스트되는 다이의 전면 및 배면은 임의의 적당한 기술 또는 기술들을 사용하여 전기 테스트를 위해 노출될 수 있다. 일 실시예에서, 전기 테스트가 웨이퍼 레벨에서(예컨대, 다이싱 이전에) 수행될 수 있으며, 지지 목적으로, 호스트 기판이 테스트되는 다이의 전면 위에 있도록 웨이퍼는 그의 전면 위에 호스트 기판을 가질 수 있다. 그러한 실시예들에서, 호스트 기판의 금속화 구조체 및/또는 금속화 구조체에 전기적으로 커플링된 트레이스 또는 배선이 전기 테스트 중인 디바이스 단자에의 전기적 커플링을 제공하도록 도전성 핀에 의해 접촉되는 전면 구조체는 호스트 기판의 금속화 구조체일 수 있다. 즉, 호스트 기판은 다이 - 호스트 기판이 다이 위에 배치됨 - 의 전기 테스트를 위한 라우팅을 포함할 수 있다. 그러한 호스트 기판들을 갖는 다른 실시예들에서, 호스트 기판은 디바이스 단자 자체 또는 디바이스 단자 위에 배치된 금속화 층의 금속화 구조체와 같은 아래에 있는(underlying) 전면 구조체와 접촉하는 도전성 핀을 제공하기 위한 하나 이상의 개구부를 포함할 수 있다. 다른 실시예들에서, 호스트 기판이 전기 테스트 동안 제공되지 않을 수 있다. 그러한 실시예들에서, 다이(예컨대, 웨이퍼)의 전면 위에 구축된 금속화 층들은 전기 테스트 동안 기계적 지지를 제공할 수 있다. 예를 들어, 전면 금속화 층들(예컨대, 8개의 금속화 층 또는 이와 유사한 것 및 대응하는 비아 층 및 절연 재료)이 구축될 수 있고, 다이의 배면이 노정될 수 있으며(호스트 기판과 같은 전면 지지 구조체를 갖거나 갖지 않음), 금속화 층들은 논의된 바와 같이 전면 및 배면을 통한 전기 테스트 동안 지지를 제공할 수 있다.
도 70은 일부 실시예들에 따른, 배면(7051)을 통해 테스트 다이(7050)를 테스트하는 전기 테스팅 장치(7001)의 등각 투영도이다. 도시된 바와 같이, 전기 테스팅 장치(7001)는 공간 트랜스포머(space transformer)(7004)를 포함하는 프로버(7011)에 전기적으로 커플링된 전기 테스터(E-테스터)(7002)를 포함한다. 일부 실시예들에서, 전기 테스터(7002)는 IC의 기능, 성능, 및/또는 응력 테스팅을 위해 구성된 상업적으로 이용가능한 자동 테스트 장비(automated test equipment)(ATE)이다. 일 실시예에서, 전기 테스터(7002)는 저장 디바이스(예컨대, 전기 테스트 데이터를 저장하기 위한 컴퓨터 메모리) 및/또는 전기 테스트 데이터를 원격 디바이스로 전송하기 위한 통신 디바이스를 포함한다. 도시된 바와 같이, 전기 테스터(7002)와 공간 트랜스포머(7004) 사이에 전기적 커플링(7003)이 제공된다. 전기적 커플링(7003)은 프로버 ITA(Interface Test Adapter) 또는 이와 유사한 것을 사용하는 것과 같이 임의의 적당한 구조체들 및 기술들을 사용하여 제공될 수 있다. 도시된 바와 같이, 공간 트랜스포머(7004)는 또한 전기적 커플링(7003)과 테스트 다이(7050)의 배면(7051) 사이의 전기적 접속들을 추가로 제공한다. 예시된 실시예에서, 공간 트랜스포머(7004)는 기판(7015)을 포함하고, 전기적 커플링(7003)은 기판(7015)의 제1 측면 상에 배치된 금속화부(7010)에 전기적 접속을 한다. 공간 트랜스포머(7004)는 기판(7015)의 제2 측면으로부터 연장되는 프로브 핀 어레이(7025)에 금속화부(7010)를 전기적으로 커플링시키는 도전성 트레이스 라우팅(도시되지 않음)을 추가로 포함한다. 기판(7015)은 전기 테스터(7002)와 테스트 다이(7050) 사이의 신호들을 적응시키는 부가의 회로부를 추가로 포함할 수 있다. 일부 예시적인 실시예들에서, 기판(7015)은 유기 폴리머이며, 이는 유리하게도 프로브 핀 어레이(7025)의 제조를 용이하게 할 수 있다.
도 70에 도시된 바와 같이, 테스트될 웨이퍼(7000)의 테스트 다이(7050) 및 다른 다이들의 배면(7051)이 전기 테스팅 장치(7001)의 프로브 핀 어레이(7025)에 노출될 수 있다. 예를 들어, 테스트 다이(7050)의 배면(7051)은 프로브 핀 어레이(7025)의 도전성 핀들에 의해 전기적으로 접촉될 수 있는 배면 구조체들(도 70에 도시되지 않음)을 포함할 수 있다. 배면 구조체들이 본 명세서에서 추가로 예시되고 논의되는 바와 같은 프로브 핀 어레이(7025)에 의해 용이하게 접촉될 수 있도록 본 명세서에서 논의된 배면 노정 기술들은 유리하게도 테스트 다이(7050)의 전기 테스트를 위한 배면 구조체들의 노정을 제공할 수 있다. 예를 들어, 프로브 핀 어레이(7025)의 도전성 핀들은 배면(7051)을 통한 노정에 의해 로컬(예컨대, 단일 디바이스 레벨) 단자들에 액세스할 수 있다.
다이 전기 테스팅 동작 동안, 테스트 다이(7050)의 배면 구조체들(예컨대, 테스트 포인트들)은 프로브 핀 어레이(7025)와 정렬되고 프로브 핀 어레이(7025)와 전기적 접촉을 하게 된다. 그러한 정렬 및 전기적 접촉은 자동 테스트 장비 핸들러 기술들과 같은 임의의 적당한 기술 또는 기술들을 사용하여 수행될 수 있다. 일부 실시예들에서, 테스트 다이(7050)의 배면(7051)에 의해 노출된 배면 구조체들은 프로브 핀 어레이(7025)와 접촉하게 되고, 전기 테스트 알고리즘은 프로브 핀 어레이(7025)를 통해 테스트 다이(7050)(예컨대, 테스트 다이(7050)의 테스트 디바이스들)에 대해 실행되어 전기 테스트 데이터를 생성한다. 도시된 바와 같이, 일부 실시예들에서, 전기 테스팅 장치(7001)는 전기 테스터(7002)와 테스트 다이(7050) 사이의 접속을 제공하는 공간 트랜스포머(7004)를 포함한다. 다른 실시예들에서, 전기 테스팅 장치(7001)는 전기 테스터(7002)와 테스트 다이(7050) 사이의 접속을 제공하는 테스트 다이 소켓 또는 유사한 구조체를 포함한다.
본 명세서에서 추가로 논의된 바와 같이, 테스트 다이(7050)의 임의의 적당한 배면 구조체는 프로브 핀 어레이(7025)의 하나 이상의 핀에 의해 전기적으로 접촉될 수 있다. 일부 실시예들에서, 테스트 다이(7050)의 디바이스들의 테스팅은 전적으로 테스트 다이(7050)의 배면(7051)을 통해 수행될 수 있다. 다른 실시예들에서, 테스트 다이(7050)에 대해 전기 테스트 알고리즘이 실행되는 동안 테스트 다이(7050)의 배면 및 전면 구조체들이 동시에 접촉될 수 있다.
도 71은 일부 실시예들에 따른, 배면(7051) 및 전면(7151)을 통해 동시에 테스트 다이(7050)를 테스트하는 전기 테스팅 장치(7101)의 등각 투영도이다. 도시된 바와 같이, 전기 테스팅 장치(7101)는 공간 트랜스포머(7004)를 포함하는 프로버(7011) 및 공간 트랜스포머(7104)를 포함하는 프로버(7111)에 전기적으로 커플링된 전기 테스터(7002)를 포함한다. 전기 테스팅 장치(7101)는 동시적 전면 및 배면 테스트를 사용하여 IC의 기능, 성능, 및/또는 응력 테스팅을 위해 구성된 자동 테스트 장비일 수 있다. 논의된 바와 같이, 전기 테스터(7002)는 전기 테스트 데이터를 저장 및/또는 전송하기 위한 저장 디바이스 및/또는 통신 디바이스를 포함할 수 있다. 도시된 바와 같이, 전기 테스터(7002)와 공간 트랜스포머(7004) 사이의 전기적 커플링(7003)이 제공되고 전기 테스터(7002)와 공간 트랜스포머(7104) 사이의 전기적 커플링(7103)이 제공된다. 전기적 커플링들(7003, 7103)은 프로버 ITA(Interface Test Adapter) 또는 이와 유사한 것을 사용하는 것과 같이 임의의 적당한 구조체들 및 기술들을 사용하여 제공될 수 있다. 공간 트랜스포머(7004)는 임의의 접속들을 제공할 수 있으며 본 명세서에서 논의된 바와 같은 임의의 특성들을 가질 수 있다. 또한 도시된 바와 같이, 공간 트랜스포머(7104)는 전기적 커플링(7103)과 테스트 다이(7050)의 전면(7151) 사이의 전기적 접속들을 제공한다. 예시된 실시예에서, 공간 트랜스포머(7004)는 기판(7115)을 포함하고, 전기적 커플링(7103)은 기판(7115)의 제1 측면 상에 배치된 금속화부(도시되지 않음)에 전기적 접속을 한다. 공간 트랜스포머(7104)는 기판(7115)의 제2 측면으로부터 연장되는 프로브 핀 어레이(7125)에 금속화부를 전기적으로 커플링시키는 도전성 트레이스 라우팅(7120)(또는 금속화부)을 추가로 포함한다. 기판(7015)에서와 같이, 기판(7115)은 전기 테스터(7002)와 테스트 다이(7050) 사이에 신호들을 적응시키는 부가의 회로부를 추가로 포함할 수 있고, 기판(7115)은 프로브 핀 어레이(7025)의 제조를 용이하게 하는 유기 폴리머일 수 있다. 그렇지만, 기판들(7015, 7115)은 임의의 적당한 재료 또는 재료들(서로 동일하거나 상이할 수 있음)을 포함할 수 있다.
도 71에 도시된 바와 같이, 테스트될 웨이퍼(7000)의 테스트 다이(7050) 및 다른 다이들의 전면(7151)이 프로브 핀 어레이(7125)에 노출되는 것과 동시에, 테스트될 웨이퍼(7000)의 테스트 다이(7050) 및 다른 다이들의 배면(7051)이 프로브 핀 어레이(7025)에 노출될 수 있다. 예를 들어, 테스트 다이(7050)의 배면(7051)은 프로브 핀 어레이(7025)의 도전성 핀들에 의해 전기적으로 접촉될 수 있는 배면 구조체들(도 71에 도시되지 않음)을 포함할 수 있고, 테스트 다이(7050)의 전면(7151)은 프로브 핀 어레이(7125)의 도전성 핀들에 의해 전기적으로 접촉될 수 있는 전면 구조체들(역시 도 71에 도시되지 않음)을 포함할 수 있다.
다이 전기 테스팅 동작 동안, 테스트 다이(7050)의 배면 및 전면 구조체들(예컨대, 테스트 포인트들)은, 제각기, 프로브 핀 어레이(7025) 및 프로브 핀 어레이(7125)와 정렬되고 전기적 접촉을 하게 된다. 그러한 정렬 및 전기적 접촉은 자동 테스트 장비 핸들러 기술들 또는 이와 유사한 것과 같은 임의의 적당한 기술 또는 기술들을 사용하여 수행될 수 있다. 예를 들어, 테스트 다이(7050)의 배면(7051)에 의해 노출되는 배면 구조체들 및 테스트 다이(7050)의 전면(7151)에 의해 노출되는 전면 구조체들이, 제각기, 프로브 핀 어레이(7025) 및 프로브 핀 어레이(7125)와 동시에 접촉하게 되고, 도전성 프로브 핀들의 어레이들을 통해 테스트 다이(7050)에 대해 전기 테스트 알고리즘이 실행되어 전기 테스트 데이터를 생성하며, 전기 테스트 데이터는 전기 테스터(7002)의 스토리지에 저장되고 그리고/또는 원격 디바이스(도시되지 않음)로 전송될 수 있다. 예시된 실시예에서, 전기 테스팅 장치(7101)는 전기 테스터(7002)와 테스트 다이(7050) 사이의 접속을 제공하는 공간 트랜스포머(7004) 및 공간 트랜스포머(7104)를 포함한다. 다른 실시예들에서, 공간 트랜스포머(7004) 및 공간 트랜스포머(7104) 중 어느 하나 또는 둘 다 대신에, 전기 테스터(7002)와 테스트 다이(7050) 사이의 접속을 제공하기 위해 테스트 다이 소켓(들) 또는 유사한 구조체(들)이 제공될 수 있다.
도 72는 일부 실시예들에 따른, 전기 테스트 프로세싱 방법(7201)을 예시하는 흐름 다이어그램이다. 방법(7201)은 웨이퍼-레벨에서 실시될 수 있다. 일부 예시적인 실시예들에서, 대형 기판(예컨대, 300 또는 450mm 직경) 웨이퍼는 방법(7201)을 통해 프로세싱될 수 있다. 예를 들어, 테스트될 테스트 다이(7050) 및 다른 다이들을 포함하는 웨이퍼(7000)는 방법(7201)을 통해 프로세싱될 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 테스트 다이는 테스트되어야 하거나 테스트 중인 다이를 의미하는 데 사용된다. 테스트될 테스트 다이의 디바이스 또는 구조체는 다이에 통합되거나 테스트 다이의 필드 부분(field portion) 또는 스크라이브 부분(scribe portion)에 개별적으로 제공되거나 이와 유사한 것일 수 있다. 게다가, 테스트될 테스트 다이의 디바이스 또는 구조체는 트랜지스터 디바이스, 전기 디바이스, 테스트 디바이스, 테스트 패치, 테스트 재료, 또는 이와 유사한 것과 같은 임의의 적당한 디바이스 또는 구조체일 수 있다. 디바이스 또는 구조체의 전기 테스트는 전기 테스터를 디바이스 또는 구조체의 하나 이상의 단자에 전기적으로 커플링시키는 것에 의해 수행된다. 그러한 전기적 커플링은 테스트될 테스트 다이의 배면 구조체 및/또는 전면 구조체를 통해 제공된다.
방법(7201)은 동작(7205)에서 다이의 노출된 배면 구조체를 포함하는 웨이퍼로 시작된다. 예를 들어, 다이가 테스팅을 위한 디바이스(예컨대, 트랜지스터 디바이스)를 포함하도록 웨이퍼는 전기 테스팅을 위한 다이를 포함할 수 있다. 다이의 배면에 의해 노출된 배면 구조체는 테스팅을 위해 디바이스의 단자(예컨대, 트랜지스터 디바이스의 트랜지스터 단자)에의 전기적 커플링이거나 그 전기적 커플링을 제공한다. 일부 실시예들에서, 노출된 배면 구조체는 테스트될 디바이스 또는 구조체의 단자이다. 예를 들어, 테스트될 디바이스가 트랜지스터 디바이스(예컨대, 평면 또는 비-평면 디바이스)인 경우, 노출된 배면 구조체는 소스 단자, 드레인 단자, 게이트 단자, 소스 금속화부, 드레인 금속화부, 게이트 금속화부, 또는 이들의 임의의 조합일 수 있다. 테스트될 디바이스가 테스트 디바이스(예컨대, 전기적으로 커플링된 핀들의 체인, 테스트를 위한 재료 샘플들, 또는 이와 유사한 것)인 경우, 노출된 배면 구조체는 그의 단자일 수 있다.
일 예로서, 테스트 다이의 트랜지스터 디바이스(예컨대, FET 트랜지스터)에서, 노출된 배면 구조체는 FET의 소스 금속화부이다. 일 실시예에서, 노출된 배면 구조체는 단자와 연속적인 금속화 구조체이다. 다른 실시예들에서, 금속화 층이 금속화 구조체로부터 단자로의 선택적 라우팅을 제공하도록, 노출된 배면 구조체는 트랜지스터 디바이스 또는 테스트 디바이스 위에 배치된 금속화 층의 금속화 구조체이다. 예를 들어, 금속화 구조체와 단자는 이들이 서로 전기적으로 접촉하거나 또는 임의의 수의 중간 도전성 재료들과 전기적으로 접촉한다는 점에서 연속적일 수 있다. 예를 들어, 금속화 구조체는 금속 1 층 또는 이와 유사한 것의 구조체일 수 있고, 단자에의 전기적 접촉 또는 커플링은 다음과 같은 시퀀스: 금속 1의 금속화 구조체, 콘택트, 단자 금속화부, 단자를 통해 이루어질 수 있다. 다른 예에서, 금속화 구조체는 최종 금속 층(예컨대, 금속 8 또는 이와 유사한 것)의 구조체이고 단자에의 전기적 접촉 또는 커플링은 다음과 같은 시퀀스: 금속 8의 금속화 구조체, 하위 레벨 금속 및 접촉 층들을 통한 라우팅, 단자 금속화부, 단자를 통해 이루어질 수 있다. 금속화 구조체와 단자 사이의 임의의 적딩한 전기적 커플링이 제공될 수 있다.
방법(7201)은 프로버의 도전성 핀들이 동작(7205)에서 수용되거나 생성된 다이의 대응하는 노출된 배면 구조체들과 정렬되는 동작(7210)에서 계속된다. 프로버의 도전성 핀들은 위치맞춤(registration) 기술들 또는 이와 유사한 것과 같은 임의의 적당한 기술 또는 기술들을 사용하여 대응하는 노출된 배면 구조체들에 정렬될 수 있다. 예를 들어, 다이의 배면에 의해 노출된 배면 구조체는 전기 테스트 장치의 프로버의 다수의 도전성 핀들 중 하나의 도전성 핀에 정렬된다. 도시된 바와 같이, 임의로, 제2 프로버의 도전성 핀들은 동작(7205)에서 수용되거나 생성된 다이의 대응하는 노출된 전면 구조체들과 정렬될 수 있다. 예를 들어, 다이의 전면에 의해 노출된 전면 구조체는 전기 테스터의 제2 프로버의 다수의 도전성 핀들 중 제2 도전성 핀에 정렬될 수 있다. 예를 들어, 방법(7201)은 배면 전용 전기 테스트 또는 동시적 배면 및 전면 전기 테스트 중 어느 하나를 제공할 수 있다.
동시적 배면 및 전면 전기 테스트가 수행되는 예들에서, 노출된 전면 구조체들은 디바이스 단자들 자체, 단자들에의 전기적 커플링을 제공하는 금속화 구조체들, 또는 이와 유사한 것과 같은 임의의 적당한 구조체들일 수 있다. 일부 실시예들에서, 동작(7205)에서 수용된 웨이퍼의 구조적 지지가 호스트 기판, 금속화 층들의 스택, 또는 이와 유사한 것을 사용하여 실질적으로 전면에 의해 제공된다. 호스트 기판이 사용되는 예들에서, 호스트 기판 내의 개구부들이 전기 테스트 접촉을 위해 전면 구조체들을 노출시키도록 제공될 수 있거나 호스트 기판이 단자에의 전기적 라우팅과 함께 전면 구조체 전기 테스트 접촉을 제공하거나 포함할 수 있다. 그러한 전기적 라우팅은 본 명세서에서 논의된 바와 같은 도전성 재료들의 연속적 구조체들을 사용하여 제공될 수 있다.
그러한 동시적 배면 및 전면 전기 테스트는 테스트될 디바이스들 또는 구조체들의 단자들에 액세스하기 위한 다양한 조합들을 제공한다. 예를 들어, 평면 또는 비-평면 트랜지스터를 테스트하는 것과 관련하여, 단자들(예컨대, 소스, 드레인, 게이트) 중 임의의 것이 트랜지스터의 구성에 따라 전면 또는 배면으로부터 접촉될 수 있다. 일 실시예에서, 소스 단자는 배면으로부터 접촉되고 드레인 및 게이트 단자들은 전면으로부터 접촉된다. 일 실시예에서, 게이트 단자는 배면으로부터 접촉되고 소스 및 드레인 단자들은 전면으로부터 접촉된다. 그렇지만, 단자 접촉들의 임의의 조합이 본 명세서에서 논의된 기술들을 사용하여 실시될 수 있다. 게다가, 테스트 구조체(예컨대, 전기적으로 커플링된 핀들의 체인, 테스트를 위한 재료 샘플들, 또는 이와 유사한 것)에 있어서, 테스트 구조체의 제1 단자는 배면으로부터 접촉될 수 있고 테스트 구조체의 제2 단자는 전면으로부터 접촉될 수 있다. 그러한 접촉은, 본 명세서에서 논의된 바와 같이, 노출된 구조체가 추가로 관련 단자에 전기적으로 커플링되거나 그에의 전기적 커플링을 제공하도록, 프로버의 도전성 핀을 노출된 전면 또는 배면 구조체에 접촉시키는 것에 의해 이루어질 수 있다.
방법(7201)은 동작(7210)에서 정렬된 도전성 핀들(예컨대, 배면 프로버 핀들만 또는 배면 및 전면 프로버 핀들 둘 다 중 어느 하나)이 각자의 구조체들과 접촉되어 전기 테스터에의 전기적 커플링을 제공하는 동작(7215)에서 계속된다. 예를 들어, 배면 구조체가 트랜지스터 디바이스의 트랜지스터 단자에의 전기적 커플링을 제공하도록 도전성 핀이 배면 구조체에 접촉되고 그리고/또는 전면 구조체가 트랜지스터 디바이스의 제2 트랜지스터 단자에의 전기적 커플링을 제공하도록 제2 도전성 핀이, 동시에, 전면 구조체에 접촉된다. 도전성 핀들은 자동 테스트 장비 핸들러 기술들 또는 이와 유사한 것과 같은 임의의 적당한 기술 또는 기술들을 사용하여 대응하는 노출된 배면 구조체들 및/또는 전면 구조체들에 접촉될 수 있다. 동작(7210)에서 접촉된 도전성 핀들은 동작(7205)에서 수용된 웨이퍼와 관련한 임의의 공간 레벨 및/또는 디바이스 통합 레벨에서의 전기 테스팅을 제공할 수 있다.
예를 들어, 공간적으로, 전기 테스팅은 단일 다이의 테스팅, 2개 이상의 다이를 동시에 테스트하는 것, 웨이퍼-와이드 테스팅(wafer-wide testing), 또는 이와 유사한 것을 제공할 수 있다. 그러한 전기 테스팅은 단일 배면 프로버, 다수의 배면 프로버들, 단일 배면 프로버 및 단일 전면 프로버, 또는 다수의 배면 또는 전면 프로버들, 또는 이와 유사한 것에 의해 제공될 수 있다. 일 실시예에서, 제2 다이의 배면에 의해 노출된 제2 배면 구조체는, 도전성 핀을 배면 구조체에 접촉시키는 것과 동시에, 전기 테스터의 제2 프로버의 다수의 도전성 핀들 중 제2 도전성 핀에 정렬되고, 제2 배면 구조체가 제2 다이의 제2 트랜지스터 디바이스의 제2 트랜지스터 단자에의 전기적 커플링을 제공하도록, 제2 도전성 핀이 제2 배면 구조체에 접촉되며, 전기 테스트 알고리즘을 실행하는 것과 동시에, 제2 전기 테스트 알고리즘이 적어도 제2 도전성 핀을 통해 제2 다이에 대해 실행되어 제2 다이에 대응하는 제2 전기 테스트 데이터를 생성한다. 예를 들어, 단자는 소스 단자이고 제2 단자는 게이트 단자이다. 그렇지만, 단자들의 임의의 조합이 그러한 기술들을 사용하여 커플링될 수 있다.
게다가, 테스트된 디바이스들 및/또는 구조체들은 부분적으로 형성된 디바이스들, 완전히 형성된 디바이스들, 하나 이상의 금속화 층에 의해 통합된 완전히 형성된 디바이스들, 또는 이와 유사한 것일 수 있다. 또한, 테스트된 디바이스들 및/또는 구조체들은 테스트 목적으로 형성된 디바이스들일 수 있다. 일 실시예에서, 제2 배면 구조체는 프로버의 하나 이상의 도전성 핀 중 제2 도전성 핀에 정렬되고, 도전성 핀을 배면 구조체에 접촉시키는 것과 동시에, 제2 배면 구조체가 다이의 테스트 디바이스에의 전기적 커플링을 제공하도록 제2 도전성 핀이 제2 배면 구조체에 접촉된다. 예를 들어, 테스트 디바이스는 전기적으로 커플링된 반도체 핀들의 체인, 테스트 패치, 테스트 재료, 또는 이와 유사한 것일 수 있다.
방법(7201)은 전기 테스트 알고리즘이 동작(7215)에서 접촉된 도전성 핀들을 통해 실행되어 전기 테스트 데이터를 생성하는 동작(7220)에서 계속된다. 예를 들어, 도전성 핀을 배면 구조체에 접촉시키는 동안, 전기 테스트 알고리즘이 적어도 제1 도전성 핀을 통해 다이에 대해 실행되어 다이에 대응하는 전기 테스트 데이터를 생성할 수 있다. 게다가, 전기 테스트 알고리즘이 다이의 배면 및/또는 전면 구조체들에 접촉된 도전성 핀들 중 일부 또는 전부를 통해 다이에 대해 실행될 수 있다. 동작(7220)에서 수행되는 전기 테스트 알고리즘은 임의의 적당한 전기적 프로빙, 기능 결함 테스팅, 전기 테스트 패턴(들), 또는 이와 유사한 것을 포함할 수 있다.
방법(7201)은 전기 테스트 데이터의 출력 및/또는 그러한 전기 테스트 데이터의 스토리지(예컨대, 컴퓨터 메모리)에의 저장으로 완료된다. 전기 테스트 데이터는 전기 테스터 및/또는 원격 디바이스 또는 디바이스들에 로컬적으로 저장될 수 있다. 예를 들어, 전기 테스트 데이터는 전기 테스터의 통신 기능을 사용하여 전기 테스터로부터 원격 디바이스 또는 디바이스들로 전송될 수 있다.
논의된 바와 같이, 동시적 배면 및 전면 전기 테스트는 테스트될 디바이스들 또는 구조체들의 단자들에 액세스하기 위한 다양한 조합들을 제공한다. 도 73 내지 도 80은 일부 실시예들에 따른 예시적인 동시적 배면 및 전면 전기 테스트 구성들을 제공한다. 그렇지만, 본 명세서에서 논의된 전기 테스트 기술들은 배면 액세스 전용에 의해 그리고/또는 배면 및/또는 전면에 의해 액세스되는 단자들의 임의의 구성에 의해 구현될 수 있다.
도 73은 일부 실시예들에 따른, 동시적 배면 및 전면 접촉들을 사용하여 전기 테스트 중인 비-평면 트랜지스터 구조체(1304)의 평면도이다. 비-평면 트랜지스터 구조체(1304)와 관련하여 예시된 굵은 일점쇄선들은 평면들을 나타내며, 이 평면들을 따른 단면도들이 도 74a 내지 도 74c, 도 75a 내지 도 75c 및 도 76a 내지 도 76c로서 추가로 제공된다. 본 명세서에서 논의되고 방법(7201)과 관련하여 도시된 기술들을 사용하여, 비-평면 트랜지스터 구조체(1304)에 대한 배면 전기 테스트 프로세싱이 그의 노출된 배면을 통해 제공될 수 있다.
도 73에 도시된 바와 같이, 일부 실시예들에서, 비-평면 트랜지스터들은 도전성 핀들(7301, 7302, 및 7303)을 사용하여 전기적으로 테스트될 수 있다. 예를 들어, 비-평면 트랜지스터 구조체(1304)는 전기 테스트 중인 트랜지스터 디바이스일 수 있다. 부가의 디바이스 셀들(772)은 비-평면 트랜지스터 구조체(1304) 이전에 또는 그 이후에 비-평면 트랜지스터 구조체(1304)와 병렬로 전기적으로 테스트될 수 있거나 전혀 그렇지 않을 수 있는, 예를 들어, 메모리 셀들, 전력 트랜지스터 구조체들, RF 트랜지스터 구조체들, 광학 디바이스 셀들, 또는 이와 유사한 것 중 임의의 것일 수 있다. 예시된 예에서, IC 다이(771)는 전기 테스트를 위한 테스트 다이(예컨대, 테스트 다이(7050))로서 제공될 수 있고 IC 다이(771)의 하나 이상의 트랜지스터는 도전성 핀들(7301, 7302, 및 7303)에 의한 접촉을 통해 테스트될 수 있다. 도시된 바와 같이, 비-평면 트랜지스터 구조체(1304)는 소스/드레인 반도체(640), 소스/드레인 금속화부(650), 게이트 전극(673)을 소스/드레인 금속화부(650) 및/또는 소스/드레인 반도체(640)로부터 분리시키는 스페이서 유전체(671), 및 배면 기판(775) 위의 필드 격리 유전체(680)를 포함한다.
예시된 예에서, 도전성 핀들(7301, 7302)은 IC 다이(771)의 전면(7151)을 통해 제공되고 도전성 핀(7303)은 (해치선을 갖는 도전성 핀(7303)에 의해 예시된 바와 같이) IC 다이(771)의 배면을 통해 제공된다. 제시의 명확함을 위해 도 73의 다이가 도 70 및 도 71의 다이에 대해 거꾸로 되어 있다는 것에 유의해야 한다. 게다가, 도전성 핀(7303)과 접촉하는 소스/드레인 금속화부(1650)는 본 명세서에서 추가로 예시되는 바와 같이 IC 다이(771)의 배면 상에 있다. 비록 도 73 및 후속하는 단면도들이 전면(7151)으로부터 접촉된 게이트 전극(673) 및 소스/드레인 금속화부(650) 및 소스/드레인 반도체(640)(예컨대, 소스 또는 드레인 중 어느 하나) 및 배면으로부터 접촉된 소스/드레인 금속화부(1650) 및 소스/드레인 반도체(예컨대, 소스 또는 드레인 중 어느 하나)를 갖는 일 예를 예시하고 있지만, 비-평면 트랜지스터 구조체(1304)의 전면 및 배면 단자 접촉들의 임의의 조합은 본 명세서에서 논의된 전기 테스트 기술들을 사용하여 이루어질 수 있다.
예를 들어, 테스트 중인 디바이스의 구성에 따라, 전면 및 배면 접촉이 그에 따라 이루어질 수 있다. 일 실시예에서, 트랜지스터 디바이스의 게이트, 소스, 및 드레인 단자들 전부가 배면으로부터 접촉된다. 일 실시예에서, 트랜지스터 디바이스의 게이트 단자는 배면으로부터 접촉되고 소스 및 드레인 단자들 둘 다는 전면으로부터 접촉된다. 일 실시예에서, 트랜지스터 디바이스의 소스 및 드레인 단자들은 전면으로부터 접촉되고 게이트 단자는 배면으로부터 접촉된다. 게다가, 비록 비-평면 트랜지스터 구조체(1304)와 관련하여 논의되었지만, 평면 트랜지스터, 테스트 구조체, 다른 디바이스 타입(예컨대, 메모리 디바이스들, 전력 트랜지스터 디바이스들, RF 트랜지스터 디바이스들, 광학 디바이스들, 또는 이와 유사한 것)과의 그러한 접촉들이 이루어질 수 있다. 비록 도전성 핀들(7301, 7302, 및 7303)이 대응하는 단자들 바로 위에 또는 아래에 도시되어 있지만, 일부 실시예들에서, 대응하는 단자들 바로 위에 있지 않은 개재 구조체들이 도전성 핀들(7301, 7302, 및 7303)의 접촉을 위해 제공될 수 있다. 예를 들어, 도전성 핀들(7301, 7302, 및 7303)의 요구된 밀도는 대응하는 단자들에의 라우팅을 제공하는 것에 의해 완화될 수 있다.
도 74a, 도 75a 및 도 76a는 배면 및 전면 전기 테스트 접촉의 다양한 실시예들과 관련하여 도 73에 나타낸 A-A' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 74b, 도 75b 및 도 76b는 배면 및 전면 전기 테스트 접촉의 다양한 실시예들과 관련하여 도 73에 나타낸 B-B' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 도 74c, 도 75c 및 도 76c는 배면 및 전면 전기 테스트 접촉의 다양한 실시예들과 관련하여 도 73에 나타낸 C-C' 평면을 따른 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다.
도 74a, 도 74b, 및 도 74c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 예를 들어, 도 74a, 도 74b 및 도 74c는 호스트 기판(202)이 전기 테스트 핀들을 접촉시키기 위한 전면 구조체들을 포함하도록 비-평면 트랜지스터 구조체(1304)가 전면 스택(690) 및 그의 전면 위에 배치된 호스트 기판(202)을 포함하는 실시예들에 대한 전기 테스트 구조체를 제공한다. 도 74a, 도 74b 및 도 74c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 도시된 바와 같이, 비-평면 트랜지스터 구조체(1304)는 반도체 보디들(780), 게이트 유전체(845) 위에 배치된 게이트 전극(673), 소스/드레인 반도체(640)에 커플링된 소스/드레인 금속화부(650), 소스/드레인 반도체(1640)에 커플링된 소스/드레인 금속화부(1650), 개재 층(210), 및 에칭 마스크(1410)를 포함한다. 예를 들어, 소스/드레인 금속화부(650) 및 소스/드레인 반도체(640)는 소스 또는 드레인 중 어느 하나일 수 있는 반면 소스/드레인 금속화부(1650) 및 소스/드레인 반도체(1640)는 그러면 그 반대(예컨대, 드레인 또는 소스)일 것이다. 본 명세서에서 사용되는 바와 같이, 게이트 전극(673), 소스/드레인 반도체(640), 및 소스/드레인 반도체(1640) 중 임의의 것은 트랜지스터 단자일 수 있다. 전기 테스트와 관련하여, 그러한 단자들에의 전기적 커플링이 달성될 수 있고 비-평면 트랜지스터 구조체(1304)가 테스트될 수 있다.
또한 도 74a 및 도 74b에 도시된 바와 같이, 도전성 핀들(7301, 7302)은 호스트 기판(202)과 물리적으로 접촉한다. 게다가, 도전성 핀(7302)은 호스트 기판(202) 및 전면 스택(690)을 통해 게이트 전극(673)에 전기적으로 커플링되고 도전성 핀(7301)은 호스트 기판(202), 전면 스택(690), 및 소스/드레인 금속화부(650)를 통해 소스/드레인 반도체(640)에 전기적으로 커플링된다. 도 74a, 도 74b 및 도 74c의 실시예에서, 전기 테스팅을 위해 도전성 핀들(7301, 7302)이 정렬되고 이어서 전면 구조체들(7411, 7412)에 접촉될 수 있도록 호스트 기판(202)은 전면 구조체들(7411, 7412)을 포함한다. 예를 들어, 도전성 핀들(7301, 7302)은 프로버의 다수의 핀들의 개별 도전성 핀들일 수 있다. 도전성 핀들(7301, 7302)은 본 명세서에서 논의된 바와 같이, 제각기, 호스트 기판(202)의 전면 구조체들(7411, 7412)에 정렬되고 전면 구조체들(7411, 7412)과 접촉된다. (이하에서 논의되는 바와 같은) 그러한 전면 접촉 및 배면 접촉 이후에, 전기 테스팅이 수행된다.
호스트 기판(202)의 전면 구조체들(7411, 7412)은, 제각기, 도전성 핀들(7301, 7302)을 소스/드레인 금속화부(650) 및 게이트 전극(673)에 전기적으로 커플링시키기 위한 임의의 적당한 구조체들 및 재료들을 포함할 수 있다. 예를 들어, 전면 구조체들(7411, 7412)은 도전성 패드들, 트레이스들, 또는 이와 유사한 것일 수 있다. 예를 들어, 전면 구조체들(7411, 7412)은 구리 또는 이와 유사한 것과 같은 금속들일 수 있거나 그들을 포함할 수 있다. 게다가, 호스트 기판(202) 및 전면 스택(690)은 전기 테스트를 위해 전면 구조체들(7411, 7412)로부터 대응하는 단자(및 소스/드레인 단자들의 경우에 임의적 금속화부)까지의 전기 배선, 라우팅, 콘택트 또는 이와 유사한 것을 제공한다. 그러한 전기적 커플링은 도전성 핀들(7301, 7302)을, 제각기, 소스/드레인 반도체(640) 및 게이트 전극(673)에 접속시키는 해치선들에 의해 도시되어 있다. 이해될 것인 바와 같이, 전면 구조체들(7411, 7412)은 그들의 대응하는 피처 및/또는 단자 바로 위에 있을 필요가 없다(그러한 배향은 제시의 명확함을 위해 예시되어 있다). 게다가, 전면 구조체로부터 대응하는 피처 및/또는 단자로의 라우팅은 호스트 기판(202) 및 전면 스택(690)을 통한 임의의 적당한 경로를 취할 수 있다.
또한 도 74b 및 도 74c에 도시된 바와 같이, 도전성 핀(7303)은 소스/드레인 반도체(1640)에의 전기적 커플링을 제공하는 소스/드레인 금속화부(1650)와 물리적으로 접촉한다. 전기 테스트와 관련하여, 소스/드레인 금속화부(1650)는 비-평면 트랜지스터 구조체(1304)의 배면에 의해 노출된 배면 구조체를 제공한다. 도전성 핀들(7301, 7302)과 관련하여 논의된 바와 같이, 도전성 핀(7303)은 프로버의 다수의 핀들의 개별 도전성 핀일 수 있다. 도전성 핀(7303)은 소스/드레인 금속화부(1650)에 정렬되고 소스/드레인 금속화부(1650)와 접촉된다. 접촉 이후에 그리고 소스/드레인 반도체(640) 및 게이트 전극(673)에 대한 도전성 핀들(7301, 7302)의 커플링 동안, 전기 테스팅이 수행되어 전기 테스트 데이터를 생성한다. 일부 실시예들에서, 도 76a, 도 76b 및 도 76c와 관련하여 추가로 논의된 바와 같이, 도전성 핀(7303)은 배면 금속화 스택 및/또는 호스트 기판의 배면 구조체와 접촉할 수 있으며, 게이트 전극(673)에의 전기적 라우팅이 제공될 수 있다.
본 명세서에서 논의된 도전성 핀들(7301, 7302, 7303) 및 (예컨대, 도전성 프로브 핀 어레이들의) 임의의 다른 도전성 핀들은 그 각자의 전기 테스트 구조체들과 전기적으로 그리고 물리적으로 접촉하기 위한 임의의 적당한 크기, 형상, 및 재료(들)를 가질 수 있다. 예를 들어, 도전성 핀들은 구리 또는 이와 유사한 것과 같은 금속들 또는 다른 도체들을 포함할 수 있고 원통형 형상들 및/또는 테이퍼링된 팁들(tapered tips) 또는 이와 유사한 것을 가질 수 있다. 게다가, 비록 단일 트랜지스터 또는 트랜지스터 구조체의 특정의 단자들에 커플링된 것으로 도시되어 있지만, 그러한 도전성 핀들은 또한 본 명세서에서 논의된 바와 같이 임의의 디바이스 단자에 커플링될 수 있다. 또한, 그러한 도전성 핀들은 또한 임의의 그러한 디바이스들의 임의의 수의 단자들에 커플링될 수 있다. 예를 들어, 도전성 핀(7303)은 트랜지스터 구조체(1304)만의 단자와 접촉할 수 있는 반면, 도전성 핀들(7301, 7303)은 (예컨대, 호스트 기판(202) 및/또는 전면 스택(690)에서의 라우팅에 의해) 임의의 수의 트랜지스터들의 임의의 수의 게이트 및 드레인 단자들에 전기적으로 커플링된다. 예를 들어, 본 명세서에서 논의된 임의의 도전성 핀은 다수의 트랜지스터 디바이스들, 트랜지스터 구조체들, 테스트 디바이스들, 전력 레일들, 접지 구조체들, 또는 이와 유사한 것의 다수의 단자들에 커플링될 수 있다.
도 75a, 도 75b, 및 도 75c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 예를 들어, 도 75a, 도 75b 및 도 75c는 호스트 기판(202)이 전기 테스트 핀들을 전면 스택(690)의 전면 구조체들로 통과시키기 위한 개구부들을 포함하도록 비-평면 트랜지스터 구조체(1304)가 전면 스택(690) 및 그의 전면 위에 배치된 호스트 기판(202)을 포함하는 실시예들에 대한 전기 테스트 구조체를 제공한다. 도 75a, 도 75b 및 도 75c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 본 명세서에서 논의된 바와 같이, 비-평면 트랜지스터 구조체(1304)는 게이트 유전체(845) 위에 배치된 게이트 전극(673), 소스/드레인 반도체(640)에 커플링된 소스/드레인 금속화부(650), 및 소스/드레인 반도체(1640)에 커플링된 소스/드레인 금속화부(1650)를 포함하고, 게이트 전극(673), 소스/드레인 반도체(640), 및 소스/드레인 반도체(1640) 중 임의의 것은 트랜지스터 단자일 수 있다. 전기 테스트와 관련하여, 그러한 단자들에의 전기적 커플링이 달성될 수 있고 비-평면 트랜지스터 구조체(1304)가 테스트될 수 있다.
또한 도 75a 및 도 75b에 도시된 바와 같이, 전기 테스트를 위해 도전성 핀들(7301, 7302)이 전면 스택(690)의 전면 구조체들(7511, 7512)과 물리적으로 접촉하기 위해 호스트 기판(202)을 통과하도록 개구부 또는 개구부들(7501)이 호스트 기판(202)에 제공될 수 있다. 게다가, 도전성 핀(7302)은 게이트 전극(673)에 전기적으로 커플링되고 도전성 핀(7301)은 전면 스택(690)을 통해 소스/드레인 반도체(640)에 전기적으로 커플링된다. 도 75a, 도 75b 및 도 75c의 실시예에서, 본 명세서에서 논의된 바와 같이 전기 테스팅을 위해 도전성 핀들(7301, 7302)이 정렬되고 이어서 전면 구조체들(7511, 7512)에 접촉될 수 있도록 전면 스택(690)은 전면 구조체들(7511, 7512)을 포함한다. 예를 들어, 도전성 핀들(7301, 7302)은 프로버의 다수의 핀들의 개별 도전성 핀들일 수 있다. 도전성 핀들(7301, 7302)은, 제각기, 전면 스택(690)의 전면 구조체들(7511, 7512)에 정렬되고 전면 구조체들과 접촉된다. (이하에서 논의되는 바와 같은) 그러한 전면 접촉 및 배면 접촉 이후에, 전기 테스팅이 수행된다.
전면 스택(690)의 전면 구조체들(7511, 7512)은, 제각기, 도전성 핀들(7301, 7302)을 소스/드레인 금속화부(650) 및 게이트 전극(673)에 전기적으로 커플링시키기 위한 임의의 적당한 구조체들 및 재료들을 포함할 수 있다. 예를 들어, 전면 구조체들(7511, 7512)은 도전성 패드들, 트레이스들, 또는 이와 유사한 것일 수 있다. 예를 들어, 전면 구조체들(7511, 7512)은 구리 또는 이와 유사한 것과 같은 금속들일 수 있거나 그들을 포함할 수 있다. 게다가, 전면 스택(690)은 전기 테스트를 위해 전면 구조체들(7511, 7512)로부터 대응하는 단자들로의 전기 배선, 라우팅, 콘택트 또는 이와 유사한 것을 제공한다. 그러한 전기적 커플링은 도전성 핀들(7301, 7302)을, 제각기, 소스/드레인 반도체(640) 및 게이트 전극(673)에 접속시키는 해치선들에 의해 도시되어 있다. 이해될 것인 바와 같이, 전면 구조체들(7511, 7512)은 그들의 대응하는 피처 및/또는 단자 바로 위에 있을 필요가 없다(그러한 배향은 제시의 명확함을 위해 예시되어 있다). 게다가, 전면 구조체들(7511, 7512)로부터 대응하는 피처들 및/또는 단자들로의 라우팅은 전면 스택(690)을 통하는 임의의 적당한 경로를 취할 수 있다.
또한 도 75b 및 도 75c에 도시된 바와 같이, 전기 테스트와 관련하여, 소스/드레인 금속화부(1650)가 비-평면 트랜지스터 구조체(1304)의 배면에 의해 노출된 배면 구조체를 제공하도록, 도전성 핀(7303)은 소스/드레인 반도체(1640)에의 전기적 커플링을 제공하는 소스/드레인 금속화부(1650)와 물리적으로 접촉한다. 본 명세서에서 논의된 바와 같이, 도전성 핀(7303)은 프로버의 다수의 핀들의 개별 도전성 핀일 수 있다. 도전성 핀(7303)은 소스/드레인 금속화부(1650)에 정렬되고 소스/드레인 금속화부(1650)와 접촉된다. 접촉 이후에 그리고 소스/드레인 반도체(640) 및 게이트 전극(673)에 대한 도전성 핀들(7301, 7302)의 커플링 동안, 전기 테스팅이 수행되어 전기 테스트 데이터를 생성한다. 일부 실시예들에서, 도 76a, 도 76b 및 도 76c와 관련하여 추가로 논의된 바와 같이, 도전성 핀(7303)은 배면 금속화 스택 및/또는 호스트 기판의 배면 구조체와 접촉할 수 있으며, 게이트 전극(673)에의 전기적 라우팅이 제공될 수 있다.
도 76a, 도 76b, 및 도 76c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 비-평면 트랜지스터 구조체(1304)의 단면도들을 예시하고 있다. 예를 들어, 도 76a, 도 76b 및 도 76c는 비-평면 트랜지스터 구조체(1304)가 전면 스택(690)이 전기 테스트 핀들과 접촉하기 위한 전면 구조체들을 포함하도록 그의 전면 위에 배치된 전면 스택(690) 및 배면 스택(1690)이 전기 테스트 핀들과 접촉하기 위한 배면 구조체들을 포함하도록 그의 배면 위에 배치된 배면 스택(1690)을 포함하는 실시예들에 대한 전기 테스트 구조체를 제공한다. 도 76a, 도 76b 및 도 76c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 게다가, 배면 스택(1690)은 도 74a, 도 74b, 도 74c 및 도 75a, 도 75b, 도 75c의 예들과 같은 본 명세서에서 논의된 예들 중 임의의 것에 임의로 포함될 수 있다. 본 명세서에서 논의된 바와 같이, 비-평면 트랜지스터 구조체(1304)는 게이트 유전체(845) 위에 배치된 게이트 전극(673), 소스/드레인 반도체(640)에 커플링된 소스/드레인 금속화부(650), 및 소스/드레인 반도체(1640)에 커플링된 소스/드레인 금속화부(1650)를 포함하고, 게이트 전극(673), 소스/드레인 반도체(640), 및 소스/드레인 반도체(1640) 중 임의의 것은 트랜지스터 단자일 수 있다. 전기 테스트와 관련하여, 그러한 단자들에의 전기적 커플링이 달성될 수 있고 비-평면 트랜지스터 구조체(1304)가 테스트될 수 있다.
또한 도 76a 및 도 76b에 도시된 바와 같이, 도전성 핀들(7301, 7302)은 전면 스택(690)과 물리적으로 접촉한다. 게다가, 도전성 핀(7302)은 게이트 전극(673)에 전기적으로 커플링되고 도전성 핀(7301)은 전면 스택(690)을 통해 소스/드레인 반도체(640)에 전기적으로 커플링된다. 도 76a, 도 76b 및 도 76c의 실시예에서, 전기 테스팅을 위해 도전성 핀들(7301, 7302)이 정렬되고 이어서 전면 구조체들(7781, 7782)에 접촉될 수 있도록 전면 스택(690)은 전면 구조체들(7781, 7782)을 포함한다. 예를 들어, 도전성 핀들(7301, 7302)은 프로버의 다수의 핀들의 개별 도전성 핀들일 수 있다. 도전성 핀들(7301, 7302)은 전면 스택(690)의 전면 구조체들(7781, 7782)에 정렬되고 전면 구조체들과 접촉된다. (이하에서 논의되는 바와 같은) 그러한 전면 접촉 및 배면 접촉 이후에, 전기 테스팅이 수행된다.
전면 스택(690)의 전면 구조체들(7781, 7782)은, 제각기, 도전성 핀들(7301, 7302)을 소스/드레인 금속화부(650) 및 게이트 전극(673)에 전기적으로 커플링시키기 위한 임의의 적당한 구조체들 및 재료들을 포함할 수 있다. 예를 들어, 전면 구조체들(7781, 7782)은 도전성 패드들, 트레이스들, 또는 이와 유사한 것일 수 있다. 예를 들어, 전면 구조체들(7781, 7782)은 구리 또는 이와 유사한 것과 같은 금속들일 수 있다. 일 실시예에서, 전면 구조체들(7781, 7782)은 다수의 전면 금속화 층들의 최종 전면 금속화 층(예컨대, 금속 8)의 금속화 구조체들이다. 게다가, 전면 스택(690)은 전기 테스트를 위해 전면 구조체들(7781, 7782)로부터 대응하는 단자들로의 전기 배선, 라우팅, 콘택트 또는 이와 유사한 것을 제공한다. 그러한 전기적 커플링은 도전성 핀들(7301, 7302)을, 제각기, 소스/드레인 반도체(640) 및 게이트 전극(673)에 접속시키는 해치선들에 의해 도시되어 있다. 이해될 것인 바와 같이, 전면 구조체들은 그들의 대응하는 피처 및/또는 단자 바로 위에 있을 필요가 없다. 게다가, 전면 구조체로부터 대응하는 피처 및/또는 단자로의 라우팅은 전면 스택(690)을 통한 임의의 적당한 경로를 취할 수 있다.
또한 도 76c에 도시된 바와 같이, 도전성 핀(7303)은 배면 스택(1690)과 물리적으로 접촉한다. 배면 스택(1690)은 제한 없이 달라질 수 있는 트랜지스터 구조체 스트레이텀의 일 부분으로서 파선으로 예시되어 있으며, 예를 들어, 임의의 수의 백엔드 인터커넥트 금속화 레벨들을 포함할 수 있다. 그러한 레벨들은 하나 이상의 레벨간 유전체(ILD) 층에 의해 서로로부터 분리될 수 있다. 도시된 바와 같이, 도전성 핀(7303)은 배면 스택(1690)을 통해 소스/드레인 반도체(1640)에 전기적으로 커플링된다. 도 76a, 도 76b 및 도 76c의 실시예에서, 도전성 핀(7303)이 전기 테스팅을 위해 정렬되고 이어서 접촉될 수 있도록 배면 스택(1690)은 배면 구조체(7783)를 포함한다. 예를 들어, 도전성 핀(7303)은 프로버의 다수의 핀들의 개별 도전성 핀일 수 있다. 도전성 핀(7303)은 배면 스택(1690)의 배면 구조체(7783)에 정렬되고 접촉된다. 접촉 이후에 그리고 소스/드레인 반도체(640) 및 게이트 전극(673)에 대한 도전성 핀들(7301, 7302)의 커플링 동안, 전기 테스팅이 수행되어 전기 테스트 데이터를 생성한다.
배면 스택(1690)의 배면 구조체(7783)는 도전성 핀(7303)을 소스/드레인 금속화부(1650)에 전기적으로 커플링시키기 위한 임의의 적당한 구조체들 및 재료들을 포함할 수 있다. 예를 들어, 배면 구조체(7783)는 도전성 패드들, 트레이스들, 또는 이와 유사한 것일 수 있다. 예를 들어, 배면 구조체(7783)는 구리 또는 이와 유사한 것과 같은 금속일 수 있다. 일 실시예에서, 배면 구조체들(7783)은 다수의 배면 금속화 층들의 최종 배면 금속화 층(예컨대, 금속 8)의 금속화 구조체들이다. 게다가, 배면 스택(1690)은 전기 테스트를 위해 배면 구조체들로부터 대응하는 단자로의 전기 배선, 라우팅, 콘택트 또는 이와 유사한 것을 제공한다. 그러한 전기적 커플링은 도전성 핀(7303)을 소스/드레인 금속화부(1650)에 접속시키는 해치선들에 의해 도시되어 있다. 이해될 것인 바와 같이, 배면 구조체들은 그들의 대응하는 피처 및/또는 단자와 똑바로 일직선으로(directly in-line) 있을 필요가 없으며, 이는 제시의 명확함을 위해 도시되어 있다. 게다가, 배면 구조체로부터 대응하는 피처 및/또는 단자로의 라우팅은 배면 스택(1690)을 통한 임의의 적당한 경로를 취할 수 있다.
도 77은 일부 실시예들에 따른, 동시적 배면 및 전면 접촉들을 사용하여 전기 테스트 중인 로직 트랜지스터 구조체(774)의 평면도이다. 로직 트랜지스터 구조체(774)와 관련하여 예시된 굵은 일점쇄선들은 평면들을 나타내며, 이 평면들을 따른 단면도들이 도 78a 내지 도 78c, 도 79a 내지 도 79c 및 도 80a 내지 도 80c로서 추가로 제공된다. 본 명세서에서 논의되고 방법(7201)과 관련하여 도시된 기술들을 사용하여, 로직 트랜지스터 구조체(774)에 대한 배면 전기 테스트 프로세싱이 그의 노출된 배면을 통해 제공될 수 있다.
도 77에 도시된 바와 같이, 일부 실시예들에서, 트랜지스터들은 도전성 핀들(7701, 7702, 및 7703)을 사용하여 전기적으로 테스트될 수 있다. 예를 들어, 로직 트랜지스터 구조체(774)는 전기 테스트 중인 트랜지스터 디바이스일 수 있다. 부가의 디바이스 셀들(772)은 로직 트랜지스터 구조체(774) 이전에 또는 그 이후에 로직 트랜지스터 구조체(774)와 병렬로 전기적으로 테스트될 수 있거나 전혀 그렇지 않을 수 있는, 예를 들어, 메모리 셀들, 전력 트랜지스터 구조체들, RF 트랜지스터 구조체들, 광학 디바이스 셀들, 또는 이와 유사한 것 중 임의의 것일 수 있다. 예시된 예에서, IC 다이(771)는 전기 테스트를 위한 테스트 다이(예컨대, 테스트 다이(7050))로서 제공될 수 있고 IC 다이(771)의 하나 이상의 트랜지스터는 도전성 핀들(7701, 7702, 및 7703)에 의한 접촉을 통해 테스트될 수 있다. 도시된 바와 같이, 로직 트랜지스터 구조체(774)는 소스/드레인 반도체(640), 소스/드레인 금속화부(650), 배면 게이트 전극(2873)을 소스/드레인 금속화부(650) 및/또는 소스/드레인 반도체(640)로부터 분리시키는 스페이서 유전체(671), 및 배면 기판(775) 위의 필드 격리 유전체(680)를 포함한다.
예시된 예에서, 도전성 핀들(7701, 7703)은 IC 다이(771)의 전면(7151)을 통해 제공되고 도전성 핀(7702)은 (해치선을 갖는 도전성 핀(7702)에 의해 예시된 바와 같이) IC 다이(771)의 배면을 통해 제공된다. 제시의 명확함을 위해 도 77의 다이가 도 70 및 도 71의 다이에 대해 거꾸로 되어 있다는 것에 유의해야 한다. 게다가, 도전성 핀(7303)과 접촉하는 배면 게이트 전극(2873)은 본 명세서에서 추가로 예시되는 바와 같이 IC 다이(771)의 배면으로 연장된다(예컨대, 랩어라운드한다). 비록 도 77 및 후속하는 단면도들이 전면(7151)으로부터 접촉된 소스/드레인 금속화부들(650) 및 소스/드레인 반도체들(640)(예컨대, 소스 및 드레인) 및 배면으로부터 접촉된 게이트 전극(2873)을 갖는 일 예를 예시하고 있지만, 로직 트랜지스터 구조체(774)의 전면 및 배면 단자 접촉들의 임의의 조합은 본 명세서에서 논의된 전기 테스트 기술들을 사용하여 이루어질 수 있다. 비록 도전성 핀들(7701, 7702, 및 7703)이 대응하는 단자들 바로 위에 또는 아래에 도시되어 있지만, 일부 실시예들에서, 대응하는 단자들 바로 위에 있지 않은 개재 구조체들이 도전성 핀들(7701, 7702, 및 7703)의 접촉을 위해 제공될 수 있다. 예를 들어, 도전성 핀들(7701, 7702, 및 7703)의 요구된 밀도는 대응하는 단자들에의 라우팅을 제공하는 것에 의해 완화될 수 있다.
도 78a, 도 79a 및 도 80a는 배면 및 전면 전기 테스트 접촉의 다양한 실시예들과 관련하여 도 77에 나타낸 A-A' 평면을 따른 로직 트랜지스터 구조체(774)의 단면도들을 예시하고 있다. 도 78b, 도 79b 및 도 80b는 배면 및 전면 전기 테스트 접촉의 다양한 실시예들과 관련하여 도 77에 나타낸 B-B' 평면을 따른 로직 트랜지스터 구조체(774)의 단면도들을 예시하고 있다. 도 78c, 도 79c 및 도 80c는 배면 및 전면 전기 테스트 접촉의 다양한 실시예들과 관련하여 도 77에 나타낸 C-C' 평면을 따른 로직 트랜지스터 구조체(774)의 단면도들을 예시하고 있다.
도 78a, 도 78b, 및 도 78c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 로직 트랜지스터 구조체(774)의 단면도들을 예시하고 있다. 예를 들어, 도 78a, 도 78b 및 도 78c는 호스트 기판(202)이 전기 테스트 핀들을 접촉시키기 위한 전면 구조체들을 포함하도록 로직 트랜지스터 구조체(774)가 전면 스택(690) 및 그의 전면 위에 배치된 호스트 기판(202)을 포함하는 실시예들에 대한 전기 테스트 구조체를 제공한다. 도 78a, 도 78b 및 도 78c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 도시된 바와 같이, 로직 트랜지스터 구조체(774)는 디바이스 층(215), 배면 게이트 유전체(2845) 상에 그리고 그 위에 배치된 게이트 전극(2873), 및 소스/드레인 반도체(640)에 커플링된 소스/드레인 금속화부(650)를 포함한다. 본 명세서에서 사용되는 바와 같이, 게이트 전극(2873) 및/또는 소스/드레인 반도체들(640) 중 임의의 것은 트랜지스터 단자일 수 있다. 전기 테스트와 관련하여, 그러한 단자들에의 전기적 커플링이 달성될 수 있고 로직 트랜지스터 구조체(774)가 테스트될 수 있다.
또한 도 78b 및 도 78c에 도시된 바와 같이, 도전성 핀들(7701, 7703)은 호스트 기판(202)과 물리적으로 접촉한다. 게다가, 도전성 핀(7701, 7703)은 호스트 기판(202), 전면 스택(690), 및 소스/드레인 콘택트 금속화부들(650)을 통해 소스/드레인 반도체들(640)에 전기적으로 커플링된다. 도 78a, 도 78b 및 도 78c의 실시예에서, 전기 테스팅을 위해 도전성 핀들(7701, 7703)이 정렬되고 이어서 전면 구조체들(7811, 7813)에 접촉될 수 있도록 호스트 기판(202)은 전면 구조체들(7811, 7813)을 포함한다. 예를 들어, 도전성 핀들(7701, 7703)은 프로버의 다수의 핀들의 개별 도전성 핀들일 수 있다. 도전성 핀들(7701, 7703)은 본 명세서에서 논의된 바와 같이, 제각기, 호스트 기판(202)의 전면 구조체들(7811, 7813)에 정렬되고 전면 구조체들(7811, 7813)과 접촉된다. (이하에서 논의되는 바와 같은) 그러한 전면 접촉 및 배면 접촉 이후에, 전기 테스팅이 수행된다.
호스트 기판(202)의 전면 구조체들(7811, 7813)은, 도전성 핀들(7701, 7703)을 소스/드레인 반도체들(640)에 전기적으로 커플링시키기 위한 임의의 적당한 구조체들 및 재료들을 포함할 수 있다. 예를 들어, 전면 구조체들(7811, 7813)은 도전성 패드들, 트레이스들, 또는 이와 유사한 것일 수 있으며, 전면 구조체들(7811, 7813)은 구리 또는 이와 유사한 것과 같은 금속들일 수 있거나 그 금속들을 포함할 수 있다. 게다가, 호스트 기판(202) 및 전면 스택(690)은 전기 테스트를 위해 전면 구조체들(7811, 7813)로부터 대응하는 단자들로의 전기 배선, 라우팅, 콘택트 또는 이와 유사한 것을 제공한다. 그러한 전기적 커플링은 도전성 핀들(7701, 7703)을 소스/드레인 반도체들(640)에 접속시키는 해치선들에 의해 도시되어 있다. 논의된 바와 같이, 전면 구조체들(7811, 7813)은 그들의 대응하는 피처 및/또는 단자 바로 위에 있을 필요가 없다(그러한 배향은 제시의 명확함을 위해 예시되어 있다). 게다가, 전면 구조체로부터 대응하는 피처 및/또는 단자로의 라우팅은 호스트 기판(202) 및 전면 스택(690)을 통해 임의의 적당한 경로를 취할 수 있다.
또한 도 78a 및 도 78b에 도시된 바와 같이, 도전성 핀(7702)은 배면 게이트 전극(2873)과 물리적으로 접촉한다. 전기 테스트와 관련하여, 배면 게이트 전극(2873)은 로직 트랜지스터 구조체(774)의 배면에 의해 노출된 배면 구조체를 제공한다. 도전성 핀들(7701, 7703)과 관련하여 논의된 바와 같이, 도전성 핀(7702)은 프로버의 다수의 핀들의 개별 도전성 핀일 수 있다. 도전성 핀(7702)은 배면 게이트 전극(2873)에 정렬되고 그와 접촉된다. 접촉 이후에 그리고 소스/드레인 반도체들(640)에 대한 도전성 핀들(7701, 7703)의 커플링 동안, 전기 테스팅이 수행되어 전기 테스트 데이터를 생성한다. 일부 실시예들에서, 도 76a, 도 76b 및 도 76c와 관련하여 추가로 논의된 바와 같이, 도전성 핀(7702)은 배면 금속화 스택 및/또는 호스트 기판의 배면 구조체와 접촉할 수 있으며, 배면 게이트 전극(2873)에의 전기적 라우팅이 제공될 수 있다.
도 77 내지 도 80의 실시예들은 랩 어라운드 배면 게이트 전극(2873)을 예시하고 있다. 일 실시예에서, 소스/드레인 반도체(640)들에 대한 도전성 핀들(7701, 7703)의 커플링들과 유사하게, 배면 게이트 전극(2873)의 전면에의 전면 접촉이 제공될 수 있다. 다른 실시예들에서, 배면 게이트 전극(2873)은 본 명세서에서 논의된 바와 같이 별개의 전면 및 배면 게이트 전극들이 제공되는 듀얼 게이트 전극일 수 있다. 그러한 실시예들에서, 그러한 듀얼 게이트 전극들 중 어느 하나 또는 둘 다는 로직 트랜지스터 구조체(774)의 전면 및/또는 배면으로부터 접촉될 수 있다.
도 79a, 도 79b, 및 도 79c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 로직 트랜지스터 구조체(774)의 단면도들을 예시하고 있다. 예를 들어, 도 79a, 도 79b 및 도 79c는 호스트 기판(202)이 전기 테스트 핀들을 전면 스택(690)의 전면 구조체들로 통과시키기 위한 개구부들을 포함하도록 로직 트랜지스터 구조체(774)가 전면 스택(690) 및 그의 전면 위에 배치된 호스트 기판(202)을 포함하는 실시예들에 대한 전기 테스트 구조체를 제공한다. 도 79a, 도 79b 및 도 79c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 도시된 바와 같이, 로직 트랜지스터 구조체(774)는 디바이스 층(215), 배면 게이트 유전체(2845) 상에 그리고 그 위에 배치된 게이트 전극(2873), 및 소스/드레인 반도체(640)에 커플링된 소스/드레인 금속화부(650)를 포함한다. 본 명세서에서 사용되는 바와 같이, 게이트 전극(2873) 및/또는 소스/드레인 반도체들(640) 중 임의의 것은 트랜지스터 단자일 수 있다. 전기 테스트와 관련하여, 그러한 단자들에의 전기적 커플링이 달성될 수 있고 로직 트랜지스터 구조체(774)가 테스트될 수 있다.
또한 도 79b 및 도 79c에 도시된 바와 같이, 전기 테스트를 위해 도전성 핀들(7701, 7703)이 전면 스택(690)의 전면 구조체들(7911, 7913)과 물리적으로 접촉하기 위해 호스트 기판(202)을 통과하도록 개구부 또는 개구부들(7901)이 호스트 기판(202)에 제공될 수 있다. 게다가, 도전성 핀들(7701, 7703)은 전면 스택(690) 및 소스/드레인 금속화부들(650)을 통해 소스/드레인 반도체들(640)에 전기적으로 커플링된다. 도 79a, 도 79b 및 도 79c의 실시예에서, 본 명세서에서 논의된 바와 같이 전기 테스팅을 위해 도전성 핀들(7701, 7703)이 정렬되고 이어서 전면 구조체들(7911, 7913)에 접촉될 수 있도록 전면 스택(690)은 전면 구조체들(7911, 7913)을 포함한다. 예를 들어, 도전성 핀들(7701, 7703)은 프로버의 다수의 핀들의 개별 도전성 핀들일 수 있다. 도전성 핀들(7701, 7703)은, 제각기, 전면 스택(690)의 전면 구조체들(7911, 7913)에 정렬되고 전면 구조체들과 접촉된다. (이하에서 논의되는 바와 같은) 그러한 전면 접촉 및 배면 접촉 이후에, 전기 테스팅이 수행된다.
전면 스택(690)의 전면 구조체들(7911, 7913)은, 제각기, 도전성 핀들(7701, 7703)을 소스/드레인 금속화부들(650)에 전기적으로 커플링시키기 위한 임의의 적당한 구조체들 및 재료들을 포함할 수 있다. 예를 들어, 전면 구조체들(7911, 7913)은 도전성 패드들, 트레이스들, 또는 이와 유사한 것일 수 있으며, 구리 또는 이와 유사한 것과 같은 금속들일 수 있거나 그 금속들을 포함할 수 있다. 게다가, 전면 스택(690)은 전기 테스트를 위해 전면 구조체들(7911, 7913)로부터 대응하는 단자들로의 전기 배선, 라우팅, 콘택트 또는 이와 유사한 것을 제공한다. 그러한 전기적 커플링은 도전성 핀들(7701, 7703)을 소스/드레인 반도체들(640)에 접속시키는 해치선들에 의해 도시되어 있다. 이해될 것인 바와 같이, 전면 구조체들(7911, 7913)은 그들의 대응하는 피처 및/또는 단자 바로 위에 있을 필요가 없다(그러한 배향은 제시의 명확함을 위해 예시되어 있다). 게다가, 전면 구조체들(7911, 7913)로부터 대응하는 피처들 및/또는 단자들로의 라우팅은 전면 스택(690)을 통하는 임의의 적당한 경로를 취할 수 있다.
또한 도 79a 및 도 79b에 도시된 바와 같이, 도전성 핀(7702)은 배면 게이트 전극(2873)과 물리적으로 접촉한다. 전기 테스트와 관련하여, 배면 게이트 전극(2873)은 로직 트랜지스터 구조체(774)의 배면에 의해 노출된 배면 구조체를 제공한다. 본 명세서에서 논의된 바와 같이, 도전성 핀(7702)은 프로버의 다수의 핀들의 개별 도전성 핀일 수 있다. 도전성 핀(7702)은 배면 게이트 전극(2873)에 정렬되고 그와 접촉된다. 접촉 이후에 그리고 소스/드레인 반도체들(640)에 대한 도전성 핀들(7701, 7703)의 커플링 동안, 전기 테스팅이 수행되어 전기 테스트 데이터를 생성한다. 일부 실시예들에서, 도 76a, 도 76b 및 도 76c와 관련하여 추가로 논의된 바와 같이, 도전성 핀(7702)은 배면 금속화 스택 및/또는 호스트 기판의 배면 구조체와 접촉할 수 있으며, 배면 게이트 전극(2873)에의 전기적 라우팅이 제공될 수 있다.
도 80a, 도 80b, 및 도 80c는 일부 실시예들에 따른, 전기 테스트를 위해 도전성 핀들에 의해 접촉된 로직 트랜지스터 구조체(774)의 단면도들을 예시하고 있다. 예를 들어, 도 80a, 도 80b 및 도 80c는 로직 트랜지스터 구조체(774)가 전면 스택(690)이 전기 테스트 핀들과 접촉하기 위한 전면 구조체들을 포함하도록 그의 전면 위에 배치된 전면 스택(690) 및 배면 스택(1690)이 전기 테스트 핀들과 접촉하기 위한 배면 구조체들을 포함하도록 그의 배면 위에 배치된 배면 스택(1690)을 포함하는 실시예들에 대한 전기 테스트 구조체를 제공한다. 도 80a, 도 80b 및 도 80c에 예시된 구조적 피처들은 유사한 참조 번호들에 대해 본 명세서에 기술된 속성들 중 임의의 것을 가질 수 있다. 게다가, 배면 스택(1690)은 도 78a, 도 78b, 도 78c 및 도 79a, 도 79b, 도 79c의 예들과 같은 본 명세서에서 논의된 예들 중 임의의 것에 임의로 포함될 수 있다. 본 명세서에서 논의된 바와 같이, 로직 트랜지스터 구조체(774)는 배면 게이트 유전체(2845) 상에 및 그 위에 배치된 배면 게이트 전극(2873), 소스/드레인 반도체(640)에 커플링된 소스/드레인 금속화부(650), 및 소스/드레인 반도체들(640)에 커플링된 소스/드레인 금속화부들(650)을 포함한다. 본 명세서에서 사용되는 바와 같이, 게이트 전극(2873) 및/또는 소스/드레인 반도체들(640) 중 임의의 것은 트랜지스터 단자일 수 있다. 전기 테스트와 관련하여, 그러한 단자들에의 전기적 커플링이 달성될 수 있고 로직 트랜지스터 구조체(774)가 테스트될 수 있다.
또한 도 80b 및 도 80c에 도시된 바와 같이, 도전성 핀들(7701, 7703)은 전면 스택(690)과 물리적으로 접촉한다. 게다가, 도전성 핀(7701, 7703)은 전면 스택(690)을 통해 소스/드레인 반도체들(640)에 전기적으로 커플링된다. 도 80a, 도 80b 및 도 80c의 실시예에서, 전기 테스팅을 위해 도전성 핀들(7701, 7703)이 정렬되고 이어서 전면 구조체들(8011, 8013)에 접촉될 수 있도록 전면 스택(690)은 전면 구조체들(8011, 8013)을 포함한다. 예를 들어, 도전성 핀들(7701, 7703)은 프로버의 다수의 핀들의 개별 도전성 핀들일 수 있다. 도전성 핀들(7701, 7703)은 전면 스택(690)의 전면 구조체들(8011, 8013)에 정렬되고 전면 구조체들과 접촉된다. (이하에서 논의되는 바와 같은) 그러한 전면 접촉 및 배면 접촉 이후에, 전기 테스팅이 수행된다.
전면 스택(690)의 전면 구조체들(8011, 8013)은 도전성 핀들(7701, 7703)을 소스/드레인 반도체들(640)에 전기적으로 커플링시키기 위한 임의의 적당한 구조체들 및 재료들을 포함할 수 있다. 예를 들어, 전면 구조체들(8011, 8013)은 도전성 패드들, 트레이스들, 또는 이와 유사한 것일 수 있으며, 구리 또는 이와 유사한 것과 같은 금속들일 수 있거나 그 금속들을 포함할 수 있다. 일 실시예에서, 전면 구조체들(8011, 8013)은 다수의 전면 금속화 층들의 최종 전면 금속화 층(예컨대, 금속 8)의 금속화 구조체들이다. 게다가, 전면 스택(690)은 전기 테스트를 위해 전면 구조체들(8011, 8013)로부터 대응하는 단자들로의 전기 배선, 라우팅, 콘택트 또는 이와 유사한 것을 제공한다. 그러한 전기적 커플링은 도전성 핀들(7701, 7703)을 소스/드레인 반도체들(640)에 접속시키는 해치선들에 의해 도시되어 있다. 논의된 바와 같이, 전면 구조체들(7701, 7703)은 그들의 대응하는 피처 및/또는 단자 바로 위에 있을 필요가 없다. 게다가, 전면 구조체로부터 대응하는 피처 및/또는 단자로의 라우팅은 전면 스택(690)을 통한 임의의 적당한 경로를 취할 수 있다.
또한 도 80a 및 도 80b에 도시된 바와 같이, 도전성 핀(7702)은 배면 스택(1690)과 물리적으로 접촉한다. 도전성 핀(7702)은 배면 스택(1690)을 통해 배면 게이트 전극(2873)에 전기적으로 커플링된다. 도 80a, 도 80b 및 도 80c의 실시예에서, 도전성 핀(7702)이 전기 테스팅을 위해 정렬되고 이어서 접촉될 수 있도록 배면 스택(1690)은 배면 구조체(8012)를 포함한다. 예를 들어, 도전성 핀(7702)은 프로버의 다수의 핀들의 개별 도전성 핀일 수 있다. 도전성 핀(7702)은 배면 스택(1690)의 배면 구조체(8012)에 정렬되고 접촉된다. 접촉 이후에 그리고 소스/드레인 반도체들(640)에 대한 도전성 핀들(7701, 7703)의 커플링 동안, 전기 테스팅이 수행되어 전기 테스트 데이터를 생성한다.
배면 스택(1690)의 배면 구조체(8012)는 도전성 핀(7702)을 배면 게이트 전극(2873)에 전기적으로 커플링시키기 위한 임의의 적당한 구조체들 및 재료들을 포함할 수 있다. 예를 들어, 배면 구조체(8012)는 도전성 패드들, 트레이스들, 또는 이와 유사한 것일 수 있으며, 구리 또는 이와 유사한 것과 같은 금속일 수 있다. 일 실시예에서, 배면 구조체들(8012)은 다수의 배면 금속화 층들의 최종 배면 금속화 층(예컨대, 금속 8)의 금속화 구조체들이다. 게다가, 배면 스택(1690)은 전기 테스트를 위해 배면 구조체(8012)로부터 대응하는 단자로의 전기 배선, 라우팅, 콘택트 또는 이와 유사한 것을 제공한다. 그러한 전기적 커플링은 도전성 핀(7702)을 배면 게이트 전극(2873)에 접속시키는 해치선들에 의해 도시되어 있다. 배면 구조체들은 대응하는 피처 및/또는 단자와 똑바로 일직선으로 있을 필요가 없으며, 배면 구조체로부터 대응하는 피처 및/또는 단자로의 라우팅은 배면 스택(1690)을 통해 임의의 적절한 경로를 취할 수 있다.
도 81은, 예를 들어, 본 명세서의 다른 곳에서 기술된 바와 같이, 배면으로부터 노정된 전면 구조체들을 포함하는 적어도 하나의 디바이스 스트레이텀을 포함하는 집적 회로를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시하고 있다. 서버 머신(8106)은, 예시적인 실시예에서, 패키징된 모놀리식 SoC(8150)를 포함하는, 예를 들어, 랙(rack) 내에 배치되고 전자 데이터 프로세싱을 위해 서로 네트워크로 연결된 임의의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(8105)은 전자 데이터 디스플레이, 전자 데이터 프로세싱, 무선 전자 데이터 전송, 또는 이와 유사한 것 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(8105)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 디스플레이 화면(예컨대, 용량성, 유도성, 저항성, 또는 광학 터치스크린), 칩-레벨 또는 패키지-레벨 집적 시스템(8110), 및 배터리(8115)를 포함할 수 있다.
확대도(expanded view)(8120)에 예시된 집적 시스템(8110) 내에 배치되든 서버 머신(8106) 내의 독립형 패키징된 칩(stand-alone packaged chip)으로서 배치되든 간에, 모놀리식 SoC(8150)는, 예를 들어 본 명세서의 다른 곳에서 기술된 바와 같은, 배면으로부터 노정된 전면 구조체들을 포함하는 적어도 하나의 디바이스 스트레이텀을 포함하는 메모리 블록(예컨대, RAM), 프로세서 블록(예컨대, 마이크로프로세서, 멀티코어 마이크로프로세서, 그래픽스 프로세서, 또는 이와 유사한 것)을 포함한다. 모놀리식 SoC(8150)는, PMIC(power management integrated circuit)(8130), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 (예컨대, 디지털 기저대역을 포함하고, 아날로그 프런트 엔드 모듈은 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 추가로 포함함) RF (무선) 집적 회로(RFIC)(8125), 및 제어기(8135) 중 하나 이상과 함께, 보드, 기판, 또는 인터포저(interposer)(8160)에 추가로 커플링될 수 있다.
기능적으로, PMIC(8130)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있고, 따라서 배터리(8115)에 커플링된 입력 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(8125)는, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 4G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이들로 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하기 위해 안테나(도시되지 않음)에 커플링된 출력을 갖는다. 대안의 구현들에서, 이 보드-레벨 모듈들 각각은 개별 IC들 상에 통합되거나 모놀리식 SoC(8150) 내에 통합될 수 있다.
도 82는 일부 실시예들에 따른, 전자 컴퓨팅 디바이스의 기능 블록 다이어그램이다. 컴퓨팅 디바이스(8200)는, 예를 들어, 플랫폼 (8205) 또는 서버 머신(8206) 내에서 발견될 수 있다. 디바이스(8200)는, 예를 들어 본 명세서의 다른 곳에서 기술된 바와 같은, 배면으로부터 노정된 전면 구조체들을 포함하는 적어도 하나의 디바이스 스트레이텀을 추가로 포함할 수 있는, 프로세서(8204)(예컨대, 애플리케이션 프로세서)와 같은, 그러나 이에 한정되지 않는 다수의 컴포넌트들을 호스팅하는 마더보드(8202)를 추가로 포함한다. 프로세서(8204)는 마더보드(8202)에 물리적으로 및/또는 전기적으로 커플링될 수 있다. 일부 예들에서, 프로세서(8204)는 프로세서(8204) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 추가로 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩(8206)이 또한 마더보드(8202)에 물리적으로 및/또는 전기적으로 커플링될 수 있다. 추가의 구현들에서, 통신 칩들(8206)은 프로세서(8204)의 일부일 수 있다. 그것의 응용들에 따라, 컴퓨팅 디바이스(8200)는 마더보드(8202)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽스 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, SSD(solid-state drive), CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스, 또는 이와 유사한 것을 포함하지만, 이들로 제한되지 않는다.
통신 칩들(8206)은 컴퓨팅 디바이스(8200)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그의 파생어들은 비고체 매체(non-solid medium)를 통한 변조된 전자기 방사의 사용을 통해 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 연관된 디바이스들이 어떤 와이어들(wires)도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서, 그 디바이스들이 그렇지 않을 수 있다. 통신 칩들(8206)은 본 명세서의 다른 곳에서 기술된 것들을 포함하지만 이들로 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(8200)는 복수의 통신 칩들(8206)을 포함할 수 있다. 예를 들어, 제1 통신 칩은, Wi-Fi 및 블루투스와 같은, 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고, 제2 통신 칩은, GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은, 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
본 명세서에 기재된 특정 특징들이 다양한 구현들을 참조하여 기술되어 있지만, 이 설명이 제한적인 의미로 해석되는 것으로 의도되어 있지 않다. 따라서, 본 명세서에 기술된 구현들의 다양한 수정들은 물론, 본 개시내용이 관련되어 있는 기술분야의 통상의 기술자에게 명백한, 다른 구현들이 본 개시내용의 사상 및 범주 내에 속하는 것으로 간주된다.
하나 이상의 제1 예에서, 트랜지스터 구조체는 필드 격리 유전체에 인접한 하나 이상의 보디를 포함하고, 보디들은 반도체를 포함한다. 하나 이상의 게이트 스택이 보디들의 측벽에 인접하여 배치되며, 게이트 스택은 게이트 유전체 및 게이트 전극을 포함한다. 구조체는 보디들에 커플링된 소스 및 드레인, 소스, 드레인 또는 게이트 전극 중 적어도 하나에 커플링되고 보디들의 제1 측면 및 필드 격리 유전체의 제1 측면 위에 배치된 전면 인터커넥트 금속화 레벨을 포함한다. 구조체는, 제1 측면의 반대쪽에 있는, 보디들의 제2 측면 상에 그리고 필드 격리 유전체의 제2 측면 상에 배치된 배면 격리 유전체를 포함하며, 여기서 배면 격리 유전체는 3.9 미만의 상대 유전율을 갖는다.
제1 예들 중 어느 한 예에 대한 하나 이상의 제2 예에서, 배면 격리 유전체는 필드 격리 유전체 내의 임의의 재료 층의 상대 유전율 미만의 상대 유전율을 갖는다.
제1 및 제2 예들 중 어느 한 예에 대한 하나 이상의 제3 예에서, 배면 격리 유전체는 배면 격리 유전체와 직접 접촉하는 격리 유전체의 표면과 실질적으로 평면인 보디들의 표면과 직접 접촉한다.
제1 내지 제3 예들 중 어느 한 예에 대한 하나 이상의 제4 예에서, 전면 인터커넥트 금속화 레벨은 배면 격리 유전체와 동일한 재료의 적어도 하나의 층에 의해 보디들로부터 또는 서로로부터 분리된 복수의 인터커넥트 금속화 레벨들을 포함하는 전면 백엔드 인터커넥트 금속화 스택 내의 레벨이다.
제1 내지 제4 예들 중 어느 한 예에 대한 하나 이상의 제5 예에서, 배면 격리 유전체는 SiOC, SiOCH, HSQ, 또는 MSQ 중 적어도 하나를 포함한다.
제1 내지 제5 예들 중 어느 한 예에 대한 하나 이상의 제6 예에서, 배면 격리 유전체는 보디들의 제2 측면 상에 랜딩하는 배면 트렌치 내에 있다.
제1 내지 제6 예들 중 어느 한 예에 대한 하나 이상의 제7 예에서, 배면 격리 유전체는 게이트 스택의 측벽 상에 추가로 배치되어, 게이트 스택을 소스 및 드레인으로부터 분리시킨다.
제7 예들 중 어느 한 예에 대한 하나 이상의 제8 예에서, 배면 격리 유전체는 보디들의 측벽 상에 추가로 배치된다.
제1 내지 제8 예들 중 어느 한 예에 대한 하나 이상의 제9 예에서, 구조체는 게이트 스택을 소스 및 드레인으로부터 분리시키는 보이드를 추가로 포함하며, 보이드는 배면 격리 유전체에 의해 폐색된다.
하나 이상의 제10 예에서, 트랜지스터 구조체는 필드 격리 유전체에 인접한 하나 이상의 보디를 포함하고, 보디들은 반도체 재료를 포함한다. 구조체는 보디들의 측벽에 인접하여 배치된 하나 이상의 게이트 스택, 보디들에 커플링된 소스 및 드레인, 소스, 드레인 또는 게이트 스택에 커플링되고 보디들 및 필드 격리 유전체의 제1 측면 위에 배치된 전면 인터커넥트 금속화 레벨을 포함한다. 구조체는, 제1 측면의 반대쪽에 있는, 보디들 및 필드 격리 유전체의 제2 측면 상에 배치된 배면 인터커넥트 금속화 레벨을 포함하며, 여기서 배면 인터커넥트 금속화 레벨은 전면 인터커넥트 금속화 레벨과 상이한 조성을 갖는다.
제10 예들 중 어느 한 예에 대한 하나 이상의 제11 예에서, 전면 인터커넥트 금속화 레벨은 주로 구리이고 배면 인터커넥트 금속화부는 주로 구리 이외의 것이거나, 전면 인터커넥트 금속화 레벨은 주로 구리 이외의 것이고 배면 인터커넥트 금속화부는 주로 구리이다.
제10 및 제11 예들 중 어느 한 예에 대한 하나 이상의 제12 예에서, 구조체는 필드 격리 유전체 내의 배면 트렌치 내에 배치된 소스 또는 드레인 반도체를 추가로 포함하며, 트렌치는 보디들의 제2 측면 상에 랜딩한다.
제10 내지 제12 예들 중 어느 한 예에 대한 하나 이상의 제13 예에서, 트렌치는 보디들의 종방향 길이 미만의 종방향 길이 및 보디들의 횡방향 폭과 실질적으로 동일한 횡방향 폭을 갖는다.
하나 이상의 제14 예에서, 구조체는 격리 유전체에 인접한 단결정질 반도체 재료를 포함하는 하나 이상의 보디를 포함한다. 구조체는 보디들의 측벽에 인접하여 배치된 하나 이상의 게이트 스택, 및 보디들에 커플링된 반도체를 포함하는 소스 및 드레인을 포함한다. 구조체는 게이트 스택에 의해 접촉되지 않는 보디들의 배면 표면 위에 배치된 배면 디바이스 층을 포함하며, 여기서 배면 디바이스 층은 보디들의 조성과 상이한 조성을 갖는 반도체 재료를 포함한다. 구조체는 배면 디바이스 층에 전기적으로 커플링된 배면 디바이스 단자를 포함한다.
제14 예들 중 어느 한 예에 대한 하나 이상의 제15 예에서, 구조체는 박막 트랜지스터(TFT) 위에 스태킹된 전계 효과 트랜지스터(FET)를 포함하며, 배면 디바이스 층은 TFT의 게이티드 반도체 부분(gated semiconductor portion)을 추가로 포함하고, 배면 디바이스 단자는 제2 게이티드 반도체 부분에 커플링되는 TFT의 소스 또는 드레인을 추가로 포함한다.
제15 예들 중 어느 한 예에 대한 하나 이상의 제16 예에서, 배면 디바이스 층은 다결정질 또는 비정질 반도체를 포함한다.
제16 예들 중 어느 한 예에 대한 하나 이상의 제17 예에서, 금속 산화물은 IZGO를 포함한다.
제15 내지 제17 예들 중 어느 한 예에 대한 하나 이상의 제18 예에서, TFT는 2개 이상의 다결정질 또는 비정질 반도체를 포함하는 터널링 FET(TFET)를 추가로 포함한다.
제15 내지 제18 예들 중 어느 한 예에 대한 하나 이상의 제19 예에서, 개재하는 배면 격리 유전체는 보디들과 배면 디바이스 층 사이에 배치되고, 여기서 배면 격리 유전체는 3.9 미만의 상대 유전율을 갖는다.
하나 이상의 제20 예에서, 트랜지스터 구조체를 제조하는 방법은 배면 캐리어 층 위에 배치된 제1 디바이스 층을 포함하는 도너 기판을 수용하는 단계 - 제1 디바이스 층은 반도체 재료를 포함함 - 를 포함한다. 본 방법은 제1 디바이스 층에서의 하나 이상의 제1 디바이스 층 피처를 제1 디바이스 층 피처들의 측벽에 인접한 필드 격리 유전체와 함께 형성하는 단계를 포함한다. 본 방법은 제1 디바이스 층 피처에 커플링된 제1 전면 디바이스 단자를 형성하는 단계를 포함한다. 본 방법은 호스트 기판을 도너 기판과 조인시키는 단계를 포함하고, 호스트 기판은 캐리어 층과 반대쪽에서 제1 디바이스 층 피처들과 마주한다. 본 방법은 캐리어 층의 적어도 일 부분을 제거함으로써 제1 디바이스 층 피처들의 배면을 노정시키는 단계를 포함한다. 본 방법은 제1 디바이스 층 피처들의 배면 상에 제2 디바이스 층을 퇴적시키는 단계를 포함하고, 제2 디바이스 층은 반도체 재료를 포함한다. 본 방법은 제2 디바이스 층에 커플링된 배면 디바이스 단자를 형성하는 단계를 포함한다.
제20 예들 중 어느 한 예에 대한 하나 이상의 제21 예에서, 본 방법은 제1 디바이스 층 피처들 상에 반도체를 포함하는 제1 소스 또는 드레인을 퇴적시키는 단계, 및 제1 소스 또는 드레인에 커플링된 제1 콘택트 금속을 형성하는 단계를 추가로 포함한다. 제2 디바이스 층을 퇴적시키는 단계는 반도체를 포함하는 제2 소스 또는 드레인을 퇴적시키는 단계를 추가로 포함하고, 배면 디바이스 단자를 형성하는 단계는 제1 소스 또는 드레인에 커플링된 제2 콘택트 금속을 형성하는 단계를 추가로 포함한다.
제20 및 제21 예들 중 어느 한 예에 대한 하나 이상의 제22 예에서, 제1 디바이스 층 피처들을 형성하는 단계는 제1 트랜지스터 채널을 형성하는 단계를 추가로 포함한다. 제1 전면 디바이스 단자를 형성하는 단계는 제1 게이트 전극을 형성하는 단계를 추가로 포함한다. 배면 디바이스 층을 퇴적시키는 단계는 제2 트랜지스터 채널 반도체를 퇴적시키는 단계를 추가로 포함한다. 배면 디바이스 단자를 형성하는 단계는 제2 트랜지스터 채널 위에 제2 게이트 전극을 형성하는 단계를 추가로 포함한다.
제22 예들 중 어느 한 예에 대한 하나 이상의 제23 예에서, 본 방법은 제1 디바이스 층에 대한 소스 또는 드레인 콘택트를 형성하는 단계, 및 제2 디바이스 층에 대한 소스 또는 드레인 콘택트를 형성하는 단계를 추가로 포함한다.
하나 이상의 제24 예에서, 트랜지스터 구조체를 제조하는 방법은 기판의 반도체 디바이스 층으로부터 하나 이상의 트랜지스터 디바이스 영역을 형성하는 단계를 포함한다. 본 방법은, 반도체 디바이스 층의 제1 측면 위에, 하나 이상의 인터커넥트 금속화 레벨을 포함하는 전면 스택을 제조하는 단계를 포함한다. 본 방법은 기판의 하나 이상의 층을 제거하거나 시닝함으로써, 제1 측면의 반대쪽에 있는, 반도체 디바이스 층 또는 트랜지스터 디바이스 영역들의 제2 측면의 적어도 일 부분을 노정시키는 단계를 포함한다. 본 방법은 반도체 디바이스 층 또는 트랜지스터 디바이스 영역들의 노정된 제2 측면 위에 배면 격리 유전체 층을 형성하는 단계를 포함하고, 여기서 배면 격리 유전체 층은 3.9 미만의 상대 유전율을 갖는다.
제24 예들 중 어느 한 예에 대한 하나 이상의 제25 예에서, 배면 격리 유전체 층은 SiOC, SiOCH, HSQ, 또는 MSQ 중 적어도 하나를 포함한다.
제24 및 제25 예들 중 어느 한 예에 대한 하나 이상의 제26 예에서, 전면 스택을 제조하는 단계는 3.9 미만의 상대 유전율을 갖는 로우-k 유전체 재료를 포함하는 레벨간 유전체(ILD) 층을 퇴적시키는 단계를 추가로 포함하고, 배면 격리 유전체 층을 형성하는 단계는 필드 격리 유전체의 노정된 제2 측면 및 반도체 디바이스 층 또는 트랜지스터 디바이스 영역들 위에 로우-k 유전체 재료를 퇴적시키는 단계를 추가로 포함한다.
제24 내지 제26 예들 중 어느 한 예에 대한 하나 이상의 제27 예에서, 배면 격리 유전체 층을 형성하는 단계는 디바이스 층의 일 부분을 유전체 재료로 전환시키는 단계를 추가로 포함한다.
제24 내지 제27 예들 중 어느 한 예에 대한 하나 이상의 제28 예에서, 디바이스 층은 실리콘을 포함하고, 배면 격리 유전체 층을 형성하는 단계는 열 또는 플라스마 강화 산화 프로세스를 이용해 실리콘의 일 부분을 실리콘 이산화물로 전환시키는 단계를 추가로 포함한다.
제24 내지 제28 예들 중 어느 한 예에 대한 하나 이상의 제29 예에서, 하나 이상의 트랜지스터 디바이스 영역을 형성하는 단계는 디바이스 층을 복수의 보디들로 패터닝하는 단계, 및 보디들 사이에 필드 격리 유전체를 퇴적시키는 단계를 추가로 포함하며, 여기서 필드 격리 유전체는 배면 격리 유전체와 상이한 재료 조성을 갖는다.
제29 예들 중 어느 한 예에 대한 하나 이상의 제30 예에서, 배면 격리 유전체는 필드 격리 유전체보다 더 낮은 상대 유전율을 갖는다.
제29 예들 중 어느 한 예에 대한 하나 이상의 제31 예에서, 반도체 디바이스 층 또는 트랜지스터 디바이스 영역들의 제2 측면의 적어도 일 부분을 노정시키는 단계는 r 보디들 각각과 정렬된 트렌치를 형성하기 위해 반도체 디바이스 층의 제2 측면을 필드 격리 유전체에 대해 선택적으로 리세스 에칭하는 단계를 추가로 포함하고, 배면 격리 유전체를 형성하는 단계는 트렌치들을 배면 격리 유전체로 백필링하는 단계를 추가로 포함한다.
제24 내지 제31 예들 중 어느 한 예에 대한 하나 이상의 제32 예에서, 트랜지스터 디바이스 영역들은 반도체 핀들을 포함하고, 트랜지스터 디바이스 영역들의 제2 측면의 적어도 일 부분을 노정시키는 단계는 반도체 핀들의 측벽으로부터 유전체 스페이서를 선택적으로 에칭하는 단계를 추가로 포함한다.
제32 예들 중 어느 한 예에 대한 하나 이상의 제33 예에서, 유전체 스페이서를 에칭하는 단계는 반도체 핀의 측벽 위에 배치된 게이트 스택의 측벽으로부터 유전체 스페이서를 에칭하는 단계를 추가로 포함한다.
제32 예들 중 어느 한 예에 대한 하나 이상의 제34 예에서, 본 방법은 유전체 스페이서를 에칭함으로써 형성된 리세스를 백필링하는 것에 의해 유전체 스페이서를 대체하는 단계를 추가로 포함하고, 백필링은 유전체 스페이서의 상대 유전율보다 더 낮은 상대 유전율을 갖는 하나 이상의 유전체 재료의 퇴적을 포함한다.
제24 내지 제34 예들 중 어느 한 예에 대한 하나 이상의 제35 예에서, 백필링은 3.9 미만의 상대 유전율을 갖는 하나 이상의 유전체 재료의 퇴적을 포함한다
제35 예들 중 어느 한 예에 대한 하나 이상의 제36 예에서, 백필링은 SiOC, SiOCH, HSQ, 또는 MSQ로 이루어진 그룹으로부터 선택된 하나 이상의 유전체 재료의 퇴적을 포함한다.
제32 예들 중 어느 한 예에 대한 하나 이상의 제37 예에서, 본 방법은 유전체 스페이서 에칭에 의해 형성된 리세스를 비-컨포멀하게 퇴적된 유전체 재료로 폐색함으로써 유전체 스페이서를 보이드로 대체하는 단계를 추가로 포함한다.
하나 이상의 제38 예에서, 집적 회로(IC)를 제조하는 방법은 배면 층 위에 배치된 전면 디바이스 층을 포함하는 기판을 수용하는 단계 - 디바이스 층은 제1 디바이스의 제1 디바이스 영역 및 제2 디바이스의 제2 디바이스 영역을 포함함 - 를 포함한다. 본 방법은 배면 층의 적어도 부분 두께를 제거함으로써 제1 디바이스 영역의 배면을 제2 디바이스 영역에 대해 선택적으로 노정시키는 단계를 포함한다. 본 방법은 노정된 제1 디바이스 영역 위에 재료를 형성하는 단계를 포함한다.
제38 예들 중 어느 한 예에 대한 하나 이상의 제39 예에서, 제1 디바이스는 평면 트랜지스터이고 제2 디바이스는 비-평면 트랜지스터이다.
제38 및 제39 예들 중 어느 한 예에 대한 하나 이상의 제40 예에서, 제1 디바이스는 n-타입 트랜지스터이고 제2 디바이스는 p-타입 트랜지스터이다.
제38 내지 제40 예들 중 어느 한 예에 대한 하나 이상의 제41 예에서, 제1 디바이스는 로직 트랜지스터, 메모리 트랜지스터, 또는 전력 트랜지스터 중 하나이며, 제2 디바이스는 로직 트랜지스터, 메모리 트랜지스터, 또는 전력 트랜지스터 중 다른 하나이다.
제38 내지 제41 예들 중 어느 한 예에 대한 하나 이상의 제42 예에서, 제1 및 제2 디바이스들은 집적 회로의 동일한 셀 내에 제공된다.
제38 내지 제42 예들 중 어느 한 예에 대한 하나 이상의 제43 예에서, 제1 및 제2 디바이스는 집적 회로의 상이한 셀들 내에 제공된다.
제38 내지 제43 예들 중 어느 한 예에 대한 하나 이상의 제44 예에서, 제1 및 제2 디바이스 영역들은 채널 반도체 또는 소스/드레인 반도체 중 적어도 하나를 포함한다.
제38 내지 제44 예들 중 어느 한 예에 대한 하나 이상의 제45 예에서, 제1 디바이스 영역을 제2 디바이스 영역에 대해 선택적으로 노정시키는 단계는 배면 층 위에 패터닝된 마스크를 형성하는 단계 - 패터닝된 마스크는 제2 디바이스 영역의 배면을 보호함 -, 및 제1 디바이스 영역을 노출시키도록 배면 층의 비마스킹된 부분들에 리세스를 에칭하는 단계를 포함한다.
제38 내지 제45 예들 중 어느 한 예에 대한 하나 이상의 제46 예에서, 제1 디바이스 영역을 제2 디바이스 영역에 대해 선택적으로 노정시키는 단계는 전면 반도체 디바이스 층에 인접한 2개 이상의 재료를 포함하는 개재 층을 노정시키도록 배면 층의 제1 두께의 완전 배면 제거를 수행하는 단계, 및 제1 디바이스 영역을 노출시키도록 제1 개재 재료 층 재료를 제2 개재 층 재료에 대해 선택적으로 에칭하는 단계를 포함한다.
제38 내지 제46 예들 중 어느 한 예에 대한 하나 이상의 제47 예에서, 제1 및 제2 디바이스 영역들은 비-평면 배면 표면들을 가지며, 제1 디바이스 영역을 제2 디바이스 영역에 대해 선택적으로 노정시키는 단계는 제2 디바이스 영역의 배면을 노정시키지 않으면서 제1 디바이스 영역의 배면을 노정시키기 위해 평탄화된 방식으로 제1 디바이스 영역 및 제2 디바이스 영역 둘 다에 걸쳐 배면 층의 두께를 제거하는 단계를 포함한다.
하나 이상의 제48 예에서, 집적 회로(IC)를 제조하는 방법은 배면 캐리어 층 위에 배치된 전면 반도체 디바이스 층 - 이들 사이에 개재 층이 배치됨 - 을 포함하는 도너 기판을 수용하는 단계를 포함한다. 본 방법은 디바이스 층으로부터 하나 이상의 반도체 영역을 갖는 디바이스를 제조하는 단계를 포함한다. 본 방법은 호스트 기판을 도너 기판과 조인시키는 단계를 포함하고, 호스트 기판은 캐리어 층과 반대쪽에서 디바이스 층과 마주한다. 본 방법은 캐리어 층 및 개재 층의 적어도 일 부분을 제거함으로써 디바이스 층 또는 디바이스 층에 형성된 하나 이상의 디바이스 영역을 노정시키는 단계를 포함한다. 본 방법은 노정된 디바이스 층 또는 반도체 영역들 위에 비-네이티브 재료를 퇴적시키는 단계를 포함한다.
제48 예들 중 어느 한 예에 대한 하나 이상의 제49 예에서, 캐리어 층의 적어도 일 부분을 제거하는 것은 개재 층을 노출시키기 위한 캐리어 층의 두께를 통한 화학 기계적 폴리싱(CMP), 개재 층을 노출시키기 위한 캐리어 층의 두께를 통한 플라스마 에칭, 또는 개재 층을 노출시키기 위한 캐리어 층의 두께를 통한 습식 화학적 에칭 중 적어도 하나를 포함한다.
제49 예들 중 어느 한 예에 대한 하나 이상의 제50 예에서, 캐리어 층의 적어도 일 부분을 제거하는 것은 개재 층을 노출시키기 위해 캐리어 층의 남아 있는 두께를 통한 폴리싱 또는 에칭 이전에 개재 층에 실질적으로 평행한 파단면을 따라 캐리어 층을 클리빙하는 것을 추가로 포함한다.
제49 및 제50 예들 중 어느 한 예에 대한 하나 이상의 제51 예에서, 개재 층의 적어도 일 부분을 제거하는 것은 디바이스 층의 배면을 노출시키기 위해 개재 층을 통해 에칭하거나 폴리싱하는 것을 추가로 포함한다.
제51 예들 중 어느 한 예에 대한 하나 이상의 제52 예에서, 디바이스 층 내의 하나 이상의 디바이스 영역을 노정시키는 단계는 개재 층과 하나 이상의 디바이스 영역 사이에 배치된 디바이스 층의 두께를 통해 에칭하거나 폴리싱하는 단계를 추가로 포함한다.
제48 내지 제52 예들 중 어느 한 예에 대한 하나 이상의 제53 예에서, 개재 층은 캐리어의 제거 동안 검출가능한 마커를 포함한다.
제53 예들 중 어느 한 예에 대한 하나 이상의 제54 예에서, 개재 층은 에칭 정지 층을 포함하고, 캐리어의 제거는 에칭 정지 층에 비해 캐리어에 대해 선택적이다.
제53 예들 중 어느 한 예에 대한 하나 이상의 제55 예에서, 도너 기판의 배면 표면의 폴리싱 또는 에칭 동안의 광학 흡광도 또는 방출; 도너 기판의 배면 표면의 폴리싱 또는 에칭 동안의 부산물들의 광학 흡광도 또는 방출; 도너 기판의 배면 표면의 에칭의 부산물들 중의 화학종의 질량; 또는 도너 기판의 배면 표면과 도너 기판의 배면 표면과 접촉하는 폴리싱 표면 사이의 마찰 중 하나 이상의 변화에 대해 모니터링함으로써 마커를 검출하는 단계.
제48 내지 제55 예들 중 어느 한 예에 대한 하나 이상의 제56 예에서, 비-네이티브 재료를 퇴적시키는 단계는 디바이스 영역들 중 적어도 하나의 배면 위에 배면 금속을 퇴적시킴으로써 디바이스 영역들 중 하나를 전기적으로 상호접속시키는 단계를 포함한다.
제56 예들 중 어느 한 예에 대한 하나 이상의 제57 예에서, 디바이스는 채널 반도체에 의해 분리된 소스 및 드레인을 갖는 전계 효과 트랜지스터(FET)를 포함한다. 하나 이상의 디바이스 영역은 채널 반도체를 포함한다. 게이트 전극 및 게이트 유전체를 포함하는 게이트 전극 스택은 채널 반도체 위에 있다. 전면 콘택트 금속은 게이트 전극, 소스 반도체, 및 드레인 반도체 중 적어도 하나의 적어도 전면과 접촉한다. 디바이스 영역을 전기적으로 상호접속시키는 단계는 소스 반도체 및 드레인 반도체, 게이트 전극 또는 전면 콘택트 금속 중 적어도 하나의 배면을 노정시키는 단계, 및 소스 반도체 및 드레인 반도체, 게이트 전극 또는 전면 콘택트 금속 중 적어도 하나의 적어도 배면과 접촉하게 배면 콘택트 금속을 퇴적시키는 단계를 추가로 포함한다.
제48 내지 제57 예들 중 어느 한 예에 대한 하나 이상의 제58 예에서, 비-네이티브 재료를 퇴적시키는 단계는 디바이스 층 또는 디바이스 영역들 중 하나의 배면의 적어도 일 부분 위에 배면 격리 유전체를 퇴적시킴으로써 디바이스의 배면을 전기적으로 격리시키는 단계를 추가로 포함한다.
제58 예들 중 어느 한 예에 대한 하나 이상의 제59 예에서, 디바이스는 채널 반도체에 의해 분리된 소스 및 드레인을 갖는 전계 효과 트랜지스터(FET)를 포함한다. 하나 이상의 반도체 영역은 채널 반도체를 포함한다. 게이트 전극 및 게이트 유전체를 포함하는 게이트 전극 스택은 채널 반도체 위에 있다. 전면 콘택트 금속은 게이트 전극, 소스 반도체, 및 드레인 반도체 중 적어도 하나의 적어도 전면과 접촉한다. 디바이스 영역을 전기적으로 격리시키는 단계는 소스 반도체, 채널 반도체, 드레인 반도체, 게이트 전극 또는 전면 콘택트 금속 중 적어도 하나의 배면을 노정시키는 단계, 및 소스 반도체, 채널 반도체, 드레인 반도체, 게이트 전극 또는 전면 콘택트 금속 중 적어도 하나의 적어도 배면과 접촉하게 배면 격리 유전체를 퇴적시키는 단계를 추가로 포함한다.
제48 내지 제59 예들 중 어느 한 예에 대한 하나 이상의 제60 예에서, 비-네이티브 재료를 퇴적시키는 단계는 반도체 영역의 배면의 적어도 일 부분 위에 배면 도핑된 반도체를 퇴적시키는 단계를 추가로 포함한다.
제60 예들 중 어느 한 예에 대한 하나 이상의 제61 예에서, 디바이스는 채널 반도체에 의해 분리된 소스 및 드레인을 갖는 전계 효과 트랜지스터(FET)를 포함한다. 디바이스 층 내의 하나 이상의 디바이스 영역은 채널 반도체를 포함한다. 게이트 전극 및 게이트 유전체를 포함하는 게이트 전극 스택은 채널 반도체 위에 있다. 전면 콘택트 금속은 게이트 전극, 소스 반도체, 및 드레인 반도체 중 적어도 하나의 적어도 전면과 접촉한다. 디바이스 영역들 중 적어도 하나를 전기적으로 상호접속시키는 단계는 소스 반도체, 채널 반도체, 드레인 반도체, 게이트 전극 또는 전면 콘택트 금속 중 적어도 하나의 배면을 노정시키는 단계, 및 소스 반도체, 채널 반도체, 드레인 반도체 또는 전면 콘택트 금속 중 적어도 하나의 배면과 접촉하게 배면 도핑된 반도체를 퇴적시키는 단계를 추가로 포함한다.
제48 내지 제61 예들 중 어느 한 예에 대한 하나 이상의 제62 예에서, 본 방법은 도너 기판를 형성하는 단계를 추가로 포함하며, 형성하는 단계는 캐리어 층 또는 디바이스 층의 표면으로부터 개재 층을 에피택셜적으로 성장시키는 것, 캐리어 층 및 디바이스 층 중 적어도 하나 내에 화학종을 주입시키는 것, 또는 캐리어 층 또는 디바이스 층의 표면 위에 개재 층을 퇴적시키는 것 중 적어도 하나에 의해 개재 층을 형성하는 단계를 추가로 포함한다.
제48 내지 제62 예들 중 어느 한 예에 대한 하나 이상의 제63 예에서, 캐리어 층은 결정질 IV족 반도체를 포함하고, 개재 층은 제1 헤테로에피택셜 결정질 반도체를 포함하며, 디바이스 층은 제2 헤테로에피택셜 결정질 반도체를 포함한다.
제63 예들 중 어느 한 예에 대한 하나 이상의 제64 예에서, 제1 헤테로에피택셜 결정질 반도체는 필드 격리 유전체의 개구부들 내에 배치된 제1 III-V족 또는 제1 III-N족 재료를 포함한다. 제2 헤테로에피택셜 결정질 반도체는 제1 III-V족 재료 상에 그리고 필드 격리 유전체의 개구부들 내에 배치된 제2 III-V족 재료, 또는 제1 III-V족 재료 상에 배치되고 필드 격리 유전체 위에 측방으로 과성장된 제2 III-N족 재료 중 어느 하나를 포함한다.
하나 이상의 제65 예에서, 다이를 전기 테스팅하는 방법은 다이의 배면을 통해 커플링된 배면 구조체를 전기 테스트 장치의 프로버의 다수의 도전성 핀들 중 제1 도전성 핀에 정렬시키는 단계를 포함한다. 본 방법은 제1 도전성 핀을 배면 구조체에 접촉시키는 단계를 포함하고, 여기서 배면 구조체는 트랜지스터 디바이스의 트랜지스터 단자에의 전기적 커플링을 제공한다. 본 방법은, 제1 도전성 핀이 배면 구조체와 접촉하고 있는 동안, 전기 테스트 알고리즘을 적어도 제1 도전성 핀을 통해 다이에 대해 실행하여 다이에 대응하는 전기 테스트 데이터를 생성하는 단계를 포함한다.
제65 예들 중 어느 한 예에 대한 하나 이상의 제66 예에서, 본 방법은 다이의 전면을 통해 커플링된 전면 구조체를 전기 테스터의 제2 프로버의 다수의 도전성 핀들 중 제2 도전성 핀에 정렬시키는 단계, 및 제1 도전성 핀이 배면 구조체와 접촉하고 있는 동안, 제2 도전성 핀을 전면 구조체에 접촉시키는 단계를 추가로 포함하며, 여기서 전면 구조체는 트랜지스터 디바이스의 제2 트랜지스터 단자에의 전기적 커플링을 제공하고 전기 테스트 알고리즘은 제2 도전성 핀을 통해 실행된다.
제66 예들 중 어느 한 예에 대한 하나 이상의 제67 예에서, 트랜지스터 단자는 소스 단자를 포함하고, 제2 트랜지스터 단자는 게이트 단자 또는 드레인 단자를 포함한다.
제66 예들 중 어느 한 예에 대한 하나 이상의 제68 예에서, 트랜지스터 단자는 소스 단자를 포함하고 제2 트랜지스터 단자는 게이트 단자를 포함하며, 여기서 제2 프로버의 도전성 핀들 중 제3 도전성 핀은 다이 전면을 통해 노출된 제2 전면 구조체와 접촉하고 트랜지스터 디바이스의 드레인 단자에의 전기적 커플링을 제공한다.
제66 예들 중 어느 한 예에 대한 하나 이상의 제69 예에서, 트랜지스터 단자는 트랜지스터 디바이스의 게이트 단자를 포함하고, 제2 트랜지스터 단자는 소스 단자 또는 드레인 단자를 포함한다.
제69 예들 중 어느 한 예에 대한 하나 이상의 제70 예에서, 게이트 단자는 랩 어라운드 게이트 단자를 포함하고, 제2 프로버의 다수의 도전성 핀들 중 제3 도전성 핀은 랩 어라운드 게이트 단자에의 전기적 커플링을 제공하는 다이의 전면을 통해 노출된 제2 전면 구조체와 접촉한다.
제66 예들 중 어느 한 예에 대한 하나 이상의 제71 예에서, 트랜지스터 단자는 듀얼 게이트 트랜지스터 디바이스의 제1 게이트 단자를 포함하고, 제2 트랜지스터 단자는 듀얼 게이트 트랜지스터 디바이스의 제2 게이트 단자를 포함한다.
제66 예들 중 어느 한 예에 대한 하나 이상의 제72 예에서, 트랜지스터 단자는 듀얼 게이트 트랜지스터 디바이스의 제1 게이트 단자를 포함하고, 제2 트랜지스터 단자는 듀얼 게이트 트랜지스터 디바이스의 제2 게이트 단자를 포함한다. 제2 프로버의 제3 도전성 핀은 트랜지스터 디바이스의 소스 단자에의 전기적 커플링을 제공하는 다이의 전면을 통해 노출된 제2 전면 구조체와 접촉한다. 제2 프로버의 제4 도전성 핀은 트랜지스터 디바이스의 드레인 단자에의 전기적 커플링을 제공하는 다이의 전면을 통해 노출된 제3 전면 구조체와 접촉한다.
제66 예들 중 어느 한 예에 대한 하나 이상의 제73 예에서, 전면 구조체는 제1 전면 금속화 층의 금속화 구조체를 포함하고, 전면 구조체와 접촉하는 것은 제1 전면 금속화 층에 인접한 호스트 기판 내의 개구부를 통해 접촉하는 것을 포함한다.
제65 예들 중 어느 한 예에 대한 하나 이상의 제74 예에서, 배면 구조체는 배면 소스 또는 드레인 콘택트 금속화부, 배면 게이트 전극, 또는 배면 금속화 스택의 금속화 구조체 중 하나를 포함한다.
제65 예들 중 어느 한 예에 대한 하나 이상의 제75 예에서, 본 방법은, 제1 도전성 핀을 배면 구조체에 접촉시키는 동안, 제2 다이의 배면을 통해 노출된 제2 배면 구조체를 제2 도전성 핀을 제2 배면 구조체에 접촉시키는 전기 테스터의 제2 프로버의 다수의 도전성 핀들 중 제2 도전성 핀에 정렬시키는 단계 - 제2 배면 구조체는 제2 다이의 제2 트랜지스터 디바이스의 제2 트랜지스터 단자에의 전기적 커플링을 제공함 -, 및 전기 테스트 알고리즘을 실행하는 동안, 제2 전기 테스트 알고리즘을 적어도 제2 도전성 핀을 통해 제2 다이에 대해 실행하여 제2 다이에 대응하는 제2 전기 테스트 데이터를 생성하는 단계를 추가로 포함한다.
제65 예들 중 어느 한 예에 대한 하나 이상의 제76 예에서, 트랜지스터 단자는 소스 단자를 포함하고 제2 트랜지스터 단자는 게이트 단자를 포함한다.
제65 예들 중 어느 한 예에 대한 하나 이상의 제77 예에서, 본 방법은 제2 배면 구조체를 프로버의 하나 이상의 도전성 핀 중 제2 도전성 핀에 정렬시키는 단계, 및 제1 도전성 핀을 배면 구조체에 접촉시키는 동안, 제2 도전성 핀을 제2 배면 구조체에 접촉시키는 단계를 추가로 포함하며, 여기서 제2 배면 구조체는 다이의 테스트 디바이스에의 전기적 커플링을 제공한다.
제77 예들 중 어느 한 예에 대한 하나 이상의 제78 예에서, 테스트 디바이스는 전기적으로 커플링된 반도체 핀들의 체인을 포함한다.
하나 이상의 제79 예에서, 디바이스 구조체는 격리 유전체에 인접한, 단결정질 반도체 재료를 포함하는 보디를 포함한다. 구조체는 보디의 측벽에 인접한 게이트 스택을 포함하며, 게이트 스택은 게이트 유전체에 의해 측벽으로부터 분리된 게이트 전극을 포함한다. 구조체는 게이트 스택의 대향 측면들 상에서 보디에 커플링된 소스 및 드레인을 포함한다. 구조체는 소스, 드레인 또는 게이트 전극 중 적어도 하나에 커플링된 전면 인터커넥트 금속화 층을 포함한다. 구조체는 전면 인터커넥트 금속화 층의 반대쪽에 있는, 보디의 배면 표면 위의 배면 디바이스 층을 포함하고, 여기서 배면 디바이스 층은 보디의 조성과 상이한 조성을 갖는 제2 반도체 재료를 포함한다. 구조체는 배면 디바이스 층에 전기적으로 커플링된 배면 디바이스 단자를 포함한다.
제79 예들 중 어느 한 예에 대한 하나 이상의 제80 예에서, 구조체는 제2 전계 효과 트랜지스터(FET) 위에 스태킹된 제1 FET를 포함한다. 제2 반도체 재료는 단결정질이다. 제2 게이트 스택은 제2 반도체 재료에 커플링된다. 배면 디바이스 단자는 제2 반도체 재료에 커플링되는 제2 FET의 소스 또는 드레인을 추가로 포함한다.
제80 예들 중 어느 한 예에 대한 하나 이상의 제81 예에서, 단결정질 반도체 재료는 제1 IV족 또는 III-V족 반도체를 포함한다. 제2 반도체 재료는 제2 IV족 또는 III-V족 반도체를 포함한다.
제80 예들 중 어느 한 예에 대한 하나 이상의 제82 예에서, 구조체는 배면 디바이스 단자에 커플링된 배면 인터커넥트 금속화 층을 추가로 포함하며, 여기서 보디 및 배면 디바이스 층은 전면 인터커넥트 금속화 층과 배면 인터커넥트 금속화 층 사이에 위치된다.
제79 예들 중 어느 한 예에 대한 하나 이상의 제83 예에서, 배면 디바이스 단자는 FET의 소스 또는 드레인 중 하나와 접촉한다.
제79 예들 중 어느 한 예에 대한 하나 이상의 제84 예에서, 구조체는 박막 트랜지스터(TFT) 위에 스태킹된 전계 효과 트랜지스터(FET)를 포함한다. 제2 반도체 재료는 다결정질 또는 비정질이다. 제2 게이트 스택은 제2 반도체 재료에 커플링된다. 배면 디바이스 단자는 제2 반도체 재료에 커플링되는 TFT의 소스 또는 드레인을 추가로 포함한다.
하나 이상의 제85 예에서, 집적 회로(IC) 구조체는 필드 격리 유전체에 인접한 트랜지스터 보디를 포함하며, 트랜지스터 보디는 단결정질 반도체 재료를 포함한다. IC 구조체는 보디의 측벽에 인접한 게이트 스택을 포함하며, 게이트 스택은 게이트 유전체에 의해 측벽으로부터 분리된 게이트 전극을 포함한다. IC 구조체는 게이트 스택의 대향 측면들 상에서 트랜지스터 보디에 커플링된 소스 및 드레인을 포함한다. IC 구조체는 트랜지스터 보디 및 필드 격리 유전체의 제1 측면 위의 전면 인터커넥트 금속화 층을 포함하며, 전면 인터커넥트 금속화 층은 소스, 드레인, 또는 게이트 전극 중의 제1의 것에 커플링된다. IC 구조체는 보디들 및 필드 격리 유전체의 제2 측면 위의 배면 인터커넥트 금속화 층을 포함하며, 배면 인터커넥트 금속화 층은 소스, 드레인, 또는 게이트 전극 중의 제2의 것에 커플링되고, 여기서 배면 인터커넥트 금속화 층은 전면 인터커넥트 금속화 층과 상이한 조성을 갖는다.
제85 예들 중 어느 한 예에 대한 하나 이상의 제86 예에서, 전면 인터커넥트 금속화 층은 배면 인터커넥트 금속화 층의 임의의 금속 합금보다 더 높은 비율의 Cu를 포함하거나, 배면 인터커넥트 금속화 층은 전면 인터커넥트 금속화 층의 임의의 금속 합금보다 더 높은 비율의 Cu를 포함한다.
제86 예들 중 어느 한 예에 대한 하나 이상의 제87 예에서, 전면 인터커넥트 금속화 층은 Ru, Rh, Pd, Ir, Pt, Au, W, Cr, 또는 Co 중 하나 이상의 합금을 포함하며, 배면 인터커넥트 금속화 층은 Cu를 포함한다.
제87 예들 중 어느 한 예에 대한 하나 이상의 제88 예에서, 배면 인터커넥트 층은 소스에 커플링되고, 전면 인터커넥트 층은 게이트 전극에 커플링되며, 배면 인터커넥트 금속화 층은 전면 인터커넥트 금속화 층보다 더 큰 측방 치수들 또는 더 큰 두께 중 적어도 하나를 갖는 피처들을 포함한다.
하나 이상의 제89 예에서, 트랜지스터 구조체를 제조하는 방법은 배면 캐리어 층 위에 배치된 제1 디바이스 층을 포함하는 도너 기판을 수용하는 단계 - 제1 디바이스 층은 제1 반도체 재료를 포함함 - 를 포함한다. 본 방법은 제1 디바이스 층에서의 하나 이상의 제1 디바이스 층 피처를 제1 디바이스 층 피처들의 측벽에 인접한 필드 격리 유전체와 함께 형성하는 단계를 포함한다. 본 방법은 제1 디바이스 층 피처에 커플링된 제1 전면 디바이스 단자를 형성하는 단계를 포함한다. 본 방법은 호스트 기판을 캐리어 층의 반대쪽에 있는 도너 기판의 측면과 조인시키는 단계를 포함한다. 본 방법은 캐리어 층의 적어도 일 부분을 제거함으로써 제1 디바이스 층 피처들의 배면을 노정시키는 단계를 포함한다. 본 방법은 제1 디바이스 층 피처들의 배면 상에 제2 디바이스 층을 퇴적시키는 단계 - 제2 디바이스 층은 제1 반도체 재료와 상이한 조성을 갖는 제2 반도체 재료를 포함함 - 를 포함한다. 본 방법은 제2 디바이스 층에 커플링된 배면 디바이스 단자를 형성하는 단계를 포함한다.
제88 예들 중 어느 한 예에 대한 하나 이상의 제89 예에서, 본 방법은 제1 디바이스 층 피처들 상에 반도체를 포함하는 제1 소스 또는 드레인을 퇴적시키는 단계, 및 제1 소스 또는 드레인에 커플링된 제1 콘택트 금속을 형성하는 단계를 추가로 포함한다. 제2 디바이스 층을 퇴적시키는 단계는 반도체를 포함하는 제2 소스 또는 드레인을 퇴적시키는 단계를 추가로 포함한다. 배면 디바이스 단자를 형성하는 단계는 제1 소스 또는 드레인에 커플링된 제2 콘택트 금속을 형성하는 단계를 추가로 포함한다.
제89 예들 중 어느 한 예에 대한 하나 이상의 제90 예에서, 제1 디바이스 층 피처들을 형성하는 단계는 제1 트랜지스터 채널을 형성하는 단계를 추가로 포함한다. 제1 전면 디바이스 단자를 형성하는 단계는 제1 게이트 전극을 형성하는 단계를 추가로 포함한다. 배면 디바이스 층을 퇴적시키는 단계는 제2 트랜지스터 채널 반도체를 퇴적시키는 단계를 추가로 포함한다. 배면 디바이스 단자를 형성하는 단계는 제2 트랜지스터 채널 위에 제2 게이트 전극을 형성하는 단계를 추가로 포함한다.
제90 예들 중 어느 한 예에 대한 하나 이상의 제91 예에서, 본 방법은 제1 디바이스 층에 대한 소스 또는 드레인 콘택트를 형성하는 단계, 및 제2 디바이스 층에 대한 소스 또는 드레인 콘택트를 형성하는 단계를 추가로 포함한다.
하나 이상의 제92 예에서, 집적 회로(IC) 스트레이텀들을 제조하는 방법은 제1 반도체 재료를 포함하는 디바이스 층을 갖는 도너 기판을 수용하는 단계를 포함한다. 본 방법은 디바이스 층 내에 트랜지스터들을 제조하는 단계를 포함한다. 본 방법은 트랜지스터들의 제1 측면 위에, 적어도 제1 금속을 포함하는 전면 인터커넥트 금속화 층을 형성하는 단계 - 전면 인터커넥트 금속화 층은 트랜지스터들 중 하나 이상의 트랜지스터의 소스, 드레인, 또는 게이트 전극 중의 제1의 것에 커플링됨 - 를 포함한다. 본 방법은 트랜지스터들의 제2 측면 위에, 적어도 제2 금속을 포함하는 배면 인터커넥트 금속화 층을 형성하는 단계 - 배면 인터커넥트 금속화 층은 트랜지스터들 중 하나 이상의 트랜지스터의 소스, 드레인, 또는 게이트 전극 중의 제2의 것에 커플링됨 - 를 포함한다.
제91 예들 중 어느 한 예에 대한 하나 이상의 제92 예에서, 호스트 기판은 배면 캐리어 층을 포함하고, 본 방법은 호스트 기판을 도너 기판과 조인시키는 단계 - 호스트 기판은 캐리어 층과 반대쪽에서 도너 기판과 조인함 -, 및 캐리어 층의 적어도 일 부분을 제거함으로써 트랜지스터들 중 하나 이상의 배면을 노정시키는 단계를 추가로 포함한다.
제91 예들 중 어느 한 예에 대한 하나 이상의 제93 예에서, 전면 인터커넥트 금속화 층은 배면 인터커넥트 금속화 층보다 더 높은 비율의 Cu를 포함하거나, 배면 인터커넥트 금속화 층은 전면 인터커넥트 금속화 층보다 더 높은 비율의 Cu를 포함한다.
제93 예들 중 어느 한 예에 대한 하나 이상의 제94 예에서, 제1 금속은 Ru, Rh, Pd, Ir, Pt, Au, W, Cr, 또는 Co 중 하나 이상을 포함하며, 제2 금속은 Cu를 포함한다.
제94 예들 중 어느 한 예에 대한 하나 이상의 제95 예에서, 배면 인터커넥트 층은 소스에 커플링되고, 전면 인터커넥트 층은 게이트 전극에 커플링되며, 배면 인터커넥트 금속화 층은 전면 인터커넥트 금속화 층보다 더 큰 측방 치수들 또는 더 큰 두께 중 적어도 하나를 갖는 피처들을 포함한다.
본 개시내용의 원리들이 그와 같이 기술된 예들로 제한되지 않고 첨부된 청구항들의 범주를 벗어남이 없이 수정 및 변경하여 실시될 수 있다는 것이 인식될 것이다. 예를 들어, 이상의 예들은 이하에서 추가로 제공되는 바와 같은 특징들의 특정 조합들을 포함할 수 있다.

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  1. 제1항에 따른, 구조체.
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