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CN109690785B - 用于两侧金属化的半导体器件的背面源极/漏极替换 - Google Patents

用于两侧金属化的半导体器件的背面源极/漏极替换 Download PDF

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CN109690785B
CN109690785B CN201680088794.9A CN201680088794A CN109690785B CN 109690785 B CN109690785 B CN 109690785B CN 201680088794 A CN201680088794 A CN 201680088794A CN 109690785 B CN109690785 B CN 109690785B
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Abstract

公开了用于两侧金属化(MOBS)的半导体器件的背面源极/漏极(S/D)替换的技术。本文描述的技术提供了方法来恢复或以其他方式促成低接触电阻，从而减小或消除使晶体管性能降低的寄生外部电阻。在一些情况下，所述技术包括：在包括一个或多个晶体管器件的器件层的正面处理期间形成牺牲S/D材料和种子层。然后可以将器件层反转并结合到主晶圆。然后可以通过研磨、蚀刻和/或CMP工艺执行器件层的背面露出。然后可以使用种子层作为蚀刻停止部且通过背面S/D接触沟槽去除牺牲S/D材料，随后形成从种子层生长的相对高掺杂的最终S/D材料，以提供增强的欧姆接触属性。可以描述和/或公开了其他实施例。

Description

用于两侧金属化的半导体器件的背面源极/漏极替换
技术领域
本公开内容涉及用于两侧金属化的半导体器件的背面源极/漏极替换。
背景技术
半导体器件是利用半导体材料(例如硅、锗和砷化镓)的电子特性的电子部件。场效应晶体管(FET)是包括以下三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，电荷载流子(例如，电子或空穴)通过该沟道从源极流到漏极。在电荷载流子是电子的情况下，FET被称为n沟道器件，而在电荷载流子是空穴的情况下，FET被称为p沟道器件。一些FET具有称为主体或衬底的第四端子，其可用于偏置晶体管。另外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质层。FinFET是围绕薄的半导体材料条(通常称为鳍状物)构造的MOSFET晶体管。FinFET器件的导电沟道位于鳍状物的与栅极电介质相邻的外部部分上。具体地，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧面)/在两个侧壁内及沿着鳍状物的顶部(平行于衬底表面的侧面)流动。因为这种结构的导电沟道基本上沿着鳍状物的三个不同的外部平面区域存在，所以这种FinFET设计有时被称为三栅极晶体管。也可以利用其他类型的FinFET结构，例如所谓的双栅极FinFET，其中导电沟道主要仅沿着鳍状物的两个侧壁(而不沿着鳍状物的顶部)存在。纳米线晶体管(有时称为纳米带晶体管，取决于导线的高度)被配置为与基于鳍状物的晶体管类似，但代替鳍状沟道区(其中栅极在两个或三个部分上(并因此，具有两个或三个有效栅极))，使用一条或多条纳米线来形成沟道。在这种情况下，栅极材料通常在四个部分上或以其他方式围绕每条纳米线，从而提供所谓的全环栅沟道。
集成电路(IC)制造主要包括两个部分：前段或前段制程(FEOL)和后段或后段制程(BEOL)。前段或FEOL是IC制造的第一部分，其中形成各个半导体器件，包括一直到沉积金属互连层的所有工艺。后段或BEOL (不要与更后段(far-back-end)芯片制造相混淆)是IC制造的第二部分，其中利用金属布线对各个半导体器件进行互连。取决于目标应用或最终用途，BEOL可以包括任意数量的金属化层。
发明内容
根据一个实施例，一种集成电路(IC)，包括：衬底；晶体管，其在所述衬底上方并且包括：栅极；所述栅极上方的半导体区；与所述半导体区相邻的源极区和漏极区；分别在所述源极区和所述漏极区上方的第一接触部和第二接触部；以及所述源极区和所述漏极区下方的种子层，其中，所述种子层包括半导体材料，并且具有比所述源极区和所述漏极区的掺杂水平低的掺杂水平；位于所述晶体管下方且位于所述晶体管与所述衬底之间的至少一个金属化层；以及所述晶体管上方的至少一个金属化层。
根据一个实施例，一种集成电路(IC)，包括：衬底；晶体管，其在衬底上方并且包括：栅极；所述栅极上方的半导体区；与所述半导体区相邻的源极区和漏极区，其中，所述源极区和所述漏极区包括半导体材料并且具有第一掺杂水平；分别在所述源极区和所述漏极区上方的第一接触部和第二接触部；以及所述源极区和所述漏极区下方的层，其中，所述层包括半导体材料，并且具有低于所述第一掺杂水平的第二掺杂水平；第一互连层，其位于所述晶体管下方且位于所述晶体管与所述衬底之间，所述第一互连层包括电介质材料和一个或多个导电互连特征；以及第二互连层，其在所述晶体管上方，所述第二互连层包括电介质材料和一个或多个导电互连特征。
根据一个实施例，一种形成集成电路的方法，包括：在第一衬底上沉积牺牲层；在所述牺牲层上形成单晶半导体材料层；使用所述单晶半导体材料层形成晶体管器件，所述晶体管器件包括栅极、所述栅极下方的半导体区、与所述半导体区相邻的源极区和漏极区、以及所述源极区和所述漏极区上方的种子层，其中，所述源极区和所述漏极区包括牺牲源极材料和牺牲漏极材料；将所述第一衬底的金属化层结合到第二衬底的金属化层；去除所述牺牲层以去除所述第一衬底；形成接触沟槽以访问所述源极区和所述漏极区的与所述第二衬底相对的一侧；选择性地蚀刻所述牺牲源极材料和所述牺牲漏极材料而不完全去除所述种子层，从而形成源极沟槽和漏极沟槽；在所述种子层上且在所述源极沟槽和所述漏极沟槽中形成最终源极材料和最终漏极材料；以及在所述接触沟槽中形成接触部。
附图说明
图1A-B示出了根据本公开内容的一些实施例的形成集成电路(IC)的方法100，该集成电路包括两侧金属化(metallization on both sides，MOBS) 方案并且包括背面源极/漏极(S/D)替换材料。
图2A-D示出了根据本公开内容的一些实施例的在包括体晶圆、牺牲层和器件质量层的多层衬底上形成包括牺牲S/D材料的至少一个晶体管。注意，图2A'示出了根据本公开内容的实施例的另一示例性多层衬底。
图3示出了根据本公开内容的实施例的图2D的转移晶圆结构被反转并且结合到主晶圆。
图4-4'示出了根据本公开内容的一些实施例的IC结构，其包括反转并结合到主晶圆的转移晶圆，其中转移晶圆包括牺牲S/D材料和多层衬底。注意，图4' 中的示例性IC结构包括图2A'的多层衬底。
图5A-B示出了根据本公开内容的一些实施例的在去除多层衬底的体晶圆层以露出器件层的背面期间所得到的IC结构。
图6A示出了根据本公开内容的实施例的在对图5B的结构执行背面处理之后的示例性IC结构，其中背面处理包括形成背面S/D接触沟槽。
图6B示出了根据本公开内容的实施例的在已经通过背面S/D接触沟槽去除了图6A的结构的牺牲S/D材料之后的示例性IC结构。
图6C示出了根据本发明的实施例在图6B的结构的种子层上形成最终 S/D材料之后的示例性IC结构。
图6D示出了根据本公开内容的实施例的在图6C的结构的背面S/D接触沟槽中形成背面S/D接触部之后的示例性IC结构。
图6E示出了根据本公开内容的实施例的在对图6D的结构执行背面后段(BBE)处理之后的示例性IC结构。
图7A-M示出了根据本公开内容的一些实施例的在执行图1A-B的方法时形成的示例性IC结构的透视图。
图8示出了根据本公开内容的一些实施例的利用集成电路结构和/或器件实现的计算系统，其中集成电路结构和/或器件是使用本文公开的技术形成的。
通过阅读以下详细说明并结合本文描述的附图，将更好地理解本实施例的这些和其他特征。在附图中，在各个图中示出的每个相同或几乎相同的部件可以由同样的数字表示。为清楚起见，并非每个部件都在每个图中被标记。此外，如将理解的，附图不一定按比例绘制或并不是要将所描述的实施例限制为所示的特定结构。例如，虽然一些附图通常示出了直线、直角和平滑表面，但是考虑到制造工艺的现实限制，所公开技术的实际实施方式可能具有不完美的直线和直角，并且一些特征可能具有不平滑的表面形貌或者其他形貌。进一步地，附图中的一些特征可以包括图案化填充和/或阴影填充，其主要被提供以帮助在视觉上区分不同的特征。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
两侧金属化(MOBS)是集成电路(IC)制造中的一个构思，其中按照现有技术进行前段或FEOL IC处理(尽管有些接触部可能被处理得非常深)，随后进行后段或BEOL IC工艺流程。然后将被称为转移晶圆的晶圆翻转或反转并结合到新的支撑晶圆上，该支撑晶圆被称为主晶圆。然后可以通过研磨、蚀刻和/或化学机械抛光/平坦化(CMP)的某种组合去除转移晶圆的背面，使用或不使用蚀刻停止层(例如，像例如绝缘体上硅(SOI)的结晶或无定形绝缘体)。这种衬底去除工艺被称为背面露出(backside reveal)，这是因为它露出了器件层的背面或下面，器件层可以包括在对转移晶圆的前段处理期间形成的一个或多个半导体器件(例如，晶体管)，从而允许从器件层的背面执行后续处理。后续处理可以包括在露出的背面形成另外的接触沟槽(contact trench)并在背面接触沟槽中沉积金属接触部。另外的处理可以包括一层或多层背面后段处理(例如，形成一个或多个背面金属化层，形成焊料凸块，等)。
实际上，晶体管具有欧姆接触，其理想地包括在源/漏(S/D)区中的相对高的掺杂水平和成分，以减小或消除使晶体管性能降低的寄生外部电阻。然而，与栅极处理相关的热要求可能与S/D区中的这种相对高的掺杂水平不相容，这是因为在随后的相对高温的栅极处理或其他前段处理期间S/D 掺杂剂倾向于扩散到沟道区中。通过执行具有低掺杂/无掺杂的牺牲沉积，该处理保留了空间和界面清洁度，同时避免了与FEOL处理相关的不可避免的扩散。
因此，并且根据本公开内容的一个或多个实施例，公开了用于两侧金属化(MOBS)的半导体晶体管结构的背面源极/漏极(S/D)替换的技术。在一些实施例中，本文描述的技术可用于恢复包括背面接触部的S/D区中的低接触电阻，从而减小或消除使晶体管性能降低的寄生外部电阻。在一些实施例中，该技术包括MOBS方案，其包括在转移晶圆上的器件层的前段处理期间在一个或多个S/D区中形成牺牲材料。在一些这样的实施例中，在将转移晶圆结合到主晶圆并且执行对器件层的背面露出之后(如本文将更详细描述的)，可以通过背面接触沟槽去除牺牲S/D材料并且用具有相对高掺杂水平的最终或功能性S/D材料替换牺牲S/D材料，以提供所需的欧姆接触特性。在一些实施例中，在S/D区的前段处理期间，可以在牺牲S/D 材料上形成种子层，以帮助牺牲S/D材料的随后的结构反转和背面去除以及最终S/D材料的再生长，这根据本公开内容将是显而易见的。在一些这样的实施例中，在使用给定蚀刻剂的情况下，种子层可具有比牺牲S/D材料相对低的蚀刻速率(例如，至少低2、3、4、5、10、15、20、25或50 倍)，使得可以有效地去除牺牲S/D材料，同时留下可以从其生长替代最终 S/D材料的种子层的至少一部分。在这个意义上，种子层还可以用作牺牲 S/D材料蚀刻工艺的蚀刻停止部。此外，在一些这样的实施例中，可以基于种子层实现相对蚀刻速率，其中种子层是以下中的至少一种：未掺杂或标称掺杂的(例如，掺杂浓度小于1E18或1E19原子/立方厘米)；具有与牺牲S/D材料不同的材料成分(例如，种子层是Si或SiGe，其具有的Ge相对于牺牲S/D材料少10％)；以及包括碳合金(例如，至少1％C)，这根据本公开内容将是显而易见的。
如前所述，本文提供的背面S/D替换技术是在MOBS方案的背景中实现的。在一些这样的实施例中，可以通过以下方式实现MOBS方案：形成包括体晶圆(例如，体硅)或绝缘体上半导体晶圆(例如，绝缘体上硅或 SOI晶圆)的多层衬底，在晶圆上沉积蚀刻停止层和/或快速蚀刻层，以及在蚀刻停止层或快速蚀刻层上沉积器件质量层。然后可以对多层衬底执行标准前段处理，以在器件质量层中形成与需要的半导体器件(例如，晶体管)一样多的半导体器件(例如，晶体管)，从而产生器件层。然后可以对该器件层执行标准后段处理，以形成接触部和与需要的金属(或其他导电) 后段层一样多的金属(或其他导电)后段层。在一些实施例中，正面过孔或接触部可以被处理得非常深，例如被处理到器件层下方的多层衬底的至少一部分中，这是因为例如深处理的过孔可以用于从背面通过器件层进行接触。然后可以将得到的完全集成的晶圆(本文称为转移晶圆)结合到另一个晶圆，本文称为主晶圆，其可以包括一个或多个金属化层，并且还可以可选地与例如一个或多个半导体器件完全集成。可以通过将转移晶圆倒置以使其反转，并且然后将转移晶圆的金属后端和/或绝缘体材料(例如，氧化物材料)连接到主晶圆上的金属后端和/或绝缘体材料来进行结合，使得两个夹层晶圆的空白或其他的未填充的侧面朝外。例如，在存在受控环境(例如形成气体或氨)下，可以使用热、压力和/或力执行这种结合。在一些实施例中，主晶圆可以是机械支撑体并且不具有有源电子功能，这是因为它可以在最终产品中被去除。因此，主晶圆可以包括非半导体材料，例如氧化硅或氮化硅或其他耐火材料(例如，氧化铝或氧化钇)，这提供了一些示例。在另一个实施例中，例如主晶圆可以是具有耐化学侵蚀的碳化硅涂层的石墨盘。
在将转移晶圆结合到主晶圆之后，可以在被称为背面露出工艺的工艺中从多层衬底上去除转移晶圆的体晶圆部分(例如，未填充有源器件元件的大部分多层衬底厚度)。在多层衬底中包括蚀刻停止层的实施例中，可以执行背面研磨以接近蚀刻停止层，并且然后可以执行湿法蚀刻和/或抛光工艺，直到蚀刻/抛光有效地停止在蚀刻停止层处。在一些这样的实施例中，仅器件层(包括在其上/从其上形成的晶体管)和可能的一些蚀刻停止层将保留在转移晶圆上，从而实现垂直集成MOBS方案。在多层衬底中包括快速蚀刻层的其他实施例中，可以执行横向湿法蚀刻以去除快速蚀刻层并且允许从器件质量层释放体晶圆(剥离工艺，而不是研磨工艺)。在一些这样的实施例中，仅器件层(包括在其上/从其上形成的晶体管)和可能的一些快速蚀刻层将保留在主晶圆上，这显著减小了转移晶圆的厚度，从而实现垂直集成MOBS方案。在其他实施例中，多层衬底可以包括快速蚀刻层和蚀刻停止层，这根据本公开内容将是显而易见的。在一些这样的实施例中，可以执行横向蚀刻以释放体晶圆，并且然后可以执行背面蚀刻和/或抛光，直到蚀刻/抛光有效地停止在蚀刻停止层处。
注意，本文使用的“器件质量”和“器件层”(例如，器件质量层或器件质量材料)表示包含高质量单晶半导体材料。高质量部件可以代表缺陷水平(例如，每平方厘米小于1E8个缺陷)、污染水平、掺杂剂水平、粗糙度和/或材料的任何其他合适或期望的特性，这根据本公开内容将是显而易见的。为了便于背面露出工艺，器件质量层可以包含渐变或阶梯函数浓度梯度区域，以提供高或低的蚀刻和/或抛光速率的区域，如基于本公开内容可以理解的那样。如将进一步显而易见的，如果不使用本文中以各种方式描述的集成技术，则不能实现MOBS方案。这是因为从污染、掺杂、缺陷、粗糙度等角度来看，在转移晶圆上形成一个或多个晶体管所利用的器件质量材料需要具有足够高质量的单晶结构。在不具有由体晶圆(例如，本文所述的转移晶圆)限定的晶体结构的情况下，将无法以其它方式实现这种高质量单晶材料，并由此将无法实现用于垂直集成的晶体管级(transistor level)的器件质量层。因此，本文描述的背面S/D替换技术可以首先利用本文描述的转移晶圆与主晶圆集成技术，这根据本公开内容将是显而易见的。注意，在使用转移晶圆与主晶圆集成方案来形成MOBS结构之后，器件层下方的部分(最初形成在转移晶圆上)通常可以被称为器件层的正面，而器件层上方的部分通常可以称为器件层的背面。
另外注意，器件层的正面可以经受所谓的前段和后段处理，这是因为可以在转移晶圆与主晶圆结合之前执行这样的处理。在已经执行转移晶圆与主晶圆集成和背面露出之后，背面可以经受所认为的后段处理，但由于这种后段处理对器件层的背面执行，因此在本文中可以将它称为背面后段 (BBE)处理。另外，注意正面和背面名称是相对于器件层的给定取向的，其在转移晶圆与主晶圆集成方案期间随着器件层被反转而改变。进一步注意，当半导体结构被反转，使得器件层实际上指向下时，相对而言，该器件层中的晶体管器件的沟道在它们各自的栅极上方，而不是如通常所示的那样在栅极下方。为此，并且如将理解的，本文提及“上方”或“下方”并不意味着必然暗示对结构的取向的限制。相反，这样的术语仅用作相对术语来描述以一个特定取向存在的结构。实际上，该结构可以根据给定应用的需要而转动和反转并以其他方式定向，并且本文使用的相对术语可以简单地调整到该实际取向。
根据本公开内容，本文中以各种方式描述的转移晶圆与主晶圆集成技术的许多益处将是显而易见的。例如，该技术可用于在非常薄的器件质量衬底(例如厚度小于400、250、100或50nm的衬底或具有根据本公开内容将是显而易见的某个其他合适的最大厚度的衬底)上干净地产生晶体管和后端堆叠体。如前所述，这样的薄衬底必须具有针对污染、掺杂水平、缺陷水平(例如，点、线和体缺陷水平)、粗糙度和晶圆弯曲(仅举几个示例方面)的器件级质量以用于集成目的。在如本文所述的集成技术中使用蚀刻停止层和/或快速蚀刻层提供了固有的自对准能力，使得每个晶圆可以被更容易地制造成所期望的规格，包括实现器件级质量衬底和能够垂直缩放 (例如，对于MOBS方案和/或对于前段器件的多层，如果需要的话)的能力。此外，本文中以各种方式描述的转移晶圆与主晶圆集成技术提供优于仅仅研磨和蚀刻技术的益处，这是因为这样的技术不包括内置蚀刻停止层或快速蚀刻层，从而导致可影响性能和可靠性的厚度均匀性问题。本文描述的集成技术展示了对堆叠层的衬底厚度的控制，并且还允许垂直堆叠非常薄的器件质量层。另外，本文描述的集成技术实现了MOBS方案，其可以包括本文描述的背面S/D替换技术。这种背面接触电阻减小技术可以提供改善的或增强的欧姆接触特性，这根据本公开内容将是显而易见的。
可以使用诸如电子显微术(包括扫描/透射电子显微术(SEM/TEM)、扫描透射电子显微术(STEM)和反射电子显微术(REM))；成分映射；X 射线晶体学或衍射(XRD)；能量色散X射线光谱学(EDS)；二次离子质谱法(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；三维层析成像；或高分辨率的物理或化学分析(仅举几个合适的示例性分析工具)等工具来检测本文提供的技术和结构的用途。特别地，在一些实施例中，这样的工具可以指示IC MOBS 结构，其包括通过背面处理(至少部分地)替换的一个或多个晶体管的S/D 区。例如，在一些这样的实施例中，可以通过在S/D区下方存在种子层来检测该技术，其中种子层包括半导体材料并且具有包括以下中的至少一个的组成特征：包括蚀刻速率减小元素，例如碳和/或低掺杂或不掺杂；1％或更高的碳水平和/或小于S/D区的掺杂水平的、每立方厘米(cm)至少1E19 或1E20个原子的掺杂水平。在这种情况下，存在种子层以帮助在背面去除牺牲S/D材料之后生长最终S/D材料，该牺牲S/D材料存在于该位置作为 S/D区的一种占位部。此外，这允许最终S/D材料包括相对高的杂质掺杂量(例如，大于每立方厘米1E20、5E20或1E21个原子)，而不会使这些掺杂剂扩散到相邻的沟道区中，这是因为在将会导致这种不希望的掺杂剂扩散的处理之后，在S/D区中形成最终S/D材料。在一些实施例中，种子层可以是未掺杂的或包括小于例如每立方厘米1E18、1E19或1E20个原子的(例如，合适的n型或p型掺杂剂的)杂质掺杂水平，而S/D区(在牺牲材料已经被去除并用最终材料替换之后)可以包括大于例如每立方厘米1E19、 1E20或1E21个原子的(例如，合适的n型或p型掺杂剂的)杂质掺杂水平。在一些实施例中，可以基于在器件层(其可以包括一个或多个晶体管) 下方和上方的一个或多个金属化层和/或基于以相对反转方式在IC上包括的一个或多个晶体管(例如，其中，每个晶体管沟道位于栅极上方，这在传统结构中是非典型的)来检测MOBS方案。根据本公开内容，许多结构和变化将是显而易见的。
架构与方法
图1A-B示出了根据本公开内容的一些实施例的形成集成电路(IC)的方法100，该集成电路包括两侧金属化(MOBS)方案并且包括背面源极/ 漏极(S/D)替换材料。图2A-D、3、4-4'、5A-B和6A-E示出了根据本公开内容的一些实施例的在执行图1A-B的方法100时形成的示例性集成电路结构。为了便于说明，主要使用包括鳍状结构(例如，FinFET或三栅极)的晶体管器件来描述IC结构。然而，取决于最终用途或目标应用，该技术可用于集成任何合适几何结构的晶体管。可受益于本文所述的集成和背面 S/D替换技术的各种示例性晶体管器件几何结构包括但不限于场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面晶体管结构、双栅极晶体管结构、鳍状晶体管结构(例如，fin-FET、三栅极)和纳米线(或纳米带或全环栅)晶体管结构。另外，该技术可以用于p 型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如， n-MOS或n-TFET)。此外，该技术可用于例如基于互补晶体管的器件，例如互补MOS(CMOS)或互补TFET(CTFET)器件，或少电子到单电子量子晶体管器件。此外，这种器件可以采用半导体材料，其例如是三维晶体以及二维晶体或纳米管。在一些实施例中，该技术可用于使各种尺寸的器件受益，例如具有微米范围和/或纳米范围的临界尺寸(例如，以22、14、 10、7、5或3纳米工艺节点或更小纳米工艺节点形成的)的IC器件。
如在图1A中可以看到的，根据一个实施例，方法100包括提供102体晶圆或衬底，沉积104a蚀刻停止层或沉积104b快速蚀刻层，以及沉积器件质量半导体层106以形成图2A中所示的示例性多层衬底。在该示例性实施例中，多层衬底包括体晶圆层200，蚀刻停止或快速蚀刻层210和器件质量半导体层220。在一些实施例中，体晶圆层200可以是：体衬底，其包括 IV族材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)或碳化硅(SiC))和/ 或至少一种III-V族材料和/或蓝宝石和/或根据本公开内容将是显而易见的任何其他合适的(一种或多种)材料；绝缘体上X(XOI)结构，其中，X 是上述材料之一(例如，IV族和/或III-V族和/或蓝宝石)，并且绝缘体材料是氧化物材料或电介质材料或某个其他电绝缘材料；或者某个其它合适的多层结构，其中，顶层包括上述材料(例如，IV族和/或III-V族和/或蓝宝石)之一。注意，本文中使用的IV族材料包括至少一种IV族元素(例如，碳、硅、锗、锡)，例如Si、Ge、SiGe或SiC化合物或合金，这仅举了一些示例。注意，本文中使用的III-V族材料包括至少一种III族元素(例如，铝、镓、铟、硼、铊)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如砷化镓(GaAs)、氮化镓(GaN)、砷化铟镓(InGaAs)、氮化铟镓(InGaN)、砷化铝镓(AlGaAs)、氮化铝镓(AlGaN)和磷化铟(InP)，这仅举了一些示例。在一些实施例中，例如，体晶圆200可以掺杂有一种或多种材料，例如包括任何合适浓度的p型或n型杂质掺杂。在一些实施例中，体晶圆200可以包括由米勒指数<100>、<110>或<111>或其等同物描述的表面晶体取向，这根据本公开内容将是显而易见的。由于体晶圆200 上形成的器件将集成到另一个主晶圆，因此为了便于引用，体晶圆200在本文中可称为转移晶圆。另外，为了便于描述，将主要在体晶圆200是体 Si或SOI晶圆的背景下描述本公开内容。在一些情况下，对于12英寸直径的晶圆，体晶圆层200的厚度T1可以是例如0.1-2mm，例如0.75mm，这是标准的。然而，体晶圆层200的厚度T1可以是任何合适的厚度，这根据本公开内容将是显而易见的。
在该示例性实施例中，层210可以是已经在体晶圆层200上沉积104a 或104b的蚀刻停止层或快速蚀刻层。如根据本公开内容将显而易见的，层 210是有助于去除体晶圆层200的牺牲层。因此，如本文更详细描述的，在执行集成技术期间完全或部分地去除牺牲层210。取决于最终用途或目标应用，沉积104a或104b可以包括使用化学气相沉积(CVD)、原子层沉积 (ALD)、分子束外延(MBE)和/或任何其他合适的工艺在层200上毯覆式沉积牺牲层210或选择性生长牺牲层210。在一些实施例中，可以在沉积牺牲层210之前处理(例如，化学处理、热处理等)晶圆层200的顶表面。在牺牲层210是蚀刻停止层的一些实施例中，蚀刻停止层210的厚度T2可以在例如50-200nm的范围内，或者可以是允许蚀刻/抛光115a撞击由背面研磨114a引起的谷部以承受蚀刻/抛光115a工艺直至所有峰部(由于背面研磨而产生)被消耗掉的任何合适的厚度，如将参考图5A更详细地描述的。在牺牲层210是快速蚀刻层的一些实施例中，快速蚀刻层210的厚度T2可以是例如至少500nm，或者可以是允许横向蚀刻114b从晶圆200的边缘蚀入并允许剥离或去除晶圆的任何合适的厚度，如将参考图5B更详细地描述的。然而，牺牲层210的厚度T2可以是根据本公开内容将是显而易见的任何合适的厚度。
在该示例性实施例中，器件质量层220可以包括IV族半导体材料(例如，Si、Ge、SiGe)、III-V族半导体材料(例如，GaAs、InGaAs、InP)、石墨烯、MoS2和/或碳纳米管，这仅举了几个示例。在一些实施例中，层 220可以包括多个多层材料，例如，其可以用于纳米线晶体管结构应用。另外，取决于最终用途或目标应用，层220可以掺杂有一种或多种其他材料(例如，掺杂有合适的n型和/或p型掺杂剂)。可以使用本文所述的任何沉积工艺(例如，CVD、ALD、MBE等)或任何其他合适的沉积工艺来执行层220的沉积106。在一些实施例中，器件质量层220的厚度T3可以在例如300-500nm的范围内，或者可以是根据本公开内容将是显而易见的任何其他合适的厚度。如基于本公开内容可以理解的，可以使用器件质量层220 形成一个或多个晶体管器件，并且那些器件将被结合到主晶圆以允许 MOBS方案，这将在本文中更详细地描述。
取决于所选择的结构，任何合适的材料可以用于牺牲层210。在一些实施例中，为牺牲层210选择的材料可以基于层210是蚀刻停止层还是快速蚀刻层，体晶圆层200的材料和/或器件质量层220的材料。例如，在Si体晶圆200和Si器件质量层220的情况下，示例性蚀刻停止材料包括Si:C，其中C掺杂或合金含量在1-30％的范围内，并且示例性快速蚀刻材料包括 SiGe和SiGe:B。在Si体晶圆200和Ge或SiGe(Ge含量大于80％)器件质量层220的情况下，对于层210，示例性蚀刻停止材料包括Ge或Ge:C，其中C掺杂含量在1-30％的范围内，并且示例性快速蚀刻材料包括GeSn 和GeSn:B。在Si体晶圆200和Ge含量在10-80％范围内的SiGe器件质量层220的情况下，对于层210，示例性蚀刻停止材料包括SiGe:C，其中C 掺杂含量在1-30％的范围内，并且示例性快速蚀刻材料包括SiGe，其具有比SiGe器件质量层(其可以是或可以不是硼掺杂的)高约10％或更多的 Ge含量。在Si体晶圆200和InGaAs器件质量层220的情况下，对于层210，示例性蚀刻停止材料包括InP，并且示例性快速蚀刻材料包括GaAs。在包括快速蚀刻层的实施例中，可以基于以比去除一个或多个周围层的材料快至少2、5、10、20、50、100或200倍的速率去除快速蚀刻材料的能力来选择这种快速蚀刻材料。无论该层是蚀刻停止层还是快速蚀刻层，牺牲层 210的材料的许多变化根据本发明的公开内容将是显而易见的。
图2A'示出了根据实施例的另一示例性多层衬底。在该示例性实施例中，体晶圆200和器件质量层220与参考图2A的示例性结构所描述的相同，但是在它们之间包括附加层。如在图1A的方法100中可以看到的，一些实施例包括蚀刻停止层和快速蚀刻层，这是图2A'的示例性结构中的情况，其中层212是快速蚀刻层，而层214是蚀刻停止层。关于层210的先前相关讨论同样适用于该结构。例如，针对作为快速蚀刻层的层210讨论的相关厚度和材料适用于快速蚀刻层212(具有厚度T4)。此外，针对作为蚀刻停止层的层210讨论的相关厚度和材料适用于蚀刻停止层214(具有厚度T6)。如在图2A'中还可以看到的，层205夹在快速蚀刻层212和蚀刻停止层214 之间。可以包括层205来作为过渡层，该过渡层有助于蚀刻和去除层212 和/或有助于对蚀刻停止层214执行蚀刻/抛光，这根据本公开内容将是显而易见的。在一些实施例中，例如层205可以包括与体晶圆200相同的材料，或者层205可以包括层220的相同材料。此外，在一些实施例中，层205 可以具有在例如50-300nm范围内的厚度T5，或取决于最终用途或目标应用，层205可以具有任何其他合适的厚度。注意，可以使用本文所述的任何沉积工艺(例如，CVD、ALD、MBE等)或任何其他合适的沉积工艺来执行层212、205、214和220中的任何层的沉积。
根据实施例，继续图1A的方法100，以使用图2A的示例性多层衬底执行108前段处理，从而形成图2B中所示的作为结果的示例性结构。在该示例性实施例中，前段处理包括形成稍后将在背面处理期间去除和替换的牺牲S/D材料，这根据本公开内容将是显而易见的。如在图2B中可以看到的，在前段处理108期间，器件质量层220形成为鳍状物222，浅沟槽隔离 (STI)材料230被沉积并凹陷，并且栅极240形成在鳍状物222上以限定沟道区(其中源/漏(S/D)区与沟道区相邻)。可以使用任何合适的工艺(例如湿法或干法蚀刻工艺)来执行鳍状物222的形成。鳍状物222可以形成为具有各种宽度和高度。例如，在一些情况下，鳍状物的高度(Y方向上的尺寸)与宽度(X方向上的尺寸)之比(h/w)可以大于1，例如1.5至3。注意，为了便于说明，在该示例性结构中，将鳍状物222和形成在鳍状物 222之间的沟槽示出为具有相同的宽度和深度/高度；然而，本公开内容并不受此限制。还要注意，尽管在示例性结构中示出了三个鳍状物222，但是取决于最终用途或目标应用，可以形成任何数量的鳍状物，例如一个、两个、十个、数百个、数千个、数百万个等。进一步注意，尽管器件质量层 220的一部分形成为鳍状物222，但是该层的最大厚度仍然与图2A中所示的沉积层220的原始厚度相同(或大致相同)(其中可以从层220的底部到鳍状物222的顶部来测量厚度)。
在图2B的示例性结构中，STI材料230存在于由器件质量层220形成的鳍状物222之间。在一些实施例中，沉积STI材料230可以包括本文所述的任何沉积工艺(例如，CVD、ALD、MBE等)，或任何其他合适的沉积工艺。STI材料230可以包括任何合适的绝缘材料，例如一种或多种电介质、氧化物(例如二氧化硅)或氮化物(例如氮化硅)材料。在一些实施例中，可以基于鳍状物222的材料来选择STI材料230。例如，在Si器件质量层220的情况下，STI材料220可以是二氧化硅或氮化硅。如在图2B 的结构中还可以看到的，在鳍状物222上形成栅极240。在一些实施例中，形成栅极240可以包括先栅极流程(也称为在先高k栅极)。在一些实施例中，栅极可以在后栅极流程(也称为替换金属栅极(RMG))中形成。在这种后栅极处理中，工艺包括虚设栅极氧化物沉积，虚设栅电极(例如，多晶硅)沉积，以及图案化硬掩模沉积。附加处理可以包括图案化虚设栅极和沉积/蚀刻间隔体材料。在这样的过程之后，该方法可以继续进行绝缘体沉积，平坦化，并且然后去除虚设栅电极和栅极氧化物以暴露晶体管的沟道区。在打开沟道区之后，可以分别用例如hi-k电介质和替换金属栅极来替换虚设栅极氧化物和电极。
在该示例性实施例中，栅极包括栅电极240和直接形成在栅电极240 下方的栅极电介质(为了便于说明而未示出)。栅极电介质可以是例如任何合适的氧化物，例如二氧化硅或高-k栅极电介质材料。高-k栅极电介质材料的示例包括例如氧化铪、氧化硅铪、氧化镧、镧铝氧化物、氧化锆、氧化硅锆、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。在一些实施例中，在使用高-k 材料时可以对栅极电介质层执行退火工艺，以改善其质量。例如，栅电极 240可以包括各种材料，例如多晶硅、氮化硅、碳化硅，或各种合适的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。可以临近栅极形成间隔体和/或可以在栅极上形成硬掩模，以例如在后续处理期间有助于替换栅极处理和/或保护栅极。
在该示例性实施例中，进行源/漏(S/D)处理来继续前段处理108，源 /漏(S/D)处理包括去除鳍状物222的至少一部分并用S/D区中的替换材料 224和226替换该部分，从而形成图2C的作为结果的示例性结构。如根据本公开内容将是显而易见的，S/D材料224旨在是用于相应S/D区的最终材料，这是因为从该结构的正面来接触它们。如根据本公开内容也将是显而易见的，S/D材料226旨在是用于相应S/D区的牺牲材料，这是因为该牺牲材料226将在背面露出之后被去除和替换，这是因为将从结构的背面接触那些S/D区。如基于图2C可以理解的，在该示例性实施例中，去除并替换鳍状物222的曾在STI层230上方的S/D区，以形成替换S/D区224和226。结果，在图2C中所示的S/D区截面中，仅保留原始鳍状物222的子鳍状物部分221。在一些实施例中，替换S/D区224(在该示例性实施例中为替换鳍状物)可以形成为具有任何合适的尺寸和形状，例如与原始鳍状物222 的曾在STI材料区域230上方散开的部分相类似的尺寸和形状。然而，在一些实施例中，替换鳍状物部分可具有不同的尺寸和形状，例如图7G-M 中所示的。在一些实施例中，可以使用任何合适的技术来去除和替换S/D区，例如使用掩模、蚀刻和/或沉积工艺，这基于本公开内容是可以理解的。
在一些实施例中，替换最终S/D 224(从正面接触)可以包括任何合适的材料，例如任何合适的半导体材料(例如，IV族或III-V族半导体材料)。此外，在一些实施例中，例如，替换S/D材料224可以包括或可以不包括任何合适的n型和/或p型掺杂剂。同样如图2C所示，在该示例性实施例中，从正面接触的S/D区(表示为224)包括可选的正面接触电阻减小层225。在一些实施例中，例如，可以在S/D区的正面部分上形成这种接触电阻减小层225，以有助于欧姆接触。在一些实施例中，正面接触电阻减小层 225可包括任何合适的材料，例如IV族和/或III-V族材料，或根据本公开内容显而易见的任何其他合适的材料。在存在正面接触电阻减小层225的一些实施例中，它可以包括简并掺杂材料，例如包括每立方厘米至少1E19、 1E20、5E20或1E21个原子的n型和/或p型掺杂剂浓度，或某个其他合适的最小阈值掺杂剂浓度，以有助于欧姆接触。在一些实施例中，正面接触电阻减小层225可以包括与其相应的S/D区224类似的材料。在一些这样的实施例中，相对于正面接触电阻减小层或部分225所应用的(一个或多个)S/D区224，正面接触电阻减小层或部分225的材料成分可以与该(一个或多个)S/D区224的材料成分不同。例如，在SiGe S/D区的示例性情况下，用于该SiGe S/D区的正面接触电阻减小层或部分也可以包括SiGe，但是Ge在SiGe材料中的百分比被相对增加。此外，在InGaAs S/D区的示例性情况下，用于该InGaAs S/D区的正面接触电阻减小层或部分也可以包括InGaAs，但是In在InGaAs材料中的百分比被相对增加。
为了提供更具体的示例，出于说明的目的，在包括具有SiGe:B S/D区 (每立方厘米具有3E20个B原子)的Si沟道p-MOS的实施例中，用于 S/D区的正面接触电阻减小层或部分可以例如包括每立方厘米具有5E20个 B原子的SiGe:B或每立方厘米具有5E20个B原子的Ge:B。在另一个示例性情况下，在包括具有Si:P S/D区(每立方厘米具有5E20个P原子)的Si沟道n-MOS的实施例中，用于S/D区的正面接触电阻减小层或部分可以包括每立方厘米具有1E21个P原子的Si:P。注意，在一些实施例中，正面接触电阻减小层225(如果存在的话)可以是不同的层，或者可以是S/D区 224的一部分，其中例如一种或多种材料或材料浓度从S/D区224向正面接触电阻减小部分225渐变(例如，增加和/或减小)。例如，当形成S/D区 224时，沉积工艺的最后部分可包括以稳定或突然的方式增加掺杂浓度。在一些实施例中，正面接触电阻减小层225可以包括(例如，任何合适的n 型或p型掺杂剂的)每立方厘米至少1E17至1E21个原子(例如，每立方厘米至少1E20个原子)的掺杂浓度，该掺杂浓度大于S/D区224(正面接触电阻减小层225为该S/D区224提供接触电阻减小)的掺杂剂浓度，或者正面接触电阻减小层225可以包括如根据本公开内容显而易见的某个其它合适的相对量。
继续图2C的示例性结构，例如，牺牲S/D区226可以包括任何合适的材料，例如IV族或III-V族半导体材料。在一些实施例中，牺牲S/D区226 的材料可以包括或可以不包括杂质掺杂剂(例如，任何合适的n型或p型掺杂剂)，其中这种掺杂剂可以具有每立方厘米小于1E20、1E19、1E18个原子的浓度，或者根据本公开内容将显而易见的某个其他合适的量。在牺牲S/D区226包括杂质掺杂剂的实施例中，掺杂浓度可保持相对低(例如，每立方厘米小于1E20个原子)，以防止掺杂剂在后续处理期间(例如，在前段处理期间发生的高温退火工艺期间)扩散到沟道区中。在示例性实施例中，牺牲S/D材料可包括例如未掺杂或低掺杂(例如，每立方厘米小于 1E20个原子)的SiGe材料。在一些实施例中，可以用这种牺牲材料(其稍后在背面处理期间被去除和替换)替换所有S/D区。在一些实施例中，可以用这种牺牲材料(其稍后在背面处理期间被去除和替换)仅替换一些S/D 区。在一些这样的实施例中，包括牺牲材料的选择性S/D区可以仅包括要在转移晶圆上形成的晶体管的一个极性的S/D区(例如，相应地仅用于 n-MOS或p-MOS晶体管中的一种晶体管的n型或p型S/D区中的仅一个)。在一些这样的实施例中，与从正面接触的那些S/D区相反，包括牺牲材料的选择性S/D区可以仅包括从背面接触的S/D区(在执行本文所述的背面露出工艺之后)。在图2C的具体实施例中，S/D区224包括最终S/D材料，这是因为那些区域将从正面接触，而S/D区226包括牺牲S/D材料，这是因为这些区域稍后在背面露出工艺后被去除并替换。
如图2C所示，在该示例性实施例中，牺牲S/D区226均包括顶层227。在本文中，可以将顶层227称为种子层，这是因为在背面处理期间去除牺牲S/D区226的材料之后，然后可以从种子层227生长在那些区域中形成的最终替换S/D材料，这根据本公开内容将是显而易见的。在一些这样的实施例中，可以选择性地去除牺牲S/D材料226，使得在选择性蚀刻工艺之后保留种子层227。因此，在一些实施例中，对于给定的蚀刻剂，种子层 227可以具有的蚀刻速率小于牺牲S/D材料226的蚀刻速率，使得给定蚀刻剂能够以比给定蚀刻剂去除种子层材料227的速率快至少2、3、4、5、10、 15、20、25、30、40或50倍的速率或基于本公开内容能够理解的某个其它合适的最小相对速率去除牺牲S/D材料226。在一些实施例中，种子层227 可以包括半导体材料，例如诸如IV族或III-V族半导体材料。在一些这样的实施例中，种子层可以包括或可以不包括合金元素，例如1至20％水平的碳和/或杂质掺杂剂(例如，任何合适的n型或p型掺杂剂)，其中，这种掺杂剂可以具有每立方厘米小于1E20、1E19或1E18个原子的浓度，或者根据本公开内容将显而易见的某个其他合适的量。在种子层227包括杂质掺杂剂的实施例中，这种掺杂剂可以作为从牺牲S/D区226的扩散(例如，在前段处理期间发生的高温退火工艺期间引起的)的结果而存在。在种子层227包括杂质掺杂剂的实施例中，掺杂剂浓度可以是每立方厘米至少 1E17、1E18、1E19或5E19个原子(或某个其它合适的阈值量)，其小于牺牲S/D材料226的掺杂剂浓度，以例如在背面处理期间，有助于相对于种子层材料227选择性地蚀刻和去除牺牲S/D材料226。
在一些实施例中，顶部/种子层材料227可以包括相对于其相应的牺牲 S/D区材料226类似的半导体材料(与特征部中的任一个/两个中的任何包括的杂质掺杂剂无关)，而在其他实施例中，该特征部可包括不同的半导体材料。例如，在一些实施例中，牺牲S/D区226及其相应的种子层227(即，如图2C所示的牺牲S/D区顶上或上方的种子层)都可以包括相同的半导体材料(例如，都包括Si或SiGe)或它们可以包括不同的半导体材料(例如，其中牺牲S/D区226包括SiGe，而相应的种子层227包括Si)。即使在一对牺牲S/D区226和相应的种子层227包括相同的半导体材料的实施例中，不同特征部的材料也可包括不同的合金浓度。例如，在特征部226和227 都包括SiGe，更具体地包括Si1-xGex的情况下(其中，x是合金中锗的百分比)，种子层227的锗浓度(或x值)可以比相应牺牲S/D区226的锗浓度 (或x值)小至少5、10、15或20(或某个其他合适的阈值量)。例如，在一些这样的示例性情况下，牺牲S/D区226可以包括锗浓度为20％的SiGe，而相应的种子层227可以包括锗浓度为10％或更低的SiGe。这种Ge浓度的相对差可用于帮助背面选择性蚀刻以去除牺牲S/D区226的材料，这将在本文中更详细地描述。
在一些实施例中，种子层材料227可以包括稀碳合金以帮助背面选择性蚀刻工艺。例如，在一些这样的实施例中，种子层材料227可以例如包括至少0.5％、1％、1.5％、2％或2.5％(或某个其他合适的阈值量)碳合金，以增加种子层227相对于牺牲S/D区材料226的蚀刻选择性。在种子层材料227包括稀碳合金的一些实施例中，这种合金可以在1％至10％的范围内(例如，2％±1％)，或者根据本公开内容显而易见的某个其他合适的量或范围。在一些实施例中，种子层227可以具有0.5至20nm(例如，2 至10nm)范围内的厚度(Y方向上的尺寸)，或根据本公开内容显而易见的任何其他合适的厚度或厚度范围。注意，图2C中所示的中间鳍状物和右侧鳍状物的种子层在该示例性实施例中包括相同的尺寸、形状和材料；然而，本公开内容并不受此限制。例如，在一些实施例中，可以使用多个不同的种子或种子层以及多种不同的牺牲S/D材料，如基于本公开内容可以理解的那样。
注意，可以使用任何附加的或替代的合适的前段处理108，并且在其他实施例中可以对图2C的特定结构进行改变，这根据本公开内容将是显而易见的。例如，在一些实施例中，图2B的结构的一个或多个鳍状物222不需要被去除并由另一半导体材料代替，使得例如在最终结构中使用原始鳍状物。在另一示例性实施例中，对于具有平面结构的晶体管器件，STI材料 230可以未被凹陷来暴露鳍状物222，从而使得STI材料230与鳍状物222 的顶部齐平。还要注意：前段处理也被称为前段制程(FEOL)并且通常包括一直到(但不包括)沉积金属互连层的过程。如前所述，前段处理可以包括形成一个或多个晶体管器件，包括以下任何一种：场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面结构、双栅极结构、鳍状结构(例如，fin-FET、三栅极)和/或纳米线(或纳米带或全环栅)结构(具有任何数量的纳米线)。另外，形成的器件可以包括p型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如，n-MOS 或n-TFET)。此外，器件可以包括互补MOS(CMOS)或互补TFET(CTFET) 或量子器件(少电子到单个电子)。根据本公开内容，许多变化和结构将是显而易见的。
根据实施例，继续图1A的方法100，以使用图2C的示例性结构执行 110后段处理，从而形成图2D中所示的作为结果的示例性IC结构20(本文称为转移晶圆)。如基于本公开内容可以理解的，仍然对转移晶圆20的正面执行这样的后段处理110。在该示例性实施例中，后段处理110主要包括形成：金属接触部260；金属线(和/或金属过孔)270、271和272；以及绝缘体层250和252。取决于最终用途或目标应用，可以有2、3、4或任何数量的常规(正面)金属层。可以使用任何合适的工艺为S/D区和栅极形成接触部，例如在相应区域上的绝缘体材料中形成接触沟槽，并在沟槽中沉积金属或金属合金(或其他合适的导电材料)。在一些实施例中，接触部形成可包括例如硅化、锗化(germinidation)或退火工艺。例如，接触部的材料可以包括铝或钨，但是可以使用任何合适的导电金属或合金，例如银、镍-铂或镍-铝。在一些实施例中，取决于最终用途或目标应用，接触部可以包括电阻减小金属和接触插塞金属，或仅包括接触插塞。示例性接触电阻减小金属包括银、镍、铝、钛、金、金-锗、镍-铂或镍铝，和/或其他这样的电阻减小金属或合金。接触插塞金属可以包括例如铝、银、镍、铂、钛或钨或其合金，但取决于最终用途或目标应用，可以使用任何合适的导电接触金属或合金。在一些实施例中，如果需要，在源极/漏极接触区域中可以存在附加层，例如粘附层(例如，氮化钛)和/或衬垫或阻挡层(例如，氮化钽)。
如图2D所示，接触部260通过正面接触电阻减小层225电连接到S/D 区224。因此，在该示例性实施例中，接触部260是正面接触部，这是因为它从转移晶圆20的器件层的正面与S/D区电接触，如图所示。在一些实施例中，不需要存在正面接触部；然而，在一些实施例中，可以仅从正面、仅背面或正面和背面二者接触形成在最终IC结构的器件层上的一个或多个半导体器件(例如，晶体管)，如基于本公开内容可以理解的那样。还可以理解，将仅从背面接触S/D区226，并因此它们不包括在图2D的示例性结构中所示的正面接触部。在该示例性实施例中，例如，可以使用任何合适的工艺形成金属化线/层270，并且金属化线/层270可以由任何合适的材料形成，例如铜或铝。在该示例性实施例中，为了便于说明，仅示出了一个金属线/层270；然而，可以在器件层的正面上形成任何数量的后段层。例如，可以使用任何合适的工艺形成绝缘体250，并且绝缘体250可以由任何合适的材料形成，例如电介质材料。在一些实施例中，可以执行附加的和/ 或替代的后段处理，这根据本公开内容将是显而易见的。注意，后段处理也称为后段制程(BEOL)，其中各个器件(例如，晶体管、电容器、电阻器等)利用布线进行互连。
根据实施例，继续图1A的方法100，以反转112将要被结合的转移晶圆20，如图3所示，并将反转的转移晶圆20结合到主晶圆30，从而形成图4所示的作为结果的示例性结构。可以理解，转移晶圆结构20与图2D 中所示的结构相同，其中一个或多个晶体管器件形成在多层衬底上，如本文中以各种方式描述的。可以使用任何合适的技术来执行结合工艺，例如使用热、压力和/或力的任何组合来将结构20物理地连接到结构30。在一些情况下，绝缘体/(一个或多个)氧化物层可以结合到主晶圆300。在一些情况下，(一条或多条)金属线可以结合到主晶圆300，例如也如图4中所示。尽管图4中示出的作为结果的示例性结构将金属线270、271和272 示出为分离的线，但在一些情况下，它们可以融合在一起成为一条线。图4'示出了在执行反转和结合112之后的作为结果的示例性结构，其中使用图 2A'的示例性多层衬底形成要接合的转移晶圆。回想到：这样的示例性多层衬底包括在体晶圆200与器件质量层220之间的快速蚀刻层212和蚀刻停止层214(以及过渡层205)。
在一些实施例中，在将转移晶圆结合到主晶圆30之前，主晶圆30可以包括其自己的晶体管器件。这样的一个或多个晶体管器件可以包括以下任何一种：场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面晶体管结构、双栅极晶体管结构、鳍状晶体管结构 (例如，fin-FET、三栅极)、垂直沟道晶体管结构和/或纳米线(或纳米带或全环栅)晶体管结构(具有任何数量的纳米线)。另外，形成的器件可以包括p型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如，n-MOS或n-TFET)。此外，器件可以包括互补MOS(CMOS)或互补 TFET(CTFET)或量子器件(少电子到单个电子)。在结合之前，最初包括在主晶圆和转移晶圆中的材料或器件类型可以是相似的，或者它们可以是不同的。在示例性实施例中，可能期望在主晶圆30上制造n-MOS晶体管(例如，包括InGaAs纳米线的n-MOS晶体管)，而转移晶圆20可以包括p-MOS晶体管(例如，Ge三栅极鳍状p-MOS器件)。在这样的示例性实施例中，例如，可以使用另外的转移晶圆来结合石墨烯平面量子(例如，少电子到单个电子)晶体管器件。根据本公开内容，许多晶体管器件材料组合、器件几何结构和器件类型变化和结构将是显而易见的。在一些实施例中，主晶圆可以是机械支撑体并且不具有有源电子功能，这是因为它可以在最终产品中被去除。因此，主晶圆可以包括非半导体材料，例如氧化硅或氮化硅或其他耐火材料(例如，氧化铝或氧化钇)，这提供了几个示例。在另一个实施例中，主晶圆可以例如是具有耐化学侵蚀的碳化硅涂层的石墨盘。
根据一些实施例，继续图1A的方法100，以在牺牲层210是蚀刻停止层的情况下经由背面研磨114a和蚀刻/抛光115a工艺或在牺牲层210是快速蚀刻层的情况经由横向蚀刻114b去除转移晶圆20的体晶圆层200。如可以理解的，体晶圆层200和300将比图4的结构中的其他层厚得多(例如，在一些情况下，大约至少厚1000倍)并且去除体晶圆层200将显著减小整个结构的厚度，从而实现垂直集成方案。根据实施例，在图4的示例性结构中的牺牲层210是蚀刻停止层的结构中，去除体晶圆层200可以包括最初执行对体晶圆层200的背面研磨114a以形成图5A的作为结果的示例性结构。可以使用任何合适的技术来执行背面研磨114a，并且在一些情况下，例如由于晶圆内处理研磨厚度均匀性约束，可以尽可能实际地靠近有源晶体管(例如，尽可能靠近器件质量层220)执行背面研磨。如在图5A中可以看到的，所得到的结构通常包括在已经执行研磨114a之后的体晶圆层200 的粗糙背表面201。在已经执行背面研磨114a以将体晶圆材料去除到接近或非常靠近蚀刻停止层210的点之后，可以通过执行蚀刻和/或抛光工艺 115a以去除体晶圆层200的剩余部分来继续方法100。
例如，基于蚀刻停止层210的材料和/或厚度(并且可选地基于例如器件质量层220等其他层的材料/厚度)，可以使用任何合适的工艺来执行蚀刻 /抛光115a。在一些实施例中，蚀刻/抛光115a将去除整个蚀刻停止层210，留下如图5B中所示的示例性结构。在其他实施例中，蚀刻/抛光115a可以仅部分地去除蚀刻停止层210，并因此该层的一些材料可以保留在器件质量层220的背面上。在一些这样的实施例中，层210的剩余材料可能不是存在于层220的背面的所有位置，这是因为它可以在一些区域中被完全去除并且在其他区域中仅被部分地去除。在体晶圆层200是Si的实施例中，用于蚀刻/抛光115a的示例性蚀刻剂包括氢氧化铵。例如，在体晶圆层200是 Si的情况下，示例性蚀刻停止材料是碳掺杂的Si(Si:C)，其中C浓度在1％至30％的范围内。根据本公开内容，用于层210的多种不同的蚀刻停止材料将是显而易见的。
根据实施例，在图4的示例性结构中的牺牲层210是快速蚀刻层的结构中，可以从反转和结合工艺112开始继续方法100，以通过横向蚀刻114b 快速蚀刻层210来释放体晶圆层200。可以使用任何合适的工艺执行横向蚀刻114b，并且在该示例性实施例中，包括从结构的侧面执行湿法蚀刻以去除快速蚀刻层210，从而实现体晶圆层200的清洁释放/剥离。在一些实施例中，横向蚀刻114b将去除整个快速蚀刻层210，留下如图5B中所示的示例性结构。在其他实施例中，横向蚀刻114b可以仅部分地去除快速蚀刻层 210，并因此该层的一些材料可以保留在器件质量层220的背面上。在一些这样的实施例中，层210的剩余材料可以不是存在于层220的背面的所有位置，这是因为它可以在一些区域中被完全去除并且在其他区域中仅被部分地去除。在任何情况下，将快速蚀刻层用于牺牲层210可以提供允许体晶圆200的清洁剥离的益处，从而例如保留晶圆以用于其他将来的用途。在器件质量层220是Si并且要去除的转移体晶圆200也是Si的实施例中，示例性快速蚀刻层210是SiGe或SiGe:B，并且用于横向蚀刻114b的示例性蚀刻剂是含有浓硫酸或硝酸的过氧化物。在器件质量层220是Ge或Ge 含量大于80％的SiGe且待去除的转移晶圆层200是Si的实施例中，示例性快速蚀刻层210是GeSn或GeSn:B，并且用于横向蚀刻114b的示例性蚀刻剂是缓冲的稀硝酸或硫酸。在器件质量层220是Ge含量为10-80％的SiGe 并且待去除的转移晶圆层200是Si的实施例中，示例性快速蚀刻层210是 SiGe，其Ge含量比器件质量层的Ge含量高大约10％或更大，并且示例性蚀刻剂是含有浓硫酸或硝酸的过氧化物。在器件质量层220是InGaAs的实施例中，示例性快速蚀刻层210是GaAs，并且用于横向蚀刻114b的示例性蚀刻剂包括强碱，例如氢氧化钾或氢氧化钠。根据本公开内容，用于层 210的许多不同的快速蚀刻材料将是显而易见的。
在图4'所示的示例性实施例中，回想到转移晶圆包括多层衬底，该多层衬底包括快速蚀刻层212和蚀刻停止层214。在这样的示例性实施例中，去除体晶圆层200可以包括执行如前所述的横向蚀刻114b以部分地或完全地去除快速蚀刻层212并且允许对体晶圆层200的清洁释放/剥离。在执行横向蚀刻114b之后的作为结果的示例性结构如图5A'所示(其中完全去除了快速蚀刻层212)。然后可以继续该方法以执行如前所述的蚀刻/抛光115a 来完全去除过渡层205并部分或完全去除蚀刻停止层214。在执行蚀刻/抛光115a之后的作为结果的示例性结构如图5B所示(其中完全去除蚀刻停止层214)。
根据本公开内容的一些实施例，在已经执行背面露出之后，继续方法 100以执行116背面处理，从而形成图6A-E的示例性结构。如在图6A的示例性结构中可以看到的，在执行背面露出以暴露器件层的背面(例如，如前所述)之后，对添加到主晶圆30的结构20的背面执行背面处理116。在该示例性实施例中，这种背面露出包括去除多层衬底和大部分器件质量层220，除了如图所示位于子鳍状物221下方的部分。然后，背面处理继续平坦化(和/或抛光)118以去除材料220并添加背面硬掩模层280以及图案化该背面硬掩模层280以形成120背面接触沟槽282，从而能够访问S/D 区226的背面，如图6A所示。硬掩模层280可以使用任何合适的工艺形成，并且可以包括任何合适的材料，例如电介质、氧化物和/或氮化物材料。在一些实施例中，例如，可以使用单个蚀刻工艺来去除STI 230材料和器件层和/或子鳍状物221材料，以形成背面接触沟槽282并能够访问S/D区226 的背面，如图所示。而在其他实施例中，例如，可以使用多个蚀刻工艺来形成接触沟槽282并且能够访问S/D区226的背面。
注意，在该示例性实施例中，执行背面露出和背面接触沟槽282的形成以能够访问牺牲S/D区226，以便去除牺牲材料226并用用于这些区域的最终或功能性S/D材料替换牺牲材料226。然而，在一些实施例中，也可以为其他合适的目的执行背面露出和背面接触沟槽的形成，例如为了通过器件层的背面接触最终S/D区，这根据本公开内容将是显而易见的。例如，如果除了从正面接触之外还要从背面接触S/D区224，则可以在S/D区224 上方形成背面接触沟槽，以允许与那些S/D区224的背面接触。这种处理还可以包括在形成背面接触部之前形成背面接触电阻减小层，以例如帮助在这些S/D区处从背面的欧姆接触。然而，在该示例性实施例中，仅从正面接触S/D区224。还要注意，在图6A-E中，器件层(其为包括S/D区224、 226和228的层)的正面在相对更靠近主晶圆300(更靠近负Y轴)的位置，而器件层的背面在相对更远离主晶圆300的位置(更远离负Y轴)，这是因为器件层先前被反转并结合到主晶圆300(以及先前在其上形成的层)，如基于本公开内容可以理解的那样。进一步注意，尽管在图6A-E的截面图中可以看到栅极240，但是在一些实施例中，该部分将被层间电介质材料覆盖，如基于本公开内容可以理解的那样。然而，出于示出和说明的目的显示了栅极。
根据实施例，方法100继续进行另外的背面处理，其包括执行122选择性蚀刻以去除牺牲S/D材料226而不完全去除种子层材料227以形成图 6B的示例性结构。如图6B所示，去除牺牲S/D材料226的选择性蚀刻工艺122形成背面S/D沟槽284，从而暴露沟道区的侧面，在该示例性情况下，使用器件质量层220的鳍状物222形成沟道区。因此，所示的鳍状物222的部分是可以用于一个或多个晶体管器件的沟道区的部分，并且根据特定实施例，这样的沟道区可以从原始器件质量层开始被改变或不曾改变(例如，在替换栅极处理期间被掺杂、去除和替换，被形成一条或多条纳米线或某个其他合适的结构，等等)。可以使用任何合适的技术来执行选择性蚀刻122，例如使用湿法蚀刻，该湿法蚀刻利用给定蚀刻剂，其通过背面接触沟槽282从图6A的结构选择性地去除材料226，同时在S/D沟槽284中仍留下至少一部分种子层227以允许随后在那些S/D区中从留下的种子层生长最终S/D材料。如基于本公开内容可以理解的，在没有从其生长最终S/D 材料的种子层227的情况下，最终S/D材料将具有相对较低的质量并且可能不具有期望的高质量晶体结构(例如，单晶结构)，这是因为如果不这样，则最终S/D材料将从绝缘体材料生长，从而得到多晶或无定形材料结构。如还可以理解的，种子层227可以在执行选择性蚀刻工艺122时用作蚀刻停止。
如基于本公开内容可以理解的，例如用于选择性地去除牺牲S/D材料 226并留下至少一部分种子层227的蚀刻剂可以是任何合适的蚀刻剂，并且可以基于特征部226和227的材料来选择该蚀刻剂。如前所述，种子层227 可以具有以下中的至少一个以帮助蚀刻工艺122的选择性：较低的杂质掺杂剂浓度(例如，每立方厘米至少1E19个原子的较少杂质掺杂剂)；较低的合金浓度(例如，如果特征部226和227都包括SiGe，则Ge浓度至少小10％)；稀碳合金成分(例如，在种子层中至少1％的C合金)；和/或根据本公开内容将显而易见的任何其他合适的差异。同样如先前所述，在一些实施例中，对于给定蚀刻剂，种子层227可具有小于牺牲S/D材料226 的蚀刻速率的蚀刻速率，使得给定蚀刻剂能够以比该给定蚀刻剂去除种子层材料227的速率快至少2、3、4、5、10、15、20、25、30、40或50倍的速率或者基于本公开内容能够理解的某个其他合适的最小相对速率来去除牺牲S/D材料226。
根据实施例，继续方法100，以使用种子层227形成124最终S/D材料 228，从而形成图6C的示例性结构。如在图6C中可以看到的，在该示例性实施例中，最终S/D材料228形成在S/D沟槽284中，并且最终S/D材料228的一部分生长为背面接触沟槽282。在一些实施例中，可以使用任何合适的(一个或多个)技术，例如通过本文所述的沉积工艺(例如，CVD、 ALD、MBE等)或根据本公开内容将显而易见的任何其他合适的沉积工艺来形成最终S/D材料228。如基于本公开内容可以理解的，种子层227提供一表面，可以在该表面上沉积最终S/D材料228(或者可以从该表面生长最终S/D材料228)。在一些实施例中，种子层材料227和最终S/D材料228 可以包括类似的材料，以例如促进最终S/D材料228的高质量形成，从而使得包括材料228的基于晶体管的器件的性能被改善。例如，在一些实施例中，种子层材料227可以主要包括IV族材料(例如，Si或SiGe，具有或不具有稀C合金)，并且最终S/D材料228也可以主要包括IV族材料(例如，Si、SiGe或Ge，通常具有合适的n型或p型掺杂剂)。在另一情况下，在一些实施例中，种子层材料227可以主要包括III-V族材料(例如，GaAs、 InGaAs或InP)，并且最终S/D材料228也可以主要包括III-V族材料(例如，GaAs、InGaAs或InP，通常具有合适的n型或p型掺杂剂)。
在一些实施例中，最终S/D材料228可以包括任何合适的半导体材料，例如IV族材料(例如，Si、SiGe、Ge)和/或III-V族材料(例如，GaAs、 InGaAs、InP)，或根据本公开内容将显而易见的任何其他合适的源极/漏极材料。在一些实施例中，最终S/D材料228可以包括合适的n型和/或p型杂质掺杂剂，并且与在器件层的正面处理期间形成最终S/D材料情况下所具有的实际浓度相比，这种掺杂剂的浓度可以相对较高。这是由于在结合工艺之前的初始S/D区中较高的S/D掺杂剂水平(例如，每立方厘米大于 1E20个原子)，从而导致在正面S/D处理和这种背面S/D处理之间发生的处理(例如可以在例如MOBS方案中使用的结合工艺期间发生的高温退火) 期间这种掺杂剂扩散到沟道区中。因此，在一些实施例中，最终S/D材料 228可以包括浓度大于每立方厘米1E19、1E20、5E20、1E21或5E21个原子或者根据本公开内容将显而易见的某个其他合适的阈值量的掺杂剂(例如，合适的n型或p型掺杂剂)。可以以这样的方式掺杂这种相对高掺杂的 S/D区228，以促成欧姆接触，从而改善其中包括最终的高掺杂S/D的晶体管器件的性能。
为了提供更具体的示例，出于说明的目的，在包括Si沟道p-MOS器件(并因此具有p型掺杂的最终S/D区)的实施例中，例如，S/D区228可以包括每立方厘米具有至少1E20个B原子(例如，每立方厘米约5E20个原子)的SiGe:B，或每立方厘米具有至少1E20个B原子(例如，每立方厘米约5E20个原子)的Ge:B。在另一示例性情况下，在包括Si沟道n-MOS 器件(并因此具有n型掺杂的最终S/D区)的实施例中，例如，S/D区228 可以包括每立方厘米具有至少5E20个P原子(例如，每立方厘米约1E21 个原子)的Si:P。注意，在一些实施例中，最终S/D材料228可以包括多层结构和/或可以包括使在整个特征部中的一种或多种材料的含量渐变(例如，增加和/或减少)。例如，当形成S/D区228时，沉积工艺的最后部分可以包括以稳定或突然的方式增加掺杂浓度(例如，以帮助欧姆接触)。在一些实施例中，最终S/D材料228可以包括每立方厘米至少1E17至1E21个原子(例如，每立方厘米至少1E19个原子)的掺杂浓度(例如，任何合适的n型或p型掺杂剂)，大于其上形成S/D材料228的相应种子层227的掺杂剂浓度，或者最终S/D材料228可以包括根据本公开内容将显而易见的某个其他合适的阈值相对量。由于此时晶圆是平面的，因此可以以非选择性方式进行沉积，并且如果需要，可以使用平坦化工艺去除过量的替换材料沉积。
在一些实施例中，可以重复工艺122和124，这取决于要去除并且用最终S/D材料替换的牺牲S/D区的组的数量。例如，在要通过背面去除和替换牺牲S/D区形成最终p型S/D区(例如，用于p-MOS器件)和最终n型 S/D区(例如，用于n-MOS器件)的实施例中，可以分别处理不同区域组，其可以包括在处理另一组区域时掩蔽一组区域。可以在执行选择性蚀刻工艺122之前或之后执行这种掩蔽工艺以去除一些或所有牺牲S/D区。例如，在示例性实施例中，在形成120背面S/D接触沟槽以能够访问牺牲S/D区之后，可以执行选择性蚀刻122以去除所有牺牲S/D材料，然后掩蔽旨在成为n型和p型中的一种的S/D区，形成用于n型和p型S/D区中的另一种的最终材料，掩蔽刚刚形成的那些最终S/D区，并形成用于最初掩蔽的 S/D区的最终材料。在另一示例性实施例中，可以在执行选择性蚀刻工艺 122之前执行掩蔽工艺，使得在即将形成每组区域的最终S/D材料之前去除牺牲S/D材料。在任何意义上，在MOBS方案的背景下可以使用许多合适的技术来去除牺牲S/D材料(在正面处理期间形成的)并且在背面处理期间用最终S/D材料替换它。进一步注意，本文公开的技术和原理不必限于 MOBS方案的背景。例如，这些技术通常可用于在垂直集成的IC中从器件层的背面去除和替换S/D材料，如基于本公开内容可以理解的那样。
根据实施例，继续方法100，以形成背面S/D接触部290来形成图6D 的示例性结构。在该示例性实施例中，接触部290是背面接触部，这是因为它们从(转移晶圆20的)器件层的背面与S/D区228电接触，如图所示。在一些实施例中，例如，可以使用任何合适的技术，例如在背面接触沟槽 282中沉积金属或金属合金(或其他合适的导电材料)形成背面S/D接触部290。在一些实施例中，接触部形成可以包括例如硅化、锗化或退火工艺。例如，接触部的材料可以包括铝或钨，但是可以使用任何合适的导电金属或合金，例如银、镍-铂或镍-铝。在一些实施例中，取决于最终用途或目标应用，接触部可以包括电阻减小金属和接触插塞金属，或仅包括接触插塞。示例性接触电阻减小金属包括银、镍、铝、钛、金、金-锗、镍-铂或镍铝，和/或其他这样的电阻减小金属或合金。接触插塞金属可以包括例如铝、银、镍、铂、钛或钨或其合金，但取决于最终用途或目标应用，可以使用任何合适的导电接触金属或合金。在一些实施例中，如果需要，在源极/漏极接触区域中可以存在附加层，例如粘附层(例如，氮化钛)和/或衬垫或阻挡层(例如，氮化钽)
继续方法100，以执行128背面后段(BBE)处理来形成图6E的示例性结构。在该示例性实施例中，BBE处理包括形成金属化层/线470，层间电介质(ILD)层481和金属化层/线471。例如，可以使用任何合适的工艺形成金属化层470、471，并且金属化层470、471可以由任何合适的材料形成，例如，铜或铝。在该示例性实施例中，为了便于说明，示出了两个金属线/层级470、471；然而，可以形成任何数量的BBE层。例如，可以使用任何合适的工艺形成绝缘体481，并且绝缘体481可以由任何合适的材料形成，例如电介质材料。在一些实施例中，可以执行附加的和/或替代的BBE 处理，这根据本公开内容将是显而易见的。注意，在一些实施例中，S/D区可以仅从正面被接触，仅从背面被接触，或者从正面和背面二者被接触，如基于本公开内容可以理解的那样。还要注意，在一些实施例中，例如，如果从背面和/或正面接触晶体管栅极，则可以使用背面替换S/D技术。
如从图6E中可以看到的，结构的有源器件部分(例如，包括沟道区和源极区和漏极区的部分)具有表示为T7的厚度。在一些情况下，厚度T7 可以小于500、300、200、100、50或25nm，或者可以为根据本公开内容显而易见的任何其他合适的最大厚度。回想一下，各种不同的晶体管器件几何结构可受益于本文所述的MOBS集成技术和背面S/D替换技术，包括但不限于场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道 FET(TFET)、平面晶体管结构、双栅极晶体管结构、鳍状晶体管结构(例如，fin-FET、三栅极)、垂直沟道结构和纳米线(或纳米带或全环栅)晶体管结构。另外，该技术可以用于p型晶体管器件(例如，p-MOS或p-TFET) 和/或n型晶体管器件(例如，n-MOS或n-TFET)。如基于本公开内容可以理解的，MOS或MOSFET器件通常具有p-n-p类型(例如，用于p-MOS) 或n-p-n类型(例如，用于n-MOS)的源极-沟道-漏极结构，而TFET器件通常具有p-i-n类型(例如，用于p-TFET)或n-i-p类型(例如，用于n-TFET) 的源极-沟道-漏极结构，其中“i”代表本征或未掺杂(或最小掺杂)的材料。因此，可以基于期望的结构选择适当的掺杂方案。此外，例如这些技术可用于互补MOS(CMOS)或互补TFET(CTFET)器件(其中此类互补器件包括n沟道和p沟道器件)，或用于量子器件(少电子到单个电子)。根据本公开内容，本文描述的方法100和集成技术和结构的许多变化和配置将是显而易见的。
图7A-M示出了根据本公开内容的一些实施例的在执行图1A-B的方法 100时形成的示例性IC结构的透视图。本文提供的先前相关描述同样适用于图7A-M的示例性结构。例如，先前关于牺牲S/D区226的相关讨论同样适用于在图7G的示例性结构中形成的牺牲S/D区，这仅提供了示例。图 7A示出了具有硬掩模条的器件质量层，所述硬掩模条已经被光刻图案化并蚀刻到器件质量层上。如基于本公开内容可以理解的，设备质量层可以类似于本文中以各种方式描述的层220。因此，在一些实施例中，器件质量层可以形成在转移晶圆上，该转移晶圆包括体晶圆/衬底(例如，本文所述的体衬底/晶圆200)和一个或多个层，用以形成多层衬底，该多层衬底实现了用于背面露出目的的转移晶圆与主晶圆集成，这可用于MOBS集成方案。如在图7A中可以看到的，为了便于说明，未示出多层衬底。然而，在一些实施例中，例如，可以使用任何合适的多层衬底结构(例如图2A或2A中所示的及本文以各种方式描述的多层衬底之一)来形成器件质量层。在该示例性实施例中，器件质量层可以包括任何合适的半导体材料，例如IV族和/或III-V族材料。所示的硬掩模条可以全部具有单一宽度或多个宽度，以分别形成单一宽度或多个宽度的鳍状物，如可以理解的那样。例如，硬掩模条可以包括任何合适的材料，例如电介质材料。
根据实施例，继续该方法以执行一个或多个浅沟槽凹陷(STR)蚀刻(例如，一个或多个湿法和/或干法蚀刻)以利用器件质量层形成多个鳍状物，如图7B所示。同样如图所示，鳍状物由鳍状物沟槽分开。注意，尽管鳍状物和鳍状物沟槽都具有相似的尺寸，但是本公开内容并不受此限制。例如，在一些实施例中，可以形成具有不同高度(Y方向上的尺寸)和宽度(X 方向上的尺寸)的鳍状物，以及具有各种高度和宽度的鳍状物沟槽，如基于本公开内容可以理解的那样。根据实施例，该方法继续浅沟槽隔离(STI) 处理以形成图7C的示例性结构。例如，可以处理这样的STI并且这样的 STI包括与本文中以各种方式描述的STI 230相类似的材料。根据实施例，继续该方法以使STI材料凹陷来形成图7D的示例性结构。可以使用任何合适的技术来执行STI材料的这种凹陷。在一些实施例中，可以形成垂直隔离结构，以例如进一步隔离(或电隔离)单个鳍状物或鳍状物组。例如，在图7E的示例性结构中，存在这样的垂直隔离结构，并且可以包括这种垂直隔离结构以通过确保各个S/D区保持分离而防止一个晶体管器件的最终 S/D与另一个(例如，相邻的)晶体管器件的S/D发生短路。因此，例如，可以使用任何合适的技术形成这种垂直隔离结构，并且它们可以包括任何合适的电绝缘体材料，例如电介质、氧化物、氮化物和/或碳化物材料。注意，尽管垂直隔离结构(以黑色示出)比半导体鳍状物高(Y方向上的尺寸)，但是本公开内容并不受此限制。该方法将继续以使用图7E的示例性结构来帮助说明包括垂直隔离结构的后续IC结构。然而，在一些实施例中不需要存在这种垂直隔离结构。
根据实施例，继续该方法以进行栅极堆叠处理来形成图7F的示例性结构。在一些实施例中，这种栅极堆叠处理可以包括先栅极或后栅极工艺。例如，在先栅极工艺中，可以在该阶段形成最终栅极堆叠体(例如，包括栅极电介质和栅极)，而在后栅极工艺中，图7中形成的栅极堆叠体可以是虚设栅极堆叠体，其稍后将被最终的栅极堆叠体替换。进一步注意，沟道区域(鳍状物的在栅极堆叠体下方的部分)可以采用原生衬底材料或替换材料，其中任一个可以是未掺杂的或掺杂的(例如，具有任何合适的n型或p型掺杂剂)。在替换材料沟道的情况下，例如，替换材料可以毯覆式沉积并随后形成为鳍状物，或者原生鳍状物可以转换成处于STI中的沟槽并且被外延地再填充。沟道材料可以包括任何合适的IV族半导体材料(例如， Si、Ge、SiGe)、III-V族半导体材料(例如，InGaAs、GaAs、InGaSb、InP) 和/或根据本公开内容显而易见的任何其他合适的材料。注意，在包括n沟道和p沟道晶体管的IC结构的情况下，用于这两个晶体管的主沟道材料可以相同或不同(例如，在相同的情况下，掺杂剂类型可以不同)。
根据实施例，继续该方法以进行S/D处理来形成图7G的示例性结构。在该示例性实施例中，通过掩蔽、蚀刻和沉积替换材料的工艺来替换鳍状物的S/D区，其可以一次一组地执行(例如，最终n型和p型S/D区中的一种，然后是最终n型和p型S/D区中的另一种，然后是牺牲S/D区，以任何所需的顺序)。如该示例所示，用牺牲S/D材料替换多个S/D区，以允许在背面处理期间去除和替换该牺牲材料，如本文更详细描述的那样。然而，注意，在一些实施例中，在背面处理期间并非替换所有牺牲材料S/D 区。例如，在一些情况下，最终IC的未使用部分可以包括在本该是S/D区的区域(例如，不需要被替换的非有源区域，并因此牺牲材料保留为本文描述的技术的伪制品(artifact))中的牺牲材料。如在该示例性实施例中还示出的，一些S/D区被去除并用最终S/D材料(例如表示为p-MOS S/D和 n-MOS S/D的S/D区)代替。这种最终S/D材料可以从正面和/或背面接触到，并且在背面处理期间不被替换，这根据本公开内容将是显而易见的。
在S/D处理期间，例如，有源沟道区由栅极堆叠体保护。如图7G所示，一些S/D区在其上包括正面电阻减小部分，其可以被处理并且包括例如与如本文中以各种方式描述的正面电阻减小层/部分225相类似的材料。此外，一些S/D区(例如，牺牲S/D区)在其上包括种子层，如图7G所示，其可以被处理并且包括例如与种子层/部分227类似的材料。如基于本公开内容可以理解的，种子层用于帮助背面去除和用最终S/D材料替换牺牲S/D材料。注意，仅出于说明目的，将较亮的S/D区标记为n型或n-MOS S/D区，而将较暗的S/D区标记为p型或p-MOS S/D区，从而能够证明本文描述的技术可以用于p型和n型器件，并且甚至可以用于互补(例如，CMOS)器件，这根据本公开内容将是显而易见的。
根据实施例，继续该方法以形成在如图7H的示例性结构中所示的接触部和/或过孔。在一些实施例中，这种处理可以包括沉积正面接触绝缘体，平坦化/抛光该结构，形成接触部/过孔沟槽，以及沉积接触部/过孔材料(例如，金属或金属合金材料)。注意，因为要从背面接触一些S/D区(特别是牺牲S/D区)，因此并非都从正面(顶部，如图7H所示)接触每个S/D区。还要注意，一些过孔被制造得非常深(表示为深过孔)，例如贯穿到结构的背面以允许互连例如穿过器件层。在一些实施例中，继续该方法以进行后段金属化处理来形成一个或多个金属化层。在转移晶圆已经处理成所需结构之后，该转移晶圆(可以将它称为器件晶圆，这是因为它包括一个或多个晶体管器件)可以被反转并结合到主(或载体)晶圆上，如本文以各种方式描述的那样。在执行反转和结合之后得到的结构如图7I所示，其中在主晶圆的衬底和晶体管器件级之间存在一个或多个金属化层(在该示例性实施例中具体为两个)。在该示例性实施例中，在正面处理期间在转移晶圆上形成两个金属化层。
根据实施例，继续该方法以进行背面露出处理、沉积背面接触绝缘体、以及形成背面接触沟槽，从而形成图7J的示例性结构。在一些实施例中，可以使用如本文中以各种方式描述的任何合适的技术(例如通过研磨、蚀刻和/或CMP)来执行背面露出处理。在背面露出到达例如浅沟槽隔离层之后，可以沉积背面接触绝缘体层，其可以包括例如任何合适的电介质材料。然后，可以使用任何合适的技术，例如一个或多个湿法和/或干法蚀刻工艺，形成背面接触沟槽，如图7J所示。注意，深过孔被指出，这是因为它们可用于与器件层下方(例如，在器件层的正面上，例如在晶体管和主晶圆衬底之间)的金属化层进行接触。在一些实施例中，例如，p型S/D区(例如，用于p-MOS)和n型S/D区(例如，用于n-MOS)可以位于相同的背面接触沟槽中。在一些这样的实施例中，可以使用掩蔽来确保以正确的极性进行背面接触电阻减小处理。
从图7J的示例性结构到图7K的示例性结构，执行了多个工艺。这包括为背面接触沟槽中的n-MOS S/D区形成背面接触电阻减小层。这种背面接触电阻减小层可以类似于本文中以各种方式描述的正面接触电阻减小层，除了它们形成在S/D区的背面上。如基于本公开内容可以理解的，在一些实施例中，可以通过以下步骤来形成背面接触电阻减小层：掩蔽背面接触沟槽中的其他S/D区并且然后执行处理以形成背面接触电阻减小层。在一些实施例中，背面接触电阻减小层可以包括任何合适的材料，例如IV族和 /或III-V族材料，或根据本公开内容显而易见的任何其他合适的材料。在一些实施例中，背面接触电阻减小层可以包括简并掺杂材料，例如包括每立方厘米至少1E19、1E20、5E20或1E21个原子的n型和/或p型掺杂剂浓度，或某个其他合适的最小阈值掺杂剂浓度，以帮助欧姆接触。在一些实施例中，背面接触电阻减小层可以包括与其相应的S/D区类似的材料。在一些这样的实施例中，相对于背面接触电阻减小层所应用的(一个或多个)S/D 区，背面接触电阻减小层的材料成分可以与该(一个或多个)S/D区的材料成分不同。
例如，在SiGe S/D区的示例性情况下，用于该SiGe S/D区的背面接触电阻减小层也可以包括SiGe，但是SiGe材料中Ge的百分比相对增加。此外，在InGaAs S/D区的示例性情况下，用于该InGaAs S/D区的背面接触电阻减小层或部分也可以包括InGaAs，但是InGaAs材料中In的百分比相对增加。为了提供更具体的示例，出于说明的目的，在包括具有SiGe:BS/D 区(每立方厘米具有3E20个B原子)的Si沟道p-MOS的实施例中，用于 S/D区的背面接触电阻减小层可以例如包括每立方厘米具有5E20个B原子的SiGe:B或每立方厘米具有5E20个B原子的Ge:B。在另一个示例性情况下，在包括具有Si:P S/D区(每立方厘米具有5E20个P原子)的Si沟道 n-MOS的实施例中，用于S/D区的背面接触电阻减小层可以包括每立方厘米具有1E21个P原子的Si:P。在一些实施例中，背面接触电阻减小层可以包括每立方厘米至少1E17至1E21个原子(例如，每立方厘米至少1E20 个原子)的掺杂浓度(例如，任何合适的n型或p型掺杂剂)，该掺杂浓度大于S/D区(背面接触电阻减小层为该S/D区提供接触电阻减小)的掺杂剂浓度，或者背面接触电阻减小层可以包括根据本公开内容显而易见的某个其他合适的相对量。
在已经形成背面接触电阻减小层之后继续处理以形成图7K的示例性结构的，掩蔽那些S/D区以允许对牺牲S/D区的处理。牺牲S/D区的处理包括通过选择性蚀刻工艺去除牺牲S/D材料，该选择性蚀刻工艺形成S/D 沟槽但不完全去除种子层，如图所示。可以如本文中以各种方式描述的那样执行选择性蚀刻工艺，例如以针对选择性蚀刻122所描述的任何合适的方式执行选择性蚀刻工艺。在该示例性实施例中，去除牺牲S/D材料允许将最终S/D材料沉积在种子层上和S/D沟槽中。最终S/D材料可以包括相对高的掺杂水平(例如，大于1E19、1E20或1E21)，且不会使那些掺杂剂扩散到相邻的沟道区中，这是因为已经执行过了会引起这种扩散的处理(例如高温退火工艺)。因此，由于在背面露出处理期间在工艺中稍后形成这样的最终相对高掺杂的S/D区，可以实现如本文中以各种方式描述的MOBS 方案，同时还允许相对高掺杂的S/D区(例如，促成欧姆接触)，否则它不能在没有掺杂剂从那些高掺杂的S/D区扩散到相应的相邻沟道区中的情况下被形成。
从图7K的示例性结构到图7L的示例性结构，执行了多个工艺。这包括在种子层上形成最终的n-MOS S/D区和p-MOS S/D区，如图所示。例如，这样的处理可以通过以下步骤来执行：掩蔽最终p-MOS S/D区和最终 n-MOS S/D区中的一个，沉积用于未掩蔽的S/D区的最终材料，掩蔽最终 p-MOS S/D区和最终n-MOS S/D区中的另一个，以及沉积用于那些未掩蔽的S/D区的最终材料。可以处理这种最终S/D材料，并且这种最终S/D材料可以包括例如与本文中以各种方式描述的最终S/D材料228相似的材料。如在图7L中可以看到的，最终n-MOSS/D区包括背面接触电阻减小层，其可以被处理并且例如包括与如本文中以各种方式描述的正面和背面接触电阻减小层相似的材料。尽管首先从IC结构去除所有牺牲S/D材料，并且然后使用掩蔽工艺形成不同的最终S/D区，但是本公开内容并不受此限制。例如，回想到在一些实施例中，在形成用于不同S/D区的最终材料之前，可以单独地去除那些不同S/D区的牺牲材料。根据本公开内容，本文描述的背面S/D替换技术的许多变化和结构将是显而易见的。
根据实施例，继续该方法以从图7L的示例性IC结构上去除硬掩模并在背面接触沟槽位置中形成背面接触部，从而形成图7M的示例性结构。在一些这样的实施例中，可以处理背面接触部，并且背面接触部例如包括与如本文中以各种方式描述的背面接触部290相类似的材料。例如，在一些实施例中，可以使用硅化物/锗化物和可选的扩散阻挡层来用金属或金属合金填充沟槽。注意，可以从正面和背面二者与相同的S/D进行接触，但是在一些实施例中，仅从正面或背面中的一个进行接触。背面后段处理(本文称为BBE处理)然后可以包括形成与需要的金属化层/线一样多的金属化层/线，并形成任何其他合适的特征以完成所需IC结构的形成。根据本公开内容，许多变化和结构将是显而易见的。
示例性系统
图8示出了根据本公开内容的一些实施例的利用集成电路结构和/或设备实现的计算系统1000，其中集成电路结构和/或设备是使用本文公开的技术形成的。如可以看到的，计算系统1000容纳主板1002。主板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006，其中每个都可以物理且电气地耦合到主板1002，或以其他方式集成在其中。如可以理解的，主板1002可以例如是任何印刷电路板，无论该主板是主机板，安装在主机板上的子板，还是系统1000的唯一板等。
取决于其应用，计算系统1000可以包括一个或多个其他部件，其可以或可以不物理且电气地耦合到主板1002。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD) 等等)。包括在计算系统1000中的任何部件可以包括使用所公开的根据示例性实施例的技术形成的一个或多个集成电路结构或设备。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，举例而言，注意，通信芯片1006可以是处理器1004的一部分或以其他方式集成到处理器1004中)。
通信芯片1006实现了无线通信，以用于往来于计算系统1000传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施多种无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、 GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被命名为3G、4G、 5G及后续代的任何其他无线协议。计算系统1000可以包括多个通信芯片 1006。例如，第一通信芯片1006可以专用于近距离无线通信，例如Wi-Fi 和蓝牙，而第二通信芯片1006可以专用于远距离无线通信，例如GPS、EDGE、 GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，该板载电路是用一个或多个集成电路结构或设备实现的，其中一个或多个集成电路结构或设备是使用所公开的如本文中以各种方式描述的技术形成的。术语“处理器”可以指代任何设备或设备的部分，其例如处理来自寄存器和/或存储器的电子数据，以将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括一个或多个集成电路结构或设备，其中一个或多个集成电路结构或设备是使用所公开的如本文中以各种方式描述的技术形成的。如根据本公开内容将理解的，注意多标准无线能力可以直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各个实施方式中，计算系统1000可以是膝上型电脑、上网本电脑、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数码摄像机、或处理数据或采用其中使用所公开的如本文中以各种方式描述的技术所形成的一个或多个集成电路结构或设备的任何其他电子设备或系统。注意，对计算系统的引用旨在包括被配置为计算或处理信息的计算设备、装置和其他结构。
其他示例性实施例
以下示例涉及其他实施例，根据这些其他实施例，许多置换和结构将是显而易见的。
示例1是一种集成电路(IC)，包括：衬底；衬底上方的晶体管；位于晶体管下方并位于晶体管与衬底之间的至少一个金属化层；以及晶体管上方的至少一个金属化层。该示例中的晶体管包括：栅极；栅极上方的沟道；与沟道相邻的源极和漏极(S/D)区；S/D区上方的接触部；以及S/D区下方的种子层，其中，种子层包括半导体材料，并且具有比S/D区的掺杂水平低的、每立方厘米(cm)至少1E19个原子的掺杂水平。
示例2包括示例1的主题，其中，沟道包括单晶半导体材料层，其每平方厘米具有小于1E8个位错缺陷。
示例3包括示例1-2中任一项的主题，其中，沟道包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例4包括示例1-3中任一项的主题，其中，晶体管还包括在栅极和沟道之间的栅极电介质层。
示例5包括示例1-4中任一项的主题，其中，S/D区均包括n型和p型掺杂剂中的一种。
示例6包括示例1-5中任一项的主题，其中，S/D区包括掺杂水平大于每立方厘米1E20个原子的半导体材料。
示例7包括示例1-6中任一项的主题，其中，接触部包括金属和金属合金材料中的一种。
示例8包括示例1-7中任一项的主题，其中，种子层包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例9包括示例1-8中任一项的主题，其中，种子层包括复合材料，在 S/D区中包括所述复合材料，但在所述S/D区中，至少一种成分在所述复合材料中具有更高浓度。
示例10包括示例1-9中任一项的主题，其中，S/D区和种子层都包括硅锗(SiGe)，并且其中，种子层包括比S/D区中的锗浓度低至少10％的锗浓度。
示例11包括示例1-10中任一项的主题，其中，种子层包括至少1％的碳合金。
示例12包括示例1-11中任一项的主题，其中，种子层是未掺杂的。
示例13包括示例1-12中任一项的主题，其中，S/D区包括在S/D区下方的附加接触部，使得种子层位于附加接触部和S/D区之间并且使得从两个或更多个侧面接触S/D区。
示例14包括示例1-13中任一项的主题，其中，晶体管包括平面结构、鳍状结构和纳米线结构中的一种。
示例15包括示例1-14中任一项的主题，其中，晶体管是p沟道金属氧化物半导体场效应晶体管(p-MOS)、n沟道金属氧化物半导体场效应晶体管(n-MOS)、p沟道隧道场效应晶体管(p-TFET)和n沟道隧道场效应晶体管(n-TFET)中的一种。
示例16是一种互补金属氧化物半导体(CMOS)器件，包括示例1-15 中任一项的主题。
示例17是一种计算系统，包括示例1-16中任一项的主题。
示例18是一种集成电路(IC)，包括：衬底上方的晶体管；位于晶体管下方且位于晶体管与衬底之间的至少一个金属化层；以及晶体管上方的至少一个金属化层。该示例中的晶体管包括：栅极；栅极上方的沟道；与沟道相邻的源极和漏极(S/D)区，其中，S/D区包括半导体材料并且具有高于每立方厘米(cm)1E19个原子的掺杂水平；S/D区上方的接触部；以及S/D区下方的种子层，其中，种子层包括半导体材料，并且具有低于每立方厘米1E19个原子的掺杂水平。
示例19包括示例18的主题，其中，晶体管包括单晶半导体材料层，其每平方厘米具有小于1E8个位错缺陷。
示例20包括示例18-19中任一项的主题，其中，沟道包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例21包括示例18-20中任一项的主题，其中，晶体管还包括在栅极和沟道之间的栅极电介质层。
示例22包括示例18-21中任一项的主题，其中，S/D区均包括n型和p 型掺杂剂中的一种。
示例23包括示例18-22中任一项的主题，其中，S/D区具有每立方厘米大于1E20个原子的掺杂水平。
示例24包括示例18-23中任一项的主题，其中，接触部包括金属和金属合金材料中的一种。
示例25包括示例18-24中任一项的主题，其中，种子层包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例26包括示例18-25中任一项的主题，其中，种子层包括复合材料，在S/D区中包括所述复合材料，但在所述S/D区中，至少一种成分在所述复合材料中具有更高浓度。
示例27包括示例18-26中任一项的主题，其中，S/D区和种子层都包括硅锗(SiGe)，并且其中，种子层包括比S/D区中的锗浓度低至少10％的锗浓度。
示例28包括示例18-27中任一项的主题，其中，种子层包括至少1％的碳合金。
示例29包括示例18-28中任一项的主题，其中，种子层是未掺杂的。
示例30包括示例18-29中任一项的主题，其中，S/D区包括在S/D区下方的附加接触部，使得种子层位于附加接触部和S/D区之间并且使得从两个或更多个侧面接触S/D区。
示例31包括示例18-30中任一项的主题，其中，晶体管包括平面结构、鳍状结构和纳米线结构中的一种。
示例32包括示例18-31中任一项的主题，其中，晶体管是p沟道金属氧化物半导体场效应晶体管(p-MOS)、n沟道金属氧化物半导体场效应晶体管(n-MOS)、p沟道隧道场效应晶体管(p-TFET)和n沟道隧道场效应晶体管(n-TFET)中的一种。
示例33是一种互补金属氧化物半导体(CMOS)器件，包括示例18-32 中任一项的主题。
示例34是一种计算系统，包括示例18-33中任一项的主题。
示例35是一种形成集成电路的方法，该方法包括：提供第一衬底；在第一衬底上沉积牺牲层；在牺牲层上形成单晶半导体材料层；使用半导体材料层形成晶体管器件，晶体管包括栅极、栅极下方的沟道、与沟道相邻的源极和漏极(S/D)区、以及S/D区上方的种子层，其中，S/D区包括牺牲S/D材料；将第一晶体管的金属化层结合到第二衬底的金属化层；去除牺牲层以去除第一衬底；形成接触沟槽以访问S/D区的与第二衬底相对的一侧；选择性地蚀刻牺牲S/D材料而不完全去除种子层，从而形成S/D沟槽；在种子层上且在S/D沟槽中形成最终S/D材料；以及在接触沟槽中形成接触部。
示例36包括示例35的主题，其中，牺牲层是蚀刻停止层，并且其中，去除第一衬底包括对第一衬底研磨以研磨到蚀刻停止层附近，然后使用蚀刻和抛光工艺中的至少一种工艺来去除第一衬底材料的剩余部分。
示例37包括示例35的主题，其中，牺牲层是快速蚀刻层，并且其中，去除第一衬底包括对快速蚀刻层进行横向蚀刻以允许剥离第一衬底。
示例38包括示例35的主题，其中，牺牲层是包括快速蚀刻层和蚀刻停止层的多层堆叠体，并且去除第一衬底包括对快速蚀刻层进行横向蚀刻以允许剥离第一衬底，然后使用蚀刻和抛光工艺中的至少一种工艺来至少部分地去除蚀刻停止层。
示例39包括示例35-38中任一项的主题，其中，选择性地蚀刻牺牲S/D 材料包括使用给定蚀刻剂，所述给定蚀刻剂去除牺牲S/D材料至少比所述给定蚀刻剂去除种子层的材料快5倍。
示例40包括示例35-39中任一项的主题，其中，种子层包括比牺牲S/D 材料低的、每立方厘米(cm)至少1E18个原子的掺杂剂。
示例41包括示例35-40中任一项的主题，其中，种子层包括复合材料，在牺牲S/D材料中包括所述复合材料，但在所述牺牲S/D材料中，至少一种成分在所述复合材料中具有更高浓度。
示例42包括示例35-41中任一项的主题，其中，种子层包括至少1％的碳合金。
先前已经出于举例和描述的目的呈现了对示例性实施例的描述。先前描述并不是要进行穷举或将本公开内容限制于所公开的精确形式。根据本公开内容，许多修改和变化都是可能的。意图是本公开内容的范围不受该详细描述的限制，而是由所附权利要求限制。将来提交的要求本申请的优先权的申请可以以不同的方式要求保护所公开的主题，并且该将来提交的要求本申请的优先权的申请通常可以包括本文中以各种方式公开或以其他方式展示的一个或多个限制的任何集合。

Claims (27)

1.一种集成电路(IC)，包括：
衬底；
晶体管，其在所述衬底上方并且包括：
栅极；
所述栅极上方的半导体区；
与所述半导体区相邻的源极区和漏极区；
分别在所述源极区和所述漏极区上方的第一接触部和第二接触部；以及
所述源极区和所述漏极区下方的种子层，其中，所述种子层包括半导体材料，并且具有比所述源极区和所述漏极区的掺杂水平低的掺杂水平；
位于所述晶体管下方且位于所述晶体管与所述衬底之间的至少一个第一金属化层；以及
所述晶体管上方的至少一个第二金属化层。
2.根据权利要求1所述的集成电路，其中，所述半导体区包括单晶半导体材料层，其每平方厘米具有小于1E8个位错缺陷。
3.根据权利要求1所述的集成电路，其中，所述半导体区包括IV族半导体材料和III-V族半导体材料中的至少一种。
4.根据权利要求1所述的集成电路，其中，所述晶体管还包括在所述栅极和所述半导体区之间的栅极电介质层。
5.根据权利要求1所述的集成电路，其中，所述源极区和所述漏极区均包括n型掺杂剂或p型掺杂剂。
6.根据权利要求1所述的集成电路，其中，所述源极区和所述漏极区包括掺杂水平大于每立方厘米1E20个原子的半导体材料。
7.根据权利要求1所述的集成电路，其中，所述第一接触部和所述第二接触部包括金属和金属合金材料中的一种。
8.根据权利要求1所述的集成电路，其中，所述种子层包括IV族半导体材料和III-V族半导体材料中的至少一种。
9.根据权利要求1所述的集成电路，其中，所述种子层包括复合材料，在所述源极区和所述漏极区中包括所述复合材料，但在所述源极区和所述漏极区中，至少一种成分在所述复合材料中具有更高浓度。
10.根据权利要求1所述的集成电路，其中，所述源极区和所述漏极区以及所述种子层都包括硅和锗，并且其中，所述种子层包括比所述源极区和所述漏极区中的锗浓度低至少10％的锗浓度。
11.根据权利要求1所述的集成电路，其中，所述种子层包括至少1％的碳合金。
12.根据权利要求1所述的集成电路，其中，所述种子层是未掺杂的。
13.根据权利要求1所述的集成电路，其中，所述源极区和所述漏极区包括分别在所述源极区和所述漏极区下方的第三接触部和第四接触部，使得所述种子层位于所述第三接触部和所述第四接触部与相应的所述源极区和所述漏极区之间并且使得从两个或更多个侧面接触所述源极区和所述漏极区。
14.根据权利要求1所述的集成电路，其中，所述晶体管包括平面结构、鳍状结构和纳米线结构中的一种。
15.根据权利要求1所述的集成电路，其中，所述晶体管是p沟道金属氧化物半导体场效应晶体管(p-MOS)、n沟道金属氧化物半导体场效应晶体管(n-MOS)、p沟道隧道场效应晶体管(p-TFET)和n沟道隧道场效应晶体管(n-TFET)中的一种。
16.根据权利要求1所述的集成电路，其中，所述种子层具有每立方厘米(cm)至少1E19个原子的掺杂水平。
17.一种互补金属氧化物半导体(CMOS)器件，包括根据权利要求1-16中任一项所述的集成电路。
18.一种计算系统，包括根据权利要求1-16中任一项所述的集成电路。
19.一种集成电路(IC)，包括：
衬底；
晶体管，其在衬底上方并且包括：
栅极；
所述栅极上方的半导体区；
与所述半导体区相邻的源极区和漏极区，其中，所述源极区和所述漏极区包括半导体材料并且具有第一掺杂水平；
分别在所述源极区和所述漏极区上方的第一接触部和第二接触部；以及
所述源极区和所述漏极区下方的层，其中，所述层包括半导体材料，并且具有低于所述第一掺杂水平的第二掺杂水平；
第一互连层，其位于所述晶体管下方且位于所述晶体管与所述衬底之间，所述第一互连层包括电介质材料和一个或多个导电互连特征；以及
第二互连层，其在所述晶体管上方，所述第二互连层包括电介质材料和一个或多个导电互连特征。
20.根据权利要求19所述的集成电路，其中，所述源极区和所述漏极区下方的所述层包括IV族半导体材料和III-V族半导体材料中的至少一种。
21.根据权利要求19所述的集成电路，其中，所述源极区和所述漏极区下方的所述层包括复合材料，在所述源极区和所述漏极区中包括所述复合材料，但在所述源极区和所述漏极区中，至少一种成分在所述复合材料中具有更高浓度。
22.根据权利要求19所述的集成电路，其中，所述源极区和所述漏极区以及所述源极区和所述漏极区下方的所述层都包括硅和锗，并且其中，所述源极区和所述漏极区下方的所述层包括比所述源极区和所述漏极区中的锗浓度低至少10％的锗浓度。
23.根据权利要求19-22中任一项所述的集成电路，其中，所述源极区和所述漏极区下方的所述层包括至少1％的碳合金。
24.根据权利要求19-22中任一项所述的集成电路，其中，所述源极区和所述漏极区具有高于每立方厘米(cm)1E19个原子的所述第一掺杂水平，并且所述源极区和所述漏极区下方的所述层具有低于每立方厘米1E19个原子的所述第二掺杂水平。
25.一种形成集成电路的方法，所述方法包括：
在第一衬底上沉积牺牲层；
在所述牺牲层上形成单晶半导体材料层；
使用所述单晶半导体材料层形成晶体管器件，所述晶体管器件包括栅极、所述栅极下方的半导体区、与所述半导体区相邻的源极区和漏极区、以及所述源极区和所述漏极区上方的种子层，其中，所述源极区和所述漏极区包括牺牲源极材料和牺牲漏极材料；
将所述第一衬底的金属化层结合到第二衬底的金属化层；
去除所述牺牲层以去除所述第一衬底；
形成接触沟槽以访问所述源极区和所述漏极区的与所述第二衬底相对的一侧；
选择性地蚀刻所述牺牲源极材料和所述牺牲漏极材料而不完全去除所述种子层，从而形成源极沟槽和漏极沟槽；
在所述种子层上且在所述源极沟槽和所述漏极沟槽中形成最终源极材料和最终漏极材料；以及
在所述接触沟槽中形成接触部。
26.根据权利要求25所述的方法，其中，选择性地蚀刻所述牺牲源极材料和所述牺牲漏极材料包括使用给定蚀刻剂，所述给定蚀刻剂去除所述牺牲源极材料和所述牺牲漏极材料至少比所述给定蚀刻剂去除所述种子层的材料快5倍。
27.根据权利要求25-26中任一项所述的方法，其中，所述种子层包括比所述牺牲源极材料和所述牺牲漏极材料低的、每立方厘米(cm)至少1E18个原子的掺杂剂。
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