[go: up one dir, main page]

CN113140545A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN113140545A
CN113140545A CN202110280100.4A CN202110280100A CN113140545A CN 113140545 A CN113140545 A CN 113140545A CN 202110280100 A CN202110280100 A CN 202110280100A CN 113140545 A CN113140545 A CN 113140545A
Authority
CN
China
Prior art keywords
transistor structure
layer
backside
dielectric layer
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110280100.4A
Other languages
English (en)
Other versions
CN113140545B (zh
Inventor
游力蓁
苏焕杰
黄麟淯
庄正吉
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113140545A publication Critical patent/CN113140545A/zh
Application granted granted Critical
Publication of CN113140545B publication Critical patent/CN113140545B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H10D84/0153—Manufacturing their isolation regions using gate cut processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

公开了形成连接到长沟道半导体器件和短沟道半导体器件的源极/漏极区域的背侧通孔的方法以及由其形成的半导体器件。在实施例中，半导体器件包括：第一晶体管结构；与第一晶体管结构相邻的第二晶体管结构；位于第一晶体管结构和第二晶体管结构的前侧上的第一互连结构；和位于第一晶体管结构和第二晶体管结构的背侧上的第二互连结构，第二互连结构包括：位于所述第一晶体管结构的背侧上的第一介电层；位于第二晶体管结构的背侧上的第二介电层；延伸穿过第一介电层并电耦合到第一晶体管结构的第一源极/漏极区域的第一接触件；和延伸穿过第二介电层并电耦合到第二晶体管结构的第二源极/漏极区域域的第二接触件，第二接触件的第二长度小于所述第一接触件的第一长度。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如，例如个人计算机、手机、数码相机和其他电子设备。半导体器件通常是通过在半导体衬底上顺序地沉积材料的绝缘层或介电层、导电层和半导体层，并使用光刻对各个材料层进行图案化以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来持续提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多组件集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应该解决的其他问题。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一晶体管结构；第二晶体管结构，与所述第一晶体管结构相邻；第一互连结构，位于所述第一晶体管结构和所述第二晶体管结构的前侧上；和第二互连结构，位于所述第一晶体管结构和所述第二晶体管结构的背侧上，所述第二互连结构包括：第一介电层，位于所述第一晶体管结构的所述背侧上；第二介电层，位于所述第二晶体管结构的所述背侧上；第一接触件，延伸穿过所述第一介电层并电耦合到所述第一晶体管结构的第一源极/漏极区域；和第二接触件，延伸穿过所述第二介电层并电耦合到所述第二晶体管结构的第二源极/漏极区域，所述第二接触件的第二长度小于所述第一接触件的第一长度。
本申请的另一些实施例提供了一种半导体器件，包括：
第一晶体管结构，包括第一纳米结构、围绕所述第一纳米结构的第一栅极结构以及与所述第一栅极结构相邻的第一源极/漏极区域，所述第一晶体管结构具有第一沟道长度；第二晶体管结构，与所述第一晶体管结构相邻，所述第二晶体管结构包括第二纳米结构、围绕所述第二纳米结构的第二栅极结构以及与所述第二栅极结构相邻的第二源极/漏极区域，所述第二晶体管结构具有大于所述第一沟道长度的第二沟道长度；第一互连结构，位于所述第一晶体管结构和所述第二晶体管结构的前侧上；以及第二互连结构，位于所述第一晶体管结构和所述第二晶体管结构的背侧上，所述第二互连结构包括：第一介电层，位于所述第一晶体管结构的所述背侧上；第一衬底，位于所述第二晶体管结构的所述背侧上；和第二介电层，位于所述第一衬底的背侧上，其中，所述第一衬底和所述第二介电层的高度等于所述第一介电层的高度。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在半导体衬底上形成第一晶体管结构和第二晶体管结构；减薄所述半导体衬底以暴露所述第一晶体管结构的第一源极/漏极区域，同时掩蔽在所述第二晶体管结构上方的所述半导体衬底；在所述第一晶体管结构和所述半导体衬底上方形成第一介电层；去除所述第二晶体管结构上方的所述半导体衬底以暴露所述第二晶体管结构的第二栅极结构；在所述第二晶体管结构上方形成第二介电层；形成延伸穿过所述第一介电层并耦合到所述第一源极/漏极区域的第一接触件；以及形成延伸穿过所述第二介电层并耦合到所述第二晶体管结构的第二源极/漏极区域的第二接触件，所述第二接触件的长度大于所述第一接触件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(nano-FET)的实例。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图31C、图32A、图32B、图32C、图33A、图33B、图33C、图34A、图34B、图34C、图35A、图35B、图35C、图36A、图36B、图36C、图37A、图37B、图37C、图37D、图37E、图37F、图38A、图38B、图38C、图39A、图39B、图39C、图40A、图40B和图40C是根据一些实施例的纳米FET制造中的中间阶段的截面图和背侧图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了用于在半导体器件的短沟道区和长沟道区中形成背侧通孔的方法以及包括该背侧通孔的半导体器件。该方法包括在长沟道区中蚀刻衬底以形成暴露外延源极/漏极区域的第一凹槽，同时掩蔽短沟道区，并在外延源极/漏极区域和衬底的剩余部分上用介电材料重新填充第一凹槽。然后，短沟道区中的衬底也被介电材料替换。去除短沟道区中的牺牲材料以形成暴露外延源极/漏极区域的第二凹槽，并通过图案化掩模蚀刻长沟道区中的介电材料以形成暴露外延源极/漏极区域的第三凹槽。然后，在第二凹槽和第三凹槽中形成背侧通孔。在长沟道区和短沟道区中分开形成背侧通孔减少了长沟道区和短沟道区之间的深度载荷，从而减少了器件缺陷。减少深度载荷还允许在短沟道区中包括更短的背侧通孔，从而提高器件性能。此外，在长沟道区中包括背侧通孔允许增加长沟道区中的器件密度，并提高长沟道区中的器件的性能。
这里讨论的一些实施例是在包括纳米FET的管芯的上下文中描述的。然而，各个实施例可以应用于包括代替纳米FET或与纳米FET结合的其他类型的晶体管(例如，鳍场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET包括衬底50(例如，半导体衬底、绝缘体上硅衬底等)上的鳍66上的纳米结构55(例如，纳米片、纳米线等)。纳米结构55用作纳米FET的沟道区。纳米结构55可以包括p型纳米结构、n型纳米结构或其组合。浅沟槽隔离(STI)区68设置在相邻的鳍66之间，鳍66可以在相邻的STI区68上方或从相邻的STI区68之间突出。尽管如在此使用的，STI区68被描述/图示为与衬底50分开，但是术语“衬底”可以单独指半导体衬底，或者指半导体衬底和STI区的组合。另外，尽管鳍66的底部被示为与衬底50是单一、连续的材料，但是鳍66和/或衬底50的底部可以包括单一材料或多种材料。在此上下文中，鳍66指的是在相邻STI区68之间延伸的部分。
栅极介电层114沿着鳍66的顶面和侧壁，以及沿着纳米结构55的顶面、侧壁和底面。栅电极116位于栅极介电层114上方。外延源极/漏极区域106设置在栅极介电层114和栅电极116的相对侧上的鳍66上。
图1还图示了引用在之后的图中使用的截面。截面A-A’沿着栅电极116的纵轴，并且在例如垂直于纳米FET的外延源极/漏极区域106之间的电流流动方向的方向上。截面B-B’垂直于截面A-A’，并且与纳米FET的鳍的纵轴平行，并且沿着例如在纳米FET的外延源极/漏极区域106之间的电流流动的方向。截面C-C’平行于截面A-A’，并延伸穿过纳米FET的外延源极/漏极区域106。为了清楚起见，随后的图涉及到这些参考截面。
这里讨论的一些实施例是在使用后栅极工艺形成的纳米FET的上下文中讨论的。在其它实施例中，可使用先栅极工艺。此外，一些实施例考虑在平面器件中使用的方面，例如平面FET或鳍场效应晶体管(FinFET)。
图2A至图40C是根据一些实施例的纳米FET制造中的中间阶段的截面图和背侧图。图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A、图38A、图39A和图40A示出了图1所示的参考截面A-A’。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图13D、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B、图35B、图36B、图37B、图37D、图37E、图37F、图38B、图39B和图40B示出了图1所示的参考截面B-B’。图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图15D、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图34C、图35C、图36C、图37C、图38C、图39C和图40C示出了图1所示的参考截面C-C’。
在图2A和图2B中，提供了衬底50。衬底50可以是半导体衬底，例如大块半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或不掺杂。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘体层可能是，例如，埋层氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟，或其组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型纳米FET，而p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型纳米FET。n型区域50N可以在物理上与p型区域50P(如分隔件20所示)以及任何数量的器件部件(例如，其他有源器件、掺杂区、隔离结构等)分开，可以设置在n型区域50N和p型区域50P之间。虽然示出了一个n型区域50N和一个p型区域50P，但是可以提供任意数量的n型区域50N和p型区域50P。
衬底50还具有短沟道区50S和长沟道区50L(见图2B)。短沟道区50S中的器件的沟道长度(也称为栅极长度)可以小于长沟道区50L中的器件的沟道长度。如下面将更详细讨论的，短沟道区50S可以通过隔离区(例如下面参照图4A和图4B讨论的STI区68)与长沟道区50L分开。虽然示出了一个短沟道区50S和一个长沟道区50L，但是可以提供任意数量的短沟道区50S和长沟道区50L。短沟道区50S和长沟道区50L中的每一个可以包括n型区域50N和/或p型区域50P中的一个或多个。
另外在图2A和图2B中，在衬底50上方形成多层堆叠件64。多层堆叠件64包括交替的第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)。为了说明并如下面更详细讨论的，第一半导体层51将被去除，并且第二半导体层53将被图案化，以在n型区域50N和p型区域50P中形成纳米FET的沟道区。然而，在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N中形成纳米FET的沟道区，并且可以去除第二半导体层53并且可以图案化第一半导体层51以在p型区域50P中形成纳米FET的沟道区。在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50N中形成纳米FET的沟道区，并且可以去除第一半导体层51并且可以图案化第二半导体层53以在p型区域50P中形成纳米FET的沟道区。在一些实施例中，可以去除第二半导体层53，并且可以图案化第一半导体层51，以在n型区域50N和p型区域50P两者中形成纳米FET的沟道区。
为了说明的目的，多层堆叠件64被示为包括第一半导体层51和第二半导体层53中的每一个的三层。在一些实施例中，多层堆叠件64可以包括任意数量的第一半导体层51和第二半导体层53。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延生长多层堆叠件64的每一层。在各个实施例中，第一半导体层51可以由适合于p型纳米FET的第一半导体材料(例如硅锗等)形成，第二半导体层53可以由适合于n型纳米FET的第二半导体材料(例如硅、硅碳等)形成。为了说明的目的，多层堆叠件64被示为具有适合于p型纳米FET的最底层半导体层。在一些实施例中，可以形成多层堆叠件64，使得最底层是适用于n型纳米FET的半导体层。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以去除第一半导体材料的第一半导体层51，而不显著去除n型区域50N中的第二半导体材料的第二半导体层53，从而允许对第二半导体层53进行图案化以形成n型纳米FET的沟道区。类似地，可以去除第二半导体材料的第二半导体层53，而不显著去除p型区域50P中的第一半导体材料的第一半导体层51，从而允许对第一半导体层51进行图案化以形成p型纳米FET的沟道区。
现在参照图3A和图3B，根据一些实施例，鳍66形成在衬底50中，纳米结构55形成在多层堆叠件64中。在一些实施例中，通过在多层堆叠件64和衬底50中蚀刻沟槽，可以在多层堆叠件64和衬底50中分别形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或者是其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64来形成纳米结构55可以进一步限定来自第一半导体层51的第一纳米结构52A-52C(统称为第一纳米结构52)和来自第二半导体层53的第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以统称为纳米结构55。
鳍66和纳米结构55可以通过任何合适的方法图案化。例如，可以使用一个或多个光刻工艺(包括双图案化或多图案化工艺)来图案化鳍66和纳米结构55。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许产生具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上并使用光刻工艺图案化。使用自对准工艺沿着图案化牺牲层形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍66。
为了说明的目的，图3A将n型区域50N和p型区域50P中的鳍66和纳米结构55示为具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66和纳米结构55的宽度可以大于或小于p型区域50P中的鳍66和纳米结构55的宽度。如图3B所示，长沟道区50L中的鳍66和纳米结构55的宽度大于短沟道区50S中的鳍66和纳米结构55的宽度。此外，尽管鳍66和纳米结构55中的每一个被示为始终具有一致的宽度，但在其他实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，使得每个鳍66和/或纳米结构55的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并呈梯形。
在图4A和图4B中，在鳍66附近形成浅沟槽隔离(STI)区68。STI区68可以通过在第二衬底50C、鳍66和纳米结构55上以及在相邻的鳍66和纳米结构55之间沉积绝缘材料来形成。绝缘材料可以是氧化物，例如二氧化硅、氮化物等或其组合，并且可以由高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合形成。在一些实施例中，绝缘材料可以包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等。也可使用其它通过任何可接受工艺形成的绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的二氧化硅。一旦形成绝缘材料，可执行退火工艺。在一些实施例中，形成绝缘材料，使得多余的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但一些实施例可以利用多层。例如，在一些实施例中，衬垫(未单独示出)可以首先沿着衬底50、鳍66和纳米结构55的表面形成。此后，可以在衬垫上形成填充材料，例如上面讨论的那些填充材料。
然后，将去除工艺应用于绝缘材料，以去除纳米结构55上的多余绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀刻工艺、其组合等。平坦化工艺暴露纳米结构55，使得纳米结构55和绝缘材料的顶面在平坦化工艺完成之后是齐平的。
然后使绝缘材料凹进以形成STI区68。绝缘材料被凹进，使得纳米结构55和鳍66的上部从n型区域50N和p型区域50P中的相邻STI区68之间突出。此外，STI区68的顶面可以具有如图所示的平坦表面、凸面、凹面(诸如凹陷)或其组合。STI区68的顶面可以通过适当的蚀刻形成为平坦的、凸形的和/或凹形的。STI区68可以使用可接受的蚀刻工艺来凹进，例如对绝缘材料的材料具有选择性的工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用例如使用稀氢氟酸(dHF)的氧化物去除。
上面参照图2A至图4B描述的工艺仅仅是如何形成鳍66和纳米结构55的一个例子。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶面上形成介电层，并且可以通过该介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以凹进介电层，使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或随后的注入，但是原位掺杂和注入掺杂可以一起使用。
此外，这里说明和讨论的第一半导体层51(以及所得到的第一纳米结构52)和第二半导体层53(以及所得到的第二纳米结构54)在p型区域50P和n型区域50N中包括相同的材料，仅用于说明目的。因此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料，或者在p型区域50P和n型区域50N中以不同的顺序形成。
此外，在图4A和图4B中，可以在鳍66、纳米结构55和/或STI区68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的纳米结构55、鳍66和STI区68上形成光刻胶。光刻胶可以被图案化以暴露p型区域50P。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光刻胶被图案化，就可以在p型区域50P中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入该区域的磷、砷、锑等，其浓度范围从约1013原子/cm3到约1014原子/cm3。注入之后，光刻胶可被去除，例如通过可行的灰化工艺。
在p型区域50P的注入之后或之前，可以在p型区域50P和n型区域50N中的纳米结构55、鳍66和STI区68上形成光刻胶或其他掩模(未单独示出)。光刻胶可以被图案化以暴露n型区域50N。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光刻胶被图案化，就可以在n型区域50N中执行p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。P型杂质可以是注入该区域的硼、氟化硼、铟等，其浓度范围从约1013原子/cm3到约1014原子/cm3。注入之后，光刻胶可被去除，例如通过可行的灰化工艺。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍和纳米结构的生长材料可以在生长期间被原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以一起使用。
在图5A和图5B中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、其组合等，以及可根据可接受的技术进行沉积或者热生长。伪栅极层72形成在伪介电层70的上方，以及掩模层74形成在伪栅极层72的上方。伪栅极层72可沉积于伪介电层70的上方并且被平坦化，例如通过CMP。掩模层74可沉积于伪栅极层72的上方。伪栅极层72可以是导电、半导电或非导电材料，并且可以选自非晶硅、多晶硅(多晶硅)、多晶硅锗(多晶锗硅)、金属氮化物、金属硅化物、金属氧化物和金属。伪栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积。伪栅极层72可以由从STI区68的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该实例中，在n型区域50N和p型区域50P上形成单个伪栅极层72和单个掩模层74。应注意的是，所示的伪介电层70仅覆盖鳍66和纳米结构55，仅用于说明目的。在一些实施例中，可以沉积伪介电层70，使得伪介电层70覆盖STI区68，并且伪介电层70在伪栅极层72和STI区68之间延伸。
图6A至图40C示出了制造实施例器件中的各个附加步骤。图6A至图40C示出了n型区域50N或p型区域50P中的部件。图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A、图38A、图39A和图40A示出了短沟道区50S或长沟道区50L中的部件。图6A至图40C中的其余图示出了短沟道区50S和长沟道区50L两者中的部件。
在图6A至图6C中，掩模层74(见图5A和图5B)可以使用可接受的光刻和蚀刻技术来图案化，以形成掩模78。掩模78的图案然后可以被转移到伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极介电质71。伪栅极76覆盖纳米结构55的各个沟道区。掩模78的图案可用于在物理上将每个伪栅极76与相邻的伪栅极76分开。伪栅极76可以具有基本上垂直于各个鳍66的纵向的纵向。
在图7A至图7C中，第一间隔层80和第二间隔层82分别形成在图6A到6C所示的结构上。第一间隔层80和第二间隔层82随后将被图案化，以用作形成自对准源极/漏极区域的间隔件。在图7A至图7C中，第一间隔层80形成在掩模78和纳米结构55的顶面和侧壁；STI区68的顶面；以及鳍66、伪栅极76和伪栅极介电质71的侧壁上。第二间隔层82沉积在第一间隔层80上。第一间隔层80可以使用诸如热氧化或通过CVD、ALD等沉积的技术由二氧化硅、氮化硅、氮氧化硅等形成。第二间隔层82可以由具有与第一间隔层80的材料不同的蚀刻速率的材料(例如氧化硅、氮化硅、氮氧化硅等)形成，并且可以通过CVD、ALD等沉积。
在形成第一间隔层80之后以及在形成第二间隔层82之前，可以对轻掺杂的源极/漏极(LDD)区(未单独示出)进行注入。在具有不同器件类型的实施例中，类似于上面在图4A和图4B中讨论的注入物，可以在暴露p型区域50P的同时在n型区域50N上形成掩模，例如光刻胶，并且可以将适当类型(例如p型)杂质注入到p型区域50P中暴露的的鳍66和纳米结构55中。然后掩模可被去除。随后，可以在暴露n型区域50N的同时在p型区域50P上形成掩模，例如光刻胶，并且可以将适当的类型杂质(例如n型)注入到n型区域50N中暴露的鳍66和纳米结构55中。然后掩模可被去除。n型杂质可是任何之前讨论的n型杂质，并且p型杂质可是任何之前讨论的p型杂质。轻掺杂的源极/漏极区域可以具有约1×1015原子/cm3到约1×1019原子/cm3的范围内的掺杂浓度。退火可用于修复注入损伤并激活注入的杂质。
在图8A至图8C中，第一间隔层80和第二间隔层82被蚀刻以形成第一间隔件81和第二间隔件83。如下面将更详细讨论的，第一间隔件81和第二间隔件83可用于自对准随后形成的源漏极区域，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔层80和第二间隔层82可以使用适当的蚀刻工艺来蚀刻，诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)、多个工艺或其组合等。在一些实施例中，第二间隔层82的材料具有与第一间隔层80的材料不同的蚀刻速率，使得第一间隔层80在图案化第二间隔层82时可以用作蚀刻停止层。当图案化第一间隔层80时，第二间隔层82也可以用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔层82，而第一间隔层80用作蚀刻停止层。如图8C所示，第二间隔层82的剩余部分可以形成第二间隔件83。此后，如图8B和图8C所示，第二间隔件83在蚀刻第一间隔层80的暴露部分时用作掩模，从而形成第一间隔件81。
如图8C所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8B所示，在一些实施例中，第二间隔层82可以从与掩模78、伪栅极76和伪栅极介电质71相邻的第一间隔层80上去除，并且第一间隔件81设置在掩模78、伪栅极76和伪栅极介电质71的侧壁上。在其他实施例中，第二间隔层82的一部分可以保留在第一间隔层80上，第一间隔层80与掩模78、伪栅极76和伪栅极介电质71相邻。
要注意的是，上述公开大体上描述了形成间隔件和LDD区域的工艺。也可以使用其他工艺和顺序。例如，可以利用更少或更多的间隔件，可以利用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，可以形成和去除附加间隔件等。此外，n型和p型器件可以使用不同的结构和步骤来形成。
在图9A至图9C中，在纳米结构55中形成第一凹槽86。随后将在第一凹槽86中形成外延材料和外延源极/漏极区域。第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54中的一个或多个。如图9B和图9C所示，第一凹槽86可以延伸穿过第二纳米结构54C、第一纳米结构52C、第二纳米结构54B，并且部分地通过第一纳米结构52B。然而，在一些实施例中，第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54中的任何一个，甚至延伸到衬底50中。如图9B和图9C所示，第一凹槽86可以形成在短沟道区50S中。
第一凹槽86可以通过在图8A至图8C所示的结构上形成第一图案化掩模84，然后使用第一图案化掩模84、掩模78、第一间隔件81和第二间隔件83作为掩模来蚀刻纳米结构55来形成。第一图案化掩模84可以通过使用旋涂等沉积光刻胶层来形成。然后，可以通过将光刻胶层暴露于图案化能源(例如，图案化光源)并显影光刻胶层以去除光刻胶层的暴露或未暴露部分来图案化光刻胶层，从而形成第一图案化掩模84。然后使用各向异性蚀刻工艺(例如RIE、NBE等)来蚀刻纳米结构55。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55的每一层。在第一凹槽86达到所需深度之后，可以使用定时蚀刻工艺来停止第一凹槽86的蚀刻。然后可以去除第一图案化掩模84。
在图10A至图10C中，第一凹槽86延伸穿过纳米结构55并且延伸至鳍66和衬底50中，并且第二凹槽90形成在纳米结构55、鳍66和衬底50中。随后将在第一凹槽86中形成外延材料和外延源极/漏极区域，并且随后在第二凹槽90中形成外延源极/漏极区域。如图10B和图10C所示，第一凹槽86和第二凹槽90都可以延伸穿过纳米结构55并且延伸至鳍66和衬底50中。第一凹槽86和第二凹槽90的底面可以设置在STI区68的顶面下方。第一凹槽86的底面可以设置在第二凹槽90的底面下方的距离D1处，范围从约30纳米至约70纳米。如图10B和图10C所示，第一凹槽86和第二凹槽90都可以形成在短沟道区50S中。
在去除第一图案化掩模84之后，通过在图9A至图9C所示的结构上形成第二图案化掩模88，然后使用第二图案化掩模88、掩模78、第一间隔件81和第二间隔件83作为掩模来蚀刻纳米结构55、鳍66和衬底50，可以延伸第一凹槽86并形成第二凹槽。第二图案化掩模88可以通过使用旋涂等沉积光刻胶层来形成。然后，可以通过将光刻胶层暴露于图案化能源(例如，图案化光源)并显影光刻胶层以去除光刻胶层的暴露或未暴露部分来图案化光刻胶层，从而形成第二图案化掩模88。然后使用各向异性蚀刻工艺(例如RIE、NBE等)来蚀刻纳米结构55、鳍66和衬底50。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55、鳍66和/或衬底50的每一层。在第一凹槽86和第二凹槽90达到所需深度之后，可以使用定时蚀刻工艺来停止第一凹槽86和第二凹槽90的蚀刻。然后可以去除第二图案化掩模88。
在图11A至图11C中，第三凹槽94形成在纳米结构55、鳍66和衬底50中。随后将在第三凹槽94中形成外延源极/漏极区域。如图11B和图11C所示，第三凹槽94可以延伸穿过纳米结构55并且延伸至鳍66和衬底50中。第三凹槽94的底面可以设置在STI区68的顶面下方。如图11B和图11C所示，第三凹槽94可以形成在长沟道区50L中。
在去除第二图案化掩模88之后，通过在图10A至图10C所示的结构上方形成第三图案化掩模92，然后使用第三图案化掩模92、掩模78、第一间隔件81和第二间隔件83作为掩模来蚀刻纳米结构55、鳍66和衬底50，可以形成第三凹槽94。第三图案化掩模92可以通过使用旋涂等沉积光刻胶层来形成。然后，可以通过将光刻胶层暴露于图案化能源(例如，图案化光源)并显影光刻胶层以去除光刻胶层的暴露或未暴露部分来图案化光刻胶层，从而形成第三图案化掩模92。然后使用各向异性蚀刻工艺(例如RIE、NBE等)来蚀刻纳米结构55、鳍66和衬底50。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55、鳍66和/或衬底50的每一层。在第三凹槽94达到所需深度之后，可以使用定时蚀刻工艺来停止第三凹槽94的蚀刻。然后可以去除第三图案化掩模92。
如图11B所示，第一凹槽86延伸到鳍66顶面下方的深度D2，第二凹槽90延伸到鳍66顶面下方的深度D3，第三凹槽94延伸到鳍66顶面下方的深度D4。深度D2可以是约5纳米到约30纳米，深度D3可以是约50纳米到约150纳米，并且深度D4可以是约50纳米到约150纳米。第一凹槽86、第二凹槽90和第三凹槽94可以被蚀刻到上述范围内的深度，以便控制随后形成的背侧通孔(例如下面参照图37A至图37F讨论的背侧通孔180)的长度。此外，提供具有选定长度的背侧通孔可以改善器件性能，并且在长沟道区50L和短沟道区50S中提供背侧通孔可以改善性能，同时还可以增加长沟道区50L中的器件密度。
在图12A至图12C中，由第一凹槽86、第二凹槽90和第三凹槽94暴露的第一半导体材料形成的多层堆叠件64(例如，第一纳米结构52)的各层的侧壁的部分被蚀刻以形成侧壁凹槽96。尽管在图12B中示出了与侧壁凹槽96相邻的第一纳米结构52的侧壁是直的，但是侧壁可以是凹形或凸形。可以使用各向同性蚀刻工艺(例如湿蚀刻等)来蚀刻侧壁。在第一纳米结构52包括例如SiGe，第二纳米结构54包括例如Si或SiC的实施例中，可以使用用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的干蚀刻工艺来蚀刻第一纳米结构52的侧壁。
在图13A至图13D中，第一内间隔件98形成在侧壁凹槽96中。第一内间隔件98可以通过在图12A至图12C所示的结构上沉积内间隔层(未单独示出)来形成。内间隔层可以通过诸如CVD、ALD等的共形沉积工艺来沉积。内间隔层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用任何合适的材料，例如k值小于约3.5的低介电常数(Low-k)材料。在一些实施例中，内间隔层可以包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等。内间隔层可以沉积为从约1纳米到约40纳米的厚度。可以通过诸如RIE、NBE等的各向异性蚀刻工艺来蚀刻内间隔层，以形成第一内间隔件98。虽然第一内间隔件98的外侧壁被示为与第二纳米结构54的侧壁齐平，但是第一内间隔件98的外侧壁可以延伸到第二纳米结构54的侧壁之外或从第二纳米结构54的侧壁凹进。此外，虽然在图13B中示出了第一内间隔件98的外侧壁是直的，但是第一内间隔件98的外侧壁可以是凹形或凸形的。例如，图13D示出了其中第一纳米结构52的侧壁是凹形的、第一内间隔件98的外侧壁是凹形的、以及第一内间隔件98从第二纳米结构54的侧壁凹进的实施例。
第一内间隔件98用作随后形成的源极/漏极区域(例如，下面参照图15A至图15D讨论的外延源极/漏极区域106)和随后形成的栅极结构(例如包括栅极介电层114和栅极电极116的栅极结构，下面参考图20A至图20C讨论)之间的隔离部件。如下面将更详细讨论的，源极/漏极区域将形成在第一凹槽86、第二凹槽90和第三凹槽94中，而第一纳米结构52将被相应的栅极结构取代。第一内间隔件98还可用于防止随后的蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)对源极/漏极区域的损害。
在图14A至图14C中，第一外延材料102形成在第一凹槽86中。在一些实施例中，第一外延材料102可以是随后被去除以形成背侧通孔(例如下面参照图37A至图37F讨论的背侧通孔180)的牺牲材料。如图14B和图14C所示，第一外延材料102的顶面可以与第二凹槽90的底面齐平。然而，在一些实施例中，第一外延材料102的顶面可以设置在第二凹槽90的底面的上方或下方。例如，第一外延材料102的高度可以基本上等于距离D1(例如，第一凹槽86和第二凹槽90的底面之间的高度差)。
第一外延材料102可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺在第一凹槽86中外延生长。在形成第一外延材料102之前，可以在图10A至图10C所示的结构上形成第四图案化掩模100，以防止第一外延材料102形成在第二凹槽90和第三凹槽94中。第四图案化掩模100可以通过使用旋涂等沉积光刻胶层来形成。然后，可以通过将光刻胶层暴露于图案化能源(例如，图案化光源)并显影光刻胶层以去除光刻胶层的暴露或未暴露部分来图案化光刻胶层，从而形成第四图案化掩模100。然后，可以在第一凹槽86中沉积第一外延材料102。然后可以去除第四图案化掩模100。
第一外延材料102可以包括任何可接受的材料，例如硅锗等。在第一外延材料102包括硅锗的实施例中，第一外延材料102中的锗浓度可以从约10％原子百分比到约50％原子百分比。提供上述范围内的锗浓度允许在后续工艺步骤中相对于第一外延材料102选择性地蚀刻衬底50。在上述范围内提供锗浓度还可以允许第一外延材料102相对于随后形成的源极/漏极区域(例如下面参照图15A至图15D讨论的外延源极/漏极区域106)和介电层选择性地蚀刻。这样，可以去除第一外延材料102并用背侧通孔取代，而不显著去除外延源极/漏极区域和层间介电质。
在图15A至图15D中，第二外延材料104形成在第一外延材料102上方的第一凹槽86中和第二凹槽90中，并且第三凹槽94和外延源极/漏极区域106形成在第二外延材料104上方。在一些实施例中，第二外延材料104可以是随后被去除的牺牲材料。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺在第一凹槽86、第二凹槽90和第三凹槽94中外延生长第二外延材料104。
第二外延材料104可以包括任何可接受的材料，例如硅、硅锗、掺硼硅锗等。在第二外延材料104包括硅锗的实施例中，第二外延材料104中的锗浓度可以从约10％原子百分比到约50％原子百分比。在一些实施例中，第二外延材料104还可以包括掺杂剂。例如，n型区域50N中的第二外延材料104可以包括磷离子，而p型区域50P中的第二外延材料104可以包括硼。第二外延材料104可以具有约2×1020原子/cm3到约10×1020原子/cm3的掺杂浓度。提供上述范围内的锗浓度和硼浓度允许在后续工艺步骤中相对于第二外延材料104选择性地蚀刻衬底50。提供在上述范围内的锗浓度和硼浓度还可以允许相对于随后形成的源极/漏极区域(例如下面参照图15A至图15D讨论的外延源极/漏极区域106)和介电层选择性地蚀刻第二外延材料104。这样，可以去除第二外延材料104，而不显著去除外延源极/漏极区域和层间介电质。
此外，在图15A至图15D中，在第一凹槽86、第二凹槽90和第三凹槽94中形成外延源极/漏极区域106。在一些实施例中，外延源极/漏极区域106可以在第二纳米结构54上施加应力，从而提高性能。如图15C所示，外延源极/漏极区域106形成在第一凹槽86、第二凹槽90和第三凹槽94中，使得每个伪栅极76设置在相应相邻的外延源极/漏极区域106对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域106与伪栅极76分开，并且第一内间隔件98用于将外延源极/漏极区域106与第一纳米结构52分开适当的横向距离，使得外延源极/漏极区域106不会因随后形成的纳米FET的栅极而短路。
n型区域50N(例如NMOS区域)中的外延源极/漏极区域106可以通过掩蔽p型区域50P(例如PMOS区域)来形成。然后，在n型区域50N中的第一凹槽86、第二凹槽90和第三凹槽94中外延生长外延源极/漏极区域106。外延源极/漏极区域106可以包括适用于n型纳米FET的任何可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域106可以包括对第二纳米结构54施加拉伸应变的材料，例如硅、碳化硅、掺磷碳化硅、磷化硅等。外延源极/漏极区域106可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
p型区域50P(例如PMOS区域)中的外延源极/漏极区域106可以通过掩蔽n型区域50N(例如NMOS区域)来形成。然后，在p型区域50P中的第一凹槽86、第二凹槽90和第三凹槽94中外延生长外延源极/漏极区域106。外延源极/漏极区域106可以包括适用于p型纳米FET的任何可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域106可以包括对第二纳米结构54施加压缩应变或应力的材料，例如硅、掺磷硅、硅锗、掺硼硅锗、锗、锗锡等。在外延源极/漏极区域106包括硅锗的实施例中，外延源极/漏极区域106中的锗浓度可以从约10％原子百分比到约50％原子百分比。在一些实施例中，外延源极/漏极区域106还可以包括掺杂剂。例如，n型区域50N中的外延源极/漏极区域106可以包括磷离子，而p型区域50P中的外延源极/漏极区域106可以包括硼。外延源极/漏极区域106可以具有约2×1020原子/cm3到约10×1020原子/cm3的掺杂浓度。提供上述范围内的锗浓度和硼浓度允许在后续工艺步骤中相对于第二外延材料104选择性地蚀刻衬底50。提供上述范围内的锗浓度和硼浓度允许相对于外延源极/漏极区域106选择性地蚀刻第二外延材料104。这样，可以去除第二外延材料104，而不显著去除外延源极/漏极区域106。外延源极/漏极区域106还可以具有从纳米结构55的相应表面凸起的表面，并且可以具有小平面。
可以向外延源极/漏极区域106、第一纳米结构52、第二纳米结构54和/或衬底50注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂的源极/漏极区域然后进行退火的工艺。源极/漏极区域可以具有约1×1019原子/cm3和约1×1021原子/cm3之间的掺杂浓度。源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域106可以在生长期间被原位掺杂。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域106的外延工艺的结果，外延源极/漏极区域106的上表面具有横向向外扩展到纳米结构55的侧壁之外的小平面。在一些实施例中，这些小平面导致相同纳米FET的相邻外延源极/漏极区域106合并，如图15C所示。在一些实施例中，如图15D所示，在外延工艺完成之后，相邻的外延源极/漏极区域106保持分开。在图15C和图15D所示的实施例中，可以形成从STI区68的顶面延伸的第一间隔件81，从而阻止外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的一部分，进一步阻止外延生长。在一些实施例中，可以调整用于形成第一间隔件81的蚀刻工艺以去除间隔件材料，并允许外延源极/漏极区域106延伸到STI区68的表面。
在图16A至图16C中，第一层间介电质(ILD)110沉积在图15A至图15C所示的结构上。第一ILD 110可以由介电材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。在一些实施例中，第一ILD110可以包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等。也可使用其它通过任何可接受工艺形成的绝缘材料。在一些实施例中，接触件蚀刻停止层(CESL)108设置在第一ILD 110和外延源极/漏极区域106、掩模78、第一间隔件81、第二间隔件83和STI区68之间。CESL 108可以包括诸如氮化硅、氧化硅、氮氧化硅等的介电材料。在一些实施例中，CESL108可以包括具有与覆盖的第一ILD 110的材料不同的蚀刻速率的材料。
在图17A至图17C中，可以执行平坦化工艺，例如CMP，以使第一ILD 110的顶面与伪栅极76或掩模78的顶面齐平。平坦化工艺还可以去除伪栅极76上的掩模78以及沿着掩模78的侧壁的第一间隔件81的一部分。在平坦化工艺之后，在工艺变形内，伪栅极76、第一间隔件81和第一ILD110的顶面可以是齐平的。因此，伪栅极76的顶面通过第一ILD 110暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺将第一ILD110的顶面与掩模78和第一间隔件81的顶面齐平。
在图18A至图18C中，在一个或多个蚀刻步骤中去除伪栅极76和掩模78(如果存在)，从而形成第四凹槽112。第四凹槽112中的伪栅极介电质71的部分也被去除。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极76和伪栅极介电质71。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比第一ILD 110或第一间隔件81更快的速率选择性地蚀刻伪栅极76。第四凹槽112中的每一个暴露和/或覆盖纳米结构55的部分，所述纳米结构55的部分在随后完成的纳米FET中用作沟道区。用作沟道区的纳米结构55的部分设置在相邻的外延源极/漏极区域106对之间。在去除期间，当蚀刻伪栅极76时，伪栅极介电质71可以用作蚀刻停止层。然后，在去除伪栅极76之后，可以去除伪栅极介电质71。
在图19A至图19C中，第一纳米结构52被去除以延伸第四凹槽112。第一纳米结构52可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例如湿蚀刻等)来去除，而与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域58保持相对未被蚀刻。在第一纳米结构52包括例如SiGe而第二纳米结构54A-54C包括例如Si或SiC的实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等来去除第一纳米结构52。
在图20A至图20C中，形成用于取代栅极的栅极介电层114和栅极电极116。栅极介电层114共形地沉积在第四凹槽112中。栅极介电层114可以形成在鳍66的顶面和侧壁上以及第二纳米结构54的顶面、侧壁和底面上。栅极介电层114还可以沉积在第一ILD 110、CESL108、第一间隔件81和STI区68的顶面上以及第一内间隔件98的侧壁上。
根据一些实施例，栅极介电层114包括一个或多个介电层，例如氧化物、金属氧化物等或其组合。例如，在一些实施例中，栅极介电层114可以包括硅氧化层和硅氧化层上的金属氧化层。在一些实施例中，栅极介电层114包括高k介电材料，并且在这些实施例中，栅极介电层114的k值可以大于约7.0。栅极介电层114可以包括铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐及其组合。栅极介电层114的结构可以在n型区域50N和p型区域50P中相同或不同。栅极介电层114的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅电极116分别沉积在栅极介电层114上方，并填充第四凹槽112的剩余部分。栅电极116可以包括含有金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管图20A和图20B中示出了单层栅电极116，但是栅电极116可以包括任意数量的衬层、任意数量的功函调整层和填充材料。构成栅电极116的层的任何组合可以沉积在第二纳米结构54的相邻第二纳米结构54之间以及第二纳米结构54A和衬底50之间的n型区域50N和p型区域50P中。
n型区域50N和p型区域50P中的栅极介电层114的形成可以同时进行，使得每个区域中的栅极介电层114由相同的材料形成，并且栅电极116的形成可以同时进行，使得每个区域中的栅电极116由相同的材料形成。在一些实施例中，每个区域中的栅极介电层114可以通过不同的工艺形成，使得栅极介电层114可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅电极116可以通过不同的工艺形成，使得栅电极116可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，各个掩模步骤可用来掩蔽和暴露合适的区域。
在填充第四凹槽112之后，可以执行平坦化工艺，诸如CMP，以去除栅极介电层114和栅电极116的材料的多余部分，该多余部分在第一ILD 110的顶面上方。因此，栅电极116和栅极介电层114的材料的剩余部分形成所得到的纳米FET的取代栅极结构。栅电极116和栅极介电层114可以统称为“栅极结构”。外延源极/漏极区域106、第二纳米结构54和栅极结构(包括栅极介电层114和栅电极116)可以统称为晶体管结构109。
在图21A至图21C中，栅极结构(包括栅极介电层114和相应的覆盖栅极电极116)是凹进的，使得凹槽形成在栅极结构的正上方以及第一间隔件81的相对部分之间。包括一层或多层介电材料(例如氮化硅、氮氧化硅等)的栅极掩模118填充在凹槽中，随后进行平坦化工艺以去除延伸到第一ILD 110上方的介电材料的多余部分。随后形成的栅极接触件(例如下面参照图23A到23C讨论的栅极接触件126)穿透栅极掩模118以接触凹进的栅极电极116的顶面。
如图21A至图21C进一步所示，第二ILD 120沉积在第一ILD 110、栅极掩模118、第一间隔件81和CESL 108上方。在一些实施例中，第二ILD 120是由FCVD形成的可流动薄膜。在一些实施例中，第二ILD 120由诸如PSG、BSG、BPSG、USG等介电材料形成，并且可以通过诸如CVD、PECVD等任何合适的方法来沉积。在一些实施例中，第二ILD 120可以包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TAO)、氧化镧(LAO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等。
在图22A至图22C中，第二ILD 120、第一ILD 110、CESL 108和栅极掩模118被蚀刻以形成暴露外延源极/漏极区域106和/或栅极结构的表面的第五凹槽122。第五凹槽122可以通过使用各向异性蚀刻工艺(例如RIE、NBE等)进行蚀刻而形成。在一些实施例中，第五凹槽122可以使用第一蚀刻工艺蚀刻穿过第二ILD 120和第一ILD 110；可以使用第二蚀刻工艺蚀刻穿过过栅极掩模118；然后可以使用第三蚀刻工艺蚀刻穿过CESL 108。可以在第二ILD 120上方形成并图案化诸如光刻胶的掩模，以掩蔽第二ILD 120的部分，使其不受第一蚀刻工艺和第二蚀刻工艺的影响。在一些实施例中，蚀刻工艺可能过度蚀刻，因此，第五凹槽122延伸到外延源极/漏极区域106和/或栅极结构中，并且第五凹槽122的底部可以与外延源极/漏极区域106和/或栅极结构的顶面齐平(例如，在同一水平上，或者与衬底具有相同的距离)，或者低于(例如，更靠近衬底)外延源极/漏极区域106和/或栅极结构的顶面。尽管图22B示出了第五凹槽122以相同的截面暴露外延源极/漏极区域106和栅极结构，但是在各个实施例中，外延源极/漏极区域106和栅极结构可以以不同的截面暴露，从而降低了随后形成的接触件短路的风险。
在形成第五凹槽122之后，在外延源极/漏极区域106上方形成第一硅化物区124。在一些实施例中，第一硅化物区124通过首先沉积能够与下层外延源极/漏极区域106的半导体材料(例如，硅、硅锗、锗等)反应以形成硅化物或锗化物区的金属(未单独示出)来形成。金属可以包括镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。金属可以沉积在外延源极/漏极区域106的暴露部分上。然后可以执行热退火工艺以形成第一硅化物区124。然后，例如通过蚀刻工艺去除沉积金属的未反应部分。虽然第一硅化物区124被称为硅化物区，但是第一硅化物区124可以是锗化物区或锗硅化物区(例如，包括硅化物、锗化物区或其组合的区)。第一硅化物区124可以具有从约1纳米到约10纳米的厚度。在一些实施例中，n型区域50N中的第一硅化物区124可以包括硅化钛(TiSi)、硅化铬(CrSi)、硅化钽(TaSi)、硅化钼(MoSi)、硅化锆(ZrSi)、硅化铪(HfSi)、硅化钪(ScSi)、硅化钇(YSi)、硅化钬(HoSi)、硅化铽(TbSi)、硅化钆(GdSi)、硅化镥(LuSi)、硅化镝(DySi)、硅化铒(ErSi)、硅化镱(YbSi)、其组合等。在一些实施例中，p型区域50P中的第一硅化物区124可以包括硅化镍(NiSi)、硅化钴(CoSi)、硅化锰(MnSi)、硅化钨(WSi)、硅化铁(FeSi)、硅化铑(RhSi)、硅化钯(PdSi)、硅化钌(RuSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化锇(OsSi)、其组合等。
在图23A至图23C中，源极/漏极接触件128和栅极接触件126(每一个可取代地称为接触插塞)形成在第五凹槽122中。源极/漏极接触件128和栅极接触件126可以各自包括一个或多个层，例如阻挡层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件128和栅极接触件126可以各自包括阻挡层和导电材料，并且可以电耦合到下层导电部件(例如，栅极结构和/或第一硅化物区124)。栅极接触件126电耦合到栅极电极116，并且源极/漏极接触件128电耦合到第一硅化物区124。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜(Cu)、铜合金、银(Ag)、金(Au)、钨(W)、钴(Co)、铝(Al)、镍(Ni)、钌(Ru)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)等。在一些实施例中，导电材料可以包括平坦化工艺，例如化学机械抛光(CMP)，可以执行该平坦化工艺以从第二ILD 120的表面去除多余材料。
尽管图23A至图23C示出延伸到每个外延源极/漏极区域106的源极/漏极接触件128，但是可以从某些外延源极/漏极区域106中省略源极/漏极接触件128。例如，如下面更详细解释的，背侧通孔(例如，电源轨)可以随后通过一个或多个外延源极/漏极区域106的背侧附连。对于这些特定的外延源极/漏极区域106，源极/漏极接触件128可以省略，或者可以是没有电连接到任何覆盖导线的伪接触件。
在图24A至图24C中，蚀刻第二ILD 120、栅极掩模118和栅极结构，使得在短沟道区50S中的栅极结构和长沟道区50L中的栅极结构之间形成凹槽，并在凹槽中填充第三ILD132。通过使用各向异性蚀刻工艺(例如RIE、NBE等)进行蚀刻，可以通过第二ILD 120、栅极掩模118和栅极结构形成凹槽。可以在第二ILD 120上方形成并图案化例如光刻胶的掩模，以掩蔽第二ILD 120的部分，使其不受蚀刻工艺的影响。凹槽可以延伸穿过栅极结构，并且可以暴露STI区68。在一些实施例中，凹槽可以至少部分延伸到STI区68中。
然后，可以将第三ILD 132填充到凹槽中。在一些实施例中，第三ILD132是由FCVD形成的可流动薄膜。在一些实施例中，第三ILD 132由诸如PSG、BSG、BPSG、USG等介电材料形成，并且可以通过诸如CVD、PECVD等任何合适的方法来沉积。在一些实施例中，第三ILD 132可以包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等。在一些实施例中，第一衬层130设置在第三ILD 132和第二ILD 120、栅极掩模118、栅极结构和STI区68之间。第一衬层130可以包括介电材料，例如氮化硅、氧化硅、氮氧化硅等。在一些实施例中，第一衬层130可以包括具有与覆盖的第三ILD 132的材料不同的蚀刻速率的材料。可以使用CMP工艺等来去除第三ILD 132和第一衬层130的材料，使得第三ILD 132和第一衬层130的顶面与第二ILD 120、源极/漏极接触件128和栅极接触件126的顶面齐平。
图25A至图40C示出在晶体管结构109上形成前侧和背侧互连结构的中间步骤。前侧和背侧互连结构中的每一个可以包括导电部件，该导电部件电连接到形成在晶体管结构109中的纳米FET。此外，如上所述，背侧通孔(例如，电源轨)可以连接到长沟道区50L和短沟道区50S中的一个或多个外延源极/漏极区域106。因此，可以任选地从外延源极/漏极区域106中省略前侧源极/漏极接触件128。
在图25A至图25C中，在第二ILD 120和第三ILD 132上形成前侧互连结构140。前侧互连结构140可以被称为前侧互连结构，因为它形成在衬底50的前侧(例如，其上形成有源器件的衬底50的一侧)。前侧互连结构140可以包括形成在一个或多个堆叠的第一介电层144中的一层或多层导电部件142。堆叠的第一介电层144中的每一个可以包括介电材料，例如低k介电材料、超低k(ELK)介电材料等。第一介电层144可以使用诸如CVD、ALD、PVD、PECVD等适当工艺来沉积。
导电部件142可以包括导线和互连导线的层的导电通孔。导电通孔可以延伸穿过第一介电层144中的各个第一介电层以提供导线层之间的垂直连接。导电部件142可以通过任何可接受的工艺形成，例如镶嵌工艺、双镶嵌工艺等。
在一些实施例中，可以使用镶嵌工艺来形成导电部件142，在该镶嵌工艺中，利用光刻和蚀刻技术的组合来图案化相应的第一介电层144，以形成与导电部件142的所需图案相对应的沟槽。可以在沟槽中沉积任选的扩散阻挡层和/或任选的粘附层，然后可以用导电材料填充沟槽。适用于阻挡层的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其他可选物质。适用于导电材料的材料包括铜、银、金、钨、铝、其组合等。在一个实施例中，导电部件142可以通过沉积铜或铜合金的晶种层并使用电镀填充沟槽来形成。可以使用CMP工艺等来从相应的第一介电层144的表面去除多余的导电材料，并将导电部件142和第一介电层144的表面平坦化以用于后续处理。
图25A至图25C示出了五层导电部件142和第一介电层144。然而，应当理解，前侧互连结构140可以包括设置在任意数量的第一介电层144中的任意数量的导电部件142。前侧互连结构140可以电连接到栅极接触件126和源极/漏极接触件128以形成功能电路。在一些实施例中，由前侧互连结构140形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。
在图26A至图26C中，载体衬底150通过第一接合层152A和第二接合层152B(统称为接合层152)接合到前侧互连结构140的顶面。载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如硅晶圆)等。载体衬底150可以在后续处理步骤期间以及在完成的器件中提供结构支撑。
在一些实施例中，载体衬底150可以使用诸如介电-介电接合等合适的技术接合到前侧互连结构140。介电-介电接合可以包括在前侧互连结构140上沉积第一接合层152A。在一些实施例中，第一接合层152A包括通过CVD、ALD、PVD等沉积的二氧化硅(例如，高密度等离子体(HDP)氧化物等)。第二接合层152B可以是在使用例如CVD、ALD、PVD、热氧化等进行接合之前在载体衬底150的表面上形成的氧化层。其他合适的材料也可以用于第一接合层152A和第二接合层152B。
电介质至电介质接合工艺还可以包括对一个或多个接合层152施加表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理还可以包括可应用于一个或多个接合层152的清洁工艺(例如，用去离子水等冲洗)。然后，载体衬底150与前侧互连结构140对准，并且两者相互压紧以启动载体衬底150与前侧互连结构140的预接合。预接合可以在室温下进行(例如，在约21℃和约25℃之间)。在预接合之后，例如可以通过将前侧互连结构140和载体衬底150加热到约170℃至约500℃的温度来应用退火工艺。
如图26A至图26C进一步所示，在载体衬底150接合到前侧互连结构140之后，可以翻转该器件，使得衬底50的背侧朝上。衬底50的背侧可以指与其上形成有源器件的衬底50的前侧相对的一侧。
在图27A至图27C中，对衬底50的背侧应用了减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀刻工艺、其组合等。减薄工艺可以暴露出与前侧互连结构140相对的第一外延材料102、鳍66和STI区68的表面。此外，在减薄工艺之后，衬底50的一部分可以保留在栅极结构(例如，栅电极116和栅极介电层114)和纳米结构55上方。在减薄工艺之后，衬底50可以在栅极结构上方具有从约70纳米到约150纳米的厚度T1。可以控制在减薄工艺之后的衬底50的厚度，以便控制随后形成的背侧通孔的长度。
在图28A至图28C中，在图27A至图27C所示的结构上方形成第五图案化掩模154，并且使用第五图案化掩模154作为掩模来蚀刻衬底50、鳍66、第二外延材料104和外延源极/漏极区域106以形成第六凹槽156。第五图案化掩模154可以通过使用旋涂等沉积光刻胶层来形成。然后，可以通过将光刻胶层暴露于图案化能源(例如，图案化光源)并显影光刻胶层以去除光刻胶层的暴露或未暴露部分来图案化光刻胶层，从而形成第五图案化掩模154。
然后通过蚀刻工艺来蚀刻由第五图案化掩模154暴露的衬底50、鳍66、第二外延材料104和外延源极/漏极区域106的部分，以形成第六凹槽156。可以使用选自但不限于氯基和/或氟基气体的工艺气体来执行蚀刻工艺。例如，蚀刻气体可以包括Cl2、BCl3、CH4、CF4、CHF3、CH2F2、H2或其组合。可以添加诸如Ar或He的载气。在一些实施例中，氧气(O2)被添加到蚀刻气体中以氧化正在被蚀刻的衬底50、鳍66、第二外延材料104和外延源极/漏极区域106的部分。该蚀刻工艺可以包括等离子体产生，并且可以施加偏置电压，使得该蚀刻工艺是各向异性的。偏置电压可以从约100V到约300V。然后可以去除第五图案化掩模154。在蚀刻化工艺之后，衬底50可以在长沟道区50L中的栅极结构上方具有从约0.5纳米到约20纳米的厚度T2。可以控制在蚀刻工艺之后的长沟道区50L中衬底50的厚度，以便控制随后形成的背侧通孔的长度。第六凹槽156可以暴露第二外延材料104的背侧表面和侧壁。
常规工艺可以同时蚀刻长沟道区50L和短沟道区50S中的衬底50。根据上述工艺在长沟道区50L中蚀刻衬底50、第二外延材料104和外延源极/漏极区域106，同时用第五图案化掩模154掩蔽短沟道区50S，可以防止长沟道区50L中的外延源极/漏极区域106被用于蚀刻衬底50的工艺损坏。这减少了器件缺陷并提高了器件性能。
在图29A至图29C中，在第六凹槽156中形成第四ILD 158，并且在短沟道区50S中蚀刻衬底50以形成第七凹槽160。第四ILD 158可以是诸如氮化硅、氧化硅、氮氧化硅的介电材料、低k介电材料、这些材料的组合等。第四ILD 158可以通过诸如CVD、PVD、ALD、其组合或多层等工艺来沉积。在一些实施例中，第四ILD 158是由FCVD形成的可流动薄膜。在一些实施例中，第四ILD 158由诸如PSG、BSG、BPSG、USG等的介电材料形成。在一些实施例中，第四ILD158可以包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等。可以使用CMP工艺等来去除第四ILD 158的材料，使得第四ILD 158的顶面与STI区68、第一外延材料102和衬底50的顶面齐平。第四ILD 158可以具有从约5纳米到约40纳米的厚度。
然后，通过蚀刻工艺对短沟道区50S中的衬底50和鳍66的部分进行蚀刻，以形成第七凹槽160。可以使用选自但不限于氯基和/或氟基气体的工艺气体来执行蚀刻工艺。例如，蚀刻气体可以包括Cl2、BCl3、CH4、CF4、CHF3、CH2F2、H2或其组合。可以添加诸如Ar或He的载气。在一些实施例中，氧气(O2)被添加到蚀刻气体中以氧化正在被蚀刻的衬底50和鳍66的部分。该蚀刻工艺可以包括等离子体产生，并且可以施加偏置电压，使得该蚀刻工艺是各向异性的。偏置电压可以从约100V到约300V。如图29A到29C所示，可以在短沟道区50S中去除衬底50和鳍66。第七凹槽160可以暴露第一外延材料102的侧壁和背侧表面、第二外延材料104的侧壁和背侧表面、第一内间隔件98的背侧表面以及栅极介电层114的背侧表面。
在图30A至图30C中，在短沟道区50S中沿着第一外延材料102和第二外延材料104的侧壁形成第三间隔件161。第三间隔件161可以通过在图29A至图29C所示的结构上方沉积第三间隔层(未单独示出)来形成。第三间隔层可以通过CVD、ALD等来沉积。第三间隔层可以由氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等形成。可以选择第三间隔层的材料，以保护第一外延材料102和第二外延材料104的侧壁不受后续蚀刻工艺的影响，例如下面参考图31A至图31C讨论的蚀刻工艺。第三间隔层可以沉积为从约1纳米到约10纳米的厚度。
然后蚀刻第三间隔层以形成第三间隔件161。可以使用适当的蚀刻工艺来蚀刻第三间隔层，例如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)、多个工艺或其组合等。
在图31A至图31C中，在短沟道区50S中未被第一外延材料102保护的第二外延材料104被蚀刻，并且第三间隔件161被去除。第二外延材料104和第三间隔件161可以通过适当的蚀刻工艺来蚀刻，该合适的蚀刻工艺可以是各向同性的蚀刻工艺，例如湿蚀刻工艺。用于蚀刻第二外延材料104的蚀刻工艺可以对第三间隔体161、外延源极/漏极区域106、STI区68、第四ILD 158、第一外延材料102和栅极介电层114的材料具有高的蚀刻选择性。这样，可以去除第二外延材料104，而无需显著去除第三间隔体161、外延源极/漏极区域106、STI区68、第四ILD 158、第一外延材料102和栅极介电层114的材料。如图31B所示，在一些实施例中，用于去除第二外延材料104的蚀刻工艺可以蚀刻部分外延源极/漏极区域106，使得外延源极/漏极区域106的背侧表面是凹形，并且设置在栅极结构的背侧表面下方。
用于蚀刻第三间隔件161的蚀刻工艺可以对第一外延材料102、第二外延材料104、外延源极/漏极区域106、STI区68、第四ILD 158和栅极介电层114的材料具有高的蚀刻选择性。这样，可以去除第三间隔件161，而无需显著去除第一外延材料102、第二外延材料104、外延源极/漏极区域106、STI区68、第四ILD 158和栅极介电层114的材料。
在图32A至图32C中，第五ILD 164填充在第七凹槽160中。在一些实施例中，第五ILD 164是由FCVD形成的可流动薄膜。在一些实施例中，第五ILD 164由诸如PSG、BSG、BPSG、USG等介电材料形成，并且可以通过诸如CVD、PECVD等任何合适的方法来沉积。在一些实施例中，第五ILD 164可以包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等。在一些实施例中，第二衬层162设置在第五ILD 164和STI区68、栅极介电层114、第一外延材料102、第二外延材料104和外延源极/漏极区域106之间。第二衬层162可以包括介电材料，例如氮化硅、氧化硅、氮氧化硅等。在一些实施例中，第二衬层162可以包括具有与覆盖的第五ILD 164的材料不同的蚀刻速率的材料。可以使用CMP工艺等来去除第五ILD 164和第二衬层162的材料，使得第五ILD 164和第二衬层162的顶面与STI区68、第一外延材料102和第四ILD 158的顶面齐平。在一些实施例中，衬底50和第四ILD 158的高度之和可以等于第五ILD164的高度。
在图33A至图33C中，短沟道区50S中的第一外延材料102和第二外延材料104被蚀刻，以形成暴露外延源极/漏极区域106的第八凹槽166。第一外延材料102和第二外延材料104可以通过适当的蚀刻工艺来蚀刻，该合适的蚀刻工艺可以是各向同性的蚀刻工艺，例如湿蚀刻工艺。用于蚀刻第一外延材料102和第二外延材料104的蚀刻工艺可以对第二衬层162、第五ILD 164、STI区68、第四ILD 158和外延源极/漏极区域106的材料具有高的蚀刻选择性。这样，可以去除第一外延材料102和第二外延材料104，而无需显著去除第二衬层162、第五ILD 164、STI区68、第四ILD 158和外延源极/漏极区域106的材料。如图33B所示，在一些实施例中，用于去除第一外延材料102和第二外延材料104的蚀刻工艺可以蚀刻部分外延源极/漏极区域106，使得外延源极/漏极区域106的背侧表面是凹形，并且设置在栅极结构的背侧表面下方。
在图34A至图34C中，在图33A至图33C所示的结构上方形成第六图案化掩模168，并且蚀刻长沟道区50L中的第四ILD 158以形成暴露外延源极/漏极区域106的第九凹槽170。第六图案化掩模168可以通过使用旋涂等沉积光刻胶层来形成。然后，可以通过将光刻胶层暴露于图案化能源(例如，图案化光源)并显影光刻胶层以去除光刻胶层的暴露或未暴露部分来图案化光刻胶层，从而形成第六图案化掩模168。
由第六图案化掩模168暴露的第四ILD 158的部分然后通过蚀刻工艺被蚀刻，以形成暴露长沟道区50L中的外延源极/漏极区域106的第九凹槽170。第四ILD 158可以通过适当的蚀刻工艺来蚀刻，例如可以包括RIE、NBE等的各向异性蚀刻工艺。第九凹槽170可以延伸穿过第四ILD 159，并且至少部分地进入外延源极/漏极区域106。例如，如图34B所示，在一些实施例中，用于蚀刻第四ILD 158的蚀刻工艺可以蚀刻部分外延源极/漏极区域106，使得外延源极/漏极区域106的背侧表面是凹形，并且设置在栅极结构的背侧表面下方。然后可以去除第六图案化掩模168。
在图35A至图35C中，在第八凹槽166和第九凹槽170中沉积第四间隔件172、背侧外延材料174和牺牲层176。第四间隔件172沿着STI区68、第二衬层162和第四ILD 158的侧壁形成在第八凹槽166和第九凹槽170中。第四间隔件172可以通过在图34A至图34C所示的结构上方沉积第四间隔层(未单独示出)来形成。第四间隔层可以通过CVD、ALD等沉积。第四间隔层可以由氮化硅(SiN)、氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等形成。第四间隔层可以沉积为约1纳米到约5纳米的厚度。
然后蚀刻第四间隔层以形成第四间隔件172。可以使用适当的蚀刻工艺来蚀刻第四间隔层，例如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)、多个工艺或其组合等。
然后，在第八凹槽166和第九凹槽170中形成背侧外延材料174。可以使用诸如CVD、ALD、VPE、MBE等工艺在第八凹槽166和第九凹槽170中外延生长背侧外延材料174。背侧外延材料174可以包括任何可接受的材料，例如硅、硅锗、锗、掺硼硅锗等。背侧外延材料174可以被沉积成从约5纳米到约10纳米的厚度。包括背侧外延材料174可以提高包括背侧通孔的器件的性能。
然后在背侧外延材料174上方形成牺牲层176。牺牲层176可以由底部抗反射涂层(BARC)材料形成。在一些实施例中，牺牲层176可以由例如介电质、有机材料等形成，并且可以通过例如旋涂、PECVD、CVD等形成。牺牲层176可以形成为从约5纳米到约10纳米的厚度。牺牲层176可以用在用于加宽第八凹槽166和第九凹槽170的后续工艺中，如下面参考图36A至图36C所述，并且可以沉积到期望的厚度，以便在加宽工艺之后控制第八凹槽166和第九凹槽170的形状。
在图36A至图36C中，第八凹槽166和第九凹槽170被加宽，牺牲层176被去除，并且在背侧外延材料174上方形成第二硅化物区178。第八凹槽166和第九凹槽170可以通过适当的蚀刻工艺加宽，例如可以是湿蚀刻工艺的各向同性蚀刻工艺。蚀刻工艺可以蚀刻STI区68、第四间隔件172、第四ILD 158、第五ILD 164和第二衬层162。如图36B和图36C所示，在蚀刻工艺之后，第八凹槽166和第九凹槽170可以具有向器件前侧变窄的锥形轮廓。第八凹槽166的最大宽度与第八凹槽166的最小宽度的比率可以是约1.5至约1，第九凹槽170的最大宽度与第八凹槽166的最小宽度的比率可为约1.5至约1。加宽第八凹槽166和第九凹槽170可以减小随后在第八凹槽166和第九凹槽170中形成的背侧通孔的接触电阻，并降低与背侧通孔接触而不对准的可能性。然后可以使用灰化工艺等去除牺牲层176。
然后，在第八凹槽166和第九凹槽170中在背侧外延材料174上方形成第二硅化物区178。在一些实施例中，第二硅化物区178通过首先沉积能够与下层背侧外延材料174的半导体材料(例如，硅、硅锗、锗等)反应以形成硅化物或锗化物区的金属(未单独示出)来形成。金属可以包括镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。金属可以沉积在背侧外延材料174的暴露部分上方。然后可以执行热退火工艺以形成第二硅化物区178。然后，例如通过蚀刻工艺去除沉积金属的未反应部分。虽然第二硅化物区178被称为硅化物区，但第二硅化物区178可以是锗化物区或锗硅化物区(例如，包括硅化物、锗化物区或其组合的区)。第二硅化物区178可以具有从约1纳米到约10纳米的厚度。在一些实施例中，n型区域50N中的第二硅化物区178可以包括硅化钛(TiSi)、硅化铬(CrSi)、硅化钽(TaSi)、硅化钼(MoSi)、硅化锆(ZrSi)、硅化铪(HfSi)、硅化钪(ScSi)、硅化钇(YSi)、硅化钬(HoSi)、硅化铽(TbSi)、硅化钆(GdSi)、硅化镥(LuSi)、硅化镝(DySi)、硅化铒(ErSi)、硅化镱(YbSi)、其组合等。在一些实施例中，p型区域50P中的第二硅化物区178可以包括硅化镍(NiSi)、硅化钴(CoSi)、硅化锰(MnSi)、硅化钨(WSi)、硅化铁(FeSi)、硅化铑(RhSi)、硅化钯(PdSi)、硅化钌(RuSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化锇(OsSi)、其组合等。
在图37A至图37F中，在第八凹槽166和第九凹槽170中形成背侧通孔180。背侧通孔180可以包括一个或多个层，例如阻挡层、扩散层和填充材料。背侧通孔可以通过第二硅化物区178和背侧外延材料174电耦合到外延源极/漏极区域106。背侧通孔180可以包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、镍(Ni)、其组合等。可以执行诸如CMP的平坦化工艺，以从STI区68、第四ILD 158、第五ILD 164和第二衬层162的表面去除多余材料。
如图37B和图37C所示，短沟道区50S中的背侧通孔180的长度可以比长沟道区50L中的背侧通孔180更长。例如，短沟道区50S中的背侧通孔180可以具有从约25纳米到约45纳米的长度L1，在长沟道区50L中的背侧通孔180可以具有从约15纳米到约35纳米的长度L2，并且长度L1与长度L2的比率可以从约1到约1.7。长度L1和长度L2之间的差可以等于在长沟道区50L中的栅极介电层114上方剩余的衬底50的厚度。
常规器件可以不包括在长沟道区中的背侧通孔。在长沟道区50L中包括背侧通孔180可以减小短沟道区50S和长沟道区50L之间的深度载荷，这允许在短沟道区50S中提供更短的背侧通孔180，从而提高了短沟道器件的性能。在长沟道区50L中提供背侧通孔180还允许在长沟道区50L中提供更多数量的器件，并提高长沟道器件的性能。
图37D至图37F示出了根据各个实施例的背侧通孔180。在图37D所示的实施例中，未执行上面参照图36A至图36C描述的工艺，以加宽第八凹槽166和第九凹槽170。因此，背侧通孔180具有垂直侧壁。在不加宽第八凹槽166和第九凹槽170的情况下形成背侧通孔180减少了形成背侧通孔180所需的步骤数，降低了成本，并提高了产量。
在图37E所示的实施例中，未执行上面参照图35A至图35C描述的工艺来形成背侧外延材料174。因此，第二硅化物区178形成为与外延源极/漏极区域106接触。在没有背侧外延材料174的情况下形成背侧通孔180减少了形成背侧通孔180所需的步骤数，降低了成本，并提高了产量。
在图37F所示的实施例中，上面参照图28A至图28C描述的用于蚀刻衬底50和外延源极/漏极区域106的工艺继续蚀刻衬底50和外延源极/漏极区域106，直到栅极介电层114暴露。后续工艺可以与上述工艺相同或相似。这导致长沟道区50L和短沟道区50S中的背侧通孔180具有相同的长度。此外，随着衬底50的厚度减小或衬底50被去除，栅极泄露和电容可以减小，从而改善器件性能。
在图38A至图38C中，导线186和第二介电层184形成在STI区68、第四ILD 158、第五ILD 164、第二衬层162和背侧通孔180上方。第二介电层184可以类似于第二ILD 120。例如，第二介电层184可以由类似的材料形成，并且使用与第二ILD 120相似的工艺。
导线186形成在第二介电层184中。导线186可以被称为电源轨。例如，形成导线186可以包括使用光刻和蚀刻工艺的组合在第二介电层184中图案化凹槽。第二介电层184中的凹槽的图案可以对应于导线186的图案。然后，通过在凹槽中沉积导电材料来形成导线186。在一些实施例中，导线186可以包括含有金属层的电源轨，金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，导线186包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可以沉积任选的扩散阻挡层和/或任选的粘附层。适用于阻挡层/粘附层的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等。导线186可以使用例如CVD、ALD、PVD、镀等来形成。导线186通过背侧通孔180物理地和电地耦合到外延源极/漏极区域106。可以执行平坦化工艺(例如，CMP、研磨、回蚀刻等)以去除在第二介电层184上形成的导线186的多余部分。
在一些实施例中，导线186是电源轨，其是将外延源极/漏极区域106电连接到参考电压、电源电压等的导线。通过将电源轨放置在所得到的半导体管芯的背侧而不是半导体管芯的前侧，可以实现优点。例如，可以增加纳米FET的栅极密度和/或前侧互连结构140的互连密度。此外，半导体管芯的背侧可以容纳更宽的电源轨，从而降低了电阻并提高了向纳米FET输送电能的效率。例如，导线186的宽度可以是前侧互连结构140的第一级导线(例如，图38A至图38C中示出的导电部件142)的宽度的至少两倍。
在图39A至图39C中，背侧互连结构192的剩余部分形成在第二介电层184和导线186上方。背侧互连结构192的剩余部分可以包括形成在第三介电层188中的导电部件190。背侧互连结构192可以包括STI区68、第四ILD 158、第五ILD 164、第二衬层162、背侧外延材料174、第二硅化物区178、背侧通孔180、导线186、第二介电层184、导电部件190和第三介电层188。背侧互连结构192的其余部分可以类似于前侧互连结构140。例如，背侧互连结构192可以包括类似的材料，并且使用与前侧互连结构140类似的工艺来形成。具体地说，背侧互连结构192可以包括形成在第三介电层188中的导电部件190的堆叠层。导电部件190可以包括布线(例如，用于布线到随后形成的接触件焊盘和外部连接件以及从随后形成的接触件焊盘和外部连接件布线)。导电部件190还可以被图案化以包括一个或多个嵌入式无源器件，例如电阻器、电容器、电感器等。嵌入式无源器件可以与导线186(例如，电源轨)集成，以在纳米FET的背侧上提供电路(例如，电源电路)。
在图40A至图40C中，钝化层194、UBM 196和外部连接件198形成在背侧互连结构192上方。钝化层194可以包括诸如PBO、聚酰亚胺、BCB等聚合物。或者，钝化层194可以包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层194可以通过例如CVD、PVD、ALD等沉积。
UBM 196通过钝化层194形成到背侧互连结构192中的导电部件190，并且外部连接件198形成在UBM 196上。UBM 196可以包括通过镀工艺等形成的一层或多层铜、镍、金等。外部连接件198(例如焊球)形成在UBM 196上。外部连接件198的形成可以包括将焊球放置在UBM 196的暴露部分上，然后对焊球进行回流。在可选实施例中，外部连接件198的形成包括执行镀步骤以在最上面的导电部件190上方形成焊接区，然后对焊接区进行回流。UBM 196和外部连接件198可以用于提供到其他电子组件的输入/输出连接，其他电子组件例如其他器件管芯、再分布结构、印刷电路板(PCB)、主板等。UBM 196和外部连接件198也可以被称为可以向上述纳米FET提供信号、电源电压和/或接地连接的背侧输入/输出焊盘。
实施例可以实现各种优势。例如，在长沟道区50L中包括背侧通孔180允许增加长沟道区50L中的器件密度，并改善长沟道区50L中的器件的性能。此外，在长沟道区50L和短沟道区50S两者中都包括背侧通孔180减少了长沟道区50L和短沟道区50S之间的深度载荷，从而减少了器件缺陷。减小的深度载荷还允许在短沟道区50S中包括更短的背侧通孔180，从而提高了器件性能。
在一个实施例中，一种半导体器件包括：第一晶体管结构；与第一晶体管结构相邻的第二晶体管结构；位于第一晶体管结构和第二晶体管结构的前侧上的第一互连结构；和位于第一晶体管结构和第二晶体管结构的背侧上的第二互连结构，第二互连结构包括：位于第一晶体管结构的背侧上的第一介电层；位于第二晶体管结构的背侧上的第二介电层；延伸穿过第一介电层并电耦合到第一晶体管结构的第一源极/漏极区域的第一接触件；和延伸穿过第二介电层并电耦合到第二晶体管结构的第二源极/漏极区域的第二接触件，第二接触件的第二长度小于第一接触件的第一长度。在实施例中，第一晶体管结构具有第一沟道长度，第二晶体管结构具有第二沟道长度，并且第二沟道长度大于第一沟道长度。在实施例中，第二互连结构还包含位于第二介电层和第二晶体管结构之间的第一衬底。在实施例中，第一衬底的厚度为0.5纳米至20纳米。在实施例中，第一长度等于第二长度与第一衬底的厚度之和。在实施例中，半导体器件还包括在第一源极/漏极区域的背侧表面上方的外延材料；和在外延材料的背侧表面上方的硅化物，外延材料和硅化物位于第一源极/漏极区域和第一接触件之间。在实施例中，第一接触件的背侧表面、第二接触件的背侧表面、第一介电层的背侧表面和第二介电层的背侧表面彼此齐平。
根据另一实施例，一种半导体器件包括第一晶体管结构，该第一晶体管结构包括第一纳米结构、围绕第一纳米结构的第一栅极结构以及与第一栅极结构相邻的第一源极/漏极区域，第一晶体管结构具有第一沟道长度；第二晶体管结构，该第二晶体管结构与第一晶体管结构相邻，第二晶体管结构包括第二纳米结构、围绕第二纳米结构的第二栅极结构以及与第二栅极结构相邻的第二源极/漏极区域，第二晶体管结构具有大于第一沟道长度的第二沟道长度；位于第一晶体管结构和第二晶体管结构的前侧上的第一互连结构；和位于第一晶体管结构和第二晶体管结构的背侧上的第二互连结构，第二互连结构包括：位于第一晶体管结构的背侧上的第一介电层；位于第二晶体管结构的背侧上的第一衬底；和位于第一衬底的背侧上的第二导电层，第一衬底和第二介电层的高度等于第一介电层的高度。在实施例中，半导体器件还包括第一接触件，第一接触件延伸穿过第一介电层并电耦合到第一源极/漏极区域；和第二接触件，第二接触件延伸穿过第二介电层并电耦合到第二源极/漏极区域，第二接触件的高度小于第一接触件的高度。在实施例中，第二互连结构还包含与第一源极/漏极区域的背侧物理接触的第一硅化物，并且第一接触件与第一硅化物的背侧物理接触。在实施例中，第二互连结构还包括外延材料，外延材料与第一源极/漏极区域的背侧物理接触；和硅化物，硅化物与外延材料的背侧物理接触，第一接触件与硅化物的背侧物理接触。在实施例中，第一接触件具有从第一源极/漏极区域延伸到与第一介电层的背侧齐平的垂直侧壁。在实施例中，第一接触件具有锥形侧壁，锥形侧壁向第一介电层的背侧延伸时变宽。在实施例中，半导体器件还包括在第一接触件和第一介电层之间的第一间隔件；和在第二接触件和第二介电层之间的第二间隔件，第一间隔件和第二间隔件包括氮化硅。
根据另一实施例，一种方法包括：在半导体衬底上形成第一晶体管结构和第二晶体管结构；减薄半导体衬底以暴露第一晶体管结构的第一源极/漏极区域，同时掩蔽在第二晶体管结构上方的半导体衬底；在第一晶体管结构和半导体衬底上方形成第一介电层；去除第二晶体管结构上方的半导体衬底以暴露第二晶体管结构的第二栅极结构；在第二晶体管结构上方形成第二介电层；形成延伸穿过第一介电层并耦合到第一源极/漏极区域的第一接触件；和形成延伸穿过第二介电层并耦合到第二晶体管结构的第二源极/漏极区域的第二接触件，第二接触件的长度大于第一接触件。在实施例中，第二晶体管结构具有小于第一晶体管结构的第一沟道长度的第二沟道长度。在实施例中，形成第一接触件包括在第一介电层和第二介电层上方形成第一图案化光刻胶；和使用第一图案化光刻胶作为掩模来蚀刻第一介电层，以形成暴露第一源极/漏极区域的第一凹槽。在实施例中，形成第二接触件包括蚀刻第一半导体材料以暴露第二源极/漏极区域上方的第二半导体材料；和蚀刻第二半导体材料以形成暴露第二源极/漏极区域的第二凹槽，第一半导体材料和第二半导体材料在形成第二介电层之后被蚀刻，第二源极/漏极区域包括与第一半导体材料和第二半导体材料不同的材料。在实施例中，第二源极/漏极区域包含硼浓度从6×1020原子/cm3到10×1020原子/cm3的掺硼硅锗，第一半导体材料包含硅锗，并且第二半导体材料包含硼浓度从2×1020原子/cm3到5×1020原子/cm3的掺硼硅锗。在实施例中，方法还包括：在第一凹槽和第二凹槽中沉积牺牲材料；和在沉积牺牲材料之后，加宽第一凹槽和第二凹槽，使得第一凹槽和第二凹槽具有锥形轮廓。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一晶体管结构；
第二晶体管结构，与所述第一晶体管结构相邻；
第一互连结构，位于所述第一晶体管结构和所述第二晶体管结构的前侧上；和
第二互连结构，位于所述第一晶体管结构和所述第二晶体管结构的背侧上，所述第二互连结构包括：
第一介电层，位于所述第一晶体管结构的所述背侧上；
第二介电层，位于所述第二晶体管结构的所述背侧上；
第一接触件，延伸穿过所述第一介电层并电耦合到所述第一晶体管结构的第一源极/漏极区域；和
第二接触件，延伸穿过所述第二介电层并电耦合到所述第二晶体管结构的第二源极/漏极区域，所述第二接触件的第二长度小于所述第一接触件的第一长度。
2.根据权利要求1所述的半导体器件，其中，所述第一晶体管结构具有第一沟道长度，其中，所述第二晶体管结构具有第二沟道长度，并且其中，所述第二沟道长度大于所述第一沟道长度。
3.根据权利要求1所述的半导体器件，其中，所述第二互连结构还包括位于所述第二介电层和所述第二晶体管结构之间的第一衬底。
4.根据权利要求3所述的半导体器件，其中，所述第一衬底的厚度为0.5纳米至20纳米。
5.根据权利要求3所述的半导体器件，其中，所述第一长度等于所述第二长度与所述第一衬底的厚度之和。
6.根据权利要求1所述的半导体器件，还包括：
外延材料，位于所述第一源极/漏极区域的背侧表面上；以及
硅化物，位于所述外延材料的背侧表面上，其中，所述外延材料和所述硅化物位于所述第一源极/漏极区域和所述第一接触件之间。
7.根据权利要求1所述的半导体器件，其中，所述第一接触件的背侧表面、所述第二接触件的背侧表面、所述第一介电层的背侧表面和所述第二介电层的背侧表面彼此齐平。
8.一种半导体器件，包括：
第一晶体管结构，包括第一纳米结构、围绕所述第一纳米结构的第一栅极结构以及与所述第一栅极结构相邻的第一源极/漏极区域，所述第一晶体管结构具有第一沟道长度；
第二晶体管结构，与所述第一晶体管结构相邻，所述第二晶体管结构包括第二纳米结构、围绕所述第二纳米结构的第二栅极结构以及与所述第二栅极结构相邻的第二源极/漏极区域，所述第二晶体管结构具有大于所述第一沟道长度的第二沟道长度；
第一互连结构，位于所述第一晶体管结构和所述第二晶体管结构的前侧上；以及
第二互连结构，位于所述第一晶体管结构和所述第二晶体管结构的背侧上，所述第二互连结构包括：
第一介电层，位于所述第一晶体管结构的所述背侧上；
第一衬底，位于所述第二晶体管结构的所述背侧上；和
第二介电层，位于所述第一衬底的背侧上，其中，所述第一衬底和所述第二介电层的高度等于所述第一介电层的高度。
9.根据权利要求8所述的半导体器件，还包括：
第一接触件，延伸穿过所述第一介电层并电耦合到所述第一源极/漏极区域；以及
第二接触件，延伸穿过所述第二介电层并电耦合到所述第二源极/漏极区域，所述第二接触件的高度小于所述第一接触件的高度。
10.一种形成半导体器件的方法，包括：
在半导体衬底上形成第一晶体管结构和第二晶体管结构；
减薄所述半导体衬底以暴露所述第一晶体管结构的第一源极/漏极区域，同时掩蔽在所述第二晶体管结构上方的所述半导体衬底；
在所述第一晶体管结构和所述半导体衬底上方形成第一介电层；
去除所述第二晶体管结构上方的所述半导体衬底以暴露所述第二晶体管结构的第二栅极结构；
在所述第二晶体管结构上方形成第二介电层；
形成延伸穿过所述第一介电层并耦合到所述第一源极/漏极区域的第一接触件；以及
形成延伸穿过所述第二介电层并耦合到所述第二晶体管结构的第二源极/漏极区域的第二接触件，所述第二接触件的长度大于所述第一接触件。
CN202110280100.4A 2020-04-28 2021-03-16 半导体器件及其形成方法 Active CN113140545B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063016377P 2020-04-28 2020-04-28
US63/016,377 2020-04-28
US16/984,881 US11349004B2 (en) 2020-04-28 2020-08-04 Backside vias in semiconductor device
US16/984,881 2020-08-04

Publications (2)

Publication Number Publication Date
CN113140545A true CN113140545A (zh) 2021-07-20
CN113140545B CN113140545B (zh) 2024-02-06

Family

ID=76811149

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110280100.4A Active CN113140545B (zh) 2020-04-28 2021-03-16 半导体器件及其形成方法

Country Status (5)

Country Link
US (3) US11349004B2 (zh)
KR (1) KR102432498B1 (zh)
CN (1) CN113140545B (zh)
DE (1) DE102020121641B3 (zh)
TW (1) TWI750020B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825918B2 (en) 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR20220077508A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US12261115B2 (en) 2021-01-27 2025-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20220416027A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Nanoribbon sub-fin isolation by backside si substrate removal etch selective to source and drain epitaxy
KR20230032178A (ko) * 2021-08-30 2023-03-07 삼성전자주식회사 게이트 구조체를 갖는 반도체 소자
US20230189532A1 (en) * 2021-12-13 2023-06-15 Ferroelectric Memory Gmbh Memory cell, memory cell arrangement, and methods thereof
US20230268403A1 (en) * 2022-02-22 2023-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having front side and back side source/drain contacts
KR20230129697A (ko) * 2022-03-02 2023-09-11 삼성전자주식회사 반도체 장치
US20230345691A1 (en) * 2022-04-25 2023-10-26 International Business Machines Corporation Sram with backside cross-couple
US20230386971A1 (en) * 2022-05-26 2023-11-30 Taiwan Semiconductor Manufacturing Co, Ltd. Semiconductor Devices Including Through Vias and Methods of Forming the Same
US20240063121A1 (en) * 2022-08-16 2024-02-22 International Business Machines Corporation Backside contact for semiconductor device
US20240072133A1 (en) * 2022-08-26 2024-02-29 International Business Machines Corporation Backside and frontside contacts for semiconductor device
KR20240113274A (ko) * 2023-01-13 2024-07-22 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
CN116013962B (zh) * 2023-03-24 2023-07-18 合肥晶合集成电路股份有限公司 半导体器件的制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043036A (zh) * 2006-03-22 2007-09-26 国际商业机器公司 半导体结构及其制造方法
US20080076214A1 (en) * 2006-09-25 2008-03-27 Jin-Ping Han Semiconductor device and method of making same
CN102263124A (zh) * 2010-05-27 2011-11-30 富士电机株式会社 半导体器件
CN103594470A (zh) * 2012-08-17 2014-02-19 台湾积体电路制造股份有限公司 具有垂直功率mos晶体管的集成电路
CN103762251A (zh) * 2014-01-22 2014-04-30 中山大学 一种双栅极光电薄膜晶体管、像素电路及像素阵列
CN104167439A (zh) * 2011-03-18 2014-11-26 创世舫电子日本株式会社 半导体器件、制造方法以及晶体管电路
US20150279837A1 (en) * 2014-03-26 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device Fabrication Method and Structure
US20160268382A1 (en) * 2015-03-13 2016-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
US20190096880A1 (en) * 2017-09-26 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US20200066867A1 (en) * 2018-08-22 2020-02-27 International Business Machines Corporation Fully depleted soi transistor with a buried ferroelectric layer in back-gate

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100642648B1 (ko) * 2005-09-13 2006-11-10 삼성전자주식회사 실리사이드막들을 갖는 콘택 구조체, 이를 채택하는반도체소자, 및 이를 제조하는 방법들
KR101734207B1 (ko) * 2010-10-13 2017-05-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9153483B2 (en) 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9831183B2 (en) * 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US10367070B2 (en) * 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10374086B2 (en) * 2015-12-04 2019-08-06 The Regents Of The University Of California 3D transistor having a gate stack including a ferroelectric film
KR102460075B1 (ko) * 2016-01-27 2022-10-31 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9799655B1 (en) 2016-04-25 2017-10-24 International Business Machines Corporation Flipped vertical field-effect-transistor
KR20240096649A (ko) 2016-08-26 2024-06-26 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
US9812580B1 (en) * 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
CN109690785B (zh) * 2016-09-30 2022-08-30 英特尔公司 用于两侧金属化的半导体器件的背面源极/漏极替换
US10109636B2 (en) * 2017-03-08 2018-10-23 Globalfoundries Inc. Active contact and gate contact interconnect for mitigating adjacent gate electrode shortages
WO2018236361A1 (en) * 2017-06-20 2018-12-27 Intel Corporation Ferroelectric field effect transistors (fefets) having band-engineered interface layer
US10418449B2 (en) * 2018-01-10 2019-09-17 Globalfoundries Inc. Circuits based on complementary field-effect transistors
US10355017B1 (en) * 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10748901B2 (en) * 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
JP7415176B2 (ja) * 2018-11-26 2024-01-17 株式会社ソシオネクスト 半導体集積回路装置
US11605565B2 (en) * 2018-12-28 2023-03-14 Intel Corporation Three dimensional integrated circuits with stacked transistors
US11437283B2 (en) * 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US10840146B1 (en) * 2019-06-17 2020-11-17 Globalfoundries Inc. Structures and SRAM bit cells with a buried cross-couple interconnect
US11791380B2 (en) * 2019-12-13 2023-10-17 Intel Corporation Single gated 3D nanowire inverter for high density thick gate SOC applications

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043036A (zh) * 2006-03-22 2007-09-26 国际商业机器公司 半导体结构及其制造方法
US20080076214A1 (en) * 2006-09-25 2008-03-27 Jin-Ping Han Semiconductor device and method of making same
CN102263124A (zh) * 2010-05-27 2011-11-30 富士电机株式会社 半导体器件
CN104167439A (zh) * 2011-03-18 2014-11-26 创世舫电子日本株式会社 半导体器件、制造方法以及晶体管电路
CN103594470A (zh) * 2012-08-17 2014-02-19 台湾积体电路制造股份有限公司 具有垂直功率mos晶体管的集成电路
CN103762251A (zh) * 2014-01-22 2014-04-30 中山大学 一种双栅极光电薄膜晶体管、像素电路及像素阵列
US20150279837A1 (en) * 2014-03-26 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device Fabrication Method and Structure
US20160268382A1 (en) * 2015-03-13 2016-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
US20190096880A1 (en) * 2017-09-26 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US20200066867A1 (en) * 2018-08-22 2020-02-27 International Business Machines Corporation Fully depleted soi transistor with a buried ferroelectric layer in back-gate

Also Published As

Publication number Publication date
CN113140545B (zh) 2024-02-06
KR20210133843A (ko) 2021-11-08
US20220278213A1 (en) 2022-09-01
TWI750020B (zh) 2021-12-11
US20210336020A1 (en) 2021-10-28
US20240371957A1 (en) 2024-11-07
US12132092B2 (en) 2024-10-29
KR102432498B1 (ko) 2022-08-12
DE102020121641B3 (de) 2021-09-09
US11349004B2 (en) 2022-05-31
TW202141687A (zh) 2021-11-01

Similar Documents

Publication Publication Date Title
CN113140545B (zh) 半导体器件及其形成方法
CN113140546B (zh) 半导体器件及其形成方法
CN113517282B (zh) 半导体器件及其形成方法
US12009394B2 (en) Source/drain contacts and methods of forming same
CN113299650B (zh) 半导体器件及其形成方法
CN113675196B (zh) 半导体器件及其形成方法
US11799002B2 (en) Semiconductor devices and methods of forming the same
US11942390B2 (en) Thermal dissipation in semiconductor devices
CN113314468A (zh) 半导体装置及形成半导体装置的方法
CN113675195A (zh) 半导体器件及其形成方法
CN113363205A (zh) 半导体器件及其形成方法
US11355410B2 (en) Thermal dissipation in semiconductor devices
CN115020338A (zh) 形成半导体装置的方法
US20230386971A1 (en) Semiconductor Devices Including Through Vias and Methods of Forming the Same
CN116779680A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant