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KR100642648B1 - 실리사이드막들을 갖는 콘택 구조체, 이를 채택하는반도체소자, 및 이를 제조하는 방법들 - Google Patents

실리사이드막들을 갖는 콘택 구조체, 이를 채택하는반도체소자, 및 이를 제조하는 방법들 Download PDF

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KR100642648B1
KR100642648B1 KR1020050085404A KR20050085404A KR100642648B1 KR 100642648 B1 KR100642648 B1 KR 100642648B1 KR 1020050085404 A KR1020050085404 A KR 1020050085404A KR 20050085404 A KR20050085404 A KR 20050085404A KR 100642648 B1 KR100642648 B1 KR 100642648B1
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KR
South Korea
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contact hole
source
thickness
contact
silicide
Prior art date
Application number
KR1020050085404A
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English (en)
Inventor
박제민
김병윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Abstract

실리사이드막들을 갖는 콘택 구조체, 이를 채택하는 반도체소자, 및 이를 제조하는 방법들을 제공한다. 상기 콘택 구조체는 기판 상에 형성된 제1 및 제2 도전성 영역들을 구비한다. 상기 제1 및 제2 도전성 영역들을 덮는 절연막이 제공된다. 상기 절연막을 관통하여 상기 제1 및 제2 도전성 영역들을 각각 노출시키는 제1 및 제2 콘택 홀들이 제공된다. 상기 제1 콘택 홀에 의해 노출된 상기 제1 도전성 영역 상에 형성되고 제1 두께를 갖는 제1 실리사이드막이 제공된다. 상기 제2 콘택 홀에 의해 노출된 상기 제2 도전성 영역 상에 형성되고 상기 제1 두께와 다른 제2 두께를 갖는 제2 실리사이드막이 제공된다.

Description

실리사이드막들을 갖는 콘택 구조체, 이를 채택하는 반도체소자, 및 이를 제조하는 방법들{Contact structure having silicide layers, semiconductor device employing the same, and methods of fabricating the same}
도 1a 및 도 1b는 종래의 실리사이드막을 갖는 반도체소자의 제조방법을 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 콘택 구조체, 이를 채택하는 반도체소자, 및 이를 제조하는 방법들에 관한 것이다.
반도체소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 모스 트랜지스터의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 즉, 반도체소자의 크기는 감소 되고 있다. 일반적으로, 모스 트랜지스터의 크기를 감소시키면 모스 트랜지스터의 채널 저항이 감소되어 모스 트랜지스터가 높은 구동 전류를 수용할 수 있고 향상된 스위칭 속도를 가질 수 있다. 그러나, 반도체소자의 크기를 감소시키는 것은, 반도체소자의 크기가 감소됨으로 인하여 얻어지는 이득을 부분적으로 상쇄시킬 수 있는 특정 문제를 발생시키게 된다. 일반적으로, 반도체 소자, 예를 들어 모스 트랜지스터의 크기를 감소시키는 것은 상기 모스 트랜지스터의 채널 저항을 감소시켜 상기 모스 트랜지스터의 스위칭 속도를 향상시킨다. 그러나, 모스 트랜지스터의 크기가 감소됨으로 인하여 전도성 라인과 콘택 영역, 즉 모스 트랜지스터 주변에 전기적 콘택을 제공하는 영역의 전기적 저항을 증가시킬 수 있다. 통상, 모스 트랜지스터의 크기가 감소함으로 인하여 채널 길이는 작아진다. 그 결과, 모스 트랜지스터의 게이트 전극과 채널 사이에서의 커패시턴스는 좀더 작아질 수 있고, 채널 영역에서의 채널 저항은 좀더 감소될 수 있기 때문에, 모스 트랜지스터의 성능은 향상될 수 있다. 그러나, 결과적으로 채널 길이를 감소시키는 것은 상기 모스 트랜지스터의 소스/드레인 영역에 전기적 접촉을 허용하는 콘택 영역 크기의 감소를 초래한다. 또한, 모스 트랜지스터의 채널 길이를 감소시키는 것은 단채널 효과(short channel effect)를 발생한다. 상기 단채널 효과를 개선하기 위해서는 상기 모스 트랜지스터의 소스/드레인 영역의 접합깊이(junction depth)를 감소시키는 것이 요구된다.
도 1a 및 도 1b는 종래의 실리사이드막을 갖는 반도체소자의 제조방법을 나타낸 단면도들이다. 도 1a 및 도 1b에 있어서, 참조부호 "A"로 표시된 부분은 제1 트랜지스터 영역을 나타내고, 참조부호 "b"로 표시된 부분은 제2 트랜지스터 영역 을 나타낸다.
도 1a를 참조하면, 활성영역들을 한정하는 소자분리막(3)을 구비한 반도체 기판(1)을 준비한다. 상기 제1 트랜지스터 영역(A)의 반도체기판에 제1 채널길이를 갖는 제1 트랜지스터를 형성함과 아울러서 상기 제2 트랜지스터 영역(B)의 반도체 기판에 상기 제1 채널길이보다 짧은 제2 채널길이를 갖는 제2 트랜지스터를 형성한다. 상기 제1 트랜지스터는 활성영역의 기판 상에 차례로 적층된 제1 게이트 유전막(5a), 제1 게이트 전극(7a), 및 제1 하드 마스크막(9a)으로 이루어진 제1 게이트 패턴(11a) 및 상기 제1 게이트 패턴(11a) 양측의 기판 내에 형성된 제1 소스/드레인 영역(17a)으로 이루어질 수 있다. 상기 제1 게이트 패턴(11a)의 측벽을 덮는 제1 게이트 스페이서(15a)를 형성한다. 상기 제2 트랜지스터는 활성영역의 기판 상에 차례로 적층된 제2 게이트 유전막(5b), 제2 게이트 전극(7b), 및 제2 하드 마스크막(9b)으로 이루어진 제2 게이트 패턴(11b) 및 상기 제2 게이트 패턴(11b) 양측의 기판 내에 형성된 제2 소스/드레인 영역(17b)으로 이루어질 수 있다.
상기 제1 게이트 패턴(11a) 및 제2 게이트 패턴(11b)의 측벽들을 각각 덮는 제1 게이트 스페이서(15a) 및 제2 게이트 스페이서(15b)를 형성한다. 이어서, 상기 제1 및 제2 트랜지스터들을 덮는 절연막(19)을 형성한다. 상기 절연막(19)을 패터닝하여 상기 제1 소스/드레인 영역(17a)의 제1 소스/드레인 콘택 영역을 노출시키는 제1 콘택 홀(19a)을 형성함과 아울러서 상기 제2 소스/드레인 영역(17b)의 제2 소스/드레인 콘택 영역을 노출시키는 제2 콘택 홀(19b)을 형성한다. 상기 제2 트랜지스터는 상기 제1 트랜지스터의 제1 채널 길이보다 짧은 제2 채널길이를 갖는 다. 상기 제2 콘택 홀(19b)은 통상의 셀프 얼라인 콘택 기술(self-align contact technique)을 사용하여 형성될 수 있다.
도 1b를 참조하면, 상기 제1 콘택 홀(19a)에 의하여 노출된 상기 제1 소스/드레인 콘택 영역의 표면에 제1 두께를 갖는 제1 실리사이드막(21a)을 형성함과 동시에 상기 제2 콘택 홀(19b)에 의하여 노출된 상기 제2 소스/드레인 콘택 영역의 표면에 상기 제1 두께와 같은 두께의 제2 두께를 갖는 제2 실리사이드막(21b)을 형성한다. 그 결과, 상기 제1 실리사이드막(21a)은 상기 제1 트랜지스터의 게이트 전극으로부터 소정 영역 떨어진 상기 제1 소스/드레인 콘택 영역에 형성되고, 상기 제2 실리사이드막(21b)은 상기 제2 게이트 스페이서(15b)와 접하는 상기 소스/드레인 콘택 영역에 형성된다.
상기 제1 트랜지스터의 콘택 저항을 낮추기 위하여는 상기 제1 실리사이드막(21a)의 두께가 일정 수준 이상이 되어야 한다. 따라서, 상기 제1 트랜지스터의 콘택 저항을 낮추기 위하여 상기 제1 실리사이드막(21a)의 두께를 두껍게 하다보면, 상기 제1 실리사이드막(21a)과 동시에 형성되는 상기 제2 실리사이드막(21b)의 두께도 두꺼워진다. 상기 제2 트랜지스터의 제2 소스/드레인 콘택 영역은 상기 제2 게이트 스페이서(15b)의 측벽과 접하기 때문에, 상기 제2 실리사이드막(21b)의 두께가 두꺼워짐에 따라 상기 제2 소스/드레인 영역의 접합 깊이(junction depth)에서 차지하는 비중이 크게된다. 더 나아가서, 상기 제2 소스/드레인 영역과 채널 영역 사이의 접합부(E)와 상기 제2 실리사이드막(21b)은 접촉할 수 있다. 따라서, 상기 제2 실리사이드막(21b)과 상기 제2 트랜지스터의 채널 사이에 전기적인 쇼트가 일어날 수 있다. 그 결과, 상기 소스/드레인 영역의 접합(junction)이 파괴될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 서로 다른 두께의 실리사이드막들을 갖는 콘택 구조체를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 콘택 구조체를 채택하는 반도체소자를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 콘택 구조체 및 이를 채택하는 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 실리사이드막들을 갖는 콘택 구조체를 제공한다. 상기 콘택 구조체는 기판 상에 형성된 제1 및 제2 도전성 영역들을 구비한다. 상기 제1 및 제2 도전성 영역들을 덮는 절연막이 제공된다. 상기 절연막을 관통하여 상기 제1 및 제2 도전성 영역들을 각각 노출시키는 제1 및 제2 콘택 홀들이 제공된다. 상기 제1 콘택 홀에 의해 노출된 상기 제1 도전성 영역 상에 형성되고 제1 두께를 갖는 제1 실리사이드막이 제공된다. 상기 제2 콘택 홀에 의해 노출된 상기 제2 도전성 영역 상에 형성되고 상기 제1 두께와 다른 제2 두께를 갖는 제2 실리사이드막이 제공된다.
본 발명의 몇몇 실시예들에서, 상기 제1 및 제2 도전성 영역들은 각각 제1 및 제2 불순물 영역들일 수 있다. 이 경우에, 상기 제1 두께는 상기 제2 두께보다 크고, 상기 제1 불순물 영역은 상기 제2 불순물 영역보다 큰 접합 깊이를 가질 수 있다.
다른 실시예들에서, 상기 제1 실리사이드막 상의 상기 제1 콘택 홀을 채우는 제1 콘택 플러그 및 상기 제2 실리사이드막 상의 상기 제2 콘택 홀을 채우는 제2 콘택 플러그를 더 포함할 수 있다. 이 경우에, 상기 제1 및 제2 콘택 플러그들은 금속 플러그 또는 반도체 플러그일 수 있다.
본 발명의 다른 양태에 따르면, 상기 콘택 구조체를 채택하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체기판 상에 형성되고 제1 소스/드레인 영역들 및 이들 사이의 제1 채널 영역 상부에 배치된 제1 게이트 전극을 갖는 제1 트랜지스터를 구비한다. 상기 반도체기판 상에 형성되고 제2 소스/드레인 영역들 및 이들 사이의 제2 채널 영역 상부에 배치된 제2 게이트 전극을 갖는 제2 트랜지스터가 제공된다. 상기 제1 및 제2 트랜지스터들을 갖는 기판 상에 형성된 절연막이 제공된다. 상기 절연막을 관통하여 상기 제1 소스/드레인 영역들 중 적어도 어느 하나와 상기 제2 소스/드레인 영역들 중 적어도 어느 하나를 각각 노출시키는 제1 및 제2 콘택 홀들이 제공된다. 상기 제1 콘택 홀에 의해 노출된 상기 제1 소스/드레인 영역 상에 형성되고 제1 두께를 갖는 제1 실리사이드막이 제공된다. 상기 제2 콘택 홀에 의해 노출된 상기 제2 소스/드레인 영역 상에 형성되고 상기 제1 두께와 다른 제2 두께를 갖는 제2 실리사이드막이 제공된다.
본 발명의 몇몇 실시예들에서, 상기 제1 두께가 상기 제2 두께보다 크고, 상기 제1 소스/드레인 영역들이 상기 제2 소스/드레인 영역들보다 깊은 접합 깊이를 가질 수 있다. 이 경우에, 상기 제1 두께가 상기 제2 두께보다 크고, 상기 제1 콘택 홀과 상기 게1 게이트 전극 사이의 거리가 상기 제2 콘택 홀과 상기 제2 게이트 전극 사이의 거리보다 클 수 있다.
다른 실시예들에서, 상기 제1 콘택 홀과 상기 게1 게이트 전극 사이의 거리가 상기 제2 콘택 홀과 상기 제2 게이트 전극 사이의 거리보다 크고, 상기 제1 두께는 상기 제2 두께보다 클 수 있다.
또 다른 실시예들에서, 상기 제1 실리사이드막 상의 상기 제1 콘택 홀을 채우는 제1 콘택 플러그 및 상기 제2 실리사이드막 상의 상기 제2 콘택 홀을 채우는 제2 콘택 플러그를 더 포함할 수 있다. 여기서, 상기 제1 및 제2 콘택 플러그들은 금속 플러그 또는 반도체 플러그일 수 있다.
본 발명의 또 다른 양태에 따르면, 실리사이드막들을 채택하는 콘택 구조체 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 제1 및 제2 도전성 영역들을 형성하는 것을 포함한다. 상기 제1 및 제2 도전성 영역들을 갖는 기판 상에 절연막을 형성한다. 상기 절연막을 패터닝하여 상기 제1 도전성 영역을 노출시키도록 상기 절연막을 관통하는 제1 콘택 홀을 형성한다. 상기 제1 콘택 홀에 의하여 노출된 상기 제1 도전성 영역 상에 제1 두께를 갖는 제1 실리사이드막을 형성한다. 상기 절연막을 패터닝하여 상기 제2 도전성 영역을 노출시키도록 상기 절연막을 관통하는 제2 콘택 홀을 형성한다. 상기 제2 콘택 홀에 의하여 노출된 상기 제2 도전성 영역 상에 상기 제1 두께와 다른 제2 두께를 갖는 제2 실리사이드막을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 제1 및 제2 도전성 영역들은 각각 제1 및 제2 불순물 영역들로 형성될 수 있다. 이 경우에, 상기 제1 불순물 영역들 및 상기 제2 불순물 영역들은 서로 다른 접합 깊이를 갖도록 형성될 수 있다. 상기 제1 불순물 영역들 및 상기 제2 불순물 영역들 중 얕은 접합 깊이를 갖는 불순물 영역들에 상기 제1 및 제2 실리사이드막들 중 얇은 두께를 갖는 실리사이드막을 형성할 수 있다.
다른 실시예들에서, 상기 제2 실리사이드막을 형성하는 것은 상기 제2 콘택 홀을 갖는 기판 상에 금속막을 형성하고, 상기 금속막을 갖는 기판을 열처리하여 상기 제2 콘택 홀에 의하여 노출된 상기 제2 도전성 영역에 선택적으로 제2 실리사이드막을 형성함과 동시에 상기 절연막 및 상기 제1 실리사이드막 상에 미반응된 금속막을 남기고, 상기 미반응된 금속막을 선택적으로 제거하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 제1 실리사이드막 상의 상기 제1 콘택 홀 및 상기 제2 실리사이드막 상의 상기 제2 콘택 홀을 각각 채우는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하는 것을 더 포함할 수 있다. 상기 제1 및 제2 콘택 플러그들은 금속 플러그 또는 반도체 플러그로 형성될 수 있다.
본 발명의 또 다른 양태에 따르면, 실리사이드막들을 채택하는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판 상에 제1 소스/드레인 영역들 및 이들 사이의 제1 채널 영역 상부에 배치된 제1 게이트 전극을 갖는 제1 트랜지스터를 형성함과 아울러서 제2 소스/드레인 영역들 및 이들 사이의 제2 채널 영역 상부에 배치된 제2 게이트 전극을 갖는 제2 트 랜지스터를 형성한다. 상기 제1 및 제2 트랜지스터들을 갖는 기판 상에 절연막을 형성한다. 상기 절연막을 패터닝하여 상기 제1 소스/드레인 영역들 중 선택된 적어도 하나를 노출시키도록 상기 절연막을 관통하는 제1 콘택 홀을 형성한다. 상기 제1 콘택 홀에 의하여 노출된 상기 제1 소스/드레인 영역 상에 제1 두께의 제1 실리사이드막을 형성한다. 상기 절연막을 패터닝하여 상기 제2 소스/드레인 영역들 중 선택된 적어도 하나를 노출시키도록 상기 절연막을 관통하는 제2콘택 홀을 형성한다. 상기 제2 콘택 홀에 의하여 노출된 상기 제2 소스/드레인 영역 상에 상기 제1 실리사이드막의 두께와 다른 제2 두께의 제2 실리사이드막을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 제1 소스/드레인 영역들 및 상기 제2 소스/드레인 영역들이 서로 다른 접합 깊이를 갖도록 형성될 수 있다. 이 경우에, 상기 제1 소스/ 드레인 영역들 및 상기 제2 소스/드레인 영역들 중 얕은 접합 깊이를 갖는 소스/드레인 영역들에 상기 제1 및 제2 실리사이드막들 중 얇은 두께를 갖는 실리사이드막을 형성할 수 있다.
다른 실시예들에서, 상기 제1 게이트 전극과 상기 제1 콘택 홀 사이의 이격된 거리와 상기 제2 게이트 전극과 상기 제2 콘택 홀 사이의 이격된 거리가 서로 다르도록 상기 콘택 홀들이 형성될 수 있다. 이 경우에, 상기 제1 및 제2 콘택 홀들 중 게이트 전극과의 이격된 거리가 작은 콘택 홀에 의하여 노출된 소스/드레인 영역들에 상기 제1 및 제2 실리사이드막들 중 얇은 두께를 갖는 실리사이드막을 형성할 수 있다.
또 다른 실시예들에서, 상기 제2 실리사이드막을 형성하는 것은 상기 제2 콘 택 홀을 갖는 기판 상에 금속막을 형성하고, 상기 금속막을 갖는 기판을 열처리하여 상기 제2 콘택 홀에 의하여 노출된 상기 제2 도전성 영역에 선택적으로 제2 실리사이드막을 형성함과 동시에 상기 절연막 및 상기 제1 실리사이드막 상에 미반응된 금속막을 남기고, 상기 미반응된 금속막을 선택적으로 제거하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 제1 실리사이드막 상의 상기 제1 콘택 홀 및 상기 제2 실리사이드막 상의 상기 제2 콘택 홀을 각각 채우는 제1 콘택 플러그 및 제2 콘택 플러그를 형성할 수 있다. 상기 제1 및 제2 콘택 플러그들은 금속 플러그 또는 반도체 플러그로 형성될 수 있다.
도 2c 및 도 3c는 본 발명의 실시예들에 따른 반도체소자들을 나타낸 단면도들이다. 도 2c 및 도 3c에 있어서, 도 2c는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도이고, 도 3c는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도이다. 도 2c에 있어서, 참조부호 "W"로 표시된 부분은 제1 영역을 나타내고, 참조부호 "S"로 표시된 부분은 제2 영역을 나타낸다. 도 3c에 있어서, 참조부호 "P1"은 제1 주변 회로 영역을 나타내고, 참조부호 "P2"는 제2 주변 회로 영역을 나타내고, 참조부호 "C" 는 셀 영역을 나타낸다.
우선, 도 2c를 참조하여 본 발명의 일 실시예들에 따른 콘택 구조체 및 이를 채택하는 반도체소자를 설명하기로 한다.
도 2c를 참조하면, 반도체기판(200)은 제1 영역(W) 및 제2 영역(S)을 구비한 다. 상기 제1 영역(W)의 기판 상에 형성된 제1 도전성 영역(217a)이 제공되고, 상기 제2 영역(S)의 기판 상에 형성된 제2 도전성 영역(217b)이 제공된다. 상기 제1 및 제2 도전성 영역들(217a, 217b)은 각각 제1 및 제2 불순물 영역들일 수 있다. 상기 제1 및 제2 도전성 영역들(217a, 217b)을 갖는 기판 상에 형성된 절연막(219)이 제공된다. 상기 절연막(219)을 관통하여 상기 제1 및 제2 도전성 영역들(217a, 217b)을 각각 노출시키는 제1 및 제2 콘택 홀들(219a, 219b)이 제공된다. 상기 제1 콘택 홀(219a)에 의해 노출된 상기 제1 도전성 영역(217a) 상에 형성되고 제1 두께(t1)를 갖는 제1 실리사이드막(221a)이 제공된다. 상기 제2 콘택 홀(219b)에 의해 노출된 상기 제2 도전성 영역(217b) 상에 형성되고 상기 제1 두께(t1)와 다른 제2 두께(t2)를 갖는 제2 실리사이드막(221b)이 제공된다. 상기 제1 도전성 영역, 즉 제1 불순물 영역(217a)이 상기 제2 도전성 영역, 즉 제2 불순물 영역(217b)보다 큰 접합 깊이(junction depth)를 갖는 경우에, 상기 제1 두께(t1)는 상기 제2 두께(t2) 보다 클 수 있다. 상기 제1 실리사이드막(221a) 상의 상기 제1 콘택 홀(219a)을 채우는 제1 콘택 플러그(225a)가 제공되고, 상기 제2 실리사이드막(221b) 상의 상기 제2 콘택 홀(219b)을 채우는 제2 콘택 플러그(225b)가 제공될 수 있다. 상기 제1 콘택 플러그(225a)는 금속 플러그 또는 반도체 플러그일 수 있다. 예를 들어, 상기 금속 플러그는 텅스텐 플러그일 수 있고, 상기 반도체 플러그는 실리콘 플러그일 수 있다. 그 결과, 상술한 바와 같은 구성 요소들로 이루어진 콘택 구조체가 제공될 수 있다.
이어서, 상술한 콘택 구조체를 채택하는 반도체소자를 설명하기로 한다.
상기 반도체기판(200)은 제1 영역(W) 및 제2 영역(S)을 구비한다. 상기 반도체기판(200) 내에 제1 활성영역(303a) 및 제2 활성영역(303b)을 한정하는 소자분리막(303)이 제공될 수 있다. 상기 제1 활성영역(303a)은 상기 제1 영역(W) 내에 위치하고, 상기 제2 활성영역(303b)은 상기 제2 영역(S) 내에 위치할 수 있다. 상기 제1 영역(W)에 제1 트랜지스터(218a)가 제공된다. 상기 제1 트랜지스터(218a)는 제1 도전성 영역들, 즉 제1 소스/드레인 영역들(217a) 및 이들 사이의 제1 채널 영역 상부에 형성된 제1 게이트 전극(207a)을 포함할 수 있다. 더 나아가서, 상기 제1 트랜지스터(218a)는 통상 널리 알려진 엘디디 구조의 소스/드레인 구조일 수 있다. 즉, 상기 제1 트랜지스터(218a)는 도 2c에 도시된 바와 같이 제1 엘디디 영역(213a)을 포함할 수 있다. 상기 제1 채널 영역 상에는 차례로 적층된 제1 게이트 유전막(205a), 제1 게이트 전극(207a), 및 제1 하드 마스크막(209a)으로 이루어진 제1 게이트 패턴(211a)이 제공될 수 있다. 그러나, 상기 제1 하드 마스크막(209a)은 생략될 수도 있다.
상기 제2 영역(S)에 제2 트랜지스터(218b)가 제공된다. 상기 제2 트랜지스터(218b)는 제2 도전성 영역들, 즉 제2 소스/드레인 영역들(217b) 및 이들 사이의 제2 채널 영역 상부에 형성된 제2 게이트 전극(207b)을 포함할 수 있다. 더 나아가서, 상기 제2 트랜지스터(218b)는 통상 널리 알려진 엘디디 구조의 소스/드레인 구조일 수 있다. 즉, 상기 제2 트랜지스터(218b)는 도 2c에 도시된 바와 같이 제2 엘디디 영역(213b)을 포함할 수 있다. 상기 제2 채널 영역 상에 차례로 적층된 제2 게이트 유전막(205b), 제2 게이트 전극(207b), 및 제2 하드 마스크막(209b)으로 이 루어진 제2 게이트 패턴(211b)이 제공될 수 있다. 그러나, 상기 제2 하드 마스크막(209b)은 생략될 수도 있다.
상기 제1 게이트 패턴(211a) 및 상기 제2 게이트 패턴(211b)의 측벽들을 각각 덮는 제1 게이트 스페이서(215a) 및 제2 게이트 스페이서(215b)가 제공될 수 있다. 이어서, 상기 트랜지스터들(218a, 218b)을 갖는 기판 상에 형성된 절연막(219)이 제공된다.
상기 제1 영역(W)에 제공된 상기 절연막(219)을 관통하여 상기 제1 트랜지스터(218a)의 상기 제1 소스/드레인 영역들(217a) 중 적어도 어느 하나를 노출시키는 제1 콘택 홀(219a)이 제공된다. 상기 제1 콘택 홀(219a)은 상기 제1 게이트 전극(207a)과 제1 거리(L1) 만큼 이격되도록 배치될 수 있다.
상기 제2 영역(S)에 제공된 상기 절연막(219)을 관통하여 상기 제2 트랜지스터(218b)의 상기 제2 소스/드레인 영역들(217b) 중 적어도 어느 하나를 노출시키는 제2 콘택 홀(219b)이 제공된다. 상기 제2 콘택 홀(219b)은 상기 제2 게이트 전극(207b)과 상기 제1 거리(L1) 보다 짧은 제2 거리(L2) 만큼 이격되도록 배치될 수 있다.
상기 제1 콘택 홀(219a)에 의하여 노출된 상기 제1 소스/드레인 영역들(217a) 및 상기 제2 콘택 홀(219b)에 의하여 노출된 상기 제2 소스/드레인 영역들(217b)에 서로 다른 두께를 갖는 실리사이드막들이 제공된다. 구체적으로, 상기 제1 콘택 홀(219a)에 의하여 노출된 상기 제1 소스/드레인 영역들(217a) 상에 제1 두께(t1)를 갖는 제1 실리사이드막(221a)이 제공된다. 상기 제2 콘택 홀(219a)에 의 하여 노출된 상기 제2 소스/드레인 영역들(217b) 상에 상기 제1 두께(t1)보다 얇은 제2 두께(t2)를 갖는 제2 실리사이드막(221a)이 제공된다.
따라서, 상기 제1 트랜지스터(218a)의 상기 제1 소스/드레인 영역들(217a)에 상기 제1 두께(t1)의 상기 제1 실리사이드막(221a)이 제공됨으로 인하여 상기 제1 소스/드레인 영역들(217a)의 콘택 저항 특성을 향상시킬 수 있다. 또한, 상기 제2 트랜지스터(218a)의 상기 제2 소스/드레인 영역들(217b)에 상기 제1 두께(t2) 보다 얇은 제2 두께(t2)를 갖는 상기 제2 실리사이드막(221b)을 제공함으로써 상기 제2 소스/드레인 영역들(217b)의 접합이 파괴되는 것을 방지할 수 있다.
한편, 상기 제2 실리사이드막(221b)이 상기 제1 실리사이드막(221a)보다 얇은 두께로 제공되는 경우에, 상기 제1 트랜지스터(218a)의 상기 제1 소스/드레인 영역들(217a)은 제1 접합 깊이(D1)를 갖고, 상기 제2 트랜지스터(218b)의 상기 제2 소스/드레인 영역들(217b)은 상기 제1 접합 깊이(D1) 보다 작은 제2 접합 깊이(D2)를 가질 수 있다. 따라서, 상기 제2 접합 깊이(D2)의 얕은 상기 제2 소스/드레인 영역들(217b)의 접합이 파괴되는 것을 방지할 수 있다. 따라서, 소스/드레인 영역들의 접합 깊이들에 따라서 서로 다른 두께를 갖는 실리사이드막들이 콘택 영역들에 제공됨으로 인하여, 최적화된 트랜지스터를 구현할 수 있다.
상기 제1 실리사이드막(221a) 상의 상기 제1 콘택 홀(219a)을 채우는 제1 콘택 플러그(225a)가 제공되고, 상기 제2 실리사이드막(221b) 상의 상기 제2 콘택 홀(219b)을 채우는 제2 콘택 플러그(225b)가 제공될 수 있다. 상기 제1 콘택 플러그(225a)는 금속 플러그 또는 반도체 플러그일 수 있다. 예를 들어, 상기 금속 플러 그는 텅스텐 플러그일 수 있고, 상기 반도체 플러그는 실리콘 플러그일 수 있다.
상술한 바와 같이, 상기 트랜지스터들의 소스/드레인 영역들에 서로 다른 두께의 실리사이드막들이 제공됨으로써, 최적화된 성능을 구현할 수 있는 트랜지스터들을 갖는 반도체소자를 제공할 수 있다.
다음으로, 도 3c를 참조하여 본 발명의 다른 실시예들에 따른 반도체소자를 설명하기로 한다.
도 3c를 참조하면, 반도체기판(400)은 제1 주변 회로 영역(P1), 제2 주변 회로 영역(P2), 및 셀 영역(C)을 구비한다. 상기 반도체기판(400) 내에 제1 주변 활성영역(403m), 제2 주변 활성영역(403n), 및 셀 활성영역(C)을 한정하는 소자분리막(403)이 제공될 수 있다. 상기 제1 주변 활성영역(403m)은 상기 제1 주변 회로 영역(P1) 내에 제공되고, 상기 제2 주변 활성영역(403n)은 상기 제2 주변 회로 영역(P2) 내에 제공되고, 상기 셀 활성영역(403c)은 상기 셀 활성영역(C) 내에 제공된다.
상기 제1 주변 회로 영역(P1)에 제1 트랜지스터(418m)가 제공된다. 상기 제1 트랜지스터(418m)는 제1 소스/드레인 영역들(417m) 및 이들 사이의 제1 채널 영역 상부에 형성된 제1 게이트 전극(407m)을 포함할 수 있다. 상기 제2 주변 회로 영역(P2)에 제2 트랜지스터(418n)가 제공된다. 상기 제2 트랜지스터(418n)는 제2 소스/드레인 영역들(417n) 및 이들 사이의 제2 채널 영역 상에 형성된 제2 게이트 패턴(411n)을 포함할 수 있다. 상기 제2 게이트 패턴(411n)은 차례로 적층된 제2 게이트 유전막(미도시), 제2 게이트 전극(407n), 및 제2 하드 마스크막(409n)으로 이루 어질 수 있다. 상기 셀 영역(C)에 셀 트랜지스터(418c)가 제공된다. 상기 셀 트랜지스터(418c)는 셀 소스/드레인 영역들(417s, 417d) 및 이들 사이의 셀 채널 영역 상에 형성된 셀 게이트 패턴(411c)을 포함할 수 있다. 상기 셀 게이트 패턴(411c)은 차례로 적층된 셀 게이트 유전막(미도시), 셀 게이트 전극(407c), 및 셀 하드 마스크막(409c)을 포함할 수 있다. 상기 제1 트랜지스터(418m)는 제1 채널 길이를 갖는 트랜지스터일 수 있고, 상기 제2 트랜지스터(418n)는 상기 제1 채널 길이보다 짧은 제2 채널 길이를 갖는 트랜지스터일 수 있다. 즉, 상기 제1 트랜지스터(418m)는 롱 채널 트랜지스터(long chnnel transistor)일 수 있고, 상기 제2 트랜지스터(418n)는 숏 채널 트랜지스터(short channel transistor)일 수 있다.
상기 트랜지스터들(418m, 418n, 418c)을 갖는 기판에 제1 절연막(419)이 제공된다. 상기 제1 절연막(419)을 관통하며 상기 셀 소스 영역(417s) 및 상기 셀 드레인 영역(417d)과 각각 접촉하는 베리드 콘택 패드(420s) 및 다이렉트 콘택 패드(420d)가 제공된다. 상기 제1 절연막(419)을 덮는 제2 절연막(421)이 제공된다. 상기 제1 절연막(419) 및 상기 제2 절연막(421)은 절연막(422)을 구성할 수 있다.
상기 제1 주변 회로 영역(P1) 내의 상기 절연막(422)은 상기 제1 소스/드레인 영역들(417m) 중 적어도 어느 하나를 노출시키는 제1 소스/드레인 콘택 홀(422m)을 갖는다. 상기 제2 주변 회로 영역(P2) 내의 상기 절연막(422)은 상기 제2 소스/드레인 영역들(417n) 중 적어도 어느 하나를 노출시키는 제2 소스/드레인 콘택 홀(422n)을 갖는다. 또한, 상기 셀 영역(C) 내의 상기 절연막(422)은 상기 다이렉트 콘택 패드(420d)를 노출시키는 다이렉트 콘택 홀(422d)을 갖는다.
더 나아가서, 상기 절연막(422)은 트랜지스터들의 게이트 전극의 게이트 콘택 영역을 노출시키는 콘택 홀을 가질 수 있다. 즉, 도 4c에 도시된 바와 같이, 상기 제1 트랜지스터(418m)의 상기 제1 게이트 전극(407m)의 게이트 콘택 영역을 노출시키는 게이트 콘택 홀(422g)이 제공될 수 있다.
상기 콘택 홀들에 의하여 노출된 영역들에 서로 다른 두께를 갖는 실리사이드막들이 제공된다. 구체적으로, 상기 제1 소스/드레인 콘택 홀(422m)에 의하여 노출된 상기 제2 소스/드레인 영역들(417m)에 제1 두께(tm)의 제1 실리사이드막(423m)이 제공된다. 상기 제2 소스/드레인 콘택 홀(422n)에 의하여 노출된 상기 제2 소스/드레인 영역들(417n)에 상기 제1 두께(tm) 보다 작은 제2 두께(tn)를 갖는 제2 실리사이드막(423n)이 제공된다.
한편, 상기 게이트 콘택 홀(422g)에 의하여 노출된 상기 게이트 콘택 영역에는 제3 두께(tg)를 갖는 게이트 실리사이드막(422g)이 제공될 수 있다. 상기 제3 두께(tg)는 상기 제1 두께(tm)와 실질적으로 동일한 두께일 수 있다.
또한, 상기 다이렉트 콘택 홀(422d)에 의하여 노출된 상기 다이렉트 콘택 패드(420d)의 패드 콘택 영역에 제4 두께(tc)의 패드 실리사이드막(423c)이 제공될 수 있다. 상기 제4 두께(tc)는 실질적으로 상기 제2 두께(tn)와 동일한 두께일 수 있다.
상기 제1 실리사이드막(423m) 상의 상기 제1 소스/드레인 콘택 홀(422m)을 채우는 제1 콘택 플러그(425m)가 제공된다. 상기 제2 실리사이드막(423n) 상의 상기 제2 소스/드레인 콘택 홀(422m)을 채우는 제2 콘택 플러그(425n)가 제공된다. 상기 게이트 실리사이드막(423g) 상의 상기 게이트 콘택 홀(422g)을 채우는 게이트 콘택 플러그(425g)가 제공될 수 있다. 상기 패드 실리사이드막(423c) 상의 상기 다이렉트 콘택 홀(422d)을 채우는 다이렉트 콘택 플러그(425c)가 제공될 수 있다.
이와 같이, 콘택 홀들에 의하여 노출된 영역들에 서로 다른 두께를 갖는 실리사이드막들이 제공됨으로 인하여 최적화된 성능의 트랜지스터들을 구현할 수 있다. 특히, 상기 제2 트랜지스터(418n)와 같은 트랜지스터의 소스/드레인 영역에 얇은 실리사이드막이 제공되고, 상기 제1 트랜지스터(418m)와 같은 트랜지스터의 소스/드레인 영역에 두꺼운 실리사이드막이 제공될 수 있다. 그 결과, 채널 길이가 감소된 트랜지스터의 소스/드레인 접합이 파괴되는 것을 방지하고, 채널 길이가 긴 트랜지스터의 콘택 저항 특성을 개선함으로 인하여 고성능의 반도체소자를 구현할 수 있다.
이하에서는, 도 2a, 2b, 2c, 3a, 3b,및 3c를 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조방법들을 설명하기로 한다. 도 2a, 2b, 2c, 3a, 3b,및 3c 에 있어서, 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이고, 도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이다. 도 2a 내지 2c에 있어서, 참조부호 "W"로 표시된 부분은 제1 영역을 나타내고, 참조부호 "S"로 표시된 부분은 제2 영역을 나타낸다. 도 3a 내지 도 3c에 있어서, 참조부호 "P1"은 제1 주변 회로 영역을 나타내고, 참조부호 "P2"는 제2 주변 회로 영역을 나타내고, 참조부호 "C" 는 셀 영역을 나타낸다.
우선, 도 2a 내지 도 2c를 참조하여 본 발명의 일 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 제1 영역(W) 및 제2 영역(S)을 구비한 반도체기판(200)을 준비한다. 상기 반도체기판(200) 내에 소자분리막(203)을 형성하여 상기 제1 영역(W) 내에 제1 활성영역(203a) 및 상기 제2 영역(S) 내에 제2 활성영역(203b)을 각각 한정한다. 상기 제1 활성영역(203a)의 기판 상에 제1 게이트 패턴(211a)을 형성함과 아울러서 상기 제2 활성영역(203b)의 기판 상에 제2 게이트 패턴(211b)을 형성한다. 상기 제1 게이트 패턴(211a)은 차례로 적층된 제1 게이트 유전막(205a), 제1 게이트 전극(207a), 및 제1 하드 마스크막(209a)으로 형성될 수 있다. 상기 제2 게이트 패턴(211b)은 차례로 적층된 제2 게이트 유전막(205b), 상기 제1 게이트 전극(207a)의 폭 보다 작은 폭을 갖는 제2 게이트 전극(207b), 및 제2 하드 마스크막(209b)으로 형성될 수 있다. 그러나, 상기 제1 하드 마스크막(209a) 및 상기 제2 하드 마스크막(209b)이 생략되는 경우에, 상기 제1 게이트 패턴(211a)은 차례로 적층된 제1 게이트 유전막(205a) 및 제1 게이트 전극(207a)으로 형성되고, 상기 제2 게이트 패턴(211b)은 차례로 적층된 제2 게이트 유전막(205b) 및 제2 게이트 전극(207b)으로 형성될 수 있다.
이어서, 상기 게이트 패턴들(211a, 211b) 및 상기 소자분리막(203)을 이온주입 마스크들로 사용하여 상기 활성영역들(203a, 203b)의 기판 내에 제1 불순물 이온들을 주입하여 엘디디(LDD; lightly doped drain) 영역들(213a, 213b)을 형성한다. 즉, 상기 제1 활성영역(203a)의 기판 내에 제1 엘디디 영역(213a)이 형성되고, 상기 제2 활성영역(203b)의 기판 내에 제2 엘디디 영역(213b)이 형성될 수 있다. 상기 제1 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
상기 제1 게이트 패턴(211a)의 측벽을 덮는 제1 게이트 스페이서(215a)를 형성함과 아울러서 상기 제2 게이트 패턴(211b)의 측벽을 덮는 제2 게이트 스페이서(215b)를 형성할 수 있다. 상기 게이트 패턴들(211a, 211b), 상기 게이트 스페이서들(215a, 215b), 및 상기 소자분리막(203)을 이온주입 마스크들로 사용하여 상기 활성영역들(203a, 203b)에 제2 불순물 이온들을 주입하여 소스/드레인 영역들(217a, 217b)을 형성한다. 즉, 상기 제1 활성영역(203a)에 제1 소스/드레인 영역들(217a)이 형성되고, 상기 제2 활성영역(203b)에 제2 소스/드레인 영역들(217b)이 형성된다. 그 결과, 상기 게이트 스페이서들(215a, 215b)의 하부들에 상기 엘디디 영역들(213a, 213b)이 잔존한다. 상기 제2 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
그 결과, 상기 제1 영역(W)에 제1 트랜지스터(218a)가 형성되고, 상기 제2 영역(S)에 제2 트랜지스터(218b)가 형성된다. 상기 제1 트랜지스터(218a)는 상기 제1 소스/드레인 영역들(217a) 및 이들 사이의 제1 채널 영역 상부에 배치된 상기 제1 게이트 전극(407m)을 포함한다. 상기 제2 트랜지스터(218b)는 상기 제2 소스/드레인 영역들(217b) 및 이들 사이의 제2 채널 영역 상부에 배치된 상기 제2 게이트 전극(407n)을 포함한다.
한편, 상기 제1 소스/드레인 영역들(217a) 및 상기 제2 소스/드레인 영역들(217b)은 서로 다른 접합 깊이를 갖도록 형성될 수 있다. 예를 들어, 상기 제1 소 스/드레인 영역들(217a)은 제1 접합 깊이(D1)를 갖도록 형성되고, 상기 제2 소스/드레인 영역들(217b)은 상기 제1 접합 깊이(D1) 보다 얕은 제2 접합 깊이(D2)를 갖도록 형성될 수 있다.
도 2b를 참조하면, 상기 제1 트랜지스터(218a) 및 상기 제2 트랜지스터(218b)를 갖는 기판 상에 절연막(219)을 형성한다. 상기 절연막(219)은 상기 게이트 스페이서들(215a, 215b)과 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 게이트 스페이서들(215a, 215b)이 실리콘 질화막으로 형성되는 경우에, 상기 절연막(219)은 실리콘 산화막으로 형성될 수 있다.
상기 절연막(219)을 패터닝하여 상기 제1 트랜지스터(218a)의 제1 소스 드레인 영역(217a)을 노출시키는 제1 콘택 홀(219a)을 형성한다. 상기 제1 콘택 홀(219a)은 상기 게이트 전극(207a)으로부터 제1 거리(L1) 만큼 이격되도록 형성될 수 있다.
이어서, 상기 제1 콘택 홀(219a)을 갖는 기판 상에 제1 금속막을 형성한다. 상기 제1 금속막은 니켈, 코발트, 텅스텐, 탄탈늄 또는 타이타늄으로 형성하거나, 또는 이들 중 적어도 두개의 합금막으로 형성할 수 있다. 이어서, 열처리 공정을 진행하여 상기 제1 소스/드레인 영역들(217a)의 소정 영역에 제1 두께(t1)를 갖는 제1 실리사이드막(221a)을 형성한다. 이어서, 상기 절연막(219) 상에 잔존하는 미반응된(unreacted) 제1 금속막을 제거한다.
도 2c를 참조하면, 상기 절연막(219)을 패터닝하여 상기 제2 트랜지스터(218b)의 상기 제2 소스/드레인 영역들(217b) 중 선택된 적어도 하나의 영역을 노 출시키는 제2 콘택 홀(219b)을 형성한다. 이 경우에, 상기 절연막(219)을 패터닝하여 상기 제2 소스/드레인 영역들(217b) 중 선택된 적어도 하나의 영역을 노출시키는 것은 셀프 얼라인 공정 기술(self-align process technique)을 이용할 수 있다. 그 결과, 상기 제2 콘택 홀(219b)에 의하여 노출되는 상기 제2 소스/드레인 영역들(217b)은 상기 제2 게이트 스페이서(215b)와 인접할 수 있다. 따라서, 상기 제2 콘택 홀(219b)과 상기 제2 게이트 전극(207b) 사이의 이격된 거리가 상기 제1 콘택 홀(219a)과 상기 제1 게이트 전극(207a) 사이의 이격된 거리보다 짧을 수 있다. 즉, 상기 제2 콘택 홀(219b)과 상기 제2 게이트 전극(207b) 사이의 이격된 제2 거리(L2)는 상기 제1 콘택 홀(219a)과 상기 제1 게이트 전극(207a) 사이의 이격된 제1 거리(L1) 보다 작을 수 있다.
상기 제2 콘택 홀(219b)을 갖는 기판 상에 제2 금속막을 형성한다. 이 경우에, 상기 제2 금속막은 상기 제1 실리사이드막(221a) 및 상기 노출된 제2 소스/드레인 영역들(217b)을 덮도록 형성될 수 있다. 상기 제2 금속막은 니켈, 코발트, 텅스텐, 탄탈늄 또는 타이타늄으로 형성하거나, 또는 이들 중 적어도 두개의 합금막으로 형성할 수 있다. 이어서, 열처리 공정을 진행하여 상기 제2 소스/드레인 영역들(217b) 상에 상기 제1 두께(t1)와 다른 제2 두께(t2)를 갖는 제2 실리사이드막(221b)을 형성한다. 예를 들어, 상기 제2 실리사이드막(221b)은 상기 제1 두께(t1)의 상기 제1 실리사이드막(221a)보다 얇은 제2 두께(t2)를 갖도록 형성될 수 있다. 이 경우에, 상기 제1 실리사이드막(221a)은 상기 제1 실리사이드막(221a)을 덮는 상기 제2 금속막이 기판의 실리콘 원자와 반응하는 것을 억제하는 장벽 역할을 할 수 있다. 이어서, 상기 절연막 상에 잔존하는 미반응된(unreacted) 제2 금속막을 제거한다.
한편, 상기 제1 실리사이드막(221a)을 덮는 상기 제2 금속막이 상기 노출된 제2 소스/드레인 영역들(217b)의 실리콘 원자와 반응하여 상기 제1 실리사이드막(221a)의 두께를 좀더 증가시킬 수도 있다. 이와는 달리, 상기 제1 실리사이드막(221a)을 덮는 상기 제2 금속막이 상기 제1 실리사이드막(221a)과 반응하여 상기 제1 실리사이드막(221a)의 두께를 감소시킬 수도 있다. 본 발명에서, 상기 제1 실리사이드막(221a)을 먼저 형성하고, 상기 제2 실리사이드막(221b)을 후에 형성하였지만, 이에 한정되지 않는다. 즉, 먼저 형성된 실리사이드막이 후속의 실리사이드막을 형성하는 공정에 의하여 영향을 거의 받지 않을 경우에, 상기 제2 두께(t2)의 상기 제2 실리사이드막(221b)을 형성하는 공정을 먼저 진행하고, 상기 제1 두께(t1)의 상기 제1 실리사이드막(221a)을 형성하는 공정을 후에 진행할 수도 있다.
상기 제1 실리사이드막(221a) 상의 상기 제1 콘택 홀(219a) 및 상기 제2 실리사이드막(221b) 상의 상기 제2 콘택 홀(219b)을 각각 채우는 제1 콘택 플러그(225a) 및 제2 콘택 플러그(225b)를 형성할 수 있다. 상기 제1 및 제2 콘택 플러그들(225a, 225b)은 금속 플러그 또는 반도체 플러그로 형성될 수 있다. 예를 들어, 상기 금속 플러그는 텅스텐 플러그일 수 있고, 상기 반도체 플러그는 실리콘 플러그일 수 있다.
상기 제1 트랜지스터(218a)의 상기 제1 소스/드레인 영역들(217a)에 형성되는 상기 제1 실리사이드막(221a)은 상기 제1 트랜지스터(218a)의 채널 영역과 인접 하는 상기 제1 소스/드레인 영역들(217a)의 접합부(junction portion)와 소정 거리 이격되기 때문에, 상기 제1 실리사이드막(221a)을 두껍게 형성할 수 있다. 그 결과, 상기 제1 트랜지스터(218a)의 성능을 개선시킬 수 있다. 더 나아가서, 상기 제2 트랜지스터(218b)의 상기 제2 소스/드레인 영역들(217b)에 형성되는 상기 제2 실리사이드막(221b)은 상기 제1 두께(t1)보다 작은 제2 두께(t2)로 형성되기 때문에, 상기 제2 트랜지스터(218b)의 채널 영역과 인접하는 상기 제2 소스/드레인 영역들(217b)의 접합부(junction portion)와의 소정 거리를 확보할 수 있다. 따라서, 상기 제2 소스/드레인 영역들(217b)의 접합이 파괴되는 것을 방지할 수 있다.
한편, 상기 제1 소스/드레인 영역들(217a)은 제1 접합 깊이(D1)를 갖도록 형성되고, 상기 제2 소스/드레인 영역들(217b)은 상기 제1 접합 깊이(D1) 보다 얕은 제2 접합 깊이(D2)를 갖도록 형성되는 경우에, 상기 제1 접합 깊이(D1)를 갖는 상기 제1 소스/드레인 영역들(217a)에 형성되는 상기 제1 실리사이드막(221a)은 상기 제1 두께(t1)로 형성하고, 상기 제1 접합 깊이(D1) 보다 작은 제2 접합 깊이(D2)를 갖는 상기 제2 소스/드레인 영역들(217b)에 형성되는 상기 제2 실리사이드막(221b)은 상기 제1 실리사이드막(221a)에 비하여 얇은 상기 제2 두께(t2)로 형성할 수 있다. 그 결과, 소스/드레인 영역들의 접합이 파괴되지 않으면서도, 소스/드레인 콘택 저항을 낮출 수 있다. 따라서, 최적화된 고성능의 트랜지스터를 제작하는 것이 가능하다.
다음으로, 도 3a 내지 도 3c를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 3a를 참조하면, 제1 주변 회로 영역(P1), 제2 주변 회로 영역(P2), 및 셀 영역(C)을 갖는 반도체기판(400)을 준비한다. 상기 반도체기판(400) 내에 소자분리막(403)을 형성한다. 상기 소자 분리막(403)은 상기 제1 주변 회로 영역(P1)에 제1 활성영역(403m), 상기 제2 주변 회로 영역(P2)에 제2 활성 영역(403n), 및 상기 셀 영역(C)에 셀 활성영역(403c)을 각각 한정한다. 상기 제1 활성영역(403m)의 기판 상에 제1 트랜지스터(418m), 상기 제2 활성영역(403n)의 기판 상에 제2 트랜지스터(418n), 및 상기 셀 활성영역(403c)의 기판 상에 셀 트랜지스터(418c)를 형성한다.
상기 제1 트랜지스터(418m)는 제1 게이트 패턴(411m) 및 제2 소스/드레인 영역들(417m)을 포함할 수 있다. 상기 제2 트랜지스터(418n)는 제2 게이트 패턴(411n) 및 제2 소스/드레인 영역들(417n)을 포함할 수 있다. 상기 셀 트랜지스터(418c)는 셀 게이트 패턴(411c), 셀 소스 영역(417s), 및 셀 드레인 영역(417d)을 포함할 수 있다.
상기 제1 게이트 패턴(411m)은 차례로 적층된 제1 게이트 유전막(미도시), 제1 게이트 전극(409m), 및 제1 하드 마스크막(409m)으로 형성될 수 있다. 상기 제2 게이트 패턴(411n)은 차례로 적층된 제2 게이트 유전막(미도시), 제2 게이트 전극(409n), 및 제2 하드 마스크막(409n)으로 형성될 수 있다. 상기 셀 게이트 패턴(411c)은 차례로 적층된 셀 게이트 유전막(미도시), 셀 게이트 전극(409c), 및 셀 하드 마스크막(409c)으로 형성될 수 있다. 그러나, 상기 하드 마스크막들(409m, 109n, 409c)은 생략될 수도 있다. 상기 제1 게이트 패턴(411m), 상기 제2 게이트 패턴(411n), 및 상기 셀 게이트 패턴(411c)의 측벽들을 덮는 제1 게이트 스페이서 (415m), 제2 게이트 스페이서(415n), 및 셀 게이트 스페이서(415c)를 형성한다.
상기 트랜지스터들(418m, 418n, 418c)을 갖는 기판 상에 제1 절연막(419)을 형성한다. 상기 제1 절연막(419)은 상기 게이트 스페이서들(415m, 415n, 415c)과 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 게이트 스페이서들(415m, 415n, 415c)이 실리콘 질화막으로 형성되는 경우에, 상기 제1 절연막(419)은 실리콘 산화막으로 형성될 수 있다. 통상 널리 알려진 셀프 얼라인 콘택 기술을 사용하여 상기 제1 절연막(419)을 관통함과 아울러서, 상기 셀 소스 영역(417s)의 표면 및 상기 셀 드레인 영역(417b)의 표면과 각각 접촉하는 베리드 콘택 패드(420s) 및 다이렉트 콘택 패드(420d)를 형성한다. 이어서, 상기 콘택 패드들(420s, 420b)을 갖는 기판 상에 제2 절연막(421)을 형성한다. 상기 제2 절연막(421) 및 상기 제1 절연막(419)은 절연막(422)을 구성할 수 있다.
도 3b를 참조하면, 상기 절연막(422)을 패터닝하여 상기 제1 트랜지스터(418m)의 상기 제1 소스/드레인 영역들(417m)을 노출시키는 제1 소스/드레인 콘택 홀(422m)을 형성한다. 상기 제1 소스/드레인 콘택 홀(422m)은 상기 게이트 전극(407m)으로부터 소정 거리 이격된 곳에 형성될 수 있다.
한편, 상기 절연막(422)을 패터닝하여 상기 제1 소스/드레인 콘택 홀(422m)을 형성함과 동시에 상기 제1 게이트 전극(407m)의 게이트 콘택 영역을 노출시키는 게이트 콘택 홀(422g)을 형성할 수 있다.
상기 제1 소스/드레인 콘택 홀(422m)을 갖는 기판 상에 제1 금속막을 형성한다. 상기 제1 금속막은 니켈, 코발트, 텅스텐, 탄탈늄 또는 타이타늄으로 형성하거 나, 또는 이들 중 적어도 두개의 합금막으로 형성할 수 있다. 이어서, 상기 제1 금속막을 갖는 기판에 대하여 열처리 공정을 진행하여 상기 제1 소스/드레인 콘택 영역에 제1 두께(tm)를 갖는 제1 실리사이드막(423m)을 형성한다.
한편, 상기 게이트 콘택 홀(422g)이 상기 제1 소스/드레인 콘택 홀(422m)과 동시에 형성된 경우에는, 상기 제1 실리사이드막(423m)을 형성함과 동시에 상기 제1 게이트 전극(407m)의 게이트 콘택 영역에 실질적으로 상기 제1 두께(tm)와 동일한 제3 두께(tg)를 갖는 게이트 실리사이드막(423g)을 형성할 수 있다.
도 3c를 참조하면, 상기 절연막(422)을 패터닝하여 상기 제2 트랜지스터(418n)의 상기 제2 소스/드레인 영역들(417n)을 노출시키는 제2 소스/드레인 콘택 홀(422n)을 형성한다. 상기 제2 소스/드레인 콘택 홀(422n)은 상기 제2 게이트 전극(407n)과 소정 거리 이격되도록 형성될 수 있다. 즉, 상기 제2 소스/드레인 콘택 홀(422n)과 상기 제2 게이트 전극(407n) 사이의 거리가 상기 제1 소스/드레인 콘택 홀(422m)과 상기 제1 게이트 전극(407m) 사이의 거리보다 짧도록 형성될 수 있다.
한편, 상기 제2 소스/드레인 콘택 홀(422n)을 형성함과 아울러서 상기 다이렉트 콘택 패드(420d)의 패드 콘택 영역을 노출시키는 다이렉트 콘택 홀(422d)을 형성할 수 있다.
상기 제2 소스/드레인 콘택 홀(422n)을 갖는 기판 상에 제2 금속막을 형성한다. 상기 제2 금속막은 니켈, 코발트, 텅스텐, 탄탈늄 또는 타이타늄으로 형성하거나, 또는 이들 중 적어도 두개의 합금막으로 형성할 수 있다. 상기 제2 금속막을 갖는 기판에 대하여 열처리 공정을 진행하여 상기 제2 소스/드레인 콘택 홀(422n) 에 의하여 노출된 상기 제2 소스/드레인 영역들(417n)에 상기 제1 두께(tm)와 다른 제2 두께(tn)를 갖는 제2 실리사이드막(423n)을 형성한다. 상기 제2 두께(tn)는 상기 제1 두께(tm)보다 작을 수 있다.
한편, 상기 제2 소스/드레인 콘택 홀(422n)을 형성함과 동시에 상기 다이렉트 콘택 홀(422d)을 형성한 경우에는, 상기 제2 실리사이드막(423n)을 형성함과 동시에 상기 다이렉트 콘택 홀(422d)에 의하여 노출된 상기 다이렉트 콘택 패드(420d)에 상기 제2 두께(tn)와 실질적으로 동일한 두께의 제4 두께(tc)를 갖는 패드 실리사이드막(423c)을 형성할 수 있다.
상기 제1 실리사이드막(423m) 상의 상기 제1 소스/드레인 콘택 홀(422m)을 채우는 제1 콘택 플러그(425m) 및 상기 제2 실리사이드막(423n) 상의 상기 제2 소스/드레인 콘택 홀(422n)을 채우는 제2 콘택 플러그(425n)를 형성할 수 있다. 이와 마찬가지로, 상기 플러그들(425m, 425n)을 형성함과 동시에 상기 게이트 실리사이드막(423g) 상의 상기 게이트 콘택 홀(422g)을 채우는 게이트 콘택 플러그(425g) 및 상기 패드 실리사이드막(423c) 상의 상기 다이렉트 콘택 홀(422d)을 채우는 다이렉트 콘택 플러그(425d)를 형성할 수 있다. 상기 플러그들은 통상의 다이렉트 콘택 기술(direct contact technique)에 의하여 형성될 수 있다. 즉, 각각의 플러그들은 금속 배선들과 동시에 형성될 수 있다.
본 발명에서, 상기 제1 실리사이드막(423m)을 먼저 형성하고, 상기 제2 실리사이드막(423m)을 후에 형성하였지만, 이에 한정되지 않는다. 즉, 먼저 형성된 실리사이드막이 후속의 실리사이드막을 형성하는 공정에 의하여 영향을 거의 받지 않 을 경우에, 상기 제2 실리사이드막(423n)을 형성하는 공정을 먼저 진행하고, 상기 제1 실리사이드막(423m)을 형성하는 공정을 후에 진행할 수도 있다. 또한, 상기 패드 실리사이드막(423c)을 상기 제2 실리사이드막(423n)과 같이 형성하는 것으로 본 발명에서는 설명하였으나, 이에 한정되지 않는다. 즉, 상기 패드 실리사이드막(423c)은 상기 제2 실리사이드막(423n)과는 다른 별도의 공정으로 형성될 수도 있다.
결과적으로, 상기 제1 두께(tm)를 갖는 상기 제1 실리사이드막(423m)과 상기 제1 게이트 전극(407m) 사이의 이격된 거리가, 상기 제1 두께(tm) 보다 얇은 제2 두께(tn)를 갖는 상기 제2 실리사이드막(423n)과 상기 제2 게이트 전극(407n) 사이의 이격된 거리보다 길 수 있다. 그 결과, 상기 제1 트랜지스터(418m)의 상기 제2 소스/드레인 영역들(417m)에 형성되는 상기 제1 실리사이드막(423m)은 상기 제1 트랜지스터(418m)의 채널 영역과 인접하는 상기 제2 소스/드레인 영역들(417m)의 접합부(junction portion)와 소정 거리 이격되기 때문에, 상기 제1 실리사이드막(423m)을 두껍게 형성할 수 있다. 그 결과, 상기 제1 트랜지스터(418m)의 성능을 개선시킬 수 있다. 더 나아가서, 상기 제2 트랜지스터(418n)의 상기 제2 소스/드레인 영역들(417n)에 형성되는 상기 제2 실리사이드막(423n)은 상기 제1 두께보다 얇은 제2 두께로 형성되기 때문에, 상기 제2 트랜지스터(418n)의 채널 영역과 인접하는 상기 제2 소스/드레인 영역들(417n)의 접합부(junction portion)로부터 소정 거리를 확보할 수 있다. 따라서, 상기 제2 소스/드레인 영역들(417n)의 접합이 파괴되는 것을 방지할 수 있다. 이와 같이, 서로 다른 특징을 갖는 영역들에 실리사이 드막들을 서로 다른 두께로 형성함으로 인하여 최적화된 고성능의 반도체소자를 구현할 수 있다.
상술한 바와 같이 본 발명에 따르면, 서로 다른 콘택 영역들에 서로 다른 두께를 갖는 실리사이드막들이 형성된 콘택 구조체를 제공한다. 이와 같은 콘택 구조체를 반도체소자에 채택함으로써, 반도체소자의 콘택 영역이 최적화된 고성능의 반도체소자를 구현할 수 있다. 특히, 다양한 크기의 트랜지스터를 갖는 반도체소자에서, 각각의 소스/드레인 영역들의 접합 파괴를 방지하면서 콘택 저항을 낮출 수 있도록 서로 다른 두께들을 갖는 실리사이드막을 형성함으로써 최적화된 성능의 반도체소자를 구현할 수 있다.

Claims (26)

  1. 기판;
    상기 기판 상에 형성된 제1 및 제2 도전성 영역들;
    상기 제1 및 제2 도전성 영역들을 덮는 절연막;
    상기 절연막을 관통하여 상기 제1 및 제2 도전성 영역들을 각각 노출시키는 제1 및 제2 콘택 홀들;
    상기 제1 콘택 홀에 의해 노출된 상기 제1 도전성 영역 상에 형성되고 제1 두께를 갖는 제1 실리사이드막; 및
    상기 제2 콘택 홀에 의해 노출된 상기 제2 도전성 영역 상에 형성되고 상기 제1 두께와 다른 제2 두께를 갖는 제2 실리사이드막을 포함하는 콘택 구조체.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 도전성 영역들은 각각 제1 및 제2 불순물 영역들인 것을 특징으로 하는 콘택 구조체.
  3. 제 2 항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 크고, 상기 제1 불순물 영역은 상기 제2 불순물 영역보다 큰 접합 깊이를 갖는 것을 특징으로 하는 콘택 구조체.
  4. 제 1 항에 있어서,
    상기 제1 실리사이드막 상의 상기 제1 콘택 홀을 채우는 제1 콘택 플러그; 및
    상기 제2 실리사이드막 상의 상기 제2 콘택 홀을 채우는 제2 콘택 플러그를 더 포함하는 것을 특징으로 하는 콘택 구조체.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 콘택 플러그들은 금속 플러그 또는 반도체 플러그인 것을 특징으로 하는 콘택 구조체.
  6. 반도체기판;
    상기 반도체기판 상에 형성되고 제1 소스/드레인 영역들 및 이들 사이의 제1 채널 영역 상부에 배치된 제1 게이트 전극을 갖는 제1 트랜지스터;
    상기 반도체기판 상에 형성되고 제2 소스/드레인 영역들 및 이들 사이의 제2 채널 영역 상부에 배치된 제2 게이트 전극을 갖는 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터들을 갖는 기판 상에 형성된 절연막;
    상기 절연막을 관통하여 상기 제1 소스/드레인 영역들중 적어도 어느 하나와 상기 제2 소스/드레인 영역들중 적어도 어느 하나를 각각 노출시키는 제1 및 제2 콘택 홀들;
    상기 제1 콘택 홀에 의해 노출된 상기 제1 소스/드레인 영역 상에 형성되고 제1 두께를 갖는 제1 실리사이드막; 및
    상기 제2 콘택 홀에 의해 노출된 상기 제2 소스/드레인 영역 상에 형성되고 상기 제1 두께와 다른 제2 두께를 갖는 제2 실리사이드막을 포함하는 반도체소자.
  7. 제 6 항에 있어서,
    상기 제1 두께가 상기 제2 두께보다 크고, 상기 제1 소스/드레인 영역들이 상기 제2 소스/드레인 영역들보다 깊은 접합 깊이를 갖는 것을 특징으로 하는 반도체소자.
  8. 제 7 항에 있어서,
    상기 제1 두께가 상기 제2 두께보다 크고, 상기 제1 콘택 홀과 상기 게1 게이트 전극 사이의 거리가 상기 제2 콘택 홀과 상기 제2 게이트 전극 사이의 거리보다 큰 것을 특징으로 하는 반도체소자.
  9. 제 6 항에 있어서,
    상기 제1 콘택 홀과 상기 게1 게이트 전극 사이의 거리가 상기 제2 콘택 홀과 상기 제2 게이트 전극 사이의 거리보다 크고, 상기 제1 두께는 상기 제2 두께보다 큰 것을 특징으로 하는 반도체소자.
  10. 제 6 항에 있어서,
    상기 제1 실리사이드막 상의 상기 제1 콘택 홀을 채우는 제1 콘택 플러그; 및
    상기 제2 실리사이드막 상의 상기 제2 콘택 홀을 채우는 제2 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체소자.
  11. 제 10 항에 있어서,
    상기 제1 및 제2 콘택 플러그들은 금속 플러그 또는 반도체 플러그인 것을 특징으로 하는 반도체소자.
  12. 반도체 기판을 준비하고,
    상기 반도체 기판 상에 제1 및 제2 도전성 영역들을 형성하고,
    상기 제1 및 제2 도전성 영역들을 갖는 기판 상에 절연막을 형성하고,
    상기 절연막을 패터닝하여 상기 제1 도전성 영역을 노출시키도록 상기 절연막을 관통하는 제1 콘택 홀을 형성하고,
    상기 제1 콘택 홀에 의하여 노출된 상기 제1 도전성 영역 상에 제1 두께를 갖는 제1 실리사이드막을 형성하고,
    상기 절연막을 패터닝하여 상기 제2 도전성 영역을 노출시키도록 상기 절연막을 관통하는 제2 콘택 홀을 형성하고,
    상기 제2 콘택 홀에 의하여 노출된 상기 제2 도전성 영역 상에 상기 제1 두께와 다른 제2 두께를 갖는 제2 실리사이드막을 형성하는 것을 포함하는 콘택 구조 체 형성 방법.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 도전성 영역들은 각각 제1 및 제2 불순물 영역들로 형성되는 것을 특징으로 하는 콘택 구조체 형성 방법.
  14. 제 13 항에 있어서,
    상기 제1 불순물 영역들 및 상기 제2 불순물 영역들은 서로 다른 접합 깊이를 갖도록 형성되는 것을 특징으로 하는 콘택 구조체 형성 방법.
  15. 제 14 항에 있어서,
    상기 제1 불순물 영역들 및 상기 제2 불순물 영역들 중 얕은 접합 깊이를 갖는 불순물 영역들에 상기 제1 및 제2 실리사이드막들 중 얇은 두께를 갖는 실리사이드막을 형성하는 것을 특징으로 하는 콘택 구조체 형성 방법.
  16. 제 12 항에 있어서,
    상기 제2 실리사이드막을 형성하는 것은
    상기 제2 콘택 홀을 갖는 기판 상에 금속막을 형성하고,
    상기 금속막을 갖는 기판을 열처리하여 상기 제2 콘택 홀에 의하여 노출된 상기 제2 도전성 영역에 선택적으로 제2 실리사이드막을 형성함과 동시에 상기 절 연막 및 상기 제1 실리사이드막 상에 미반응된 금속막을 남기고,
    상기 미반응된 금속막을 선택적으로 제거하는 것을 포함하는 콘택 구조체 형성 방법.
  17. 제 12 항에 있어서,
    상기 제1 실리사이드막 상의 상기 제1 콘택 홀 및 상기 제2 실리사이드막 상의 상기 제2 콘택 홀을 각각 채우는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하는 것을 더 포함하는 콘택 구조체 형성 방법.
  18. 제 17 항에 있어서,
    상기 제1 및 제2 콘택 플러그들은 금속 플러그 또는 반도체 플러그로 형성되는 것을 특징으로 하는 콘택 구조체 형성 방법.
  19. 반도체기판을 준비하고,
    상기 반도체기판 상에 제1 소스/드레인 영역들 및 이들 사이의 제1 채널 영역 상부에 배치된 제1 게이트 전극을 갖는 제1 트랜지스터를 형성함과 아울러서 제2 소스/드레인 영역들 및 이들 사이의 제2 채널 영역 상부에 배치된 제2 게이트 전극을 갖는 제2 트랜지스터를 형성하고,
    상기 제1 및 제2 트랜지스터들을 갖는 기판 상에 절연막을 형성하고,
    상기 절연막을 패터닝하여 상기 제1 소스/드레인 영역들 중 선택된 적어도 하나를 노출시키도록 상기 절연막을 관통하는 제1 콘택 홀을 형성하고,
    상기 제1 콘택 홀에 의하여 노출된 상기 제1 소스/드레인 영역 상에 제1 두께의 제1 실리사이드막을 형성하고,
    상기 절연막을 패터닝하여 상기 제2 소스/드레인 영역들 중 선택된 적어도 하나를 노출시키도록 상기 절연막을 관통하는 제2콘택 홀을 형성하고,
    상기 제2 콘택 홀에 의하여 노출된 상기 제2 소스/드레인 영역 상에 상기 제1 실리사이드막의 두께와 다른 제2 두께의 제2 실리사이드막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 소스/드레인 영역들 및 상기 제2 소스/드레인 영역들이 서로 다른 접합 깊이를 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 소스/ 드레인 영역들 및 상기 제2 소스/드레인 영역들 중 얕은 접합 깊이를 갖는 소스/드레인 영역들에 상기 제1 및 제2 실리사이드막들 중 얇은 두께를 갖는 실리사이드막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 제1 게이트 전극과 상기 제1 콘택 홀 사이의 이격된 거리와 상기 제2 게이트 전극과 상기 제2 콘택 홀 사이의 이격된 거리가 서로 다르도록 상기 콘택 홀들이 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 및 제2 콘택 홀들 중 게이트 전극과의 이격된 거리가 작은 콘택 홀에 의하여 노출된 소스/드레인 영역들에 상기 제1 및 제2 실리사이드막들 중 얇은 두께를 갖는 실리사이드막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 19 항에 있어서,
    상기 제2 실리사이드막을 형성하는 것은
    상기 제2 콘택 홀을 갖는 기판 상에 금속막을 형성하고,
    상기 금속막을 갖는 기판을 열처리하여 상기 제2 콘택 홀에 의하여 노출된 상기 제2 도전성 영역에 선택적으로 제2 실리사이드막을 형성함과 동시에 상기 절연막 및 상기 제1 실리사이드막 상에 미반응된 금속막을 남기고,
    상기 미반응된 금속막을 선택적으로 제거하는 것을 포함하는 반도체소자의 제조방법.
  25. 제 19 항에 있어서,
    상기 제1 실리사이드막 상의 상기 제1 콘택 홀 및 상기 제2 실리사이드막 상의 상기 제2 콘택 홀을 각각 채우는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하 는 것을 더 포함하는 반도체소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 제1 및 제2 콘택 플러그들은 금속 플러그 또는 반도체 플러그로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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