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KR102477800B1 - 상이한 비아 계면 요건을 위한 상이한 비아 구성 - Google Patents

상이한 비아 계면 요건을 위한 상이한 비아 구성 Download PDF

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KR102477800B1
KR102477800B1 KR1020200126851A KR20200126851A KR102477800B1 KR 102477800 B1 KR102477800 B1 KR 102477800B1 KR 1020200126851 A KR1020200126851 A KR 1020200126851A KR 20200126851 A KR20200126851 A KR 20200126851A KR 102477800 B1 KR102477800 B1 KR 102477800B1
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포위 후앙
차오쉰 왕
쿠오이 차오
메이윈 왕
펑위 창
뤼에이저 린
웨이중 린
천위안 카오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

감소된 커패시턴스 및 저항을 나타내는 비아를 제조하기 위한 방법과 함께 비아가 개시된다. 예시적인 상호접속 구조물은 유전체 층에 배치된 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 포함한다. 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉하고, 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉한다. 제1 비아 층 구성을 갖는 제1 비아, 제2 비아 층 구성을 갖는 제2 비아, 및 제3 비아 층 구성을 갖는 제3 비아가 유전체 층에 배치된다. 제1 비아 및 제2 비아는 각각 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부 내로 연장되어 이들과 물리적으로 접촉한다. 제1 비아의 제1 두께와 제2 비아의 제2 두께는 동일하다. 제3 비아는 제1 소스/드레인 접촉부와 제2 소스/드레인 접촉부 사이에 배치되는 게이트 구조물과 물리적으로 접촉한다.

Description

상이한 비아 계면 요건을 위한 상이한 비아 구성{DIFFERENT VIA CONFIGURATIONS FOR DIFFERENT VIA INTERFACE REQUIREMENTS}
본 출원은 2019년 9월 30일에 출원된 미국 특허 출원 제62/907,823의 비가출원(non-provisional application)이고 그 혜택을 주장하며, 그 전체 내용은 여기에 참조로 포함된다.
집적회로(IC) 산업은 기하급수적 성장을 하여 왔다. IC 물질 및 설계의 기술적 진보는 여러 세대의 IC를 만들었고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 과정에서 기능 밀도(즉, 칩 영역 당 상호접속된 IC 디바이스의 수)는 일반적으로 증가하는 반면 기하학적 크기(즉, IC 피처의 치수 및/또는 크기 및/또는 이러한 IC 피처들 사이의 간격)는 감소했다. 일반적으로 축소는 계속 감소하는 기하학적 크기에서 IC 피처를 리소그래피 방식으로 규정할(define) 수 있는 능력에 의해서만 제한되었다. 그러나 저항-커패시턴스(resistance-capacitance; RC) 지연은 (예를 들면, 전기 신호에 의해 이동되는 거리를 줄임으로써) 더 빠른 작동 속도를 갖는 IC를 달성하기 위해 축소된 기하학적 크기가 구현됨에 따라 상당한 과제로 발생하여, 축소를 통해 얻을 수 있는 일부 이점을 무효화하고 IC의 추가 축소를 제한한다. RC 지연은 일반적으로 저항(R)(즉, 전류 흐름에 대한 물질의 반대)과 커패시턴스(C)(즉, 전하를 저장하는 물질의 능력)의 곱으로 인해 IC를 통한 전기 신호 속도의 지연을 나타낸다. 따라서 RC 지연을 줄이고 축소된 IC의 성능을 최적화하려면 저항과 커패시턴스를 모두 줄이는 것이 바람직하다. IC의 IC 컴포넌트 및/또는 IC 피처를 물리적 및/또는 전기적으로 접속하는 상호접속은 특히 RC 지연에 대한 기여에 문제가 있다. 따라서 IC의 상호접속부 및/또는 상호접속부를 제조하는 방법의 개선이 필요하다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 도 1b는 본 개시의 다양한 양상에 따른 다층 상호접속 구조물의 일부를 제조하기위한 방법의 흐름도이다.
도 2 내지 6, 도 7a 내지 11a, 도 7b 내지 11b, 도 7c 내지 11c, 및 도 12 내지 16은 본 개시의 일부 실시예에 따라, 예를 들면, 도 1a 및 도 1b의 집적 회로 디바이스의 다층 상호접속 구조물을 제조하는 방법과 같은 다층 상호접속 구조물을 제조하는 다양한 단계에서의 집적 회로 디바이스의 부분적 또는 전체적인 단편적 개략도이다.
도 17a 내지 17c는 본 개시의 다른 실시예들에 따른, 도 1a 및 도 1b의 방법에 의해 제조될 수 있는 다층 상호접속 구조물을 갖는 집적 회로 디바이스의 부분적 또는 전체의 부분적 개략도이다.
본 개시는 일반적으로 집적회로 디바이스에 대한 것이고, 보다 구체적으로는 특히 집적회로 디바이스의 다층 상호접속 구조물에 대한 것이다.
하기의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들면, "하부", "상부", "수평", "수직", "위", "상", "아래", "하", "위로", "아래로", "상단", "하단" 등뿐만 아니라 그 파생어(예를 들면, "수평으로", "하향으로", "상향으로" 등)는 또 다른 피처에 대한 하나의 피처의 관계에 있어서 본 개시의 용이성을 위해 사용된다. 공간적으로 상대적인 용어들은 피처들을 포함한 디바이스의 상이한 방위들을 포함하는 것으로 의도된다. 또한, 숫자 또는 숫자의 범위를 "약", "대략" 등으로 기술할 때, 이 용어는 당업자에 의해 이해되는, 제조 중에 본질적으로 발생하는 변화를 고려하여 합리적인 범위 내에 있는 숫자를 포함하도록 의도된다. 예를 들어, 숫자 또는 숫자의 범위는 숫자와 관련된 특성을 가진 피처를 제조하는 것과 관련된 알려진 제조 공차를 기반으로 설명된 숫자의 +/-10% 이내와 같이 설명된 숫자를 포함한 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 갖는 물질 층은 4.5 nm 내지 5.5 nm의 치수 범위를 포함할 수 있으며, 여기서 물질 층 퇴적과 관련된 제조 공차는 당업자에 의해 +/-10%인 것으로 알려져 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
IC 기술이 20 nm 미만(sub-20 nm)의 기술 노드로 확장됨에 따라 IC의 디바이스 층에서의 임계 치수(예를 들면, 게이트 길이, 게이트 피치, 핀 피치 등)가 축소됨에 따라 디바이스 층의 동작을 용이하게 하는 상호접속부의 임계 치수(예를 들면, 비아의 치수, 금속 라인의 치수, 비아 피치, 금속 라인 피치 등)도 대응되게 축소되었다. 이것은 독특한 도전을 제시했다. 예를 들어, 일반적으로 소스/드레인 접촉부에 대한비아(vias to source/drain contacts)(소스/드레인 피처에 접속됨)와 게이트 구조물에 대한 비아(vias to gate structures)은 동일한 구성을 가지며 동일한 방법을 사용하여 제조되며, 이 방법은 금속 접착제/배리어 층 위에 배치된 금속 충전 층(metal fill layer)으로 유전체 층 내의 비아 개구를 채우며, 여기서 금속 접착제/배리어 층은 비아와 유전체 층 사이의 접착력을 향상시키고(예를 들어, 금속 접착제/배리어 층은 유전체 층에 의해 규정된 비아 개구의 측벽을 라이닝함), 접촉 저항을 감소시키고 그리고/또는 비아 성분이 주변 환경으로 확산되는 것을 방지하도록 구성된다. 비아 CD가 축소됨에 따라 금속 접착제/배리어 층은 비아 개구에서 더 많은 공간을 소비하여 금속 충전 층을 위한 비아 개구의 나머지 부분을 줄인다. 이는 불량한 금속 갭 충전으로 이어지고, 여기서 금속 충전 층은 갭(또는 공극)을 형성하지 않고는 비아 개구의 나머지 부분을 채울 수 없어 접촉 저항이 크게 증가한다. 한 가지 해결책은 금속 접착제/배리어 층을 제거하고 배리어-프리(barrier-free) 비아를 제조하는 것이다. 그러나 게이트 구조물에 대한 비아와 같은 일부 비아는 접촉 저항 감소를 최적화하기 위해 금속 접착제/배리어 층이 필요한 반면, 소스/드레인 접촉부에 대한 비아와 같은 다른 비아는 금속 접착제/배리어 층을 제거하여 접촉 저항 감소를 최적화할 필요가 있다는 것이 관찰되었다.
따라서, 본 개시는 상이한 비아 계면 요건을 수용하기 위해 혼합 비아 구성을 제안한다. 예를 들어, 본 개시는 접촉 저항 감소를 최적화하기 위해 상이한 구성/구조물을 갖는 동일한 레벨의 다중 레벨 상호접속부(MLI) 구조물(예를 들어, 비아 제로(M0), 즉, 최하단 비아 층의 비아)에서 비아를 제조하는 것을 제안한다. 일부 실시예에서, 게이트 구조물에 대한 비아는 금속 접착제/배리어 층을 포함하는 반면, 소스/드레인 접촉부에 대한 비아는 금속 접착제/배리어 층을 포함하지 않는다. 소스/드레인 접촉부에 대한 비아의 경우 제안된 비아 제조 방법은 소스/드레인 접촉부를 노출하는 유전체 층에 비아 개구를 형성하는 단계, 소스/드레인 접촉부를 리세싱하여 비아 개구를 연장하는 단계, 상향식 퇴적 프로세스를 사용하여 연장된 비아 개구를 제1 금속 충전재로 채우는 단계, (예를 들어, 컨포멀 퇴적 프로세스에 의해) 제1 금속 충전재 위에 금속 접착제/배리어 층을 형성하는 단계, (예를 들어, 블랭킷 퇴적 프로세스에 의해) 금속 접착제/배리어 층 위에 제2 금속 충전재를 형성하는 단계, 및 유전체 층의 상단 표면 위에 배치된 임의의 제2 금속 충전재, 금속 접착제/배리어 층, 및/또는 제1 금속 충전재를 제거하는 평탄화 프로세스를 수행하는 단계를 포함한다. 게이트 구조물에 대한 비아의 경우 제안된 비아 제조 방법은, 게이트 구조물을 노출시키는 유전체 층에 비아 개구를 형성하는 단계, 유전체 층에 의해 규정된 비아 개구의 측벽 및 게이트 구조물에 의해 규정된 비아 개구의 하단을 따라 제2 금속 접착제/배리어 층을(예를 들어, 컨포멀 퇴적 프로세스에 의해) 형성하는 단계, 제2 금속 접착제/배리어 층 위에 제3 금속 충전재를 형성하고(예를 들어, 블랭킷 퇴적 프로세스에 의해) 비아 개구의 나머지를 채우는 단계, 및 유전체 층의 상단 표면 위에 배치된 임의의 제2 금속 접착제/배리어 층 및/또는 제3 금속 충전재를 제거하는 평탄화 프로세스를 수행하는 단계를 포함한다. 일부 실시예에서, 게이트 구조물에 대한 비아는 소스/드레인 접촉부에 대한 비아를 형성하기 전에 형성된다. 일부 실시예에서, 게이트 구조물에 대한 비아는 소스/드레인 접촉부에 대한 비아를 형성한 후에 형성된다.
소스/드레인 접촉부를 리세싱하면 비아와 소스/드레인 접촉부 사이의 접촉부 면적이 증가한다. 상향식 퇴적 프로세스의 프로세스 변화로 인해 제1 금속 충전재의 높이가 달라진다. 예를 들어, 제1 금속 충전재는 제1 소스/드레인 접촉부에 대한 제1 비아 개구를 완전히 채울 수 있는 반면, 제1 금속 충전재는 제2 소스/드레인 접촉부에 대한 제2 비아 개구를 부분적으로 채울 수 있다. 일부 실시예에서, 제1 금속 충전재는 제1 비아 개구를 완전히 채우고 유전체 층의 상단 표면 위로 연장하여 비아 리벳 헤드(via rivet head)를 형성한다. 비아 리벳 헤드의 높이가 증가함에 따라(비아 리벳 헤드의 최상단 표면과 유전체 층의 상단 표면 사이에 규정됨), 제1 금속 충전재 내에서 내부 응력이 증가하여 제1 금속 충전재의 지속적인 성장 및/또는 후속 프로세싱 동안 균열을 일으킬 수 있다. 일부 실시예에서, 상향식 퇴적 프로세스는 비아 리벳 헤드의 높이를, 제1 금속 충전재의 내부 응력을 최소화할 수 있는 미리 규정된 높이로 제한하도록 조정된다. 일부 실시예에서, 금속 접착제/배리어 층은 제1 금속 충전재의 내부 응력을 감소시키고 비아의 금속 충전 층의 균열을 방지하기 위해 제2 금속 충전재(제1 금속 충전재에 의해 부분적으로 충전되는 비아 개구의 나머지 부분을 채우는 데 필요한 것)를 형성하기 전에 제1 금속 충전재 위에 형성된다. 이러한 제조 방법은 배리어-프리 계면을 갖는 소스/드레인 접촉부에 대한 일부 비아 및 부분 배리어 계면을 갖는 소스/드레인 접촉부에 대한 일부 비아를 생성한다. 비아를 제조하기 위한 제안된 방법 및 결과적인 비아 구조물 및/또는 구성의 세부 사항이 여기에 설명된다.
도 1a 및 도 1b는 본 개시의 다양한 양상에 따른 집적 회로 디바이스의 다층 상호접속 구조물의 일부를 제조하기 위한 방법(10)의 흐름도이다. 방법(10)에 의해 제조된 다층 상호접속부 구조물의 일부는 IC 디바이스와 관련된 커패시턴스 및/또는 저항을 감소시켜 관련 RC 지연을 감소시킬 수 있다. 블록(20)에서, 방법(10)은 유전체 층에 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 형성하는 단계를 포함한다. 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉한다. 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉한다. 블록(30)에서, 방법(10)은 유전체 층에 제1 비아 개구 및 제2 비아 개구를 형성하는 단계를 포함한다. 제1 비아 개구는 제1 소스/드레인 접촉부를 노출하고 제2 비아 개구는 제2 소스/드레인 접촉부를 노출한다. 블록(40)에서, 방법(10)은 제1 비아 개구를 연장하도록 제1 소스/드레인 접촉부를 리세싱하고 제2 비아 개구를 연장하도록 제2 소스/드레인 접촉부를 리세싱하는 단계를 포함한다. 블록(50)에서, 상향식 퇴적 프로세스가 수행되어 제1 비아 개구에 제1 비아 벌크 층을 형성하고 제2 비아 개구에 제2 비아 벌크 층을 형성한다. 일부 실시예에서, 제1 비아 벌크 층의 제1 두께는 제2 비아 벌크 층의 제2 두께와 상이하다(예를 들어, 더 크거나 더 작다). 일부 실시예에서, 제1 비아 벌크 층의 제1 두께는 제2 비아 벌크 층의 제2 두께와 동일하다. 블록(60) 및 블록(70)에서, 제1 비아 배리어 층이 제1 비아 벌크 층 위에 형성되고, 제2 비아 벌크 층 및 제3 비아 벌크 층이 각각 제1 비아 배리어 층 위에 형성된다.
블록(80)에서 방법(10)은, 유전체 층의 상단 표면 위에 배치되는 제3 비아 벌크 층, 제1 비아 배리어 층, 제2 비아 벌크 층 및 제1 비아 벌크 층 중 임의의 것을 제거하기 위한 평탄화 프로세스를 수행함으로써, 제3 두께 및 제1 비아 층 구성을 갖는 제1 비아와, 제3 두께, 및 제1 비아 층 구성과는 다른 및 제2 비아 층 구성을 갖는 제2 비아를 형성하는 단계를 포함한다. 블록(90), 블록(100) 및 블록(110)에서 각각, 게이트 구조물을 노출하는 유전체 층에 제3 비아 개구가 형성되고, 제3 비아 개구를 부분적으로 채우는 제2 비아 배리어 층이 형성되며, 제2 비아 배리어 층 위에 제4 비아 벌크 층이 형성된다. 제4 비아 벌크 층은 제3 비아 개구의 나머지 부분을 채운다. 블록(120)에서, 방법(10)은 평탄화 프로세스를 수행하여 유전체 층의 상단 표면 위에 배치되는 제4 비아 벌크 층 및 제2 비아 배리어 층 중 임의의 것을 제거함으로써 제1 비아 층 구성 및 제2 비아 층 구성과는 다른 제3 비아 층 구성을 갖는 제3 비아를 형성하는 단계를 포함한다. 일부 실시예에서, 제1 비아, 제2 비아 및 제3 비아는 다층 상호접속 구조물의 최하단 비아 층의 일부이다. 일부 실시예에서, 제조는 제1 비아, 제2 비아 및 제3 비아 위에 그리고 이들과 물리적으로 접촉하는 각각의 전도성 라인과 같은 다층 상호접속 구조물의 추가 층을 형성하는 것으로 진행될 수 있다. 추가 프로세싱은 본 개시에 의해 고려된다. 추가의 단계가 방법(10)의 이전, 동안 및 이후에 제공될 수 있고, 여기에서 설명한 일부 단계는 방법(10)의 추가적인 실시예에서 이동, 교체 또는 제거될 수 있다. 다음 설명에서는 방법(10)에 따라 제조될 수 있는 상호접속부를 제공한다.
도 2 내지 6, 도 7a 내지 11a, 도 7b 내지 11b, 도 7c 내지 11c, 및 도 12 내지 16은 본 개시의 다양한 양상에 따라 IC 디바이스(200)의 다층 상호접속 구조물(예를 들면, 도 1 에서 방법(100)과 관련된 방법)을 제조하는 다양한 단계에서 부분적으로 또는 전체적으로 집적 회로(IC) 디바이스(200)의 단편적인 도표적 뷰이다. 도 2 내지 6, 도 7a 내지 11a 및 도 12 내지 16은 본 개시의 다양한 양상에 따른 다양한 제조 단계에서 X-Z 평면의 IC 디바이스(200)의 단편적인 단면도이다. 도 7b 내지 11b 및 도 7c 내지 11c는 본 개시의 다양한 양상들에 따른 다양한 제조 단계들에서 라인들을 따라 Y-Z 평면에서 도 7a 내지 11a의 IC 디바이스(200)의 부분들의 단편적인 단면도들이다. IC 디바이스(200)는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스 내에 포함될 수 있다. 일부 실시예에서, IC 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, p형 FET(PFET), n형 FET(NFET), 금속 산화물 반도체 FET(MOSFET), 상보형 MOS(CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 이들의 일부일 수 있다. 다양한 트랜지스터는 IC 디바이스(200)의 설계 요건에 따라 평면 트랜지스터 또는 FinFET과 같은 다중 게이트 트랜지스터 일 수 있다. 도 2 내지 6, 도 7a 내지 11a, 도 7b 내지 11b, 도 7c 내지 11c, 및 도 12 내지 16은 본 개시의 진보적 개념을 더 잘 이해하기 위해 명확성을 위해 단순화되었다. 추가의 피처들이 IC 디바이스(200)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 IC 디바이스(200)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
도 2를 참고하면, IC 디바이스(200)는 기판(웨이퍼)(210)을 포함한다. 도시된 실시예에서, 기판(210)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(210)은 게르마늄과 같은 또 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(210)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 인슐레이터(semiconductor-on-insulator) 기판이다. 반도체 온 인슐레이터 기판은 산소 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 기판(210)은 이온 주입 프로세스, 확산 프로세스 및/또는 다른 적절한 도핑 프로세스에 의해 형성된 도핑된 영역을 포함한다. 일부 실시예에서, 기판(210)은 붕소, 인듐, 다른 p형 도펀트 또는 이들의 조합과 같은 p형 도펀트로 도핑된 p형 도핑 영역(예를 들어, p형 웰)을 포함한다. 일부 실시예에서, 기판(210)은 인, 비소, 다른 n형 도펀트 또는 이들의 조합과 같은 n형 도펀트로 도핑된 n형 도핑 영역(예를 들면, n형 웰)을 포함한다. 일부 실시예에서, 기판(210)은 p형 도펀트와 n형 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 다양한 도핑 영역은 기판(210) 상에 그리고/또는 기판(12) 내에 직접 형성되어, 예를 들면, p웰 구조물, n웰 구조물, 이중-웰 구조물, 융기 구조물 또는 이들의 조합을 제공할 수 있다.
IC 디바이스(200)의 디바이스 영역들과 같은, 다양한 영역들을 격리시키기 위해 격리 피처가 기판(210) 위에 그리고/또는 기판(210) 내에 형성된다. 예를 들면, 격리 피처는 능동 디바이스 영역 및/또는 수동 디바이스 영역을 규정하고 이들을 서로로부터 전기적으로 격리한다. 격리 피처는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 격리 물질(예를 들면, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 격리 성분을 포함함), 또는 이들의 조합을 포함한다. 격리 피처는 얕은 트렌치 격리(STI) 구조물, 딥(deep) 트렌치 격리(DTI) 구조물 및/또는 국부적 실리콘 산화(LOCOS) 구조물과 같은 상이한 구조물을 포함할 수 있다. 일부 실시예에서, 격리 피처는 기판(210)에서 트렌치(또는 트렌치들)를 에칭하고 (예를 들어, 화학 증기 퇴적(CVD) 프로세스 또는 스핀-온 유리 프로세스를 사용하여) 트렌치를 절연체 물질로 채움으로써 형성된다. 과잉 절연체 물질을 제거하고 그리고/또는 격리 피처의 상단 표면을 평탄화하기 위해 화학 기계 연마(CMP) 프로세스가 수행될 수 있다. 일부 실시예에서, 격리 피처는, 핀(fin) 구조물을 형성한 후에 기판(210) 위에 절연체 물질을 퇴적하고(일부 실시예에서, 그 결과 절연체 물질이 핀 구조물들 사이의 간극(트렌치)을 채움) 절연체 물질을 에칭백함으로써 형성될 수 있다. 일부 실시예에서, 격리 피처는, 라이너 유전체 층 위에 배치된 벌크 유전체 층과 같은, 트렌치를 채우는 다층 구조물을 포함하며, 벌크 유전체 층과 라이너 유전체 층은 설계 요건에 따르는 물질(예를 들면, 열 산화물을 포함하는 라이너 유전체 층 위에 배치된 실리콘 질화물을 포함하는 벌크 유전체 층)을 포함한다. 일부 실시예에서, 격리 피처는 (예를 들면, BSG(boron silicate glass) 또는 PSG(phosphosilicate glass)를 포함하는) 도핑된 라이너층 위에 배치된 유전체 층을 포함한다.
게이트 구조물(230A), 게이트 구조물(230B) 및 게이트 구조물(20C)과 같은 각종 게이트 구조물이 기판(210) 위에 배치된다. 각각의 게이트 구조물(230A 내지 230C)은 각각의 소스 영역과 각각의 드레인 영역(이하 소스/드레인 영역으로 지칭됨) 사이에 규정된 각각의 채널 영역과 결합하여(engage) 전류가 동작 중에 각각의 소스/드레인 영역 사이에서 흐를 수 있다. 일부 실시예에서, 게이트 구조물(230A-230C)은 핀 구조물 위에 형성되어, 게이트 구조물(230A 내지 230C)은 각각 핀 구조물의 일부를 감싸고 핀 구조물의 각각의 소스/드레인 영역을 개재한다(interpose). 게이트 구조물(230A 내지 230C)은 각각 금속 게이트(MG) 스택(232)을 포함한다. MG 스택(232)은 퇴적 프로세스, 리소그래피 프로세스, 에칭 프로세스, 다른 적절한 프로세스 또는 이들의 조합에 의해 형성된다. 퇴적 프로세스는 CVD, 물리 기상 퇴적(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 리모트 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 플라즈마 강화 ALD(PEALD), 도금, 다른 적당한 방법 또는 이들의 조합을 포함한다. 리소그래피 패터닝 프로세스는 레지스트 코팅(예를 들면, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 굽기, 레지스트 현상, 린싱, 건조(예를 들면, 하드 베이킹), 다른 적절한 프로세스 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 노광 프로세스는 무마스크(maskless) 리소그래피, 전자빔 기록(writing) 또는 이온 빔 기록과 같은 다른 방법에 의해 보조, 구현 또는 대체된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 프로세스 또는 이들의 조합을 포함한다. MG 스택(232)은 게이트 라스트 프로세스, 게이트 퍼스트 프로세스 또는 혼성의 게이트 라스트/게이트 퍼스트 프로세스에 따라 제조된다. 게이트 라스트 프로세스 실시예에서, 게이트 구조물(230A-230C)은 후속적으로 전체적으로 또는 부분적으로 MG 스택(232)으로 대체되는 더미 게이트 스택을 포함한다. 더미 게이트 스택은, 예를 들어, 계면 층(예를 들어, 실리콘 산화물 층) 및 계면 층 위에 배치된 더미 게이트 전극층(예를 들어, 폴리실리콘 층)을 포함한다. 이러한 실시예에서, 더미 게이트 전극 층이 제거되어 MG 스택(232)으로 채워지는 개구를 형성한다. 일부 실시예에서, 더미 게이트 스택은 계면 층과 더미 게이트 전극층 사이에 배치된 더미 게이트 유전체 층을 포함하며, 이는 게이트 대체 프로세스 동안 제거될 수 있다. 일부 실시예에서, 더미 게이트 유전체 층 및/또는 계면 층은 게이트 교체 프로세스 동안 제거되지 않고 MG 스택(232)의 일부를 형성한다.
MG 스택(232)은 게이트 구조물(230A-230C)의 MG 스택(232)이 서로에 대해 동일하거나 상이한 층 및/또는 물질을 포함할 수 있도록 IC 디바이스(200)의 설계 요건에 따라 원하는 기능을 달성하도록 구성된다. 일부 실시예에서, MG 스택(232)은 게이트 유전체(예를 들면, 게이트 유전체 층) 및 게이트 전극(예를 들면, 일함수 층 및/또는 벌크 전도성 층)을 포함한다. MG 스택(232)은 다수의 다른 층들, 예를 들면, 캡핑층, 계면층, 확산층, 배리어 층, 하드 마스크 층, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층은 계면 층(실리콘 산화물과 같은 유전체 물질을 포함함) 위에 배치되고, 게이트 전극은 게이트 유전체 층 위에 배치된다. 게이트 유전체 층은 실리콘 산화물, 하이-k 유전체 물질, 다른 적절한 유전체 물질 또는 이들의 조합과 같은 유전체 물질을 포함한다. 하이-k 유전체 물질의 예는 하프늄 이산화물(HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질 또는 이들의 조합을 포함한다. 하이-k 유전체 물질은 일반적으로 실리콘 이산화물의 유전 상수(k
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3.9)에 비해 고 유전 상수(k 값)을 갖는 유전체 물질을 지칭한다. 예를 들어, 하이-k 유전체 물질은 약 3.9보다 큰 유전 상수를 가지고 있다. 일부 구현에서, 게이트 유전체 층은 하이-k 유전체 층이다. 게이트 전극은 폴리실리콘, Al, Cu, Ti, Ta, W, Mo, Co, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 전도성 물질 또는 이들의 조합과 같은 전도성 물질을 포함한다. 일부 실시예에서, 일함수 층은 원하는 일함수(예를 들면, n형 일함수 또는 p형 일함수)를 갖도록 조정된 전도성 층이고, 전도성 벌크 층은 일함수 층 위에 형성된 금속 층이다. 일부 실시예에서, 일함수 층은 Ti, Ag, Mn, Zr, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, 다른 적합한 n형 일함수 물질, 또는 이들의 조합과 같은 n형 일함수 물질을 포함한다. 일부 실시예에서, 일함수 층은 Ru, Mo, Al, TiN, TaN, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p형 일함수 물질 또는 이들의 조합과 같은 p형 일함수 물질을 포함한다. 벌크(또는 충전) 전도성 층은 Al, W 및/또는 Cu와 같은 적절한 전도성 물질을 포함한다. 벌크 전도성 층은 추가적으로 또는 집합적으로 폴리실리콘, Ti, Ta, 금속 합금, 다른 적절한 물질 또는 이들의 조합을 포함할 수 있다.
게이트 구조물(230A-230C)은, MG 스택(232)에 인접하게(예를 들면, 그 측벽을 따라) 배치되는 게이트 스페이서(236)를 더 포함한다. 게이트 스페이서(236)는 임의의 적절한 프로세스에 의해 형성되고, 유전체 물질을 포함한다. 유전체 물질은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질 또는 이들의 조합(예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물)을 포함할 수 있다. 예를 들면, 묘사된 실시예에서, 실리콘 질화물층과 같이 실리콘과 질소를 포함한 유전체 층이 기판(210) 위에 퇴적되고 후속적으로 게이트 스페이서(236)를 형성하도록 이방성 에칭될 수 있다. 일부 실시예에서, 게이트 스페이서(236)는 실리콘 질화물을 포함한 제1 유전체 층 및 실리콘 산화물을 포함한 제2 유전체 층과 같이 다층 구조물을 포함한다. 일부 실시예에서, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인(main) 스페이서와 같은 2개 이상의 스페이서 세트가 MG 스택(232) 부근에 형성된다. 그러한 실시예에서, 다양한 스페이서 세트는 상이한 에칭율을 가진 물질을 포함할 수 있다. 예를 들면, 실리콘과 산소를 포함한 제1 유전체 층(예를 들면, 실리콘 산화물)이 기판(210) 위에 퇴적되고 에칭되어 MG 스택(232) 부근에 제1 스페이서 세트를 형성하고, 실리콘과 질소를 포함한 제2 유전체 층(예를 들면, 실리콘 질화물)이 기판(210) 위에 퇴적되고 에칭되어 제1 스페이서 세트 부근에 제2 스페이서 세트를 형성할 수 있다. 게이트 스페이서(236)를 형성하기 전 및/또는 후에 기판(210) 내에 저농도로 도핑된 소스 및 드레인(LDD) 피처 및/또는 고농도로 도핑된 소스 및 드레인(HDD) 피처를 형성하기 위해 주입, 확산 및/또는 어닐링 프로세스를 수행할 수 있다.
에피택셜 소스/드레인 피처(240A), 에피택셜 소스/드레인 피처(240B), 에피택셜 소스/드레인 피처(240C) 및 에피택셜 소스/드레인 피처(240D)와 같은 에피택셜 소스 피처 및 에피택셜 드레인 피처(에피택셜 소스/드레인 피처라고 지칭됨)는 기판(210)의 소스/드레인 영역에 배치된다. 게이트 구조물(230A)은 에피택셜 소스/드레인 피처(240A) 및 에피택셜 소스/드레인 피처(240B)를 개재하여, 에피택셜 소스/드레인 피처(240A)와 에피택셜 소스/드레인 피처(240B) 사이에 채널 영역이 규정된다. 게이트 구조물(230B)은 에피택셜 소스/드레인 피처(240B) 및 에피택셜 소스/드레인 피처(240C)를 개재하여, 에피택셜 소스/드레인 피처(240B)와 에피택셜 소스/드레인 피처(240C) 사이에 채널 영역이 규정된다. 게이트 구조물(230C)은 에피택셜 소스/드레인 피처(240C) 및 에피택셜 소스/드레인 피처(240D)를 개재하여, 에피택셜 소스/드레인 피처(240C)와 에피택셜 소스/드레인 피처(240D) 사이에 채널 영역이 규정된다. 일부 실시예에서, 게이트 구조물(230A), 에피택셜 소스/드레인 피처(240A) 및 에피택셜 소스/드레인 피처(240B)는 제1 트랜지스터의 일부를 형성하고; 게이트 구조물(230B), 에피택셜 소스/드레인 피처(240B), 및 에피택셜 소스/드레인 피처(240C)는 제2 트랜지스터의 일부를 형성하며; 게이트 구조물(230C), 에피택셜 소스/드레인 피처(240C) 및 에피택셜 소스/드레인 피처(240D)는 제3 트랜지스터의 일부를 형성한다.
일부 실시예에서, 반도체 물질은 기판(210)의 소스/드레인 영역 위에 에피택셜 소스/드레인 피처(240A-240D)를 형성하기 위해 기판(210) 상에서 그리고/또는 기판(210)으로부터 에피택셜 성장된다. 일부 실시예에서, 소스/드레인 리세스를 형성하기 위해 기판(210)의 소스/드레인 영역 상에서 에칭 프로세스가 수행되고, 여기서 에피택셜 소스/드레인 피처(240A-240D)가 성장하여 소스/드레인 리세스를 채운다. 일부 실시예에서, 기판(210)이 핀 구조물의 일부를 나타내는 경우, 에피택셜 소스/드레인 피처(240A-240D)는 핀 구조물의 소스/드레인 영역을 감싸고 그리고/또는 핀 구조물의 소스/드레인 리세스에 배치된다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들면, 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), LPCVD 및/또는 PECVD), 분자 빔 에피택시, 다른 적절한 SEG 프로세스 또는 이들의 조합을 구현할 수 있다. 에피택시 프로세스는 기판(210)의 조성물과 상호작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 소스/드레인 피처(240A-240D)는 n형 도펀트 및/또는 p형 도펀트로 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(240A-240D)는 실리콘 및/또는 탄소를 포함하는 에피택셜 층이며, 여기서 실리콘 함유 에피택셜 층 또는 실리콘-탄소 함유 에피택셜 층은 인, 다른 n형 도펀트 또는 이들의 조합으로 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(240A-240D)는 실리콘 및 게르마늄을 포함하는 에피택셜 층이며, 여기서 실리콘-및-게르마늄 함유 에피택셜 층은 붕소, 다른 p형 도펀트, 또는 이들의 조합으로 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(240A-240D)는 채널 영역에서 요구되는 인장 응력 및/또는 압축 응력을 달성하는 물질 및/또는 도펀트를 포함한다. 일부 실시예에서, 에피택셜 소스/드레인 피처(240A-240D)는 에피택시 프로세스의 소스 물질에 불순물을 추가함으로써 퇴적 중에 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(240A-240D)는 퇴적 프로세스에 후속하는 이온 주입 프로세스에 의해 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(240A 내지 240D) 및/또는 다른 소스/드레인 피처(예를 들면, HDD 영역 및/또는 LDD 영역)의 도펀트를 활성화하기 위해 어닐링 프로세스가 수행된다.
다층 상호접속(MLI) 피처(250)는 기판(210) 위에 배치된다. MLI 피처(250)는 IC 디바이스(200)의 다양한 디바이스(예를 들면, 트랜지스터, 저항기, 커패시터 및/또는 인덕터) 및/또는 컴포넌트(예를 들면, 게이트 구조물(230A 내지 230C) 및/또는 소스/드레인 피처(240A 내지 240D))를 전기적으로 결합하고, 그 결과 다양한 디바이스 및/또는 컴포넌트는 IC 디바이스(200)의 설계 요건에 의해 특정된 대로 동작할 수 있다. MLI 피처(250)는 다양한 상호접속부를 형성하도록 구성된 유전체 층과 전도성 층(예를 들면, 금속 층)의 조합을 포함한다. 전도성 층은 디바이스 레벨 접촉부 및/또는 비아와 같은 수직 상호접속부, 및/또는 전도성 라인과 같은 수평 상호접속부를 형성하도록 구성된다. 수직 상호접속부는 전형적으로 MLI 피처(250)의 상이한 층들(또는 상이한 평면들) 내의 수평 상호접속 피처와 접속한다. IC 디바이스(200)의 동작 동안, 상호접속부는, IC 디바이스(200)의 디바이스 및/또는 컴포넌트 사이에서 IC 디바이스(200) 외부의 디바이스 및/또는 컴포넌트와의 신호 라우팅 및 분배와 함께, IC 디바이스(200)의 디바이스들 및/또는 컴포넌트들 사이에서 신호들을 라우팅하고, 그리고/또는 IC 디바이스(200)의 디바이스들 및/또는 컴포넌트들에 신호들(예를 들어, 클록 신호들, 전압 신호들 및/또는 접지 신호들)을 분배한다. MLI 피처(250)는 주어진 수의 유전체 층 및 전도성 층으로 도시된다. 본 개시는 설계 요건에 따라 더 많거나 더 적은 유전체 층 및/또는 전도성 층을 갖는 MLI 피처(250)를 고려한다.
MLI 피처(250)는 층간 유전체(ILD) 층(252)(ILD-0), 층간 유전체(ILD) 층(254)(ILD-1), 접촉 에칭 정지 층(CESL)(262) 및 접촉 에칭 정지 층(CESL)(264)과 같이 기판(210) 위에 배치된 하나 이상의 절연 층을 포함한다. ILD 층(252)은 기판(210) 위에 배치되고, ILD 층(254)은 ILD 층(252) 위에 배치된다. CESL(262)은 ILD 층(252)과 기판(210), 에피택셜 소스/드레인 피처(240A-240C) 및/또는 게이트 구조물(230A-230C)(특히, 게이트 스페이서(236)) 사이에 배치된다. CESL(264)은 ILD 층(252), ILD 층(254) 및/또는 게이트 구조물(230A-230C) 사이에 배치된다. 일부 실시예에서, ILD 층(252)의 두께는 약 10 nm 내지 약 25 nm이고, ILD 층(254)의 두께는 약 10 nm 내지 약 25 nm이고, CESL(262)의 두께는 약 1 nm 내지 약 10 nm이며, CESL(264)의 두께는 약 1 nm 내지 약 10 nm이다. ILD 층(252, 254) 및/또는 CESL(262 및 264)은 예를 들면, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, PEALD, 다른 적당한 방법 또는 이들의 조합과 같은 퇴적 프로세스에 의해 기판(210) 위에 형성된다. 일부 실시예에서, ILD 층(252) 및/또는 ILD 층(254)은 일반적으로 고 종횡비 구조물에서 적절한 충전을 달성하도록 구성된 파라미터를 갖는 퇴적 프로세스를 지칭하는 HDPCVD와 같은 고 종횡비 프로세스(high aspect ratio process; HARP)에 의해 형성된다. 일부 실시예에서, ILD 층(252) 및/또는 ILD(254)는 예를 들면, 기판(210) 위에 유동성 물질(예컨대 액체 화합물)을 퇴적하고 유동성 물질을 열적 어닐링 및/또는 자외선 복사 처리와 같은 적절한 기술에 의해 고체 물질로 변환하는 것을 포함하는 유동성 CVD(FCVD) 프로세스에 의해 형성된다. ILD 층(252), ILD 층(254), CESL(262), 및/또는 CESL(264)의 퇴적 후에, CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행되어, ILD 층(252, 254) 및/또는 CESL(262, 264)이 실질적으로 평면인 표면을 갖는다.
ILD층(252, 254)은 예를 들어, 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 테트라에틸 오쏘실리케이트(TEOS), PSG, BSG, 붕소 도핑된 포스포실리케이트 유리(BPSG), 불소 도핑된 실리케이트 유리(FSG), 블랙 다이아몬드®(캘리포니아주 산타클라라 소재의 Applied Materials), 크세로겔(Xerogel), 에어로겔, 비정질 불소화 탄소, 파릴렌, 벤조사이클로부텐(BCB)계 유전체 물질, SiLK(미시건주 미들랜드 소재의 Dow Chemical), 폴리이미드, 기타 적합한 유전체 물질 또는 이들의 조합을 포함하는 유전체 물질을 포함한다. 일부 실시예에서, ILD 층(252, 254)은 일반적으로 실리콘 이산화물의 유전 상수(k
Figure 112020103892739-pat00002
3.9)에 비해 낮은 유전 상수를 갖는 유전체 물질을 지칭하는 로우-k 유전체 물질을 포함한다. 예를 들어, 로우-k 유전체 물질은 약 3.9 미만의 유전 상수를 가진다. 일부 실시예에서, 로우-k 유전체 물질은 약 2.5 미만의 유전 상수를 가지며, 이는 극저-k(extreme low-k; ELK) 유전체 물질로 지칭될 수 있다. 묘사된 실시예에서, ILD 층(252, 254)은 실리콘 이산화물(SiO2)(예를 들어, 다공성 실리콘 이산화물), 실리콘 탄화물(SiC), 및/또는 탄소 도핑 산화물(예를 들어, SiCOH계 물질(예를 들어, Si-CH3 결합을 가짐)과 같은 ELK 유전체 물질(그리고 따라서 ELK 유전체 층이라고 할 수 있음)을 포함하고, 이들 각각은 약 2.5 미만의 유전 상수를 나타내도록 조정/구성된다. CESL(262 및264)은 ILD 층(252, 254)과는 다른 물질, 예를 들면, ILD 층(252, 254)의 유전체 물질과는 다른 유전체 물질을 포함한다. 예를 들어, ILD 층(252, 254)이 실리콘 및 산소(예를 들어, SiCOH, SiOx 또는 약 2.5 미만의 유전 상수를 갖는 물질을 포함하는 다른 실리콘 및 산소)를 포함하는 경우, CESL(262, 264)은 실리콘 및 질소 및/또는 탄소(예를 들어, SiN, SiCN, SiCON, SiON, SiC 및/또는 SiCO)(따라서 실리콘 질화물 층으로 지칭될 수 있음)를 포함할 수 있다. 일부 실시예에서, CESL(262, 264)은 금속 산화물 및/또는 금속 질화물 층을 포함한다. ILD층(252, 254) 및/또는 ILD층(262, 264)은 다수의 유전체 물질을 갖는 다층 구조물을 포함할 수 있다.
도 3을 참조하면, 상호접속 개구(270A) 및 상호접속 개구(270B)와 같은 하나 이상의 상호접속 개구가 패터닝 프로세스에 의해 유전체 층에 형성된다. 상호접속부 개구(270A) 및 상호접속부 개구(270B)는 각각 에피택셜 소스/드레인 피처(240B) 및 에피택셜 소스/드레인 피처(240C)를 노출시키기 위해 ILD 층(254), CESL(264), ILD 층(252) 및 CESL(262)을 관통해 수직으로 연장된다. 따라서 상호접속 개구(270A, 270B)는 소스/드레인 접촉(플러그) 개구로 지칭될 수 있다. 상호접속부 개구(270A)는 측벽 272A(ILD 층(254), CESL(264), ILD 층(252), 및 CESL(262)에 의해 규정됨), 측벽 274A(ILD 층(254), CESL(264), ILD 층(252), 및 CESL(262)에 의해 규정됨) 및 측벽(272A)과 측벽(274A) 사이에 연장되는 하단(276A)(에피택셜 소스/드레인 피처(240B)에 의해 규정됨)를 포함한다. 상호접속부 개구(270B)는 측벽(272B)(ILD 층(254), CESL(264), ILD 층(252), 및 CESL(262)에 의해 규정됨), 측벽(274B)(ILD 층(254), CESL(264), ILD 층(252), 및 CESL(262)에 의해 규정됨) 및 측벽(272B)과 측벽(274B) 사이에 연장되는 하단(276B)(에피택셜 소스/드레인 피처(240C)에 의해 규정됨)를 포함한다. 도 3에서, 각각의 상호접속 개구(270A, 270B)는 사다리꼴 형상을 갖지만, 본 개시는 직사각형 형상과 같은 다른 형상을 갖는 상호접속 개구(270A, 270B)를 고려한다. 측벽(272A, 274A)은 테이퍼되어서(tapered), 에피택셜 소스/드레인 피처(240B)를 노출하는 상호접속 개구(270A)의 하단 폭이 ILD 층(254)의 상단 표면에서 상호접속 개구(270A)의 상단 폭보다 작다. 따라서, 상호접속 개구(270A)의 폭은 상호접속 개구(270A)의 상단 폭으로부터 상호접속 개구(270A)의 하단 폭까지 z 방향을 따라 감소한다. 측벽(272B, 274B)은 테이퍼되어서, 에피택셜 소스/드레인 피처(240C)를 노출하는 상호접속 개구(270B)의 하단 폭이 ILD 층(254)의 상단 표면에서 상호접속 개구(270B)의 상단 폭보다 작다. 따라서, 상호접속 개구(270B)의 폭은 상호접속 개구(270B)의 상단 폭으로부터 상호접속 개구(270B)의 하단 폭까지 z 방향을 따라 감소한다.
일부 실시예에서, 패터닝 프로세스는 ILD 층(254) 위에서 내부에 개구(279A)(에피택셜 소스/드레인 피처(240B)와 실질적으로 정렬됨) 및 개구(279B)(에피택셜 소스/드레인 피처(240C)와 실질적으로 정렬됨)를 갖는 패터닝된 마스크 층(278)을 형성하기 위해 리소그래피 프로세스를 수행하는 단계와, 패터닝된 마스크 층(278)에 규정된 패턴을 하부 유전체 층(여기서, ILD 층(254), CESL(264), ILD 층(252), 및 CESL(262))으로 전사하기 위해 에칭 프로세스를 수행하는 단계를 포함한다. 리소그래피 프로세스는 ILD 층(254) 상에 레지스트 층을 형성하는 단계(예를 들면, 스핀 코팅에 의해), 노광 전 굽기 프로세스를 수행하는 단계, 마스크를 사용하여 노광 프로세스를 수행하는 단계, 노광 후 굽기 프로세스를 수행하는 단계, 및 현상 프로세스를 수행하는 단계를 포함할 수 있다. 노광 프로세스 중에, 레지스트 층은 방사선 에너지(예를 들면, 자외선(UV)광, 심자외선(DUV)광 또는 극자외선(EUV)광)에 노출되고, 이때 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들면, 이진 마스크, 위상 시프트 마스크, 또는 EUV 마스크)에 따라 레지스트 층에 대하여 방사선을 차단, 투과 및/또는 반사하고, 그래서 마스크 패턴과 대응하는 이미지가 레지스트 층에 투영된다. 레지스트 층이 방사선 에너지에 민감하기 때문에, 레지스트 층의 노출 부분은 화학적으로 변화하고, 레지스트 층의 노출(또는 비노출) 부분은 레지스트 층의 특성 및 현상 프로세스에서 사용하는 현상액의 특성에 따라 현상 프로세스 중에 용해된다. 현상 후에, 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 대안적으로, 노출 프로세스는 무마스크 리소그래피, 전자빔 기록 및/또는 이온빔 기록과 같은 다른 방법에 의해 구현되거나 대체될 수 있다.
일부 실시예에서, 패터닝된 레지스트 층은 패터닝된 마스크 층(278)이다. 이러한 실시예에서, 패터닝된 레지스트 층은 개구(279A, 279B)에 의해 노출된 하부 유전체 층(여기서, ILD 층(254, CESL(264), ILD 층(252), 및/또는 CESL(262))의 일부를 제거하기 위한 에칭 마스크로서 사용된다. 일부 실시예에서, 패터닝된 레지스트 층은 레지스트 층을 형성하기 전에 하부 유전체 층 위에 형성된 마스크 층 위에 형성되고, 패터닝된 레지스트 층은 하부 유전체 층 위에 형성된 마스크 층의 일부를 제거하기 위한 에칭 마스크로서 사용되어 패터닝된 마스크 층(278)을 형성한다. 이러한 실시예에서, 패터닝된 레지스트 층은 개구(279A, 279B)에 의해 노출된 ILD 층(254), CESL(264), ILD 층(252), 및/또는 CESL(262))의 일부를 제거하기 위한 에칭 마스크로서 사용된다. 에칭 프로세스는 건식 에칭 프로세스(예를 들면, 반응성 이온 에칭(RIE) 프로세스), 습식 에칭 프로세스, 다른 적당한 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 다양한 선택적 에칭 프로세스가 상호접속 개구(270A, 270B)를 형성하기 위해 수행될 수 있다. 예를 들어, 에칭 프로세스는, 패터닝된 마스크 층(278) 및 CESL(264)에 대해 ILD 층(254)을 선택적으로 에칭하여 CESL(264)에 도달할 때 중지되는 제1 에칭; ILD 층(254, 252)에 대해 CESL(264)을 선택적으로 에칭하여 ILD 층(252)에 도달할 때 중지되는 제2 에칭; CESL(262, 264)에 대해 ILD 층(252)을 선택적으로 에칭하여 CESL(262)에 도달하면 중지되는 제3 에칭; 및 ILD 층(252, 254) 및 에피택셜 소스/드레인 피처(240B, 240C)에 대해 CESL(262)을 선택적으로 에칭하여 에피택셜 소스/드레인 피처(240B, 240C)에 도달할 때 중지되는 제4 에칭을 포함할 수 있다. 일부 실시예에서, 제1 에칭, 제2 에칭, 제3 에칭, 및 제4 에칭은 약간 오버 에칭하도록 구성될 수 있다. 예를 들어, 제1 에칭은 CESL(264)을 부분적으로 에칭할 수 있고, 제2 에칭은 ILD 층(252)을 부분적으로 에칭할 수 있고, 제3 에칭은 CESL(262)을 부분적으로 에칭할 수 있으며, 그리고/또는 제4 에칭은 에피택셜 소스/드레인 피처(240B, 240C)를 부분적으로 에칭할 수 있다. 일부 실시예에서, 제1 에칭, 제2 에칭, 제3 에칭 및 제4 에칭은 ILD 및 CESL을 에칭하기 위해 본 명세서에서 설명된 에칭 프로세스와 유사하다. 일부 실시예에서, 에칭 프로세스는 CESL(262, 264)을 에칭하기 위한 다중 단계를 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 ILD 층(254, 252) 및 CESL(262, 264) 사이에 낮은 에칭 선택성을 갖는 에천트를 구현하여, 상호접속 개구(270A, 270B)가 예를 들어, 시간에 기초하여 단일 에칭 단계에 의해 형성된다. 일부 실시예에서, 에칭 프로세스 후에, 패터닝된 마스크 층(278)이 (일부 실시예에서, 레지스트 박리 프로세스에 의해) ILD 층(254)으로부터 제거된다. 일부 실시예에서, 패터닝된 마스크 층(278)은 ILD 층(254), CESL(264), ILD 층(252) 및/또는 CESL(262)의 에칭 동안 제거된다.
도 4를 참조하면, 실리사이드 층(280)이 에피택셜 소스/드레인 피처(240B, 240C) 상에 형성된다. 실리사이드 층(280)은 CESL(262)을 관통해 연장된다. 도시된 실시예에서, 실리사이드 층(280)의 상단 표면은 기판(210)의 상단 표면에 대해 CESL(262)의 상단 표면보다 높게 배치된다. 일부 실시예에서, 실리사이드 층(280)의 상단 표면은 기판(210)의 상단 표면에 대해 CESL(262)의 상단 표면보다 더 낮게 그리고/또는 실질적으로 평평하게 배치된다. 일부 실시예에서, 실리사이드 층(280)의 상단 표면은 기판(210)의 상단 표면보다 낮게 배치된다. 실리사이드 층(280)은 에피택셜 소스/드레인 피처(240B, 240C) 위에 금속 층을 퇴적하고 IC 디바이스(200)(예를 들어, IC 디바이스(200)를 어닐링 프로세스에 적용함)를 가열하여 에피택셜 소스/드레인 피처(240B, 240C)(예를 들어, 실리콘 및/또는 게르마늄)의 성분을 금속 층의 금속 성분과 반응시키도록 형성될 수 있다. 금속 층은 니켈, 백금, 팔라듐, 바나듐, 티타늄, 코발트, 탄탈룸, 이테르븀, 지르코늄, 다른 적절한 금속, 또는 이들의 조합과 같은, 실리사이드 형성을 촉진하기 위해 적절한 임의의 금속 성분을 포함한다. 따라서 실리사이드 층(280)은 실리콘 및/또는 게르마늄과 같은 금속 성분 및 에피택셜 소스/드레인 피처(240B, 240C)의 성분을 포함한다. 일부 실시예에서, 실리사이드층(280)은 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함한다. 금속 층의 나머지 부분과 같은 임의의 미반응 금속은 예를 들어, 에칭 프로세스에 의해 실리사이드 층(280) 및/또는 유전체 물질에 대해 선택적으로 제거될 수 있다.
그 다음, 소스/드레인 접촉부(282A) 및 소스/드레인 접촉부(282B)가 각각 상호접속 개구(270A) 및 상호접속 개구(270B)에 형성된다. 소스/드레인 접촉부(282A, 282B)는 각각 ILD층(254), CESL(264), ILD층(252)을 통해 실리사이드층(280)으로 연장되어, 소스/드레인 접촉부(282A, 282B)는 에피택셜 소스/드레인 피처(240B, 240C) 상에서 실리사이드층(280) 상에 각각 배치된다. 일부 실시예에서, 실리사이드 층(280)의 구성에 따라, 소스/드레인 접촉부(282A, 282B)는 CESL(262)을 관통해 부분적으로 또는 전체적으로 연장될 수 있다. 소스/드레인 접촉부(282A, 282B)는 각각 접촉 배리어 층(284) 및 접촉 배리어 층(284) 위에 배치된 접촉 벌크 층(286)을 포함한다. 접촉 배리어 층(284)은 각각 상호접속 개구(270A, 270B)의 측벽(272A, 272B), 측벽(274A, 274B) 및 하단(276A, 276B) 상에 배치된다. 예를 들면, 접촉 배리어 층(284)은 각각 상호접속 개구(270A, 270B)의 측벽(272A, 272B), 측벽(274A, 274B) 및 하단(276A, 276B)과 물리적으로 접촉한다. 일부 실시예에서, 소스/드레인 접촉부(282A, 282B)는 상호접속 개구(270A, 270B)를 부분적으로 채우는 ILD 층(254) 위에 접촉 배리어 물질을 형성하기 위한 제1 퇴적 프로세스를 수행하고, 접촉 배리어 물질 위에 접촉 벌크 물질을 형성하기 위한 제2 퇴적 프로세스를 수행함으로써 형성되며, 접촉 벌크 물질은 상호접속 개구(270A, 270B)의 나머지 부분을 채운다. 이러한 실시예에서, 접촉 배리어 물질 및 접촉 벌크 물질은 상호접속 개구(270A, 270B) 내에 그리고 ILD 층(254)의 상부 표면 위에 배치된다. 제1 퇴적 프로세스 및 제2 퇴적 프로세스는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, PEALD, 전기 도금, 무전해 도금, 다른 적절한 퇴적 방법, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 접촉 배리어 층(284)은 각각 상호접속 개구(270A, 270B)의 측벽(272A, 272B), 측벽(274A, 274B) 및 하단(276A, 276B)을 따라 실질적으로 균일한 두께를 갖는다. 따라서 접촉 배리어 층(284)은 컨포멀 퇴적 프로세스에 의해 형성될 수 있다. CMP 프로세스 및/또는 다른 평탄화 프로세스는, 예를 들어, ILD 층(254)의 상단 표면 위로부터 과잉 접촉 벌크 물질 및 접촉 배리어 물질을 제거하기 위해 수행되며, 그 결과 소스/드레인 접촉부(282A, 282B)(즉, 접촉 배리어 층(284) 및 접촉 벌크 층(286)이 상호접속 개구(270A, 270B)를 충전함)가 생성된다. CMP 프로세스는 소스/드레인 접촉부(282A, 282B)의 상단 표면을 평탄화하여, 일부 실시예에서 ILD 층(254)의 상단 표면 및 소스/드레인 접촉부(282A, 282B)의 상단 표면이 실질적으로 평평한 표면을 형성하도록 한다.
접촉 배리어 층(284)은 주변 유전체 물질(여기서, ILD 층(254), CESL(264), 및/또는 ILD 층(252))과 접촉 벌크 층(286) 사이의 접착을 촉진하는 물질을 포함한다. 접촉 배리어 층(284)의 물질은 소스/드레인 접촉부(282A, 282B)로부터의 금속 성분(예를 들어, 금속 원자/이온)이 주변 유전체 물질 내로 확산되는 것을 추가로 방지할 수 있다. 일부 실시예에서, 접촉 배리어 층(284)은 티타늄, 티타늄 합금, 탄탈룸, 탄탈룸 합금, 코발트, 코발트 합금, 루테늄, 루테늄 합금, 몰리브덴, 몰리브덴 합금, 팔라듐, 팔라듐 합금, 금속 물질과 유전체 물질 사이의 접착을 촉진 및/또는 증진시키고 그리고/또는 금속 물질로부터의 금속 성분이 유전체 물질로 확산되는 것을 방지하도록 구성된 다른 적합한 성분, 또는 이들의 조합을 포함한다. 예를 들어, 접촉 배리어 층(284)은 탄탈룸, 탄탈룸 질화물, 탄탈룸 알루미늄 질화물, 탄탈룸 실리콘 질화물, 탄탈룸 탄화물, 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 탄화물, 텅스텐, 텅스텐 질화물, 텅스텐 탄화물, 몰리브덴 질화물, 코발트, 코발트 질화물, 루테늄, 팔라듐, 또는 이들의 조합을 포함한다. 일부 실시예에서, 접촉 배리어 층(284)은 다중 층을 포함한다. 예를 들어, 접촉 배리어 층(284)은 티타늄을 포함하는 제1 서브 층(sub-layer) 및 티타늄 질화물을 포함하는 제2 서브 층을 포함할 수 있다. 또 다른 예에서, 접촉 배리어 층(284)은 티타늄을 포함하는 제1 서브 층 및 티타늄 질화물을 포함하는 제2 서브 층을 포함할 수 있다. 접촉 벌크 층(286)은 텅스텐, 루테늄, 코발트, 구리, 알루미늄, 이리듐, 팔라듐, 백금, 니켈, 저 저항률 금속 성분, 이들의 합금 또는 이들의 조합을 포함한다. 도시된 실시예에서, 접촉 벌크 층(286)은 텅스텐, 루테늄 및/또는 코발트를 포함한다. 일부 실시예에서, 소스/드레인 접촉부(282A, 282B)는 접촉 배리어 층(284)을 포함하지 않으므로(즉, 소스/드레인 접촉부(282A, 282B)는 배리어-프리(barrier-free) 접촉부임), 접촉 벌크 층(286)은 ILD 층(254), CESL(264), ILD 층(252), 실리사이드 층(280) 및/또는 에피택셜 소스/드레인 피처(240B, 240C)와 물리적으로 접촉하게 된다. 일부 실시예에서, 소스/드레인 접촉부(282A, 282B)는 부분적으로 배리어 프리이고, 접촉 배리어 층(284)은 MLI 피처(250)의 유전체 층과 접촉 벌크 층(286)의 일부 사이에 배치된다. 일부 실시예에서, 접촉 배리어 층(286)은 다중 층을 포함한다.
도 5를 참조하면, 프로세싱은 MLI 피처(250)의 또 다른 유전체 층을 형성하는 것으로 진행된다. 예를 들어, ILD 층(292)은 ILD 층(254) 및 소스/드레인 접촉부(282A, 282B) 위에 형성된다. ILD 층(292)은 ILD 층(254)과 유사하다. 예를 들어, ILD 층(292)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, PEALD, FCVD, 다른 적절한 퇴적 방법, 또는 이들의 조합과 같은 퇴적 프로세스에 의해 형성된다. ILD층(292)은 예를 들어, 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS, PSG, BSG, BPSG, FSG, 블랙 다이아몬드®(캘리포니아주 산타클라라 소재의 Applied Materials), 크세로겔, 에어로겔, 비정질 불소화 탄소, 파릴렌, BCB계 유전체 물질, SiLK(미시건주 미들랜드 소재의 Dow Chemical), 폴리이미드, 기타 적합한 유전체 물질 또는 이들의 조합을 포함하는 유전체 물질을 포함한다. 일부 실시예에서, ILD 층(292)은 로우-k 유전체 물질을 포함한다. 예를 들면, 묘사된 실시예에서, ILD 층(292)은 실리콘 이산화물(SiO2)(예를 들어, 다공성 실리콘 이산화물), 실리콘 탄화물(SiC), 및/또는 탄소 도핑 산화물(예를 들어, SiCOH계 물질(예를 들어, Si-CH3 결합을 가짐)과 같은 ELK 유전체 물질을 포함하고, 이들 각각은 약 2.5 미만의 유전 상수를 나타내도록 조정/구성된다. 일부 구현에서, ILD 층(292)은 복수의 유전체 물질을 가진 다층 구조물을 포함할 수 있다. 일부 실시예에서, ILD 층(292)은 약 10 nm 내지 약 120 nm의 두께(t1)를 가진다. ILD 층(292)의 퇴적에 후속해서, ILD 층(292)이 실질적으로 평면인 표면을 갖도록 CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행될 수 있다.
일부 실시예에서, CESL(294)은 ILD 층(292)과 ILD 층(254) 및 소스/드레인 접촉부(282A, 282B) 사이에 배치되도록 ILD 층(292)을 형성하기 전에 ILD 층(254) 및 소스/드레인 접촉부(282A, 282B) 위에 형성된다. CESL(294)은 CESL(264)과 유사하다. 예를 들어, CESL(294)은 ILD 층(292)과는 다른 물질, 예를 들어, 소스/드레인 접촉부(282A, 282B)를 노출하는 상호접속 개구를 형성하는 데 사용되는 것과 같은 후속 에칭 프로세스 동안 에칭 선택성을 달성하기 위해 ILD 층(292)의 유전체 물질과 다른 유전체 물질을 포함한다. 즉, CESL(294) 및 그 주변 층은 주어진 에천트에 대해 뚜렷한 에칭 감도를 갖는 물질을 포함할 것이다. 예를 들어, CESL(294)은, CESL(294)의 물질이 위에 놓인 ILD 층(292)의 에칭 동안 에칭 정지부로서 작용하도록 에천트에 대한 ILD 층(292)의 물질의 에칭 속도보다 낮은 에천트에 대한 에칭 속도를 갖는 물질을 포함한다. CESL(294)의 물질은 또한 CESL(294)과 ILD 층(292) 사이의 접착을 촉진하도록 구성될 수 있다. 일부 실시예에서, CESL 294는 실리콘 및 질소 및/또는 탄소(예를 들어, SiN, SiCN, SiCON, SiON, SiC 및/또는 SiCO)를 포함한다. 일부 실시예에서, CESL(294)은 금속 산화물층 및/또는 금속 질화물 층을 포함한다. 금속은 알루미늄, 하프늄, 티타늄, 구리, 망간, 바나듐, 다른 적절한 금속 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, CESL(294)은 다중 층을 포함한다. CESL 층(294)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, PEALD, FCVD, 다른 적절한 퇴적 방법, 또는 이들의 조합에 의해 형성된다. 일부 실시예에서, CESL(294)은 약 1 nm 내지 약 30 nm의 두께(t2)를 가진다. CESL 층(294)의 퇴적에 후속해서, CESL(294)이 실질적으로 평면인 표면을 갖도록 CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행될 수 있다.
도 6을 참조하면, 상호접속 개구(300A) 및 상호접속 개구(300B)와 같은 하나 이상의 상호접속 개구가 패터닝 프로세스에 의해 유전체 층(예를 들면, ILD 층(292) 및 CESL(294))에 형성된다. 상호접속 개구(300A)는 소스/드레인 접촉부(282A)를 노출하기 위해 ILD 층(292) 및 CESL(294)을 관통해 수직으로 연장된다. 상호접속 개구(300B)는 소스/드레인 접촉부(282B)를 노출하기 위해 ILD 층(292) 및 CESL(294)을 관통해 수직으로 연장된다. 따라서, 상호접속 개구(300A, 300B)는 비아 개구로 지칭될 수 있다. 상호접속부 개구(300A)는 측벽 302A(ILD 층(252) 및 CESL(294)에 의해 규정됨), 측벽 304A(ILD 층(292) 및 CESL(294)에 의해 규정됨), 및 측벽(302A)과 측벽(304A) 사이에 연장되는 하단(306A)(소스/드레인 접촉부(282A)에 의해 규정됨)을 포함한다. 상호접속부 개구(300B)는 측벽 302B(ILD 층(292) 및 CESL(294)에 의해 규정됨), 측벽 304B(ILD 층(292) 및 CESL(294)에 의해 규정됨) 및 측벽(302B)과 측벽(304B) 사이에 연장되는 하단(306B)(소스/드레인 접촉부(282B)에 의해 규정됨)을 포함한다. 상호접속 개구(300A, 300B)는 각각 측벽(302A, 302B) 및 측벽(304A, 304B) 사이에 규정된 폭 x1 및 각각 ILD 층(292)의 상단 표면과 소스/드레인 접촉부(282A, 282B) 사이에 규정된 깊이 d1을 갖는다. 일부 실시예에서, 폭 x1은 약 10 nm 내지 약 30 nm이고, 깊이 d1은 약 10 nm 내지 약 150 nm(예를 들어, 약 20 nm 내지 약 80 nm)이다. 상호접속부 개구(300A, 300B)의 CD가 고급 IC 기술 노드를 위해 축소됨에 따라, 임의의 이후에 형성되는 금속 접착제/배리어 층은 상호접속부 개구(300A, 300B)에서 더 많은 공간을 소비하여 이후에 형성되는 금속 충전 층을 위해 상호접속 개구(300A, 300B)의 나머지 부분을 감소시킨다. 이는 불량한 금속 갭 충전으로 이어질 수 있으며, 여기서 금속 충전 층은 갭(또는 공극)을 형성하지 않고는 상호접속 개구(300A, 300B)의 나머지 부분을 채울 수 없어 접촉 저항이 크게 증가한다. 일부 실시예에서, 상호접속 개구(300A, 300B)의 종횡비(예를 들어, d1/x1)는 약 3 이상이다. 일부 실시예에서, 종횡비는 약 5 내지 약 15이다. 약 3 이상의 종횡비가 갭 충전 문제를 더 아래에 기술된 바와 같이 도입할 수 있기 때문에, 본 개시는 금속 접착제/배리어 층을 형성하기 전에 상호접속 개구(300A, 300B)의 종횡비를(예를 들어, 약 3 미만의 종횡비로) 감소시켜, 상호접속 개구(300A, 300B)에 형성된 상호접속부 내의 갭의 형성을 방지하거나 최소화할 수 있다. 도 6에서, 각각의 상호접속 개구(300A, 300B)는 사다리꼴 형상을 갖지만, 본 개시는 직사각형 형상과 같은 다른 형상을 갖는 상호접속 개구(300A, 300B)를 고려한다. 측벽(302A, 304A)은 테이퍼되어서, 소스/드레인 접촉부(282A)를 노출하는 상호접속 개구(300A)의 하단 폭이 ILD 층(292)의 상단 표면에서 상호접속 개구(300A)의 상단 폭보다 작다. 따라서, 상호접속 개구(300A)의 폭 x1은 상호접속 개구(300A)의 상단 폭으로부터 상호접속 개구(300A)의 하단 폭으로 z 방향을 따라 감소한다. 측벽(300B, 304B)은 테이퍼되어서, 소스/드레인 접촉부(282B)를 노출하는 상호접속 개구(300B)의 하단 폭이 ILD 층(292)의 상단 표면에서 상호접속 개구(300B)의 상단 폭보다 작다. 따라서, 상호접속 개구(300B)의 폭 x1은 상호접속 개구(300B)의 상단 폭으로부터 상호접속 개구(300B)의 하단 폭까지 z 방향을 따라 감소한다. 도시된 실시예에서, 상호접속부 개구(300A, 300B)는 소스/드레인 접촉부(282A, 282B)의 폭보다 큰 하단 폭을 가지며, 따라서 상호접속부 개구(300A, 300B)는 또한 ILD 층(292)의 일부를 노출시킨다. 일부 실시예에서, 하단 폭은 소스/드레인 접촉부(282A, 282B)의 폭보다 작거나 실질적으로 동일하다.
일부 실시예에서, 패터닝 프로세스는 ILD 층(292) 위에서 내부에 개구(309A)(소스/드레인 접촉부(282A)와 실질적으로 정렬됨) 및 개구(309B)(소스/드레인 접촉부(282B)와 실질적으로 정렬됨)를 갖는 패터닝된 마스크 층(308)을 형성하기 위해 리소그래피 프로세스를 수행하는 단계와, 패터닝된 마스크 층(308)에 규정된 패턴을 ILD 층(292) 및 CESL(294)으로 전사하기 위해 에칭 프로세스를 수행하는 단계를 포함한다. 리소그래피 프로세스는 (예를 들면, 스핀 코팅에 의해) ILD 층(292) 상에 레지스트 층을 형성하는 단계, 노광 전 굽기 프로세스를 수행하는 단계, 마스크를 사용하여 노광 프로세스를 수행하는 단계, 노광 후 굽기 프로세스를 수행하는 단계, 및 현상 프로세스를 수행하는 단계를 포함할 수 있다. 노광 프로세스 중에, 레지스트 층은 방사선 에너지(예를 들면, UV 광, DUV 광, 또는 EUV 광)에 노출되고, 이때 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들면, 이진 마스크, 위상 시프트 마스크, 또는 EUV 마스크)에 따라 레지스트 층에 대하여 방사선을 차단, 투과 및/또는 반사하고, 그래서 마스크 패턴과 대응하는 이미지가 레지스트 층에 투영된다. 레지스트 층이 방사선 에너지에 민감하기 때문에, 레지스트 층의 노출 부분은 화학적으로 변화하고, 레지스트 층의 노출된 (또는 노출되지 않은) 부분은 레지스트 층의 특성 및 현상 프로세스에서 사용하는 현상 용액의 특성에 따라 현상 프로세스 중에 용해된다. 현상 후에, 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 대안적으로, 노출 프로세스는 무마스크 리소그래피, 전자빔 기록 및/또는 이온빔 기록과 같은 다른 방법에 의해 구현되거나 대체될 수 있다. 일부 실시예에서, 패터닝된 레지스트 층은 패터닝된 마스크 층(308)이다. 이러한 실시예에서, 패터닝된 레지스트 층은 개구(309A, 309B)에 의해 노출된 ILD 층(292) 및 CESL(294)의 일부를 제거하기 위한 에칭 마스크로서 사용된다. 일부 실시예에서, 패터닝된 레지스트 층은 레지스트 층을 형성하기 전에 ILD 층(292) 위에 형성된 마스크 층 위에 형성되고, 패터닝된 레지스트 층은 ILD 층(292) 위에 형성된 마스크 층의 일부를 제거하기 위한 에칭 마스크로서 사용되어 패터닝된 마스크 층(308)을 형성한다. 이러한 실시예에서, 패터닝된 레지스트 층은 개구(309A, 309B)에 의해 노출된 ILD 층(292) 및 CESL(294)의 일부를 제거하기 위한 에칭 마스크로서 사용된다. 일부 실시예에서, 에칭 프로세스 후에, 패터닝된 마스크 층(308)이 (일부 실시예에서, 레지스트 박리 프로세스에 의해) ILD 층(292)으로부터 제거된다. 일부 실시예에서, 패터닝된 마스크 층(308)은 ILD 층(292) 및/또는 CESL(294)의 에칭 동안 제거된다.
에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 예를 들어, 에칭 프로세스는 ILD 층(292)의 물질(예를 들어, 실리콘 및 산소 함유 물질) 및 CESL(294)의 물질(예를 들어, 실리콘 및 질소 함유 물질)을, 패터닝된 마스크 층(308) 및/또는 소스/드레인 접촉부(282A, 282B)의 물질(예를 들어, 금속 함유 물질)보다 높은 속도로 제거하기 위해 불소 함유 에칭 가스를 사용하는 RIE 프로세스와 같은 건식 에칭 프로세스이다(즉, 에천트는 ILD층(292) 및 CESL(294)에 대해 높은 에칭 선택성을 가짐). 일부 실시예에서, 건식 에칭 프로세스는 불소 함유 에칭 가스로부터 불소 함유 플라즈마를 생성하도록 구성되어, 건식 에칭 프로세스는 플라즈마 여기된 불소 함유 종을 사용하여 ILD 층(292) 및 CESL(294)을 제거한다. 불소 함유 에칭 가스는 불소(F2), 플루오로메탄(예를 들어, CH3F), 디플루오로메탄(예를 들어, CH2F2), 트리플루오로메탄(예를 들어, CHF3), 테트라플루오로메탄(예를 들어, CF4), 헥사플루오로에탄(예를 들어, C2F6), 헥사플루오르화황(예를 들어, SF6), 질소 삼불화물(예를 들어, NF3), 기타 불소 함유 에천트 또는 이들의 조합물을 포함한다. 건식 에칭은 대안적으로 또는 추가로 수소 함유 에칭 가스(예를 들면, H2 및/또는 CH4), 질소 함유 에칭 가스(예를 들면, N2 및/또는 NH3), 염소 함유 에칭 가스(예를 들면, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소 함유 에칭 가스(예를 들면, O2), 브롬 함유 에칭 가스(예를 들면, HBr 및/또는 CHBr3), 요오드 함유 에칭 가스, 다른 적절한 에칭 가스, 또는 이들의 조합을 사용한다. 건식 에칭은 ILD 층(292) 및 CESL(294)을 제거하기 위해 건식 에칭이 플라즈마 여기된 종을 사용하도록 본 명세서에 개시된 에칭 가스 중 임의의 것으로부터 플라즈마를 생성하도록 구성될 수 있다. 일부 실시예에서, 불소 함유 에칭 가스 및/또는 다른 에칭 가스를 전달하기 위해 캐리어 가스가 사용된다. 캐리어 가스는 아르곤 함유 가스, 헬륨 함유 가스, 크세논 함유 가스, 다른 적절한 불활성 가스, 또는 이것들의 조합과 같은 불활성 가스일 수 있다.
일부 실시예에서, 건식 에칭은 CF4를 포함하는 에칭 가스를 사용하여 ILD 층(292) 및 CESL(294)을 선택적으로 에칭한다. 일부 실시예에서, 건식 에칭은 O2, N2 및/또는 H2와 결합된 CF4를 포함하는 에칭 가스를 사용한다. CF4의 유속, O2의 유속, N2의 유속, H2의 유속, CF4 대 O2, N2 및/또는 H2의 비, 에칭 시간, 에칭 온도, 에칭 압력 및/또는 RF 전력은 원하는 에칭 선택성을 달성하기 위해 조정될 수 있다. 일부 실시예에서, CF4의 유속은 약 10 sccm 내지 약 1,000 sccm이다. 일부 실시예에서, 건식 에칭의 기간은 약 5초 내지 약 50초이다. 일부 실시예에서, 불소 함유 플라즈마를 생성하기 위해 사용되는 RF 전력은 약 100W 내지 약 1,000W이다. 일부 실시예에서, 건식 에칭 동안 프로세스 챔버에서 유지되는 압력은 약 10 mTorr 내지 약 1,000 mTorr이다. 일부 실시예에서, 건식 에칭 동안 프로세스 챔버에서 유지되는 온도는 약 18 ℃ 내지 약 100 ℃이다. 일부 실시예에서, 에칭 프로세스는 ILD(292)를 선택적으로 에칭하는 제1 에칭 단계 및 CESL(294)을 선택적으로 에칭하는 제2 에칭 단계를 포함하는 다단계(스테이지) 에칭 프로세스이다. 예를 들어, 제1 에칭 단계는 ILD 층(292)을 제거하지만 CESL(294)을 제거하지 않거나 실질적으로 제거하지 않도록 구성되어 제1 에칭이 CESL(294)에 도달할 때 중지되는 반면에, 제2 에칭 단계는 CESL(294)을 제거하지만 ILD(292) 및 소스/드레인 접촉부(282A, 282B)를 제거하지 않거나 실질적으로 제거하지 않도록 구성되어, 제2 에칭이 소스/드레인 접촉부(282A, 282B)에 도달하면 중단된다. ILD 층(292) 및 CESL(294)의 선택적 에칭을 달성하기 위해 다양한 에칭 파라미터가 조정될 수 있다. 예를 들어, 제1 에칭 단계의 경우, CESL(294)의 물질보다 높은 속도로 ILD 층(292)의 물질을 에칭하는 (즉, 에천트는 ILD 층(292)의 물질에 대해 높은 에칭 선택성을 가짐) 에칭 프로세스를 위해 에천트가 선택된다. 제2 에칭 단계의 경우, ILD 층(292)의 물질보다 높은 속도로 CESL 층(294)의 물질을 에칭하는 (즉, 에천트는 CESL(294)의 물질에 대해 높은 에칭 선택성을 가짐) 에칭 프로세스를 위해 에천트가 선택된다. 일부 실시예에서, 제1 에칭 단계 및 제2 에칭 단계는 동일한 에천트를 사용할 수 있지만 에천트의 상이한 유속 및/또는 성분의 농도를 사용할 수 있다. 일부 실시예에서, 제1 에칭 단계 및/또는 제2 에칭 단계는 약간 오버 에칭하도록 구성될 수 있다. 이러한 실시예에서, 제1 에칭 단계는 CESL(294)을 부분적으로 에칭할 수 있고 그리고/또는 제2 에칭 단계는 소스/드레인 접촉부(282A, 282B)를 부분적으로 에칭할 수 있다. 일부 실시예에서, 제2 에칭 단계는 CESL(294)의 각 층을 선택적으로 에칭하기 위한 다중 단계를 포함할 수 있으며, 여기서 각 단계는 CESL(294)의 층들 중 각각의 층을 선택적으로 에칭하도록 구성된다.
도 7a 내지 7c를 참조하면, 소스/드레인 접촉부(282A, 282B)를 리세싱하기 위해 에칭 프로세스가 수행된다. 이러한 프로세스는 접촉 에칭백, 접촉 리세스 및/또는 플러그 리세스(또는 에칭백)로 지칭될 수 있다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합이다. 묘사된 실시예에서, 접촉 에칭백은 ILD 층(292)의 물질(예를 들어, 실리콘 및 산소 함유 물질과 같은 유전체 물질) 및 CESL(294)의 물질(예를 들어, 실리콘 및 질소 함유 물질과 같은 유전체 물질)보다 높은 속도로 소스/드레인 접촉부의 물질(282A, 282B)(예를 들어, 금속 물질)을 제거하기 위한 습식 에칭액을 사용하는 습식 에칭이다(즉, 에천트는 소스/드레인 접촉부(282A, 282B)에 대해 높은 에칭 선택성을 가짐). 묘사된 실시예에서, 습식 에칭액은 접촉 배리어 층(284)의 물질보다 높은 속도로 접촉 벌크 층(286)의 물질을 제거하여(즉, 에천트는 접촉 벌크 층(286)에 대해 높은 에칭 선택성을 가짐), 접촉 에칭백은 접촉 벌크 층(286)을 제거하지만 접촉 배리어 층(284)을 제거하지 않거나 실질적으로 제거하지 않는다. 예를 들어, 습식 에칭 프로세스는 불산(HF), 질산(HNO3), 염산(HCl), 암모니아(NH4OH), 과산화수소(H2O2), 물(H2O), 기타 적합한 습식 에칭액 성분 또는 이들의 조합을 포함하는 습식 에칭액을 구현한다. 일부 실시예에서, 습식 에칭액의 pH, 에칭 온도, 및/또는 에칭 시간은 원하는 에칭을 선택적으로 달성하기 위해 조정될 수 있다. 일부 실시예에서, 습식 에칭액은 약 5.5 내지 약 8.5의 pH를 갖는다. 일부 실시예에서, 습식 에칭액의 온도는 약 18 ℃ 내지 약 100 ℃이다. 일부 실시예에서, 습식 에칭의 지속 시간은 약 10초 내지 약 200초이다. 아래에서 추가로 설명하는 바와 같이, 접촉 에칭백은 소스/드레인 접촉부(282A, 282B)와 이후에 형성되는 비아 사이의 접촉 면적을 증가시켜 IC 디바이스(200)의 성능을 개선하고 그리고/또는 비아 및/또는 비아를 포함하는 상호접속 구조물의 구조적 무결성을 개선할 수 있다. 일부 실시예에서, 접촉 에칭백은 접촉 배리어 층(284)의 두께가 ILD 층(254)을 따라 변하도록 접촉 배리어 층(284)을 부분적으로 제거한다. 일부 실시예에서, 접촉 에칭백은 접촉 배리어 층(284)을 완전히 제거한다.
접촉 에칭백 후, 상호접속 개구(300A)는 상부 부분(310A) 및 하부 부분(311a)을 가지며, 상호접속 개구(300B)는 상부 부분(310B) 및 하부 부분(311b)을 갖는다. 상부 부분(310A, 310B)은 X-Z 평면 및 Y-Z 평면에서 실질적으로 동일하게 구성된다. 예를 들어, X-Z 평면에서, 상부 부분(310A, 310B)은 각각 측벽(302A, 302B)과 측벽(304A, 304B) 사이에 규정되고, 전술한 바와 같이 폭 w1 및 깊이 d1을 갖는다. Y-Z 평면에서, 상부 부분(310A, 310B)은 각각 측벽(312A, 312B)과 측벽(313A, 313B) 사이에 규정된 폭 y1 및 ILD 층(292)의 상단 표면과 CESL(294)의 하단 표면 사이에 규정된 깊이 d1을 갖는다. 측벽(312A, 312B) 및 측벽(313A, 313B)은 ILD 층(292) 및 CESL(294)에 의해 규정된다. 일부 실시예에서, 폭 y1은 폭 x1과 실질적으로 동일하다(예를 들어, 약 10 nm 내지 약 30 nm). 일부 실시예에서, 폭 y1은 폭 x1보다 크거나 작다. 상부 부분(310A, 310B)은 또한 Y-Z 평면에서 사다리꼴 형태를 갖지만, 본 개시 내용은 상부 부분(310A, 310B)이 직사각형 형태와 같은 다른 형태를 갖는 것을 고려한다. 측벽(312A, 312B) 및 측벽(313A, 313B)은 테이퍼되어 상부 부분(310A, 310B)의 하단 폭이 상부 부분(310A, 310B)의 상단 폭보다 작다. 따라서, 폭 y2는 상부 부분(310A, 310B)의 상단 폭으로부터 하단 폭까지 z 방향을 따라 감소한다. 본 개시는 상부 부분(310A, 310B)이 X-Z 평면 및 Y-Z 평면에서 다르게 구성되는 실시예를 고려한다.
하부 부분(311a, 311b)은 X-Z 평면 및 Y-Z 평면에서 상이하게 구성된다. 예를 들어, 하부 부분(311a, 311b)은 X-Z 평면에서 사다리꼴 형상(도 7a) 및 Y-Z 평면에서 반원 형상(도 7b 및 도 7c)을 갖지만, 본 개시는 각각 X-Z 평면 및 Y-Z 평면에서 다른 형상을 갖는 하부 부분(311a, 311b)을 고려한다. 도 7a에서, 하부 부분(311a)은 측벽(314A)(접촉 배리어 층(284)에 의해 규정됨), 측벽(315A)(접촉 배리어 층(284)에 의해 규정됨) 및 측벽(314A)과 측벽(315A) 사이에서 연장되는 하단(316A)(접촉 벌크 층(286)에 의해 규정됨)에 의해 규정되고, 하부 부분(311b)은 측벽(314B)(접촉 배리어 층(284)에 의해 규정됨), 측벽(315B)(접촉 배리어 층(284)에 의해 규정됨), 및 측벽(314B)과 측벽(315B) 사이에서 연장되는 하단(316B)(접촉 벌크 층(286)에 의해 규정됨)에 의해 규정된다. 폭 x2는 측벽(314A, 314B)과 측벽(315A, 315B) 사이에 각각 규정된다. 도시된 실시예에서, 접촉 에칭백은 접촉 배리어 층(284)에 대해 접촉 벌크 층(286)을 선택적으로 제거하기 때문에, 폭 x2는 폭 x1보다 작다. 일부 실시예에서, 폭 x2는 약 8 nm 내지 약 30 nm이다. 일부 실시예에서, 폭 x2는 폭 x1보다 크거나 실질적으로 동일하다. 측벽(314A, 314B) 및 측벽(315A, 315B)은 테이퍼되어 하부 부분(311a, 311b)의 하단 폭이 하부 부분(311a, 311b)의 상단 폭보다 작다. 따라서, 폭 x2는 하부 부분(311A, 311B)의 상단 폭으로부터 하단 폭까지 z 방향을 따라 감소한다. 깊이 d2는 ILD 층(254)의 상단 표면과 하단(316A, 316B) 사이에 각각 규정된다. 일부 실시예에서, 깊이 d2는 깊이 d1보다 작다. 일부 실시예에서, 깊이 d2는 약 30 nm 이하이다.
도 7b 및 도 7c에서, 하부 부분(311a, 311b)은 각각 곡선 형 벽(318A, 318B)(접촉 벌크 층(286)에 의해 규정됨)을 더 포함한다. 깊이 d2는 Y-Z 평면에서 ILD 층(254)의 상단 표면과 곡선 측벽(318A, 318B) 사이에 추가로 규정된다. 따라서, 도시된 실시예에서, 깊이 d2는 x 방향을 따라 실질적으로 동일하지만 y 방향을 따라 변한다. 폭 y2는 또한 곡선 측벽(318A, 318B)에 의해 각각 규정된다. 도시된 실시예에서, 접촉 에칭백은 등방성 특성을 갖기 때문에(즉, 접촉 에칭백은 접촉 벌크 층(286)의 부분을 측방향(예를 들어, x 방향 및 y 방향을 따라) 및 수직으로(예를 들면, z 방향을 따라) 제거함), 하부 부분(311a, 311b)의 상단 폭은 상부 부분(310A, 310B)의 하단 폭보다 크다. 예를 들어, 폭 y2는 폭 y1보다 크다. 일부 실시예에서, 폭 y2는 약 10 nm 내지 약 50 nm이다. 일부 실시예에서, 폭 y2는 폭 y1보다 약 10 nm 내지 약 20 nm만큼 더 크다. 일부 실시예에서, 접촉 에칭백은 CESL 표면(320A) 및 CESL 표면(320B)과 같은 CESL(294)의 하단 표면의 일부를 노출시킨다. 일부 실시예에서, 노출된 CESL 표면(320A, 320B)의 폭 y3은 약 10 nm 이하이다. 곡선형 측벽(318A, 318B)은 또한 Y-Z 평면에서 테이퍼된 폭을 갖는 하부 부분(311a, 311b)을 초래하여, 폭 y2는 하부 부분(311a, 311b)의 상단으로부터 하단까지 z 방향을 따라 감소한다.
도 8a 내지 8c로 돌아가면, 비아 벌크 물질(330)이 상향식 퇴적 프로세스에 의해 상호접속 개구(300A, 300B)에 형성된다. 비아 벌크 물질(330)은 텅스텐, 텅스텐 합금, 루테늄, 루테늄 합금, 코발트, 코발트 합금, 구리, 구리 합금, 알루미늄, 알루미늄 합금, 이리듐, 이리듐 합금, 팔라듐, 팔라듐 합금, 백금, 백금 합금, 니켈, 니켈 합금, 다른 저 저항률 금속 성분 및/또는 이들의 합금, 또는 이들의 조합을 포함한다. 상향식 퇴적 프로세스는 일반적으로 하단에서 상단으로 개구를 채우는 퇴적 프로세스를 의미한다(개구의 상향식 충전이라고도 지칭될 수 있음). 일부 실시예에서, 상향식 퇴적 프로세스는 선택적 CVD이며, 여기서 선택적 CVD의 다양한 파라미터는 접촉 벌크 층(286) 및/또는 접촉 배리어 층(284)으로부터 텅스텐, 루테늄, 코발트 또는 이들의 합금을 선택적으로 성장시키도록 조정되는 한편, ILD층(292 및/또는 CESL(294)로부터 텅스텐, 루테늄, 코발트 또는 이들의 합금의 성장을 제한(또는 방지)한다. 다양한 파라미터는 퇴적 전구체(예를 들어, 금속 전구체 및/또는 반응물), 퇴적 전구체 유속, 퇴적 온도, 퇴적 시간, 퇴적 압력, 다른 적합한 퇴적 파라미터 또는 이들의 조합을 포함한다. 도시된 실시예에서, 선택적 CVD의 다양한 파라미터는 환원 반응을 사용하여 접촉 벌크 층(286) 상에 다결정질 텅스텐을 선택적으로 성장 시키도록 조정된다. 이러한 실시예에서, 선택적 CVD는 텅스텐 함유 전구체(예를 들어, WFx(여기서 x는 F 원자의 수를 나타내고 x ≥ 1을 나타냄), WCly(여기서 y는 Cl 원자의 수를 나타내고 y ≥ 1을 나타냄)), 다른 적합한 텅스텐 함유 가스, 또는 이들의 조합) 및 반응 전구체(예를 들어, H2, 다른 적합한 반응 가스 또는 이들의 조합)를 프로세스 챔버 내로 유동시켜 상호접속 개구(300A, 300B)의 접촉 벌크 층(286) 상에 비아 벌크 물질(330)을 퇴적한다. 일부 실시예에서, 텅스텐 함유 전구체 가스 및/또는 반응 가스를 프로세스 챔버로 전달하기 위해 캐리어 가스가 사용된다. 캐리어 가스는 아르곤 함유 가스, 헬륨 함유 가스, 크세논 함유 가스, 다른 적절한 불활성 가스, 또는 이것들의 조합과 같은 불활성 가스일 수 있다. 텅스텐 함유 전구체가 텅스텐 헥사플루오라이드(예를 들어, WF6)인 일부 실시예에서, 텅스텐 헥사플루오라이드는 하기 예시적인 환원 반응에서 제공된 바와 같이 H2에 의해 환원될 수 있다:
WF6 + 3H2 → W + 6HF
텅스텐 함유 전구체가 텅스텐 펜타플루오라이드(예를 들어, WCl5)인 일부 실시예에서, 텅스텐 펜타플루오라이드는 하기 예시적인 환원 반응에서 제공된 바와 같이 H2에 의해 환원될 수 있다:
2WCl5 + 5H2 → 2W + 5HCl
일부 실시예에서, 텅스텐 함유 전구체는 반응 가스(예를 들어, H2)와 혼합되고 텅스텐 함유 전구체 대 반응 가스의 비율은 약 0.1% 내지 약 1.5%이다. 일부 실시예에서, 선택적 CVD 동안 프로세스 챔버에서 유지되는 압력은 약 1 토르 내지 약 50 토르이다. 일부 실시예에서, 선택적 CVD 동안 IC 디바이스(200)(예를 들어, 기판(210))의 온도는 약 200 ℃ 내지 약 400 ℃이다. 일부 실시예에서, 상향식 퇴적 프로세스의 다양한 파라미터는 아래 및 본 개시에서 설명되는 것과 같은 IC 디바이스(200)를 가로지르는 상호접속부 개구에서 비아 벌크 물질(330)의 변동을 최소화하도록 조정된다. 일부 실시예에서, 상향식 퇴적 프로세스는 ALD이며, 여기서 ALD의 다양한 파라미터는 접촉 벌크 층(286) 및/또는 접촉 배리어 층(284)으로부터 텅스텐, 루테늄, 코발트 또는 이들의 합금을 선택적으로 성장시키도록 조정되는 한편, ILD층(292 및/또는 CESL(294)로부터 텅스텐, 루테늄, 코발트 또는 이들의 합금의 성장을 제한(또는 방지)한다. 일부 실시예에서, 비아 벌크 물질(330)을 형성하기 위해 다수의 ALD 사이클이 수행된다. 일부 실시예에서, 상향식 퇴적 프로세스는 예를 들어, IC 디바이스(200) 위에 비아 벌크 물질을 퇴적한 다음 비아 벌크 물질을 연속적으로 에칭백하는 것을 포함하는 퇴적/에치 단계의 다중 사이클이다.
도 8a 내지 8c에 도시된 바와 같이, 상향식 퇴적 프로세스는 IC 디바이스(200)를 가로 질러 상호접속 개구(300A) 및 상호접속 개구(300B)와 같은 상호접속 개구에서 비아 벌크 물질(330)을 균일하게 퇴적되지 않을 수 있다. 예를 들어, 비아 벌크 물질(330)은 상호접속 개구(300B)를 완전히 채우면서 상호접속 개구(300A)를 부분적으로 채운다. 도시된 실시예에서, 비아 벌크 물질(330)은 하부 부분(311A, 311B)을 완전히 채우고, 상부 부분(310A)을 부분적으로 채우며, 상부 부분(310B)을 완전히 채운다. 이와 같이, 상호접속 개구(300A)를 채우는 비아 벌크 물질(330)은 소스/드레인 접촉부(282A)(특히, 접촉 벌크 층(286)의 상단 표면)와 비아 벌크 물질(330)의 상단 표면(332A) 사이에 규정된 높이(또는 두께) h1을 가지며, 상호접속 개구(300B)를 채우는 비아 벌크 물질(330)은 소스/드레인 접촉부(282B)(특히, 접촉 벌크 층(286)의 상단 표면)와 비아 벌크 물질(330)의 상단 표면(332A) 사이에 규정된 높이(또는 두께) h2를 갖는다. 일부 실시예에서, 높이 h1은 약 20 nm 내지 약 50 nm이고, 높이 h2는 약 40 nm 내지 약 130 nm이다. 일부 실시예에서, 높이 h1 대 높이 H2의 비는 약 1:2 내지 약 1:7이다. 일부 실시예에서, 상호접속부 개구(300A, 300B)와 같은 IC 디바이스(200)의 상호접속부 개구에 퇴적(성장)된 비아 벌크 물질(330) 사이의 높이(성장) 변화 Δh는 약 20 nm 내지 약 80 nm이다. 도시된 실시예에서, 상단 표면(332A) 및 상단 표면(332B)은 상이한 표면 프로파일들을 갖는다. 예를 들어, 상단 표면(332A)은 실질적으로 평평한 표면이고 상단 표면(332B)은 실질적으로 곡면이지만, 본 개시는 평평한 표면과 곡면 모두 상향식 퇴적 프로세스에서 자연적으로 발생하는 불규칙성 및/또는 거칠기를 포함할 수 있음을 지적한다(즉, 평평한 표면과 곡면은 도시된 바와 같이 완전히 매끄럽지 않을 수 있음). 일부 실시예에서, 상단 표면(332A) 및 상단 표면(332B)은 실질적으로 평평한 표면 또는 실질적으로 만곡된 표면이다. 일부 실시예에서, 상단 표면(332A)은 실질적으로 만곡된 표면인 반면, 상단 표면(332B)은 실질적으로 평평한 표면이다. 상호접속부 개구(300A)의 나머지(충전되지 않은) 부분은 ILD 층(292)의 상단 표면과 비아 벌크 물질(330)의 상단 표면(332A) 사이에 규정되는 깊이 d1'를 갖는다. 일부 실시예에서, 깊이 d1'는 약 30 nm보다 작다. 깊이 d1'는 깊이 d1보다 작으며, 이는 상호접속 개구(300A, 300B)의 종횡비를 감소시킨다. 일부 실시예에서, 상향식 퇴적 프로세스 후, 상호접속 개구(300A, 300B)의 종횡비(예를 들어, d1'/x1)는 약 5 미만이고, 일부 실시예에서 약 3 미만이다. 상호접속부 개구(300A, 300B)의 종횡비를 감소시키는 것은 상호접속부 개구(300A, 300B)에 형성된 상호접속부 내의 갭의 형성을 방지하거나 최소화할 수 있다. 도시된 실시예에서, 비아 벌크 물질(330)은 상호접속 개구(300B)를 오버필하고 ILD 층(292)의 상단 표면 위로(over and above) 연장된다. 예를 들어, 비아 벌크 물질(330)의 일부는 ILD 층(292)의 상단 표면과 비아 벌크 물질(330)의 상단 표면(332B) 사이에 규정된 높이(또는 두께) h3을 갖는 비아 리벳 헤드(via rivet head)를 형성한다. 일부 실시예에서, 높이(h3)는 약 5 nm 내지 약 20 nm이다. 비아 리벳 헤드는 폭 y1보다 큰 폭을 갖는다. 도시된 실시예에서, 비아 리벳 헤드의 비아 벌크 물질(330)은 ILD 층(292)의 상단 표면 위로 연장된다. 이러한 실시예에서, 비아 벌크 물질(330)에 의해 덮인 ILD 층(292)의 상단 표면의 일부의 폭 y4는 약 5 nm 내지 약 15 nm이다. 일부 실시예에서, 폭 y4는 도시된 바와 같이 폭 y3보다 크다. 일부 실시예에서, 폭 y4는 폭 y3보다 작거나 실질적으로 동일하다. 비아 리벳 헤드의 높이 h3이 증가함에 따라, 비아 벌크 물질(330) 내에서 내부 응력이 증가하고, 이는 비아 벌크 물질(330)의 연속적인 성장 동안 및/또는 후속 프로세싱 동안 균열을 야기할 수 있다. 따라서, 일부 실시예에서, 상향식 퇴적 프로세스는 높이 h3을 비아 벌크 물질(330)의 내부 응력을 최소화할 수 있는 미리 규정된 높이로 제약하도록 조정되는 한편, 또한 높이 h1이 금속 갭 충전을 향상시키는 범위 내에서 상호접속 개구(300A, 300B)의 종횡비를 감소시키기에 충분하게 보장한다. 예를 들어, 일부 실시예에서, 상향식 퇴적 프로세스는, 개선된 금속 갭 충전 특성을 가진 종횡비를 갖는 상호접속 개구(300A, 300B)를 제공하기 위해 높이 h1이 약 30 nm 미만의 깊이 d1'를 달성하는 목표 높이 범위 내에 있으면서, 비아 벌크 물질(330)의 내부 응력을 최소화하기 위해 높이 h3이 20 nm 이하인 것을 보장하도록 조정된다. 이러한 예에서, 높이 h3이 20 nm보다 클 때, 비아 벌크 물질(330)은 IC 디바이스(200)의 성능에 부정적인 영향을 미칠 수 있는, 비아 벌크 물질(330)에 균열을 야기하는 내부 응력의 정도(degrees)를 나타낼 수 있다.
도 9a 내지 9c를 참조하면, 비아 배리어 층(335)(비아 라이너 층이라고도 함)이 비아 벌크 물질(330) 위에 형성된다. 비아 배리어 층(335)은 ILD 층(292)의 상단 표면, 비아 벌크 물질(330)의 상단 표면(332A, 332B) 및 상부 부분(310A)의 나머지 부분을 규정하는 측벽(302A, 304A) 위에 형성된다. 비아 배리어 층(335)이 상호접속 개구(300A) 내에 형성되고 이를 부분적으로 충전한다. 퇴적된 바와 같이, 비아 배리어 층(335)은 상호접속 개구(300A) 내에서 소스/드레인 접촉부(282A) 위에 부유하고(float) 소스/드레인 접촉부(282A)와 물리적으로 접촉하지 않는다. 묘사된 실시예에서, 비아 배리어 층(335)은 ILD 층(292)의 상단 표면과 비아 벌크 물질(330)의 상단 표면(332A, 332B) 위에 두께 t3을 그리고 상부 부분(310A)의 나머지 부분을 규정하는 측벽(302A, 304A) 위에 두께(t4)를 갖는다. 도시된 실시예에서, 두께 t3은 두께 t4보다 크다. 예를 들면, 두께 t3은 약 4 nm 내지 약 8 nm이고, 두께 t4는 약 1 nm 내지 약 3 nm이다. 약 3nm보다 큰 두께 t4는 후속적으로 형성된 비아 벌크 물질을 위해 불충분한 공간을 남길 수 있으며, 이는 갭 충전 문제(예를 들어, 비아들 내의 공극)를 유발할 수 있다. 일부 실시예에서, 비아 배리어 층(335)은 두께 t3이 두께 t4와 실질적으로 동일하도록 IC 디바이스(200) 위에 컨포멀하게 퇴적된다. 일부 실시예에서, 두께 t3은 프로세스 조건에 따라 두께 t4보다 작다. 일부 실시예에서, 비아 배리어 층(335)은 내부 응력을 감소시키고 비아 벌크 물질(330)의 균열을 방지하기 위해 비아 벌크 물질(330) 위에 형성된다. 일부 실시예에서, 비아 벌크 물질(330)은 상호접속 개구(300A, 300B)(및 일부 실시예에서 웨이퍼를 가로지르는 모든 상호접속 개구)를 완전히 채울 수 있다. 이러한 실시예에서, 비아 배리어 층(335)(및 이하에 설명되는 후속적으로 형성된 비아 벌크 물질)은 예를 들어, 평탄화 프로세스 동안 내부 응력을 감소시키고 비아 벌크 물질(330)에서의 균열을 방지하기 위해 여전히 형성될 수 있다. 비아 배리어 층(335)은 유전체 물질(여기서는, ILD 층(292))과 상호접속부 개구(300A)의 잔여 부분을 채우기 위해 후속적으로 형성된 금속 물질 사이의 접착을 촉진하는 물질을 포함한다. 예를 들어, 비아 배리어 층(335)은 티타늄, 티타늄 합금, 탄탈룸, 탄탈룸 합금, 코발트, 코발트 합금, 루테늄, 루테늄 합금, 몰리브덴, 몰리브덴 합금, 텅스텐, 텅스텐 합금, 금속 물질 및 유전체 물질, 또는 이들의 조합 사이의 접착을 촉진 및/또는 향상시키도록 구성된 다른 적절한 성분을 포함한다. 도시된 실시예에서, 비아 배리어 층(335)은 탄탈룸 및 질소(예를 들어, 탄탈룸 질화물), 티타늄 및 질소(예를 들어, 티타늄 질화물), 텅스텐 및 질소(예를 들어, 텅스텐 질화물) 또는 텅스텐을 포함한다. 일부 실시예에서, 비아 배리어 층(335)은 다중 층을 포함한다. 예를 들어, 비아 배리어 층(335)은 티타늄을 포함하는 제1 서브 층 및 제1 서브 층 위에 배치된 티타늄 질화물을 포함하는 제2 서브 층을 포함한다. 또 다른 예에서, 비아 배리어 층(335)은 탄탈룸을 포함하는 제1 서브 층 및 탄탈룸 질화물을 포함하는 제2 서브 층을 포함할 수 있다.
비아 배리어 층(335)은 PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적당한 퇴적 프로세스 또는 이들의 조합에 의해 퇴적된다. 일부 실시예에서, 비아 배리어 층(335)은 PVD를 수행하여 IC 디바이스(200) 위에 티타늄 층을 퇴적한 다음 티타늄 층 상에 질소 플라즈마 처리를 수행함으로써 형성된 티타늄 질화물층이다. 일부 실시예에서, PVD 동안 프로세스 챔버에서 유지되는 압력은 약 10 mTorr 내지 약 1 Torr이다. 일부 실시예에서, PVD 동안 프로세스 챔버에서 유지되는 온도는 약 300 ℃ 내지 약 450 ℃이다. 일부 실시예에서, PVD는 무선 주파수(RF) 스퍼터링 프로세스이다. 이러한 실시예에서, RF 스퍼터링 프로세스는 약 1 킬로와트(kW) 내지 약 2 kW의 RF 전력을 구현할 수 있다. 일부 실시예에서, 질소 플라즈마 처리는 티타늄 층을 질소 함유 플라즈마에 노출시키는 것을 포함한다(즉, 티타늄 층은 티타늄 층 내로 질소를 유도하기 위해 플라즈마-여기된 질소 함유 종으로 충격을 받는다). 일부 실시예에서, 비아 배리어 층(335)은 티타늄 층 위에 배치된 티타늄 질화물 층을 포함하고, 여기서 티타늄 층은 PVD를 수행함으로써 형성되고 티타늄 질화물 층은 CVD를 수행함으로써 형성된다. 일부 실시예에서, PVD 동안 프로세스 챔버에서 유지되는 압력은 약 10 mTorr 내지 약 150 mTorr이다. 일부 실시예에서, PVD 동안 프로세스 챔버에서 유지되는 온도는 약 400 ℃ 내지 약 500 ℃이다. PVD가 RF 스퍼터링 프로세스인 실시예에서, PVD는 약 3 kW 내지 약 5 kW의 RF 전력을 구현할 수 있다. 일부 실시예에서, CVD는 테트라키스(디메틸아미노) 티타늄(TDMAT)과 같은 티타늄 함유 전구체를 구현한다. 일부 실시예에서, CVD 동안 프로세스 챔버에서 유지되는 압력은 약 1 토르 내지 약 5 토르이다. 일부 실시예에서, CVD 동안 프로세스 챔버에서 유지되는 온도는 약 100 ℃ 내지 약 500 ℃이다. 일부 실시예에서, 비아 배리어 층(335)은 CVD에 의해 형성된 텅스텐 함유 층을 포함하고, 여기서 CVD는 텅스텐 헥사카르보닐(W(CO)6)과 같은 텅스텐 함유 전구체를 구현한다. 일부 실시예에서, CVD 프로세스는 텅스텐 함유 전구체와 수소(H2), 실란(SiH4) 및/또는 보란(예를 들어, 디보란(B2H6))의 혼합물을 구현한다.
도 10a 내지 10c로 돌아가면, 비아 벌크 물질(340)이 비아 배리어 층(335) 위에 형성된다. 비아 벌크 물질(340)은 상호접속 개구(300A)의 상부 부분(310A)의 잔여 부분 내에 형성되고 이를 채운다. 도시된 실시예에서, 비아 벌크 물질(340)은 ILD 층(292)의 상단 표면 및 비아 벌크 물질(330)의 상단 표면(332B) 위에 배치되고 이를 덮는다. 일부 실시예에서, 비아 벌크 물질(340)은 비아 벌크 물질(340)의 두께에 따라 상단 표면(332B)을 덮지 않거나 부분적으로만 덮는다. 비아 벌크 물질(340)은 텅스텐, 텅스텐 합금, 루테늄, 루테늄 합금, 코발트, 코발트 합금, 구리, 구리 합금, 알루미늄, 알루미늄 합금, 이리듐, 이리듐 합금, 팔라듐, 팔라듐 합금, 백금, 백금 합금, 니켈, 니켈 합금, 다른 저 저항률 금속 성분 및/또는 이들의 합금, 또는 이들의 조합을 포함한다. 도시된 실시예에서, 비아 벌크 물질(340) 및 비아 벌크 물질(330)은 동일한 금속을 포함한다. 예를 들어, 비아 벌크 물질(340) 및 비아 벌크 물질(330)은 텅스텐을 포함한다. 일부 실시예에서, 비아 벌크 물질(340) 및 비아 벌크 물질(330)은 상이한 금속을 포함한다. 도시된 실시예에서, 비아 벌크 물질(340) 및 비아 벌크 물질(330)은 상이한 프로세스에 의해 형성된다. 예를 들어, 블랭킷 CVD와 같은 블랭킷 퇴적 프로세스는 비아 배리어 층(335) 위에 비아 벌크 물질(340)을 퇴적하기 위해 수행된다. 블랭킷 퇴적 프로세스는 IC 디바이스(200)의 전체 노출 표면 위에 비아 벌크 물질(340)을 퇴적한다. 일부 실시예에서, 블랭킷 CVD는 텅스텐 함유 전구체(예를 들어, WF6 또는 WCl5 및 반응 전구체(예를 들어, H2, 다른 적절한 반응 가스 또는 이들의 조합))를 프로세스 챔버로 유동시키는 것을 포함한다. 일부 실시예에서, 텅스텐 함유 전구체 가스 및/또는 반응 가스를 프로세스 챔버로 전달하기 위해 캐리어 가스가 사용된다. 캐리어 가스는 아르곤 함유 가스, 헬륨 함유 가스, 크세논 함유 가스, 다른 적절한 불활성 가스, 또는 이것들의 조합과 같은 불활성 가스일 수 있다. 일부 실시예에서, 블랭킷 CVD 동안 프로세스 챔버에서 유지되는 압력은 약 1 토르 내지 약 500 토르이다. 일부 실시예에서, 블랭킷 CVD 동안 프로세스 챔버에서 유지되는 온도는 약 200 ℃ 내지 약 400 ℃이다. 일부 실시예에서, 블랭킷 퇴적 프로세스는 PVD, ALD, 전기 도금, 무전 해 도금, 다른 적절한 퇴적 프로세스, 또는 이들의 조합이다.
도 11a 내지 11c를 참조하면, CMP 프로세스 및/또는 다른 평탄화 프로세스는 과잉 비아 벌크 물질(340), 비아 배리어 층(335), 및 비아 벌크 물질(330)(예를 들어, ILD 층(292)의 상단 표면 위에 배치됨)을 제거하기 위해 수행되며, 그 결과 MLI 피처(250)의 비아(350A) 및 비아(350B)를 생성한다. 비아(350A)는 소스/드레인 접촉부(282A)를 MLI 피처(250)의 금속 층(예를 들어, 금속 1(M1) 층)의 제1 전도성 라인과 같은 MLI 피처(250)의 전도성 피처에 전기적으로 결합하고 그리고/또는 물리적으로 결합하며, 비아(350B)는 소스/드레인 접촉부(282B)를 MLI 피처(250)의 금속 층(예를 들어, M1 층)의 제2 전도성 라인과 같은 MLI 피처(250)의 전도성 피처에 전기적으로 결합하고 그리고/또는 물리적으로 결합한다. 따라서 비아(350A, 350B)는 접촉부 대한 비아(vias-to-contacts)로 지칭될 수 있다. CMP 프로세스는 ILD 층(292)의 상단 표면 및 비아(350A, 350B)의 상단 표면이 실질적으로 평평한 표면이 되도록 비아(350A, 350B)의 상단 표면을 평탄화할 수 있다. 비아(350A, 350B)는, 비아 벌크 물질(340), 비아 배리어 층(335), 및/또는 평탄화 프로세스 후에 상호접속 개구(300A, 300B)에 남아있는 비아 벌크 물질(330)을 포함하며, 이들은 각각 비아 벌크 층(340'), 비아 배리어 층(335') 및 비아 벌크 층(330')으로 언급된다. 비아(350A)는 하부 비아 부분(AL)과 상부 비아 부분(AU)을 갖고, 비아(350B)는 하부 비아 부분(BL)과 상부 비아 부분(BU)을 갖는다. 하부 비아 부분(AL, BL)은 각각 소스/드레인 접촉부(282A, 282B)로 연장된다. 특히, 하부 비아 부분(AL, BL)은 ILD 층(254)의 상단 표면으로부터 소스/드레인 접촉부(282A, 282B)의 접촉 배리어 층(286)의 상단 표면까지 각각 연장된다. 하부 비아 부분(AL, BL)은 x 방향을 따른 폭 x2, y 방향을 따른 폭 y2, 및 z 방향을 따른 두께 t5를 갖는다. 도시된 실시예에서, 두께 t5는 깊이 d2와 거의 동일하다(예를 들어, 두께 t5는 약 10 nm 이하이다). 상부 비아 부분(AU, BU)은 ILD 층(292) 및 CESL(294)을 관통해, 예를 들어, ILD 층(292)의 상단 표면으로부터 ILD 층(254)의 상단 표면까지 연장된다. 상부 비아 부분(AU, BU)은 x 방향을 따른 폭 x1, y 방향을 따른 폭 y1, 및 z 방향을 따른 두께 t6을 갖는다. 도시된 실시예에서, 두께 t6은 깊이 d1와 거의 동일하다(예를 들어, 두께 t6은 약 20 nm 내지 약 80 nm이다). 도시된 실시예에서, X-Z 평면에서, 하부 비아 부분(AL, BL)의 폭은 상부 비아 부분(AU, BU)의 폭보다 작으며(즉, 폭 x2가 폭 x1보다 작음), Y-Z 평면에서, 하부 비아 부분(AL, BL)의 폭은 상부 비아 부분(AU, BU)의 폭보다 크다(즉, 폭 y2가 폭 y1보다 크다). 일부 실시예에서, 하부 비아 부분(AL, BL)의 폭은 X-Z 평면에서 상부 비아 부분(AU, BU)의 폭보다 크거나 거의 동일하다. 일부 실시예에서, 하부 비아 부분(AL, BL)의 폭은 Y-Z 평면에서 상부 비아 부분(AU, BU)의 폭보다 작거나 거의 동일하다.
하부 비아 부분(AL)과 하부 비아 부분(BL)은 실질적으로 동일하다. 예를 들어, 하부 비아 부분(AL, BL) 각각은 소스/드레인 접촉부(282A, 282B)의 접촉 배리어 층(284) 및 접촉 벌크 층(286)과 물리적으로 접촉하는 비아 벌크 층(330')의 하부 부분을 포함한다. X-Z 평면에서, 비아 벌크 층(330')의 하부 부분은 각각 소스/드레인 접촉부(282A, 282B)의 접촉 배리어 층(284)과 접속하는(interface) 테이퍼되고 실질적으로 평평한 측부 표면, 및 소스/드레인 접촉부(282A, 282B)의 접촉 벌크 층(286)과 각각 접속하는 실질적으로 평평한 하단 표면을 갖는다. 접촉 배리어 층(284)은 ILD 층(254)으로부터 비아 벌크 층(330')의 하부 부분의 테이퍼되고 실질적으로 평면인 측부 표면을 분리한다. Y-Z 평면에서, 비아 벌크 층(330')의 하부 부분은 각각 소스/드레인 접촉부(282A, 282B)의 접촉 벌크 층(286)과 접속하는 실질적으로 만곡된 표면을 갖는다. 접촉 벌크 층(286) 및 접촉 배리어 층(284)은 ILD 층(254)으로부터 비아 벌크 층(330')의 하부 부분의 실질적으로 만곡된 표면을 분리한다. 하부 비아 부분(AL, BL)은 비아(350A, 350B)와 소스/드레인 접촉부(282A, 282B) 사이의 접촉 면적을 증가시켜, 비아(350A, 350B)와 소스/드레인 접촉부(282A, 282B) 사이의 저항을 감소시킴으로써 IC 디바이스(200)의 전체 성능을 개선한다. 예를 들어, 비아(350A, 350B)의 하단 표면과 소스/드레인 접촉부(282A, 282B)의 상단 표면 사이에서 각각 예를 들어, 단일 계면을 갖는 비아(350A, 350B) 대신에, 하부 비아 부분(AL, BL)은 각각 소스/드레인 접촉부(282A, 282B)에 의해 둘러싸이고, 각각 소스/드레인 접촉부(282A, 282B)와 함께 다수의 계면(예를 들어, 하단 계면 및 측벽 계면)을 갖는다. 하부 비아 부분(AL, BL)에 의해 제공되는 증가된 접촉 면적은 또한 비아(350A, 350B)의 기계적 강도 및 구조적 안정성을 향상시킨다. 또한, Y-Z 평면에서 각각 CESL 표면(320A, 320B) 아래로 연장되고 이와 결합하는(engage) 비아 벌크 층(330')의 부분은 비아(350A, 350B)를 소스/드레인 접촉부(282A, 282B)에 고정하여(secure) 기계적 강도를 더욱 향상시켜 비아(350A, 350B)의 구조적 안정성을 향상시킨다.
비아 벌크 물질(330)의 성장(및 그에 따른 높이)이 IC 디바이스(200)의 상호접속 개구에서 변하기 때문에, 비아 벌크 층(335')은 IC 디바이스(200)의 비아 내에 무작위로 위치되어 IC 디바이스(200)에 걸쳐 상이한 구성을 갖는 소스/드레인 접촉부에 대한 비아를 초래한다. 예를 들어, 도 11a 내지 11c에서, 비아 벌크 물질(330)이 상호접속 개구(300A)를 부분적으로 채웠고 상호접속 개구(300B)를 완전히 채웠기 때문에, 비아(350A)의 상부 비아 부분(AU)은 비아 벌크 층(330'), 비아 배리어 층(335') 및 비아 벌크 층(340')을 포함하는 반면에, 비아(350B)의 상부 비아 부분(BU)은 비아 벌크 층(330')만을 포함한다. 상부 비아 부분(AU)은 상부 비아 부분(AU-1)과 상부 비아 부분(AU-2)으로 분리될 수 있다. 상부 비아 부분(AU-1)의 두께가 상부 비아 부분(BU)의 두께보다 작은 것을 제외하고는, 상부 비아 부분(AU-1)은 상부 비아 부분(BU)과 유사하다. 예를 들어, 상부 비아 부분(AU-1, BU) 각각은 비아 벌크 층(330')의 상부 부분을 포함한다. 비아 벌크 층(330')의 상부 부분은 비아(350B)에서 두께 t6을 갖는 반면, 비아 벌크 층(330')의 상부 부분은 비아(350A)에서 두께 t6보다 작은 두께 t7을 갖는다. X-Z 평면 및 Y-Z 평면에서, 비아 벌크 층(330')의 상부 부분은 ILD 층(292) 및 CESL(294)과 물리적으로 접촉하고 접속하는 테이퍼되고 실질적으로 평면인 측부 표면을 갖는다. 따라서 상부 비아 부분(AU-1, BU)과 MLI 피처(250)의 유전체 층(예를 들어, CESL(294) 및 ILD 층(292)) 사이에는 배리어(또는 라이너) 층이 존재하지 않는다. 도시된 실시예에서, 비아(350B)는 비아 벌크 층(330')과 ILD 층(292) 또는 CESL(294) 사이에 배리어 층이 배치되지 않기 때문에 배리어 프리 비아로 지칭될 수 있다. 대조적으로, 상부 비아 부분(AU-1)이 비아 벌크 층(330')과 ILD 층(292) 또는 CESL(294) 사이에 배치된 배리어 층을 갖지 않지만, 상부 비아 부분(AU-2)이 비아 벌크 층(340)과 ILD(292) 사이에 배치된 비아 배리어 층(335')을 포함하기 때문에, 비아(350A)는 부분적 배리어 프리 비아라고 지칭될 수 있다. 도 11a 내지 11c에서, 비아 배리어 층(335')은 비아 벌크 층(340')과 비아 벌크 층(330') 사이에 추가로 배치되어, 비아 배리어 층(335')은 비아(350A) 내에서 부유하고 소스/드레인 접촉부(282A)와 물리적으로 접촉하지 않는다. 상부 비아 부분(AU-2)은 z 방향을 따라 두께 t8을 갖는다. 도시된 실시예에서, 두께 t8는 깊이 d1'와 거의 동일하다(예를 들어, 두께 t8은 약 1 nm 내지 약 50 nm이다). 일부 실시예에서, 상부 비아 부분(AU-2)의 두께 t8 대 폭 x1(예를 들어, t8/x1)의 비는 약 5 미만이고, 일부 실시예에서 약 3 미만이다. 두께 t8은 비아 벌크 물질(330)의 성장에 따라 두께 t7보다 크거나 작을 수 있다.
도 17a 내지 17c에 도시된 것과 같은 또 다른 예에서, 비아 벌크 물질(330)의 성장(및 따라서 높이)이 IC 디바이스(200)의 상호접속 개구에서 변하기 때문에, 비아 벌크 물질(330)이 상호접속 개구(300A)를 부분적으로 채우고 상호접속 개구(300B)를 완전히 채우는 대신에, 비아 벌크 물질(330)은 상호접속 개구(300A) 및 상호접속 개구(300B) 둘 다를 부분적으로 채우지만 상이한 두께를 갖는다. 이러한 실시예에서, 비아(350A)의 상부 비아 부분(AU) 및 비아(350B)의 상부 비아 부분(BU)은 각각 비아 벌크 층(330'), 비아 배리어 층(335') 및 비아 벌크 층(340')을 포함한다. 상부 비아 부분(AU)은 상부 비아 부분(AU-1)과 상부 비아 부분(AU-2)으로 분리될 수 있고, 상부 비아 부분(BU)은 상부 비아 부분(BU-1)과 상부 비아 부분(BU-2)으로 분리될 수 있다. 상부 비아 부분(AU-1)의 두께가 상부 비아 부분(BU-1)의 두께보다 작은 것을 제외하고는, 상부 비아 부분(AU-1)은 상부 비아 부분(BU-1)과 유사하다. 예를 들어, 상부 비아 부분(AU-1, BU-1) 각각은 비아 벌크 층(330')의 상부 부분을 포함하지만, 비아 벌크 층(330')의 상부 부분은 비아(350B)에서 두께 t9를 가지며, 비아 벌크 층(330')의 상부 부분은 두께 t7을 가지며, 두께 t9보다 작다. 두께 t7 및 두께 t9는 모두 상부 비아 부분(AU, BU)의 두께 t6보다 작다. X-Z 평면 및 Y-Z 평면에서, 비아 벌크 층(330')의 상부 부분은 ILD 층(292) 및 CESL(294)과 물리적으로 접촉하고 접속하는 테이퍼되고 실질적으로 평면인 측부 표면을 갖는다. 따라서 상부 비아 부분(AU-1, BU-1)과 MLI 피처(250)의 유전체 층(예를 들어, CESL(294) 및 ILD 층(292)) 사이에는 배리어(또는 라이너) 층이 존재하지 않는다. 묘사된 실시예에서, 상부 비아 부분(AU-1, AU-1)이 비아 벌크 층(330')과 ILD 층(292) 또는 CESL(294) 사이에 배치된 배리어 층을 갖지 않지만, 상부 비아 부분(AU-2, AU-2)은 비아 벌크 층(340)과 ILD(292) 사이에 배치된 비아 배리어 층(335')을 포함하기 때문에, 비아(350A, 350B)는 부분적 배리어 프리 비아로 지칭될 수 있다. 도 17a 내지 17c에서, 비아 배리어 층(335')은 비아 벌크 층(340')과 비아 벌크 층(330') 사이에 추가로 배치되어, 비아 배리어 층(335')은 비아(350A) 및 비아(350B)내에서 부유하고 소스/드레인 접촉부(282A, 282A)와 물리적으로 접촉하지 않는다. 상부 비아 부분(BU-2)은 상부 비아 부분(AU-2)의 두께(t8)보다 작은 두께(t10)를 가져서, 비아 배리어 층(335')이 비아(350B) 내에 위치하는 것과는 다르게 비아 배리어 층(335')이 비아(350A) 내에 위치된다. 예를 들어, 기술된 실시예에서, 기판(210)의 상단 표면과 비아(350A)의 비아 배리어 층(335')(특히, 비아 배리어 층(335')의 하단 표면) 사이의 거리는, 기판(210)의 상단 표면과 비아(350B)의 비아 배리어 층(335')(특히 비아 배리어 층(335')의 하단 표면) 사이의 거리보다 작다. 일부 실시예에서, 도 17a 내지 17c에서, 상부 비아 부분(AU-2)의 두께 t8 대 폭 x1의 비(예를 들어, t8/x1) 및 상부 비아 부분(BU-2)의 두께 t10 대 폭 x1의 비(예를 들어, t10/x1)는 각각 약 5 미만이고, 일부 실시예에서 약 3 미만이다. 도시된 실시예에서, 두께 t8 대 폭 x1의 비는 두께 t10 대 폭 x1의 비보다 크다.
도 12 내지 15를 참조하면, 게이트 구조물(230B)과 같은 IC 디바이스(200)의 하나 이상의 게이트 구조물에 비아가 형성된다. 도 12를 참조하면, 상호접속 개구(360)는 여기에 설명된 것과 같은 패터닝 프로세스에 의해 유전체 층에 형성된다. 상호접속 개구(360)는 ILD 층(292), CESL(294), ILD 층(254) 및 CESL(264)을 통해 게이트 구조물(230B)의 금속 게이트 스택(232)까지 수직으로 연장된다. 상호접속 개구(360)는 게이트 접촉(플러그) 개구로 지칭될 수 있다. 상호접속 개구(360)는 측벽(362)(ILD 층(292), CESL(294), ILD 층(254), 및 CESL(264)에 의해 규정됨), 측벽(364)(ILD 층(292), CESL(294), ILD 층(254), 및 CESL(264)에 의해 규정됨) 및 측벽(362)과 측벽(364) 사이에서 연장되는 하단(366)(금속 게이트 스택(232)에 의해 규정됨)을 포함한다. 도 12에서, 상호접속 개구(360)는 사다리꼴 형상을 갖지만, 본 개시는 직사각형 형상과 같은 다른 형상을 갖는 상호접속 개구(360)를 고려한다. 측벽(362, 364)은 테이퍼되어서, 게이트 구조물(230B)의 금속 게이트 스택(232)을 노출하는 상호접속 개구(360)의 하단 폭이 ILD 층(292)의 상단 표면에서 상호접속 개구(360)의 상단 폭보다 작다. 따라서 상호접속 개구(360)의 폭은 상호접속 개구(360)의 상단에서 하부까지 z 방향을 따라 감소한다. 일부 실시예에서, 상호접속 개구(360)의 폭은 z 방향을 따라 증가한다. 일부 실시예에서, 상호접속 개구(360)의 폭은 z 방향을 따라 실질적으로 동일하다.
일부 실시예에서, 패터닝 프로세스는, 리소그래피 프로세스를 수행하여 개구(367)(게이트 구조물(232B)의 금속 게이트 스택(232)과 실질적으로 정렬됨)를 갖는 패터닝된 마스크 층(365)을 형성하는 단계와, 패터닝된 마스크 층(365)에 규정된 패턴을 하부 유전체 층(여기서는, ILD 층(292), CESL(294), ILD 층(254), 및 CESL(264))으로 전사하기 위해 에칭 프로세스를 수행하는 단계를 포함한다. 패터닝된 마스크 층(365) 및 상호접속부 개구(360)를 형성하기 위한 패터닝 프로세스는 전술한 바와 같이 패터닝된 마스크 층(278) 및 상호접속부 개구(300A, 300B)를 형성하기 위한 패터닝 프로세스와 유사할 수 있다. 일부 실시예에서, 패터닝된 마스크 층(365)은 패터닝된 레지스트 층이다. 이러한 실시예에서, 패터닝된 레지스트 층은 개구(367)에 의해 노출된 하부 유전체 층의 일부를 제거하기 위해 에칭 마스크로서 사용된다. 일부 실시예에서, 패터닝된 레지스트 층은 레지스트 층을 형성하기 전에 하부 유전체 층 위에 형성된 마스크 층 위에 형성되고, 패터닝된 레지스트 층은 하부 유전체 층 위에 형성된 마스크 층의 일부를 제거하기 위한 에칭 마스크로서 사용되어 패터닝된 마스크 층(365)을 형성한다. 이러한 실시예에서, 패터닝된 마스크 층은 개구(367)에 의해 노출된 하부 유전체 층의 일부를 제거하기 위해 에칭 마스크로서 사용된다. 다양한 선택적 에칭 프로세스가 상호접속 개구(360)를 형성하기 위해 수행될 수 있다. 예를 들어, 에칭 프로세스는, 패터닝된 마스크 층(365) 및 CESL(294)에 대해 ILD 층(292)을 선택적으로 에칭하여 CESL(294)에 도달할 때 중지되는 제1 에칭; ILD 층(294, 254)에 대해 CESL(294)을 선택적으로 에칭하여 ILD 층(254)에 도달할 때 중지되는 제2 에칭; CESL(294, 264)에 대해 ILD 층(254)을 선택적으로 에칭하여 CESL(264)에 도달할 때 중지되는 제3 에칭; 및 ILD 층(292, 254) 및 게이트 구조물(260B)의 금속 게이트 스택(232)에 대해 CESL(264)을 선택적으로 에칭하여 금속 게이트 스택(232)에 도달할 때 중지되는 제4 에칭을 포함할 수 있다. 일부 실시예에서, 제1 에칭, 제2 에칭, 제3 에칭, 및 제4 에칭은 본 개시에서 설명된 바와 같이 약간 오버 에칭하도록 구성될 수 있다. 일부 실시예에서, 에칭 프로세스는 CESL(294, 264)을 에칭하기 위한 다중 단계를 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 ILD 층(292, 254) 및 CESL(294, 264) 사이에 낮은 에칭 선택성을 갖는 에천트를 구현하여, 상호접속 개구(360)가 예를 들어, 시간에 기초하여 단일 에칭 단계에 의해 형성된다. 일부 실시예에서, 에칭 프로세스 후에, 패터닝된 마스크 층(365)이 (일부 실시예에서, 레지스트 박리 프로세스에 의해) ILD 층(292)으로부터 제거된다. 일부 실시예에서, 패터닝된 마스크 층(365)은 ILD 층(292), CESL(294), ILD 층(254) 및/또는 CESL(264)의 에칭 동안 제거된다.
도 13을 참조하면, 비아 배리어 층(370)(비아 라이너 층이라고도 함)이 IC 디바이스(200) 위에 형성된다. 예를 들어, 비아 배리어 층(370)은 ILD 층(292)의 상단 표면, 비아(350A, 350B)의 상단 표면, 상호접속 개구(360A)의 측벽(362, 364) 및 상호접속 개구(360)의 하단(366) 위에 형성된다. 비아 배리어 층(370)이 상호접속 개구(360) 내에 형성되고 이를 부분적으로 채운다. 도시된 실시예에서, 비아 배리어 층(370)은 ILD 층(292)의 상단 표면 및 비아(350A, 350B)의 상단 표면 위에 두께 t9 를 그리고 상호접속 개구(360)의 측벽(362, 364) 위에 두께 t10을 갖는다. 도시된 실시예에서, 두께 t9는 두께 t10보다 크다. 예를 들면, 두께 t9는 약 4 nm 내지 약 8 nm이고, 두께 t10은 약 1 nm 내지 약 3 nm이다. 일부 실시예에서, 비아 배리어 층(370)은 두께 t9가 두께 t10와 실질적으로 동일하도록 IC 디바이스(200) 위에 컨포멀하게 퇴적된다. 일부 실시예에서, 두께 t9는 프로세스 조건에 따라 두께 t10보다 작다. 비아 배리어 층(370)은 유전체 물질(여기서는, ILD 층(292), CESL(294), ILD 층(254), CESL(264))과 상호접속부 개구(360)의 잔여 부분을 채우기 위해 후속적으로 형성된 금속 물질 사이의 접착을 촉진하는 물질을 포함한다. 예를 들어, 비아 배리어 층(370)은 티타늄, 티타늄 합금, 탄탈룸, 탄탈룸 합금, 코발트, 코발트 합금, 루테늄, 루테늄 합금, 몰리브덴, 몰리브덴 합금, 텅스텐, 텅스텐 합금, 금속 물질과 유전체 물질 사이의 접착을 촉진 및/또는 향상시키도록 구성된 다른 적절한 성분, 또는 이들의 조합을 포함한다. 도시된 실시예에서, 비아 배리어 층(370)은 탄탈룸 및 질소(예를 들어, 탄탈룸 질화물), 티타늄 및 질소(예를 들어, 티타늄 질화물), 텅스텐 및 질소(예를 들어, 텅스텐 질화물) 또는 텅스텐을 포함한다. 일부 실시예에서, 비아 배리어 층(370)은 다중 층을 포함한다. 예를 들어, 비아 배리어 층(370)은 티타늄을 포함하는 제1 서브 층 및 제1 서브 층 위에 배치된 티타늄 질화물을 포함하는 제2 서브 층을 포함한다. 또 다른 예에서, 비아 배리어 층(370)은 탄탈룸을 포함하는 제1 서브 층 및 탄탈룸 질화물을 포함하는 제2 서브 층을 포함할 수 있다. 비아 배리어 층(370)은 PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적당한 퇴적 프로세스 또는 이들의 조합에 의해 퇴적된다. 일부 실시예에서, 비아 배리어 층(370)은 비아 배리어 층(335)과 유사하고 비아 배리어 층(335)을 형성하기 위해 전술된 것과 유사한 프로세스를 사용하여 형성된다.
도 14를 참조하면, 비아 벌크 물질(375)이 배리어 층(370) 위에 형성된다. 비아 벌크 층(375)이 상호접속 개구(360)의 나머지 부분에 형성되고 이를 채운다. 도시된 실시예에서, 비아 벌크 물질(375)은 ILD 층(292)의 상단 표면 및 비아 (350A, 350B)의 상단 표면 위에 이를 덮는다. 비아 벌크 층(375)은 텅스텐, 텅스텐 합금, 루테늄, 루테늄 합금, 코발트, 코발트 합금, 구리, 구리 합금, 알루미늄, 알루미늄 합금, 이리듐, 이리듐 합금, 팔라듐, 팔라듐 합금, 백금, 백금 합금, 니켈, 니켈 합금, 다른 저 저항률 금속 성분 및/또는 이들의 합금, 또는 이들의 조합을 포함한다. 도시된 실시예에서, 비아 벌크 층(375)은 텅스텐을 포함한다. 비아 벌크 층(375)은 PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적당한 퇴적 프로세스 또는 이들의 조합에 의해 퇴적된다. 일부 실시예에서, 비아 벌크 층(375)은 비아 벌크 물질(340)과 유사하고 비아 벌크 물질(340)을 형성하기 위해 전술된 것과 유사한 프로세스를 사용하여 형성된다. 예를 들어, 블랭킷 CVD와 같은 블랭킷 퇴적 프로세스는 비아 배리어 층(370) 위에 비아 벌크 물질(375)을 퇴적하기 위해 수행된다.
도 15를 참조하면, CMP 프로세스 및/또는 다른 평탄화 프로세스는 과잉 비아 벌크 층(375) 및 비아 배리어 층(370)(예를 들어, ILD층(292)의 상단 표면 및 비아(350A, 350B)의 상부 표면 위에 배치됨)을 제거하기 위해 수행되며, 이로 인해 MLI 피처(250)의 비아(380)를 생성한다. 비아(380)는 각각 비아 벌크 층(375') 및 비아 배리어 층(370')으로 지칭되는 평탄화 프로세스 후에 상호접속 개구(360)에 남아있는 비아 벌크 물질(375) 및 비아 배리어 층(370)을 포함한다. 비아(380)는 게이트 구조물(230B)의 금속 게이트 스택(232)을 MLI 피처(250)의 금속 층(예를 들어, M1 층)의 제3 전도성 라인과 같은 MLI 피처(250)의 전도성 피처에 전기적으로 결합하고 그리고/또는 물리적으로 결합한다. 따라서 비아(380)는 게이트에 대한 비아라고 지칭될 수 있다. 비아(380)는 ILD 층(292), CESL(294), ILD 층(254) 및 CESL(264)을 관통해 연장된다. 비아(380)는 x 방향을 따라 폭 x4를 가지며 z 방향을 따라 두께 t11을 갖는다. 도시된 실시예에서, 두께 t11은 비아(350A, 350B)의 두께 t6보다 크고, 폭 x4는 비아(350A, 350B)의 폭 x1보다 작다. CMP 프로세스는 ILD 층(292)의 상단 표면, 비아(350A, 350B)의 상단 표면, 및 비아(380)의 상단 표면이 실질적으로 평평한 표면이 되도록 비아(380)의 상단 표면을 평탄화할 수 있다.
도 16을 참조하면, MLI 피처(250)의 제조는 예를 들어, MLI 피처(250)의 추가 유전체 층 및 금속 층을 형성함으로써 계속될 수 있다. 예를 들어, CESL(390)(CESL(262, 264, 294)와 유사)이 ILD 층(292), 비아(350A, 350B) 및 비아(380) 위에 형성되고, ILD 층(392)(ILD 층(252, 254, 292)과 유사함)이 CESL(390) 위에 형성되며, 하나 이상의 전도성 라인(예를 들어, 전도성 라인(394A), 전도성 라인(394B) 및 전도성 라인(394C))이 ILD 층(392) 및 CESL(390)에 형성된다. 전도성 라인(394A-394C)은 텅스텐, 루테늄, 코발트, 구리, 알루미늄, 이리듐, 팔라듐, 백금, 니켈, 다른 저 저항률 금속 성분, 이들의 합금 또는 이들의 조합을 포함한다. 일부 실시예에서, 전도성 라인(394A-394C)을 형성하는 단계는, ILD 층(392) 및 CESL(390)에 3개의 상호접속 개구(여기서는 비아(350A), 비아(350B), 및 비아(380)를 노출시킴)를 형성하기 위해 리소그래피 및 에칭 프로세스를 수행하는 단계, 상호접속부 개구를 전도성 물질로 채우는 단계, 및 전도성 물질 및 ILD 층(392)이 실질적으로 평평한 표면을 갖도록 과잉 전도성 물질을 제거하는 평탄화 프로세스를 수행하는 단계를 포함한다. 상호접속부 개구는 ILD 층(392)(CESL 390과 함께)에 의해 규정된 측벽과, 각각의 비아에 의해 규정된 하단을 갖는다. 전도성 물질은 퇴적 프로세스(예를 들어, PVD, CVD, ALD 및/또는 다른 적절한 퇴적 프로세스) 및/또는 어닐링 프로세스에 의해 형성된다. 일부 실시예에서, 전도성 라인(394A-394C)은 벌크 층(전도성 플러그라고도 함)을 포함한다. 일부 실시예에서, 전도성 라인(394A-394C)은 (CESL(390)과 함께) 벌크 층과 ILD 층(392) 사이에 배치된 배리어 층, 접착 층, 및/또는 다른 적절한 층을 포함한다. 이러한 실시예에서, 배리어 층 및/또는 접착층은 상호접속 개구에 순응하여(conform), 배리어 층 및/또는 접착층이 (CESL(390)과 함께) ILD층(392) 상에 배치되고 벌크 층이 배리어 층 및/또는 접착층 상에 배치된다. 일부 실시예에서, 배리어 층, 접착 층, 및/또는 다른 적합한 층은 티타늄, 티타늄 합금(예를 들어, TiN), 탄탈룸, 탄탈룸 합금(예를 들어, TaN), 다른 적합한 성분, 또는 이들의 조합을 포함한다. 도시된 실시예에서, 전도성 라인(394A-394C)은 직사각형 단면을 갖는다. 예를 들어, 전도성 라인(394A-394C)은 실질적으로 평평한 하단 표면, 실질적으로 평평한 상단 표면 및 실질적으로 평평한 측벽을 갖는다. 일부 실시예에서, 전도성 라인(394A-394C)의 측벽은 테이퍼되어, 전도성 라인(394A-394C)의 두께가 ILD 층(390)의 상단 표면으로부터 ILD 층(292)의 상부 표면까지 감소한다. 도시된 실시예의 추가로, 전도성 라인(394A)은 비아(350A)와 물리적으로 접촉하고, 전도성 라인(394B)은 접촉 비아(380)와 물리적으로 접촉하며, 전도성 라인(394C)은 비아(350B)와 물리적으로 접촉한다. 일부 실시예에서, 전도성 라인(394A) 및 전도성 라인(394B)은 각각 에피택셜 소스/드레인 피처(240B, 240C)를 제1 전압에 전기적으로 결합하고, 전도성 라인(394C)은 금속 게이트(232)를 제2 전압에 전기적으로 결합한다.
도 16에서, MLI 피처(250)는 금속-0(M0) 층(소스/드레인 접촉부(282A, 282B)을 포함함), 금속-1(M1) 층(전도성 라인(394A 내지 394C)을 포함함) 및 M0 층을 M1 층에 물리적으로 그리고 전기적으로 접속하는 비아-0(V0) 층(비아(350A, 350B) 및 비아(380)를 포함함)을 포함한다. M0 층은 MLI 피처(250)의 최저, 최하단 접촉/금속 층이며 기판 레벨의 디바이스 피처(예를 들면, 소스/드레인 피처 및/또는 게이트 구조물)와 물리적으로 접촉하고, V0 층은 MLI 피처(250)의 최저, 최하단 비아 층이며, M1 층은 MLI 피처(250)의 제2 최저, 최하단 접촉/금속 층이다. M0 층은 또한 접촉 층, 로컬 상호접속 층 또는 디바이스 레벨 접촉 층으로 지칭될 수 있다. 도시된 실시예에서, 비아(380)는 게이트 구조물(230B)과 직접 그리고 물리적으로 접촉한다. 일부 실시예에서, M0 층은 비아(380)와 게이트 구조물(230B) 사이에 배치된 게이트 접촉부를 더 포함하고, 여기서 비아(380)는 게이트 접촉부와 물리적으로 접촉하고 게이트 접촉부는 게이트 구조물(230B)과 물리적으로 접촉한다. 그러한 실시예에서, 게이트 접촉부는 소스/드레인 접촉부(282A, 282B)과 유사하게 구성될 수 있다. 예를 들어, 게이트 접촉부는 접촉 배리어 층(284)과 같은 접촉 배리어 층 위에 배치된 접촉 벌크 층(286)과 같은 접촉 벌크 층을 포함할 수 있다. 이러한 실시예들에서, 소스/드레인 접촉부(282A, 282B)의 접촉 벌크 층(286)과는 대조적으로, 게이트 접촉부의 접촉 벌크 층은 비아(280)를 형성할 때 리세스되지 않아서, 게이트 접촉부의 접촉 배리어 층이 비아(280)의 측벽의 일부를 따라 배치되지 않는다. 일부 실시예에서, 본 개시는 비아(280)가 비아(350A, 350B)와 유사한 게이트 접촉부 내로 연장되도록 비아(280)를 형성하기 전에 게이트 접촉부의 접촉 벌크 층을 리세싱하는 것을 고려한다. 설명되지는 않았지만, MLI 피처(250)는 M1 층 위에 배치된 비아-2(V2)층, V2층 위에 배치된 금속-2(M2)층 등과 같이 M1 층 위에 형성된 추가 금속 층 및/또는 비아 층을 포함하여, IC 디바이스(200)에 대해 원하는 전기적 접속을 제공할 수 있는 것으로 이해된다. 그런 다음, 제조는 MLI 피처(250)의 제조를 계속할 수 있다. 예를 들어, M2 층에서 Mn 층까지의 추가 레벨의 MLI 피처(250)가 M1 층 위에 형성될 수 있으며, 여기서 n은 MLI 피처(250)의 다수의 금속 층을 나타내고, M2 층 내지 Mn 층 각각은 유전체 물질에 배치된 전도성 라인(394A-394C)과 유사한 전도성 라인을 포함한다. 비아(350A, 350B)와 유사한 비아는, M2 층으로부터 M3 층까지와 같은 직접 인접한 금속 층을 접속하도록 제조될 수 있다. 일부 실시예에서, 비아는 인접하지 않은 금속 층을 접속할 수 있다.
전술한 설명으로부터, 본 개시에서 설명된 비아는 종래의 비아에 비해 장점을 제공함을 알 수 있다. 하지만, 다른 실시예들이 추가적인 이점들을 제공할 수 있고, 모든 이점들이 본 명세서에서 필연적으로 개시되지는 않았고, 어떠한 특정 이점도 모든 실시예들을 위해 요구되지 않는다는 것이 이해된다. 한 가지 장점은 접촉부에 대한 비아(vias-to-contacts) 및 게이트에 대한 비아(vias-to-gates)가 접촉 저항 감소를 최적화하기 위해 상이한 구성(특히 상이한 계면 구성)으로 제공된다는 것이다. 예를 들어, 게이트에 대한 비아는 접촉 개구에 대한 비아의 치수를 증가시키기 위해 적어도 부분적으로 배리어 프리(barrier free)하기 때문에, 접촉 개구에 대한 비아의 금속 충전을 개선하고(일부 실시예들에서, 접촉 개구에 대한 비아 내의 공극을 감소시키거나 제거함) 접촉부에 대한 비아의 저항을 감소시키는 반면, 게이트에 대한 비아는 게이트에 대한 비아의 저항을 최소화하기 위해 비아 배리어 층을 갖는다. 본 개시는, 비아 배리어 층이 접촉부에 대한 비아 및 게이트에 대한 비아 모두에서 구현될 때, 접촉부에 대한 비아의 계면(예를 들어, 비아 배리어 층과 소스/드레인 접촉부 사이)이 게이트에 대한 비아의 계면(예를 들면, 비아 배리어 층과 금속 게이트 사이)과 동일한 저항 감소를 달성할 수 없다는 것과, 접촉부에 대한 비아에서 비아 배리어 층에 의해 제공된 임의의 저항 감소는 비아 배리어 층이 내부에 통합될 때 접촉부에 대한 비아에서 공극이 형성되는 위험을 크게 능가하지 않는다는 것에 유의한다. 따라서 접촉부에 대한 비아로부터 비아 배리어 층을 제거하면 공극 형성의 임의의 위험이 낮아져, 비아 배리어 층을 갖는 접촉부에 대한 비아만큼 양호하게 - 보다 더 양호하지 않은 경우 - 접촉부에 대한 비아의 저항을 최소화한다. 예를 들어, 비아 배리어 층을 갖는 접촉부에 대한 비아는 내부에 공극을 가질 수 있고, 비아 배리어 층을 통합함으로써 제공되는 저항의 임의의 저하에 의해 제공되는 것보다 더 많은 접촉부에 대한 비아의 저항을 증가시킨다. 또 다른 예에서, 본 명세서에 기술된 바와 같이 상향식 퇴적 프로세스에 의해 형성된 접촉부에 대한 비아의 비아 벌크 물질은 낮은 저항 특성을 나타낸다. 또 다른 예에서, 상향식 퇴적 프로세스 후에 비아 배리어 층 및 추가의 비아 벌크 층을 형성하면 접촉부에 대한 비아 개구(via-to-contact openings)(상향식 퇴적 프로세스에서 발생하는 성장 변화를 고려)의 완전한 충전을 보장하고 그리고/또는 비아 벌크 층의 내부 응력을 최소화하여 평탄화 및/또는 다른 후속 프로세싱 동안 비아 벌크 층의 균열을 감소 또는 제거한다. 따라서 개시된 비아 제조 방법은 다양한 비아 계면 요건 및/또는 고려 사항을 설명한다.
본 개시는 많은 다른 실시예를 제공한다. 예시적인 상호접속 구조물은 유전체 층에 배치된 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 포함한다. 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉하고, 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉한다. 제1 비아 층 구성을 갖는 제1 비아, 제2 비아 층 구성을 갖는 제2 비아, 및 제3 비아 층 구성을 갖는 제3 비아가 유전체 층에 배치된다. 제1 비아 및 제2 비아는 각각 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부 내로 연장되어 이들과 물리적으로 접촉한다. 제1 비아의 제1 두께와 제2 비아의 제2 두께는 동일하다. 제3 비아는 제1 소스/드레인 접촉부와 제2 소스/드레인 접촉부 사이에 배치되는 게이트 구조물과 물리적으로 접촉한다. 일부 실시예에서, 제1 비아는 제1 하부 부분 위에 배치된 제1 상부 부분을 포함하고, 제2 비아는 제2 하부 부분 위에 배치된 제2 상부 부분을 포함한다. 이러한 실시예에서, 유전체 층은 제1 상부 부분의 측벽과 물리적으로 접촉하고, 제1 소스/드레인 접촉부는 제1 하부 부분의 측벽과 물리적으로 접촉하고, 유전체 층은 제2 상부 부분의 측벽과 물리적으로 접촉하며, 제2 소스/드레인은 제2 하부 부분의 측벽과 접촉한다. 일부 실시예에서, 제1 비아 및 제2 비아 각각은 제1 방향을 따른 제1 단면 프로파일 및 제2 방향을 따른 제2 단면 프로파일을 갖는다. 제1 방향은 제2 방향과 다르고 제1 단면 프로파일은 제2 단면 프로파일과 다르다. 일부 실시예에서, 제1 비아 및 제2 비아 각각은, 제1 방향을 따른 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부 각각과의 제1 하단 계면 프로파일과, 제2 방향을 따른 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부 각각과의 제2 하단 계면 프로파일을 가진다. 제1 방향은 제2 방향과 다르고, 제1 하단 계면 프로파일은 실질적으로 평면인 표면에 의해 규정되고, 제2 하단 계면 프로파일은 실질적으로 만곡된 표면에 의해 규정된다.
일부 실시예에서, 유전체 층은 제1 레벨 간 유전체 층, 제1 레벨 간 유전체 층 위에 배치된 제2 레벨 간 유전체 층, 및 제1 레벨 간 유전체 층과 제2 레벨 간 유전체 층 사이에 배치된 접촉 에칭 정지 층을 포함한다. 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부는 제1 레벨 간 유전체 층 내에 배치되고 이를 관통해 연장된다. 제1 비아 및 제2 비아는 제2 레벨 간 유전체 층 및 접촉 에칭 정지 층 내에 배치되고 이를 관통해 연장된다. 이러한 실시예에서, 제1 소스/드레인 접촉부 내로 연장되는 제1 비아의 제1 부분은 접촉 에칭 정지 층의 하단 표면과 물리적으로 접촉하고 제2 소스/드레인 접촉부 내로 연장되는 제2 비아의 제2 부분은 접촉 에칭 정지 층의 하단 표면과 물리적으로 접촉한다.
일부 실시예에서, 제1 비아 층 구성을 갖는 제1 비아는 제1 비아 벌크 층, 제1 비아 벌크 층 위에 배치된 제2 비아 벌크 층, 및 제1 비아 벌크 층과 제2 비아 벌크 층 사이에 배치된 비아 배리어 층을 포함한다. 제1 비아 벌크 층은 유전체 층과 물리적으로 접촉하고 비아 배리어 층은 제2 비아 벌크 층과 유전체 층 사이에 더 배치된다. 이러한 실시예의 추가로, 제2 비아 층 구성을 갖는 제2 비아는 유전체 층과 물리적으로 접촉하는 제3 비아 벌크 층을 포함한다. 제1 비아 벌크 층과 제3 비아 벌크 층은 동일한 물질을 포함하고, 제3 비아 벌크 층은 제2 두께를 가지며, 제1 비아 벌크 층은 제1 두께보다 작은 제3 두께를 갖는다. 일부 실시예에서, 제1 소스/드레인 접촉부는 제1 접촉 배리어 층 및 제1 접촉 벌크 층을 포함하고, 제2 소스/드레인 접촉부는 제2 접촉 배리어 층 및 제2 접촉 벌크 층을 포함한다. 일부 실시예에서, 제1 접촉 배리어 층의 제1 부분은 제1 접촉 벌크 층과 유전체 층 사이에 배치되고, 제1 접촉 배리어 층의 제2 부분은 제1 비아 벌크 층과 유전체 층 사이에 배치된다. 일부 실시예에서, 제2 접촉 배리어 층의 제1 부분은 제2 접촉 벌크 층과 유전체 층 사이에 배치되고, 제2 접촉 배리어 층의 제2 부분은 제3 비아 벌크 층과 유전체 층 사이에 배치된다.
일부 실시예에서, 제1 비아 층 구성을 갖는 제1 비아는 제1 비아 벌크 층, 제1 비아 벌크 층 위에 배치된 제2 비아 벌크 층, 및 제1 비아 벌크 층과 제2 비아 벌크 층 사이에 배치된 비아 배리어 층을 포함한다. 제1 비아 벌크 층은 유전체 층과 물리적으로 접촉하고 제1 비아 배리어 층은 제2 비아 벌크 층과 유전체 층 사이에 더 배치된다. 이러한 실시예에 연장에 있어서, 제2 비아 층 구성을 갖는 제2 비아는 제3 비아 벌크 층, 제3 비아 벌크 층 위에 배치된 제4 비아 벌크 층, 및 제3 비아 벌크 층과 제4 비아 벌크 층 사이에 배치된 제2 비아 배리어 층을 포함한다. 제3 비아 벌크 층은 유전체 층과 물리적으로 접촉하고 제2 비아 배리어 층은 제4 비아 벌크 층과 유전체 층 사이에 더 배치된다. 일부 실시예에서, 제1 비아 벌크 층 및 제3 비아 벌크 층은 제1 물질을 포함하고, 제2 비아 벌크 층 및 제4 비아 벌크 층은 제2 물질을 포함하고, 제1 비아 배리어 층 및 제2 비아 배리어 층은 제3 물질을 포함한다. 일부 실시예에서, 제1 비아 배리어 층과 기판 사이의 제1 거리는 제2 비아 배리어 층과 기판 사이의 제2 거리와 상이하다. 일부 실시예에서, 제1 소스/드레인 접촉부는 제1 접촉 배리어 층 및 제1 접촉 벌크 층을 포함하고, 제2 소스/드레인 접촉부는 제2 접촉 배리어 층 및 제2 접촉 벌크 층을 포함한다. 제1 접촉 배리어 층의 제1 부분은 제1 접촉 벌크 층과 유전체 층 사이에 배치되고, 제1 접촉 배리어 층의 제2 부분은 제1 비아 벌크 층과 유전체 층 사이에 배치된다. 제2 접촉 배리어 층의 제1 부분은 제2 접촉 벌크 층과 유전체 층 사이에 배치되고, 제2 접촉 배리어 층의 제2 부분은 제3 비아 벌크 층과 유전체 층 사이에 배치된다.
예시적인 디바이스는 기판 위에 배치된 게이트 구조물을 포함한다. 게이트 구조물은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치된다. 디바이스는 유전체 층에 배치된 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 더 포함한다. 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉하고, 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉한다. 디바이스는 유전체 층에 배치된 제1 비아, 제2 비아 및 제3 비아를 더 포함한다. 제1 비아는 제1 소스/드레인 접촉부와 물리적으로 접촉하고, 제2 비아는 제2 소스/드레인 접촉부와 물리적으로 접촉하고, 제3 비아는 게이트 구조물과 물리적으로 접촉한다. 제1 비아는 유전체 층과 물리적으로 접촉하는 제1 측벽을 갖는 제1 금속 충전 층을 포함한다. 제2 비아는 유전체 층과 물리적으로 접촉하는 제2 측벽을 갖는 제2 금속 충전 층을 포함한다. 제3 비아는 금속 배리어 층 위에 배치된 제3 금속 충전 층을 포함한다. 금속 배리어 층은 제3 금속 충전 층과 유전체 층 사이에 배치되어, 제3 금속 충전 층의 제3 측벽이 유전체 층과 물리적으로 접촉하지 않도록 한다. 일부 실시예에서, 제1 비아 및 제2 비아는 제1 방향을 따른 제1 단면 프로파일 및 제2 방향을 따른 제2 단면 프로파일을 갖는다. 제1 방향은 제2 방향과 다르다. 제1 비아의 제1 하단 및 제2 비아의 제2 하단은 제1 단면 프로파일에서 실질적으로 평면인 표면 및 제2 단면 프로파일에서 실질적으로 만곡된 표면을 갖는다.
일부 실시예에서, 금속 배리어 층은 제1 금속 배리어 층이다. 이러한 실시예에서, 제1 비아는 제1 금속 충전 층을 포함하는 제1 부분 및 제1 부분 위에 배치된 제2 부분을 갖는다. 제2 부분은 제2 금속 배리어 층 위에 배치된 제4 금속 충전 층을 포함하고, 제2 금속 배리어 층은 제4 금속 충전 층과 유전체 층 사이에 배치되어, 제4 금속 충전 층의 제4 측벽이 유전체 층과 물리적으로 접촉하지 않도록 하고, 제2 금속 배리어 층은 제1 금속 충전 층과 제4 금속 충전 층 사이에 배치된다. 일부 실시예에서, 제1 비아 및 제2 비아는 제1 두께를 갖고, 제1 금속 충전 층은 제1 두께보다 작은 제2 두께를 가지며, 제2 금속 충전 층은 제1 두께와 동일한 제3 두께를 갖는다. 일부 실시예에서, 제2 비아는 제2 금속 충전 층을 포함하는 제3 부분 및 제3 부분 위에 배치된 제4 부분을 갖는다. 제4 부분은 제3 금속 배리어 층 위에 배치된 제5 금속 충전 층을 포함하고, 제3 금속 배리어 층은 제5 금속 충전 층과 유전체 층 사이에 배치되어, 제5 금속 충전 층의 제5 측벽이 유전체 층과 물리적으로 접촉하지 않도록 하고, 제3 금속 배리어 층은 제2 금속 충전 층과 제5 금속 충전 층 사이에 배치된다. 일부 실시예에서, 제1 비아 및 제2 비아는 제1 두께를 갖고, 제1 금속 충전 층은 제1 두께보다 작은 제2 두께를 가지며, 제2 금속 충전 층은 제1 두께보다 작은 제3 두께를 가지며, 제3 두께는 제2 두께와는 상이하다.
일부 실시 예에서, 제1 소스/드레인 접촉부는 제1 접촉 배리어 층 위에 배치된 제1 접촉 벌크 층을 포함하고, 제2 소스/드레인 접촉부는 제2 접촉 배리어 층 위에 배치된 제2 접촉 벌크 층을 포함한다. 제1 금속 충전 층의 제1 측벽의 제1 부분은 유전체 층과 물리적으로 접촉하고, 제1 금속 충전 층의 제1 측벽의 제2 부분은 제1 접촉 배리어 층과 물리적으로 접촉하여, 제1 접촉 배리어 층이 제1 금속 충전 층의 제1 측벽의 제2 부분과 유전체 층 사이에 배치된다. 제2 금속 충전 층의 제2 측벽의 제3 부분은 유전체 층과 물리적으로 접촉하고, 제2 금속 충전 층의 제2 측벽의 제4 부분은 제2 접촉 배리어 층과 물리적으로 접촉하여, 제2 접촉 배리어 층이 제2 금속 충전 층의 제2 측벽의 제4 부분과 유전체 층 사이에 배치된다.
예시적인 방법은 유전체 층에 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 형성하는 단계를 포함한다. 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉하고, 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉한다. 이 방법은 유전체 층에 제1 비아 개구 및 제2 비아 개구를 형성하는 단계를 더 포함한다. 제1 비아 개구는 제1 소스/드레인 접촉부를 노출하고 제2 비아 개구는 제2 소스/드레인 접촉부를 노출한다. 이 방법은 제1 비아 개구를 연장하기 위해 제1 소스/드레인 접촉부를 그리고 제2 비아 개구를 연장하기 위해 제2 소스/드레인 접촉부를 리세싱하는 단계와, 상향식 퇴적 프로세스를 수행하여 제1 비아 개구에 제1 비아 벌크 층을 그리고 제2 비아 개구에 제2 비아 벌크 층을 형성하는 단계를 더 포함한다. 제1 비아 벌크 층의 제1 두께는 제2 비아 벌크 층의 제2 두께와 상이하다. 본 방법은, 제1 비아 벌크 층 및 제2 비아 벌크 층 위에 제1 비아 배리어 층을 형성하는 단계; 제1 비아 배리어 층 위에 제3 비아 벌크 층을 형성하는 단계; 및 유전체 층의 상단 표면 위에 배치되는 제3 비아 벌크 층, 제1 비아 배리어 층, 제2 비아 벌크 층 및 제1 비아 벌크 층 중 임의의 것을 제거하기 위한 평탄화 프로세스를 수행함으로써, 제3 두께 및 제1 비아 층 구성을 갖는 제1 비아와, 제3 두께, 및 제1 비아 층 구성과는 다른 및 제2 비아 층 구성을 갖는 제2 비아를 형성하는 단계를 더 포함한다. 본 방법은, 게이트 구조물을 노출하는 제3 비아 개구를 유전체 층 내에 형성하는 단계, 제3 비아 개구를 부분적으로 채우는 제2 비아 배리어 층을 형성하는 단계, 및 제2 비아 배리어 층 위에 제4 비아 벌크 층을 형성하는 단계를 더 포함한다. 제4 비아 벌크 층은 제3 비아 개구의 나머지 부분을 채운다. 본 방법은, 평탄화 프로세스를 수행하여 유전체 층의 상단 표면 위에 배치되는 제4 비아 벌크 층 및 제2 비아 배리어 층 중 임의의 것을 제거함으로써 제1 비아 층 구성 및 제2 비아 층 구성과는 다른 제3 비아 층 구성을 갖는 제3 비아를 형성하는 단계를 더 포함한다. 일부 실시예에서, 유전체 층에 제1 비아 개구 및 제2 비아 개구를 형성하는 단계는 건식 에칭 프로세스를 수행하는 단계를 포함하고, 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 리세싱하는 단계는 습식 에칭 프로세스를 수행하는 단계를 포함한다. 일부 실시예에서, 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부는 각각 접촉 배리어 층 위에 배치된 접촉 벌크 층을 포함하고, 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 리세싱하는 단계는 실질적으로 접촉 배리어 층을 에칭하지 않고 접촉 벌크 층을 에칭하는 단계를 포함한다. 일부 실시예에서, 제3 비아 벌크 층을 형성하는 단계 및 제4 비아 벌크 층을 형성하는 단계 각각은 블랭킷 퇴적 프로세스를 수행하는 단계를 포함한다.
또 다른 예시적인 방법은 제1 유전체 층의 소스/드레인 피처에 대한 소스/드레인 접촉부를 형성하는 단계, 소스/드레인 접촉부에 대한 제1 비아를 형성하는 단계, 및 게이트 구조물에 대한 제2 비아를 형성하는 단계를 포함한다. 제1 비아를 형성하는 단계는 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계와, 제2 유전체 층에 제1 비아 개구를 형성하는 단계를 포함한다. 제1 비아 개구는 소스/드레인 접촉부를 노출한다. 제1 비아를 형성하는 단계는 제1 비아 개구를 연장하기 위해 소스/드레인 접촉부를 리세싱하는 단계, 연장된 제1 비아 개구를 제1 금속 층으로 채우기 위한 상향 퇴적 프로세스를 수행하는 단계, 제1 금속 층 및 제2 유전체 층 위에 제2 금속 층을 형성하는 단계, 제2 금속 층 위에 제3 금속 층을 형성하는 단계, 및 제2 유전체 층의 상단 표면 위에 배치된 제1 금속 층, 제2 금속 층 및 제3 금속 층 중 임의의 것을 제거하기 위한 평탄화 프로세스를 수행하는 단계를 더 포함한다. 제2 비아를 형성하는 단계는 제2 유전체 층 및 제1 유전체 층에 제2 비아 개구를 형성하는 단계를 포함한다. 제2 비아 개구는 게이트 구조물을 노출한다. 제2 비아를 형성하는 단계는 제2 비아 개구를 부분적으로 채우기 위해 제4 금속 층을 형성하는 단계와, 제2 비아 개구의 나머지 부분을 채우기 위해 제4 금속 층 위에 제5 금속 층을 형성하는 단계를 더 포함한다. 일부 실시예에서, 제1 금속 층을 형성하는 단계는 제1 텅스텐 함유 층을 형성하는 단계를 포함하고, 제3 금속 층을 형성하는 단계는 제2 텅스텐 함유 층을 형성하는 단계를 포함한다. 일부 실시예에서, 제2 금속 층을 형성하는 단계는 티타늄 함유 층을 형성하는 단계를 포함한다.
일부 실시예에서, 연장된 제1 비아 개구는 제1 방향을 따른 제1 단면 프로파일 및 제2 방향을 따른 제2 단면 프로파일을 갖는다. 제1 방향은 제2 방향과 다르다. 이러한 실시예에서, 연장된 제1 비아 개구의 하단은 제1 단면 프로파일에서 실질적으로 평면인 표면 및 제2 단면 프로파일에서 실질적으로 만곡된 표면에 의해 규정된다. 일부 실시예에서, 제2 금속 층을 형성하는 단계는 제1 접착제 층을 퇴적하는 단계 및 제1 접착제 층 위에 제2 접착제 층을 퇴적하는 단계를 포함한다. 이러한 실시예에서, 제1 접착제 층은 티타늄을 포함할 수 있고 제2 접착제 층은 티타늄 및 질소를 포함할 수 있다. 일부 실시예에서, 제1 금속 층은 제1 비아 개구를 완전히 채우므로, 제1 비아는 제1 금속 층을 포함한다. 일부 실시예에서, 제1 금속 층을 형성하는 단계는 제1 금속 층을 형성한 후에 제1 비아 개구의 상단 부분이 남도록 제1 비아 개구의 하단 부분을 제1 금속 층으로 채우는 단계를 포함한다. 이러한 실시예에서, 제2 금속 층을 형성하는 단계는 제1 비아 개구의 상단 부분을 제2 금속 층으로 부분적으로 채우는 단계를 포함하고, 제3 금속 층을 형성하는 단계는 제1 비아 개구의 상단 부분의 나머지 부분을 제3 금속 층으로 채우는 단계를 포함한다.
일부 실시예에서, 제1 비아 개구를 형성하는 단계는 건식 에칭 프로세스를 수행하는 단계를 포함하고, 소스/드레인 접촉부를 리세싱하는 단계는 습식 에칭 프로세스를 수행하는 단계를 포함한다. 일부 실시예에서, 소스/드레인 접촉부는 금속 접착제 층 위에 배치된 금속 충전 층을 포함하고, 소스/드레인 접촉부를 리세싱하는 단계는 실질적으로 금속 접착제 층을 에칭하지 않고 금속 충전 층을 에칭하는 단계를 포함한다. 일부 실시예에서, 게이트 구조물은 제1 방향을 따르는 제1 치수 및 제1 방향에 실질적으로 수직인 제2 방향을 따르는 제2 치수를 갖는다. 이러한 실시예에서, 제1 비아 개구를 연장하기 위해 소스/드레인 접촉부를 리세싱하는 단계는 제1 방향을 따라 제2 유전체 층 아래의 제1 비아 개구를 연장하지 않고 제2 방향을 따라 제2 유전체 층 아래의 제1 비아 개구를 연장한다. 일부 실시예에서, 제1 치수는 게이트 길이이고 제2 치수는 게이트 폭이다.
일부 실시예에서, 소스/드레인 접촉부는 제1 소스/드레인 접촉부이고 소스/드레인 피처는 제1 소스/드레인 피처이다. 이러한 실시예에서, 방법은 제1 유전체 층의 제2 소스/드레인 피처에 대한 제2 소스/드레인 접촉부를 형성하는 단계를 더 포함할 수 있다. 게이트 구조물은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치된다. 이러한 실시예에서, 방법은 제1 소스/드레인 접촉부에 대한 제1 비아를 형성하는 동안 제2 유전체 층에 제2 소스/드레인 접촉부에 대한 제3 비아를 형성하는 단계를 더 포함할 수 있다. 제3 비아를 형성하는 단계는 제2 유전체 층에 제3 비아 개구를 형성하는 단계를 포함한다. 제3 비아 개구는 소스/드레인 접촉부를 노출한다. 제3 비아를 형성하는 단계는 제3 비아 개구를 연장하기 위해 제2 소스/드레인 접촉부를 리세싱하는 단계, 연장된 제3 비아 개구를 제1 금속 층으로 채우기 위한 상향 퇴적 프로세스를 수행하는 단계, 제1 금속 층 및 제2 유전체 층 위에 제2 금속 층을 형성하는 단계, 제2 금속 층 위에 제3 금속 층을 형성하는 단계, 및 제2 유전체 층의 상단 표면 위에 배치된 제1 금속 층, 제2 금속 층 및 제3 금속 층 중 임의의 것을 제거하기 위한 평탄화 프로세스를 수행하는 단계를 더 포함한다. 일부 실시예에서, 제1 금속 층은 제1 비아 개구를 부분적으로 채우고 제3 비아 개구를 완전히 채우고 제2 유전체 층 위로 연장하여, 제1 비아 개구에 배치된 제1 금속 층의 제1 부분 및 제3 비아 개구에 배치된 제1 금속 층의 제2 부분을 형성한다. 일부 실시예에서, 제2 금속 층은 제1 비아 개구를 부분적으로 채우고, 제1 비아 개구에 배치된 제1 금속 층의 제1 부분 위에 배치되고, 제2 금속 층은 제3 비아 개구에 배치된 제1 금속 층의 제2 부분 위에 배치된다. 일부 실시예에서, 제3 금속 층은 제1 비아 개구의 나머지 부분을 부분적으로 채우고 제2 금속 층 위에 배치된다.
또 다른 예시적인 디바이스는 기판 위에 배치된 게이트 구조물을 포함한다. 게이트 구조물은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치된다. 디바이스는 유전체 층에 배치된 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 더 포함한다. 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉하고, 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉한다. 디바이스는 유전체 층에 배치된 제1 비아, 제2 비아 및 제3 비아를 더 포함한다. 제1 비아는 제1 소스/드레인 접촉부와 물리적으로 접촉하고, 제2 비아는 제2 소스/드레인 접촉부와 물리적으로 접촉하며, 제3 비아는 게이트 구조물과 물리적으로 접촉한다. 제1 비아 및 제2 비아는 각각 유전체 층과 물리적으로 접촉하는 제1 금속 충전 층을 포함한다. 제3 비아는 제2 금속 충전 층과 금속 접착제 층을 가지고 있다. 금속 접착제 층은 제2 금속 충전 층과 유전체 층 사이에 배치된다. 일부 실시예에서, 금속 접착제 층은 제1 금속 접착제 층이고, 제1 비아는 제1 금속 충전 층이 유전체 층과 물리적으로 접촉하는 제1 부분을 가지며, 제1 비아는 제2 금속 접착제 층이 제1 금속 충전 층과 유전체 층 사이에 배치되는 제2 부분을 갖는다. 일부 실시예에서, 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부는 각각 제3 금속 충전 층과 유전체 층 사이에 배치된 제3 금속 접착제 층을 포함한다. 이러한 실시예에서, 제1 비아는 제3 금속 접착제 층이 제1 금속 충전 층과 유전체 층 사이에 배치되는 제3 부분을 더 포함하고, 제2 비아는 제3 금속 접착제 층이 제1 금속 충전 층과 유전체 층 사이에 배치되는 부분을 포함한다. 일부 실시예에서, 제1 비아 및 제2 비아는 제1 방향을 따른 제1 단면 프로파일 및 제2 방향을 따른 제2 단면 프로파일을 갖는다. 제1 방향은 제2 방향과 다르다. 이러한 실시예에서, 제1 비아의 하단 및 제2 비아의 하단은 제1 단면 프로파일에서 실질적으로 평면인 표면 및 제2 단면 프로파일에서 실질적으로 만곡된 표면에 의해 규정된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 발명 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
유전체 층 내에 배치된 제1 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉함 -;
상기 유전체 층 내에 배치된 제2 소스/드레인 접촉부 - 상기 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉함 -;
상기 유전체 층 내에 배치된 제1 비아 층 구성을 갖는 제1 비아 - 상기 제1 비아는 상기 제1 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉함 -; 및
상기 유전체 층 내에 배치된 제2 비아 층 구성을 갖는 제2 비아
를 포함하고,
상기 제2 비아는 상기 제2 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉하고,
상기 제2 비아 층 구성은 상기 제1 비아 층 구성과 상이하며,
상기 제1 비아의 제1 두께는 상기 제2 비아의 제2 두께와 동일한 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 비아는 제1 하부 부분 위에 배치된 제1 상부 부분을 포함하고,
상기 유전체 층은 상기 제1 상부 부분의 측벽과 물리적으로 접촉하고,
상기 제1 소스/드레인 접촉부는 상기 제1 하부 부분의 측벽과 물리적으로 접촉하며,
상기 제2 비아는 제2 하부 부분 위에 배치된 제2 상부 부분을 포함하고,
상기 유전체 층은 상기 제2 상부 부분의 측벽과 물리적으로 접촉하고,
상기 제2 소스/드레인 접촉부는 상기 제2 하부 부분의 측벽과 물리적으로 접촉하는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 비아 및 상기 제2 비아 각각은 제1 방향을 따른 제1 단면 프로파일 및 제2 방향을 따른 제2 단면 프로파일을 가지며,
상기 제1 방향은 상기 제2 방향과 상이하고,
상기 제1 단면 프로파일은 상기 제2 단면 프로파일과 상이한 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제1 비아 및 제2 비아 각각은, 제1 방향을 따른, 상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부 각각과의 제1 하단 계면 프로파일과, 제2 방향을 따른, 상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부 각각과의 제2 하단 계면 프로파일을 가지며,
상기 제1 방향은 상기 제2 방향과 상이하고,
상기 제1 하단 계면 프로파일은 실질적으로 평면인 표면에 의해 규정되고,
상기 제2 하단 계면 프로파일은 실질적으로 만곡된 표면에 의해 규정되는 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 유전체 층은 제1 레벨 간 유전체 층, 상기 제1 레벨 간 유전체 층 위에 배치된 제2 레벨 간 유전체 층, 및 상기 제1 레벨 간 유전체 층과 상기 제2 레벨 간 유전체 층 사이에 배치된 접촉 에칭 정지 층을 포함하고,
상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부는 상기 제1 레벨 간 유전체 층 내에 배치되고 이를 관통해 연장되고,
상기 제1 비아 및 상기 제2 비아는 상기 제2 레벨 간 유전체 층 및 상기 접촉 에칭 정지 층 내에 배치되고 이를 관통해 연장되고,
상기 제1 소스/드레인 접촉부 내로 연장되는 상기 제1 비아의 제1 부분은 상기 접촉 에칭 정지 층의 하단 표면과 물리적으로 접촉하고,
상기 제2 소스/드레인 접촉부 내로 연장되는 상기 제2 비아의 제2 부분은 상기 접촉 에칭 정지 층의 하단 표면과 물리적으로 접촉하는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제1 비아 층 구성을 갖는 상기 제1 비아는,
제1 비아 벌크 층;
상기 제1 비아 벌크 층 위에 배치된 제2 비아 벌크 층; 및
상기 제1 비아 벌크 층과 상기 제2 비아 벌크 층 사이에 배치된 비아 배리어 층
을 포함하고,
상기 제1 비아 벌크 층은 상기 유전체 층과 물리적으로 접촉하고,
상기 비아 배리어 층은 또한, 상기 제2 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제2 비아 층 구성을 갖는 상기 제2 비아는,
상기 유전체 층과 물리적으로 접촉하는 제3 비아 벌크 층
을 포함하고,
상기 제1 비아 벌크 층과 상기 제3 비아 벌크 층은 동일한 물질을 포함하고,
상기 제3 비아 벌크 층은 상기 제2 두께를 가지며,
상기 제1 비아 벌크 층은 상기 제1 두께보다 작은 제3 두께를 갖는 것인, 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제1 소스/드레인 접촉부는 제1 접촉 배리어 층 및 제1 접촉 벌크 층을 포함하고,
상기 제1 접촉 배리어 층의 제1 부분은 상기 제1 접촉 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제1 접촉 배리어 층의 제2 부분은 상기 제1 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제2 소스/드레인 접촉부는 제2 접촉 배리어 층 및 제2 접촉 벌크 층을 포함하고,
상기 제2 접촉 배리어 층의 제1 부분은 상기 제2 접촉 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제2 접촉 배리어 층의 제2 부분은 상기 제3 비아 벌크 층과 상기 유전체 층 사이에 배치되는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제1 비아 층 구성을 갖는 상기 제1 비아는,
제1 비아 벌크 층;
상기 제1 비아 벌크 층 위에 배치된 제2 비아 벌크 층; 및
상기 제1 비아 벌크 층과 상기 제2 비아 벌크 층 사이에 배치된 제1 비아 배리어 층
을 포함하고,
상기 제1 비아 벌크 층은 상기 유전체 층과 물리적으로 접촉하고,
상기 제1 비아 배리어 층은 또한 상기 제2 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제2 비아 층 구성을 갖는 상기 제2 비아는,
제3 비아 벌크 층;
상기 제3 비아 벌크 층 위에 배치된 제4 비아 벌크 층; 및
상기 제3 비아 벌크 층과 상기 제4 비아 벌크 층 사이에 배치된 제2 비아 배리어 층
을 포함하고,
상기 제3 비아 벌크 층은 상기 유전체 층과 물리적으로 접촉하고,
상기 제2 비아 배리어 층은 또한, 상기 제4 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제1 비아 벌크 층 및 상기 제3 비아 벌크 층은 제1 물질을 포함하고,
상기 제2 비아 벌크 층 및 상기 제4 비아 벌크 층은 제2 물질을 포함하고,
상기 제1 비아 배리어 층 및 상기 제2 비아 배리어 층은 제3 물질을 포함하며,
제1 비아 배리어 층과 기판 사이의 제1 거리는 상기 제2 비아 배리어 층과 상기 기판 사이의 제2 거리와 상이한 것인, 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제1 소스/드레인 접촉부는 제1 접촉 배리어 층 및 제1 접촉 벌크 층을 포함하고,
상기 제1 접촉 배리어 층의 제1 부분은 상기 제1 접촉 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제1 접촉 배리어 층의 제2 부분은 상기 제1 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제2 소스/드레인 접촉부는 제2 접촉 배리어 층 및 제2 접촉 벌크 층을 포함하고,
상기 제2 접촉 배리어 층의 제1 부분은 상기 제2 접촉 벌크 층과 상기 유전체 층 사이에 배치되며,
상기 제2 접촉 배리어 층의 제2 부분은 상기 제3 비아 벌크 층과 상기 유전체 층 사이에 배치되는 것인, 디바이스.
실시예 10. 디바이스에 있어서,
기판 위에 배치된 게이트 구조물 - 상기 게이트 구조물은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치됨 -;
유전체 층 내에 배치된 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 상기 제1 소스/드레인 피처와 물리적으로 접촉하고, 상기 제2 소스/드레인 접촉부는 상기 제2 소스/드레인 피처와 물리적으로 접촉함 -; 및
상기 유전체 층 내에 배치된 제1 비아, 제2 비아 및 제3 비아
를 포함하고,
상기 제1 비아는 상기 제1 소스/드레인 접촉부와 물리적으로 접촉하고,
상기 제2 비아는 상기 제2 소스/드레인 접촉부와 물리적으로 접촉하고,
상기 제3 비아는 상기 게이트 구조물과 물리적으로 접촉하며,
상기 제1 비아는 상기 유전체 층과 물리적으로 접촉하는 제1 측벽을 갖는 제1 금속 충전 층을 포함하고,
상기 제2 비아는 상기 유전체 층과 물리적으로 접촉하는 제2 측벽을 갖는 제2 금속 충전 층을 포함하고,
상기 제3 비아는 금속 배리어 층 위에 배치된 제3 금속 충전 층을 포함하고,
상기 제3 금속 충전 층의 제3 측벽이 상기 유전체 층과 물리적으로 접촉하지 않도록, 상기 금속 배리어 층은 상기 제3 금속 충전 층과 상기 유전체 층 사이에 배치되는 것인, 디바이스.
실시예 11. 실시예 10에 있어서,
상기 금속 배리어 층은 제1 금속 배리어 층이고,
상기 제1 비아는 상기 제1 금속 충전 층을 포함하는 제1 부분 및 상기 제1 부분 위에 배치된 제2 부분을 가지며,
상기 제2 부분은 제2 금속 배리어 층 위에 배치된 제4 금속 충전 층을 포함하고,
상기 제4 금속 충전 층의 제4 측벽이 상기 유전체 층과 물리적으로 접촉하지 않도록, 상기 제2 금속 배리어 층은 상기 제4 금속 충전 층과 상기 유전체 층 사이에 배치되며,
상기 제2 금속 배리어 층은 상기 제1 금속 충전 층과 상기 제4 금속 충전 층 사이에 배치되는 것인, 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제1 비아 및 상기 제2 비아는 제1 두께를 갖고,
상기 제1 금속 충전 층은 상기 제1 두께보다 작은 제2 두께를 가지며,
상기 제2 금속 충전 층은 상기 제1 두께와 동일한 제3 두께를 갖는 것인, 디바이스.
실시예 13. 실시예 11에 있어서,
상기 제2 비아는 상기 제2 금속 충전 층을 포함하는 제3 부분 및 상기 제3 부분 위에 배치된 제4 부분을 가지며,
상기 제4 부분은 제3 금속 배리어 층 위에 배치된 제5 금속 충전 층을 포함하고,
상기 제5 금속 충전 층의 제5 측벽이 상기 유전체 층과 물리적으로 접촉하지 않도록, 상기 제3 금속 배리어 층은 상기 제5 금속 충전 층과 상기 유전체 층 사이에 배치되어, , 상기 제3 금속 배리어 층은 상기 제2 금속 충전 층과 상기 제5 금속 충전 층 사이에 배치되는 것인, 디바이스.
실시예 14. 실시예 13에 있어서,
상기 제1 비아 및 상기 제2 비아는 제1 두께를 갖고,
상기 제1 금속 충전 층은 상기 제1 두께보다 작은 제2 두께를 가지며,
상기 제2 금속 충전 층은 상기 제1 두께보다 작은 제3 두께를 가지며,
상기 제3 두께는 상기 제2 두께와는 상이한 것인, 디바이스.
실시예 15. 실시예 10에 있어서,
상기 제1 비아 및 상기 제2 비아는 제1 방향을 따른 제1 단면 프로파일 및 제2 방향을 따른 제2 단면 프로파일을 가지며,
상기 제1 방향은 상기 제2 방향과 상이하며,
상기 제1 비아의 제1 하단 및 상기 제2 비아의 제2 하단은 상기 제1 단면 프로파일에서 실질적으로 평면인 표면 및 상기 제2 단면 프로파일에서 실질적으로 만곡된 표면을 갖는 것인, 디바이스.
실시예 16. 실시예 10에 있어서,
상기 제1 소스/드레인 접촉부는 제1 접촉 배리어 층 위에 배치된 제1 접촉 벌크 층을 포함하고,
상기 제2 소스/드레인 접촉부는 제2 접촉 배리어 층 위에 배치된 제2 접촉 벌크 층을 포함하며,
상기 제1 금속 충전 층의 제1 측벽의 제1 부분은 상기 유전체 층과 물리적으로 접촉하고, 상기 제1 금속 충전 층의 제1 측벽의 제2 부분은 상기 제1 접촉 배리어 층과 물리적으로 접촉하여, 상기 제1 접촉 배리어 층이 상기 제1 금속 충전 층의 제1 측벽의 제2 부분과 상기 유전체 층 사이에 배치되며,
상기 제2 금속 충전 층의 제2 측벽의 제3 부분은 상기 유전체 층과 물리적으로 접촉하고, 상기 제2 금속 충전 층의 제2 측벽의 제4 부분은 상기 제2 접촉 배리어 층과 물리적으로 접촉하여, 상기 제2 접촉 배리어 층이 상기 제2 금속 충전 층의 제2 측벽의 제4 부분과 상기 유전체 층 사이에 배치되는 것인, 디바이스.
실시예 17. 방법에 있어서,
유전체 층 내에 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 형성하는 단계 - 상기 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉하고, 상기 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉함 -;
상기 유전체 층 내에 제1 비아 개구 및 제2 비아 개구를 형성하는 단계 - 상기 제1 비아 개구는 상기 제1 소스/드레인 접촉부를 노출시키고 상기 제2 비아 개구는 상기 제2 소스/드레인 접촉부를 노출시킴 -;
상기 제1 비아 개구를 연장시키도록 상기 제1 소스/드레인 접촉부를 리세싱하고 상기 제2 비아 개구를 연장시키도록 상기 제2 소스/드레인 접촉부를 리세싱하는 단계;
상향식(bottom-up) 성막 프로세스를 수행하여 상기 제1 비아 개구 내에 제1 비아 벌크 층을 형성하고고 상기 제2 비아 개구 내에 제2 비아 벌크 층을 형성하는 단계 - 상기 제1 비아 벌크 층의 제1 두께는 상기 제2 비아 벌크 층의 제2 두께와는 상이함 -;
상기 제1 비아 벌크 층 및 상기 제2 비아 벌크 층 위에 제1 비아 배리어 층을 형성하는 단계;
상기 제1 비아 배리어 층 위에 제3 비아 벌크 층을 형성하는 단계;
상기 유전체 층의 상단 표면 위에 배치되는, 상기 제3 비아 벌크 층, 상기 제1 비아 배리어 층, 상기 제2 비아 벌크 층 및 상기 제1 비아 벌크 층 중 임의의 층을 제거하기 위한 평탄화 프로세스를 수행함으로써, 제3 두께 및 제1 비아 층 구성을 갖는 제1 비아와, 상기 제3 두께, 및 상기 제1 비아 층 구성과는 상이한 제2 비아 층 구성을 갖는 제2 비아를 형성하는 단계;
게이트 구조물을 노출시키는 제3 비아 개구를 상기 유전체 층 내에 형성하는 단계;
상기 제3 비아 개구를 부분적으로 채우는 제2 비아 배리어 층을 형성하는 단계;
상기 제2 비아 배리어 층 위에 제4 비아 벌크 층을 형성하는 단계 - 상기 제4 비아 벌크 층은 상기 제3 비아 개구의 나머지를 채움 -; 및
평탄화 프로세스를 수행하여, 상기 유전체 층의 상단 표면 위에 배치되는, 상기 제4 비아 벌크 층 및 상기 제2 비아 배리어 층 중 임의의 층을 제거함으로써, 상기 제1 비아 층 구성 및 상기 제2 비아 층 구성과는 상이한 제3 비아 층 구성을 갖는 제3 비아를 형성하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 유전체 층에 상기 제1 비아 개구 및 상기 제2 비아 개구를 형성하는 단계는 건식 에칭 프로세스를 수행하는 단계를 포함하고,
상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부를 리세싱하는 단계는 습식 에칭 프로세스를 수행하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부는 각각 접촉 배리어 층 위에 배치되는 접촉 벌크 층을 포함하고,
상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부를 리세싱하는 단계는 실질적으로 상기 접촉 배리어 층을 에칭하지 않고 상기 접촉 벌크 층을 에칭하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 제3 비아 벌크 층을 형성하는 단계 및 상기 제4 비아 벌크 층을 형성하는 단계 각각은 블랭킷 성막 프로세스를 수행하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    유전체 층 내에 배치된 제1 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 배치된 제2 소스/드레인 접촉부 - 상기 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 배치된 제1 비아 층 구성을 갖는 제1 비아 - 상기 제1 비아는 상기 제1 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉함 -; 및
    상기 유전체 층 내에 배치된 제2 비아 층 구성을 갖는 제2 비아
    를 포함하고,
    상기 제2 비아는 상기 제2 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉하고,
    상기 제2 비아 층 구성은 상기 제1 비아 층 구성과 상이하고,
    상기 제1 비아의 제1 두께는 상기 제2 비아의 제2 두께와 동일하고,
    상기 제1 비아 및 제2 비아 각각은, 제1 방향을 따른, 상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부 각각과의 제1 하단 계면 프로파일과, 제2 방향을 따른, 상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부 각각과의 제2 하단 계면 프로파일을 가지고,
    상기 제1 방향은 상기 제2 방향과 상이하고,
    상기 제1 하단 계면 프로파일은 평면인 표면에 의해 규정되고,
    상기 제2 하단 계면 프로파일은 만곡된 표면에 의해 규정되는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 제1 비아는 제1 하부 부분 위에 배치된 제1 상부 부분을 포함하고,
    상기 유전체 층은 상기 제1 상부 부분의 측벽과 물리적으로 접촉하고,
    상기 제1 소스/드레인 접촉부는 상기 제1 하부 부분의 측벽과 물리적으로 접촉하며,
    상기 제2 비아는 제2 하부 부분 위에 배치된 제2 상부 부분을 포함하고,
    상기 유전체 층은 상기 제2 상부 부분의 측벽과 물리적으로 접촉하고,
    상기 제2 소스/드레인 접촉부는 상기 제2 하부 부분의 측벽과 물리적으로 접촉하는 것인, 디바이스.
  3. 디바이스에 있어서,
    유전체 층 내에 배치된 제1 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 배치된 제2 소스/드레인 접촉부 - 상기 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 배치된 제1 비아 층 구성을 갖는 제1 비아 - 상기 제1 비아는 상기 제1 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉함 -; 및
    상기 유전체 층 내에 배치된 제2 비아 층 구성을 갖는 제2 비아
    를 포함하고,
    상기 제2 비아는 상기 제2 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉하고,
    상기 제2 비아 층 구성은 상기 제1 비아 층 구성과 상이하고,
    상기 제1 비아의 제1 두께는 상기 제2 비아의 제2 두께와 동일하고,
    상기 유전체 층은 제1 레벨 간 유전체 층, 상기 제1 레벨 간 유전체 층 위에 배치된 제2 레벨 간 유전체 층, 및 상기 제1 레벨 간 유전체 층과 상기 제2 레벨 간 유전체 층 사이에 배치된 접촉 에칭 정지 층을 포함하고,
    상기 제1 소스/드레인 접촉부 및 상기 제2 소스/드레인 접촉부는 상기 제1 레벨 간 유전체 층 내에 배치되고 이를 관통해 연장되고,
    상기 제1 비아 및 상기 제2 비아는 상기 제2 레벨 간 유전체 층 및 상기 접촉 에칭 정지 층 내에 배치되고 이를 관통해 연장되고,
    상기 제1 소스/드레인 접촉부 내로 연장되는 상기 제1 비아의 제1 부분은 상기 접촉 에칭 정지 층의 하단 표면과 물리적으로 접촉하고,
    상기 제2 소스/드레인 접촉부 내로 연장되는 상기 제2 비아의 제2 부분은 상기 접촉 에칭 정지 층의 하단 표면과 물리적으로 접촉하는 것인, 디바이스.
  4. 디바이스에 있어서,
    유전체 층 내에 배치된 제1 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 배치된 제2 소스/드레인 접촉부 - 상기 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 배치된 제1 비아 층 구성을 갖는 제1 비아 - 상기 제1 비아는 상기 제1 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉함 -; 및
    상기 유전체 층 내에 배치된 제2 비아 층 구성을 갖는 제2 비아
    를 포함하고,
    상기 제2 비아는 상기 제2 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉하고,
    상기 제2 비아 층 구성은 상기 제1 비아 층 구성과 상이하고,
    상기 제1 비아의 제1 두께는 상기 제2 비아의 제2 두께와 동일하고,
    상기 제1 비아 층 구성을 갖는 상기 제1 비아는,
    제1 비아 벌크 층;
    상기 제1 비아 벌크 층 위에 배치된 제2 비아 벌크 층; 및
    상기 제1 비아 벌크 층과 상기 제2 비아 벌크 층 사이에 배치된 비아 배리어 층
    을 포함하고,
    상기 제1 비아 벌크 층은 상기 유전체 층과 물리적으로 접촉하고,
    상기 비아 배리어 층은 또한, 상기 제2 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제2 비아 층 구성을 갖는 상기 제2 비아는,
    상기 유전체 층과 물리적으로 접촉하는 제3 비아 벌크 층
    을 포함하고,
    상기 제1 비아 벌크 층과 상기 제3 비아 벌크 층은 동일한 물질을 포함하고,
    상기 제3 비아 벌크 층은 상기 제2 두께를 가지며,
    상기 제1 비아 벌크 층은 상기 제1 두께보다 작은 제3 두께를 갖는 것인, 디바이스.
  5. 제4항에 있어서,
    상기 제1 소스/드레인 접촉부는 제1 접촉 배리어 층 및 제1 접촉 벌크 층을 포함하고,
    상기 제1 접촉 배리어 층의 제1 부분은 상기 제1 접촉 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제1 접촉 배리어 층의 제2 부분은 상기 제1 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제2 소스/드레인 접촉부는 제2 접촉 배리어 층 및 제2 접촉 벌크 층을 포함하고,
    상기 제2 접촉 배리어 층의 제1 부분은 상기 제2 접촉 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제2 접촉 배리어 층의 제2 부분은 상기 제3 비아 벌크 층과 상기 유전체 층 사이에 배치되는 것인, 디바이스.
  6. 디바이스에 있어서,
    유전체 층 내에 배치된 제1 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 배치된 제2 소스/드레인 접촉부 - 상기 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 배치된 제1 비아 층 구성을 갖는 제1 비아 - 상기 제1 비아는 상기 제1 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉함 -; 및
    상기 유전체 층 내에 배치된 제2 비아 층 구성을 갖는 제2 비아
    를 포함하고,
    상기 제2 비아는 상기 제2 소스/드레인 접촉부 내로 연장되어 이와 물리적으로 접촉하고,
    상기 제2 비아 층 구성은 상기 제1 비아 층 구성과 상이하고,
    상기 제1 비아의 제1 두께는 상기 제2 비아의 제2 두께와 동일하고,
    상기 제1 비아 층 구성을 갖는 상기 제1 비아는,
    제1 비아 벌크 층;
    상기 제1 비아 벌크 층 위에 배치된 제2 비아 벌크 층; 및
    상기 제1 비아 벌크 층과 상기 제2 비아 벌크 층 사이에 배치된 제1 비아 배리어 층
    을 포함하고,
    상기 제1 비아 벌크 층은 상기 유전체 층과 물리적으로 접촉하고,
    상기 제1 비아 배리어 층은 또한 상기 제2 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제2 비아 층 구성을 갖는 상기 제2 비아는,
    제3 비아 벌크 층;
    상기 제3 비아 벌크 층 위에 배치된 제4 비아 벌크 층; 및
    상기 제3 비아 벌크 층과 상기 제4 비아 벌크 층 사이에 배치된 제2 비아 배리어 층
    을 포함하고,
    상기 제3 비아 벌크 층은 상기 유전체 층과 물리적으로 접촉하고,
    상기 제2 비아 배리어 층은 또한, 상기 제4 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제1 비아 벌크 층 및 상기 제3 비아 벌크 층은 제1 물질을 포함하고,
    상기 제2 비아 벌크 층 및 상기 제4 비아 벌크 층은 제2 물질을 포함하고,
    상기 제1 비아 배리어 층 및 상기 제2 비아 배리어 층은 제3 물질을 포함하며,
    제1 비아 배리어 층과 기판 사이의 제1 거리는 상기 제2 비아 배리어 층과 상기 기판 사이의 제2 거리와 상이한 것인, 디바이스.
  7. 제6항에 있어서,
    상기 제1 소스/드레인 접촉부는 제1 접촉 배리어 층 및 제1 접촉 벌크 층을 포함하고,
    상기 제1 접촉 배리어 층의 제1 부분은 상기 제1 접촉 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제1 접촉 배리어 층의 제2 부분은 상기 제1 비아 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제2 소스/드레인 접촉부는 제2 접촉 배리어 층 및 제2 접촉 벌크 층을 포함하고,
    상기 제2 접촉 배리어 층의 제1 부분은 상기 제2 접촉 벌크 층과 상기 유전체 층 사이에 배치되며,
    상기 제2 접촉 배리어 층의 제2 부분은 상기 제3 비아 벌크 층과 상기 유전체 층 사이에 배치되는 것인, 디바이스.
  8. 디바이스에 있어서,
    기판 위에 배치된 게이트 구조물 - 상기 게이트 구조물은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치됨 -;
    유전체 층 내에 배치된 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 상기 제1 소스/드레인 피처와 물리적으로 접촉하고, 상기 제2 소스/드레인 접촉부는 상기 제2 소스/드레인 피처와 물리적으로 접촉함 -; 및
    상기 유전체 층 내에 배치된 제1 비아, 제2 비아 및 제3 비아
    를 포함하고,
    상기 제1 비아는 상기 제1 소스/드레인 접촉부와 물리적으로 접촉하고,
    상기 제2 비아는 상기 제2 소스/드레인 접촉부와 물리적으로 접촉하고,
    상기 제3 비아는 상기 게이트 구조물과 물리적으로 접촉하며,
    상기 제1 비아는 상기 유전체 층과 물리적으로 접촉하는 제1 측벽을 갖는 제1 금속 충전 층을 포함하고,
    상기 제2 비아는 상기 유전체 층과 물리적으로 접촉하는 제2 측벽을 갖는 제2 금속 충전 층을 포함하고,
    상기 제3 비아는 금속 배리어 층 위에 배치된 제3 금속 충전 층을 포함하고,
    상기 제3 금속 충전 층의 제3 측벽이 상기 유전체 층과 물리적으로 접촉하지 않도록, 상기 금속 배리어 층은 상기 제3 금속 충전 층과 상기 유전체 층 사이에 배치되고,
    상기 제1 비아 및 상기 제2 비아는 제1 방향을 따른 제1 단면 프로파일 및 제2 방향을 따른 제2 단면 프로파일을 가지며,
    상기 제1 방향은 상기 제2 방향과 상이하며,
    상기 제1 비아의 제1 하단 및 상기 제2 비아의 제2 하단은 상기 제1 단면 프로파일에서 평면인 표면 및 상기 제2 단면 프로파일에서 만곡된 표면을 갖는 것인, 디바이스.
  9. 디바이스에 있어서,
    기판 위에 배치된 게이트 구조물 - 상기 게이트 구조물은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치됨 -;
    유전체 층 내에 배치된 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 상기 제1 소스/드레인 피처와 물리적으로 접촉하고, 상기 제2 소스/드레인 접촉부는 상기 제2 소스/드레인 피처와 물리적으로 접촉함 -; 및
    상기 유전체 층 내에 배치된 제1 비아, 제2 비아 및 제3 비아
    를 포함하고,
    상기 제1 비아는 상기 제1 소스/드레인 접촉부와 물리적으로 접촉하고,
    상기 제2 비아는 상기 제2 소스/드레인 접촉부와 물리적으로 접촉하고,
    상기 제3 비아는 상기 게이트 구조물과 물리적으로 접촉하며,
    상기 제1 비아는 상기 유전체 층과 물리적으로 접촉하는 제1 측벽을 갖는 제1 금속 충전 층을 포함하고,
    상기 제2 비아는 상기 유전체 층과 물리적으로 접촉하는 제2 측벽을 갖는 제2 금속 충전 층을 포함하고,
    상기 제3 비아는 금속 배리어 층 위에 배치된 제3 금속 충전 층을 포함하고,
    상기 제3 금속 충전 층의 제3 측벽이 상기 유전체 층과 물리적으로 접촉하지 않도록, 상기 금속 배리어 층은 상기 제3 금속 충전 층과 상기 유전체 층 사이에 배치되고,
    상기 금속 배리어 층은 제1 금속 배리어 층이고,
    상기 제1 비아는 상기 제1 금속 충전 층을 포함하는 제1 부분 및 상기 제1 부분 위에 배치된 제2 부분을 가지며,
    상기 제2 부분은 제2 금속 배리어 층 위에 배치된 제4 금속 충전 층을 포함하고,
    상기 제4 금속 충전 층의 제4 측벽이 상기 유전체 층과 물리적으로 접촉하지 않도록, 상기 제2 금속 배리어 층은 상기 제4 금속 충전 층과 상기 유전체 층 사이에 배치되며,
    상기 제2 금속 배리어 층은 상기 제1 금속 충전 층과 상기 제4 금속 충전 층 사이에 배치되는 것인, 디바이스.
  10. 방법에 있어서,
    유전체 층 내에 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 형성하는 단계 - 상기 제1 소스/드레인 접촉부는 제1 소스/드레인 피처와 물리적으로 접촉하고, 상기 제2 소스/드레인 접촉부는 제2 소스/드레인 피처와 물리적으로 접촉함 -;
    상기 유전체 층 내에 제1 비아 개구 및 제2 비아 개구를 형성하는 단계 - 상기 제1 비아 개구는 상기 제1 소스/드레인 접촉부를 노출시키고 상기 제2 비아 개구는 상기 제2 소스/드레인 접촉부를 노출시킴 -;
    상기 제1 비아 개구를 연장시키도록 상기 제1 소스/드레인 접촉부를 리세싱하고 상기 제2 비아 개구를 연장시키도록 상기 제2 소스/드레인 접촉부를 리세싱하는 단계;
    상향식(bottom-up) 성막 프로세스를 수행하여 상기 제1 비아 개구 내에 제1 비아 벌크 층을 형성하고 상기 제2 비아 개구 내에 제2 비아 벌크 층을 형성하는 단계 - 상기 제1 비아 벌크 층의 제1 두께는 상기 제2 비아 벌크 층의 제2 두께와는 상이함 -;
    상기 제1 비아 벌크 층 및 상기 제2 비아 벌크 층 위에 제1 비아 배리어 층을 형성하는 단계;
    상기 제1 비아 배리어 층 위에 제3 비아 벌크 층을 형성하는 단계;
    상기 유전체 층의 상단 표면 위에 배치되는, 상기 제3 비아 벌크 층, 상기 제1 비아 배리어 층, 상기 제2 비아 벌크 층 및 상기 제1 비아 벌크 층 중 임의의 층을 제거하기 위한 평탄화 프로세스를 수행함으로써, 제3 두께 및 제1 비아 층 구성을 갖는 제1 비아와, 상기 제3 두께, 및 상기 제1 비아 층 구성과는 상이한 제2 비아 층 구성을 갖는 제2 비아를 형성하는 단계;
    게이트 구조물을 노출시키는 제3 비아 개구를 상기 유전체 층 내에 형성하는 단계;
    상기 제3 비아 개구를 부분적으로 채우는 제2 비아 배리어 층을 형성하는 단계;
    상기 제2 비아 배리어 층 위에 제4 비아 벌크 층을 형성하는 단계 - 상기 제4 비아 벌크 층은 상기 제3 비아 개구의 나머지를 채움 -; 및
    평탄화 프로세스를 수행하여, 상기 유전체 층의 상단 표면 위에 배치되는, 상기 제4 비아 벌크 층 및 상기 제2 비아 배리어 층 중 임의의 층을 제거함으로써, 상기 제1 비아 층 구성 및 상기 제2 비아 층 구성과는 상이한 제3 비아 층 구성을 갖는 제3 비아를 형성하는 단계
    를 포함하는, 방법.
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