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TW200403776A - Semiconductor device and its manufacturing method - Google Patents

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TW200403776A
TW200403776A TW092120708A TW92120708A TW200403776A TW 200403776 A TW200403776 A TW 200403776A TW 092120708 A TW092120708 A TW 092120708A TW 92120708 A TW92120708 A TW 92120708A TW 200403776 A TW200403776 A TW 200403776A
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TW
Taiwan
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wiring
electrode pads
semiconductor device
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patent application
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TW092120708A
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English (en)
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TWI311346B (zh
Inventor
Taku Kaneoka
Masashi Sawara
Yoshio Miyama
Yutaro Ehata
Kazuhisa Higuchi
Original Assignee
Renesas Tech Corp
Hitachi Ulsi Sys Co Ltd
Hitachi Device Eng
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Publication date
Application filed by Renesas Tech Corp, Hitachi Ulsi Sys Co Ltd, Hitachi Device Eng filed Critical Renesas Tech Corp
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Description

200403776 (1) 玖、發明說明 【發明所屬之技術領域】 、 本發明係關於半導體裝置及其製造技術’特別是關於、 有效應用於具有突起電極的半導體裝置及其製造技術的技 術。 < 【先前技術】
例如如L C D ( L i q u i d C r y s t a 1 D i s p 1 a y ·彳仪晶顯不器）
驅動器般的多接腳半導體裝置中，由於電極銲墊數的增 加，而存在有晶片尺寸增大的問題。其原因係引出半導體 晶片內的積體電路之電極的電極銲墊的尺寸，由於接合強 度的確保、接合精度或者構裝半導體晶片側的規格等，與 元件或者配線的尺寸縮小相比，無法變得太小之故，因電 極銲墊數目或者尺寸而決定了晶片尺寸。因此，在多接腳 半導體裝置中，例如，逐漸採用將電極銲墊配置在比半導 體晶片更內側的配置元件或者配線等之區域（主動區域） 的方式。 另外，關於具有突起電極的半導體裝置，例如在專利 第3 022 5 6 5號公報中有揭露：在電極銲墊的下方配置僞圖 案之技術。 【發明內容】 [發明所欲解決之課題] 可是在上述主動區域配置電極銲墊的構造中，由本發 -5- (2) 200403776 明者首先發現存在以下的新課題。 即在電極銲墊下方形成元件或配線等，由於電極銲墊、 下方的構造依各電極銲墊而不同，即使是相鄰的電極銲墊 m
彼此之間，或者即使凸塊的厚度均勻，由於半導體晶片的 主面內之電極銲墊的高度，即接合於電極銲墊的突起電極 的高度變得不均勻的結果，在半導體晶片的電極銲墊和構 裝半導體晶片的構裝體的配線之間，會有產生接合不良的 問題。 本發明之目的在於提供：能夠使半導體晶片的主面內 的多數電極銲墊的高度一致的技術。 由本說明書的敘述以及所附圖面，本發明之上述以及 其他目的和新的特徵理應變得淸楚。 [解決課題用的手段]
如簡單說明本案所揭示發明中的代表性者的槪要，則 如下述： 即本發明可使配置在半導體晶片的主面之配置有元件 或配線等之區域的多數電極銲墊的基底構造變得均勻。 【實施方式】 在以下的實施形態中，爲了方便，在有需要時，係分 割爲多數的片段或者實施形態而作說明，除了特別明示的 情形外，彼等並非相互沒有關係，存在有一方爲另一方的 一部份或者全部的變形例、詳細、補足說明等之關係。另 -6- (3) 200403776
外，在以下的實施形態中，於談及要素的數目等（含個 數、數値、量、範圍等）時，除了特別明示時以及原理上、 明確限定爲特定數目之情形等以外，並不限定於該特定數 目，可爲特定數以上或者以下。另外，在以下的實施形態 中，其構成要素（也含要素步驟等）除了特別明示時以芨 原理上認爲係必須之情形等以外，不用說並非一定需要〜 同樣地，在以下的實施形態中，在言及構成要素的形狀、 位置關係等時，除了特別明示時以及認爲原理上明確並非 如此之情形等以外，設含實質上近似或者類似該形狀等。 此在上述數値以及範圍中也相同。另外，對於說明本實施 形態用的全部圖中之具有相同機能者，賦予相同符號，省 略其之重複說明。另外，在本實施形態所使用的圖面中， 即使爲平面圖，擔是爲了容易觀看圖面，也有賦予剖面線 之情形。以下，依據圖面來說明本發明之實施形態。
(實施形態1 ) 在本實施形態中，於半導體晶片之配置有元件或者配 線的主動區域配置多數電極銲墊（以下，單稱爲銲墊）之 主動區域銲墊構造的半導體裝置中，設上述多數銲墊的各 下層構造都是均勻的。具體爲：第1，配置在各銲墊區域 內的銲墊下層的配線佔有率（配線佔有率）在每一配線層 都成爲均勻。爲此，在同一配線層的多數銲墊區域中，於 配線佔有率和其他銲墊區域的配線佔有率相比爲比較少的 地方配置僞配線。另外，在同一配線層的多數銲墊區域 -7- (4) (4)200403776 中’配線佔有率比其他銲墊區域的配線佔有率多的地方， 於配線形成縫隙（去除配線的一部份之區域）。另外，第 2 ’在半導體晶片的全部銲墊，即積體電路用銲墊和僞銲 墊的下層配置活性區域。 首先，說明上述僞配線的配置例。第1圖〜第3圖係 顯示銲墊 P D 1〜P D 3的下層之特定同一配線層的配線 MXa、MXb、MXc、MXd、MXe的重要部位平面圖之一 例。另外，第4圖〜第6圖係顯示第1圖〜第3圖的配線 MXa〜MXe的Yl— Y1線、Y 2 — Y 2線以及Y 3 — Y 3線的 剖面圖。銲墊PD1〜PD3係上述凸塊被接合的部份，配置 在同一半導體晶片的主動區域的不同位置。各銲墊PD1〜 PD3的平面尺寸以及平面形狀係相等。配線MXa、MXb、 MX c、MXd係顯示半導體晶片的積體電路構造上所必要的 訊號或者電源用的配線，配線MXe係顯示半導體晶片的 積體電路構造上不必要的僞配線。任何之配線MXa〜 MXe，例如都是介由微影法技術以及蝕刻技術將以鋁等爲 主體的金屬膜或者以鋁等爲主體的金屬膜和其他導體磨的 積層導體膜（例如，由下層依序堆積以鈦（Ti )、氮化鈦 (TiN )、鋁等爲主體的金屬膜以及氮化鈦之積層導體 膜）予以圖案化，形成在絕緣膜ISa上，以絕緣膜IS b所 覆蓋。此處，如第3圖以及第6圖所示般，在銲墊PD 3 區域之本來不配置配線的區域配置虛設用的配線MXe。 藉此，銲墊PD3區域內的下層配線佔有率變成和第1圖 以及第2圖的銲墊PD1、PD2區域內的下層配線佔有率相 (5) (5)200403776 等。因此，能夠使第1圖〜第3圖之銲墊PD1〜PD3區域 內的基底絕緣膜ISb之上面的高度如第4圖〜第6圖所示 般成爲一致。另外，能夠提升各銲墊PD1〜PD3區域內的 基底絕緣膜ISb的上面部份的平坦性。 此處，雖然假定第3圖之虛設用配線MXe係與其他 配線沒有電性連接的浮置狀態的配線，但是僞配線也可以 藉由使積體電路構造上所必要的配線（此處，配線MXd 等）的一部份延伸在需要僞配線的配置之區域而形成。在 此情形下，配線本身雖非僞配線，但是在本實施形態中， 係將爲了本實施形態之目的的達成而延伸在沒有必要配置 配線的區域的配線部份當成僞配線。另外，第7圖以及第 8圖係顯示虛設用的配線之配置變形例。第7圖係顯示與 第1圖〜第6圖所示配線爲同一層的配線的重要部位平面 圖之一例，第8圖係顯示第7圖的配線之Y4 — Y4線的剖 面圖。銲墊PD4係表示配置在第 1圖〜第 3圖之銲墊 P D 1〜P D 3所配置的半導體晶片的不同主動區域的銲墊， 其平面尺寸以及平面形狀與銲墊PD1〜PD3相等。配線 MX f、MXg係表示半導體晶片之積體電路構造上所必要的 訊號或者電源用配線，配線MXh係表示僞配線。在此情 形，銲墊PD4區域內的下層的配線MXf、MXg的佔有率 與第1圖〜第3圖幾乎相等，由使配線佔有率一致的觀點 而言，不需要僞配線之故，在銲墊PD4的區域內不配置 僞配線。此處，虛設用的配線MXh係配置在銲墊PD4的 外圍附近。如不配置此虛設用的配線MXh時，在銲墊 (6) 200403776 PD4的外圍附近的絕緣膜ISb的上面雖凹陷而產生 但是接合於銲墊p D 4的凸塊的平面積比銲墊P D 4 些，所以上述銲墊PD4的外圍附近的絕緣膜ISb上 差被反應於凸塊電極上面，有損凸塊上邊的平坦 外，有時會發生比其他凸塊的上邊的高度還低的情 此，藉由在銲墊PD4的外圍附近配置虛設用配線 可以防止在銲墊PD4的外圍部的絕緣膜ISb上面 差，可以提升銲墊PD4上面的平坦性，能夠確 PD4的高度，可使接合於銲墊PD4之凸塊的上邊 與其他凸塊的上邊的高度相等。另外，可以均勻形 的厚度。即凸塊的厚度偏差幾乎可以予以忽視。 接著，說明上述縫隙的配置例。第9圖〜第： 顯示銲墊 PD5〜PD7的下層之特定同一配線層 MXi、MXj、MXk、MXm的重要部份平面圖的一 外，第12圖〜第14圖係顯示第9圖〜第11圖 MXi、MXj、MXk、MXm 之 Y5— Y5 線、Y6— Y6 Υ7 — Υ7線的咅U面圖。銲墊PD 5〜PD7係與上述銲 〜PD3相同，所以省略說明。配線MXi、MXj、 MXm係表示半導體晶片的積體電路構造所必要的 者電源用配線。配線MXi、MXj、MXk、MXm的材 形成方法等係與上述配線MXa等相同。此處，$ 圖、第 11圖、第 13圖以及第14圖所示般， MXk、MXm的一部份形成縫隙SL。縫隙SL可藉 配線MXk、MXm的一部份而形成。藉此，銲墊 段差， 稍微大_ 面的段 性，另 形。因 MXh·， 形成段 保銲墊 的高度 成凸塊 [1圖係 的配線 例。另 的配線 線以及 墊 PD1 MXk、 訊號或 料或者 D第 10 在配線 由去除 PD6、 -10- (7) 200403776 P D 7區域內的下層配線的佔有率變成與第9圖的銲墊P D 5 區域內的下層配線的佔有率相等。因此，可使第9圖〜第一 1 1圖的銲墊P D 5〜PD 7區域內的基底絕緣膜I S b的上面的 %
高度如第1 2圖〜第1 4圖所示般成爲一致。另外，可以提 升各銲墊P D 5〜P D 7區域內的基底絕緣膜I S b的上面部份 的平坦性。縫隙S L係如第1 〇圖所示，也可以形成在配線 MXk的中央，也可以如第1 1圖般，形成爲由配線MXm 的外圍朝向中央延伸。此處，第1 〇圖以及第1 1圖的縫隙 SL係配合第9圖的MXi、MXj的鄰接間的間隙位置而形 成。藉此，可使銲墊PD 5〜PD7的基底狀態更成爲相同狀 態，所以能夠使銲墊PD5〜PD7區域內的基底絕緣膜ISb 的上面高度以及平坦性更爲一致。 另外，第15圖以及第16圖係顯示縫隙SL的變形
例。在第1 5圖中，顯示使縫隙SL的配線中央側端部朝第 1 5圖的下方彎曲而延伸的例子。另外，在第1 6圖中，顯 示使朝第16圖的上下方向（銲墊PD6的長度方向）延伸 的多數縫隙S L形成爲相互成爲平行之例子。另外第1 7圖 〜第1 9圖係顯示銲墊p d 8〜P D 1 0的下層之特定同一配線 層的配線MXn、MXp、MXq、MXr、MXs的重要部位平面 圖的一例。銲墊PD8〜PD10係與上述銲墊PD1〜PD3相 同，所以省略說明。配線MXn、MXp、MXq、MXr、MXs 係表示半導體晶片之積體電路構造所必要的訊號或者電源 用配線’其材料或者形成方法等係與上述配線MXa等相 同。此處’如第1 8圖以及第丨9圖所示般，縫隙s l係配 -11 - (8) (8)200403776 合第17亂的配線MXn、MXp、MXq的鄰接間的間隙位置 而形成。在第1 9圖中，縫隙S L係形成爲框狀。另外，上 述銲墊PD1〜PD 10也可以是半導體晶片之積體電路構造 所必要的訊號或者電源用銲墊的情形，也可以爲上述積體 電路之構造本身所不必要的僞銲墊之情形。 ' 在此種本實施形態中，藉由形成僞配線或者縫隙，配 置在半導體晶片之主面的全部銲墊區域內的銲墊下層的配 線佔有率，於每一配線成爲均勻。第20圖係就銲墊區域 內的下層配線的佔有率，比較本發明者檢討的技術（改善 前）和本實施形態的技術（改善後）而舉例顯示之圖。在 改善前，在第1層配線Μ1、第2層配線M2以及第3層 配線M3之各配線層中，各銲墊PD1〜PDn區域內的配線 面積佔有率有偏差。或者在銲墊PD〜PDn的下層存在有 活性區域、無活性區域的地方。由這些原因，在每一銲墊 PD1〜PDn而產生基底段差的不同之結果，在銲墊PD1〜 PDn的高度產生偏差。在半導體裝置之製造工程中，例如 爲了良好進行曝光處理或者蝕刻，對於配線的基底絕緣膜 施以蝕刻處理以使之平坦。因此，由對於曝光處理或者蝕 刻之觀點，雖然可以充分獲得基底絕緣膜的上面之平坦 性，但是由銲墊PD 1〜PDn的高度之觀點而言，即使施以 上述之蝕刻處理，由於銲墊PD 1〜PDn區域內的配線佔有 面積率的偏差或者活性區域的有無，而有銲墊PD1〜PDn 的高度偏差變大之情形。另外，□由於銲墊PD1〜PDn配 置在主動區域，所以無法採用藉由在銲墊PD1〜PDn的下 -12- (9) (9)200403776 層設置貝他配線，以確保基底絕緣膜上面的平坦性之手 法。 相對於此，在本實施形態（改善後）中，在第1層配 線Μ 1、第2層配線M2以及第3層配線M3的各配線層 中，各銲墊PD1〜PDn區域內的配線面積佔有率變得均 勻。另外，在全部的銲墊PD 1〜PDn下配置活性區域。藉 此，可使半導體晶片的主面內（在半導體裝置之製造工程 中，爲晶圓的主面內）的多數銲墊的基底狀態幾乎成爲一 致，能夠使多數銲墊的上面之高度幾乎均勻。因此，可使 接合於各銲墊的凸塊（突起電極）的上邊之高度幾乎成爲 均勻。另外，能夠提升各銲墊的上面的平坦性，所以能夠 提升接合於此之凸塊的上邊的平坦性。因此，透過凸塊可 以沒有不當地使半導體晶片的多數銲墊和構裝半導體晶片 的構裝體之多數的配線良好連接。另外，各銲墊下層的配 線形狀、尺寸、圖案配置位置以及配置間距等也以相互相 等地形成爲佳。藉此，能夠使多數銲墊的基底狀態更爲一 致，可使多數銲墊的上面的高度以及平坦性更爲均勻，所 以可使接合於各銲墊的凸塊之上邊的高度以及平坦性更爲 均勻。 如此，在本實施形態中，爲了使多數的銲墊上面的高 度以及平坦性更爲均勻，雖然使多數銲墊的基底狀態均勻 一致，但是即使在不完全均勻之情形下，如在某種程度之 誤差範圍內，其效果也不會消失。理想上，各銲墊下的配 線佔有率如大約在10%之程度，更好爲5%程度之範圍內 -13- (10) (10)200403776 的誤差，便可使銲墊上面的高度以及平坦性幾乎均勻。 另外，在本實施形態中，雖將各銲墊下的配線層記爲 第1層配線Μ1、第2層配線M2以及第3層配線M3，但 是各配線層的配線佔有率已在大約5 0 %以上爲佳。此係在 各銲墊下，絕緣膜多時，上面雖容易產生凹陷、段差，{Μ 是藉由多數配置比絕緣膜硬的金屬層，段差的變動變少·， 容易使銲墊上面的高度以及平坦性變得均勻。 接著，說明上述活性區域的配置。第2 1圖以及第22 圖係顯示銲墊PD1 1、PD 12的下層半導體基板（以下，單 稱爲基板）1 S的重要部位平面圖之一例。另外，第2 3圖 以及第24圖係顯示第21圖以及第22圖的Υ8 — Υ8線以 及Υ9 — Υ9線的剖面圖。在第21圖以及第22圖中，爲了 使圖面容易觀看，在分離部2賦予剖面線。此分離部2例 如係在氧化基板1S而形成的LOCOS (Local Oxidization of Silicon :區域氧化矽）或者基板IS形成溝，在此溝埋 入絕緣膜而形成的 s TI ( S h a 110 w T r e n c h I s ο 1 a t i ο η :淺溝 渠絕緣）等，形成用於絕緣分離各活性區域。銲墊PD 1 1 係半導體晶片之積體電路構造所必要的訊號或者電源用銲 墊。在銲墊PD 1 1的下層配置形成有特定元件的活性區域 La。另一方面，銲墊PD 12係半導體晶片之積體電路構造 非必要的僞銲墊。此處，以虛設用的銲墊PD 1 2的平面尺 寸係比上述銲墊PD11大爲例。在此虛設用銲墊PD12的 下層也配置活性區域Lb。此活性區域Lb並不是配置爲用 於形成特定元件，係如上述般，設置以使半導體晶片的多 -14- (11) (11)200403776 數銲墊上面高度（即多數凸塊的上邊的高度）一致用之虛 設用的活性區域。如此，藉由在含虛設用銲墊PD 1 2的全 部銲墊的下層配置活性區域，;，容易使全部的銲墊之基底絕 緣膜上面的平坦性以及高度變得一致。即可以使多數銲墊 的基底狀態更爲一致，可使多數銲墊的上面高度以及平坦 度更爲均勻，所以可使接合於各銲墊的凸塊的上邊的高度 以及平坦度更爲均勻。 接著，說明本實施形態之半導體裝置的具體適用例。 第2 5圖係顯示構成本實施形態之半導體裝置的半導體晶 片1 C的整體平面圖的一例。此半導體晶片1 C例如具有 形成爲細長方形狀的基板1 S，在其主面例如形成驅動液 晶顯示裝置（LCD: Liquid Crystal Display)的 LCD 驅動 電路。此LCD驅動電路係具有對於LCD的單元陣列之各 畫素供給電壓，以控制液晶分子的面向之機能，係具有： 閘極驅動電路3、源極驅動電路4、液晶驅動電路5、靜 態 RAM ( Random Access Memory :隨機存取記憶體）6 以及周邊電路7。在半導體晶片1C之外圍附近，上述之 多數銲墊PD係沿著半導體晶片1 C的外圍而每隔特定間 隔配置。這些多數銲墊PD係配置在半導體晶片1 C之配 置元件或者配線的主動區域上。在這些多數銲墊P D中， 存在積體電路構造所必要的積體電路用銲墊，以及其他積 體電路構造上並不必要的僞銲墊。上述銲墊PD係呈鋸齒 狀配置在半導體晶片1 C的1個長邊以及2個短邊附近。 此鋸齒狀配置的多數銲墊主要爲閘極輸出訊號用以及源極 -15- (12) (12)200403776 輸出訊號用的銲墊。半導體晶片1 C之長邊的中央而呈鋸 齒狀配置的多數銲墊PD係源極輸出訊號用銲墊，半導體 晶片1 C之長邊的兩角落附近側以及半導體晶片1 C的兩 短邊的鋸齒狀配置之多數靜墊P D係閘極輸出訊號用銲 墊。藉由此種鋸齒狀配置，可以一面抑制半導體晶片rc 的尺寸增加，一面配置需要多數數目的閘極輸出訊號或源 極輸出訊號用銲墊。及可以縮小晶片尺寸，而且增加銲墊 (接腳）數目。另外，在半導體晶片1C的另一長邊附近 排列配置而非鋸齒狀配置的多數銲墊P D係數位輸入訊號 或者類比輸入訊號用銲墊。另外，在半導體晶片1 C的四 個角落附近，配置有平面尺寸相對表較大的銲墊PD。此 相對比較大的銲墊PD係角落僞銲墊。相對比較小的銲墊 PD的平面尺寸例如爲35 // mX50 // m之程度。另外，相對 比較大的銲墊PD (角落僞銲線）的平面尺寸例如爲80 // mX80 // m之程度。另外，銲墊PD的鄰接間距例如爲30 // m〜50 // m之程度。另外，銲墊PD的總數例如爲800 個之程度。 接著，利用第26圖〜第45圖來說明本實施形態之半 導體裝置的上述銲墊PD的下層狀態。此處，顯示具有第 3層配線構造的半導體裝置之例。在最上方的第3配線層 形成上述銲墊PD。第26圖〜第31圖係顯示銲墊PD13〜 PD1 8 ( PD )的正下方之第2配線層的配線M2的重要部 位平面圖之一例，第32圖〜第37圖係顯示與上述第26 圖〜第31圖相同之銲墊PD13〜PD18 ( PD )之下層的第i -16- (13) 200403776 配線層的配線Μ1的重要部位平面圖之一例，第3 8圖〜 第43圖係顯示與上述第26圖〜第31圖相同之銲墊PD13 〜PD18(PD)之下層的基板主偭的重要部位平面圖之一 例。另外’第4 4圖係顯示第2 7圖、第3 3圖以及第3 9圖 的Y 1 0 — Y 1 0線的剖面圖，第45圖係顯示第29圖、第3'5 圖以及第4 1圖的Y 1 1 — Y 1 1線的剖面圖。銲墊p d 1 3 ·、
P D 1 4例如爲閘極輸出訊號用銲墊p D。銲墊P D 1 3係顯示 鋸齒狀配置之銲墊中的外側（更接近半導體晶片1 C的外 圍側）之銲墊，銲墊P D 1 4係顯示鋸齒狀配置之銲墊中的 內側（更接近半導體晶片1 C的中心側）之銲墊。銲墊 P D 1 5例如爲源極輸出訊號用銲墊p d，顯示鋸齒狀配置的 銲墊中的內側銲墊。銲墊P D丨6例如爲上述角落僞銲墊。 銲墊PD17、PD18例如爲類比輸入訊號用銲墊PD。另 外’此處雖然爲了說明而挑選出一部份的銲墊PD 1 3〜 P D 1 8，但是實際上係對於全部銲墊p d，可適用本實施形 態之構造。另外，爲了使圖面容易觀看，在第1層配線 Μ 1、第2層配線M2以及分離部2賦予剖面線。 首先，利用第26圖〜第31來說明銲墊PD13〜PD18 之正下方的第2層配線M2。在銲墊PD13〜PD18之正下 方的第2層配線M2中，例如形狀、尺寸以及配線圖案的 位置關係等係如第2 6圖和第2 7圖的第2層配線M2或第 3 0圖和第3 1圖的第2層配線M2般，形成爲相同或者近 似。另外，銲墊PD正下方的第2層配線M2彼此的形 狀、尺寸或者配線圖案的位置關係即使不同，也有形成縫 -17- (14) (14)200403776 隙S L或者僞配線之區域以使多數銲墊p D 1 3〜P D 1 8區域 內的第2層配線M2的佔有率（配線佔有率）成爲相等。 另外，在銲墊ID區域內的第2層配線M2中，也實際上 存在有：半導體晶片之積體電路構造所必要的第2層配線 M2，和其他在積體電路構造本身雖不需要，但是由於爲 了使上述之銲墊區域內的佔有率成爲相等之觀點而配置的 虛設用第2層配線M2 (配線整體爲虛設，而成爲浮置狀 態之情形外，也有以積體電路用配線的一部份所形成的情 形）之情形。 接著，由第32圖〜第37圖來說明銲墊PD13〜PD18 的下層之第1層配線Ml。銲墊PD13〜PD18的下層之第 1層配線Μ 1例如形狀、尺寸以及配線圖案的位置關係 等，也如第3 2圖和第3 3圖的第1層配線Μ1或第3 6圖 和第3 7圖的第1層配線Μ1般，形成爲相同或者近似。 另外，形狀、尺寸或者配線圖案的位置關係即使不同，也 有形成縫隙SL或者僞配線之區域以使多數銲墊PD1 3〜 P D 1 8區域內的第1層配線Μ 1的佔有率（配線佔有率） 成爲相等。另外，在銲墊PD區域內的第1層配線Μ1 中，也實際上存在有：半導體晶片之積體電路構造所必要 的第1層配線Μ1，和其他在積體電路構造本身雖不需 要，但是由於爲了使上述之銲墊區域內的佔有率成爲相等 之觀點而配置的虛設用第1層配線Μ1 (配線整體爲虛 設，而成爲浮置狀態之情形外，也有以積體電路用配線的 一部份所形成的情形）之情形。 -18- (15) (15)200403776 如此，在本實施形態中，在銲墊P D下的全部配線層 中，藉由使其每一配線層（此處，第1、第2配線層）之. 銲墊PD區域內的配線佔有率成爲均勻，可以使半導體晶. 片1C的主面內之多數銲墊PD的上面高度幾乎成爲均 勻。因此，可使接合於該各銲墊PD的凸塊之上邊高度癌 乎均勻。另外，可以提升各銲墊PD的上面平坦度，所以 能夠使接合於此的凸塊的上邊的平坦性提升。因此，藉由 凸塊可以無不當地將半導體晶片1 C的多數銲墊PD和構 裝半導體晶片1 C的構裝體之多數配線良好地予以接合。 接著，由第38圖〜第43圖來說明銲墊PD13〜PD18 的下層之基板1 S的主面狀態。在本實施形態中，在半導 體晶片1 C的全部銲墊PD的下層設置活性區域La、Lb。 活性區域係爲了在基板1 S的主面形成元件區域而以分離 部2所規定的區域。因此，雖然一般在僞銲墊下不需要設 置活性區域，但是在本實施形態中，爲了使半導體晶片 1C的主面內的多數銲墊PD的上面高度，即多數凸塊的上 邊高度成爲一致，在僞銲墊（銲墊PD16等）之下也設置 活性區域Lb。如此，藉由在含虛設用銲墊PD的全部銲墊 之下層設置活性區域，可以使全部銲墊PD的基底絕緣膜 上面的平坦性以及高度一致。即可使多數銲墊PD的基底 狀態更爲一致，可使多數銲墊PD的上面高度以及平坦性 更爲均勻之故，所以可使接合於該銲墊PD的凸塊之上邊 高度以及平坦性更爲均勻。 接著，依據第44圖以及第45圖來說明半導體裝置之 -19- (16) 200403776 剖面構造。基板1 S例如係由p型矽（s i )單結晶形成， 在其主面的裝置形成面形成有分離部2，用以規定上述活 性區域La以及僞活性區域Lb。分離部2例如係由藉由 LOCOS ( Local Oxidization of Silicon:區域氧化砂）法 所形成的氧化矽（Si02等）形成。但是，也可以溝通 (S GI : Shallow Groove Isolation 或者 STI ： Shall o*w
Trench Isolation)之分離部2來形成分離部2。
在由第44圖所示的銲墊PD14下層的基板is之分離 部2所包圍的活性區域L a例如形成ρ η接合二極體D。此 ρη接合二極體D例如矽靜電破壞防止用之保護二極體， 藉由基板1 S的ρ井PWL和其上部的η型半導體區域8的 ρ η接合而形成。在基板1 S的主面上例如形成由氧化矽膜 形成的絕緣膜IS1。在其上形成第1層配線Ml。第1層 配線Μ1例如具有由下層依序堆積鈦（Ti )、氮化鈦 (TiN )、鋁（或者鋁合金）以及氮化鈦（TiN )之構 造。此鋁或者鋁合金等之膜爲主配線材料，形成爲最厚。 另外，該主配線材料的下層的駄以及氮化欽爲具有：抑制 鋁往基板1 S側移動，反之，基板1 S的矽往配線側移動之 阻障層機能、提升絕緣膜I s 1和第1層配線Μ1之密接性 的機能，另外，抑制或者防止由於電子遷移或者壓力遷移 所致的配線斷線不良的機能之機能膜。另外，主配線材料 的上層之氮化鈦在上述機能之外，也是具有在曝光處理時 可抑制或者防止光輪狀暈之反射防止膜的機能之機能膜。 第1層配線Μ1爲透過形成在絕緣膜IS 1之平面圓形狀的 -20- (17) (17)200403776 多數接觸孔CNT而與η型半導體區域8和pn接合二極體 D1連接。第1層配線Μ1例如係由氧化矽膜所形成的絕. 緣膜IS 2所覆蓋。在本實施形態中，上述多數的銲墊區域_ 內的絕緣膜IS2上面的高度成爲一致。另外，上述多數的 銲墊區域內的絕緣膜IS2的上面可以獲得高的平坦性。在 此絕緣膜IS2上形成第2層配線M2。第2層配線M2的 材料構造與上述第1層配線Μ1相同。第2層配線M2爲 透過形成在絕緣膜IS2之平面圓形狀的多數通孔ΤΗ1而 與第1層配線Μ1導電連接。第2層配線M2例如由以氧 化矽膜形成的絕緣膜IS3所覆蓋。在本實施形態中，上述 多數的銲墊區域內的絕緣膜I S 3上面的高度成爲一致。另 外，上述多數的銲墊區域內的絕緣膜IS3的上面可以獲得 高的平坦性。在該絕緣膜IS 3上形成第3層配線Μ 3。第 3層配線M3矽透過形成在絕緣膜IS3之平面圓形狀的多 數通孔ΤΗ2而與第2層配線M2導電連接。另外，第3層 配線M3雖然藉由表面保護用絕緣膜IS4而被覆蓋其大 半，但是第3層配線M3的一部份係由形成在絕緣膜IS4 的一部份的平面長方形狀的開口部9露出。由此開口部9 露出的第3層配線M3部份係成爲銲墊PD 14 ( PD )。在 本實施形態中，多數的銲墊區域內的絕緣膜I S 2、I S 3的 上面高度係形成爲一致，所以銲墊PD的上面高度也成爲 一致。表面保護用絕緣膜IS4例如係由：氧化矽膜的單體 膜、具有在氧化矽膜上堆積氮化矽膜之構造的機能膜或者 具有在氧化矽膜上由下層依序堆積氮化矽膜以及聚亞醯胺 -21 - (18) (18)200403776 膜之構造的積層膜所形成。銲墊PD 14 (PD)係通過開口 部9而介由基底金屬膜10而與凸塊11接合。基底金屬膜. 10係在提升凸塊1 1和銲墊PD或絕緣膜IS4的接著性之. 機能外，也具有抑制或者防止凸塊1 1的金屬元素往第3 層配線M3側移動或反之第3層配線M3的金屬元素往ή 塊1 1側移動之阻障層機能的膜，例如，由鈦（Ti )或者 鈦化鎢（TiW )等高融點金屬膜的單體膜或者具有在鈦膜 上由下層依序堆積鎳（Ni )膜以及金（Au )之構造的積 層膜所形成。基底金屬膜1 〇的平面尺寸比銲墊PD 1 4 (P D )的開口部9稍微大些，與凸塊1 1幾乎相同，例 如，爲40 // mX70 // m之程度。凸塊1 1例如由金（Au ) 等形成，例如藉由電鍍法形成。凸塊1 1的材料例如也可 以使用鉛（Pb ) -錫（Sn )銲料。 另一方面，在第45圖所示虛設用PD16下層的基板 1 S雖如上述般，形成活性區域Lb，但是在該活性區域Lb 並無特別形成元件。當然，與其他銲墊PD相同，形成二 極體或其他元件，設置P井或η井等亦可。此虛設用銲墊 PD 1 6下層的第2層配線M2和第1層配線Μ1係通過多數 的通孔ΤΗ1而導電連接。銲墊PD16爲虛設用，所以雖然 不需要使其下層的第2層配線Μ 2和第1層配線Μ1導電 連接，但是在第1層配線Μ1中，爲了使和其他銲墊ρ 〇 的下層構造相同，所以也在銲墊PD 1 6的下層設置多數的 通孔ΤΗ1。藉此，可以使虛設用婷墊PD16的上面高度更 接近其他銲墊PD的上面高度。即可以使接合於虛設用銲 -22- (19) (19)200403776 墊PD16的凸-塊1 1的上邊高度和接合於其他銲墊PD的凸 塊11之上邊高度更爲接近。 接著，說明此半導體裝置之製造工程的一例。在構成 平面略圓形狀的晶圓之基板1 S的主面例如藉由LOCOS法 形成分離部2，形成活性區域La、Lb後，在由分離部 所包圍的活性區域L a形成元件。在虛設用銲墊P D 1 6下 的活性區域Lb並不形成元件。接著，在基板1 S的主面上 藉由 CVD( Chemical Vapor Deposition:化學氣相沈積 法）法等堆積絕緣膜IS 1後，在絕緣膜IS 1之特定地方藉 由微影法技術以及乾鈾刻技術形成平面圓形狀的接觸孔 CNT。之後，在該絕緣膜IS 1上例如藉由濺鍍法等由下層 依序堆積氮化鈦、鈦膜、鋁膜以及氮化鈦膜後，藉由微影 法技術以及乾蝕刻技術將此積層金屬膜予以圖案化，以形 成第1層配線Μ1。接著，同樣地在絕緣膜IS 1上堆積絕 緣膜IS2，在絕緣膜IS2形成通孔ΤΗ1後，在該絕緣膜 IS2上與第1層配線Ml相同以形成第2層配線M2。接 著，同樣地在絕緣膜IS2上堆積絕緣膜IS3，在絕緣膜 IS3形成通孔TH2後，在該絕緣膜IS3上與第1層配線 Μ1相同而形成第3層配線M3。如上述般，爲了使配線的 佔有率一致，也有在這些各層的配線層設置縫隙 S L (未 圖示出）。例如，在形成第1層配線Μ1後，藉由微影法 技術以及乾蝕刻技術予以圖案化以形成第1層配線Μ 1， 也可以藉由堆積絕緣膜IS2之工程，在溝內部塡埋絕緣膜 IS2以形成縫隙SL。在其他配線層、第2層配線M2以及 -23- (20) (20)200403776 第3層配線M3形成縫隙SL之情形下，也可以同樣的方 法而形成。之後，在絕緣膜I S 3上堆積表面保護用絕緣膜. IS4後，在絕緣膜IS4形成第3層配線M3的一部份露出. 的開口部9，以形成銲墊PD。接著，在絕緣膜IS4上例如 藉由濺鍍法等形成鈦或者鈦化鎢等之高融點金屬膜的單i 膜，或者由具有在鈦膜上由下層依序堆積鎳膜以及金膜之 構造的積層膜所形成的導體膜後，在其上形成凸塊形成區 域露出，而其以外被覆蓋之光阻圖案。接著，藉由電鍍法 等形成由金等形成之凸塊11後，去除光阻圖案，另外藉 由蝕刻去除基底導體膜，形成基底金屬膜1 〇。如此，得 以製造在銲墊PD上具有凸塊1 1的半導體裝置。在此種 半導體裝置之製造工程中，藉由以回蝕法或者化學機械硏 磨（CMP : Chemical Mechanical Polishing)法以使絕緣 膜IS 1〜IS3的上面變得平坦，可以使半導體晶片1C的主 面內之多數銲墊PD的上面高度，即凸塊11的上邊高度 更爲均勻，另外，可以使各銲墊PD上面的平坦性提升。 在採用上述回蝕法時，例如，在堆積絕緣膜IS 1後，回蝕 其上面，在其上堆積絕緣膜IS2後，回蝕其上面，在每一 絕緣膜IS 1〜IS3藉由不等向性的乾蝕刻法而施以回蝕較 爲理想。另外，在採用上述CMP法鈾，雖可以就每一絕 緣膜IS 1〜IS3而個別施行，但是只對於形成銲墊PD之基 底絕緣膜I S 3的上面施以CMP，也可以獲得足夠的效果。 即在各絕緣膜IS1〜IS3形成後，進行回蝕或者CMP，或 者只對於絕緣膜IS3的上面進行CMP，可以提高凸塊1 1 -24- (21) (21)200403776 的上邊高度的均勻性。 接著，第46圖係顯示第25圖所示本實施形態的半導. 體裝置之各銲墊p D下的各每一層配線層的配線佔有率。. 另外，第4 7圖係以棒狀曲線表示第4 6圖的第1層配線的 佔有率。另外，第4 8圖係以棒狀曲線表不第4 6圖的第2 層配線的佔有率。使各每一配線層之銲墊PD下的配線之 面積佔有率成爲相等。相對於改善前的半導體晶片丨C的 主面內的凸塊1 1之上邊高度偏差（4 σ )爲批次內平均例 如1 . 5 // m之程度，在本實施形態中，半導體晶片1 C的 主面內之凸塊1 1的上邊高度偏差（4 σ )爲批次內平均例 如 0.8//m之程度，可以達到4σ <1.0//m。另外，半導 體晶片1 C之主面內的銲墊PD的高低差（最高者和最低 者之差）例如爲〇 · 3 // m之程度。另外，半導體晶片1 C 之主面內的凸塊1 1的高低差例如爲3.0 // m之程度。此時 的銲墊PD下的配線之面積佔有率的偏差例如爲3 %之程 度。如依據本發明者之檢討，銲墊P D下的配線之面積佔 有率的偏差在10%以內，最好爲5%以內的情形爲佳。另 外，銲墊P D下的配線的面積佔有率以佔有5 0 % (銲墊P D 的區域之一半）以上爲佳。另外，在施以上述C Μ P處理 時，半導體晶片1 C之主面內的凸塊1 1的上邊高度偏差 (4 σ )在批次內平均例如爲0 · 7 8 // m之程度，凸塊1 1的 高度差例如爲2 · 3 // m之程度。另外，4 σ係顯示統計處理 半導體晶片1 C之主面內的數個地方（例如，6 0處）的凸 塊高度而算出的凸塊高度偏差之値。另外，此時的凸塊高 -25- (22) (22)200403776 度係指由特定的基準距離至凸塊1 1的上邊的距離。此 處’雖將特定的基準距離設爲表面保護用絕緣膜I s 4的上· 面’但是也可將基板1 S的主面設爲基準位置。 接著，說明組裝本實施形態之半導體裝置的L C D之 一例。第4 9圖係L C D 1 5的重要部位平面圖，第5 0圖{系 第4 9圖的重要部位剖面圖，第5 1圖係第5 0圖的重要部 位放大剖面圖，第5 2圖係第5 1圖的重要部位放大剖面 圖。L C D 1 5係具有液晶面板 1 6、L C D驅動用半導體晶片 1 C以及背光。液晶面板1 6係具有：平面四方形狀的2片 玻璃基板1 6 a、1 6 b，和玻璃基板i 6 a、；i 6 b之外圍間的密 封部1 6 c，和封入2片玻璃基板1 6 a、1 6 b之間的液晶材 料1 6 d，和黏貼在液晶面板1 6的表背面的偏光板。L C D 1 5 有使用薄B旲電晶體（TFT: Thin Film Transistor)的主動 型’和單純矩陣型（STN: Super — Twisted — Nematic:超 扭轉向列）之被動型。在主動型之情形，則在玻璃基板 (構裝體）16a形成在畫面顯示文字或圖畫等用的最小單 位之畫素的排列，和驅動該畫素用的閘極線以及源極線等 之配線1 7。在此情形下，多數的各各畫素係具有T F T和 電容器。另外，在主動型之情形，在玻璃基板1 6b係形成 彩色濾光片。而且，在此情形下，玻璃基板16a、16b的 材料例如使用無鹼玻璃。另一方面，在被動型之情形，在 玻璃基板1 6a、1 6b係形成在相互正交方向延伸的配線 1 7。另外，在偏光板之外，也配置相位差板。在此情形， 玻璃基板1 6a、1 6b的材料例如使用碳酸鈉石灰或者低鹼
SM -26- (23) (23)200403776 玻璃。不管主動型、被動型，配線1 7都例如使用由銦和 錫之氧化物形成的透明導電膜（ITO : Indium Tin Oxide . film (銦錫氧化物））。另外，在任一種情形下，半導體_ 晶片1 C都是在將該凸塊1 1的形成面朝向玻璃基板1 6a的 主面（配線1 7的形成面）之狀態下，例如介由不等向_ 薄膜（ACF: Anisotoropic Conductive Film) 18 而連接在 玻璃基板 16a上（COG : Chip On Glass :玻璃連接式晶 片）。不等向性導電薄膜1 8例如係在由如環氧樹脂等之 熱硬化性樹脂所形成的絕緣性接著劑1 8a中分散或者定向 鎳微粒子或者焊錫球等導電粒子1 8b之電氣連接材料。半 導體晶片1 C之凸塊1 1和玻璃基板1 6a之配線1 7係藉由 在其間以壓潰狀態存在之導電粒子1 8 b而導電連接。也可 以使用不等向向導電糊（ACP : Anisotoropic Conductive Paste)以代替此ACF。另外，在玻璃基板16a外圍的配 線1 7係介由撓性基板1 9而與印刷基板20導電連接。撓 性基板1 9例如具有由聚亞醯胺樹脂等形成的基板本體 1 9 a，和接合在其表面而以銅（C )爲主體的配線1 9 b。 撓性基板1 9的配線1 9b的一端係與上述半導體晶片1 C以 及以與上述相同要領，介由不等向性導電薄膜1 8而與玻 璃基板1 6 a上的配線1 7導電連接。另一方面，配線1 9 b 的另一端係介由焊錫2 1等與印刷基板2 0的配線導電連 接。在印刷基板20搭載有控制半導體晶片1 c的LCD驅 動器電路的動作之控制電路用半導體晶片或者其他的電子 零件等。 -27- (24) 200403776 在將半導體晶片1 C構裝於玻璃基板1 6a上，係 以如下方法爲之。首先，在玻璃基板1 6 a上貼合不等 導電薄膜1 8後，使半導體晶片1 C的凸塊1 1朝向玻 板1 6a側，將該凸塊1 1對位於配線1 7。接著，將半 晶片1 C的凸塊1 1以特定壓力介由不等向性導電薄f 而按壓於配線1 7，藉由數十秒保持加熱之狀態，以 狀態而整體連接多數的凸塊1 1和多數的配線1 7。以 熱、加壓工程，接著劑融解、流動，而塡充於半導體 1C和玻璃基板16a的間隙中，進行半導體晶片1C 封。另外，不等向性導電薄膜1 8中的導電粒子1 8 b 捉於凸塊1 1和配線1 7之間，藉由所捕捉的導電粒子 凸塊1 1和配線1 7導電連接。也可以採用 NCP ( Conductive Paste:非導電糊）之連接方式來代替此 用 ACF (或者ACP)之連接方式。NCP連接係藉由 連接之沒有導電粒子的連接構造的絕緣糊（絕緣性 劑）的連接方式。在NCP連接時，半導體晶片1 C的 方法本身雖與使用上述ACF或ACP之情形相同，但 NCP中，並不是如ACP之以導電粒子爲媒體的連接 直接壓接凸塊1 1和配線1 7，在該壓接狀態下，藉由 性接著劑予以固定。ACF、ACP以及NCP與藉由融 塊1 1而接合之方式相比，其構裝時的加壓力或加熱 比較低，所以在獲得凸塊1 1的高度偏差或者表面 性、凸塊1 1和配線1 7接合的穩定性上爲重要的因素 此，可以使半導體晶片1 C之主面內的凸塊1 1的高 例如 向性. 璃基^ 導體 莫Γ8 壓接 此加 晶片 的密 被捕 而使 Non 種使 ACP 接著 構裝 是在 ，係 絕緣 解凸 溫度 平坦 。因 度一 -28- (25) (25)200403776 致，另外，在各凸塊1 1中，使用可以獲得高表面平坦性 的上述本實施形態，在良好連接半導體晶片1C之主面內· 的凸塊1 1和多數的配線1 7上爲有效。特別是在NC? ^ 中，在凸塊1 1和配線1 7之間不存在導電粒子，所以凸塊 1 1的高度偏差或表面平坦性在獲得凸塊1 1和配線1 7的 接合穩定性上大有作用，因此使用上述本實施形態在良好 連接多數的凸塊1 1和多數的配線1 7上更爲有效。因此’ 如依據本實施形態，可以降低將半導體晶片1 C進行C Ο G 構裝於LCD15時的組裝不良率。 (實施形態2 ) 在本實施形態中，例如，說明適用於 TCP ( Tape Carrier Package :帶狀載座封裝）時。第53圖係TCP之 重要部位斜視圖，第54圖係第53圖的TCP的內導線側 的重要部位放大剖面圖。 TCP係具有：基底捲帶（構裝體）25，和形成在其表 面的多數導線2 6，和介由凸塊1 1連接在該導線2 6的內 導線26a前端之半導體晶片1 C，和密封半導體晶片1 C以 及內導線26a等之密封部27，和覆蓋基底捲帶25的表面 的導線26之一部份的焊錫電阻28。基底捲帶25係例如 由聚亞醯胺樹脂等形成。導線2 6例如由銅（Cu )和錫 (Sn)之合金形成，在其表面施以銲料（pb - Sn)或者金 (Au)的電鍍處理。在導線26中，以密封部27覆蓋的 部份之內導線2 6 a和由密封部2 7露出的外導線2 6 b爲形 -29- (26) 200403776 成爲一體。密封部27係例如由環氧系樹脂形成。 在將半導體晶片1 C構裝於基底捲帶25上，例如以如. • 下方法爲之。首先，將半導體晶片1C使其主面（多數的_ 凸塊1 1之形成面）朝上而載置於銲線台上以後，使半導 體晶片1 C之主面內的凸塊1 1和基底捲帶2 5之內導線 2 6 a對位。接著，藉由加熱成特定溫度的銲線工具將多數 的內導線26a按壓於多數的凸塊11，整批壓接接合多數 的內導線26a和多數的凸塊1 1。如在內導線26a的表面 施以焊錫電鍍，則內導線2 6 a和凸塊1 1係藉由金-錫共 晶合金而接合，另外，如在內導線26a的表面施以金電 鍍，則內導線2 6 a和凸塊1 1係藉由金-金接合而予以接 合。 接著，第55圖係將第53圖的TCP構裝於LCD1 5之 狀態的重要部位剖面圖。TCP之一長邊側的導線26 (外 導線26b)係介由不等向性導電薄膜18而與LCD15之配 線1 7如同上部般導電連接。另一方面，TCP的另外一長 邊側的導線2 6 (外導線2 6 b )藉由焊錫2 1而與印刷基板 2 0的配線2 9導電連接。也可以使用不等向性導電薄膜1 8 以代替焊錫2 1。 在本實施形態中，半導體晶片1 C的主面內之多數的 凸塊1 1的高度也均勻，另外，凸塊1 1的表面的平坦性 高，所以可以使半導體晶片1C的多數的凸塊11和TCP 的多數的內導線2 6 a良好連接。因此，如依據本貫施形 態，能夠降低將半導體晶片1C構裝於帶狀載座時的組裝 -30- (27) 200403776 不良率。 (實施形態3 ) 在本實施形態中，例如說明適用於COF ( Chip On Film :薄膜連接式晶片）時。 第56圖係以COF將本實施形態的半導體裝置構裝於 LCD 1 5之狀態的重要部位剖面圖。撓性基板（構裝體）1 9 的多數配線19b係介由不等向性導電薄膜18而與LCD1 5 的配線1 7如上述般導電連接。另外，在撓性基板1 9的配 線1 9b介由凸塊1 1而與半導體晶片丨C導電連接。另外， 其他的電子零件3 0介由焊錫凸塊3 1而與配線1 9b導電連 接。1在電子零件3 0形成控制半導體晶片1 C的動作之控 制電路等。將半導體晶片1 C構裝於撓性基板1 9的方法係 與上述實施形態1相同。 在本實施形態中，半導體晶片1 C的主面內之多數的 凸塊1 1的高度也均勻，另外，各凸塊1 1的表面平坦性 高’所以可以使半導體晶片丨C的多數的凸塊丨丨和撓性基 板1 9的多數的配線〗9b良好連接。因此，如依據本實施 形態’可以降低將半導體晶片1 C構裝於撓性基板1 9時的 組裝不良率。 (實施形態4 )
Fan 在本實施形態中，係說明例如適用於BGA ( Ball Grid Array :球柵陣列封裝）時。第57圖係顯示例如 -31 - (28) (28)200403776 —Out 形式之 τ— TF (Tape— type Thin Fine— Pitch:帶 狀形式薄精細間距）· BGA ( CSP : Chip Size Package : 晶片尺寸封裝）的剖面圖。基底捲帶上的導線26係介 由凸塊11而與半導體晶片1C導電連接。在此情形下，代 替上述L C D驅動器電路而在半導體晶片1 c例如係形成微 處理器等之邏輯電路或者單元單位1C或者閘陣列等之 ASIC ( Application S p e c i f i c I C :特殊應用積體電路）等 多接腳的電路。銲墊P D的全部或者至少一部份係與上述 實施形態1等相同，配置在主動區域。另外，導線2 6與 半導體晶片1 C的外圍側的焊錫球3 2導電連接。此焊錫球 3 2係通過基底捲帶2 5上的焊錫電阻2 8的開口部而相連 接。爲了確保焊錫球3 2的平坦性，藉由接著劑3 4而在基 底捲帶25的背面側黏貼補強材料（補強框材）33。補強 材料3 3例如係以銅爲主體之材料，爲了使對於構裝基板 的構裝後，對焊錫球3 2造成的應力變小，選擇與構裝基 板的熱膨脹係數差小的材料。變成一種基於半導體晶片 1 C和構裝基板的熱膨脹係數差所致的應力，由於基底捲 帶25而得以緩和之構造。因此，不需要構裝後的塡膠。 在本實施形態中，半導體晶片1 C的主面內的多數的 凸塊1 1之高度變得均勻，另外，各凸塊1 1的表面平坦性 高，所以可以使半導體晶片1 C的多數的凸塊1 1和基底捲 帶2 5上的導線2 6良好連接。因此，如依據本貫施形態’ 可以降低半導體裝置之組裝不良。 -32- (29) 200403776 (實施形態5 ) 在本實施形態中，說明例如適用於B G A ( Array :球柵陣列封裝）時之其他的例子。第58 Fan— In形式之T— TF· BGA(CSP)之平面圖， 係第5 8圖的X1 — X丨線的剖面圖，第6 〇圖係: 圖以及第5 9圖的重要部位放大剖面圖。另外，、 I S係表示絕緣膜。 在本實施形態中，在半導體晶片1C的 DRAM ( Dynamic Random Access Memory:隨機 體）等之記憶體電路以代替上述L C D驅動器電 PD係在半導體晶片1C的中央沿著第58圖的上 列配置（所謂之中心銲墊方式），係配置在構 之周邊電路等的元件或者配線等所配置的主動區 由接著劑3 6而在半導體晶片1 C的主面上（除了 區域外）接著有彈性體（具有彈性的樹脂）3 5。 該彈性體3 5上接著基底捲帶2 5。焊錫球3 2係 在基底捲帶25的通孔而與導線26導電連接。 32變成只配置在半導體晶片1 C的主面下之構造 般，藉由在半導體晶片1C的主面和基底捲帶25 在彈性體3 5，在將便宜的玻璃環氧樹脂基板用 板時，也可以抑制焊錫球3 2的焊接根部的熱 外，在使導線26撓曲爲略S字狀的狀態下與銲 接。藉此，可使集中在導線26和銲墊PD的接 力緩和。在導線26的前端的表面例如施以金
Ball Grid . 圖係例如 1第59圖 顯示第5 8 _ 60圖之 主面形成 存取記憶 路。銲墊 下方向ί# 成 DRAM 域內。藉 銲墊形成 另外，在 通過形成 此焊錫球 。如上述 之間使存 爲構裝基 應力。另 墊PD連 合部的應 (Au )電 •33- (30) (30)200403776 鍍。而且，該導線26的前端和銲墊PD不介由凸塊而使 其直接接合。導線26以及銲墊PD等係以密封部27予以. 密封。在此情形下’也不需要構裝後的填膠。' * 在本實施形態中，半導體晶片1 c的主面內的多數的. 銲墊PD之高度也變得均勻’另外，各銲墊PD的表面平 坦性高，所以可使半導體晶片1 c的多數的銲墊PD和基 底捲帶2 5的多數的導線2 6良好連接。因此，如依據本實 施形態，可以降低半導體裝置之組裝不良率。 以上，雖依據實施形態而具體說明由本發明者所完成 的發明，但是本發明並不限定於上述實施形態，在不脫離 其要旨之範圍內，不用說可有種種變更之可能性。 例如在上述實施形態中，雖設半導體裝置的銲墊下的 全部每一配線層，其銲墊區域內的配線佔有率都相等，但 是也可以爲一部份的配線層的銲墊區域內的配線佔有率成 爲相等。 另外，在上述實施形態中，雖以3層配線構造的半導 體裝置爲例，但是並不限定於此，也可以適用於具有2層 配線構造或者3層以上的配線層之半導體裝置。 另外，在上述實施形態中，雖就在構裝於構裝體前的 半導體晶片的電極銲墊接合凸塊之形式而做說明，但是並 不限定於此，例如也可以適用於不在構裝於構裝體前的半 導體晶片的電極銲墊接合凸塊，而在構裝體的配線側（例 如’基底捲帶的導線前端）接合凸塊，在將半導體晶片構 裝於構裝體時，介由凸塊而將半導體晶片的電極銲墊和構 -34- (31) (31)200403776 裝體的配線連接之形式。在此情形下，與上述實施形態相 同，半導體晶片側的多數電極銲墊的高度也一致，所以可. 以無不適當地使半導體晶片的多數電極銲墊和構裝體的配 * 線良好連接。 在以上說明中，雖就將由本發明者所完成的發明適用 於成爲其背景的利用領域之LCD驅動器電路、微處理器 或者DRAM時而做說明，但是並不限定於此，例如也可 以適用在具有 SRAM (Static Random Access Memory:靜 態隨機存取記憶體）或者快閃記憶體（EEPROM : Electric Erasable Programmable Read Only Memory:電氣可抹除 可程式唯讀記憶體）等之記憶體電路的半導體裝置或者將 記憶體電路和邏輯電路設置在同一基板的混載型半導體裝 置。 以上，如簡單說明由這些實施形態所揭示發明中的代 表性者所可以獲得的效果，則如下述： 介由使多數的電極銲墊下的各層的配線層之配線佔有 率一致，能夠使半導體晶片的主面內之多數的電極銲墊之 上面高度幾乎均勻。另外，藉由使電極銲墊下的各層的配 線層之形狀、尺寸或者配線間隔成爲相同’能夠提高電極 銲墊之上面高度的均勻性。 另外，藉由在含虛設用電極銲墊的全部之電極銲墊的 下層配置活性區域，可以使全部的電極銲墊的基底絕緣膜 上面的平坦性以及高度一致。 即藉由使配置在半導體晶片的主面的元件或者配線等 -35- (32) 200403776 所配置的區域內之多數的電極銲墊的基底構造成爲均勻， 可以使半導體晶片的主面內的多數電極銲墊的高度幾乎均. 句 〇 另外，可以降低半導體晶片的電極銲墊和構裝半導體 晶片的構裝體之配線之間的接合不良，所以能夠降低構裝 半導體晶片1C時的組裝不良率。
[發明之效果] 如簡單說明由本案所揭示發明中的代表性者所可以獲 得的效果，則如下述： 即可以使半導體晶片的主面內之多數電極銲墊的高度 —*致。 【圖式簡單說明】
第1圖係本發明之一實施形態的半導體裝置之電極銲 墊的下層之配線例的重要部位平面圖。 第2圖係本發明之一實施形態的半導體裝置之電極銲 墊的下層之與第1圖相同層的配線例的重要部位平面圖。 第3圖係本發明之一實施形態的半導體裝置之電極銲 墊的下層之與第1圖以及第2圖相同層的配線例的重要部 位平面圖。 第4圖係第1圖的配線的Y 1 — Y 1線的剖面圖。 第5圖係第2圖的配線的Y 2 — Y 2線的剖面圖。 第6圖係第3圖的配線的Y 3 — Y 3線的剖面圖。 -36- (33) (33)200403776 第7圖係本發明之一實施形態的半導體裝置之電極銲 墊的下層之與第1圖、第2圖以及第3圖相同層的配線例 的重要部位平面圖。 第8圖係第7圖的配線的Y4 — Y4線的剖面圖。 第9圖係本發明之一實施形態的半導體裝置之電極銲 墊的下層之配線例的重要部位平面圖。 * 第1 〇圖係發明之一實施形態的半導體裝置之電極銲 墊的下層之與第9圖相同層的配線例的重要部位平面圖。 第1 1圖係發明之一實施形態的半導體裝置之電極銲 墊的下層之與第9圖以及第1 0圖相同層的配線例的重要 部位平面圖。 第1 2圖係第9圖的配線的Y5 — Y5線的剖面圖。 第1 3圖係第1 0圖的配線的Y6 — Y6線的剖面圖。 第1 4圖係第1 1圖的配線的Y7 — Y7線的剖面圖。 第1 5圖係本發明之一實施形態的半導體裝置之電極 銲墊的下層之配線例的重要部位平面圖。 第1 6圖係本發明之一實施形態的半導體裝置之電極 銲墊的下層之配線例的重要部位平面圖。 第1 7圖係本發明之一實施形態的半導體裝置之電極 銲墊的下層之配線例的重要部位平面圖。 第1 8圖係本發明之一實施形態的半導體裝置之電極 銲墊的下層之與第1 7圖相同層的配線例的重要部位平面 圖。 桌19圖係本發明之一實施形態的半導體裝置之電極 -37- (34) (34)200403776 銲墊的下層之與第1 7圖以及第1 8圖相同層的配線例的重 要部位平面圖。 第2 0圖係就銲墊區域內的下層配線的佔有率，比較 本發明者所檢討的技術（改善前）和本發明之一實施形態 (改善後）所示的說明圖。 ~ 第2 1圖係本發明之一實施形態的半導體裝置之電極 銲墊的下層之半導體基板的一例的重要部位平面圖。 第22圖係本發明之一實施形態的半導體裝置之與第 20圖的電極銲墊爲不同的電極銲墊之下層的半導體基板 的一例的重要部位平面圖。 第23圖係第21圖的半導體基板的Y8 — Y8線的剖面 圖。 第24圖係第22圖的半導體基板的Y9 — Y9線的剖面 圖。 第2 5圖係構成本發明之一實施形態的半導體裝置白勺 半導體晶片之一例的整體平面圖。 第26圖係本發明之一實施形態的半導體裝置的 銲墊的正下方之第2層配線例的重要部位平面圖。 第27圖係本發明之一實施形態的半導體裝置而與胃 2 6圖不同的電極銲墊之正下方的第2層配線例的g g @ 位平面圖。 第2 8圖係本發明之一實施形態的半導體裝置而與第 26圖以及第27圖不同的電極銲墊之正下方的第2層配線 例的重要部位平面圖。 -38- (35) (35)200403776 第2 9圖係本發明之一實施形態的半導體裝置而與第 2 6圖〜第2 8圖不同的電極銲墊之正下方的第2層配線例 的重要部位平面圖。 第3 0圖係本發明之一實施形態的半導體裝置而與第 2 6圖〜第2 9圖不同的電極銲墊之正下方的第2層配線例 的重要部位平面圖。 ' 第3 1圖係本發明之一實施形態的半導體裝置而與第 2 6圖〜第3 0圖不同的電極銲墊之正下方的第2層配線例 的重要部位平面圖。 第3 2圖係本發明之一實施形態的半導體裝置而與第 26圖相同電極銲墊的下層之第1層配線例的重要部位平 面圖。 第3 3圖係本發明之一實施形態的半導體裝置而與第 27圖相同電極銲墊的下層之第1層配線例的重要部位平 面圖。 第3 4圖係本發明之一實施形態的半導體裝置而與第 2 8圖相同電極銲墊的下層之第1層配線例的重要部位平 面圖。 第3 5圖係本發明之一實施形態的半導體裝置而與第 2 9圖相同電極銲墊的下層之第1層配線例的重要部位平 面圖。 第3 6圖係本發明之一實施形態的半導體裝置而與第 3 〇圖相同電極銲墊的下層之第1層配線例的重要部位平 面圖。 -39- (36) 200403776 第3 7圖係本發明之一實施形態的半導體裝 3 1圖相同電極銲墊的下層之第1層配線例的重 面圖。 第3 8圖係本發明之一實施形態的半導體裝 26圖相同電極銲墊的下層之半導體基板的主面 部位平面圖。 第3 9圖係本發明之一實施形態的半導體裝 27圖相同電極銲墊的下層之半導體基板的主面 部位平面圖。 第40圖係本發明之一實施形態的半導體裝 28圖相同電極銲墊的下層之半導體基板的主面 部位平面圖。 第4 1圖係本發明之一實施形態的半導體裝 29圖相同電極銲墊的下層之半導體基板的主面 部位平面圖。 第42圖係本發明之一實施形態的半導體裝 3 〇圖相同電極銲墊的下層之半導體基板的主面 部位平面圖。 第43圖係本發明之一實施形態的半導體裝 3 1圖相同電極銲墊的下層之半導體基板的主面 部位平面圖。 第44圖係第27圖、第33圖以及第39圖 Y 1 〇線的剖面圖。 第45圖係第29圖、第35圖以及第41圖 -40· 置而與第 要部位平 置而與第 例的重要 置而與第 例的重要 置而與第 例的重要 置而與第 例的重要 置而與第 例的重要 置而與第 例的重要 的 Y 1 0 — 的 Y 1 1 — (37) 200403776 Y 1 1線的剖面圖。 第46圖係第.25圖所示的半導體裝置之各電極銲墊下. 的各每一配線層的配線佔有率的說明圖。， 第47圖係顯示第46圖的第1層配線的佔有率之棒狀 曲線圖。 ‘ 第4 8圖係顯示第4 6圖的第2層配線的佔有率之棒狀 曲線圖。
第4 9圖係液晶顯示裝置的重要部位平面圖。 第5 0圖係第4 9圖的重要部位剖面圖。 第5 1圖係第5 0圖的重要部位放大剖面圖。 第5 2圖係第5 1圖的重要部位放大剖面圖。 第5 3圖係本發明之其他實施形態的TCP的重要部位 斜視圖。 第54圖係第53圖的TCP的內導線側的重要部位放 大剖面圖。
第55圖係將第53圖的TCP構裝於液晶顯示裝置之 狀態的重要部位剖面圖。 第56圖係以COF將本發明之其他實施形態的半導體 裝置構裝於液晶顯示裝置之狀態的重要部位剖面圖。 第57圖係本發明之另外的其他實施形態之Fan — Out 形式的T — TF . BGA ( CSP )的剖面圖。 第58圖戲本發明之其他實施形態的Fan - In形式的 T— TF. BGA(CSP)的平面圖。 第5 9圖係第5 8圖的X 1 — X 1線的剖面圖。 -41 - (38) 200403776 第6 0圖係第5 8圖以及第5 9圖的重要部位放大剖面 圖。 圖號說明 1 S :半導體基板 2 :分離部 3 :閘極驅動電路
4 :源極驅動電路 5 :液晶驅動電路
6 :靜態RAM 7 :周邊電路 8 : η型半導體區域 9 :開口部 I 0 :基底金屬膜 II :凸塊
1 5 :液晶顯不裝置 16a、16b :玻璃基板 16c :密封材料 1 6 d :液晶材料 1 7 :配線 1 8 :不等向性導電薄膜 1 8 a :絕緣性接著劑 18b :導電粒子 1 9 :撓性基板 -42- (39) (39)200403776 1 9 a :基板本體 19b :配線 2 0 :印刷基板 2 1 :焊錫 25 :基底捲帶 26 :導線 2 6 a :內導線 2 6b :外導線 2 7 :密封部 2 8 :焊錫電阻 2 9 :配線 3 0 :電子零件 3 1 :焊錫凸塊 3 2 :焊錫球 3 3 :補強材料 3 4 :接著劑 3 5 :彈性體 3 6 :接著劑 PD、PD1〜PD18:電極銲墊 MXa 〜MXk、MXm、MXn、MXp 〜MXs :配線 I S、I S a、I S b、I S 1 〜I S 4 :絕緣膜 Μ1 :第1層配線 M2 :第2層配線 M3 :第3層配線 -43- 200403776 (40) D : pn接合二極體 PWL : p 井

Claims (1)

  1. (1)200403776 拾、申請專利範圍 1 · 一種半導體裝g 配置於半導體晶片 銲墊；及配置在上述与 層， 在上述多數的配線 的至少1個配線層中， 面區域內的各區域的配 2 · —種半導體裝懂 配置於半導體晶片 銲墊；及配置在上述与 層， 在上述多數的配線 的每一配線層中，使配 域內的各區域的配線之 3 .如申請專利範 中，配置在上述多數的 配線之佔有率爲50%以 4 .如申請專利範 中，配置在上述多數的 配線之佔有率之偏差在 5 .如申請專利範 中，配置在上述多數的 配線之佔有率之偏差在 [，其特徵爲具有： 的主面之主動區域內的多數的電極 =導體晶片的主面上之多數的配線 層中，於上述多數的電極銲墊下方 使配置在上述多數的電極銲墊之平 線之佔有率成爲均句。 [，其特徵爲具有： 的主面之主動區域內的多數的電極 〗導體晶片的主面上之多數的配線 層中，於上述多數的電極銲墊下方 置在上述多數的電極銲墊之平面區 佔有率成爲均勻。 圍第1項記載之半導體裝置，其 電極銲墊之平面區域內的各區域的 上。 圍第1項記載之半導體裝置，其 電極銲墊之平面區域內的各區域的 1 0 %以內。 圍第1項記載之半導體裝置，其 電極銲墊之平面區域內的各區域的 5 %以內。 -45- (2) (2)200403776 6. —種半導體裝置，其特徵爲具有： 配置於半導體晶片的主面之主動區域內的多數的電極 銲墊；及配置在上述半導體晶片的主面上之多數的配線 層， 在上述多數的配線層中，於上述多數的電極銲墊下方 的每一配線層中，配置在上述多數的電極銲墊之平面區域 內的各區域的配線之佔有率的偏差在1 0%以內。 7. —種半導體裝置，其特徵爲具有： 配置於半導體晶片的主面之主動區域內的多數的電極 銲墊；及配置在上述半導體晶片的主面上之多數的配線 層， 在上述多數的配線層中，於上述多數的電極銲墊下方 的每一配線層中，配置在上述多數的電極銲墊之平面區域 內的各區域的配線之佔有率在5 0 %以上。 8 ·如申請專利範圍第1項記載之半導體裝置，其 中，上述多數的電極銲墊係含多數的僞電極銲墊，上述多 數的僞電極銲墊中的至少1個，其面積比上述多數的電極 銲墊中的積體電路用的電極銲墊大。 9. 一種半導體裝置，其特徵爲具有： 配置於半導體晶片的主面之主動區域內的多數的電極 銲墊；及配置在上述半導體晶片的主面上之多數的配線 層， 上述多數的電極銲墊係含：形成在上述半導體晶片的 主面之積體電路用電極銲墊，以及僞電極銲墊’在上述積 -46 - (3) (3)200403776 體電路用電極銲墊以及僞電極銲墊的下層之半導體晶片的 主面設置活性區域。 1 0 ·如申請專利範圍第9/項記載之半導體裝置，其 中，上述僞電極銲墊的下層之上述活性區域係僞活性區 域。 、 1 1 ·如申請專利範圍第1項記載之半導體裝置，其 中，在上述多數的電極銲墊之各各接合突起電極。 1 2 .如申請專利範圍第1項記載之半導體裝置，其 中，在上述多數的電極銲墊的平面區域內配置由上述半導 體晶片的元件以及配線所切離而呈浮置狀態之僞配線。 1 3 .如申請專利範圍第1項記載之半導體裝置，其 中，在配置於上述多數的電極銲墊的平面區域內之配線的 一部份形成配線去除部份。 1 4 .如申請專利範圍第1項記載之半導體裝置，其 中，在上述半導體晶片的主面形成液晶顯示裝置驅動用電 路。 1 5 ·如申請專利範圍第1項記載之半導體裝置，其 中，在上述主動區域內的半導體晶片形成半導體元件。 16. —種半導體裝置之製造方法，其特徵爲具有： (a )在半導體基板的主面形成分離部以及活性區域 的工程；及（b)在上述半導體基板的主面上形成多數的 配線層的工程；及（c )在上述多數的配線層中，形成覆 蓋最上層的配線之絕緣膜後，藉由在該絕緣膜中，於主動 區域內形成上述最上層的配線的一部份露出的開口部，以 -47- (4) (4)200403776 形成多數的電極銲墊的工程， 具有：在上述多數的配線層中，於上述多數的電極銲 墊下方至少1個配線層中，形成使上述多數的電極銲墊的 平面區域內之配線的佔有率變得均勻之配線的工程。 17· —種半導體裝置之製造方法，其特徵爲具有： (a )在半導體基板的主面形成分離部以及活性區域 的工程；及（b)在上述半導體基板的主面上形成多數的 配線層的工程；及（c )在上述多數的配線層中，形成覆 蓋最上層的配線之絕緣膜後，藉由在該絕緣膜中，於主動 區域內形成上述最上層的配線的一部份露出的開口部，以 形成多數的電極銲墊的工程， 具有：在上述多數的配線層中，於上述多數的電極銲 墊下方的每一配線層，形成使上述多數的電極銲墊的平面 區域內之配線的佔有率變得均勻之配線的工程。 1 8 ·如申請專利範圍第1 6項記載之半導體裝置之製 造方法，其中，配置在上述多數的電極銲墊之平面區域內 的各區域之配線的佔有率在50%以上。 1 9 ·如申請專利範圍第1 6項記載之半導體裝置之製 造方法，其中，配置在上述多數的電極銲墊之平面區域內 的各區域之配線的佔有率的偏差在1 〇%以內。 20 ·如申請專利範圍第1 6項記載之半導體裝置之製 造方法，其中，配置在上述多數的電極銲墊之平面區域內 的各區域之配線的佔有率的偏差在5 %以內。 21 · —種半導體裝置之製造方法，其特徵爲具有： -48- 200403776
    (a )在半導體基板的主面形成分離部以及活性區域 的工程；及（b)在上述半導體基板的主面上形成多數的 配線層的工程；及（c )在上述多數的配線層中，形成覆 蓋最上層的配線之絕緣膜後，藉由在該絕緣膜中，於主動 區域內形成上述最上層的配線的一部份露出的開口部，以 形成多數的電極銲墊的工程， ^ 上述多數的配線層係形成爲在上述多數的電極銲墊之 下方的至少1個配線層中，上述多數的電極銲墊之平面區 域內的配線之佔有率的偏差在1 〇 %以內。 22· —種半導體裝置之製造方法，其特徵爲具有： (a )在半導體基板的主面形成分離部以及活性區域 的工程；及（b)在上述半導體基板的主面上形成多數的 配線層的工程；及（c )在上述多數的配線層中，形成覆 蓋最上層的配線之絕緣膜後，藉由在該絕緣膜中，於主動 區域內形成上述最上層的配線的一部份露出的開□部，以 形成多數的電極銲墊的工程， 上述多數的配線層係形成爲在上述多數的電極銲墊之 下方的至少1個配線層中，上述多數的電極銲墊之平面區 域內的配線之佔有率在50%以上。 23· —種半導體裝置之製造方法，其特徵爲具有： (a )在半導體基板的主面形成分離部以及活性g 士或 的工程；及（b)在上述半導體基板的主面上形成多數白勺 配線層的工程；及（c )在上述多數的配線層中，形成覆 蓋最上層的配線之絕緣膜後，藉由在該絕緣膜中，於$震力 -49- (6) (6)200403776 區域內形成上述最上層的配線的一部份露出的開口部，以 形成多數的電極銲墊的工程， 上述多數的電極銲墊係含：形成在上述半導體基板的 主面之積體電路用電極銲墊，以及僞電極銲墊，在上述積 體電路用電極銲墊以及僞電極銲墊的下層之半導體基板的 主面設置活性區域。 - 24 ·如申請專利範圍第23項記載之半導體裝置之製 造方法，其中，上述僞電極銲墊下層的上述活性區域係僞 活性區域。 25 ·如申請專利範圍第1 6項記載之半導體裝置之製 造方法，其中，在上述（c)工程後，具有在上述多數的 電極銲墊接合突起電極的工程。 26 ·如申請專利範圍第25項記載之半導體裝置之製 造方法，其中，具有整批壓接接合上述多數的銲墊電極的 突起電極和玻璃基板的配線之工程。 27 ·如申請專利範圍第25項記載之半導體裝置之製 造方法，其中，具有介由上述突起電極而整批接合上述多 數的電極銲墊和設置於捲帶之導線的工程。 2 8 ·如申請專利範圍第1 6〜2 7項中任一項所記載之 半導體裝置之製造方法，其中，在上述多數的電極銲墊的 平面區域內形成僞配線。 2 9 ·如申請專利範圍第1 6〜2 8項中任一項所記載之 半導體裝置之製造方法，其中，在配置於上述多數的電極 銲墊的平面區域內之配線的一部份形成配線去除部份。 -50- (7) (7)200403776 3 0 ·如申請專利範圍第1 6項記載之半導體裝置之製 造方法，其中，在上述多數的配線層之中，藉由化學機械 硏磨法以硏磨至少配置有上述多數的電極銲墊之配線層的 基底。 3 1 ·如申請專利範圍第1 6項記載之半導體裝置之製 造方法，其中，在上述半導體基板的主面形成液晶顯示裝 置驅動用電路。 3 2 ·如申請專利範圍第1 6項記載之半導體裝置之製 造方法，其中，在上述活性區域形成半導體元件。 33· —種半導體裝置之製造方法，其特徵爲具有： (a) 準備：具配置在半導體基板的主面之主動區域 內的多數的電極；及配置在上述半導體基板的主面上，而 且配置在上述多數的電極銲墊之下方的多數之配線層；及 位在上述多數的電極銲墊之各銲墊的突起電極， 在上述多數的配線層中的至少1個配線層中，配置於 上述多數的電極銲墊之平面區域內的各區域之配線的佔有 率成爲均勻的半導體晶片之工程； (b) 壓接接合上述多數的電極婷塾的突起電極和玻 璃基板的配線之工程。 3 4 ·如申請專利範圍第3 3項記載之半導體裝置之製 造方法，其中，於上述半導體基板的上述多數的電極銲墊 的形成面，和與此相面對之上述玻璃基板的配線形成面之 間存在不等向性導電薄膜之狀態下，整批壓接接合上述多 數的電極銲墊的突起電極和玻璃基板的配線。 -51 - (8) (8)200403776 3 5 ·如申請專利範圍第3 3項記載之半導體裝置之製 造方法，其中，上述玻璃基板係搭載液晶面板的玻璃基 板。 ， 3 6 ·如申請專利範圍第2項記載之半導體裝置，其 中，配置在上述多數的電極銲墊的平面區域內之各區域的 配線之佔有率在50%以上。 ' 3 7 ·如申請專利範圍第2項記載之半導體裝置，其 中，上述多數的電極銲墊係含多數的僞電極銲墊，上述多 數的僞電極銲墊中的至少1個，其面積比上述多數的電極 銲墊中的積體電路用的電極銲墊大。 3 8 ·如申請專利範圍第3 7項記載之半導體裝置，其 中，上述僞電極銲墊的下層之上述活性區域係僞活性區 域。 3 9 ·如申請專利範圍第2項記載之半導體裝置，其 中，在上述多數的電極銲墊的平面區域內配置由上述半導 體晶片的元件以及配線所切離而呈浮置狀態之僞配線。 40 ·如申請專利範圍第2項記載之半導體裝置，其中 ，在配置於上述多數的電極銲墊的平面區域內之配線的一 部份形成配線去除部份。 -52-
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